JP6932906B2 - Electronic components and electronic component equipment - Google Patents
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Description
本発明は、電子部品と、当該電子部品を備える電子部品装置と、に関する。 The present invention relates to an electronic component and an electronic component device including the electronic component.
素体と、素体に配置されている外部電極と、を備えている電子部品が知られている(たとえば、特許文献1参照)。素体は、主面と、主面と隣り合う第一側面と、を有している。外部電極は、主面上に配置されている第一電極部と、第一側面上に配置されていると共に第一電極部と接続されている第二電極部と、を有している。主面は、電子部品がはんだ実装される電子機器(たとえば、回路基板又は電子部品など)と対向する実装面である。 An electronic component having a body and an external electrode arranged on the body is known (see, for example, Patent Document 1). The body has a main surface and a first surface adjacent to the main surface. The external electrode has a first electrode portion arranged on the main surface and a second electrode portion arranged on the first side surface and connected to the first electrode portion. The main surface is a mounting surface facing an electronic device (for example, a circuit board or an electronic component) on which electronic components are solder-mounted.
本発明の一つの態様は、素体におけるクラックの発生が抑制されている電子部品及び電子部品装置を提供することを目的とする。 One aspect of the present invention is to provide an electronic component and an electronic component device in which the occurrence of cracks in the element body is suppressed.
本発明者らの調査研究の結果、以下の事項が判明した。電子部品が電子機器にはんだ実装されている場合、電子機器から電子部品に作用する外力が、はんだ実装の際に形成されたはんだフィレットから外部電極を通して素体に応力として作用することがある。このとき、応力は、外部電極の端縁、特に、実装面である主面上に位置する第一電極部の端縁に集中する傾向があるため、これらの端縁が起点となって、素体にクラックが発生するおそれがある。 As a result of the research conducted by the present inventors, the following matters were found. When an electronic component is solder-mounted on an electronic device, an external force acting on the electronic component from the electronic device may act as a stress on the element body from a solder fillet formed at the time of solder mounting through an external electrode. At this time, the stress tends to be concentrated on the edge of the external electrode, particularly the edge of the first electrode portion located on the main surface which is the mounting surface. There is a risk of cracks in the body.
本発明の一つの態様に係る電子部品は、直方体形状を呈していると共に、実装面とされる主面と、主面と隣り合う第一側面と、を有している素体と、主面上に配置されている第一電極部と、第一側面上に配置されていると共に第一電極部と接続されている第二電極部と、を有している外部電極と、を備え、第一電極部は、焼結金属層と、焼結金属層上に形成された導電性樹脂層と、導電性樹脂層上に形成されためっき層と、を有し、第二電極部は、焼結金属層と、焼結金属層上に形成されためっき層と、を有している第一領域と、焼結金属層と、焼結金属層上に形成された導電性樹脂層と、導電性樹脂層上に形成されためっき層と、を有し、かつ、第一領域よりも主面寄りに位置している第二領域と、を有している。 The electronic component according to one aspect of the present invention has a rectangular body shape, and has a main surface as a mounting surface and a first surface adjacent to the main surface, and a main surface. An external electrode having a first electrode portion arranged above and a second electrode portion arranged on the first side surface and connected to the first electrode portion is provided, and the first electrode portion is provided. The one electrode portion has a sintered metal layer, a conductive resin layer formed on the sintered metal layer, and a plating layer formed on the conductive resin layer, and the second electrode portion is baked. A first region having a metal forming layer and a plating layer formed on the sintered metal layer, a sintered metal layer, a conductive resin layer formed on the sintered metal layer, and conductivity. It has a plating layer formed on the sex resin layer, and has a second region located closer to the main surface than the first region.
本発明の上記一つの態様に係る電子部品では、主面上に配置されている第一電極部が導電性樹脂層を有していると共に、第一側面上に配置されている第二電極部の第二領域が導電性樹脂層を有している。このため、はんだフィレットを通して電子部品に外力が作用する場合でも、外部電極の端縁に応力が集中し難く、当該端縁がクラックの起点となり難い。したがって、クラックが素体に発生するのが抑制される。 In the electronic component according to the above one aspect of the present invention, the first electrode portion arranged on the main surface has a conductive resin layer, and the second electrode portion arranged on the first side surface thereof. The second region of the above has a conductive resin layer. Therefore, even when an external force acts on the electronic component through the solder fillet, it is difficult for stress to concentrate on the edge of the external electrode, and the edge is unlikely to be the starting point of cracks. Therefore, the occurrence of cracks in the element body is suppressed.
主面に直交する方向での素体の長さに対する、第一主面に直交する方向での第二領域の長さの比率が0.2以上であってもよい。本形態では、外部電極の端縁により一層応力が集中し難い。したがって、クラックが素体に発生するのがより一層抑制される。 The ratio of the length of the second region in the direction orthogonal to the first main surface to the length of the element body in the direction orthogonal to the main surface may be 0.2 or more. In this embodiment, it is more difficult for stress to concentrate due to the edge of the external electrode. Therefore, the generation of cracks in the element body is further suppressed.
素体は、主面と第一側面とに隣り合う第二側面を更に有し、外部電極は、第二側面上に配置されていると共に第一電極部と接続されている第三電極部と、を更に有し、第三電極部は、焼結金属層と、焼結金属層上に形成されためっき層と、を有している第三領域と、焼結金属層と、焼結金属層上に形成された導電性樹脂層と、導電性樹脂層上に形成されためっき層と、を有し、かつ、第三領域よりも主面寄りに位置している第四領域と、を有していてもよい。本形態では、第二側面上に配置されている第三電極部の第四領域が導電性樹脂層を有しているので、外部電極が第三電極部を有している場合でも、外部電極の端縁に応力が集中し難い。したがって、クラックが素体に発生するのが確実に抑制される。 The element body further has a second side surface adjacent to the main surface and the first side surface, and the external electrode is arranged on the second side surface and is connected to the first electrode part with the third electrode part. , And the third electrode portion has a sintered metal layer, a plating layer formed on the sintered metal layer, a third region, a sintered metal layer, and a sintered metal. A fourth region having a conductive resin layer formed on the layer and a plating layer formed on the conductive resin layer and located closer to the main surface than the third region. You may have. In this embodiment, since the fourth region of the third electrode portion arranged on the second side surface has the conductive resin layer, even if the external electrode has the third electrode portion, the external electrode It is difficult for stress to concentrate on the edge of the. Therefore, the occurrence of cracks in the element body is surely suppressed.
主面に直交する方向での素体の長さに対する、第一主面に直交する方向での第四領域の長さの比率が0.2以上であってもよい。本形態では、外部電極の端縁により一層応力が集中し難い。したがって、クラックが素体に発生するのがより一層抑制される。 The ratio of the length of the fourth region in the direction orthogonal to the first main surface to the length of the element body in the direction orthogonal to the main surface may be 0.2 or more. In this embodiment, it is more difficult for stress to concentrate due to the edge of the external electrode. Therefore, the generation of cracks in the element body is further suppressed.
本発明の一つの態様に係る電子部品装置は、上記電子部品と、はんだフィレット介して外部電極と連結されているパッド電極を有している電子機器と、を備え、はんだフィレットは、第二電極部の第一領域と第二領域とに形成されている。 An electronic component device according to one aspect of the present invention includes the electronic component and an electronic device having a pad electrode connected to an external electrode via a solder fillet, and the solder fillet is a second electrode. It is formed in the first region and the second region of the part.
本発明の一つの態様に係る電子部品装置では、主面上に配置されている第一電極部が導電性樹脂層を有していると共に、第一側面上に配置されている第二電極部の第二領域が導電性樹脂層を有している。このため、はんだフィレットを通して電子部品に外力が作用する場合でも、外部電極の端縁に応力が集中し難く、当該端縁がクラックの起点となり難い。したがって、クラックが素体に発生するのが抑制される。 In the electronic component apparatus according to one aspect of the present invention, the first electrode portion arranged on the main surface has a conductive resin layer, and the second electrode portion arranged on the first side surface thereof. The second region of the above has a conductive resin layer. Therefore, even when an external force acts on the electronic component through the solder fillet, it is difficult for stress to concentrate on the edge of the external electrode, and the edge is unlikely to be the starting point of cracks. Therefore, the occurrence of cracks in the element body is suppressed.
本態様に係る電子部品装置では、はんだフィレットは、第二電極部の第二領域だけでなく、第一領域にも形成されている。本態様に係る電子部品装置では、はんだフィレットが第二電極部の第二領域だけに形成されている構成に比して、はんだフィレットが形成されている領域が広いので、電子部品の実装強度が確保されている。 In the electronic component apparatus according to this aspect, the solder fillet is formed not only in the second region of the second electrode portion but also in the first region. In the electronic component device according to this embodiment, the region where the solder fillet is formed is wider than the configuration in which the solder fillet is formed only in the second region of the second electrode portion, so that the mounting strength of the electronic component is increased. It is secured.
本発明の各態様によれば、素体におけるクラックの発生が抑制されている電子部品及び電子部品装置を提供することができる。 According to each aspect of the present invention, it is possible to provide an electronic component and an electronic component device in which the occurrence of cracks in the element body is suppressed.
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description, the same code will be used for the same element or the element having the same function, and duplicate description will be omitted.
(第1実施形態)
図1〜図6を参照して、第1実施形態に係る積層コンデンサC1の構成を説明する。図1及び図2は、第1実施形態に係る積層コンデンサの平面図である。図3及び図4は、第1実施形態に係る積層コンデンサの側面図である。図5及び図6は、第1実施形態に係る積層コンデンサの断面構成を説明するための図である。第1実施形態では、電子部品として積層コンデンサC1を例に説明する。
(First Embodiment)
The configuration of the multilayer capacitor C1 according to the first embodiment will be described with reference to FIGS. 1 to 6. 1 and 2 are plan views of the multilayer capacitor according to the first embodiment. 3 and 4 are side views of the multilayer capacitor according to the first embodiment. 5 and 6 are views for explaining the cross-sectional configuration of the multilayer capacitor according to the first embodiment. In the first embodiment, the multilayer capacitor C1 will be described as an example of an electronic component.
積層コンデンサC1は、図1〜図4に示されるように、直方体形状を呈している素体3と、素体3の外表面に配置されている一対の外部電極5と、を有している。一対の外部電極5は、互いに離間している。直方体形状には、角部及び稜部が面取りされている直方体の形状、及び、角部及び稜部が丸められている直方体の形状が含まれる。
As shown in FIGS. 1 to 4, the multilayer capacitor C1 has a
素体3は、その外表面として、互いに対向している長方形状の一対の主面3a,3bと、互いに対向している長方形状の一対の側面3cと、互いに対向している一対の側面3eと、を有している。一対の主面3a,3bが対向している方向が第一方向D1であり、一対の側面3cが対向している方向が第二方向D2であり、一対の側面3eが対向している方向が第三方向D3である。
As its outer surface, the
第一方向D1は、各主面3a,3bに直交する方向であり、第二方向D2と直交している。第三方向D3は、各主面3a,3bと各側面3cとに平行な方向であり、第一方向D1と第二方向D2とに直交している。第1実施形態では、素体3の第三方向D3での長さは、素体3の第一方向D1での長さより大きく、かつ、素体3の第二方向D2での長さより大きい。第三方向D3が、素体3の長手方向である。
The first direction D1 is a direction orthogonal to the
一対の側面3cは、一対の主面3a,3bの間を連結するように第一方向D1に延在している。一対の側面3cは、第三方向D3にも延在している。一対の側面3eは、一対の主面3a,3bの間を連結するように第一方向D1に延在している。一対の側面3eは、第二方向D2にも延在している。各主面3a,3bは、一対の側面3c及び一位の側面3eと隣り合っている。
The pair of side surfaces 3c extend in the first direction D1 so as to connect between the pair of
素体3は、一対の主面3a,3bが対向している方向(第一方向D1)に複数の誘電体層が積層されて構成されている。素体3では、複数の誘電体層の積層方向が第二方向D2と一致する。各誘電体層は、たとえば誘電体材料(BaTiO3系、Ba(Ti,Zr)O3系、又は(Ba,Ca)TiO3系などの誘電体セラミック)を含むセラミックグリーンシートの焼結体から構成されている。実際の素体3では、各誘電体層は、各誘電体層の間の境界が視認できない程度に一体化されている。素体3では、複数の誘電体層の積層方向が第二方向D2と一致していてもよい。
The
積層コンデンサC1は、図5及び図6に示されるように、それぞれ複数の内部電極7,9を備えている。内部電極7,9は、積層型の電気素子の内部電極として通常用いられる導電性材料からなる。導電性材料として、卑金属(たとえば、Ni又はCuなど)が用いられる。内部電極7,9は、上記導電性材料を含む導電性ペーストの焼結体として構成されている。第1実施形態では、内部電極7,9は、Niからなる。
The multilayer capacitor C1 includes a plurality of
内部電極7と内部電極9とは、第一方向D1において異なる位置(層)に配置されている。すなわち、内部電極7と内部電極9とは、素体3内において、第一方向D1に間隔を有して対向するように交互に配置されている。内部電極7と内部電極9とは、互いに極性が異なる。複数の誘電体層の積層方向が第二方向D2である場合、内部電極7と内部電極9とは、第二方向D2において異なる位置(層)に配置される。内部電極7,9の一端部は、対応する側面3eに露出している。
The
外部電極5は、素体3における側面3e側に、すなわち素体3の第三方向D3での端部にそれぞれ配置されている。外部電極5は、主面3a上に配置されている電極部5a、主面3b上に配置されている電極部5b、一対の側面3cに配置されている電極部5c、及び、対応する側面3eに配置されている電極部5eを有している。外部電極5は、一対の主面3a,3b、一対の側面3c、及び一つの側面3eの五つの面に形成されている。互いに隣り合う電極部5a,5b,5c,5e同士は、素体3の稜部において接続されており、電気的に接続されている。
The
側面3eに配置されている電極部5eは、対応する内部電極7,9の側面3eに露出した一端部をすべて覆っている。内部電極7,9は、対応する電極部5eに直接的に接続されている。内部電極7,9は、対応する外部電極5に電気的に接続されている。
The
外部電極5は、図5及び図6に示されるように、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。第四電極層E4は、外部電極5の最外層を構成している。
As shown in FIGS. 5 and 6, the
電極部5aは、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、電極部5aは、四層構造である。電極部5aにおいては、第一電極層E1の全体が第二電極層E2で覆われている。電極部5bは、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。電極部5bは、第二電極層E2を有していない。すなわち、電極部5bは、三層構造である。
The
電極部5cは、領域5c1と領域5c2とを有している。領域5c2は、領域5c1よりも主面3a寄りに位置している。領域5c1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域5c1は、第二電極層E2を有していない。すなわち、領域5c1は、三層構造である。領域5c2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、領域5c2は、四層構造である。
The
電極部5eは、領域5e1と領域5e2とを有している。領域5e2は、領域5e1よりも主面3a寄りに位置している。領域5e1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域5e1は、第二電極層E2を有していない。すなわち、領域5e1は、三層構造である。領域5e2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、領域5e2は、四層構造である。
The
第一電極層E1は、導電性ペーストを素体3の表面に付与して焼き付けることにより形成されている。第一電極層E1は、導電性ペーストに含まれる金属成分(金属粉末)が焼結して形成された焼結金属層である。すなわち、第一電極層E1は、素体3に形成された焼結金属層である。本実施形態では、第一電極層E1は、Cuからなる焼結金属層である。第一電極層E1は、Niからなる焼結金属層であってもよい。このように、第一電極層E1は、卑金属を含んでいる。導電性ペーストには、Cu又はNiからなる粉末に、ガラス成分、有機バインダ、及び有機溶剤を混合したものが用いられている。
The first electrode layer E1 is formed by applying a conductive paste to the surface of the
第二電極層E2は、第一電極層E1上に付与された導電性樹脂を硬化させることにより形成されている。第二電極層E2は、第一電極層E1の一部の領域(電極部5a、電極部5cの領域5c2、及び電極部5eの領域5e2に対応する領域)を覆うように形成されている。第一電極層E1は、第二電極層E2を形成するための下地金属層でもある。第二電極層E2は、第一電極層E1上に形成された導電性樹脂層である。導電性樹脂には、熱硬化性樹脂に金属粉末及び有機溶媒などを混合したものが用いられる。金属粉末としては、たとえば、Ag粉末又はCu粉末などが用いられる。熱硬化性樹脂としては、たとえば、フェノール樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、又はポリイミド樹脂などが用いられる。
The second electrode layer E2 is formed by curing the conductive resin applied on the first electrode layer E1. The second electrode layer E2 is formed so as to cover a part of the first electrode layer E1 (the region corresponding to the
第三電極層E3は、第二電極層E2上、及び、第一電極層E1の第二電極層E2から露出している領域上にめっき法により形成されている。本実施形態では、第三電極層E3は、第二電極層E2上、及び、第一電極層E1の第二電極層E2から露出している領域上にNiめっきにより形成されたNiめっき層である。第三電極層E3は、Snめっき層、Cuめっき層、又はAuめっき層であってもよい。このように、第三電極層E3は、Ni、Sn、Cu、又はAuを含んでいる。 The third electrode layer E3 is formed on the second electrode layer E2 and on the region exposed from the second electrode layer E2 of the first electrode layer E1 by a plating method. In the present embodiment, the third electrode layer E3 is a Ni plating layer formed by Ni plating on the second electrode layer E2 and on the region exposed from the second electrode layer E2 of the first electrode layer E1. be. The third electrode layer E3 may be a Sn plating layer, a Cu plating layer, or an Au plating layer. As described above, the third electrode layer E3 contains Ni, Sn, Cu, or Au.
第四電極層E4は、第三電極層E3上にめっき法により形成されている。本実施形態では、第四電極層E4は、第三電極層E3上にSnめっきにより形成されたSnめっき層である。第四電極層E4は、Cuめっき層又はAuめっき層であってもよい。このように、第四電極層E4は、Sn、Cu、又はAuを含んでいる。第三電極層E3と第四電極層E4とは、第二電極層E2に形成されるめっき層を構成している。すなわち、本実施形態では、第二電極層E2に形成されるめっき層は、二層構造を有している。 The fourth electrode layer E4 is formed on the third electrode layer E3 by a plating method. In the present embodiment, the fourth electrode layer E4 is a Sn plating layer formed by Sn plating on the third electrode layer E3. The fourth electrode layer E4 may be a Cu plating layer or an Au plating layer. As described above, the fourth electrode layer E4 contains Sn, Cu, or Au. The third electrode layer E3 and the fourth electrode layer E4 form a plating layer formed on the second electrode layer E2. That is, in the present embodiment, the plating layer formed on the second electrode layer E2 has a two-layer structure.
各電極部5a,5b,5c,5eが有している第一電極層E1は、一体的に形成されている。各電極部5a,5c,5eが有している第二電極層E2は、一体的に形成されている。各電極部5a,5b,5c,5eが有している第三電極層E3は、一体的に形成されている。各電極部5a,5b,5c,5eが有している第四電極層E4も、一体的に形成されている。
The first electrode layer E1 included in each of the
素体3の第一方向D1での長さL1に対する、領域5c2の第一方向D1での長さL2の比率(L2/L1)が0.2以上である。素体3の長さL1に対する、領域5e2の第一方向D1での長さL3の比率(L3/L1)が0.2以上である。
The ratio (L2 / L1) of the length L2 of the region 5c 2 in the first direction D1 to the length L1 of the
積層コンデンサC1は、電子機器(たとえば、回路基板又は電子部品など)に、はんだ実装される。積層コンデンサC1では、主面3aが、電子機器に対向する実装面とされる。
The multilayer capacitor C1 is solder-mounted on an electronic device (for example, a circuit board or an electronic component). In the multilayer capacitor C1, the
以上のように、第1実施形態では、電極部5aが第二電極層E2(導電性樹脂層)を有していると共に、電極部5eの領域5e2が第二電極層E2(導電性樹脂層)を有している。このため、はんだフィレットを通して積層コンデンサC1に外力が作用する場合でも、外部電極5の端縁に応力が集中し難く、当該端縁がクラックの起点となり難い。したがって、積層コンデンサC1では、クラックが素体3に発生するのが抑制される。
As described above, in the first embodiment, the
第1実施形態では、電極部5cの領域5c2が第二電極層E2(導電性樹脂層)を有しているので、外部電極5が電極部5cを有している場合でも、外部電極5の端縁に応力が集中し難い。したがって、積層コンデンサC1では、クラックが素体3に発生するのが確実に抑制される。
In the first embodiment, since the
素体3の長さL1に対する、領域5e2の長さL3の比率(L3/L1)が0.2以上である。これにより、外部電極5の端縁により一層応力が集中し難い。したがって、積層コンデンサC1では、クラックが素体3に発生するのがより一層抑制される。
The ratio (L3 / L1) of the length L3 of the region 5e 2 to the length L1 of the
素体3の長さL1に対する、領域5c2の長さL2の比率(L2/L1)が0.2以上である。これによっても、外部電極5の端縁により一層応力が集中し難い。したがって、積層コンデンサC1では、クラックが素体3に発生するのがより一層抑制される。
The ratio (L2 / L1) of the length L2 of the region 5c 2 to the length L1 of the
次に、図7〜図10を参照して、第1実施形態の他の変形例に係る積層コンデンサC2の構成を説明する。図7及び図8は、本変形例に係る積層コンデンサの平面図である。図9及び図10は、本変形例に係る積層コンデンサの側面図である。 Next, the configuration of the multilayer capacitor C2 according to another modification of the first embodiment will be described with reference to FIGS. 7 to 10. 7 and 8 are plan views of the multilayer capacitor according to this modification. 9 and 10 are side views of the multilayer capacitor according to this modification.
積層コンデンサC2は、積層コンデンサC1と同様に、素体3、一対の外部電極5、複数の内部電極7、及び複数の内部電極9(不図示)を備えている。積層コンデンサC2では、素体3の形状が積層コンデンサC1と相違している。
Like the multilayer capacitor C1, the multilayer capacitor C2 includes a
本変形例では、素体3の第二方向D2での長さは、素体3の第一方向D1での長さより大きく、かつ、素体3の第三方向D3での長さより大きい。第二方向D2が、素体3の長手方向である。本変形例でも、クラックが素体3に発生するのが抑制される。
In this modification, the length of the
(第2実施形態)
図11〜図17を参照して、第2実施形態に係る積層貫通コンデンサC3の構成を説明する。図11及び図12は、第2実施形態に係る積層貫通コンデンサの平面図である。図13及び図14は、第2実施形態に係る積層貫通コンデンサの側面図である。図15〜図17は、第2実施形態に係る積層貫通コンデンサの断面構成を説明するための図である。第2実施形態では、電子部品として積層貫通コンデンサC3を例に説明する。
(Second Embodiment)
The configuration of the multilayer penetration capacitor C3 according to the second embodiment will be described with reference to FIGS. 11 to 17. 11 and 12 are plan views of the multilayer through-capacitor according to the second embodiment. 13 and 14 are side views of the multilayer through-capacitor according to the second embodiment. 15 to 17 are views for explaining the cross-sectional configuration of the multilayer through-capacitor according to the second embodiment. In the second embodiment, the multilayer through-capacitor C3 will be described as an example of an electronic component.
積層貫通コンデンサC3は、図11〜図14に示されるように、素体3と、素体3の外表面に配置されている一対の外部電極13及び一対の外部電極15を有している。一対の外部電極13及び一対の外部電極15は、それぞれ離間している。一対の外部電極13は、たとえば、信号用端子電極として機能し、一対の外部電極15は、たとえば、接地用端子電極として機能する。
As shown in FIGS. 11 to 14, the monolithic penetration capacitor C3 has an
積層貫通コンデンサC3は、図15〜図17に示されるように、それぞれ複数の内部電極17,19を備えている。内部電極17,19は、内部電極7,9と同じく、積層型の電気素子の内部電極として通常用いられる導電性材料からなる。第2実施形態でも、内部電極17,19は、Niからなる。
The multilayer penetration capacitor C3 includes a plurality of
内部電極17と内部電極19とは、第一方向D1において異なる位置(層)に配置されている。すなわち、内部電極17と内部電極19とは、素体3内において、第一方向D1に間隔を有して対向するように交互に配置されている。内部電極17と内部電極19とは、互いに極性が異なる。複数の誘電体層の積層方向が第二方向D2である場合、内部電極17と内部電極19とは、第二方向D2において異なる位置(層)に配置される。内部電極17の端部は、一対の側面3eに露出している。内部電極19の端部は、一対の側面3cに露出している。
The
外部電極13は、素体3の第三方向D3での端部に配置されている。外部電極13は、主面3a上に配置されている電極部13a、主面3b上に配置されている電極部13b、一対の側面3cに配置されている電極部13c、及び、対応する側面3eに配置されている電極部13eと、を有している。外部電極13は、一対の主面3a,3b、一対の側面3c、及び一つの側面3eの五つの面に形成されている。互いに隣り合う電極部13a,13b,13c,13e同士は、素体3の稜部において接続されており、電気的に接続されている。
The
側面3eに配置されている電極部13eは、内部電極17の側面3eに露出した端部をすべて覆っている。内部電極17は、各電極部13eに直接的に接続されている。内部電極17は、一対の外部電極13に電気的に接続されている。
The
外部電極13は、図15及び図16に示されるように、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。第四電極層E4は、外部電極13の最外層を構成している。
As shown in FIGS. 15 and 16, the
電極部13aは、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、電極部13aは、四層構造である。電極部13aにおいては、第一電極層E1の全体が第二電極層E2で覆われている。電極部13bは、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。電極部13bは、第二電極層E2を有していない。すなわち、電極部13bは、三層構造である。
The
電極部13cは、領域13c1と領域13c2とを有している。領域13c2は、領域13c1よりも主面3a寄りに位置している。領域13c1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域13c1は、第二電極層E2を有していない。すなわち、領域13c1は、三層構造である。領域13c2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、領域13c2は、四層構造である。
The
電極部13eは、領域13e1と領域13e2とを有している。領域13e2は、領域13e1よりも主面3a寄りに位置している。領域13e1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域13e1は、第二電極層E2を有していない。すなわち、領域13e1は、三層構造である。領域13e2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、領域13e2は、四層構造である。
The
素体3の長さL1に対する、領域13c2の第一方向D1での長さL4の比率(L4/L1)が0.2以上である。素体3の長さL1に対する、領域13e2の第一方向D1での長さL5の比率(L5/L1)が0.2以上である。
The ratio (L4 / L1) of the length L4 of the region 13c 2 in the first direction D1 to the length L1 of the
各電極部13a,13b,13c,13eが有している第一電極層E1は、一体的に形成されている。各電極部13a,13c,13eが有している第二電極層E2は、一体的に形成されている。各電極部13a,13b,13c,13eが有している第三電極層E3は、一体的に形成されている。各電極部13a,13b,13c,13eが有している第四電極層E4も、一体的に形成されている。
The first electrode layer E1 included in each of the
外部電極15は、素体3の第三方向D3での中央部分に配置されている。外部電極15は、主面3a上に配置されている電極部15a、主面3b上に配置されている電極部15b、及び側面3c上に配置されている電極部15c、を有している。外部電極15は、一対の主面3a,3b、及び、一つの側面3cの三つの面に形成されている。互いに隣り合う電極部15a,15b,15c同士は、素体3の稜部において接続されており、電気的に接続されている。
The
側面3cに配置されている電極部15cは、内部電極19の側面3cに露出した端部をすべて覆っている。内部電極19は、各電極部15cに直接的に接続されている。内部電極19は、一対の外部電極15に電気的に接続されている。
The
外部電極15も、図17に示されるように、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。第四電極層E4は、外部電極15の最外層を構成している。
As shown in FIG. 17, the
電極部15aは、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、電極部15aは、四層構造である。電極部15aにおいては、第一電極層E1の全体が第二電極層E2で覆われている。電極部15bは、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。電極部15bは、第二電極層E2を有していない。すなわち、電極部15bは、三層構造である。
The
電極部15cは、領域15c1と領域15c2とを有している。領域15c2は、領域15c1よりも主面3a寄りに位置している。領域15c1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域15c1は、第二電極層E2を有していない。すなわち、領域15c1は、三層構造である。領域15c2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、領域15c2は、四層構造である。
The
素体3の長さL1に対する、領域15c2の第一方向D1での長さL6の比率(L6/L1)が0.2以上である。各電極部15a,15b,15cが有している第一電極層E1は、一体的に形成されている。各電極部15a,15cが有している第二電極層E2は、一体的に形成されている。各電極部15a,15b,15cが有している第三電極層E3は、一体的に形成されている。各電極部15a,15b,15cが有している第四電極層E4も、一体的に形成されている。
The ratio (L6 / L1) of the length L6 of the region 15c 2 in the first direction D1 to the length L1 of the
積層貫通コンデンサC3も、電子機器に、はんだ実装される。積層貫通コンデンサC3では、主面3aが、電子機器に対向する実装面とされる。
The monolithic penetration capacitor C3 is also solder-mounted on the electronic device. In the multilayer penetration capacitor C3, the
以上のように、第2実施形態では、電極部13a,15aが第二電極層E2(導電性樹脂層)を有していると共に、電極部13c,15cの領域13c2,15c2が第二電極層E2(導電性樹脂層)を有している。このため、はんだフィレットを通して積層貫通コンデンサC3に外力が作用する場合でも、外部電極13,15の端縁に応力が集中し難く、当該端縁がクラックの起点となり難い。したがって、積層貫通コンデンサC3では、クラックが素体3に発生するのが抑制される。
As described above, in the second embodiment, the
素体3の長さL1に対する、領域13e2の長さL5の比率(L5/L1)が0.2以上である。これにより、外部電極13の端縁により一層応力が集中し難い。したがって、積層貫通コンデンサC3では、クラックが素体3に発生するのがより一層抑制される。
The ratio (L5 / L1) of the length L5 of the region 13e 2 to the length L1 of the
素体3の長さL1に対する、領域13c2の長さL4の比率(L4/L1)が0.2以上である。これによっても、外部電極13の端縁により一層応力が集中し難い。したがって、積層貫通コンデンサC3では、クラックが素体3に発生するのがより一層抑制される。
The ratio (L4 / L1) of the length L4 of the region 13c 2 to the length L1 of the
第2実施形態では、素体3の長さL1に対する、領域15c2の長さL6の比率(L6/L1)が0.2以上である。これにより、外部電極15の端縁により一層応力が集中し難い。したがって、積層貫通コンデンサC3では、クラックが素体3に発生するのがより一層抑制される。
In the second embodiment, the ratio (L6 / L1) of the length L6 of the region 15c 2 to the length L1 of the
(第3実施形態)
図18〜図22を参照して、第3実施形態に係る積層コンデンサC4の構成を説明する。図18及び図19は、第3実施形態に係る積層コンデンサの平面図である。図20及び図21は、第3実施形態に係る積層コンデンサの側面図である。図22は、外部電極の断面構成を説明するための図である。第3実施形態では、電子部品として積層コンデンサC4を例に説明する。
(Third Embodiment)
The configuration of the multilayer capacitor C4 according to the third embodiment will be described with reference to FIGS. 18 to 22. 18 and 19 are plan views of the multilayer capacitor according to the third embodiment. 20 and 21 are side views of the multilayer capacitor according to the third embodiment. FIG. 22 is a diagram for explaining the cross-sectional configuration of the external electrode. In the third embodiment, the multilayer capacitor C4 will be described as an example of an electronic component.
積層コンデンサC4は、図18〜図21に示されるように、素体3と、複数の外部電極21と、複数の内部電極(不図示)を有している。複数の外部電極21は、素体3の外表面に配置されており、互いに離間している。本実施形態では、積層コンデンサC4は、八つの外部電極21を有している。外部電極21の数は、八つに限られない。
As shown in FIGS. 18 to 21, the multilayer capacitor C4 has a
各外部電極21は、主面3a上に配置されている電極部21a、主面3b上に配置されている電極部21b、及び側面3c上に配置されている電極部21c、を有している。外部電極21は、一対の主面3a,3b、及び、一つの側面3cの三つの面に形成されている。互いに隣り合う電極部21a,21b,21c同士は、素体3の稜部において接続されており、電気的に接続されている。
Each
側面3cに配置されている電極部21cは、対応する内部電極の側面3cに露出した端部をすべて覆っている。電極部21cは、対応する内部電極と直接的に接続されている。外部電極21は、対応する内部電極と電気的に接続されている。
The
外部電極21は、図22に示されるように、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。第四電極層E4は、外部電極21の最外層を構成している。
As shown in FIG. 22, the
電極部21aは、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、電極部21aは、四層構造である。電極部21aにおいては、第一電極層E1の全体が第二電極層E2で覆われている。電極部21bは、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。電極部21bは、第二電極層E2を有していない。すなわち、電極部21bは、三層構造である。
The
電極部21cは、領域21c1と領域21c2とを有している。領域21c2は、領域21c1よりも主面3a寄りに位置している。領域21c1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域21c1は、第二電極層E2を有していない。すなわち、領域21c1は、三層構造である。領域21c2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、領域21c2は、四層構造である。
The
素体3の長さL1に対する、領域21c2の第一方向D1での長さL7の比率(L7/L1)が0.2以上である。各電極部21a,21b,21cが有している第一電極層E1は、一体的に形成されている。各電極部21a,21cが有している第二電極層E2は、一体的に形成されている。各電極部21a,21b,21cが有している第三電極層E3は、一体的に形成されている。各電極部21a,21b,21cが有している第四電極層E4も、一体的に形成されている。
The ratio (L7 / L1) of the length L7 of the region 21c 2 in the first direction D1 to the length L1 of the
積層コンデンサC4も、電子機器に、はんだ実装される。積層コンデンサC4では、主面3aが、電子機器に対向する実装面とされる。
The multilayer capacitor C4 is also solder-mounted on the electronic device. In the multilayer capacitor C4, the
以上のように、第3実施形態では、電極部21aが第二電極層E2(導電性樹脂層)を有していると共に、電極部21cの領域21c2が第二電極層E2(導電性樹脂層)を有している。このため、はんだフィレットを通して積層コンデンサC4に外力が作用する場合でも、外部電極21の端縁に応力が集中し難く、当該端縁がクラックの起点となり難い。したがって、積層コンデンサC4では、クラックが素体3に発生するのが抑制される。
As described above, in the third embodiment, the
素体3の長さL1に対する、領域21c2の長さL4の比率(L7/L1)が0.2以上である。これによっても、外部電極21の端縁により一層応力が集中し難い。したがって、積層コンデンサC4では、クラックが素体3に発生するのがより一層抑制される。
The ratio (L7 / L1) of the length L4 of the region 21c 2 to the length L1 of the
(第4実施形態)
図23〜図27を参照して、第4実施形態に係る積層コンデンサC5の構成を説明する。図23及び図24は、第4実施形態に係る積層コンデンサの平面図である。図25及び図26は、第4実施形態に係る積層コンデンサの側面図である。図27は、外部電極の断面構成を説明するための図である。第4実施形態でも、電子部品として積層コンデンサC5を例に説明する。
(Fourth Embodiment)
The configuration of the multilayer capacitor C5 according to the fourth embodiment will be described with reference to FIGS. 23 to 27. 23 and 24 are plan views of the multilayer capacitor according to the fourth embodiment. 25 and 26 are side views of the multilayer capacitor according to the fourth embodiment. FIG. 27 is a diagram for explaining the cross-sectional configuration of the external electrode. Also in the fourth embodiment, the multilayer capacitor C5 will be described as an example as an electronic component.
積層コンデンサC5は、図23〜図26に示されるように、素体3と、複数の外部電極31と、複数の内部電極(不図示)を有している。複数の外部電極31は、素体3の外表面に配置されており、互いに離間している。本実施形態では、積層コンデンサC5は、四つの外部電極31を有している。
As shown in FIGS. 23 to 26, the multilayer capacitor C5 has a
素体3の第一方向D1での長さが、素体3の第二方向D2での長さより小さく、かつ、素体3の第三方向D3での長さより小さい。素体3の第二方向D2での長さと、素体3の第三方向D3での長さは同等である。
The length of the
各外部電極31は、素体3の各角部に配置されている。各外部電極31は、主面3a上に配置されている電極部31a、主面3b上に配置されている電極部31b、側面3c上に配置されている電極部31c、及び側面3e上に配置されている電極部31eを有している。外部電極31は、一対の主面3a,3b、一つの側面3c、及び一つの側面3eの四つの面に形成されている。互いに隣り合う電極部31a,31b,31c,31e同士は、素体3の稜部において接続されており、電気的に接続されている。
Each
側面3c及び側面3eに配置されている電極部31c,31eは、対応する内部電極の側面3c及び側面3eに露出した端部をすべて覆っている。電極部31c,31eは、対応する内部電極と直接的に接続されている。外部電極31は、対応する内部電極と電気的に接続されている。
The
外部電極31は、図27の(a)及び(b)に示されるように、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。第四電極層E4は、外部電極31の最外層を構成している。
As shown in FIGS. 27A and 27, the
電極部31aは、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、電極部31aは、四層構造である。電極部31aにおいては、第一電極層E1の全体が第二電極層E2で覆われている。電極部31bは、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。電極部31bは、第二電極層E2を有していない。すなわち、電極部31bは、三層構造である。
The
電極部31cは、領域31c1と領域31c2とを有している。領域31c2は、領域31c1よりも主面3a寄りに位置している。領域31c1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域31c1は、第二電極層E2を有していない。すなわち、領域31c1は、三層構造である。領域31c2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、領域31c2は、四層構造である。
The
電極部31eは、領域31e1と領域31e2とを有している。領域31e2は、領域31e1よりも主面3a寄りに位置している。領域31e1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域31e1は、第二電極層E2を有していない。すなわち、領域31e1は、三層構造である。領域31e2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。すなわち、領域31e2は、四層構造である。
The
素体3の長さL1に対する、領域31c2の第一方向D1での長さL8の比率(L8/L1)が0.2以上である。素体3の長さL1に対する、領域31e2の第一方向D1での長さL9の比率(L9/L1)が0.2以上である。
The ratio (L8 / L1) of the length L8 of the region 31c 2 in the first direction D1 to the length L1 of the
各電極部31a,31b,31c,31eが有している第一電極層E1は、一体的に形成されている。各電極部31a,31c,31eが有している第二電極層E2は、一体的に形成されている。各電極部31a,31b,31c,31eが有している第三電極層E3は、一体的に形成されている。各電極部31a,31b,31c,31eが有している第四電極層E4も、一体的に形成されている。
The first electrode layer E1 included in each of the
積層コンデンサC5も、電子機器に、はんだ実装される。積層コンデンサC5では、主面3aが、電子機器に対向する実装面とされる。
The multilayer capacitor C5 is also solder-mounted on the electronic device. In the multilayer capacitor C5, the
以上のように、第4実施形態では、電極部31aが第二電極層E2(導電性樹脂層)を有していると共に、電極部31c,31eの領域31c2,31e2が第二電極層E2(導電性樹脂層)を有している。このため、はんだフィレットを通して積層コンデンサC5に外力が作用する場合でも、外部電極31の端縁に応力が集中し難く、当該端縁がクラックの起点となり難い。したがって、積層コンデンサC5では、クラックが素体3に発生するのが抑制される。
As described above, in the fourth embodiment, the
素体3の長さL1に対する、領域31c2の長さL8の比率(L8/L1)が0.2以上であると共に、素体3の長さL1に対する、領域31e2の長さL9の比率(L9/L1)が0.2以上である。このため、外部電極31の端縁により一層応力が集中し難い。したがって、積層コンデンサC5では、クラックが素体3に発生するのがより一層抑制される。
The ratio of the length L8 of the region 31c 2 to the length L1 of the element body 3 (L8 / L1) is 0.2 or more, and the ratio of the length L9 of the region 31e 2 to the length L1 of the element body 3 (L9 / L1) is 0.2 or more. Therefore, it is more difficult for stress to concentrate due to the edge of the
(第5実施形態)
図28〜図32を参照して、第5実施形態に係る積層貫通コンデンサC6の構成を説明する。図28は、第5実施形態に係る積層貫通コンデンサの平面図である。図29は、第5実施形態に係る積層貫通コンデンサの側面図である。図30〜図32は、第5実施形態に係る積層貫通コンデンサの断面構成を説明するための図である。第5実施形態では、電子部品として積層貫通コンデンサC6を例に説明する。
(Fifth Embodiment)
The configuration of the multilayer penetration capacitor C6 according to the fifth embodiment will be described with reference to FIGS. 28 to 32. FIG. 28 is a plan view of the multilayer through capacitor according to the fifth embodiment. FIG. 29 is a side view of the multilayer through capacitor according to the fifth embodiment. 30 to 32 are views for explaining the cross-sectional configuration of the multilayer through-capacitor according to the fifth embodiment. In the fifth embodiment, the multilayer through-capacitor C6 will be described as an example of an electronic component.
積層貫通コンデンサC6は、図28及び図29に示されるように、素体3と、一対の外部電極13、一対の外部電極15、複数の内部電極17、及び複数の内部電極19を有している。積層貫通コンデンサC6も、電子機器に、はんだ実装される。積層貫通コンデンサC6では、主面3aが、電子機器に対向する実装面とされる。
As shown in FIGS. 28 and 29, the multilayer penetration capacitor C6 has a
外部電極13は、図30及び図31に示されるように、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。積層貫通コンデンサC6では、外部電極13は、第二電極層E2を有していない。電極部13a、電極部13c、及び電極部13eが、第一電極層E1、第三電極層E3、及び第四電極層E4を有しており、それぞれ四層構造である。第四電極層E4は、外部電極13の最外層を構成している。
As shown in FIGS. 30 and 31, the
外部電極15は、図32に示されるように、積層貫通コンデンサC3と同じく、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。
As shown in FIG. 32, the
積層貫通コンデンサC6は、一対の絶縁膜Iを備えている。絶縁膜Iは、電気絶縁性を有する材料(たとえば、絶縁性樹脂又はガラスなど)からなる。本実施形態では、絶縁膜Iは、エポキシ樹脂などの絶縁性樹脂からなる。 The multilayer penetration capacitor C6 includes a pair of insulating films I. The insulating film I is made of an electrically insulating material (for example, an insulating resin or glass). In the present embodiment, the insulating film I is made of an insulating resin such as an epoxy resin.
絶縁膜Iは、電極部13aの端縁13ae及び電極部13cの端縁13ceに沿って、外部電極13の一部と素体3の一部とを覆っている。電極部13b、電極部13e、及び主面3bは、絶縁膜Iで覆われていない。
Insulating film I along the
絶縁膜Iは、端縁13aeと端縁13ceの一部(第一方向D1での主面3a寄りの部分)のみとに沿って、端縁13aeと端縁13ceの一部のみとを連続して覆っていると共に、主面3aと側面3cとを連続して覆っている。絶縁膜Iは、電極部13a上に位置している膜部分Ia、電極部13c上に位置している膜部分Ib、主面3a上に位置している膜部分Ic、及び側面3c上に位置している膜部分Idを有している。各膜部分Ia,Ib,Ic,Idは、一体的に形成されている。
Insulating film I, a part of the
電極部13aの表面は、端縁13aeに沿って絶縁膜I(膜部分Ia)で覆われている領域と、絶縁膜Iから露出している領域とを有している。絶縁膜Iから露出している領域は、膜部分Iaで覆われている領域よりも側面3e寄りに位置している。電極部13cの表面は、端縁13ceに沿って絶縁膜I(膜部分Ib)で覆われている領域と、絶縁膜Iから露出している領域とを有している。
The surface of the
主面3aは、端縁13aeに沿って絶縁膜I(膜部分Ic)で覆われている領域と、絶縁膜Iから露出している領域とを有している。側面3cは、端縁13ceに沿って絶縁膜I(膜部分Id)で覆われている領域と、絶縁膜Iから露出している領域とを有している。
The
第5実施形態では、素体3の長さL1に対する、膜部分Ibと膜部分Idとの第一方向D1での各長さL11の比率(L11/L1)は、0.1以上0.4以下である。また、電極部13aの第三方向D3での長さL12に対する、膜部分Iaの第三方向D3での長さL13の比率(L13/L12)は、0.3以上である。
In the fifth embodiment, the ratio (L11 / L1) of each length L11 of the film portion Ib and the film portion Id in the first direction D1 to the length L1 of the
以上のように、第5実施形態では、絶縁膜Iが、端縁13aeと端縁13ceの一部のみとを連続して覆っているので、はんだフィレットが、端縁13ae、及び、端縁13ceの一部(電極部13cにおける主面3aの近傍に位置する部分の端縁)に達することはない。このため、はんだフィレットを通して積層貫通コンデンサC6に外力が作用する場合でも、端縁13ae,13ceに応力が集中し難く、端縁13ae,13ceがクラックの起点となり難い。
As described above, in the fifth embodiment, since the insulating film I covers the only part of the
積層貫通コンデンサC6では、電極部15aが第二電極層E2を有していると共に、電極部15cの領域15c2が第二電極層E2を有している。このため、はんだフィレットを通して積層貫通コンデンサC6に外力が作用する場合でも、外部電極15の端縁に応力が集中し難く、当該端縁がクラックの起点となり難い。
In the multilayer penetration capacitor C6, the
これらの結果、積層貫通コンデンサC6では、クラックが素体3に発生するのが抑制される。
As a result, in the multilayer penetration capacitor C6, the generation of cracks in the
第5実施形態では、絶縁膜Iは、端縁13aeと端縁13ceの一部のみとに沿って、主面3aと側面3cとを連続して覆っているので、端縁13aeと端縁13ceの一部とが、絶縁膜Iによって確実に覆われる。したがって、積層貫通コンデンサC6では、端縁13ae,13ceがより一層クラックの起点となり難い。
In the fifth embodiment, the insulating film I, along with
第5実施形態では、電極部13b全体が絶縁膜Iから露出しているので、電極部13bにはんだフィレットが形成される。このため、積層貫通コンデンサC6の実装強度が確保される。
In the fifth embodiment, since the
第5実施形態では、素体3の長さL1に対する、膜部分Ibと膜部分Idとの各長さL11の比率(L11/L1)は、0.1以上0.4以下である。この場合、クラックの発生を抑制する効果を確保しつつ、絶縁膜Iのサイズが小さくされる。したがって、積層貫通コンデンサC6の低コストが図られる。比率(L11/L1)が0.1未満の場合は、端縁13ae,13ceに作用する応力が大きく、端縁13ae,13ceがクラックの起点となり易い。
In the fifth embodiment, the ratio (L11 / L1) of each length L11 of the film portion Ib and the film portion Id to the length L1 of the
第5実施形態では、電極部13aの長さL12に対する、膜部分Iaの長さL13の比率(L13/L12)は、0.3以上である。この場合、端縁13aeにより一層応力が集中し難いので、クラックが素体3に発生するのがより一層抑制される。すなわち、比率(L13/L12)が0.3未満の場合、端縁13aeに作用する応力が大きく、端縁13aeがクラックの起点となり易い。
In the fifth embodiment, the ratio (L13 / L12) of the length L13 of the film portion Ia to the length L12 of the
次に、図33〜図35を参照して、第5実施形態の変形例に係る積層貫通コンデンサC7の構成を説明する。図33及び図34は、本変形例に係る積層貫通コンデンサの平面図である。図35は、本変形例に係る積層貫通コンデンサの側面図である。 Next, the configuration of the multilayer penetration capacitor C7 according to the modified example of the fifth embodiment will be described with reference to FIGS. 33 to 35. 33 and 34 are plan views of the multilayer penetrating capacitor according to this modification. FIG. 35 is a side view of the multilayer through capacitor according to this modification.
積層貫通コンデンサC7は、積層貫通コンデンサC6と同様に、素体3、一対の外部電極13、一対の外部電極15、複数の内部電極17(不図示)、及び複数の内部電極19(不図示)を備えている。積層貫通コンデンサC7では、絶縁膜Iの形状が積層貫通コンデンサC6と相違している。
Similar to the multilayer penetration capacitor C6, the multilayer penetration capacitor C7 includes a
積層貫通コンデンサC7は、図33〜図35に示されるように、一対の絶縁膜Iを備えている。絶縁膜Iは、電極部13aの端縁13ae、電極部13bの端縁13be、及び電極部13cの端縁13ceに沿って、外部電極13の一部と素体3の一部とを覆っている。電極部13eは、絶縁膜Iで覆われていない。
The multilayer penetration capacitor C7 includes a pair of insulating films I as shown in FIGS. 33 to 35. Insulating film I has
絶縁膜Iは、端縁13ae、端縁13be、及び端縁13ceの全てに沿って、端縁13ae、端縁13be、及び端縁13ceを連続して覆っていると共に、主面3aと主面3bと側面3cとを連続して覆っている。絶縁膜Iは、電極部13a上に位置している膜部分Ia、電極部13c上に位置している膜部分Ib、主面3a上に位置している膜部分Ic、側面3c上に位置している膜部分Id、電極部13b上に位置している膜部分Ie、及び主面3b上に位置している膜部分Ifを有している。各膜部分Ia,Ib,Ic,Id,Ie,Ifは、一体的に形成されている。
Insulating film I has
電極部13aの表面は、端縁13aeに沿って絶縁膜I(膜部分Ia)で覆われている領域と、絶縁膜Iから露出している領域とを有している。電極部13aの表面における絶縁膜Iから露出している領域は、膜部分Iaで覆われている領域よりも側面3e寄りに位置している。電極部13cの表面は、端縁13ceに沿って絶縁膜I(膜部分Ib)で覆われている領域と、絶縁膜Iから露出している領域とを有している。電極部13cの表面における絶縁膜Iから露出している領域は、膜部分Ibで覆われている領域よりも側面3e寄りに位置している。電極部13bの表面は、端縁13beに沿って絶縁膜I(膜部分Ie)で覆われている領域と、絶縁膜Iから露出している領域とを有している。電極部13bの表面における絶縁膜Iから露出している領域は、膜部分Ieで覆われている領域よりも側面3e寄りに位置している。
The surface of the
主面3aは、端縁13aeに沿って絶縁膜I(膜部分Ic)で覆われている領域と、絶縁膜Iから露出している領域とを有している。側面3cは、端縁13ceに沿って絶縁膜I(膜部分Id)で覆われている領域と、絶縁膜Iから露出している領域とを有している。主面3bは、端縁13beに沿って絶縁膜I(膜部分If)で覆われている領域と、絶縁膜Iから露出している領域とを有している。
The
本変形例では、絶縁膜Iが、端縁13ae、端縁13be、及び端縁13ceの全てを連続して覆っているので、クラックが素体3に発生するのが確実に抑制される。
In this modification, the insulating film I has
絶縁膜Iは、端縁13ae、端縁13be、及び端縁13ceの全てに沿って、主面3a、主面3b、及び側面3cを連続して覆っているので、端縁13ae、端縁13be、及び端縁13ceの全てが、絶縁膜Iによって確実に覆われる。このため、端縁13ae及び端縁13ceがより一層クラックの起点となり難い。
Insulating film I has
(第6実施形態)
図36を参照して、第6実施形態に係る電子部品装置ECDの構成を説明する。図36は、第6実施形態に係る電子部品装置の断面構成を説明するための図である。
(Sixth Embodiment)
The configuration of the electronic component device ECD according to the sixth embodiment will be described with reference to FIG. 36. FIG. 36 is a diagram for explaining a cross-sectional configuration of the electronic component device according to the sixth embodiment.
図36に示されるように、電子部品装置ECDは、積層コンデンサC1と、電子機器EDと、を備えている。電子機器EDは、たとえば、回路基板又は他の電子部品である。 As shown in FIG. 36, the electronic component device ECD includes a multilayer capacitor C1 and an electronic device ED. The electronic device ED is, for example, a circuit board or other electronic component.
積層コンデンサC1は、電子機器EDにはんだ実装されている。電子機器EDは、主面EDaと、二つのパッド電極PE1,PE2とを有している。各パッド電極PE1,PE2は、主面EDaに配置されている。二つのパッド電極PE1,PE2は、互いに離間している。積層コンデンサC1は、実装面である主面3aと主面EDaとが対向するように、電子機器EDに配置されている。
The multilayer capacitor C1 is solder-mounted on the electronic device ED. The electronic device ED has a main surface EDa and two pad electrodes PE1 and PE2. The pad electrodes PE1 and PE2 are arranged on the main surface EDa. The two pad electrodes PE1 and PE2 are separated from each other. The multilayer capacitor C1 is arranged in the electronic device ED so that the
積層コンデンサC1がはんだ実装される場合、溶融したはんだが外部電極5(第四電極層E4)を濡れ上がる。濡れ上がったはんだが固化することにより、外部電極5にはんだフィレットSFが形成される。対応する外部電極5とパッド電極PE1,PE2とは、はんだフィレットSFを介して連結されている。
When the multilayer capacitor C1 is solder-mounted, the molten solder wets the external electrode 5 (fourth electrode layer E4). A solder fillet SF is formed on the
はんだフィレットSFは、電極部5eの領域5e1と領域5e2とに形成されている。すなわち、領域5e2だけでなく、第二電極層E2(導電性樹脂層)を有していない領域5e1が、はんだフィレットSFを介してパッド電極PE1,PE2と連結されている。図示は省略するが、はんだフィレットSFは、電極部5cの領域5c1と領域5c2とにも形成されている。
The solder fillet SF is formed in the region 5e 1 and the
電子部品装置ECDでは、はんだフィレットSFが電極部5eの領域5e2だけに形成されている電子部品装置に比して、はんだフィレットSFが形成されている領域が広いので、積層コンデンサC1の実装強度が確保されている。 In the electronic component device ECD, the area in which the solder fillet SF is formed is wider than that in the electronic component device in which the solder fillet SF is formed only in the region 5e 2 of the electrode portion 5e, so that the mounting strength of the multilayer capacitor C1 is large. Is secured.
領域5e2は、領域5e1よりも、第二方向D2及び第三方向D3に突出している。したがって、領域5e2と領域5e1との境界には、段差が形成されている。領域5e2と領域5e1との境界付近において、領域5e1の表面積が、領域5e2の表面積よりも小さいので、溶融したはんだが濡れ上がる経路が小さい。これらの結果、溶融したはんだが、領域5e2から領域5e1へ濡れ上がり易いと共に、領域5e2と領域5e1とにより形成される上記段差に、はんだが溜まり易い。領域5e2と領域5e1とにより形成される上記段差には、はんだ溜まりが形成される。
The
図36に示された電子部品装置ECDでは、領域5e2と領域5e1との境界に段差が形成されていない電子部品装置に比して、はんだ溜まりが領域5e2と領域5e1とにより形成される上記段差に形成されるので、領域5e2とパッド電極PE1,PE2とに形成されるはんだフィレットの体積は小さい。このため、はんだフィレットSFから積層コンデンサC1に作用する力が小さく、実装面である主面3aに位置する第一電極層E1の端縁に集中する応力も小さい。この結果、第一電極層E1の上記端縁がクラックの起点となり難く、クラックが素体3に発生するのが抑制される。
In the electronic component device ECD shown in FIG. 36 formed, as compared with the electronic component device which is not a step is formed in the boundary between the
電子部品装置ECDでは、領域5e2と領域5e1との境界に段差が形成されていない電子部品装置に比して、領域5e1に濡れ上がるはんだの量が多いので、はんだフィレットSFが形成される領域が広い。この結果、積層コンデンサC1の実装強度が向上する。
In the electronic component device ECD, a solder fillet SF is formed because the amount of solder that gets wet in the area 5e 1 is larger than that in the electronic component device in which a step is not formed at the boundary between the area 5e 2 and the
領域5e2と領域5e1とにより形成される上記段差には、第二電極層E2(導電性樹脂層)が含まれている。このため、領域5e2と領域5e1とにより形成される上記段差に形成されるはんだ溜りが、クラックの起点にはなり難い。したがって、外部電極5には、クラックが生じ難い。
The second electrode layer E2 (conductive resin layer) is included in the step formed by the
図1及び図4に示されているように、領域5c2は、領域5c1よりも、第二方向D2及び第三方向D3に突出している。したがって、領域5c2と領域5c1との境界には、段差が形成されている。領域5c2と領域5c1との境界付近において、領域5c1の表面積が、領域5c2の表面積よりも小さいので、溶融したはんだが濡れ上がる経路が小さい。これらの結果、溶融したはんだが、領域5c2から領域5c1へ濡れ上がり易いと共に、領域5c2と領域5c1とにより形成される上記段差に、はんだが溜まり易い。領域5c2と領域5c1とにより形成される上記段差にも、図示は省略するが、はんだ溜まりが形成される。
As shown in FIGS. 1 and 4, the
電子部品装置ECDでは、領域5c2と領域5c1との境界に段差が形成されていない電子部品装置に比して、はんだ溜まりが領域5c2と領域5c1とにより形成される上記段差に形成されるので、領域5c2とパッド電極PE1,PE2とに形成されるはんだフィレットの体積は小さい。このため、はんだフィレットSFから積層コンデンサC1に作用する力が小さく、実装面である主面3aに位置する第一電極層E1の端縁に集中する応力も小さい。この結果、第一電極層E1の上記端縁がクラックの起点となり難く、クラックが素体3に発生するのが抑制される。
In the electronic component device ECD, as compared with the electronic component device which is not a step is formed at the boundary between the
電子部品装置ECDでは、領域5c2と領域5c1との境界に段差が形成されていない電子部品装置に比して、領域5c1に濡れ上がるはんだの量が多いので、はんだフィレットSFが形成される領域が広い。この結果、積層コンデンサC1の実装強度がより一層向上する。
In the electronic component device ECD, a solder fillet SF is formed because the amount of solder that gets wet in the area 5c 1 is larger than that in the electronic component device in which a step is not formed at the boundary between the region 5c 2 and the
領域5c2と領域5c1とにより形成される上記段差には、第二電極層E2(導電性樹脂層)が含まれている。このため、領域5c2と領域5c1とにより形成される上記段差に形成されるはんだ溜りが、クラックの起点にはなり難い。したがって、外部電極5には、クラックがより一層生じ難い。
The second electrode layer E2 (conductive resin layer) is included in the step formed by the
素体3の長さL1に対する、領域5e2の長さL3の比率(L3/L1)は、0.8以下であってもよい。比率(L3/L1)が0.8以下である場合、比率(L3/L1)が0.8より大きい場合に比して、領域5e2と領域5e1とにより形成される上記段差に、はんだ溜まりが確実に形成される。
The ratio (L3 / L1) of the length L3 of the region 5e 2 to the length L1 of the
素体3の長さL1に対する、領域5c2の長さL3の比率(L2/L1)は、0.8以下であってもよい。比率(L2/L1)が0.8以下である場合、比率(L2/L1)が0.8より大きい場合に比して、領域5c2と領域5c1とにより形成される上記段差に、はんだ溜まりが確実に形成される。
The ratio (L2 / L1) of the length L3 of the region 5c 2 to the length L1 of the
以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。 Although the embodiments of the present invention have been described above, the present invention is not necessarily limited to the above-described embodiments, and various modifications can be made without departing from the gist thereof.
電子部品装置ECDは、積層コンデンサC1の代わりに、積層コンデンサC2,C4,C5又は積層貫通コンデンサC3,C6,C7を備えていてもよい。 The electronic component device ECD may include a multilayer capacitor C2, C4, C5 or a multilayer through capacitor C3, C6, C7 instead of the multilayer capacitor C1.
電子部品装置ECDが、積層貫通コンデンサC3を備える場合、はんだフィレットSFは、電極部13eの領域13e1と領域13e2とに形成される。また、はんだフィレットSFは、電極部15cの領域15c1と領域15c2とにも形成される。
When the electronic component device ECD includes the multilayer penetration capacitor C3, the solder fillet SF is formed in the regions 13e 1 and the
電子部品装置ECDが、積層コンデンサC4を備える場合、はんだフィレットSFは、電極部21cの領域21c1と領域21c2とに形成される。電子部品装置ECDが、積層コンデンサC5を備える場合、はんだフィレットSFは、電極部31c,31eの領域31c1,31e1と領域31c2,31e2とに形成される。
When the electronic component device ECD includes the multilayer capacitor C4, the solder fillet SF is formed in the region 21c 1 and the
電子部品装置ECDが、積層貫通コンデンサC6,C7を備える場合、はんだフィレットSFは、電極部15cの領域15c1と領域15c2とに形成される。また、はんだフィレットSFは、電極部13eに形成される。
When the electronic component device ECD includes the multilayer penetration capacitors C6 and C7, the solder fillet SF is formed in the region 15c 1 and the
積層コンデンサC1では、図37及び図38に示されるように、領域5c2の第三方向D3での幅が、領域5c1から離れるにしたがって大きくなっていてもよい。積層貫通コンデンサC3では、図39及び図40に示されるように、領域13c2の第三方向D3での幅が、領域13c1から離れるにしたがって大きくなっていてもよい。いずれの場合でも、溶融したはんだが、領域5c2,13c2から領域5c1,13c1に向けて、濡れ上がり易いので、クラックが素体3に発生するのが更に抑制されると共に、実装強度が向上する。
In the multilayer capacitor C1, as shown in FIGS. 37 and 38 , the width of the region 5c 2 in the third direction D3 may increase as the distance from the
積層貫通コンデンサC3は、図41に示されるように、一つの外部電極15を備えていてもよい。この場合、電極部15aは、主面3a上を第二方向D2に延在している。本変形例でも、電極部15aにおいて、第一電極層E1の全体が第二電極層E2で覆われている。
The multilayer penetration capacitor C3 may include one
本実施形態では、電子部品として積層コンデンサC1,C2,C4,C5及び積層貫通コンデンサC3,C6,C7を例に説明したが、適用可能な電子部品は、積層コンデンサ及び積層貫通コンデンサに限られない。適用可能な電子部品は、たとえば、積層インダクタ、積層バリスタ、積層圧電アクチュエータ、積層サーミスタ、もしくは積層複合部品などの積層電子部品、又は、積層電子部品以外の電子部品である。 In the present embodiment, multilayer capacitors C1, C2, C4, C5 and multilayer penetration capacitors C3, C6, and C7 have been described as examples of electronic components, but applicable electronic components are not limited to multilayer capacitors and multilayer penetration capacitors. .. Applicable electronic components are, for example, laminated electronic components such as laminated inductors, laminated varistor, laminated piezoelectric actuators, laminated thermistors, or laminated composite components, or electronic components other than laminated electronic components.
3…素体、3a,3b…主面、3c,3e…側面、5,13,15,21,31…外部電極、5a,5b,5c,5e,13a,13b,13c,13e,15a,15b,15c,21a,21b,21c,31a,31b,31c,31e…電極部、5c1,5c2,5e1,5e2,13c1,13c2,13e1,13e2,15c1,15c2,21c1,21c2,31c1,31c2,31e1,31e2…電極部の領域、C1,C2,C4,C5…積層コンデンサ、C3,C5,C7…積層貫通コンデンサ、E1…第一電極層、E2…第二電極層、E3…第三電極層、E4…第四電極層、ECD…電子部品装置、ED…電子機器、PE1,PE2…パッド電極、SF…はんだフィレット。 3 ... Elementary body, 3a, 3b ... Main surface, 3c, 3e ... Side surface, 5,13,15,21,31 ... External electrodes, 5a, 5b, 5c, 5e, 13a, 13b, 13c, 13e, 15a, 15b , 15c, 21a, 21b, 21c, 31a, 31b, 31c, 31e ... Electrodes, 5c 1 , 5c 2 , 5e 1 , 5e 2 , 13c 1 , 13c 2 , 13e 1 , 13e 2 , 15c 1 , 15c 2 , 21c 1 , 21c 2 , 31c 1 , 31c 2 , 31e 1 , 31e 2 ... Electrode region, C1, C2, C4, C5 ... Multilayer capacitor, C3, C5, C7 ... Multilayer through capacitor, E1 ... First electrode layer , E2 ... second electrode layer, E3 ... third electrode layer, E4 ... fourth electrode layer, ECD ... electronic component device, ED ... electronic device, PE1, PE2 ... pad electrode, SF ... solder fillet.
Claims (11)
前記素体内に配置されていると共に、前記一対の第一側面のうち対応する第一側面に露出している端部を有する複数の内部電極と、
前記主面上に配置されている第一電極部と、前記内部電極の前記端部を覆うように前記対応する第一側面上に配置されていると共に前記第一電極部と接続されている第二電極部と、を有している複数の外部電極と、を備え、
前記第一電極部は、焼結金属層と、前記焼結金属層上に形成された導電性樹脂層と、前記導電性樹脂層上に形成されためっき層と、を有し、
前記第二電極部は、
焼結金属層と、前記焼結金属層上に形成されためっき層と、を有している第一領域と、
焼結金属層と、前記焼結金属層上に形成された導電性樹脂層と、前記導電性樹脂層上に形成されためっき層と、を有し、かつ、前記第一領域よりも前記主面寄りに位置している第二領域と、を有し、
前記第一領域では、前記焼結金属層は、前記導電性樹脂層から露出しており、
前記第一電極部では、前記焼結金属層の全体が前記導電性樹脂層で覆われている電子部品。 An element body having a rectangular parallelepiped shape and having a main surface as a mounting surface and a pair of first side surfaces adjacent to the main surface and facing each other.
A plurality of internal electrodes arranged in the body and having an end exposed on the corresponding first side surface of the pair of first side surfaces, and a plurality of internal electrodes.
A first electrode portion arranged on the main surface and a first electrode portion arranged on the corresponding first side surface so as to cover the end portion of the internal electrode and connected to the first electrode portion. It is provided with a two-electrode portion and a plurality of external electrodes having the same.
The first electrode portion has a sintered metal layer, a conductive resin layer formed on the sintered metal layer, and a plating layer formed on the conductive resin layer.
The second electrode portion is
A first region having a sintered metal layer and a plating layer formed on the sintered metal layer,
It has a sintered metal layer, a conductive resin layer formed on the sintered metal layer, and a plating layer formed on the conductive resin layer, and has the main component rather than the first region. Has a second area, which is located closer to the surface,
In the first region, the sintered metal layer is exposed from the conductive resin layer.
In the first electrode portion, an electronic component in which the entire sintered metal layer is covered with the conductive resin layer.
前記素体内に配置されていると共に、前記一対の第一側面のうち対応する第一側面に露出している端部を有する複数の内部電極と、
前記主面上に配置されている第一電極部と、前記内部電極の前記端部を覆うように前記対応する第一側面上に配置されていると共に前記第一電極部と接続されている第二電極部と、を有している複数の外部電極と、を備え、
前記第一電極部は、焼結金属層と、前記焼結金属層上に形成された導電性樹脂層と、前記導電性樹脂層上に形成されためっき層と、を有し、
前記第二電極部は、
焼結金属層と、前記焼結金属層上に形成されためっき層と、を有している第一領域と、
焼結金属層と、前記焼結金属層上に形成された導電性樹脂層と、前記導電性樹脂層上に形成されためっき層と、を有し、かつ、前記第一領域よりも前記主面寄りに位置している第二領域と、を有し、
前記第一領域では、前記焼結金属層は、前記導電性樹脂層から露出しており、
前記第一電極部では、前記導電性樹脂層は、前記主面まで延びている電子部品。 An element body having a rectangular parallelepiped shape and having a main surface as a mounting surface and a pair of first side surfaces adjacent to the main surface and facing each other.
A plurality of internal electrodes arranged in the body and having an end exposed on the corresponding first side surface of the pair of first side surfaces, and a plurality of internal electrodes.
A first electrode portion arranged on the main surface and a first electrode portion arranged on the corresponding first side surface so as to cover the end portion of the internal electrode and connected to the first electrode portion. It is provided with a two-electrode portion and a plurality of external electrodes having the same.
The first electrode portion has a sintered metal layer, a conductive resin layer formed on the sintered metal layer, and a plating layer formed on the conductive resin layer.
The second electrode portion is
A first region having a sintered metal layer and a plating layer formed on the sintered metal layer,
It has a sintered metal layer, a conductive resin layer formed on the sintered metal layer, and a plating layer formed on the conductive resin layer, and has the main component rather than the first region. Has a second area, which is located closer to the surface,
In the first region, the sintered metal layer is exposed from the conductive resin layer.
In the first electrode portion, the conductive resin layer is an electronic component extending to the main surface.
前記外部電極は、前記第二側面上に配置されていると共に前記第一電極部と接続されている第三電極部と、を更に有し、
前記第三電極部は、
焼結金属層と、前記焼結金属層上に形成されためっき層と、を有している第三領域と、
焼結金属層と、前記焼結金属層上に形成された導電性樹脂層と、前記導電性樹脂層上に形成されためっき層と、を有し、かつ、前記第三領域よりも前記主面寄りに位置している第四領域と、を有し、
前記第三領域では、前記焼結金属層は、前記導電性樹脂層から露出しており、
前記第四領域では、前記導電性樹脂層が前記第二側面まで延びている、請求項1〜4のいずれか一項に記載の電子部品。 The element body further has a second side surface adjacent to the main surface and the pair of first side surfaces.
The external electrode further includes a third electrode portion that is arranged on the second side surface and is connected to the first electrode portion.
The third electrode portion is
A third region having a sintered metal layer and a plating layer formed on the sintered metal layer,
It has a sintered metal layer, a conductive resin layer formed on the sintered metal layer, and a plating layer formed on the conductive resin layer, and has the main component rather than the third region. It has a fourth area, which is located closer to the surface , and
In the third region, the sintered metal layer is exposed from the conductive resin layer.
The electronic component according to any one of claims 1 to 4, wherein in the fourth region, the conductive resin layer extends to the second side surface.
はんだフィレット介して前記外部電極と連結されているパッド電極を有している電子機器と、を備え、
前記はんだフィレットは、前記第二電極部の前記第一領域と前記第二領域とに形成されている、電子部品装置。 The electronic component according to any one of claims 1 to 10 and
An electronic device having a pad electrode connected to the external electrode via a solder fillet.
The solder fillet is an electronic component device formed in the first region and the second region of the second electrode portion.
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