JP6947658B2 - 直列多重インバータ装置およびその制御方法 - Google Patents

Description

本発明は、単相インバータのユニットを２台以上直列に接続した、高周波数の単相電圧を出力する直列多重インバータ装置に関する。

誘導加熱用などに用いられる、出力周波数が１ｋＨｚ以上の単相電圧を出力する高周波インバータ装置では、図１５のように単相インバータのユニットを直列多重接続する構成をとることがある。

特許文献１には、単相インバータのユニット２台を直列接続し、三相インバータの１相を構成した直列多重インバータ装置の例が記載されている。図１５に１相あたり単相インバータのユニットを６台直列接続した６多重接続の構成を示す。

このような直列多重インバータ装置において、各スイッチング素子のゲート信号（オンオフ信号）を得る方法として、特許文献１の図４に示すように同じ位相、異なるオフセットを有する複数のキャリア三角波を用意し電圧指令値と比較する方法が知られている。

また、図１６に示すように、キャリア三角波ではなく固定のゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂと電圧指令値Ｖｒｅｆを比較し、ゲート信号を得る方法もある。図１６の例では、図１５のユニット１０ａにおける、零に近い固定のゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂと電圧指令値Ｖｒｅｆとゲート信号の関係を以下のように割り当てている。（図１６のＧＵ１、ＧＸ１、ＧＶ１、ＧＹ１が、図１５の第1ユニット１０ａ内のスイッチング素子Ｕ１，Ｘ１、Ｖ１、Ｙ１用のゲート信号である。）
・Ｖｒｅｆ＞Ｖｔｈ１ａならばスイッチング素子Ｕ１をＯＮ，スイッチング素子Ｘ１をＯＦＦ、Ｖｒｅｆ＜Ｖｔｈ１ａならばスイッチング素子Ｕ１をＯＦＦ，スイッチング素子Ｘ１をＯＮ。

・Ｖｒｅｆ＞Ｖｔｈ１ｂならばスイッチング素子Ｙ１をＯＮ，スイッチング素子Ｖ１をＯＦＦ、Ｖｒｅｆ＜Ｖｔｈ１ｂならばスイッチング素子Ｙ１をＯＦＦ，スイッチング素子Ｖ１をＯＮ。

なお、各ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂと電圧指令値Ｖｒｅｆが同値の場合は２つのスイッチング素子のうちどちらをＯＮとし、どちらをＯＦＦとしても良い。

他のユニットのゲート閾値についても同様に割り当てる。このようにして得られた各ユニットの出力電圧Ｖｏ１〜Ｖｏ６の合計出力電圧Ｖｏは、正弦波に近い階段状の波形が得られる。また、各スイッチング素子は出力電圧の基本波１周期に対して最大１回のスイッチングとなる１パルス制御方式のため、キャリア三角波を用いる方式よりもスイッチング損失を低減できる。この方式は出力電圧の基本波１周期に対するスイッチング回数が少なくてよいため、出力電圧の周波数が高い高周波インバータ装置に適した方式である。

しかし、図１６に示されるゲート信号生成方法では、出力電圧が小さい場合に電圧歪みが大きくなるという問題点がある。例えば、図１７は電圧指令値Ｖｒｅｆの振幅を小さくした場合を示している。出力電圧Ｖｏ１はパルス幅が狭く、出力電圧Ｖｏ２〜Ｖｏ６は零電圧、合計出力電圧Ｖｏは正弦波とはかけ離れた歪みの大きな電圧となってしまう。

このような波形は、特に３次高調波を多く含む。対策として、例えば、図１５に示すように直列多重インバータ装置の出力端にリアクトルとコンデンサからなるフィルタを接続する方法が考えられる。しかし、図１７の合計出力電圧Ｖｏのように大きく歪んだ波形を正弦波とするにはリアクトルのインピーダンスとコンデンサの容量を非常に大きくする必要があり、装置の重量や体積・コストの増加、リアクトルでの損失増加につながってしまう。

また、図１５のフィルタはローパスフィルタであるが、このフィルタでは３次高調波を十分に除去しようとすると必要な基本波電圧まで大きく減衰してしまう。フィルタの次数を増加、またはバンドパスフィルタを適用するといった方法もあるが、部品点数が増加し、共振点も増え制御が不安定になりやすくなってしまう。

また図１６では、図１７のように大きく歪んだ波形や３次高調波を除去するために大きな容量のフィルタを使用することを前提とすると、図１６のような十分歪みが小さい出力電圧Ｖｏに対しては過剰なフィルタとなる。

しかし、ユニットは６台すべて動作しているため、スイッチング損失が増えユニットの責務は増加する。例えば、装置に要求される仕様として出力電圧歪み率をある一定値以下にする場合、図１６では必要以上に歪み率が小さくなる。このような場合、少しだけ出力電圧歪みの増加を許容してスイッチング損失を低減し効率を向上させる方が、装置の運用コストの低減、装置の冷却機構低減による小型化、といった有効な効果が得られる。

特開２０００−３２４８４５号公報 特開２００７−２７４８２９号公報

１パルス制御において、出力電圧の歪みを抑制する方法として特許文献２が開示されている。図１８に特許文献２の方法を用いてゲート信号を生成した例を示す。

この方法ではユニットを奇数組（ユニット１，３，５）と偶数組（ユニット２，４，６）の２組に分け、電圧指令値として６０ｄｅｇずれたＶｒｅｆ１とＶｒｅｆ２の２つを用意する。奇数組は電圧指令値Ｖｒｅｆ１と固定値のゲート閾値を比較しゲート信号を生成する。偶数組は電圧指令値Ｖｒｅｆ２と固定値のゲート閾値を比較してゲート信号を生成する。

これにより、奇数組の合計出力電圧と偶数組の合計出力電圧の位相は６０ｄｅｇずれ、３次高調波を互いに打ち消すことができ、全体の合計出力電圧Ｖｏは３次高調波を含まない。５次以降の高調波は打ち消されず残留するが、３次高調波に比べて周波数が高く、図１５に示すようなリアクトルとコンデンサから成るＬＣフィルタでの除去が容易となる。

特許文献２の方法では、常に偶数台のインバータが動作するため、図１６の従来技術に比べスイッチング損失は増加する。しかし、ＬＣフィルタ（ローパスフィルタ）での除去が難しい３次高調波を完全に零にすることができ、出力電圧の歪み率を低減することができる。

しかし、特許文献２には２つの問題点がある。１つ目の問題点は、ユニットの損失責務・熱責務にばらつきが生じることである。図１８を例に、出力電流Ｉｏが出力電圧Ｖｏに対して進み位相である場合を考える。Ｖｏ１を出力する第１ユニット１０ａは出力電流Ｉｏのピーク付近でスイッチングを行うため熱責務が大きい。しかし、Ｖｏ２を出力する第２ユニット１０ｂはスイッチング素子のターンオフ時の遮断電流が第１ユニット１０ａよりも小さく、熱責務は第１ユニット１０ａに比べて小さくなる。第３〜第６ユニット１０ｃ〜１０ｆについてはスイッチングを行わないため熱責務が非常に小さい。

このように熱責務に差がある条件でスイッチング素子の温度を均一にしようとすると、冷却機構の設計を各ユニット個別に行う必要があり、設計に時間がかかり量産効果も得られない。ユニット責務均等化の技術を適用すれば、奇数ユニットの熱責務は均一になり、偶数ユニットも熱責務を均一にすることができる。しかし、奇数ユニットのスイッチング素子の遮断電流が大きいため、奇数ユニットの方が偶数ユニットに比べて熱責務が大きく、ユニット責務均等化の技術ではすべてのユニットの熱責務を均一にすることはできない。均一化のためには偶数ユニットと奇数ユニットのスイッチング素子のゲート信号を周期的に入れ替える手順が必要になる。

さらに、スイッチング損失増加を抑えるため入れ替え時にスイッチングを禁止すると、手順はより複雑化してしまう。

また、図１８では第１ユニット１０ａの出力する有効電力が第２ユニット１０ｂの出力する有効電力よりも大きく、ユニット間の電力責務のばらつきも生じている。この電力責務のばらつきによって、例えば直流電源としてダイオード整流器を使用する場合は、整流器で発生する導通損がばらついてしまう。

出力電流の位相によっては一部のユニットで有効電力が回生する場合もあり、ダイオード整流器では回生した有効電力の行き先がなく各ユニットの直流電圧が上昇しスイッチング素子が過電圧で破損する恐れがある。

２つ目の問題点は、図１６に示す従来技術（特許文献１）よりもスイッチング損失が増加し、歪み率を必要以上に小さくしてしまう傾向が顕著であることである。

図１９は、従来技術（特許文献１）において、ある程度大きな電圧指令値Ｖｒｅｆに基づいてゲート信号を生成し、合計出力電圧Ｖｏを得た場合を示している。図２０は特許文献２の方法において、同じ基本波振幅の合計出力電圧Ｖｏを得た場合を示している。図１９ではユニット１台だけが動作しているが、合計出力電圧Ｖｏのパルス幅が十分広く、含まれる３次高調波も十分小さい。

しかし、図２０では十分小さい３次高調波電圧を２台のユニットで打ち消しているが、２台のユニットを動作させているため、スイッチング損失が増加してしまう。

また、特許文献２には出力電圧が大きく、歪みが十分小さい場合において、スイッチング損失を低減する方法が論じられていない。

以上示したようなことから、直列多重インバータ装置において、出力電圧の大きさに応じて、出力電圧の歪みを低減する制御と、スイッチング損失を低減する制御とを切り替えることが課題となる。

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電源に直列接続されたＵ相，Ｘ相のスイッチング素子と、前記Ｕ相，Ｘ相のスイッチング素子に対して並列に直列接続されたＶ相，Ｙ相のスイッチング素子と、を有する単相インバータのユニットを複数直列接続して構成され、出力周波数１ｋＨｚ以上の単相電圧を出力する直列多重インバータ装置であって、前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の半周期の間一定の値をとる２種類のゲート閾値とを比較して、Ｕ相，Ｘ相のスイッチング素子用のゲート指令とＶ相，Ｙ相のスイッチング素子用のゲート指令を生成し、前記各ゲート指令にデッドタイムを付加して各スイッチング素子のゲート信号を生成するパルス幅変調回路を備え、前記ゲート閾値はすべて異なる値をとり、前記ゲート閾値を周期的に切り換え、前記ゲート閾値の切り換え周期は前記電圧指令値の周期の整数倍であり、出力電圧振幅指令値が第１閾値以下の場合、前記電圧指令値を台形波とし、前記位相信号が３／４の時の前記ユニット内の２つのゲート閾値のどちらかが零から２番目に大きな値の場合、前記ユニット内のＵ相，Ｘ相のスイッチング素子用のゲート指令と、Ｖ相，Ｙ相のスイッチング素子用のゲート指令とを入れ換え、前記出力電圧振幅指令値が前記第１閾値を超えた場合、前記電圧指令値を正弦波とし、前記台形波および前記正弦波は、前記出力電圧振幅指令値に基づいて生成することを特徴とする。

また、その一態様として、前記出力電圧振幅指令値と前記位相信号に基づいて、正弦波を出力する正弦波生成部と、前記出力電圧振幅指令値と前記位相信号に基づいて、台形波を生成する台形波生成部と、前記位相信号が３／４のときのみ切り換えが行われ、前記出力電圧振幅指令値が前記第１閾値よりも大きい場合に前記正弦波を出力し、前記出力電圧振幅指令値が前記第１閾値以下の場合に前記台形波を出力する第１スイッチと、前記位相信号に１／２ｎ（ｎ＝ユニット台数）を乗算し、出力電圧基本波の２ｎ周期で０から１にランプアップする入力信号を各ユニット毎に２つずつ生成する乗算器と、前記入力信号に、オフセット値（ｋ−１）／２ｎ，１／２＋（ｋ−１）／２ｎを加算する加算器（ｋ＝ユニット番号）と、前記オフセット値が加算された前記入力信号に対応した前記ゲート閾値を出力するテーブルと、前記第１スイッチの出力と、前記オフセット値（ｋ−１）／２ｎが加算された前記入力信号に対応した前記ゲート閾値との偏差が０よりも大きい時１を出力し、０以下の場合０を出力する第５比較器と、前記第１スイッチの出力と、前記オフセット値１／２＋（ｋ−１）／２ｎが加算された前記入力信号に対応した前記ゲート閾値との偏差が０よりも小さい時１を出力し、０以上の場合０を出力する第６比較器と、前記位相信号が３／４のときのみ切り替えが行われ、前記各ユニット内の前記ゲート閾値のうちどちらかが３／２ｎのとき、かつ、前記出力電圧振幅指令値が前記第１閾値以下の場合、前記第６比較器の出力を出力し、それ以外の場合は前記第５比較器の出力を出力する第２スイッチと、前記位相信号が３／４のときのみ切り替えが行われ、前記各ユニット内の前記ゲート閾値のうちどちらかが３／２ｎのとき、かつ、前記出力電圧振幅指令値が前記第１閾値以下の場合、前記第５比較器の出力を出力し、それ以外の場合は前記第６比較器の出力を出力する第３スイッチと、前記第２スイッチの出力と前記第３スイッチの出力にデッドタイムを付加してゲート信号を生成するデッドタイム処理器と、を備えたことを特徴とする。

また、その一態様として、前記台形波は、三角波を±１／ｎ（ｎ＝ユニット台数）以内に制限し、位相信号の小数点以下の数値θ’が１／４＜θ’＜３／４の場合では制限した三角波に−１／ｎを加算し、それ以外の場合では１／ｎを加算し、１／６＜θ’＜１／３，２／３＜θ’＜５／６の場合では０とする波形であることを特徴とする。

また、その一態様として、前記出力電圧振幅指令値が第２閾値よりも小さいとき、零から最も離れた２つの前記ゲート閾値に係数α（α＞１の係数）を乗算し、前記零から最も離れた２つのゲート閾値の絶対値を前記電圧指令値の振幅よりも大きな値に変動させることを特徴とする。

また、その一態様として、前記第２閾値より小さい第３閾値より、前記出力電圧振幅指令値が小さいとき、零から最も離れた４つの前記ゲート閾値にα（α＞１の係数）を乗算し、前記零から最も離れた４つのゲート閾値の絶対値を前記電圧指令値の振幅よりも大きな値に変動させることを特徴とする。

本発明によれば、直列多重インバータ装置において、出力電圧の大きさに応じて、出力電圧の歪みを低減する制御と、スイッチング損失を低減する制御とを切り替えることが可能となる。

実施形態１におけるパルス幅変調回路を示すブロック図。 実施形態１における台形波生成部を示すブロック図。 実施形態１におけるゲート閾値を示すタイムチャート。 実施形態１における電圧指令値、ゲート閾値、出力電圧を示すタイムチャート。 検討対称の矩形波を示すタイムチャート。 振幅１の矩形波に含まれる各次高調波の振幅を示すグラフ。 矩形波の基本波に対する各次高調波の含有率を示すグラフ。 台形波生成部の各波形を示すタイムチャート。 三角波Ｖａの振幅が大きい場合の台形波生成部の各波形を示すタイムチャート。 三角波Ｖａの振幅が１／ｎを下回った場合の台形波生成部の各波形を示すタイムチャート。 実施形態２におけるパルス幅変調回路を示すブロック図。 実施形態２における電圧指令値、ゲート閾値、出力電圧を示すタイムチャート。 実施形態３におけるパルス幅変調回路を示すブロック図。 実施形態３における電圧指令値、出力電圧を示すタイムチャート。 直列多重インバータ装置の一例を示す回路構成図。 従来技術におけるゲート閾値および各波形を示すタイムチャート。 従来技術において電圧指令値の振幅が小さい時のゲート閾値および各波形の一例を示すタイムチャート。 特許文献１において、出力電流が出力電圧に対して進み位相である場合の各波形を示すタイムチャート。 従来技術において、ある程度大きな電圧指令値の場合における各波形を示すタイムチャート。 特許文献２において、ある程度大きな電圧指令値の場合における各波形を示すタイムチャート。

本願発明は、出力電圧および出力電流の高調波を低減、もしくは高調波が十分小さい場合には少しだけ増加を許容しスイッチング損失を低減し、かつ損失による熱責務を各ユニット・各スイッチング素子で均等化する技術である。

以下、本願発明における直列多重インバータ装置の実施形態１〜３を図１〜図１５に基づいて詳述する。

［実施形態１］
本実施形態１は、図１５に示す直列多重インバータ装置を例として説明する。まず、図１５に示す直列多重インバータ装置の構成について説明する。

図１５に示すように、本実施形態１における直列多重インバータ装置は、６つの第１〜第６ユニット１０ａ〜１０ｆを備える。第１ユニット１０ａは直流電源にスイッチング素子Ｕ１，Ｘ１が直列接続され、スイッチング素子Ｕ１，Ｘ１に対して並列にスイッチング素子Ｖ１，Ｙ１が直列接続される。スイッチング素子Ｕ１，Ｘ１の共通接続点とスイッチング素子Ｖ１，Ｙ１の共通接続点との間を第１ユニット１０ａの出力電圧Ｖｏ１とする。第２〜第６ユニット１０ｂ〜１０ｆも同様である。このように、各ユニットは単相インバータの構成をとっている。

第１〜第６ユニット１０ａ〜第１０ｆは、直列に多重接続され、合計出力電圧はＶｏとなる。

図１に本実施形態１のパルス幅変調回路のブロック図を示す。図１は図１５に示すユニットを６多重接続した装置に適用することを想定する。ｎをユニット台数（ここでは、ｎ＝６）、ｋをインバータユニット番号（１〜６）とする。

正弦波生成部１は、出力電圧振幅指令値Ｖ＊と位相信号θを入力し、振幅Ｖ＊，位相θの正弦波（Ｖ＊ｃｏｓθ）を出力する。出力電圧振幅指令値Ｖ＊は、固定値の場合や、出力電圧や出力電流を指令値通りにするフィードバック制御によって得られる場合がある。位相信号θは、出力すべき電圧の１周期において０から１（０ｄｅｇ→３６０ｄｅｇ）にランプアップする信号を想定している。位相信号θは固定の傾きでランプアップする信号の場合や、ＰＬＬにより装置が接続する系統の電圧に同期した信号として与えられる場合がある。

台形波生成部２は、同じく、出力電圧振幅指令値Ｖ＊と位相信号θを入力し、対応する台形波を出力する。この台形波生成部２については後述する。

第１比較器３は、Ｖ＊＞Ｖｔｈｃであるか否かを判定し、Ｖ＊＞Ｖｔｈｃのとき１を出力し、Ｖ＊≦Ｖｔｈｃのとき０を出力する。Ｖｔｈｃは動作モードを切り替えるための第１閾値である。

第２比較器４は、位相信号θ＝３／４（位相２７０ｄｅｇ，３π／２ｒａｄに相当）であるか否かを判定し、θ＝３／４のとき１を出力し、θ≠３／４のとき０を出力する。第１ホールド器５は、位相信号θ＝３／４の場合だけ第１比較器３の出力を更新・出力し、θ≠３／４ならば前回の第１比較器３の出力を出力する。第１スイッチＳＷ１は、第１ホールド器５の出力を入力し、第１ホールド器５の出力が１ならば正弦波を出力し、第１ホールド器５の出力が０ならば台形波を出力する。第１スイッチＳＷ１の切り替えは、第１ホールド器５によりθ＝３／４の場合のみ行われる。第１スイッチＳＷ１の出力が電圧指令値Ｖｒｅｆとなる。

乗算器６は、位相信号θを１／２ｎ倍し、出力電圧基本波の２ｎ周期で０から１にランプアップする入力信号ｐを出力する。（入力信号ｐは、図４の各波形の横軸に対応する。）入力信号ｐは各ユニットごとに２つずつ生成される。本実施形態１は、ｎ＝６であり乗算器６のゲインは１／１２である。

加算器７ａ〜７ｌは、各入力信号ｐにオフセット値（ｋ−１）／２ｎ，１／２＋（ｋ−１）／２ｎを加算する。

ユニットを６多重接続した構成において、第１ユニット１０ａならば、ｎ＝６，ｋ＝１のためオフセット値は０，１／２となる。第２ユニット１０ｂならば、ｋ＝２のためオフセット値は１／１２，７／１２である。

テーブル８は、オフセット値が加算された入力信号ｐを入力し、対応したゲート閾値を出力する。（例：図３のゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ）。第１ユニット１０ａに対応したゲート閾値はＶｔｈ１ａ，Ｖｔｈ１ｂである。

第１ゲート生成器９ａは、電圧指令値Ｖｒｅｆ，ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，第１，第２比較器３，４の出力を入力し、ゲート信号ＧＵ１，ＧＸ１，ＧＶ１，ＧＹ１を出力する。同様に、第２〜第６ゲート生成器９ｂ〜９ｆは、第２〜第６ユニット１０ｂ〜１０ｆに対応したゲート信号を出力する。

第１ゲート生成器９ａについて説明する。第３比較器１１ａは、ゲート閾値Ｖｔｈ１ａが３／２ｎであるとき１を出力し、それ以外のとき０を出力する。第４比較器１１ｂは、ゲート閾値Ｖｔｈ１ｂが３／２ｎであるとき１を出力し、それ以外のとき０を出力する。ここでは、ｎ＝６であり３／２ｎ＝１／４である。

ＯＲ素子１２は、第３，第４比較器１１ａ，１１ｂの出力を入力し、Ｖｔｈ１ａ，Ｖｔｈ１ｂどちらかが３／２ｎ＝１／４であれば１を出力する。ＡＮＤ素子１３は、ＯＲ素子１２の出力と第１比較器３の出力（Ｖ＊＞Ｖｔｈｃ比較結果）を反転した信号を入力し、両方１の場合は１を出力し、少なくとも一方が０の場合は０を出力する。

第２ホールド器１４は、θ＝３／４の場合だけＡＮＤ素子１３の出力を更新し、θ≠３／４ならば以前のＡＮＤ素子１３の出力を保持する。第２ホールド器１４の出力が１となる条件は、直前のθ＝３／４だった時刻において、ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂどちらかが３／２ｎ＝１／４、かつ、Ｖ＊≦Ｖｔｈｃ、の両方が成立する場合である。

減算器１５ａ，１５ｂは、電圧指令値Ｖｒｅｆとゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂとの差をそれぞれ演算する。第５比較器１６ａは、減算器１５ａの出力を入力し、Ｖｒｅｆ＞Ｖｔｈ１ａのとき１を出力し、Ｖｒｅｆ≦Ｖｔｈ１のとき０を出力する。第６比較器１６ｂは、減算器１５ｂの出力を入力し、Ｖｒｅｆ＜Ｖｔｈ１ｂのとき１を出力し、Ｖｒｅｆ≧Ｖｔｈ１ｂのとき０を出力する。この第５比較器１６ａと第６比較器１６ｂの出力を、ゲート指令と称する。

第２スイッチＳＷ２は、第２ホールド器１４の出力が１ならば第６比較器１６ｂの出力を、０ならば第５比較器１６ａの出力をデッドタイム処理器１７ａに出力する。第３スイッチＳＷ３は、第２ホールド器１４の出力が１ならば第５比較器１６ａの出力を、０ならば第６比較器１６ｂの出力をデッドタイム処理器１７ｂに出力する。

デッドタイム処理器１７ａ，１７ｂは、第２，第３スイッチＳＷ２，ＳＷ３の出力を入力とし、デッドタイムを付加して、スイッチング素子Ｕ１、Ｘ１用のゲート信号ＧＵ１，ＧＸ１とスイッチング素子Ｖ１、Ｙ１用のゲート信号ＧＶ１，ＧＹ１を生成する。

第２ホールド器１４の出力が０の場合、第２，第３スイッチＳＷ２，ＳＷ３は上側にオンするため、第５比較器１６ａの出力がＵ相，Ｘ相のスイッチング素子（Ｕ１、Ｘ１）用のゲート指令となる。同様に、第６比較器１６ｂの出力がＶ相，Ｙ相のスイッチング素子（Ｖ１、Ｙ１）用のゲート指令となる。

第２ホールド器１４が１となる条件（すなわち、θ＝３／４の時にゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂどちらかが３／２ｎ＝１／４、かつ、Ｖ＊≦Ｖｔｈｃの場合）では、第２，第３スイッチＳＷ２，ＳＷ３は下側にオンするため、第５比較器１６ａの出力がＶ相，Ｙ相のスイッチング素子用のゲート指令となる。同様に、第６比較器１６ｂの出力がＵ相，Ｘ相のスイッチング素子用のゲート指令となる。

このゲート指令の入れ替え動作によって、ゲート信号ＧＵ１とゲート信号ＧＶ１が入れ替わる。ゲート信号ＧＸ１とゲート信号ＧＹ１も同じ条件で入れ替わる。

図２に本実施形態１に用いられる台形波生成部２の一例を示す。この台形波生成部２も図１５に示すユニットを６多重接続した装置に適用することを想定している。

整数抽出部ｉｎｔは、位相信号θの小数点以下を切り捨てた信号を出力する。減算器１８は、位相信号θと整数抽出部ｉｎｔの出力との偏差（位相信号θの小数点以下の数値）θ’を演算する。θ’は、０〜１の間で変化するノコギリ波となる。

三角波生成器１９は、ノコギリ波θ’を入力し、３倍の周波数の三角波を出力する。テーブル２０は、出力電圧振幅指令値Ｖ＊を入力し、対応した台形波の振幅を出力する。乗算器２１は、三角波生成器１９の出力とテーブル２０の出力の積である三角波Ｖａを求める。リミッタ２２は、三角波Ｖａを±１／ｎに制限し、Ｖｂとして出力する。本実施形態１はユニットを６多重接続した構成（ｎ＝６）であるため、制限値は±１／６である
比較器２３ａは、θ’＞１／４であるとき１を出力し、θ’≦１／４のとき０を出力する。比較器２３ｂは、θ’＜３／４であるとき１を出力し、θ’≧３／４のとき０を出力する。ＡＮＤ素子２４は、比較器２３ａ，２３ｂの出力を入力し、１／４＜θ’＜３／４が成立した場合に１を出力し、それ以外のとき０を出力する。

第４スイッチＳＷ４は、ＡＮＤ素子２４の出力を入力し、１／４＜θ’＜３／４が成立した場合に−１／ｎを、不成立の場合は１／ｎを出力する。本実施形態１はユニットを６多重接続した構成であるため、第４スイッチＳＷ４の出力は１／４＜θ’＜３／４が成立した場合は−１／６、不成立の場合は１／６である。

加算器２５は、リミッタ２２の出力Ｖｂと第４スイッチＳＷ４の出力を足し合わせ、Ｖｃとして出力する。

比較器２６ａは、θ’＞１／６であるとき１を出力し、θ’≦１／６のとき０を出力する。比較器２６ｂは、θ’＜１／３であるとき１を出力し、θ’≧１／３のとき０を出力する。比較器２６ｃは、θ’＞２／３であるとき１を出力し、θ’≦２／３のとき０を出力する。比較器２６ｄは、θ’＜５／６であるとき１を出力し、θ’≧５／６のとき０を出力する。

ＡＮＤ素子２７ａは、比較器２６ａ，２６ｂの出力を入力し、１／６＜θ’＜１／３が成立した場合に１を出力し、不成立の場合０を出力する。ＡＮＤ素子２７ｂは、比較器２６ｃ，２６ｄの出力を入力し、２／３＜θ’＜５／６が成立した場合に１を出力し、不成立の場合０を出力する。

ＯＲ素子２８は、ＡＮＤ素子２７ａ，２７ｂの出力を入力し、１／６＜θ’＜１／３または２／３＜θ’＜５／６が成立した場合に１を出力する。

第５スイッチＳＷ５は、ＯＲ素子２８の出力を入力し、１／６＜θ’＜１／３または２／３＜θ’＜５／６が成立した場合に０を、不成立の場合には加算器２５の演算結果Ｖｃを出力する。

本実施形態１は、出力電圧振幅指令値Ｖ＊が大きいときは従来技術と同じ動作をするが、出力電圧振幅指令値Ｖ＊が小さいときは特許文献２のようにスイッチング回数を増加し、３次高調波を抑制する動作に切り替える。

ただし、特許文献２のようにユニットを２組に分けることはせず、電圧指令値Ｖｒｅｆの波形成形で実現することにより、ユニット責務均等化を併用できるようにした。

図３はユニット責務均等化の技術を示す電圧指令値とゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂである。ユニット責務均等化では、ゲート閾値はすべて異なる値をとり、各ユニット，各スイッチング素子の損失が均一になるように周期的にゲート閾値を切り換える。図３では、電圧指令値Ｖｒｅｆの１２周期が、ゲート閾値の切り換えの１周期となっている。（このゲート閾値の切り換え周期は、電圧指令値Ｖｒｅｆの周期の整数倍とする。）また図３からわかるように、各ゲート閾値は少なくとも電圧指令値Ｖｒｅｆの半周期の間一定の値をとっている。

図４に本実施形態１を適用したときのゲート信号、出力電圧波形を示す。図４では、代表して第１ユニット１０ａ内のスイッチング素子Ｕ１，Ｘ１、Ｖ１、Ｙ１用のゲート信号ＧＵ１、ＧＸ１、ＧＶ１、ＧＹ１を載せている。図４では途中から出力電圧振幅指令値Ｖ＊が減少し、Ｖ＊＜Ｖｔｈｃを満たすようになり、電圧指令値Ｖｒｅｆは正弦波から台形波に切り替わる様子を示している。電圧指令値Ｖｒｅｆが台形波に切り替わる直前で、ゲート閾値Ｖｔｈ１ａが１／４になり、その後、台形波の電圧指令値Ｖｒｅｆと交差している。このとき、図１の第２スイッチＳＷ２，第３スイッチＳＷ３が下側にオンすることによりスイッチング素子Ｕ１，Ｘ１用のゲート指令とスイッチング素子Ｖ１，Ｙ１用のゲート指令が入れ替わる。そのため、ゲート閾値Ｖｔｈ１ａと電圧指令値Ｖｒｅｆが交差すると、ゲート信号ＧＶ１，ＧＹ１が変化し、ゲート閾値Ｖｔｈ１ｂと電圧指令値Ｖｒｅｆが交差するとゲート信号ＧＵ１，ＧＸ１が変化する。その結果、出力電圧Ｖｏ１は電圧指令値Ｖｒｅｆが台形波に切り替わった直後は電圧指令値Ｖｒｅｆとは逆極性で出力される（図４のＢ部）。

その次の周期ではゲート閾値Ｖｔｈ１ａ≠１／４のため、第２，第３スイッチＳＷ２，ＳＷ３が上側にオンし、第２，第３スイッチＳＷ２，ＳＷ３によるゲート指令の入れ替えが無効になる。そのため、出力電圧Ｖｏ１と電圧指令値Ｖｒｅｆが同極性になる（図４のＡ部）。

第２ユニット１０ｂの出力電圧Ｖｏ２を見ると、電圧指令値Ｖｒｅｆが台形波に切り替わった直後の電圧指令値Ｖｒｅｆと同極性（図４のＣ部）、出力電圧Ｖｏ１とは逆極性である。出力電圧Ｖｏ１〜Ｖｏ６の合計出力電圧Ｖｏはプラス側のパルスが２つ、マイナス側のパルスが２つ出力される（図４のＤ部）。このパルスが互いに６０ｄｅｇの位相差となり、特許文献２と同様に３次高調波電圧を打ち消し合い電圧歪みを低減することができる。

矩形波に含まれる高調波の振幅を検討する。検討対象の波形を図５に示す。この波形は以下の（１）式で表される。

ａはパルス幅であり０〜１の間で変化し、０ならば矩形波は常に零となる。１ならば矩形波は零とならず、Ｖと−Ｖが５０％ずつを占める。

矩形波のフーリエ級数展開を行う。ｎ次高調波は以下の（２）式となる。

図６にＶ＝１としたときの基本波振幅｜ａ₁｜，３次高調波振幅｜ａ₃｜，５次高調波振幅｜ａ₅｜を示す。パルス幅ａが零に近づくほど高調波の振幅は減少するが、基本波の振幅も減少する。３次高調波の場合、ａ＝２／３、パルス幅１２０ｄｅｇで振幅が零になる。

図７に基本波に対する３次高調波の含有率｜ａ₃／ａ₁｜，５次高調波の含有率｜ａ₅／ａ₁｜を示す。３次についてはパルス幅ａ＝０．５を下回ると含有率が３３．３％を超える。そのため、パルス幅が狭くなると電圧波形の３次による歪みが目立つようになる。

次に、６０ｄｅｇ位相のずれた３次高調波を重ね合わせた場合を検討する。２つの３次高調波の振幅はＶ₃と等しく設定し、片方の波形を１／６周期ずらしながら加算する。結果を以下の（３）式に示す。

３次高調波は零になる。そのため、同じ振幅・幅のパルスを６０ｄｅｇずらして２つ出力して加算することにより、互いの３次高調波を打ち消し合わせ零にすることができる。

次に、損失責務均等化について説明する。本実施形態１は特許文献２とは異なり、ユニットを組に分けず、電圧指令値Ｖｒｅｆの波形の切り替えで動作モードの変更を行う。これにユニット責務均等化の技術を適用し、ゲート閾値を周期的に切り換えると、すべてのユニットが電圧指令値Ｖｒｅｆと同極性の幅の広いパルス出力（第１ユニット１０ａでは、図４のＡ部）を電圧指令値Ｖｒｅｆの６周期に５回ずつと、電圧指令値Ｖｒｅｆとは逆極性の幅の狭いパルス出力（第１ユニット１０ａでは、図４のＢ部）を電圧指令値Ｖｒｅｆの６周期に１回ずつ出力することになり、ユニットの責務を均等にすることができる。

図４では第２ユニット１０ｂだけが電圧指令値Ｖｒｅｆと逆極性のパルスを出力しないが、図４に示す周期内では出力されないだけで、次の周期において逆極性のパルスを出力することになる。

電力責務均等化についても同様である。ユニット責務均等化の技術の適用により、すべてのユニットが１周期ずつのずれはあるが６周期間で同じ電圧波形を出力する。６周期間の電流波形が同じであれば、電力責務も均一になる。

ただし、装置全体で有効電力を出力する場合、電圧指令値Ｖｒｅｆとは逆極性の電圧を出力するユニットは有効電力の回生を起こすことになる。しかし、責務均等化機能により回生は６周期のうち１周期だけとなり、回生を起こした次の周期は有効電力を出力する動作になる。そのため、ユニットの直流電源に交流入力電源への電力回生機能がない整流器を使用する場合でも、回生を続けて直流電圧が異常に上昇することはなく、直流電圧の脈動が少し増加するだけとなる。

ユニット責務均等化の技術を本実施形態１に適用するに当たっての変更点について説明する。ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂをテーブル８から呼び出し、各ゲート生成器９ａ〜９ｆに出力する部分は、ユニット責務均等化の技術をユニット６台に拡張しただけである。

ゲート生成器９ａ〜９ｆは、直前の位相信号θ＝３／４だった時刻において、ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂどちらかが零から２番目に大きな値（３／２ｎ、ここでは１／４）の場合、かつ、出力電圧振幅指令値Ｖ＊が第１閾値Ｖｔｈｃよりも小さい場合（Ｖ＊＜Ｖｔｈｃ）、Ｕ相、Ｘ相用のゲート指令とＶ相、Ｙ相用のゲート指令を入れ替える機能を追加した。

これにより、電圧指令値Ｖｒｅｆとは逆極性の電圧を出力することができる。その結果、電圧指令値Ｖｒｅｆと同極性の電圧を出力する他のユニットとの合計出力電圧Ｖｏとして、互いに位相が６０ｄｅｇずれた２つのパルスを出力することができる。

本実施形態１において、不要なスイッチングが発生しないことを説明する。電圧指令値Ｖｒｅｆの波形切り替えは、必ず、位相信号θ＝３／４（２７０ｄｅｇに相当）の場合のみ行われる。このとき、正弦波・台形波ともに零であり、切り替えを行っても電圧指令値Ｖｒｅｆは連続する。そのため、電圧指令値Ｖｒｅｆの波形切り替えのタイミングでスイッチングは発生しない。図４においても正弦波から台形波に切り替わるタイミングですべてのユニットはスイッチングを行わないことを確認できる。

ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂなどの変化タイミングについてであるが、電圧指令値Ｖｒｅｆが台形波であってもゲート閾値の変化前・変化後の値が両方ともプラスの場合において、電圧指令値Ｖｒｅｆがマイナス側ピーク時にゲート閾値を変化させる（例：図４のＥ点）。変化前・変化後の片方がマイナスの場合においては、電圧指令値Ｖｒｅｆがプラス側ピーク時にゲート閾値を変化させる（例：図４のＦ点）。

このため、ゲート閾値が変化しても電圧指令値Ｖｒｅｆと交差することがない。図４においてもゲート閾値Ｖｔｈ１ａなどが変化する際に電圧指令値Ｖｒｅｆとの交差点がなく、スイッチングが行われないことを確認できる。

また、この方式では図１に示す第２，第３スイッチＳＷ２，ＳＷ３を追加し、ゲート信号ＧＵ１，ＧＸ１用とゲート信号ＧＶ１，ＧＹ１用のゲート指令の入れ替えを行う。このタイミングは、必ずθ＝３／４（２７０ｄｅｇに相当）の場合のみである。このとき電圧指令値Ｖｒｅｆは必ず零になる。

位相信号θ＝３／４において、ゲート閾値Ｖｔｈ１ａとゲート閾値Ｖｔｈ１ｂは必ず符号が異なる。Ｖｔｈ１ａ＞０ならばＶｔｈ１ａ＞Ｖｒｅｆ、かつ、Ｖｔｈ１ｂ＜Ｖｒｅｆが成立し、Ｖｔｈ１ａ＜０ならばＶｔｈ１ａ＜Ｖｒｅｆ、かつ、Ｖｒｅｆ＜Ｖｔｈ１ｂ成り立つ。

そのため、第５，第６比較器１６ａ，１６ｂの出力は必ず両方とも同じである。この条件下では第２，第３スイッチＳＷ２，ＳＷ３を切り替えても後段のデッドタイム処理器１７ａ，１７ｂへの入力信号は変化しないため、ゲート信号指令の変化は発生せず、スイッチングは行われない。

以上のように、本実施形態１において不要なスイッチングが発生しないため、スイッチング損失は特許文献２などの従来技術と同等であり、損失は増加しない。

図２の台形波生成部２について説明する。図８に台形波生成部２の各波形を示す。最初に位相信号θ（基本波１周期で０から１にランプアップする信号）の小数点部分を抽出し、基本波と同じ周期で０〜１の変化を繰り返すノコギリ波θ’を生成する。

次に、三角波生成器１９およびテーブル２０により基本波の３倍の周波数となる三角波Ｖａを生成する。また、ここでの三角波Ｖａの振幅は、出力電圧振幅指令値Ｖ＊に対応したテーブル２０の値となる。この三角波Ｖａを±１／ｎ（ここでは±１／６）でリミットした波形Ｖｂを生成する。

この波形Ｖｂに対して、１／４＜θ’＜３／４ならば−１／ｎを加算、そうでなければ１／ｎを加算し、波形Ｖｃを得る。台形波生成部２の出力Ｖｄは１／６＜θ≡＜１／３、または、２／３＜θ’＜５／６ならば零、異なれば波形Ｖｃとなる。

こうして得られた台形波の特徴として、θ’＝１／１２，５／１２，７／１２，１１／１２において必ず±１／ｎ（ここでは±１／６）となることが挙げられる。ゲート閾値Ｖｔｈ１ａなど電圧指令値Ｖｒｅｆと比較するゲート閾値のうち零に近い２つは１／２ｎ，３／２ｎ（ここでは１／１２，１／４）であり、この２つの中間の値が１／ｎである。そのため合計出力電圧Ｖｏのパルスは必ずθ’＝１／１２，５／１２，７／１２，１１／１２が中心となり、合計出力電圧Ｖｏが負となるパルスの位相差Δθ１’と合計出力電圧Ｖｏが正となるパルスの位相差Δθ２’は、それぞれ、以下のようになる。
Δθ１’＝７／１２−５／１２＝１／６，
Δθ２’＝１／１２−１１／１２＝−１／６
このΔθ１’、Δθ２’は±６０ｄｅｇに相当するため、２つのパルスは必ず３次高調波を打ち消しあう。

台形波生成部２では、三角波Ｖａの振幅が大きくなると、合計出力電圧Ｖｏのパルス幅は狭くなり出力電圧は逆に小さくなる。この状態を図９に示す。そのためテーブル２０を用いて出力電圧振幅指令値Ｖ＊の電圧が出力できるよう台形波Ｖｄの振幅を調整する必要がある。

テーブル２０の生成方法であるが、図２のブロックの手順に従い生成される波形を数値計算しフーリエ級数展開を行い、出力電圧振幅指令値Ｖ＊と出力波形に含まれる基本波成分の関係を調べる方法が考えられる。もちろんシミュレーションや実験により入力の出力電圧振幅指令値Ｖ＊と出力波形に含まれる基本波成分の関係を調べてもよい。

三角波Ｖａの振幅が１／ｎを下回ると、Ｖｄは台形波ではなくなる。この状態を図１０に示す。しかし、この場合でも得られる合計出力電圧Ｖｏは位相が６０ｄｅｇずれた２つのパルスとなり正常に動作する。パルス幅は図８のものよりも広くなるため、出力電圧を増加する場合はこの状態を使用する。

ただし、三角波Ｖａの振幅が１／２ｎを下回るとＶｄは閾値±３／２ｎ（ここでは±１／４）とは交差しなくなり、合計出力電圧Ｖｏは幅１２０ｄｅｇのパルスが１つだけ出力され、３次高調波を抑制する動作は正常に動作しなくなる。そのため、三角波Ｖａの振幅が１／２ｎを下回らないように上記テーブル２０の値を設定する必要がある。

以上示したように、本実施形態１によれば、簡素な制御構成で、出力電圧が非常に小さい場合（Ｖ＊＜Ｖｔｈｃ）、電圧指令値Ｖｒｅｆを台形波とし、スイッチングを増加して３次高調波を打ち消し、出力電圧歪み率を低減することができる。

出力電圧がある程度大きい場合（Ｖ＊≧Ｖｔｈｃ）、電圧指令値Ｖｒｅｆを正弦波とし、従来のスイッチングを増加しない運転モードになり、３次高調波を打ち消す制御を止め、スイッチング損失の増加を抑制する。これは、運転モードの切り替え時に不要なスイッチングを行わないため、スイッチング損失増加を最小限に抑えることができる。

また、出力電圧が小さい時に出力電圧歪み率の低減を優先させ、出力電圧が大きい時に損失低減を優先させる運転を、ユニット責務の均等を保ちながらできる。

［実施形態２］
図１１に本実施形態２におけるパルス幅変調回路のブロック図を示す。図１１は実施形態１同様、図１５に示すユニットを６直列多重接続した装置に適用することを想定する。

図１１は第１ユニット１０ａの制御ブロックのみを抽出して示しているが他のユニットについても同様である。

テーブル２９は、出力電圧振幅指令値Ｖ＊を入力し、振幅の補正を行う。テーブル２９の出力は、正弦波生成部１に出力される。

比較器３０は、出力電圧振幅指令値Ｖ＊が第２閾値Ｖｔｈｄ１よりも小さいとき１を出力し、それ以外のとき０を出力する。第３ホールド器３４は位相信号θ＝３／４の場合だけ比較器３０の出力を更新・出力し、θ≠３／４ならば前回の比較器３０の出力を出力する。

絶対値演算部ＡＢＳ１，ＡＢＳ２は、ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂの絶対値を演算する。比較器３１ａ，３１ｂは、絶対値演算部ＡＢＳ１，ＡＢＳ２の出力が（２ｎ−１）／２ｎ（ここでは１１／１２）であるとき１を出力し、それ以外のとき０を出力する。ＡＮＤ素子３２ａ，３２ｂは、比較器３１ａ，３１ｂと第３ホールド器３４の論理積を出力する。

第６，第７スイッチＳＷ６，ＳＷ７は、ＡＮＤ素子３２ａ，３２ｂの出力が１ならばα（１より大きい所定の係数）を出力し、ＡＮＤ素子３２ａ，３２ｂの出力が０ならば１を出力する。乗算器３３ａ，３３ｂは、第６スイッチＳＷ６の出力とゲート閾値Ｖｔｈ１ａの積，第７スイッチＳＷ７の出力とゲート閾値Ｖｔｈ１ｂとの積を演算し、Ｖｔｈ１ａ’，Ｖｔｈ１ｂ’として出力する。

Ｖｔｈ１ａ’は、直前の位相信号θ＝３／４だった時刻においてＶ＊＜Ｖｔｈｄ１が成立し、かつ、現在｜Ｖｔｈ１ａ｜＝１１／１２ならばαＶｔｈ１ａとなる。それ以外ならばＶｔｈ１ａ’＝Ｖｔｈ１ａである。αＶｔｈ１ａの絶対値は電圧指令値Ｖｒｅｆの振幅よりも大きな値となる。

Ｖｔｈ１ｂ’も同様であり、直前の位相信号θ＝３／４だった時刻においてＶ＊＜Ｖｔｈｄ１が成立し、かつ、現在｜Ｖｔｈ１ｂ｜＝１１／１２ならばαＶｔｈ１ｂとなる。αＶｔｈ１ｂの絶対値は電圧指令値Ｖｒｅｆの振幅よりも大きな値となる。

本実施形態２は実施形態１に加えて、出力電圧がある程度大きい場合にスイッチング損失を低減する機能を追加したものである。この機能は、出力電圧振幅指令値Ｖ＊が第２閾値Ｖｔｈｄ１よりも小さい場合、ゲート閾値のうち最も零から離れた２つのゲート閾値をさらに零から遠ざけることにより、電圧指令値Ｖｒｅｆと交差しないようにしたものである。

図１２に本実施形態２を適用することで得られる出力電圧波形を示す。グラフの途中からＶ＊＜Ｖｔｈｄ１が成立し、ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂなどのゲート閾値は最も零から離れた値（ここでは±１１／１２）となる場合（つまり、ゲート閾値の絶対値が最大となる場合）に係数α（α＞１）が乗算され、さらに零から離れる。

これにより、ゲート閾値に係数αを乗じたユニットでは、ゲート閾値が電圧指令値Ｖｒｅｆと交差しなくなり、６台のユニットのうち１台は出力電圧が零になりスイッチングを停止する。その結果、損失を低減することができる。合計出力電圧Ｖｏは１３レベルから１１レベルになる。図１２では、Ｖｏ５、Ｖｏ４、Ｖｏ３、Ｖｏ２、…、の順にスイッチング停止期間がある。

合計出力電圧Ｖｏのピークは小さくなるが、その分、電圧指令値Ｖｒｅｆの振幅を増加させることで５台のユニットの出力電圧パルス幅を増加させ、合計出力電圧Ｖｏの基本波振幅の大幅な低下を抑制している。

合計出力電圧Ｖｏは正弦波から台形波に近くなり含まれる高調波も増加する。しかし、基本波の振幅が十分大きいため歪み率の増加はわずかであり、図１５のようにある程度の容量のリアクトルＬとコンデンサＣの容量をもつフィルタを接続すれば、フィルタの出力段の電圧（つまり負荷電圧）の歪み率を低く抑えることができる。

本実施形態２はＶ＊＜Ｖｔｈｄ１が成立する限りスイッチングするユニットを５台以下にする。第２閾値Ｖｔｈｄ１として大きな値を設定すれば５台以下で運転する出力電圧振幅指令値Ｖ＊の範囲が広がり、スイッチング損失低減効果が大きくなる。しかし、合計出力電圧Ｖｏに重畳する歪み（高調波）も大きくなる。第２閾値Ｖｔｈｄ１の設定に当たっては、合計出力電圧Ｖｏの歪み率が許容値を超えない範囲でできる限り大きな値を設定する必要がある。

Ｖｔｈ１ｄ≦Ｖ＊の場合は実施形態１と同様、６台のユニットがスイッチングを行う。出力電圧振幅指令値Ｖ＊が増加すると、ゲート閾値は自動的に係数αを乗じない値に戻り、必要な電圧を出力することができ、応答速度にもほとんど影響を与えない。

本実施形態２では、図１２に示すようにＶ＊＜Ｖｔｈｄ１の成立前と後で電圧指令値Ｖｒｅｆの振幅が増加するが、逆に合計出力電圧Ｖｏの基本波振幅は減少する。このためテーブル２９を使用し、出力電圧振幅指令値Ｖ＊どおりの出力電圧Ｖｏが得られるよう、電圧指令値Ｖｒｅｆを調整する必要がある。テーブル２９は、実施形態１の台形波生成部２と同様に、数値計算やシミュレーション、実験などにより電圧指令値Ｖｒｅｆと合計出力電圧Ｖｏの振幅の関係を調べることで生成できる。

本実施形態２では、ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂの値を調べ、Ｖ＊＜Ｖｔｈｄ１が成立するときにゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂの値を変更するだけで上記機能を実現している。そのため、ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂの値を変更する機能を追加すればユニット責務均等化技術をそのまま適用することができる。図１２の波形ではユニット責務均等化も行っているが、Ｖ＊＜Ｖｔｈｄ１が成立している場合において休止しているユニットが１周期ごとに変化している。図１２では、Ｖｏ５、Ｖｏ４、Ｖｏ３、Ｖｏ２、…、の順にスイッチング停止期間があり、ユニット休止をしている。

本実施形態２ではユニット責務均等化とスイッチング損失低減を両立することができる。Ｖ＊＜Ｖｔｈｄ１の判定はθ＝３／４（電圧指令値Ｖｒｅｆの零クロス）で行われるため、このときにゲート閾値を変更しても電圧指令値Ｖｒｅｆとの交点は生じず、不要なスイッチングは発生しない。

以上示したように、本実施形態２によれば、実施形態１の作用効果に加えて出力電圧が十分大きい場合において、スイッチングするユニットを１台少なくすることができ、スイッチング損失をさらに低減することができる。（ただし、出力電圧の歪みは実施形態１よりも増加する。）
出力電圧が不足する条件では、これまで通りすべてのユニットが運転するため、本実施形態２を適用しても、実施形態１と同様に電圧を出力でき応答速度にも影響を与えない。また、ユニット責務均等化の効果をそのまま得ることができる。

［実施形態３］
図１３に本実施形態３におけるパルス幅変調回路のブロック図を示す。本実施形態３も図１５に示すユニットを６多重接続した装置に適用することを想定する。図１３は、第１ユニット１０ａの制御ブロックのみを抽出して示している。

比較器３５は、出力電圧振幅指令値Ｖ＊が第３閾値Ｖｔｈｄ２よりも小さいとき１を出力し、それ以外のとき０を出力する。ここで、Ｖｔｈｄ２＜Ｖｔｈｄ１とする。第４ホールド器３６は、位相信号θ＝３／４の場合だけ、比較器３５の出力を更新・出力し、θ≠３／４ならば前回の比較器３５の出力を出力する。

比較器３７ａ，３７ｂは、絶対値演算部ＡＢＳ１，ＡＢＳ２の出力が（２ｎ−３）／２ｎ（ここでは３／４）であることを検出する。ＡＮＤ素子３８ａ，３８ｂは、比較器３７ａ，３７ｂの出力と第４ホールド器３６の出力の論理積を出力する。

第８，第９スイッチＳＷ８，ＳＷ９は、ＡＮＤ素子３８ａ，３８ｂの出力が１ならばα（１より大きい所定の係数）を出力し、ＡＮＤ素子３８ａ，３８ｂの出力が０ならば１を出力する。乗算器３９ａ，３９ｂは、第８，第９スイッチＳＷ８，ＳＷ９の出力とゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂとの積を演算する。乗算器３３ａ，３３ｂは、乗算器３９ａ，３９ｂの出力に、第６，第７スイッチＳＷ６，ＳＷ７の出力を乗算し、Ｖｔｈ１ａ’，Ｖｔｈ１ｂ’とする。

本実施形態３は、実施形態２を拡張し、ゲート閾値のうち最も零から離れた４つのゲート閾値をさらに零から遠ざけるものである。Ｖ＊＜Ｖｔｈｄ２が成立する場合にはユニットの運転台数を４台以下にすることでスイッチング損失をより小さくした方式である。

図１４に本実施形態３を適用することで得られる出力電圧波形を示す。波形の途中からＶ＊＜Ｖｔｈｄ２が成立すると、零から離れた４つのゲート閾値（ここでは±１１／１２，±３／４）に係数α（α＞１）が乗算され、さらに零から離れ、電圧指令値Ｖｒｅｆの振幅よりも大きくなる。６台のユニットのうち２台は出力電圧が零になりスイッチングを停止する。その結果、損失を低減することができる。合計出力電圧Ｖｏは９レベルになる。

本実施形態３はＶ＊＜Ｖｔｈｄ２が成立する場合はスイッチングするユニットが４台以下になる。第３閾値Ｖｔｈ２ｄを大きくすれば４台以下で運転する出力電圧振幅指令値Ｖ＊の範囲が広がりスイッチング損失低減効果が大きくなる。しかし、合計出力電圧Ｖｏのレベル数が実施形態２よりも少なくなるため、合計出力電圧Ｖｏに重畳する歪み（高調波）は実施形態２よりも大きくなりやすい。第３閾値Ｖｔｈｄ２の設定に当たっては大きすぎる値を設定しないよう、第２閾値Ｖｔｈｄ１よりも注意する必要がある。

Ｖｔｈｄ２＜Ｖ＊＜Ｖｔｈｄ１の範囲では、実施形態２と同じ動作となり、スイッチングするユニットは５台となる。Ｖｔｈ１ｄ＜Ｖ＊では、６台のユニットがスイッチングを行う点も、実施形態２と同じである。

また、本実施形態３をさらに拡張し、スイッチングするユニットをさらに少なくすることも可能である。しかし、スイッチングするユニットが少なくなれば合計出力電圧Ｖｏのレベル数もさらに下がり、合計出力電圧Ｖｏは歪みやすくなる。歪みを抑えようとすると、運転モードを変更するための閾値をあまり大きな値に設定できず、スイッチング損失低減効果がほとんど得られないおそれがある。

以上示したように、本実施形態３によれば、出力電圧が十分大きい場合において、可能であればスイッチングするユニットを２台少なくすることができ、スイッチング損失をさらに低減することができる。（ただし、出力電圧の歪みは実施形態１、２よりも増加する。）
また、本実施形態３においても、ユニット責務均等化の効果をそのまま得ることができる。

実施形態１，２，３は図１５に示すように、ユニットを６多重接続した装置に適用することを想定している。しかし、ユニットの多重数が異なる場合でも適用することができる。この場合、ｎを多重数としてブロックの設定値を変更し、ユニット台数にあわせてブロックを拡張または除去すればよい。

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

１…正弦波生成部
２…台形波生成部
３…第１比較器
４…第２比較器
５…第１ホールド器
６…乗算器
７ａ〜７ｌ…加算器
８…テーブル
９ａ〜９ｆ…ゲート生成器

Claims (6)

1. 直流電源に直列接続されたＵ相，Ｘ相のスイッチング素子と、前記Ｕ相，Ｘ相のスイッチング素子に対して並列に直列接続されたＶ相，Ｙ相のスイッチング素子と、を有する単相インバータのユニットを複数直列接続して構成され、出力周波数１ｋＨｚ以上の単相電圧を出力する直列多重インバータ装置であって、
   前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の半周期の間一定の値をとる２種類のゲート閾値とを比較して、Ｕ相，Ｘ相のスイッチング素子用のゲート指令とＶ相，Ｙ相のスイッチング素子用のゲート指令を生成し、前記各ゲート指令にデッドタイムを付加して各スイッチング素子のゲート信号を生成するパルス幅変調回路を備え、
   前記ゲート閾値はすべて異なる値をとり、
   前記ゲート閾値を周期的に切り換え、
   前記ゲート閾値の切り換え周期は前記電圧指令値の周期の整数倍であり、
   出力電圧振幅指令値が第１閾値以下の場合、前記電圧指令値を台形波とし、
   前記位相信号が３／４の時の前記ユニット内の２つのゲート閾値のどちらかが零から２番目に大きな値の場合、前記ユニット内のＵ相，Ｘ相のスイッチング素子用のゲート指令と、Ｖ相，Ｙ相のスイッチング素子用のゲート指令と、を入れ換え、
   前記出力電圧振幅指令値が前記第１閾値を超えた場合、前記電圧指令値を正弦波とし、
   前記台形波および前記正弦波は、前記出力電圧振幅指令値に基づいて生成することを特徴とする直列多重インバータ装置。
2. 前記出力電圧振幅指令値と前記位相信号に基づいて、正弦波を出力する正弦波生成部と、
   前記出力電圧振幅指令値と前記位相信号に基づいて、台形波を生成する台形波生成部と、
   前記位相信号が３／４のときのみ切り換えが行われ、前記出力電圧振幅指令値が前記第１閾値よりも大きい場合に前記正弦波を出力し、前記出力電圧振幅指令値が前記第１閾値以下の場合に前記台形波を出力する第１スイッチと、
   前記位相信号に１／２ｎ（ｎ＝ユニット台数）を乗算し、出力電圧基本波の２ｎ周期で０から１にランプアップする入力信号を各ユニット毎に２つずつ生成する乗算器と、
   前記入力信号に、オフセット値（ｋ−１）／２ｎ，１／２＋（ｋ−１）／２ｎを加算する加算器（ｋ＝ユニット番号）と、
   前記オフセット値が加算された前記入力信号に対応した前記ゲート閾値を出力するテーブルと、
   前記第１スイッチの出力と、前記オフセット値（ｋ−１）／２ｎが加算された前記入力信号に対応した前記ゲート閾値との偏差が０よりも大きい時１を出力し、０以下の場合０を出力する第５比較器と、
   前記第１スイッチの出力と、前記オフセット値１／２＋（ｋ−１）／２ｎが加算された前記入力信号に対応した前記ゲート閾値との偏差が０よりも小さい時１を出力し、０以上の場合０を出力する第６比較器と、
   前記位相信号が３／４のときのみ切り替えが行われ、前記各ユニット内の前記ゲート閾値のうちどちらかが３／２ｎのとき、かつ、前記出力電圧振幅指令値が前記第１閾値以下の場合、前記第６比較器の出力を出力し、それ以外の場合は前記第５比較器の出力を出力する第２スイッチと、
   前記位相信号が３／４のときのみ切り替えが行われ、前記各ユニット内の前記ゲート閾値のうちどちらかが３／２ｎのとき、かつ、前記出力電圧振幅指令値が前記第１閾値以下の場合、前記第５比較器の出力を出力し、それ以外の場合は前記第６比較器の出力を出力する第３スイッチと、
   前記第２スイッチの出力と前記第３スイッチの出力にデッドタイムを付加してゲート信号を生成するデッドタイム処理器と、
   を備えたことを特徴とする請求項１記載の直列多重インバータ装置。
3. 前記台形波は、三角波を±１／ｎ（ｎ＝ユニット台数）以内に制限し、位相信号の小数点以下の数値θ’が１／４＜θ’＜３／４の場合では制限した三角波に−１／ｎを加算し、それ以外の場合では１／ｎを加算し、
   １／６＜θ’＜１／３，２／３＜θ’＜５／６の場合では０とする波形であることを特徴とする請求項１または２記載の直列多重インバータ装置。
4. 前記出力電圧振幅指令値が第２閾値よりも小さいとき、零から最も離れた２つの前記ゲート閾値に係数α（α＞１の係数）を乗算し、前記零から最も離れた２つのゲート閾値の絶対値を前記電圧指令値の振幅よりも大きな値に変動させることを特徴とする請求項１〜３のうち何れかに記載の直列多重インバータ装置。
5. 前記第２閾値より小さい第３閾値より、前記出力電圧振幅指令値が小さいとき、零から最も離れた４つの前記ゲート閾値にα（α＞１の係数）を乗算し、前記零から最も離れた４つのゲート閾値の絶対値を前記電圧指令値の振幅よりも大きな値に変動させることを特徴とする請求項４記載の直列多重インバータ装置。
6. 直流電源に直列接続されたＵ相，Ｘ相のスイッチング素子と、前記Ｕ相，Ｘ相のスイッチング素子に対して並列に直列接続されたＶ相，Ｙ相のスイッチング素子と、を有する単相インバータのユニットを複数直列接続して構成され、出力周波数１ｋＨｚ以上の単相電圧を出力する直列多重インバータ装置の制御方法であって、
   パルス幅変調回路は、前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の半周期の間一定の値をとる２種類のゲート閾値とを比較して、Ｕ相，Ｘ相のスイッチング素子用のゲート指令とＶ相，Ｙ相のスイッチング素子用のゲート指令を生成し、前記各ゲート指令にデッドタイムを付加して各スイッチング素子のゲート信号を生成し、
   前記ゲート閾値はすべて異なる値をとり、
   前記ゲート閾値を周期的に切り換え、
   前記ゲート閾値の切り換え周期は前記電圧指令値の周期の整数倍であり、
   出力電圧振幅指令値が第１閾値以下の場合、前記電圧指令値を台形波とし、
   前記位相信号が３／４の時の前記ユニット内の２つのゲート閾値のどちらかが零から２番目に大きな値の場合、前記ユニット内のＵ相，Ｘ相のスイッチング素子用のゲート指令と、Ｖ相，Ｙ相のスイッチング素子用のゲート指令と、を入れ換え、
   前記出力電圧振幅指令値が前記第１閾値を超えた場合、前記電圧指令値を正弦波とし、
   前記台形波および前記正弦波は、前記出力電圧振幅指令値に基づいて生成することを特徴とする直列多重インバータ装置の制御方法。

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