JP6980403B2 - Semiconductor device - Google Patents
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Description
実施形態は、半導体装置に関する。 Embodiment relates to a semi-conductor device.
インバータなどのパワーエレクトロニクス機器は、複数の半導体素子を内蔵し、大電力制御に用いられる。例えば、交通および送配電などの用途では、電力制御システムに高い信頼度が求められるが、これらの機器を構成する複数の半導体素子のうちの1つでも短絡故障するとシステムの運用を継続することができなくなる。通常、半導体素子の偶発的な短絡故障を回避することは困難であり、システムの信頼度を低下させる要因となっている。そこで、一部の半導体素子が故障したとしても運転の継続が可能な冗長性を有したシステムの検討が進められている。しかしながら、そのようなシステムでは、予備機器の配置による大型化、高コスト化を避けることは難しい。 Power electronics devices such as inverters have a plurality of semiconductor elements built-in and are used for high power control. For example, in applications such as transportation and power transmission and distribution, high reliability is required for power control systems, but if even one of the multiple semiconductor elements that make up these devices fails in a short circuit, the system can continue to operate. become unable. Usually, it is difficult to avoid an accidental short-circuit failure of a semiconductor element, which is a factor that lowers the reliability of the system. Therefore, studies are underway on a system having redundancy that enables continuous operation even if some semiconductor elements fail. However, in such a system, it is difficult to avoid the increase in size and cost due to the arrangement of spare equipment.
実施形態は、故障した半導体素子を回路から分離し、システム全体の運転継続を可能とする半導体装置を提供する。 Embodiment separates the semiconductor element failed from the circuit, to provide a semi-conductor device you allow continuous operation of the entire system.
また、実施形態に係る半導体装置は、半導体素子と、前記半導体素子に直列接続された回路分離素子と、前記半導体素子を実装した第1配線と、前記第1配線に並べて配置された第2配線と、を備える。前記回路分離素子は、絶縁体と、前記絶縁体上に設けられた第1電極と、前記絶縁体上において前記第1電極から離間した位置に設けられた第2電極と、前記絶縁体上に設けられ、前記第1電極および前記第2電極にそれぞれ接続された複数の線状導体と、を含む。前記第1電極は、第1接続部材を介して前記第1配線に接続され、前記第2電極は、第2接続部材を介して前記第2配線に接続される。前記線状導体は、前記第1配線と前記第2配線との間のスペースに向き合うように配置される。前記半導体装置の最大定格電流は、前記線状導体の数に、前記線状導体の材料に固有の最小アーク電流値を乗じた値よりも小さい。 Further, the semiconductor device according to the embodiment includes a semiconductor element, a circuit separation element connected in series to the semiconductor element, a first wiring on which the semiconductor element is mounted, and a second wiring arranged side by side with the first wiring. And . The circuit separation element is provided on an insulator, a first electrode provided on the insulator, a second electrode provided on the insulator at a position separated from the first electrode, and the insulator. provided, including a plurality of linear conductors connected respectively to said first electrode and said second electrode. The first electrode is connected to the first wiring via the first connecting member, and the second electrode is connected to the second wiring via the second connecting member. The linear conductor is arranged so as to face the space between the first wiring and the second wiring. The maximum rated current of the semiconductor device is smaller than the value obtained by multiplying the number of the linear conductors by the minimum arc current value peculiar to the material of the linear conductors.
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。 Hereinafter, embodiments will be described with reference to the drawings. The same parts in the drawings are designated by the same number, detailed description thereof will be omitted as appropriate, and different parts will be described. It should be noted that the drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the ratio of the sizes between the parts, and the like are not necessarily the same as the actual ones. Further, even when the same part is represented, the dimensions and ratios may be different from each other depending on the drawing.
さらに、各図中に示すX軸、Y軸およびZ軸を用いて各部分の配置および構成を説明する。X軸、Y軸、Z軸は、相互に直交し、それぞれX方向、Y方向、Z方向を表す。また、Z方向を上方、その反対方向を下方として説明する場合がある。 Further, the arrangement and configuration of each part will be described using the X-axis, Y-axis and Z-axis shown in each figure. The X-axis, Y-axis, and Z-axis are orthogonal to each other and represent the X-direction, the Y-direction, and the Z-direction, respectively. Further, the Z direction may be described as upward, and the opposite direction may be described as downward.
図1は、実施形態に係る回路分離素子1を模式的に示す斜視図である。回路分離素子1は、例えば、絶縁性基板10、電極20、30および複数の線状導体40を含む。電極20、30および線状導体40は、絶縁性基板10の上面10Tの上に設けられる。
FIG. 1 is a perspective view schematically showing the
図1に示すように、電極20は、電極30からX方向に離間した位置に配置される。線状導体40は、それぞれX方向に延在し、電極20および電極30に接続される。線状導体40は、例えば、電極20および30と同じ材料を含む。すなわち、線状導体40は、電極20および30と一体に設けられる。また、線状導体40は、電極20および30とは異なる材料を含んでも良い。
As shown in FIG. 1, the
絶縁性基板10の材料は、絶縁性を有していれば、有機材料、無機材料の区分によらず、どのような材料でも用いることができる。絶縁性基板10は、例えば、高耐熱絶縁材料であるガラスおよびセラミックスの少なくともいずれか一方を含むことが好ましい。また、絶縁性基板10には、エポキシ樹脂、フェノール樹脂、フッ素系樹脂、ポリイミドなどを用いても良いし、それらとシリカやアルミナ、窒化アルミニウムなどの絶縁性フィラー粒子、または、ガラス繊維などの絶縁性繊維を組み合わせた材料を用いても良い。
As the material of the
電極20および30には、例えば、ワイヤボンディングもしくはハンダ接合が可能な金属材料を用いる。線状導体40には、例えば、銅および銅合金、アルミニウムおよびアルミニウム合金、スズ、亜鉛、ビスマス、ニッケルのいずれか一つを用いることが好ましいが、これらに限定される訳ではない。また、線状導体40には、酸化物が絶縁性を有する金属を用いることが好ましい。すなわち、線状導体40が酸素を含む雰囲気中で溶融した時、その表面に絶縁性の酸化物が形成されることが好ましい。これにより、溶断された線状導体40の電気抵抗が顕著に増大するため、回路分離速度の向上や分離後の絶縁信頼性を確保することができる。さらに、絶縁性基板10と線状導体40との間にチタニウム(Ti)やクロム(Cr)などの密着性を向上させる材料を介在させても良い。
For the
電極20、30および線状導体40は、例えば、スキージ印刷などのマスクを用いる印刷法や、インクジェットやバブルジェット(登録商標)などのマスクレスの印刷法を用いて形成することができる。また、めっき、スパッタリング、真空蒸着、イオンプレーティングなどの薄膜形成法およびフォトリソグラフィを用いて形成することもできる。
The
図2(a)および(b)は、実施形態に係る回路分離素子1を示す模式図である。図2(a)は、絶縁性基板10の上面を示す平面図であり、図2(b)は、図2(a)中に示す2B−2B線に沿った断面図である。なお、図2(a)および(b)に示す電極20、30および線状導体40は例示であり、実施形態は、これらに限定される訳ではない。
2 (a) and 2 (b) are schematic views showing the
図2(a)に示すように、線状導体40は、X方向に延在し、長さLを有する。また、線状導体40は、Y方向の幅WMを有する。線状導体40は、例えば、X方向に延びる線状に設けられ、L≫WMである。線状導体40は、例えば、間隔WSを持ってY方向に並べて配置される。
As shown in FIG. 2A, the
図2(b)に示すように、線状導体40は、Z方向の厚さTMを有する。また、線状導体40を覆う絶縁膜50が設けられる。絶縁膜50は、例えば、シリコン酸化膜、シリコン窒化膜もしくはシリコン酸窒化膜である。絶縁膜50は、例えば、CVD(Chemical Vapor Deposition)法、コーティング法もしくはスパッタ法を用いて形成される。絶縁膜50は、電極20および30の上に位置する開口50Hを有する。
As shown in FIG. 2 (b), the
回路分離素子1は、例えば、半導体素子の故障により電極20と電極30との間に短絡電流が流れた場合、そのジュール熱により線状導体40が溶融され、電極20と電極30との間の電気接続が分断されることにより機能する。
In the
図3は、回路分離素子1のモデル化された特性を示す模式図である。例えば、線状導体40の並列数をNとし、電極20と電極30との間を流れる電流をiとする。すなわち、線状導体40には、それぞれi/Nの電流が流れるものとする。
FIG. 3 is a schematic diagram showing the modeled characteristics of the
図3に示すように、電極20と電極30との間の電流iおよび線状導体40の発熱量Qは、時間t=0においてステップ状に発生し、時間tに対して一定とする。この場合、線状導体40の抵抗は、所定の温度の値を用い、温度Tに依存せず一定とする。例えば、銅を材料とする場合、T=1000℃の抵抗値を用いる。
As shown in FIG. 3, the current i between the
線状導体40の温度変化量ΔT(=T−TR)は、次式(1)を用いて算出され、時間tに対して室温TRからリニアに増加する。
ここで、QT(=Q×t)は累積発熱量、Cは熱容量、rは比抵抗、ρは密度、cは比熱である。また、断面積Sは、複数の線状導体40の全断面積であり、S=WM×TM×Nである。
Temperature variation ΔT of the linear conductor 40 (= T-T R) is calculated using the following equation (1), increases from room temperature T R linearly with time t.
Here, Q T (= Q × t) is the cumulative calorific value, C is the heat capacity, r is the specific resistance, ρ is the density, and c is the specific heat. Further, the sectional area S is the total cross-sectional area of the plurality of
式(1)に示すように、線状導体40の温度変化量ΔTは、電流iおよび時間tを変数とする関数として表され、材料の比抵抗r、密度ρ、比熱cおよび断面積Sに依存する。ここで、線状導体40の長さLは、式中でキャンセルされる。したがって、理想的には、線状導体40を構成する材料を指定すれば、断面積Sが温度上昇のパラメータとなることが分かる。また、線状導体40の断面積が電流の流れる方向に変化する場合は、直方体に近似した場合の断面積Sを用いる。
As shown in the equation (1), the temperature change amount ΔT of the
さらに、単位電流あたりの断面積(S/i)は、次式(2)で表される。
ここで、t=tr、ΔT=Tm−TRとして、線状導体40の断面積Sの上限を求めることができる。Tmは、線状導体40の融点であり、trは、線状導体40の温度が融点に達するまでの時間である。
Further, the cross-sectional area (S / i) per unit current is expressed by the following equation (2).
Here, t = tr, as ΔT = Tm-T R, can be determined the upper limit of the cross-sectional area S of the
電力制御システムには、短絡故障を検知し、その動作を停止させる保護回路が設けられる。例えば、保護回路が動作し、電力制御システムを停止させるまでの時間をtoffとする。電力制御システムに回路分離素子1を適用し、例えば、tr<toffとすることにより、電力制御システムが停止する前に故障した半導体素子を回路から分離することができる。これにより、回路分離素子1に接続された半導体素子が故障したとしても、電力制御システムの運転を継続することができる。
The power control system is provided with a protection circuit that detects a short-circuit failure and stops its operation. For example, the time until the protection circuit operates and the power control system is stopped is set to off. By applying the
例えば、線状導体40の材料が銅もしくは銅合金である場合、tr=10μsec、Tm=1085℃、TR=25℃として計算すると、単位電流あたりの断面積Sは、14×10−6mm2/Aとなる。すなわち、1Aの電流が断面積14×10−6mm2を有する線状導体40を流れた場合、その温度は、短絡電流が流れ始めてから10μsecで、銅の融点1085℃に達する。
For example, when the material of the
電極20と電極30との間に流れる最大電流をImaxとすれば、時間tr以内に線状導体40を溶断するための断面積Sの最大値Smaxは、式(3)で表される。
線状導体40の並列数Nは、Smaxを線状導体40のそれぞれの断面積(WM×TM)で除した値と同じか、それよりも小さい。ここで、最大電流Imaxは、例えば、線状導体40を溶断する電流値である。
Assuming that the maximum current flowing between the
Number of parallel linear conductors 40 N is equal to the value obtained by dividing the respective cross-sectional area (W M × T M) of the
一方、線状導体40が溶断される時に、それぞれの線状導体40に流れる電流が大きいと、溶断された部分においてアーク放電が持続する。このため、電極20と電極30との間の電気接続が完全に分離されず、システムは、停止に至る場合がある。
On the other hand, when the
回路を分離する際のアークの発生および持続については研究例(参考文献:Paul G. Slade, "ELECTRICAL CONTACTS (PRINCIPLES AND APPLICATIONS)", 2nd Edition, CRC Press, 2014)があり、例えば、各線状導体40の電流が最小アーク電流値を超えると、アーク放電が持続することがわかっている。最小アーク電流値は、材料ごとの固有値であり、例えば、アルミニウムの最小アーク電流値は0.4Aであり、タングステンの最小アーク電流値は1.0Aである。 There are research examples (reference: Paul G. Slade, "ELECTRICAL CONTACTS (PRINCIPLES AND APPLICATIONS)", 2nd Edition, CRC Press, 2014) on the generation and persistence of arcs when separating circuits. For example, each linear conductor It is known that when the current of 40 exceeds the minimum arc current value, the arc discharge is sustained. The minimum arc current value is an eigenvalue for each material. For example, the minimum arc current value of aluminum is 0.4 A, and the minimum arc current value of tungsten is 1.0 A.
各線状導体40を流れる電流は、その材料に固有の最小アーク電流値よりも小さくすることが好ましい。すなわち、線状導体40の並列数Nを増し、それぞれの電流値を最小アーク電流値よりも小さくすることが望ましい。例えば、並列数Nは、最大電流Imaxを最小アーク電流値Iarc_minで除した値よりも大きい。結果として、線状導体40の並列数Nは、式(4)に示す範囲内にあることが好ましい。
例えば、半導体装置やインバータにおける短絡電流は、概ね100A〜2000Aである。したがって、線状導体40の材料をアルミニウムとすれば、その並列数Nは、250〜5000である。また、線状導体40の材料をタングステンとすれば、並列数Nは、100〜2000となる。
For example, the short-circuit current in a semiconductor device or an inverter is approximately 100A to 2000A. Therefore, if the material of the
また、回路分離素子1は、半導体素子と共に、例えば、インバータのケース内に配置される。このため、回路分離素子1のサイズと同等、もしくは、それよりも小さいことが好ましい。例えば、回路分離素子1のサイズを、半導体素子と同程度の15mm□とし、短絡電流を2000Aとすれば、アルミニウムを材料とする線状導体40の場合、並列方向における線状導体40の密度は、334本/mm以上となる。また、短絡電流を100Aとしても、線状導体40の密度は17本/mm以上となる。
Further, the
このように、高密度に配置される線状導体40において、その断面積Sを最適化する場合、Y方向の幅WMを変化させるよりも、Z方向の厚さTMを変化させる方が好ましい。すなわち、Y方向の幅WMを変化させると、回路分離素子1のY方向のサイズが大きくなり、回路分離素子1を小型化する際の阻害要因となる場合がある。
Thus, in the
図4は、実施形態に係る回路分離素子の特性を示すグラフである。横軸は、線状導体40の厚さTMであり、縦軸は、回路分離時間trである。図3中のプロットは、線状導体40の幅WMおよびその間隔WSを0.1〜3マイクロメートル(μm)の範囲で変化させた結果を表している。
FIG. 4 is a graph showing the characteristics of the circuit separation element according to the embodiment. The horizontal axis is the thickness T M of the
この例では、線状導体40が短絡電流により分離される過程を過渡熱解析し、回路分離時間tr[μsec]を計算している。実際に、幅WM[μm]、間隔WS[μm]および厚さTM[μm]が回路分離時間trへ与える影響をパラメータサーベイし、回帰式(5)を得た。図4は、回帰式(5)を用いて算出したtrをプロットしたグラフである。
tr=0.53×WM−0.58×WS+5.0×TM+1.5・・・(5)
In this example, the process in which the
tr = 0.53 × W M -0.58 × W S + 5.0 × T M +1.5 ··· (5)
例えば、IGBTを用いた半導体装置では、短絡電流を検出した後、保護回路が作動するまでの時間toffは10μsecである。したがって、tr<10μsecとすることにより、半導体装置もしくは電力制御システムを停止させないで、その運転を継続することができる。 For example, in a semiconductor device using an IGBT, the time to off from the detection of the short-circuit current to the operation of the protection circuit is 10 μsec. Therefore, by setting tr <10 μsec, the operation can be continued without stopping the semiconductor device or the power control system.
図4に示すように、WM=WS=0.1μmの時、tr<10μsecとなる厚さTMは、例えば、2.1μm以下である。また、WM=WS=3μmの時、tr<10μsecとなる厚さTMは、例えば、1.5μm以下である。 As shown in FIG. 4, when W M = W S = 0.1μm, tr < the thickness T M is made 10 .mu.sec, for example, or less 2.1 .mu.m. Further, when W M = W S = 3μm, tr < thickness T M to be 10μsec, for example, it is 1.5μm or less.
このように、複数の線状導体40を用いることによる回路分離素子1のX方向およびY方向のサイズの拡大を抑制しつつ、Z方向の高さを低くすることができる。さらに、回路分離素子1のZ方向の高さを低くするために、絶縁性基板10を薄層化しても良い。例えば、回路分離素子1は、半導体素子と共に半導体装置のケース内に実装される。したがって、線状導体1の厚さTMおよび絶縁性基板10の厚さを含む回路分離素子1のZ方向の高さは、例えば、半導体素子の高さと同じか、それよりも低いことが好ましい。また、半導体素子が金属ワイヤを介して基板配線に接続される場合、実装後のケース内における回路分離素子1の高さは、例えば、ワイヤのルーピング高さよりも低くなることが望ましい。
In this way, the height in the Z direction can be lowered while suppressing the increase in the size of the
図5(a)および(b)は、実施形態に係る半導体装置100を示す模式図である。半導体装置100は、並列配置された複数の半導体素子、例えば、n個のパワートランジスタTr1〜Trnを含み、インバータ回路に用いられる。図5(a)は、トランジスタTr1〜Trnの配置を示す平面である。図5(b)は、図5(a)中に示す4B−4B線に沿った断面図である。
5 (a) and 5 (b) are schematic views showing the
図5(a)に示すように、半導体装置100は、複数の配線110と、配線120と、配線130と、を含む。配線120および130は、それぞれY方向に延びる。配線110は、配線120と配線130との間において、Y方向に並べて配置される。トランジスタTr1〜Trnは、配線120および130に並列接続され、例えば、配線120と配線130との間を流れる電流をオンオフ制御する。トランジスタTr1〜Trnは、それぞれ配線110の上にマウントされる。
As shown in FIG. 5A, the
半導体装置100は、複数の回路分離素子1と、複数の接続導体140とをさらに備える。回路分離素子1は、配線110と配線120とに跨って配置され、トランジスタTr1〜Trnにそれぞれ直列接続される。このように、回路分離素子1をトランジスタTr1〜Trnの近傍にそれぞれ配置することにより、余分な配線を省略し、コンパクトに実装することができる。接続導体140は、配線110と配線130とに跨って配置され、配線110と配線130とを電気的に接続する。
The
配線110、120および130は、例えば、絶縁性基板上に設けられた銅箔やアルミニウム箔を加工した配線部材であっても良い。また、配線110、配線120および130は、例えば、互いに独立したリードフレームであっても良い。半導体素子は、例えば、IGBTもしくはパワーMOSFETである。
The
図5(b)は、配線110および120に接続された回路分離素子1を示す断面図である。図5(b)に示すように、回路分離素子1は、絶縁性基板10の上面10Tを配線110および120側に向けて実装される。電極20は、接続部材60を介して配線110に接続される。電極30は、接続部材70を介して配線120に接続される。結果として、線状導体40は、配線110と配線120との間のスペースに向き合うように配置される。接続部材60および70は、例えば、ハンダや導電性接着剤、拡散接合部材、金属の直接接合部材もしくは金属粒子の焼結接合部材を含む。
FIG. 5B is a cross-sectional view showing the
上記の構成は例示であり、実施形態はこれに限定される訳ではない。例えば、絶縁性基板10の裏面側にも電極20および30につながったボンディング用の電極が配置され、電極20、30および線状導体40を上方に向けて実装する形態でも良い。また、ワイヤボンディングにより電極20および30を配線110および120にそれぞれ接続する形態でも良い。
The above configuration is an example, and the embodiment is not limited to this. For example, a bonding electrode connected to the
図6は、実施形態に係る半導体装置100の動作を示す模式平面図である。例えば、トランジスタTr1〜Trnのうちの1つであるトランジスタTr1が短絡故障を起こしたとする。図示しないゲート回路からトランジスタTr1〜Trnをオフする信号が伝達された時、正常なトランジスタTr2〜Trnは、OFF状態となるが、トランジスタTr1は、短絡(ON)状態のままである。このため、配線120と配線130との間に所定の電圧が供給され、短絡電流ISCが流れる。
FIG. 6 is a schematic plan view showing the operation of the
例えば、回路分離素子1に代えて、配線110と配線120との間にも接続導体140が配置されていると、短絡電流ISCは、トランジスタTr1を通過して配線130に流れ続ける。このため、保護回路が短絡電流ISCを検知し、半導体装置100を含むインバータを停止させることになる。
For example, if the
これに対し、半導体装置100では、配線110と配線120との間に配置された回路分離素子1に流れる短絡電流ISCにより線状導体40が溶断され、保護回路が検知する前に短絡電流ISCを遮断することができる。これにより、トランジスタTr1は、インバータ回路から分離され、正常なトランジスタTr2〜Trnによりインバータの運転を継続することができる。
In contrast, in the
例えば、半導体装置100を用いて3相インバータ回路を構成するとすれば、トランジスタTr1には、半導体装置100の最大定格電流Idmaxの3倍の短絡電流が流れることになる。回路分離素子1が、そのようなインバータ回路に適用される場合、線状導体40の並列数Nは、好ましくは、3Idmax/Iarc_min以上である。線状導体40の並列数Nの最小値は、電力制御システムの構成に依存するが、少なくとも半導体装置100の最大定格電流Idmaxを線状導体40の材料に固有の最小アーク電流Iarc_minで除した値よりも大きいことが望ましい。
For example, if a three-phase inverter circuit is configured by using the
図7(a)〜(c)は、実施形態に係る半導体装置を示す回路図である。図7(a)および(b)は、半導体装置100を例示する回路図であり、図7(c)は、実施形態の変形例に係る半導体装置200を示す回路図である。
7 (a) to 7 (c) are circuit diagrams showing a semiconductor device according to an embodiment. 7 (a) and 7 (b) are circuit diagrams illustrating the
図7(a)〜(c)に示すように、トランジスタTrとダイオードFWDとが並列に配置される。トランジスタTrは、例えば、パワーMOSFETもしくはIGBTである。 As shown in FIGS. 7A to 7C, the transistor Tr and the diode FWD are arranged in parallel. The transistor Tr is, for example, a power MOSFET or an IGBT.
回路分離素子1は、図7(a)に示すように、トランジスタTrのドレイン(コレクタ)側に直列接続されても良いし、図7(b)に示すように、トランジスタTrのソース(エミッタ)側に直列接続されても良い。この場合、半導体装置100の内部には、トランジスタTrと同数の回路分離素子1が配置される。
The
図7(c)に示すように、トランジスタTrのソース側およびドレイン側の両方に回路分離素子1をそれぞれ配置しても良い。これにより、トランジスタTrは、ソース側ドレイン側の両方において回路から分離される。例えば、トランジスタTrには、図示しないゲート回路が接続されている。通常、ゲート回路は、高耐圧設計されておらず、主回路の高電圧が印加されると破壊される恐れがある。このため、故障したトランジスタTrに加えて、それに接続されたゲート回路も主回路から分離することが好ましい。半導体装置200では、トランジスタTrのソース側およびドレイン側にそれぞれ回路分離素子1を配置することにより、ゲート回路の分離も実現する。
As shown in FIG. 7 (c), the
図7(a)〜(c)に示す回路配置は例示であり、実施形態は、これらに限定される訳ではない。例えば、並列接続された複数のトランジスタに1つの回路分離素子1を直列接続することも可能である。これにより、空きスペースが少ない半導体装置にも回路分離素子1を配置することができる。
The circuit arrangements shown in FIGS. 7 (a) to 7 (c) are examples, and the embodiments are not limited thereto. For example, one
上記の実施形態によれば、電力制御システムに冗長性を持たせるために用いられる余剰のインバータや半導体装置が不要となり、電力制御システムの重量や容積の縮小が可能となる。また、回路分離素子1は、並列化された微細な線状導体を有し、それぞれの線状導体がジュール熱により溶断される際の電流を低減することができる。これにより、回路分離時のアーク放電の持続を回避できる。これにより、通常のヒューズのように多量の消弧材を用いる必要がなくなるため、回路分離素子1の実装面積を小さくすることができる。また、回路分離素子1を半導体装置100内へ実装した場合、例えば、半導体装置100の封止材が消弧材として機能し、回路分離時のアーク放電の持続をさらに抑制することができる。
According to the above embodiment, the surplus inverter and semiconductor device used to give redundancy to the power control system are not required, and the weight and volume of the power control system can be reduced. Further, the
また、半導体装置100は、回路分離素子1によりトランジスタTrが回路分離された時に、それ外部へ通知する機能を有しても良い。これにより、他の健全な部品に対する電流負荷の変動を見積もり、電力制御システムの稼働可能な時間の予測や、メンテナンスプランを作成できる。したがって、電力制御システム全体の信頼性や実用性を向上させることができる。
Further, the
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although some embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are also included in the scope of the invention described in the claims and the equivalent scope thereof.
1…回路分離素子、 10…絶縁性基板、 10T…上面、 20、30…電極、 40…線状導体、 50…絶縁膜、 50H…開口、 60、70…接続部材、 100、200…半導体装置、 110、120、130…配線、 140…接続導体、 FWD…ダイオード、 Tr、Tr1〜Trn…トランジスタ 1 ... circuit separation element, 10 ... insulating substrate, 10 T ... top surface, 20, 30 ... electrode, 40 ... linear conductor, 50 ... insulating film, 50 H ... opening, 60, 70 ... connecting member, 100, 200 ... Semiconductor devices, 110, 120, 130 ... Wiring, 140 ... Connection conductors, FWD ... Diodes, Tr, Tr1 to Trn ... Transistors
Claims (7)
前記半導体素子に直列接続された回路分離素子と、
前記半導体素子を実装した第1配線と、
前記第1配線に並べて配置された第2配線と、
を備え、
前記回路分離素子は、
絶縁体と、
前記絶縁体上に設けられた第1電極と、
前記絶縁体上において前記第1電極から離間した位置に設けられた第2電極と、
前記絶縁体上に設けられ、前記第1電極および前記第2電極にそれぞれ接続された複数の線状導体と、
を含み、
前記第1電極は、第1接続部材を介して前記第1配線に接続され、
前記第2電極は、第2接続部材を介して前記第2配線に接続され、
前記線状導体は、前記第1配線と前記第2配線との間のスペースに向き合うように配置され、
前記線状導体の材料に固有の最小アーク電流値に前記線状導体の数を乗じた値よりも小さい最大定格電流を有する半導体装置。 With semiconductor devices
A circuit separation element connected in series to the semiconductor element and
The first wiring on which the semiconductor element is mounted and
The second wiring arranged side by side with the first wiring and
Equipped with
The circuit separation element is
With insulators
The first electrode provided on the insulator and
A second electrode provided on the insulator at a position separated from the first electrode, and
A plurality of linear conductors provided on the insulator and connected to the first electrode and the second electrode, respectively.
Including
The first electrode is connected to the first wiring via the first connecting member.
The second electrode is connected to the second wiring via the second connecting member.
The linear conductor is arranged so as to face the space between the first wiring and the second wiring.
A semiconductor device having a maximum rated current smaller than the value obtained by multiplying the minimum arc current value inherent in the material of the linear conductor by the number of the linear conductors.
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