JP6986902B2

JP6986902B2 - 半導体装置、表示モジュール及び電子機器

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Publication number: JP6986902B2
Application number: JP2017162095A
Authority: JP
Inventors: 広樹井上
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2016-09-02
Filing date: 2017-08-25
Publication date: 2021-12-22
Anticipated expiration: 2037-08-25
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Description

本発明の一態様は、半導体装置、表示モジュール及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。

Ｆｕｌｌ−ＨＤ以上の画素数の多いディスプレイが普及している。このようなディスプレイでは、１フレームあたりのデータ量が非常に大きくなる。ディスプレイにデータを送信するためのインターフェース回路は、１Ｇｂｐｓ以上のデータの転送速度が必要となる。

データの転送速度を高くするため、インターフェース回路におけるデータの転送には、ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）という電圧振幅が小さい信号を差動伝送する方式がある。ＬＶＤＳにおいて、データを受信するＲＸ（Ｒｅｃｅｉｖｅｒ）とデータを送信するＴＸ（Ｔｒａｎｓｍｉｔｔｅｒ）がある。ＴＸは低電圧（以下、ＬＶ（Ｌｏｗｖｏｌｔａｇｅ））ロジック回路から出力されるシングルエンドの入力信号を、±３．５ｍＡの差動電流に変換し出力する回路である。

ＬＶロジック回路の電源電圧は１．２Ｖ程度であり、ＬＶロジック回路を構成するトランジスタ等のＬＶデバイスの動作電圧は１．２Ｖ程度である。一方、ＴＸまたはＲＸのようなインターフェース回路の電源電圧は慣例的に３．３Ｖ程度（以下、ＭＶ（ＭｉｄｄｌｅＶｏｌｔａｇｅ））であり、インターフェース回路を構成するトランジスタ等のＭＶデバイスの動作電圧は３．３Ｖ程度である。そのため、ＴＸは１．２Ｖの電圧を３．３Ｖに昇圧するレベルシフト回路が必要となる（例えば特許文献１を参照）。

レベルシフト回路の一例としては、ｃｒｏｓｓ−ｃｏｕｐｌｅｄ型レベルシフト回路がある（例えば特許文献２を参照）。

米国特許出願公開第２００８／０１９７９０６号明細書米国特許出願公開第２００２／００５０８４９号明細書

ＭＶデバイスで構成されるＴＸは数ＧＨｚ以上の高速動作を要求されるため、レベルシフト回路も数ＧＨｚ以上の高速動作が要求される。

ｃｒｏｓｓ−ｃｏｕｐｌｅｄ型のレベルシフト回路は、静的な消費電流がソース−ドレイン間のリーク電流およびゲートリーク電流であるため小さい。しかしながら、ｃｒｏｓｓ−ｃｏｕｐｌｅｄ型のレベルシフト回路は、データに対応する信号をラッチして出力するタイプ（ラッチ型）のため、データを反転させる際にｐチャネル型のトランジスタ（ｐＭＯＳ）とｎチャネル型のトランジスタ（ｎＭＯＳ）とに流れる電流のバランスを考慮する必要があり、これによって動作速度が制限されるといった課題がある。またｐＭＯＳおよびｎＭＯＳの電流のバランスを考慮する場合、双方のトランジスタの駆動能力の比を考慮する必要があり、レイアウト面積が増大するといった課題がある。

本発明の一態様は、新規な半導体装置、新規な表示モジュール及び新規な電子機器等を提供することを課題の一とする。

または、本発明の一態様では、動作速度を向上できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様では、低消費電力化を図ることのできる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、レイアウト面積を縮小できる、新規な構成の半導体装置等を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、第１のバッファ回路と、レベルシフト回路と、第２のバッファ回路と、を有し、第１のバッファ回路は、トライステートバッファ回路を有し、トライステートバッファ回路は、スタンバイ信号に応じて、入力信号および反転入力信号の出力を休止状態とする機能を有し、レベルシフト回路は、カレントミラー回路と、差動増幅回路と、スイッチ回路と、を有し、差動増幅回路は、入力信号および反転入力信号を差動信号として、カレントミラー回路を流れる電流を制御する機能を有し、スイッチ回路は、スタンバイ信号に応じて、差動増幅回路に流れる電流を休止状態とする機能を有する半導体装置である。

本発明の一態様において、カレントミラー回路は、ｐチャネル型のトランジスタで構成され、差動増幅回路およびスイッチ回路は、ｎチャネル型のトランジスタで構成される半導体装置が好ましい。

本発明の一態様において、スタンバイ信号の振幅電圧は、第２のバッファ回路の出力信号の振幅電圧よりも小さい半導体装置が好ましい。

本発明の一態様において、スタンバイ信号は、第１のスタンバイ信号と、第２のスタンバイ信号と、を有し、第１のスタンバイ信号は、トライステートバッファ回路に入力され、第２のスタンバイ信号は、スイッチ回路に入力され、第１のスタンバイ信号の振幅電圧は、第２のスタンバイ信号の振幅電圧よりも小さい半導体装置が好ましい。

本発明の一態様において、第２のバッファ回路は、カレントミラー回路を流れる電流に応じて、入力信号を昇圧した出力信号を出力する機能を有する半導体装置が好ましい。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。

本発明の一態様は、新規な半導体装置、新規な表示モジュール、および新規な電子機器等を提供することができる。

または、本発明の一態様では、動作速度を向上できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様では、低消費電力化を図ることのできる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、レイアウト面積を縮小できる、新規な構成の半導体装置等を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

本発明の一態様を説明するためのブロック図及び回路図。本発明の一態様を説明するための回路図。本発明の一態様を説明するための回路図。本発明の一態様を説明するための回路図。本発明の一態様を説明するための回路図。本発明の一態様を説明するための回路図。本発明の一態様を説明するための回路図および真理値表。本発明の一態様を説明するためのタイミングチャート。本発明の一態様を説明するための回路図。本発明の一態様を説明するためのタイミングチャート。本発明の一態様を説明するための回路図。本発明の一態様を説明するためのレイアウト図および断面図。表示装置の構成例を示すブロック図。ＤＯＳＲＡＭの構成例を示すブロック図および回路図。ＮＯＳＲＡＭの構成例を示すブロック図および回路図。表示パネルの構成例を示すブロック図。画素の構成例を示す回路図。表示パネルの構成例を示す断面図。表示モジュールの一例を示す図。電子機器の一例を示す図。実施例を説明するための回路図。実施例を説明するための波形図。実施例を説明するための回路図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＭｅｔａｌ）ダイオード、ＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：ＳｕｒｒｏｕｎｄｅｄＣｈａｎｎｅｌＷｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。

図１（Ａ）には本発明の一態様に係る半導体装置１０を図示する。半導体装置１０は、入力信号ＩＮ、反転入力信号ＩＮＢおよびスタンバイ信号ＳＴＢＥが入力され、出力信号ＯＵＴＨを高電圧（ＭＶ）ロジック回路８０に出力する。

入力信号ＩＮは、例えば１．２Ｖで動作する低電圧（ＬＶ）ロジック回路から出力される信号である。入力信号ＩＮは、ＬＶロジック回路から出力されるシングルエンドの信号であり、数１００Ｍ乃至数ＧＨｚ以上の周波数の信号である。反転入力信号ＩＮＢは、入力信号ＩＮの反転信号である。出力信号ＯＵＴＨは、例えば入力信号ＩＮに同期して３．３Ｖで動作するＭＶロジック回路８０を動作させるために昇圧される信号である。

半導体装置１０は、バッファ回路２０（図中、ＢＵＦ１と図示）、レベルシフト回路４０（図中、ＬＳと図示）およびバッファ回路６０（図中、ＢＵＦ２と図示）を有する。

バッファ回路２０は、スタンバイ信号がＨレベルでアクティブモードとなりバッファとして機能し、Ｌレベルでスタンバイモードまたは休止状態となり出力がＨｉ−Ｚ（Ｈｉｇｈインピーダンス）として動作する機能を有する。バッファ回路２０は、１．２Ｖ以下の電圧が印加されて動作可能なＬＶデバイスを有する。ＬＶデバイスは、例えばトランジスタである。バッファ回路２０は、電圧ＶＤＤ（例えば１．２Ｖ）および電圧ＶＳＳ（例えば、グラウンド電圧または０Ｖ）が与えられる。なお図１（Ｂ）において、バッファ回路２０から出力される入力信号ＩＮを入力信号ＩＮ＿ＢＵＦとして図示している。またバッファ回路２０から出力される反転入力信号ＩＮＢを反転入力信号ＩＮＢ＿ＢＵＦとして図示している。なお入力信号ＩＮと入力信号ＩＮ＿ＢＵＦ、反転入力信号ＩＮＢと反転入力信号ＩＮＢ＿ＢＵＦは同じ論理の信号であるため、特に断りのない限り、入力信号ＩＮ＿ＢＵＦと反転入力信号ＩＮＢ＿ＢＵＦは入力信号ＩＮおよび反転入力信号ＩＮＢを用いて説明する。

レベルシフト回路４０は、バッファ回路２０から出力される低電圧（１．２Ｖ）の振幅の入力信号ＩＮ、反転入力信号ＩＮＢを高電圧（３．３Ｖ）に昇圧した信号としてバッファ回路６０に出力する機能を有する。レベルシフト回路４０は、３．３Ｖ以下の電圧が印加されて動作可能なＭＶデバイスを有する。ＭＶデバイスは、例えばトランジスタである。ＭＶデバイスのトランジスタは、ＬＶデバイスのトランジスタよりも厚いゲート絶縁膜を有することで、耐圧に優れている。レベルシフト回路４０は、電圧ＶＤＤＨ（例えば３．３Ｖ）および電圧ＶＳＳが与えられる。電圧ＶＤＤＨは、電圧ＶＤＤよりも高い電圧である。

バッファ回路６０は、バッファとして機能する。バッファ回路６０は、電圧ＶＤＤＨおよび電圧ＶＳＳが与えられる。バッファ回路６０は、３．３Ｖ以下の電圧が印加されて動作可能なＭＶデバイスを有する。レベルシフト回路４０の出力電圧に応じて、出力信号ＯＵＴＨを出力する。

ＭＶロジック回路８０は、数ＧＨｚ以上の高速動作を行うロジック回路であり、一例としてはＬＶＤＳにおいてデータを送信するＴＸ（Ｔｒａｎｓｍｉｔｔｅｒ）である。ＴＸは半導体装置１０で昇圧されたシングルエンドの入力信号を、±３．５ｍＡの差動電流に変換し出力する。

図１（Ｂ）は、図１（Ａ）の半導体装置１０が有する各回路の具体的な回路構成の一例を示す回路図である。

バッファ回路２０は、トライステートバッファ２１およびトライステートバッファ２２を有する。トライステートバッファ２１およびトライステートバッファ２２は、ＬＶデバイスで構成される。トライステートバッファ２１およびトライステートバッファ２２は、スタンバイ信号ＳＴＢＥがＬレベルでアクティブモードとなりバッファとして機能し、Ｈレベルでスタンバイモードとなり出力がＨｉ−Ｚ（Ｈｉｇｈインピーダンス）となる。

バッファ回路２０に入力されるスタンバイ信号ＳＴＢＥは、出力信号の振幅電圧（３．３Ｖ）よりも小さい１．２Ｖの振幅電圧で動作するため、低消費電力化を図ることができる。バッファ回路２０は、スタンバイ信号ＳＴＢＥが与えられる信号線のみでアクティブモード／スタンバイモードの切り替えができる。バッファ回路２０において、スタンバイ信号ＳＴＢＥに制御されるデバイスはＬＶデバイスのため、高速にアクティブモード／スタンバイモードの切り替えができる。バッファ回路２０において、スタンバイ信号ＳＴＢＥに制御されるデバイスはＬＶデバイスのため、レイアウト面積を小さくすることができる。

レベルシフト回路４０は、カレントミラー型レベルシフト回路であり、トランジスタ４１乃至トランジスタ４７を有する。トランジスタ４１およびトランジスタ４２はｐチャネル型（ｐＭＯＳ）であり、カレントミラー回路として機能する。トランジスタ４３およびトランジスタ４４はｎチャネル型（ｎＭＯＳ）であり、差動増幅回路として機能する。トランジスタ４５、トランジスタ４６およびトランジスタ４７はｎＭＯＳであり、スイッチとして機能する。

トランジスタ４１乃至トランジスタ４４は、ＭＶデバイスで構成される。トランジスタ４１およびトランジスタ４２で構成されるカレントミラー回路は、トランジスタ４３が導通状態、トランジスタ４４が非導通状態の場合、トランジスタ４３を流れる電流がトランジスタ４１を流れ、トランジスタ４１を流れる電流をトランジスタ４２でコピーし、ノードＰＲＥＯＵＴＨＢの電圧を上昇させる。またカレントミラー回路は、トランジスタ４３が非導通状態、トランジスタ４４が導通状態の場合、トランジスタ４４に電流が流れ、ノードＰＲＥＯＵＴＨＢの電圧を下降させる。つまりトランジスタ４３およびトランジスタ４４で構成される差動増幅回路は、入力信号ＩＮおよび反転入力信号ＩＮＢを差動信号として、トランジスタ４３およびトランジスタ４４のゲートをプルダウンする機能を有する。

またトランジスタ４５乃至トランジスタ４７で構成されるスイッチ回路は、スタンバイ信号ＳＴＢＥがＨレベルで導通状態となり、Ｌレベルで非導通状態となる。つまりスタンバイ信号ＳＴＢＥをＨレベルとすることでトランジスタ４３およびトランジスタ４４の双方を非導通状態とし、ノードＰＲＥＯＵＴＨＢの電圧を電圧ＶＳＳにできる。つまりトランジスタ４５乃至トランジスタ４７で構成されるスイッチ回路は、スタンバイ信号ＳＴＢＥに応じて、差動増幅回路に流れる電流を休止状態とする機能を有する。

バッファ回路６０は、トランジスタ６１およびトランジスタ６２を有する。バッファ回路６０はＭＶデバイスで構成される。バッファ回路６０は、後段のＭＶロジック回路８０を制御するための信号を出力するバッファとして機能する。

図１（Ｂ）に図示するカレントミラー型のレベルシフト回路４０を有する半導体装置１０は、ｃｒｏｓｓ−ｃｏｕｐｌｅｄ型レベルシフト回路のように、ｐＭＯＳおよびｎＭＯＳを流れる電流のバランスを考慮する必要が無いため非常に高速に動作させることができる。また、ｐＭＯＳおよびｎＭＯＳを流れる電流のバランスを考慮する必要がないため出力電圧ＯＵＴＨの立ち上がり（ＬレベルからＨレベルへの変化）および立ち下がり（ＨレベルからＬレベルへの変化）のリニアリティも優れている。さらに、ｐＭＯＳおよびｎＭＯＳのチャネル幅（Ｗ）を共に小さくすることができるため、レイアウト面積を縮小することができる。これは、カレントミラー型のレベルシフト回路のｐＭＯＳ（トランジスタ４１，４２）は、ｎＭＯＳ（トランジスタ４３）の電流をコピーするように作用させるので、ｐＭＯＳとｎＭＯＳの駆動能力比を考慮する必要がないためである。一方でｃｒｏｓｓ−ｃｏｕｐｌｅｄ型レベルシフト回路はｐＭＯＳの駆動能力より、ｎＭＯＳの駆動能力を十分に大きくしないと安定に動作しないため、ｐＭＯＳのチャネル幅よりｎＭＯＳのチャネル幅を十分に大きくする必要があり、レイアウト面積が大きくなってしまう。

図１（Ｂ）に図示する半導体装置１０は、カレントミラー型のレベルシフト回路４０を有するが、カレントミラー型のレベルシフト回路４０では消費電流が大きくなる場合がある。これは反転入力信号ＩＮＢがＨレベルの時、トランジスタ４１およびトランジスタ４３に静的な定電流が流れるためである。しかしながら、図１（Ｂ）の半導体装置１０は、出力信号ＯＵＴＨを与えるＭＶロジック回路８０が高速で動作するＬＶＤＳのＴＸであり、高速動作と消費電流は比例関係である。加えてＴＸは規格上最低でも３．５ｍＡの電流を消費する一方で、カレントミラー型のレベルシフト回路の静的な定電流は数１００μＡであるため、動作時の消費電流はさほど問題にならない。

ＬＶＤＳのＴＸにおいて間欠的に信号の送信を休止する駆動を行う場合、静的な定電流が流れるのは問題となる。そのため、図１（Ｂ）に図示するカレントミラー型のレベルシフト回路４０を有する半導体装置１０は、静的な定電流を削減できるスタンバイモードに切り替えることができる構成を有する。具体的には、スタンバイ信号ＳＴＢＥがＨレベルになると、トライステートバッファ２１，２２の出力がＨｉ−Ｚとなり、スイッチ回路を構成するトランジスタ４５乃至４７によって、トランジスタ４３，４４のゲート、およびノードＰＲＥＯＵＴＨＢがＬレベルへプルダウンされる。

図１（Ｂ）に図示するカレントミラー型のレベルシフト回路４０を有する半導体装置１０は、ＭＶデバイスをプルダウンするためにｎＭＯＳとｐＭＯＳとの双方を用いることなく、プルダウンするためのｎＭＯＳのみでスタンバイモードにできる。スタンバイ信号ＳＴＢＥは、ＬＶデバイスで構成されるトライステートバッファ２１，２２にも供給されるために振幅電圧の小さい信号であるが、プルダウンするためのトランジスタをｎＭＯＳのみとすることで振幅電圧の小さい信号であっても機能を十分果たし得るため、スタンバイ信号ＳＴＢＥを一部共有化することができる。

具体的に図２（Ａ）、図２（Ｂ）、図３乃至図５において、スタンバイ信号ＳＴＢＥが与えられるトランジスタの構成例について説明する。なお図２（Ａ）、図２（Ｂ）、図３乃至図５において、ＭＶデバイスに「ＭＶ」を付して図示している。ＬＶデバイスに「ＬＶ」を付して図示している。電圧ＶＤＤ−ＶＳＳの振幅電圧を有するスタンバイ信号を「ＳＴＢＥ＿ＬＶ」として図示している。電圧ＶＤＤＨ−ＶＳＳの振幅電圧を有するスタンバイ信号を「ＳＴＢＥ＿ＭＶ」として図示している。

図２（Ａ）では、図１（Ｂ）に示すトランジスタ４５乃至４７をＭＶデバイスとし、スタンバイ信号をＳＴＢＥ＿ＬＶとして図示している。スタンバイ信号ＳＴＢＥとして振幅電圧の小さいスタンバイ信号ＳＴＢＥ＿ＬＶを採用しても、トランジスタ４５乃至４７は接続された各ノードをプルダウンできる。振幅電圧の小さいスタンバイ信号ＳＴＢＥ＿ＬＶを用いることで、低消費電力化を図ることができる。

図２（Ｂ）では、図１（Ｂ）に示すトランジスタ４７をＭＶデバイスとし、図１（Ｂ）に示すトランジスタ４５，４６をＬＶデバイスとし、スタンバイ信号をＳＴＢＥ＿ＬＶとして図示している。スタンバイ信号ＳＴＢＥとして振幅電圧の小さいスタンバイ信号ＳＴＢＥ＿ＬＶを採用しても、トランジスタ４５乃至４７は接続された各ノードをプルダウンできる。また図１（Ｂ）に示すトランジスタ４５，４６をＬＶデバイスとしても、トランジスタ４５，４６には高い電圧が印加されないため、機能を十分果たし得る。そのため、振幅電圧の小さいスタンバイ信号ＳＴＢＥ＿ＬＶを用いることで低消費電力化を図るとともに、レイアウト面積の縮小を図ることができる。

図３では、図１（Ｂ）に示すトランジスタ４７をＭＶデバイスとし、図１（Ｂ）に示すトランジスタ４５，４６をＬＶデバイスとし、スタンバイ信号としてスタンバイ信号ＳＴＢＥ＿ＭＶおよびスタンバイ信号ＳＴＢＥ＿ＬＶの２系統を図示している。図４では、図１（Ｂ）に示すトランジスタ４５乃至４７をＭＶデバイスとし、スタンバイ信号としてスタンバイ信号ＳＴＢＥ＿ＭＶおよびスタンバイ信号ＳＴＢＥ＿ＬＶの２系統を図示している。図５では、図１（Ｂ）に示すトランジスタ４５をＬＶデバイスとし、図１（Ｂ）に示すトランジスタ４６，４７をＭＶデバイスとし、スタンバイ信号としてスタンバイ信号ＳＴＢＥ＿ＭＶおよびスタンバイ信号ＳＴＢＥ＿ＬＶの２系統を図示している。図３乃至図５に図示するように、ＭＶデバイスとＬＶデバイスを制御するための信号であるスタンバイ信号として振幅電圧の小さいスタンバイ信号ＳＴＢＥ＿ＬＶを用いることで低消費電力化を図るとともに、レイアウト面積の縮小を図ることができる。また振幅電圧の大きいスタンバイ信号ＳＴＢＥ＿ＭＶを用いることで高速なスイッチング動作を実現することができる。

また図６では、別の構成例として、図１（Ｂ）の半導体装置１０とはトランジスタの極性を異ならせ、電圧ＶＳＳをより低い電圧である電圧ＶＳＳＬにして、出力する電圧の電圧レベルをシフトさせ、反転スタンバイ信号ＳＴＢＥ＿Ｂによって制御される半導体装置１０Ａを示している。図６では、図１（Ｂ）のレベルシフト回路４０をレベルシフト回路４０Ａとした回路図を図示している。図６のレベルシフト回路４０Ａは、トランジスタの極性を異ならせたトランジスタとして、トランジスタ４１Ａ乃至４７Ａを有する。トランジスタ４１Ａおよび４２ＡはｎＭＯＳ、トランジスタ４３Ａ乃至４７ＡはｐＭＯＳとしている。

図７（Ａ）に図１（Ｂ）で図示したトライステートバッファ２１、２２を示し、図７（Ｂ）に具体的な回路図の一例を示す。図７（Ａ）、（Ｂ）においてはスタンバイ信号ＳＴＢＥに対応する制御信号ＥＮＢを図示している。また図７（Ｃ）には、図７（Ａ）、（Ｂ）に対応するトライステートバッファ２１、２２の真理値表（ＴｒｕｔｈＴａｂｌｅ）を図示している。

図７（Ｂ）において、トライステートバッファ２１、２２は、トランジスタ２３乃至３２を有する。トランジスタ２３乃至２７はｐＭＯＳ、トランジスタ２８乃至３２はｎＭＯＳである。なお図７（Ｂ）の回路図に限定されず、図７（Ｃ）中の真理値表を満たす回路であれば良い。

図８に図１（Ｂ）に示すカレントミラー型のレベルシフト回路におけるアクティブモードとスタンバイモードの動作を説明するためのタイミングチャートを示す。なお以下の説明でＬＶＤＳのＴＸにおいて間欠的に信号の送信を休止する駆動を行う期間を信号ＩＤＳＥ（ＩＤｌｉｎｇＳｔｏｐＥｎａｂｌｅ）をＨレベルとし、当該モードをアイドリングストップモード（Ｐ_ＩＤＳ）という。

信号ＩＤＳＥがＨレベルでアイドリングストップモードとなる。アイドリングストップモードは、レベルシフト回路のスタンバイモードと同期している。そのため、信号ＩＤＳＥとスタンバイ信号ＳＴＢＥは同期した信号となる。

図８中の電流ＩＶＤＤＨは図１の電圧ＶＤＤＨを与える配線からレベルシフト回路４０に流れる消費電流を示している。上述したように、反転入力信号ＩＮＢがＨレベルとなる区間では静的な定電流が数１００μＡ（Ｉ_ＳＴＢＥ）流れるが、信号ＩＤＳＥおよびスタンバイ信号ＳＴＢＥがＨレベルの期間では数ｎＡ乃至数１０ｎＡ（Ｉ_ＩＤＳ）に削減できる。

図９（Ａ）に図１（Ｂ）に示す半導体装置１０のさらなる低消費電力化のため、パワーゲーティング機能を設けた構成を示す。半導体装置１０の各回路に電源電圧を与える電圧ＶＤＤおよび電圧ＶＤＤＨは、パワースイッチ７１，７２（図中ＰＳＷ；ＰｏｗｅｒＳＷｉｔｃｈ）を介してレベルシフト回路４０に入力される。パワースイッチ７１，７２は、パワーゲーティング信号ＰＧＥによって制御できる。パワーゲーティング信号ＰＧＥをアクティブ、つまりＨレベルとすることで半導体装置１０のさらなる低消費電力化を図ることができる。パワーゲーティング信号ＰＧＥによってパワーゲーティングされるモードをパワーゲーティングモードという。

なおパワースイッチ７１，７２が与える電圧をＶＤＤＩＮとし、パワースイッチ７１，７２が出力する電圧をＶＤＤＯＵＴとすると、図９（Ｂ）の構成、つまり電圧ＶＤＤＯＵＴを電気的に浮遊状態とする構成とすればよい。または、図９（Ｃ）の構成、つまり電圧ＶＤＤＯＵＴを電圧ＶＤＤＩＮとするか電圧ＶＳＳに切り替える構成とすればよい。図９（Ｂ）を実現するための具体的な回路構成としては、図９（Ｄ）の回路構成とすればよい。また図９（Ｃ）を実現するための具体的な回路構成としては、図９（Ｅ）の回路構成とすればよい。

図１０に図１（Ｂ）に示すカレントミラー型のレベルシフト回路におけるスタンバイモード（Ｐ_ＩＤＳ）と、パワーゲーティングモード（Ｐ_ＯＦＦ）時のタイミングチャートを示す。スタンバイモード時は各トランジスタにおけるソースとドレイン間のリーク電流（Ｉ_ＩＤＳ）が生じるため、数ｎＡ乃至数１０ｎＡの消費電流が流れるが、パワーゲーティングモード時は電圧ＶＤＤおよび電圧ＶＤＤＨを与える配線と各回路とが電気的に遮断されるため消費電流は全く流れない。なおスタンバイモードに遷移するか、パワーゲーティングモードに遷移するか、周辺回路とのステートと合わせて最適なモードに遷移すれば良い。

図１１（Ａ）乃至（Ｃ）には、上述したレベルシフト回路として機能する半導体装置を適用可能なインターフェース回路の一例を図示する。

図１１（Ａ）においては、図１（Ａ）で図示した半導体装置１０、およびＬＶＤＳのＴＸである高電圧ロジック回路７０を有する信号送信回路７４（図中、ＨＯＳＴ）と、ＬＶＤＳのＲＸである高電圧ロジック回路７７および信号処理回路７９を有する信号受信回路７６（図中、ＤＥＶＩＣＥ）を図示している。

高電圧ロジック回路７０は、複数のトランスミッタ回路７５を有する。高電圧ロジック回路７７は、複数のレシーバ回路７８を有する。図１１（Ｂ）は、一対のトランスミッタ回路７５およびレシーバ回路７８を図示している。トランスミッタ回路７５とレシーバ回路７８との間の２本の配線は、差動信号を伝送する機能を有する。

また図１１（Ｃ）では、図１１（Ｂ）におけるトランスミッタ回路７５の一例を図示している。トランスミッタ回路７５は、一例としてトランジスタの導通状態を交互（図中、プラス端子とマイナス端子を交互に導通状態とする）に制御することで、差動信号を伝送することができる。シングルエンドの入力信号を、±３．５ｍＡの差動電流に変換し出力することができる。

また図１２（Ａ）は、図１（Ｂ）に図示するレベルシフト回路４０について、実際に設計したレイアウト図の一例である。なお図１２（Ａ）では、図示による理解をしやすくするため、レベルシフト回路４０を構成する一部の導電層、不純物領域および開口について図示し、絶縁層等の情報については図示を省略している。

図１２（Ａ）では、図１（Ｂ）で図示したトランジスタ４１、トランジスタ４２、トランジスタ４３、トランジスタ４４、トランジスタ４５、トランジスタ４６およびトランジスタ４７を図示している。また図１２（Ａ）では、ｎ型不純物領域３０１、ｐ型不純物領域３０２、導電層３０３、導電層３０４、導電層３０５、導電層３０６および導電層３０７を図示している。

図１２（Ａ）において、ｎ型不純物領域３０１はｎチャネル型トランジスタ（ｎＭＯＳ）においてソース領域またはドレイン領域として機能する。ｐ型不純物領域３０２はｐチャネル型トランジスタ（ｐＭＯＳ）においてソース領域またはドレイン領域として機能する。導電層３０３は、ｎＭＯＳおよびｐＭＯＳにおいてゲート電極として機能する。導電層３０４は、ソース電極またはドレイン電極として機能する。導電層３０５は、素子間の電気的な接続をするための配線として機能する。導電層３０７は、素子間の電気的な接続をするための配線として機能し、導電層３０６は導電層３０７と導電層３０５との電気的な接続をするための電極として機能する。図１２（Ａ）において各導電層には、図１（Ｂ）で説明した入力信号ＩＮ＿ＢＵＦ、反転入力信号ＩＮＢ＿ＢＵＦ、ノードＰＲＥＯＵＴＨＢ、スタンバイ信号ＳＴＢＥを与えることを示しており、電圧ＶＤＤＨ、ＶＳＳについても同様に図示している。

図１２（Ａ）に図示するように、本発明の一態様の構成ではｃｒｏｓｓ−ｃｏｕｐｌｅｄ型レベルシフト回路のようにｐＭＯＳおよびｎＭＯＳを流れる電流のバランスを考慮する必要がないため、ｐＭＯＳおよびｎＭＯＳのチャネル幅（Ｗ）を共に小さくすることができる。そのため、ｐＭＯＳの駆動能力よりｎＭＯＳの駆動能力を十分に大きくするために、ｐＭＯＳのチャネル幅よりｎＭＯＳのチャネル幅を十分に大きくする必要がなく、レイアウト面積を縮小することができる。またスイッチとして機能するトランジスタ（トランジスタ４５乃至４７）は、カレントミラー回路（トランジスタ４１、４２）または差動増幅回路（トランジスタ４３、４４）を構成するトランジスタと比べて、小さいチャネル幅で十分機能を果し得るため、レイアウト面積の増加を抑制することができる。

また図１２（Ｂ）には、図１２（Ａ）のレイアウト図に適用可能なトランジスタの断面構造の一例について示す。図１２（Ｂ）において、ｎチャネル型トランジスタをｎＭＯＳ、ｐチャネル型トランジスタをｐＭＯＳとして図示している。

図１２（Ｂ）では、ｐ型半導体基板３１０、ｎ型不純物領域３０１、ｎ型不純物領域３１１、ｐ型不純物領域３０２、素子分離層３２０、ゲート絶縁層３１３、サイドウォール３１４、層間絶縁層３１５、層間絶縁層３１６、層間絶縁層３１７、および層間絶縁層３１８を図示している。なお導電層３０７上に、層間絶縁層及び導電層を設ける構成としてもよい。

半導体基板として、単結晶半導体基板を用いることにより、トランジスタを高速動作させることができる。よって、先の実施の形態に示す各回路を構成するトランジスタを、単結晶半導体基板に形成することが好ましい。なお半導体基板は、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板、またはＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板、ガラス基板などを用いることができる。

導電層３０３、導電層３０４、導電層３０５、導電層３０６および導電層３０７は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。

素子分離層３２０、ゲート絶縁層３１３、サイドウォール３１４、層間絶縁層３１５、層間絶縁層３１６、層間絶縁層３１７、および層間絶縁層３１８は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。

以上説明した本発明の一態様の半導体装置では、動作速度を向上できる。加えて、本発明の一態様の半導体装置では、低消費電力化を図ることができる。加えて本発明の一態様の半導体装置では、レイアウト面積を縮小できる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、実施の形態１に示す半導体装置を適用することができる表示装置について説明を行う。

＜表示装置１００＞
図１３は、表示装置１００の構成例を示すブロック図である。表示装置１００は、アプリケーションプロセッサ（以下、ＡＰ）１１０と、表示パネル１０１と、タッチパネル１０６と、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１１１と、フラッシュメモリ１１２と、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）１１３と、ＲＦタグ１１４と、テレビチューナー１１５と、センサ１１６と、を有する。

ＡＰ１１０は、ＧＰＵ（ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１２１と、ディスプレイ＿ＩＦ（インターフェース）１２２と、ディスプレイ＿ＩＦ１２３と、タッチパネル＿ＩＦ１２４と、ＤＲＡＭ＿ＩＦ１２５と、フラッシュメモリ＿ＩＦ１２６と、ＳＳＤ＿ＩＦ１２７と、ネットワーク＿ＩＦ１２８と、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）＿ＩＦ１２９と、アナログ回路１３０と、システムバス１４０と、プロセッサコア１４１と、メモリ１４２と、電力制御回路１４４と、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）１４５と、クロック生成回路１４６と、を有する。

また、ＡＰ１１０は、ディスプレイ＿ＩＦ１２２およびディスプレイ＿ＩＦ１２３を介して表示パネル１０１に接続され、タッチパネル＿ＩＦ１２４を介してタッチパネル１０６に接続され、ＤＲＡＭ＿ＩＦ１２５を介してＤＲＡＭ１１１に接続され、フラッシュメモリ＿ＩＦ１２６を介してフラッシュメモリ１１２に接続され、ＳＳＤ＿ＩＦ１２７を介してＳＳＤ１１３に接続され、ネットワーク＿ＩＦ１２８を介してＲＦタグ１１４に接続され、ＵＳＢ＿ＩＦ１２９を介してテレビチューナー１１５に接続され、アナログ回路１３０を介して、センサ１１６に接続されている。

プロセッサコア１４１は、ＡＰ１１０を統括する機能を有する。プロセッサコア１４１はシステムバス１４０を介して、各回路に命令やデータを送る。例えば、プロセッサコア１４１は、メモリ１４２をキャッシュメモリ、ＤＲＡＭ１１１を主記憶装置、ＳＳＤ１１３を外部記憶装置として利用し、基本ソフトウェア（オペレーティングシステム、ＯＳ）、各種アプリケーションソフトウェアを実行する。なお、プロセッサコア１４１は、システムに要求される演算性能に応じて、シングルコア、デュアルコア、マルチコア、メニーコアなどのコア構成や、レベル１（Ｌ１）、レベル２（Ｌ２）などのキャッシュメモリ階層を有する構成とすることができる。

ＡＰ１１０は、ＤＲＡＭ１１１、フラッシュメモリ１１２、ＳＳＤ１１３など外部の記憶装置に保存された映像信号を、表示パネル１０１に供給する機能を有する。また、ＡＰ１１０は、テレビチューナー１１５で受信した映像信号を、表示パネル１０１に供給することもできる。

ＧＰＵ１２１は画像処理に特化したプロセッサである。ＧＰＵ１２１は、例えば３次元の画像処理など、高度な画像処理を行うことができる。ＧＰＵ１２１で生成された画像データは、ディスプレイ＿ＩＦ１２２、１２３を介して表示パネル１０１に送信され、表示される。

表示装置１００の使用者は、タッチパネル１０６から情報の入力を行うことができる。ＡＰ１１０は、使用者が入力したタッチ信号を検知し、表示パネル１０１の画像を更新する。

タッチパネル１０６は、抵抗膜方式、または静電容量方式のタッチパネルを、表示パネル１０１に重畳して用いることができる。またタッチパネル１０６は、光学式のタッチパネルを用いることで表示パネル１０１と一体化することができる。

表示パネル１０１は、ＤＤＩ（ディスプレイドライバＩＣ）１０２と、反射素子１０７と、ＤＤＩ１０４と、発光素子１０８と、を有する。

ＤＤＩ１０２は、反射素子１０７を駆動する機能を有する。また、ＤＤＩ１０２は、ディスプレイ＿ＩＦ１２２を介して、ＡＰ１１０に接続されている。

ＤＤＩ１０４は、発光素子１０８を駆動する機能を有する。また、ＤＤＩ１０４は、ディスプレイ＿ＩＦ１２３を介して、ＡＰ１１０に接続されている。

ディスプレイ＿ＩＦ１２２、１２３は、表示パネル１０１に映像信号を供給できる形式に変換する機能を有する。ディスプレイ＿ＩＦ１２２、１２３は、例えば、補正回路（ガンマ補正、色度補正、輝度補正など）、デコーダ、フレームメモリなどを有する。

反射素子１０７は、外光の反射を利用して画像を表示する表示素子であり、例えば、液晶素子、シャッター方式のＭＥＭＳ（ＭｉｃｒｏＥｌｅｃｔｒｏＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）等を用いることができる。表示パネル１０１は、反射型の表示素子を用いることにより、消費電力を抑制することができる。なお、以降の説明では、反射素子１０７として、反射型の液晶素子を用いた場合について説明を行う。

発光素子１０８として、有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子、無機ＥＬ素子、ＬＥＤ（ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）、半導体レーザーなどの自発光性の発光素子を用いることができる。なお、以降の説明では、発光素子１０８として、有機ＥＬ素子を用いた場合について説明を行う。

センサ１１６には、必要に応じて様々なセンサを用いることができる。センサ１１６には、例えば、力、位置、速度、加速度、角速度、回転数、距離、光、磁気、温度、化学物質、音声、硬度、電流、電圧、電力、放射線、流量、湿度、傾度、振動などをセンシングすることが可能なセンサを用いることができる。センサ１１６が取得した情報（アナログデータ）は、アナログ回路１３０によって、デジタルデータに変換される。

例えばセンサ１１６が、光センサの場合、表示装置１００は、センサ１１６が受光した光に応じて、表示パネル１０１の表示モードを変更することができる。

晴れの日に外で表示装置１００を使用する場合など、反射素子１０７のみで十分な輝度が得られるときは、発光素子１０８を光らせる必要はない。発光素子１０８で表示を行おうとしても、外光に負けて良好な表示が得られないからである。また、夜間や暗所で表示装置１００を使用する場合、発光素子１０８を光らせて表示を行えばよい。

外光の明るさに応じて、ＡＰ１１０は、反射素子１０７のみで表示を行う画像データを作成、もしくは発光素子１０８のみで表示を行う画像データを作成、もしくは反射素子１０７と発光素子１０８を組み合わせて表示を行う画像データを作成することができる。そのため、外光の明るい環境においても、外光の暗い環境においても、表示パネル１０１は良好な表示を行うことができる。さらに、外光の明るい環境においては、発光素子１０８を光らせない、もしくは発光素子１０８の輝度を低くすることで、消費電力を低減することができる。

また、ＡＰ１１０は、反射素子１０７の表示に、発光素子１０８の表示を組み合わせることで、表示パネル１０１の色調を補正することができる。例えば、夕暮れ時の赤みがかった環境で使用する場合、反射素子１０７による表示のみではＢ（青）成分が足りないため、発光素子１０８を発光させることで、色調を補正することができる。

メモリ１４２は、書き換え可能なメモリを用いればよく、ＤＯＳＲＡＭ（登録商標）、ＮＯＳＲＡＭ（登録商標）、ＳＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗変化ＲＡＭ（ＲｅＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）等を用いればよい。特に、ＤＯＳＲＡＭまたはＮＯＳＲＡＭを用いることが好ましい。メモリ１４２としてＤＯＳＲＡＭまたはＮＯＳＲＡＭを用いることで、ＡＰ１１０は消費電力を低減することができる。なお、ＤＯＳＲＡＭおよびＮＯＳＲＡＭの説明は追って行う。

電力制御回路１４４は、表示装置１００内の電力供給を制御する機能を有する。

ＡＰ１１０はＦＰＧＡ１４５を有しているので、チップを出荷後に新たな機能を追加する必要が生じても柔軟に対応することができる。チップを新たに設計する必要がないため、コストを大幅に削減することができる。

クロック生成回路１４６は、表示装置１００内で使用されるクロック信号を生成する機能を有する。クロック生成回路１４６によって、クロック信号の周波数を変更することができ、表示装置１００の高性能化と低消費電力化とを実現できる。高速処理が必要なときはクロック周波数を上げる。また、電力を下げたいときは、クロック周波数を下げることができる。

実施の形態１で説明した半導体装置は、例えばディスプレイ＿ＩＦ１２２、１２３で用いることが好ましい。例えば、映像信号をＬＶＤＳで表示パネル１０１に供給する場合、低消費電力化を図るとともに、所望の電圧に昇圧する際の切り替えを高速に行うことができる。

＜ＤＯＳＲＡＭ＞
次に、ＤＯＳＲＡＭの詳細について、図１４を用いて説明を行う。

図１４（Ａ）に、ＤＯＳＲＡＭ５００の構成例を示す。ＤＯＳＲＡＭ５００は、制御部５０２、セルアレイ５０３、周辺回路５０８を有する。周辺回路５０８は、センスアンプ回路５０４、ドライバ５０５、メインアンプ５０６、入出力回路５０７を有する。

制御部５０２は、ＤＯＳＲＡＭ５００を制御する機能を有する。例えば、制御部５０２は、ドライバ５０５、メインアンプ５０６、および入出力回路５０７を制御する。

ドライバ５０５には、複数の配線ＷＬ、ＣＳＥＬが電気的に接続されている。ドライバ５０５は、複数の配線ＷＬ、ＣＳＥＬに出力する信号を生成する。

セルアレイ５０３は、複数のメモリセル５０９を有する。メモリセル５０９は、配線ＷＬ、ＬＢＬ（またはＬＢＬＢ）、ＢＧＬに、電気的に接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、ＬＢＬＢは、ローカルビット線である。図１４（Ａ）の例では、セルアレイ５０３の構成は、折り返しビット線方式であるが、開放ビット線方式とすることもできる。

図１４（Ｂ）に、メモリセル５０９の構成例を示す。メモリセル５０９は、トランジスタＭＷ１、容量素子ＣＳ１を有する。メモリセル５０９は、ＤＲＡＭのメモリセルと同様の回路構成を有する。ここでは、トランジスタＭＷ１はバックゲートをもつトランジスタである。トランジスタＭＷ１のバックゲートは、配線ＢＧＬに電気的に接続されている。配線ＢＧＬには、電圧Ｖｂｇ＿ｗ１が入力される。

トランジスタＭＷ１は、ＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さい。ＯＳトランジスタでメモリセル５０９を構成すると、容量素子ＣＳ１から電荷がリークすることを抑えられ、ＤＯＳＲＡＭ５００のリフレッシュ動作の頻度を低減できる。また、電源供給が遮断されても、ＤＯＳＲＡＭ５００は長時間画像データを保持することが可能である。また、電圧Ｖｂｇ＿ｗ１を負電圧にすることで、トランジスタＭＷ１の閾値電圧を正電位側にシフトさせることができ、メモリセル５０９の保持時間を長くすることができる。

メモリセル５０９以外の回路のトランジスタは、例えば、シリコンウエハに作製されるＳｉトランジスタとすることができる。これにより、セルアレイ５０３をセンスアンプ回路５０４に積層して設けることができる。よって、ＤＯＳＲＡＭ５００の回路面積を縮小でき、ＡＰ１１０の小型化につながる。

セルアレイ５０３は、センスアンプ回路５０４に積層して設けられている。センスアンプ回路５０４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは、配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。

センスアンプ回路５０４には、４本の配線ＬＢＬに対して１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路５０４の構成は、図１４の構成例に限定されない。

メインアンプ５０６は、センスアンプ回路５０４および入出力回路５０７に接続されている。メインアンプ５０６は、配線ＧＢＬと配線ＧＢＬＢの電位差を増幅する機能を有する。メインアンプ５０６は省略することができる。

入出力回路５０７は、書き込みデータに対応する電位を配線ＧＢＬと配線ＧＢＬＢ、またはメインアンプ５０６に出力する機能、配線ＧＢＬと配線ＧＢＬＢの電位、またはメインアンプ５０６の出力電位を読み出し、データとして外部に出力する機能を有する。配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。よって、入出力回路５０７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。

＜ＮＯＳＲＡＭ＞
次に、ＮＯＳＲＡＭの詳細について、図１５を用いて説明を行う。

図１５（Ａ）はＮＯＳＲＡＭ６００の構成例を示すブロック図である。図１５（Ａ）に示すＮＯＳＲＡＭ６００は、制御部６０１、ドライバ部６０２、セルアレイ６０３を有する。

制御部６０１は、ＮＯＳＲＡＭ６００の動作全般を制御する機能を有するロジック回路である。制御部６０１は、チップイネーブル信号、および書き込みイネーブル信号を論理演算して、プロセッサコア１４１のアクセスが書き込みアクセスであるか読み出しアクセスであるかを判断する機能、チップイネーブル信号、書き込みイネーブル信号および信号ＷＣＹを論理演算して、ドライバ部６０２の制御信号を生成する機能、書き込みイネーブル信号と信号ＷＣＹに基づいて待機信号を発行する機能を有する。

プロセッサコア１４１から書き込みアクセスがあると、制御部６０１は待機信号を発行し、システムバス１４０に送信する。プロセッサコア１４１は待機信号を受信すると、次のアクセスの実行を延期する。

書き込みイネーブル信号はプロセッサコア１４１が生成する信号である。チップイネーブル信号は、システムバス１４０が生成する信号である。システムバス１４０は、プロセッサコア１４１が出力するアドレス信号および書き込みイネーブル信号をもとに、チップイネーブル信号を生成する。

ドライバ部６０２は、セルアレイ６０３に対するデータの書き込みおよび読み出しをするための回路である。例えば、ドライバ部６０２は、アドレス信号をデコードするデコーダ、ワード線ドライバ、読み出し回路、および書き込み回路などを有する。

セルアレイ６０３には、複数のメモリセル６０５が行列状に配置されている。図１５（Ｂ）にメモリセル６０５の構成例を示す。ここでは、メモリセル６０５が２Ｔ型ゲインセルの例を示す。メモリセル６０５は、トランジスタＭＷ１、トランジスタＭＲ１、容量素子ＣＳ１、およびノードＳＮ１、ａ１−ａ５を有する。トランジスタＭＷ１は書き込みトランジスタであり、ＯＳトランジスタである。トランジスタＭＲ１は読み出しトランジスタであり、図１５（Ｂ）の例ではｎチャネル型Ｓｉトランジスタである。ノードＳＮ１はデータ保持ノードであり、容量素子ＣＳ１はノードＳＮ１の電荷を保持するための保持容量素子である。

メモリセル６０５にデータを書き込むには、ノードａ３にデータを入力する。ノードａ１を“Ｈ”にしてトランジスタＭＷ１をオンにすることで、ノードａ３のデータがノードＳＮ１に書き込まれる。トランジスタＭＷ１をオフ状態にして、ノードＳＮ１をフローティング状態にすることで、データの書き込みが終了する。

ノードａ４の電圧をデータとして読み出す。データの読み出しは、例えば、以下のように行われる。ノードａ５の電位を固定する。ノードａ４をプリチャージした後、フローティング状態にする。トランジスタＭＲ１には、ノードＳＮ１の電圧に応じたドレイン電流が流れる。よって、ノードａ４の電圧は、ノードＳＮ１の電圧に応じて変化する。

オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１の電圧の低下を抑えることができること、データの保持に電力を消費しないことから、メモリセル６０５はデータを長時間保持できるという不揮発性の特性を持つ。そこで、本明細書等では、ゲインセルでセルアレイが構成されるＯＳメモリを、ＮＯＳＲＡＭ（ＮｏｎｖｏｌａｔｉｌｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＲＡＭ、ノスラム）と呼ぶこととする。ＮＯＳＲＡＭは、データを長時間保持できることの他に、次のような特長を持つ。

容量素子の充放電によってデータを書き換えるため、ＮＯＳＲＡＭには原理的には書き換え回数に制約はなく、かつ低エネルギーで、データの書き込みおよび読み出しが可能である。メモリセルの回路構成が単純であるため、大容量化が容易である。

＜表示パネル１０１＞
次に、表示パネル１０１の詳細について説明を行う。

図１６は、表示パネル１０１の構成例を説明するブロック図である。

表示パネル１０１は、画素アレイ１０９を有する。また、表示パネル１０１は、ゲートドライバ１５１を備えることができる。

画素アレイ１０９は、一群の複数の画素１５３（ｉ，１）乃至画素１５３（ｉ，ｎ）と、他の一群の複数の画素１５３（１，ｊ）乃至画素１５３（ｍ，ｊ）と、走査線Ｇ１（ｉ）と、を有する。また、走査線Ｇ２（ｉ）と、配線ＣＳＣＯＭと、配線ＡＮＯと、信号線ＳＬ２（ｊ）と、を有する。なお、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数であり、ｍおよびｎは１以上の整数である。

一群の複数の画素１５３（ｉ，１）乃至画素１５３（ｉ，ｎ）は画素１５３（ｉ，ｊ）を含み、一群の複数の画素１５３（ｉ，１）乃至画素１５３（ｉ，ｎ）は行方向（図中に矢印ｘで示す方向）に配設される。

他の一群の複数の画素１５３（１，ｊ）乃至画素１５３（ｍ，ｊ）は、画素１５３（ｉ，ｊ）を含み、他の一群の複数の画素１５３（１，ｊ）乃至画素１５３（ｍ，ｊ）は行方向と交差する列方向（図中に矢印ｙで示す方向）に配設される。

走査線Ｇ１（ｉ）および走査線Ｇ２（ｉ）は、行方向に配設される一群の複数の画素１５３（ｉ，１）乃至画素１５３（ｉ，ｎ）と電気的に接続される。

列方向に配設される他の一群の複数の画素１５３（１，ｊ）乃至画素１５３（ｍ，ｊ）は、信号線ＳＬ１（ｊ）および信号線ＳＬ２（ｊ）と電気的に接続される。

ゲートドライバ１５１は、制御情報に基づいて選択信号を供給する機能を有する。

一例を挙げれば、制御情報に基づいて、３０Ｈｚ以上、好ましくは６０Ｈｚ以上の頻度で一の走査線に選択信号を供給する機能を備える。これにより、動画像をなめらかに表示することができる。

例えば、制御情報に基づいて、３０Ｈｚ未満、好ましくは１Ｈｚ未満、より好ましくは一分に一回未満の頻度で一の走査線に選択信号を供給する機能を備える。これにより、フリッカーが抑制された状態で静止画像を表示することができる。

ＤＤＩ１５２はＤＤＩ１０２およびＤＤＩ１０４を有する。ＤＤＩ１０４は、表示パネル１０１のソースドライバとしての機能を有する。ＤＤＩ１０２は、ＡＰ１１０からの信号に基づいて、データ信号を供給する機能を有する。

例えば、ＤＤＩ１５２は、シリコン基板上に形成された集積回路で形成することができる。例えば、ＣＯＧ（Ｃｈｉｐｏｎｇｌａｓｓ）法またはＣＯＦ（ＣｈｉｐｏｎＦｉｌｍ）法を用いて、上記集積回路を端子に設けることができる。具体的には、異方性導電膜を用いて、上記集積回路を端子に設けることができる。

＜画素１５３＞
図１７は、画素１５３の構成例を示す回路図である。画素１５３（ｉ，ｊ）は、反射素子１０７（ｉ，ｊ）および発光素子１０８（ｉ，ｊ）を駆動する機能を備える。これにより、例えば同一の工程を用いて形成することができる画素回路を用いて、反射素子１０７と、反射素子１０７とは異なる方法を用いて表示をする発光素子１０８と、を駆動することができる。反射型の表示素子、反射素子１０７を用いて表示を行うことで、消費電力を低減することができる。または、外光が明るい環境下において高いコントラストで画像を良好に表示することができる。光を射出する表示素子、発光素子１０８を用いて表示を行うことで、暗い環境下で画像を良好に表示することができる。

画素１５３（ｉ，ｊ）は、信号線ＳＬ１（ｊ）、信号線ＳＬ２（ｊ）、走査線Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭおよび配線ＡＮＯと電気的に接続される。

画素１５３（ｉ，ｊ）は、スイッチＳＷ１、容量素子Ｃ１１、スイッチＳＷ２、トランジスタＴｒ１および容量素子Ｃ１２を含む。

走査線Ｇ１（ｉ）と電気的に接続されるゲート電極と、信号線ＳＬ１（ｊ）と電気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷ１に用いることができる。

容量素子Ｃ１１は、スイッチＳＷ１に用いるトランジスタの第２の電極と電気的に接続される第１の電極と、配線ＣＳＣＯＭと電気的に接続される第２の電極と、を有する。

走査線Ｇ２（ｉ）と電気的に接続されるゲート電極と、信号線ＳＬ２（ｊ）と電気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷ２に用いることができる。

トランジスタＴｒ１は、スイッチＳＷ２に用いるトランジスタの第２の電極と電気的に接続されるゲート電極と、配線ＡＮＯと電気的に接続される第１の電極と、を有する。

なお、トランジスタＴｒ１は、第１のゲート電極と第２のゲート電極を有していてもよい。第１のゲート電極と第２のゲート電極は、電気的に接続されていてもよい。第１のゲート電極と第２のゲート電極は、半導体膜を間に介して互いに重なる領域を有することが好ましい。

容量素子Ｃ１２は、スイッチＳＷ２に用いるトランジスタの第２の電極と電気的に接続される第１の電極と、トランジスタＴｒ１の第１の電極と電気的に接続される第２の電極と、を有する。

反射素子１０７（ｉ，ｊ）の第１の電極を、スイッチＳＷ１に用いるトランジスタの第２の電極と電気的に接続する。また、反射素子１０７（ｉ，ｊ）の第２の電極を、配線ＶＣＯＭ１と電気的に接続する。これにより、反射素子１０７（ｉ，ｊ）を駆動することができる。

発光素子１０８（ｉ，ｊ）の第１の電極をトランジスタＴｒ１の第２の電極と電気的に接続し、発光素子１０８（ｉ，ｊ）の第２の電極を配線ＶＣＯＭ２と電気的に接続する。これにより、発光素子１０８（ｉ，ｊ）を駆動することができる。

＜表示パネルの断面図＞
次に、表示パネル１０１の構成例について、図１８の断面図を用いて説明を行う。

図１８に示す表示パネル１０１は、基板２００と基板３００の間に、絶縁層２２０を有する。また基板２００と絶縁層２２０の間に、発光素子１０８、トランジスタ２７１、トランジスタ２７２、トランジスタ２７３、着色層２４１等を有する。また絶縁層２２０と基板３００の間に、反射素子１０７、着色層４１１等を有する。また基板３００と絶縁層２２０は接着層４０２を介して接着され、基板２００と絶縁層２２０は接着層２０１を介して接着されている。

基板２００として、無アルカリガラス、ソーダ石灰ガラス、カリガラス、クリスタルガラス、アルミノ珪酸ガラス、強化ガラス、化学強化ガラス、石英またはサファイア等を、用いることができる。

基板２００として、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を用いることができる。

基板２００として、金属板、薄板状のガラス板または無機材料等の膜を樹脂フィルム等に貼り合わせた複合材料を用いることができる。

基板２００として、繊維状または粒子状の金属、ガラスもしくは無機材料等を樹脂フィルムに分散した複合材料を用いることができる。

基板２００として、例えば、繊維状または粒子状の樹脂もしくは有機材料等を無機材料に分散した複合材料を用いることができる。

基板３００として、基板２００に用いることが可能な上記材料を用いることができる。

なお、基板２００または基板３００に、電極を形成し、タッチパネル機能を持たせてもよい。

トランジスタ２７３は、反射素子１０７と電気的に接続し、トランジスタ２７２は、発光素子１０８と電気的に接続する。トランジスタ２７２とトランジスタ２７３は、いずれも絶縁層２２０の基板２００側の面上に形成されているため、これらを同一の工程を用いて作製することができる。

基板３００には、着色層４１１、遮光層４１２、絶縁層４１３、及び反射素子１０７の共通電極として機能する導電層３２１、配向膜３８２、絶縁層４１４等が設けられている。絶縁層４１４は、反射素子１０７のセルギャップを保持するための機能を有する。

絶縁層２２０の基板２００側には、絶縁層２１１、絶縁層２１２、絶縁層２１３、絶縁層２１４、絶縁層２１５等の絶縁層が設けられている。絶縁層２１１は、その一部が各トランジスタのゲート絶縁層として機能する。絶縁層２１２、絶縁層２１３、及び絶縁層２１４は、各トランジスタを覆って設けられている。また絶縁層２１４を覆って絶縁層２１５が設けられている。絶縁層２１４及び絶縁層２１５は、平坦化層としての機能を有する。なお、ここではトランジスタ等を覆う絶縁層として、絶縁層２１２、絶縁層２１３、絶縁層２１４の３層を有する場合について示しているが、これに限られず４層以上であってもよいし、単層、または２層であってもよい。また平坦化層として機能する絶縁層２１４は、不要であれば設けなくてもよい。

また、トランジスタ２７１、トランジスタ２７２、及びトランジスタ２７３は、一部がゲートとして機能する導電層２２１、一部がソースまたはドレインとして機能する導電層２２２、半導体層２３１を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。

反射素子１０７は反射型の液晶素子である。反射素子１０７は、導電層３２２、液晶３８３、導電層３２１が積層された積層構造を有する。また導電層３２２の基板２００側に接して、可視光を反射する導電層３２３が設けられている。導電層３２３は開口３３０を有する。また導電層３２２及び導電層３２１は可視光を透過する。また液晶３８３と導電層３２２の間に配向膜３８１が設けられ、液晶３８３と導電層３２１の間に配向膜３８２が設けられている。また、基板３００の外側の面には、偏光板４０１を有する。

反射素子１０７において、導電層３２３は可視光を反射する機能を有し、導電層３２１は可視光を透過する機能を有する。基板３００側から入射した光は、偏光板４０１により偏光され、導電層３２１、液晶３８３を透過し、導電層３２３で反射する。そして液晶３８３及び導電層３２１を再度透過して、偏光板４０１に達する。このとき、導電層３２３と導電層３２１の間に与える電圧によって液晶の配向を制御し、光の光学変調を制御することができる。すなわち、偏光板４０１を介して射出される光の強度を制御することができる。また光は着色層４１１によって特定の波長領域以外の光が吸収されることにより、取り出される光は、例えば赤色を呈する光となる。

発光素子１０８は、ボトムエミッション型の発光素子である。発光素子１０８は、絶縁層２２０側から導電層２２５、導電層２８３、及び導電層２８２の順に積層された積層構造を有する。絶縁層２１６が導電層２２５の端部を覆っている。また導電層２８２を覆って導電層２８１が設けられている。導電層２８１は可視光を反射する材料を含み、導電層２２５及び導電層２８２は可視光を透過する材料を含む。発光素子１０８が発する光は、着色層２４１、絶縁層２２０、開口３３０、導電層３２１等を介して、基板３００側に射出される。

ここで、図１８に示すように、開口３３０には可視光を透過する導電層３２２が設けられていることが好ましい。これにより、開口３３０と重なる領域においてもそれ以外の領域と同様に液晶３８３が配向するため、これらの領域の境界部で液晶の配向不良が生じ、意図しない光が漏れてしまうことを抑制できる。

ここで、基板３００の外側の面に配置する偏光板４０１として直線偏光板を用いてもよいが、円偏光板を用いることもできる。円偏光板としては、例えば直線偏光板と１／４波長位相差板を積層したものを用いることができる。これにより、外光反射を抑制することができる。また、偏光板の種類に応じて、反射素子１０７に用いる液晶素子のセルギャップ、配向、駆動電圧等を調整することで、所望のコントラストが実現されるようにすればよい。また、偏光板４０１の他、光拡散板を基板３００に設けることで、可視光を反射する導電層３２３における映り込みやぎらつきを低減することが可能であり、表示パネルの視認性を高めることができる。

トランジスタ２７２のソースまたはドレインの一方は、導電層２２４を介して発光素子１０８の導電層２２５と電気的に接続されている。

トランジスタ２７３のソースまたはドレインの一方は、接続部２５２を介して導電層３２３と電気的に接続されている。導電層３２３と導電層３２２は接して設けられ、これらは電気的に接続されている。ここで、接続部２５２は、絶縁層２２０に設けられた開口を介して、絶縁層２２０の両面に設けられる導電層同士を接続する部分である。

基板２００と基板３００が重ならない領域には、接続部２５１が設けられている。接続部２５１は、接続層２６０を介してＦＰＣ３５０と電気的に接続されている。接続部２５１の上面は、導電層３２２と同一の導電膜を加工して得られた導電層が露出している。これにより、接続部２５１とＦＰＣ３５０とを接続層２６０を介して電気的に接続することができる。

接着層４０２が設けられる一部の領域には、接続体４０３が設けられている。接続体４０３を介して、導電層３２２と同一の導電膜を加工して得られた導電層と、導電層３２１の一部とが、電気的に接続されている。したがって、基板２００側に接続されたＦＰＣ３５０から入力される信号または電位は、接続体４０３を介して、基板３００側に形成された導電層３２１に供給することができる。

接続体４０３としては、例えば導電性の粒子を用いることができる。導電性の粒子としては、有機樹脂またはシリカなどの粒子の表面を金属材料で被覆したものを用いることができる。金属材料としてニッケルや金を用いると接触抵抗を低減できるため好ましい。またニッケルをさらに金で被覆するなど、２種類以上の金属材料を層状に被覆させた粒子を用いることが好ましい。また接続体４０３として、弾性変形、または塑性変形する材料を用いることが好ましい。このとき導電性の粒子である接続体４０３は、図１８に示すように上下方向に潰れた形状となる場合がある。こうすることで、接続体４０３と、これと電気的に接続する導電層との接触面積が増大し、接触抵抗を低減できるほか、接続不良などの不具合の発生を抑制することができる。

接続体４０３は、接着層４０２に覆われるように配置することが好ましい。例えば、硬化前の接着層４０２に接続体４０３を分散させておけばよい。

図１８では、ゲートドライバ１５１の例としてトランジスタ２７１が設けられている例を示している。

図１８では、トランジスタ２７１及びトランジスタ２７２の例として、チャネルが形成される半導体層２３１を２つのゲートで挟持する構成が適用されている。一方のゲートは導電層２２１により、他方のゲートは絶縁層２１２を介して半導体層２３１と重なる導電層２２３により構成されている。このような構成とすることで、トランジスタの閾値電圧を制御することができる。このとき、２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。このようなトランジスタは他のトランジスタと比較して電界効果移動度を高めることが可能であり、オン電流を増大させることができる。その結果、高速駆動が可能な回路を作製することができる。さらには、回路部の占有面積を縮小することが可能となる。オン電流の大きなトランジスタを適用することで、表示パネルを大型化、または高精細化したときに配線数が増大したとしても、各配線における信号遅延を低減することが可能であり、表示ムラを抑制することができる。

トランジスタ２７１、トランジスタ２７２およびトランジスタ２７３はＯＳトランジスタであることが好ましい。そのため、半導体層２３１は酸化物半導体または金属酸化物を用いることが好ましい。

なお、ゲートドライバ１５１が有するトランジスタと、画素１５３が有するトランジスタは、同じ構造であってもよい。またゲートドライバ１５１が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。また、画素１５３が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。

各トランジスタを覆う絶縁層２１２、絶縁層２１３のうち少なくとも一方は、水や水素などの不純物が拡散しにくい材料を用いることが好ましい。すなわち、絶縁層２１２または絶縁層２１３はバリア膜として機能させることができる。このような構成とすることで、トランジスタに対して外部から不純物が拡散することを効果的に抑制することが可能となり、信頼性の高い表示パネルを実現できる。

基板３００側において、着色層４１１、遮光層４１２を覆って絶縁層４１３が設けられている。絶縁層４１３は、平坦化層としての機能を有していてもよい。絶縁層４１３により、導電層３２１の表面を概略平坦にできるため、液晶３８３の配向状態を均一にできる。

表示パネル１０１を作製する方法の一例について説明する。例えば剥離層を有する支持基板上に、導電層３２２、導電層３２３、絶縁層２２０を順に形成し、その後、トランジスタ２７２、トランジスタ２７３、発光素子１０８、等を形成した後、接着層２０１を用いて基板２００と支持基板を貼り合せる。その後、剥離層と絶縁層２２０、及び剥離層と導電層３２２のそれぞれの界面で剥離することにより、支持基板及び剥離層を除去する。またこれとは別に、着色層４１１、遮光層４１２、導電層３２１等をあらかじめ形成した基板３００を準備する。そして基板２００または基板３００に液晶３８３を滴下し、接着層４０２により基板２００と基板３００を貼り合せることで、表示パネル１０１を作製することができる。

剥離層としては、絶縁層２２０及び導電層３２２との界面で剥離が生じる材料を適宜選択することができる。特に、剥離層としてタングステンなどの高融点金属材料を含む層と当該金属材料の酸化物を含む層を積層して用い、剥離層上の絶縁層２２０として、窒化シリコンや酸化窒化シリコン、窒化酸化シリコン等を複数積層した層を用いることが好ましい。剥離層に高融点金属材料を用いると、これよりも後に形成する層の形成温度を高めることが可能で、不純物の濃度が低減され、信頼性の高い表示装置を実現できる。

導電層３２２としては、金属酸化物、金属窒化物、または低抵抗化された酸化物半導体等の酸化物または窒化物を用いることが好ましい。酸化物半導体を用いる場合には、水素、ボロン、リン、窒素、及びその他の不純物の濃度、並びに酸素欠損量の少なくとも一が、トランジスタに用いる半導体層に比べて高められた材料を、導電層３２２に用いればよい。

以上、本実施の形態に記載の表示装置を用いることで、低消費電力化を図るともに視認性に優れた表示装置を提供することができる。

（実施の形態３）
本実施の形態では、上記実施の形態２で説明した表示装置を適用可能な表示モジュールの例について説明する。

上記実施の形態２で説明した表示装置を適用可能な表示モジュールについて、図１９を用いて説明を行う。表示モジュールは、ディスプレイ＿ＩＦにおける低消費電力化を図るとともに、所望の電圧に昇圧する際の切り替えを高速に行うことができる。

図１９に示す表示モジュール９００は、上部カバー９０１と下部カバー９０２との間に、ＦＰＣ９０３に接続されたタッチパネル９０４、ＦＰＣ９０５に接続された表示パネル９０６、フレーム９０９、プリント基板９１０、バッテリ９１１を有する。

上記実施の形態２で説明した表示パネルは、例えば、表示パネル９０６に用いることができる。

上部カバー９０１及び下部カバー９０２は、タッチパネル９０４及び表示パネル９０６のサイズに合わせて、形状や寸法を適宜変更することができる。

タッチパネル９０４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル９０６に重畳して用いることができる。また、表示パネル９０６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル９０６の各画素内に光センサーを設け、光学式のタッチパネルとすることも可能である。

フレーム９０９は、表示パネル９０６の保護機能の他、プリント基板９１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム９０９は、放熱板としての機能を有していてもよい。

プリント基板９１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ９１１による電源であってもよい。バッテリ９１１は、商用電源を用いる場合には、省略可能である。

また、表示モジュール９００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。

（実施の形態４）
本実施の形態では、上述の実施の形態で説明した表示モジュールを具備する電子機器の例について、図２０を用いて説明する。

上述の実施の形態で説明した表示モジュールは、上述の実施の形態で説明した半導体装置を有する構成とすることができる。そのため、低消費電力化を図るとともに、所望の電圧に昇圧する際の切り替えを高速に行うことができる電子機器を実現することができる。

電子機器の一例として、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどに、上述の表示モジュールを適用する場合について説明する。

図２０（Ａ）は、携帯型の情報端末であり、筐体８０１、筐体８０２、第１の表示部８０３ａ、第２の表示部８０３ｂなどによって構成されている。第１の表示部８０３ａと第２の表示部８０３ｂの少なくとも一部には、先の実施の形態に示す表示モジュールが設けられている。そのため、低消費電力化を図るとともに、所望の電圧に昇圧する際の切り替えを高速に行うことができる携帯型の情報端末が実現される。

なお、第１の表示部８０３ａはタッチ入力機能を有するパネルとなっており、例えば図２０（Ａ）の左図のように、第１の表示部８０３ａに表示される選択ボタン８０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２０（Ａ）の右図のように第１の表示部８０３ａにはキーボード８０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図２０（Ａ）に示す携帯型の情報端末は、図２０（Ａ）の右図のように、第１の表示部８０３ａ及び第２の表示部８０３ｂのうち、一方を取り外すことができる。第２の表示部８０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体８０２を持ち、他方の手で操作することができるため便利である。

図２０（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図２０（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図２０（Ａ）に示す筐体８０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図２０（Ｂ）は、電子ペーパーを実装した電子書籍端末８１０であり、筐体８１１と筐体８１２の２つの筐体で構成されている。筐体８１１及び筐体８１２には、それぞれ表示部８１３及び表示部８１４が設けられている。筐体８１１と筐体８１２は、軸部８１５により接続されており、該軸部８１５を軸として開閉動作を行うことができる。また、筐体８１１は、電源８１６、操作キー８１７、スピーカー８１８などを備えている。表示部８１３及び表示部８１４の少なくとも一には、先の実施の形態に示す表示モジュールが設けられている。そのため、低消費電力化を図るとともに、所望の電圧に昇圧する際の切り替えを高速に行うことができる電子書籍端末が実現される。

図２０（Ｃ）は、テレビジョン装置であり、筐体８２１、表示部８２２、スタンド８２３などで構成されている。テレビジョン装置８２０の操作は、筐体８２１が備えるスイッチや、リモコン操作機８２４により行うことができる。表示部８２２には、先の実施の形態に示す表示モジュールが設けられている。そのため、低消費電力化を図るとともに、所望の電圧に昇圧する際の切り替えを高速に行うことができるテレビジョン装置が実現される。

図２０（Ｄ）は、スマートフォンであり、本体８３０には、表示部８３１と、スピーカー８３２と、マイク８３３と、操作ボタン８３４等が設けられている。表示部８３１には、先の実施の形態に示す表示モジュールが設けられている。そのため低消費電力化を図るとともに、所望の電圧に昇圧する際の切り替えを高速に行うことができるスマートフォンが実現される。

図２０（Ｅ）は、デジタルカメラであり、本体８４１、表示部８４２、操作スイッチ８４３などによって構成されている。表示部８４２には、先の実施の形態に示す表示モジュールが設けられている。そのため、誤動作が少なく、低消費電力化が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器の表示部には、先の実施の形態に係る表示モジュールを適用することができる。このため、低消費電力化を図るとともに、所望の電圧に昇圧する際の切り替えを高速に行うことができる電子機器が実現される。

上記実施の形態で説明した図１（Ｂ）の構成の半導体装置について、回路シミュレーションを行った。また、本発明の一態様の半導体装置と比較するため、ｃｒｏｓｓ−ｃｏｕｐｌｅｄ型のレベルシフト回路についても併せて回路シミュレーションを行った。

図２３（Ａ）、（Ｂ）には、ｃｒｏｓｓ−ｃｏｕｐｌｅｄ型のレベルシフト回路を図示する。図２３（Ａ）のレベルシフト回路８５はトランジスタ８１乃至８４を有し、入力信号ＩＮおよび反転信号ＩＮＢが入力され昇圧された出力信号ＯＵＴＨを得る。図２３（Ｂ）のレベルシフト回路９０はトランジスタ９１乃至９６を有し、入力信号ＩＮおよび反転信号ＩＮＢが入力され昇圧された出力信号ＯＵＴＨを得る。

図２１には、図２３（Ａ）に図示したｃｒｏｓｓ−ｃｏｕｐｌｅｄ型のレベルシフト回路８５を、図１（Ｂ）のレベルシフト回路４０と置き換えた回路図を示す。回路シミュレーションでは、図１（Ｂ）と図２１において、入力信号ＩＮおよび反転入力信号ＩＮＢを入力し、ノードＰＲＥＯＵＴＨＢの電圧の変化、および出力信号ＯＵＴＨの変化について見積もった。なおシミュレーションは、回路シミュレータＳｍａｒｔＳｐｉｃｅ（Ｓｉｌｖａｃｏ社製）を用いた。なお電圧ＶＤＤＨは３．３Ｖ、電圧ＶＤＤは１．２Ｖ、電圧ＶＳＳは０Ｖとした。

まず図２２（Ａ）には、入力信号ＩＮおよび反転入力信号ＩＮＢの波形図について、横軸を時間（Ｔｉｍｅ）、縦軸を電圧（Ｖｏｌｔａｇｅ）とした際の波形図について図示する。図２２（Ａ）では、入力信号ＩＮを実線、反転入力信号ＩＮＢを破線で図示している。

図２２（Ａ）に図示するように、入力信号ＩＮおよび反転入力信号ＩＮＢは、論理の反転した信号であることが確認できた。

図２２（Ｂ）には、図１（Ｂ）におけるノードＰＲＥＯＵＴＨＢの電圧の変化と、図２１におけるノードＰＲＥＯＵＴＨＢの電圧の変化について、横軸を時間（Ｔｉｍｅ）、縦軸を電圧（Ｖｏｌｔａｇｅ）とした際の波形図について図示する。図２２（Ｂ）では、図１（Ｂ）におけるノードＰＲＥＯＵＴＨＢの電圧の変化を実線、図２１におけるノードＰＲＥＯＵＴＨＢの電圧の変化を破線で図示している。

図２２（Ｂ）に図示するように、図１（Ｂ）におけるノードＰＲＥＯＵＴＨＢの電圧の変化は、図２１におけるノードＰＲＥＯＵＴＨＢの電圧の変化に比べて振幅電圧が大きいことが確認できた。

図２２（Ｃ）には、図１（Ｂ）における出力信号ＯＵＴＨと、図２１における出力信号ＯＵＴＨについて、横軸を時間（Ｔｉｍｅ）、縦軸を電圧（Ｖｏｌｔａｇｅ）とした際の波形図について図示する。図２２（Ｃ）では、図１（Ｂ）における出力信号ＯＵＴＨを実線、図２１における出力信号ＯＵＴＨを破線で図示している。

図２２（Ｃ）に図示するように、図１（Ｂ）における出力信号ＯＵＴＨは、図２１における出力信号ＯＵＴＨに比べて振幅電圧が大きく、信号の立ち上がりおよび立ち下がりが良好であることが確認できた。

ａ１ノード
ａ３ノード
ａ４ノード
ａ５ノード
Ｃ１１容量素子
Ｃ１２容量素子
ＣＳ１容量素子
Ｇ１走査線
Ｇ２走査線
ＭＲ１トランジスタ
ＭＷ１トランジスタ
ＳＬ１信号線
ＳＬ２信号線
ＳＮ１ノード
ＳＷ１スイッチ
ＳＷ２スイッチ
Ｔｒ１トランジスタ
ＶＣＯＭ１配線
ＶＣＯＭ２配線
１０半導体装置
１０Ａ半導体装置
２０バッファ回路
２１トライステートバッファ
２２トライステートバッファ
２３トランジスタ
２７トランジスタ
２８トランジスタ
３２トランジスタ
４０レベルシフト回路
４０Ａレベルシフト回路
４１トランジスタ
４１Ａトランジスタ
４２トランジスタ
４３トランジスタ
４３Ａトランジスタ
４４トランジスタ
４５トランジスタ
４６トランジスタ
４７トランジスタ
４７Ａトランジスタ
６０バッファ回路
６１トランジスタ
６２トランジスタ
７０高電圧ロジック回路
７１パワースイッチ
７４信号送信回路
７５トランスミッタ回路
７６信号受信回路
７７高電圧ロジック回路
７８レシーバ回路
７９信号処理回路
８０ＭＶロジック回路
８１トランジスタ
８４トランジスタ
８５レベルシフト回路
９０レベルシフト回路
９１トランジスタ
９６トランジスタ
１００表示装置
１０１表示パネル
１０２ＤＤＩ
１０４ＤＤＩ
１０６タッチパネル
１０７反射素子
１０８発光素子
１０９画素アレイ
１１０ＡＰ
１１１ＤＲＡＭ
１１２フラッシュメモリ
１１３ＳＳＤ
１１４ＲＦタグ
１１５テレビチューナー
１１６センサ
１２１ＧＰＵ
１２２ディスプレイ＿ＩＦ
１２３ディスプレイ＿ＩＦ
１２４タッチパネル＿ＩＦ
１２５ＤＲＡＭ＿ＩＦ
１２６フラッシュメモリ＿ＩＦ
１２７ＳＳＤ＿ＩＦ
１２８ネットワーク＿ＩＦ
１２９ＵＳＢ＿ＩＦ
１３０アナログ回路
１３２ディスプレイ＿ＩＦ
１４０システムバス
１４１プロセッサコア
１４２メモリ
１４４電力制御回路
１４５ＦＰＧＡ
１４６クロック生成回路
１５１ゲートドライバ
１５２ＤＤＩ
１５３画素
２００基板
２０１接着層
２１１絶縁層
２１２絶縁層
２１３絶縁層
２１４絶縁層
２１５絶縁層
２１６絶縁層
２２０絶縁層
２２１導電層
２２２導電層
２２３導電層
２２４導電層
２２５導電層
２３１半導体層
２４１着色層
２５１接続部
２５２接続部
２６０接続層
２７１トランジスタ
２７２トランジスタ
２７３トランジスタ
２８１導電層
２８２導電層
２８３導電層
３００基板
３０１ｎ型不純物領域
４０１偏光板
３０２ｐ型不純物領域
４０２接着層
４０３接続体
３０３導電層
３０４導電層
３０５導電層
３０６導電層
３０７導電層
３１０ｐ型半導体基板
３１１ｎ型不純物領域
４１１着色層
４１２遮光層
３１３ゲート絶縁層
４１３絶縁層
３１４サイドウォール
４１４絶縁層
３１５層間絶縁層
３１６層間絶縁層
３１７層間絶縁層
３１８層間絶縁層
３２０素子分離層
３２１導電層
３２２導電層
３２３導電層
３３０開口
３５０ＦＰＣ
３８１配向膜
３８２配向膜
３８３液晶
５００ＤＯＳＲＡＭ
５０２制御部
５０３セルアレイ
５０４センスアンプ回路
５０５ドライバ
５０６メインアンプ
５０７入出力回路
５０８周辺回路
５０９メモリセル
６００ＮＯＳＲＡＭ
６０１制御部
６０２ドライバ部
６０３セルアレイ
６０５メモリセル
６３２ドライバ部
９００表示モジュール
９０１上部カバー
８０１筐体
９０２下部カバー
８０２筐体
９０３ＦＰＣ
８０３ａ表示部
８０３ｂ表示部
９０４タッチパネル
８０４選択ボタン
９０５ＦＰＣ
８０５キーボード
９０６表示パネル
９０９フレーム
９１０プリント基板
８１０電子書籍端末
９１１バッテリ
８１１筐体
８１２筐体
８１３表示部
８１４表示部
８１５軸部
８１６電源
８１７操作キー
８１８スピーカー
８２０テレビジョン装置
８２１筐体
８２２表示部
８２３スタンド
８２４リモコン操作機
８３０本体
８３１表示部
８３２スピーカー
８３３マイク
８３４操作ボタン
８４１本体
８４２表示部
８４３操作スイッチ

Claims

第１のバッファ回路と、レベルシフト回路と、前記レベルシフト回路の出力電圧に応じて出力信号を出力する機能を有する第２のバッファ回路と、を有し、
前記第１のバッファ回路は、トライステートバッファ回路を有し、
前記トライステートバッファ回路は、スタンバイ信号に応じて、入力信号および反転入力信号の出力を休止状態とする機能を有し、
前記レベルシフト回路は、カレントミラー回路と、差動増幅回路と、スイッチ回路と、を有し、
前記差動増幅回路は、前記入力信号および前記反転入力信号を差動信号として、前記カレントミラー回路を流れる電流を制御する機能を有し、
前記スイッチ回路は、前記スタンバイ信号に応じて、前記差動増幅回路に流れる電流を休止状態とする機能を有し、
前記スタンバイ信号は、第１のスタンバイ信号と、第２のスタンバイ信号と、を有し、
前記第１のスタンバイ信号は、前記トライステートバッファ回路に入力され、
前記第２のスタンバイ信号は、前記スイッチ回路に入力され、
前記第１のスタンバイ信号の振幅電圧は、前記第２のスタンバイ信号の振幅電圧よりも小さいことを特徴とする半導体装置。
請求項１において、
前記カレントミラー回路は、ｐチャネル型のトランジスタで構成され、
前記差動増幅回路および前記スイッチ回路は、ｎチャネル型のトランジスタで構成される、ことを特徴とする半導体装置。
請求項１または請求項２において、
前記スタンバイ信号の振幅電圧は、前記第２のバッファ回路の出力信号の振幅電圧よりも小さいことを特徴とする半導体装置。
請求項１乃至請求項３のいずれか一において、
前記スイッチ回路は、前記差動増幅回路に含まれるトランジスタのゲートをプルダウン又はプルアップする機能を有することを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一項において、
前記スイッチ回路に含まれるトランジスタのチャネル幅は、前記カレントミラー回路又は前記差動増幅回路に含まれるトランジスタのチャネル幅よりも小さいことを特徴とする半導体装置。
請求項１乃至５のいずれか一に記載の半導体装置を備えたディスプレイインターフェースと、
表示パネルと、を有する表示モジュール。
請求項６に記載の表示モジュールと、
操作ボタンと、を有する電子機器。