JP6995481B2 - ソースドライバ - Google Patents

Description

本発明の一態様は、半導体装置、表示パネル、及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。別の一例としては、半導体素子を有する回路は、半導体装置である。別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。

フレームメモリとソースドライバとをＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の内部に混載したソースドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が知られている（例えば、特許文献１を参照）。フレームメモリには、一般的にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられている。

米国特許出願公開第２００８／０１８６２６６号明細書

ソースドライバＩＣは、フレームメモリを有することで、ホストとの間のデータの送受信を減らせるため、電力を削減することができる。しかしながら、ＳＲＡＭに記憶されるデータは、デジタルデータである。したがってソースドライバＩＣは、デジタルデータをアナログデータに変換する分の電力が削減できない。

また画素数の増加に伴って、ＳＲＡＭに保持するデータ量が増大している。このデータ量の増加に対応するため、セル面積の縮小を図るべく、ＳＲＡＭを構成するトランジスタの微細化が進んでいる。トランジスタの微細化によって、リーク電流が増大する問題といった別の問題が生じる。そのため、ＳＲＡＭを用いたフレームメモリを混載したソースドライバＩＣは、消費電力が増加するといった問題が生じる。

またＳＲＡＭは、トランジスタ数が多く、セル面積が大きい。そのため、ＳＲＡＭを用いたフレームメモリを混載したソースドライバＩＣは、チップ面積の増加を招くといった問題が生じる。

本発明の一態様は、既存のソースドライバＩＣとして機能する半導体装置とは異なる構成を有する、新規な半導体装置、表示パネル、及び電子機器を提供することを課題の一とする。または、本発明の一態様は、低消費電力化が図られた、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、チップ面積の縮小が図られた、新規な構成の半導体装置等を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、デジタルアナログ変換回路と、フレームメモリと、を有し、フレームメモリは、サンプルホールド回路と、補正回路と、ソースフォロワ回路と、を有し、サンプルホールド回路は、デジタルアナログ変換回路が出力するアナログ電圧を保持する機能を有し、補正回路は、サンプルホールド回路に保持されたアナログ電圧を補正する機能を有し、ソースフォロワ回路は、補正されたアナログ電圧を出力する機能を有し、サンプルホールド回路、補正回路、およびソースフォロワ回路は、それぞれ第１のトランジスタを有し、第１のトランジスタは、半導体層に酸化物半導体層を有する半導体装置である。

本発明の一態様は、デジタルアナログ変換回路と、フレームメモリと、バッファ回路と、を有し、フレームメモリは、サンプルホールド回路と、補正回路と、ソースフォロワ回路と、を有し、サンプルホールド回路は、デジタルアナログ変換回路が出力するアナログ電圧を保持する機能を有し、補正回路は、サンプルホールド回路に保持されたアナログ電圧を補正する機能を有し、ソースフォロワ回路は、補正されたアナログ電圧をバッファ回路に出力する機能を有し、サンプルホールド回路、補正回路、およびソースフォロワ回路は、それぞれ第１のトランジスタを有し、第１のトランジスタは、半導体層に酸化物半導体層を有する半導体装置である。

本発明の一態様は、デジタルアナログ変換回路と、フレームメモリと、バッファ回路と、を有し、フレームメモリは、サンプルホールド回路と、補正回路と、ソースフォロワ回路と、を有し、サンプルホールド回路は、デジタルアナログ変換回路が出力するアナログ電圧を保持する機能を有し、補正回路は、サンプルホールド回路に保持されたアナログ電圧を補正する機能を有し、ソースフォロワ回路は、補正されたアナログ電圧をバッファ回路に出力する機能を有し、サンプルホールド回路、補正回路、およびソースフォロワ回路は、それぞれ第１のトランジスタを有し、デジタルアナログ変換回路およびバッファ回路は、それぞれ第２のトランジスタを有し、第１のトランジスタは、半導体層に酸化物半導体層を有し、第２のトランジスタは、半導体層にシリコンを有する半導体装置である。

本発明の一態様において、第１のトランジスタを有する層は、第２のトランジスタを有する層の上層に設けられる半導体装置が好ましい。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。

本発明の一態様は、既存のソースドライバＩＣとして機能する半導体装置とは異なる構成を有する、新規な半導体装置、表示パネル、及び電子機器を提供することができる。または、本発明の一態様は、低消費電力化が図られた、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、チップ面積の縮小が図られた、新規な構成の半導体装置等を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置および動作の一例を説明する図。 動作の一例を説明する図。 動作の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置および動作の一例を説明する図。 半導体装置の一例を説明する図。 動作の一例を説明する図。 半導体装置および動作の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 表示パネルの一例を説明する図。 表示パネルの一例を説明する図。 表示パネルの一例を説明する図。 表示パネルの一例を説明する図。 表示パネルの一例を説明する図。 断面模式図の一例を説明する図。 断面模式図の一例を説明する図。 断面模式図の一例を説明する図。 酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ_４の結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 表示パネルの一例を説明する図。 表示モジュールの一例を説明する図。 電子機器の一例を説明する図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

（実施の形態１）
本実施の形態では、ソースドライバＩＣとしての機能を有する半導体装置の一例について説明する。

図１は半導体装置の構成を模式的に表したブロック図の一例である。

図１に示す半導体装置１００（図中、ＳＤＩＣと図示）は、インターフェース１０１（図中、Ｉ／Ｆと図示）、ロジック回路１０２（図中、ＬＯＧＩＣと図示）、ラッチ回路１０３（図中、ＬＡＴと図示）、デジタルアナログ変換回路１０４（図中、Ｄ／Ａと図示）、フレームメモリ１０５（図中、ＲＡＭと図示）およびバッファ回路１０６（図中、ＡＭＰと図示）を有する。

半導体装置１００には、ホストプロセッサ１１０（図中、Ｈｏｓｔと図示）から出力されるデジタル信号が入力される。半導体装置からは、表示装置１２０（図中、Ｄｉｓｐｌａｙと図示）にアナログ信号であるデータ信号を出力する。

インターフェース１０１は、ホストプロセッサ１１０から入力されるデジタル信号をデコードする機能を有する。

ロジック回路１０２は、デジタル信号を演算処理すること、あるいはシフトレジスタでラッチ回路１０３にデジタル信号を分配する、等の機能を有する。

ラッチ回路１０３は、表示装置の画素に出力する画像信号であるデジタル信号を保持する機能を有する。

デジタルアナログ変換回路１０４は、デジタル信号をアナログ信号に変換して出力する機能を有する。このアナログ信号は、フレームメモリ１０５の入力信号Ｄ_ＩＮである。

バッファ回路１０６は、入力されるアナログ信号の電流供給能力を高めて出力する機能を有する。バッファ回路１０６に入力されるアナログ信号は、フレームメモリ１０５の出力信号Ｄ_ＯＵＴである。バッファ回路１０６で電流供給能力を高められたアナログ信号は、表示装置１２０に出力される。

フレームメモリ１０５は、アナログ信号である入力信号Ｄ_ＩＮを保持する機能を有する。フレームメモリ１０５は、保持したアナログ信号をバッファ回路１０６に出力信号Ｄ_ＯＵＴとして出力する機能を有する。

フレームメモリ１０５が有するメモリセルは、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタ）を有する。ＯＳトランジスタは、オフ状態時に流れる電流であるオフ電流が低い。そのためＯＳトランジスタを有するフレームメモリ１０５では、アナログ信号に応じた電荷を保持することができる。そして該電荷に応じたアナログ信号を出力することができる。

図２は、図１における半導体装置１００のデジタルアナログ変換回路１０４、フレームメモリ１０５およびバッファ回路１０６、ならびに表示装置１２０のブロック図である。

図２において、表示装置１２０は、複数の画素１２１を図示している。図２において、画素１２１は、ｍ行ｎ列（ｍ、ｎは自然数）に配置している例を図示している。

図２において、フレームメモリ１０５は、複数のメモリセル１４０を図示している。図２において、メモリセル１４０は、画素１２１と同数である、ｍ行ｎ列に配置している例を図示している。

なおメモリセル１４０は、画素１２１の数以上に配置することが有効である。当該構成にすることで、各画素に供給するデータ信号に応じたアナログ信号をフレームメモリ１０５に保持させることができる。

図２において、フレームメモリ１０５は、デジタルアナログ変換回路１０４の出力信号である入力信号Ｄ_ＩＮ＿１乃至Ｄ_ＩＮ＿ｎが各列に入力される。図２において、フレームメモリ１０５は、バッファ回路１０６の入力信号である出力信号Ｄ_{ＯＵＴ＿１}乃至Ｄ_{ＯＵＴ＿ｎ}が各列に出力される。

図２に示すデジタルアナログ変換回路１０４およびバッファ回路１０６は、高速で動作することが要求される。そのため、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタ）を有することが好適である。一方、図２に示すフレームメモリ１０５は、上述したように、アナログ信号に応じた電荷を保持するためのＯＳトランジスタを有する。

そのため、デジタルアナログ変換回路１０４およびバッファ回路１０６と、フレームメモリ１０５と、は、別の層にそれぞれの回路を設けることができる。デジタルアナログ変換回路１０４およびバッファ回路１０６と、フレームメモリ１０５と、を別の層に設けたブロック図の模式図を図３に示す。

図３に図示するように、デジタルアナログ変換回路１０４およびバッファ回路１０６は、第１の層１４１に設けられる。また、フレームメモリ１０５は、第１の層１４１の上層にあたる第２の層１４２に設けられる。当該構成とすることで、ソースドライバＩＣとして機能する半導体装置１００は、フレームメモリ１０５以外の回路、例えばデジタルアナログ変換回路１０４、バッファ回路１０６が有するＳｉトランジスタの上に、フレームメモリ１０５が有するＯＳトランジスタを配置することができる。

フレームメモリ１０５のメモリセル１４０は、表示装置１２０の画素１２１の数に応じて設ける必要がある。そのため、フレームメモリ１０５が占める回路面積は増大する。上述したように、フレームメモリ１０５以外の回路の上層に、ＯＳトランジスタを有するフレームメモリを有する構成とすることで、フレームメモリ１０５が占める回路面積の増加が問題とならず、メモリセル数の増加に伴う回路面積の増加を小さいものとすることができる。

図４は、図２におけるフレームメモリ１０５のメモリセル１４０のブロック図である。図４に示すメモリセル１４０は、サンプルホールド回路１３１（図中、Ｓ／Ｈと図示）と、補正回路１３２（図中、ＣＯＲと図示）と、ソースフォロワ回路１３３（図中、Ｓ／Ｆと図示）と、を有する。入力信号Ｄ_ＩＮは、サンプルホールド回路１３１および補正回路１３２に与えられる。出力信号Ｄ_ＯＵＴは、ソースフォロワ回路１３３から出力される。

次いで図５（Ａ）は、図４におけるメモリセル１４０の具体的な回路構成の一例を示す図である。

図５（Ａ）に示すメモリセル１４０Ａは、トランジスタＭ１乃至Ｍ５、および容量素子Ｃ１、Ｃ２を有する。トランジスタＭ１乃至Ｍ５は、いずれもｎチャネル型トランジスタであるとして説明する。トランジスタＭ１、Ｍ３のゲートは、制御信号ＥＮ１を与える配線に接続される。トランジスタＭ２のゲートは、制御信号ＥＮ２を与える配線に接続される。図５（Ａ）において、容量素子Ｃ１の一方の電極をノードＮＤ１とする。図５（Ａ）において、容量素子Ｃ２の一方の電極をノードＮＤ２とする。トランジスタＭ５のゲートは、参照電圧Ｖ_ＲＥＦが与えられる。参照電圧Ｖ_ＲＥＦは、トランジスタＭ５に流れる電流を一定にするための電圧である。トランジスタＭ４のソースまたはドレインの一方には、電圧Ｖ_ＤＤが与えられる。トランジスタＭ５のソースまたはドレインの一方には、電圧Ｖ_ＳＳが与えられる。なお電圧Ｖ_ＤＤは電圧Ｖ_ＳＳより大きい。容量素子Ｃ２の他方の電極には、電圧Ｖ_０が与えられる。電圧Ｖ_０は、固定電圧であればよく、例えばグラウンド電圧（ＧＮＤ）が好ましい。

図５（Ｂ）は、図５（Ａ）の回路構成の動作を説明するためのタイミングチャートである。図５（Ｂ）では、制御信号ＥＮ１、制御信号ＥＮ２の信号波形を図示している。また図６（Ａ）、（Ｂ）および図７は、図５（Ｂ）に示すタイミングチャートにおける期間Ｐ１乃至Ｐ３での各トランジスタＭ１乃至Ｍ５、およびノードＮＤ１、ＮＤ２の電圧について説明するための図である。

第１の期間Ｐ１において、制御信号ＥＮ１をハイレベル、制御信号ＥＮ２をローレベルとする。このときの各トランジスタの状態を図６（Ａ）に図示する。トランジスタＭ１、Ｍ３は、導通状態となる。トランジスタＭ２は、非導通状態となる。図６（Ａ）で非導通状態のトランジスタには、バツ印を付している。

トランジスタＭ１が導通状態となることで、ノードＮＤ１は入力信号Ｄ_ＩＮである電圧Ｖ_ＤＡＴＡとなる。

トランジスタＭ４、Ｍ５は、トランジスタＭ５に流れる電流が流れる。トランジスタＭ４のゲートとソースとの間の電圧（ゲートソース間電圧ともいう）は、前述の電流を流すための電圧が加わる。図６（Ａ）中、トランジスタＭ４のゲートソース間電圧をＶ_ＧＳとして図示している。このとき、出力信号Ｄ_ＯＵＴの電圧は、電圧（Ｖ_ＤＡＴＡ－Ｖ_ＧＳ）となる。トランジスタＭ３が導通状態となることで、ノードＮＤ２は電圧（Ｖ_ＤＡＴＡ－Ｖ_ＧＳ）となる。

第２の期間Ｐ２において、制御信号ＥＮ１をローレベル、制御信号ＥＮ２をハイレベルとする。このときの各トランジスタの状態を図６（Ｂ）に図示する。トランジスタＭ２は、導通状態となる。トランジスタＭ１、Ｍ３は、非導通状態となる。図６（Ｂ）で非導通状態のトランジスタには、バツ印を付している。

トランジスタＭ２が導通状態となることで、ノードＮＤ２は電圧（Ｖ_ＤＡＴＡ－Ｖ_ＧＳ）から電圧Ｖ_ＤＡＴＡとなる。このときトランジスタＭ１は非導通状態であるため、ノードＮＤ１は電気的に浮遊状態である。そのためノードＮＤ１の電圧は、ノードＮＤ２の電圧（Ｖ_ＤＡＴＡ－Ｖ_ＧＳ）から電圧Ｖ_ＤＡＴＡへの変化に伴って上昇する。容量素子Ｃ１の容量成分が、ノードＮＤ１の容量成分より十分大きければ、ノードＮＤ１の電圧は電圧（Ｖ_ＤＡＴＡ＋Ｖ_ＧＳ）まで上昇する。トランジスタＭ４のＶ_ＧＳは変化しないため、出力信号Ｄ_ＯＵＴの電圧は、電圧Ｖ_ＤＡＴＡとなり、入力信号Ｄ_ＩＮの電圧Ｖ_ＤＡＴＡに補正することができる。

第３の期間Ｐ３において、制御信号ＥＮ１をローレベル、制御信号ＥＮ２をローレベルとする。このときの各トランジスタの状態を図７に図示する。トランジスタＭ１乃至Ｍ３は、非導通状態となる。図７で非導通状態のトランジスタには、バツ印を付している。

トランジスタＭ１乃至Ｍ３が非導通状態となることで、ノードＮＤ１およびＮＤ２の電圧は、それぞれ電圧（Ｖ_ＤＡＴＡ＋Ｖ_ＧＳ）、電圧Ｖ_ＤＡＴＡに保持される。トランジスタＭ４のＶ_ＧＳは変化しないため、出力信号Ｄ_ＯＵＴの電圧は、電圧Ｖ_ＤＡＴＡとなり、入力信号Ｄ_ＩＮの電圧Ｖ_ＤＡＴＡに補正した電圧を出力し続けることができる。

上述したように、フレームメモリ１０５が有するメモリセルは、ＯＳトランジスタを有する。つまりトランジスタＭ１乃至Ｍ５は、いずれもＯＳトランジスタである。ＯＳトランジスタは、オフ状態時に流れる電流であるオフ電流が低い。そのためトランジスタＭ１乃至Ｍ３が非導通状態となることで、ノードＮＤ１およびＮＤ２の電圧をそれぞれ電圧（Ｖ_ＤＡＴＡ＋Ｖ_ＧＳ）、電圧Ｖ_ＤＡＴＡに保持し続けることができる。そして該電圧に応じたアナログ信号である電圧Ｖ_ＤＡＴＡを出力することができる。

なお図５（Ａ）で説明したメモリセル１４０Ａは、図８（Ａ）に示すメモリセル１４０Ｂとすることもできる。図８（Ａ）では、ノードＮＤ１およびＮＤ２の電圧を保持するトランジスタＭ１乃至Ｍ３に閾値電圧を制御するためのバックゲート電極を有する構成を示している。トランジスタＭ１乃至Ｍ３のバックゲート電極には、閾値電圧を制御するための固定電圧、たとえば電圧Ｖ_０を与えることで閾値電圧を制御することができる。閾値電圧を制御することにより、例えば、バックゲート電極に加える電圧を、閾値電圧をプラスシフトする電圧として、オフ電流をより確実に小さくすることができる。

別の変化例として、図８（Ｂ）に示すメモリセル１４０Ｃでは、一定の電流を流すトランジスタＭ４、Ｍ５にバックゲート電極を有する構成を示している。トランジスタＭ４、Ｍ５のバックゲート電極には、ゲート電極と同じ電圧を与える構成とすることで、チャネル形成領域の上下の電極から電界が加わるため、トランジスタＭ４、Ｍ５のサイズを大きくすることなく、流れる電流量を増加させることができる。

図９は、図２における半導体装置１００のブロック図に、フレームメモリ１０５の動作を制御するための駆動回路１４３を追加した図である。なお図９では、表示装置１２０を省略している。

駆動回路１４３は、行［１］乃至［ｍ］毎にメモリセル１４０の動作を制御する。駆動回路１４３は、例えば、シフトレジスタを有する。表示装置１２０の画素を制御するゲートドライバと同様に、行ごとに一括してデータ信号の書き込み、保持、および読み出しを制御することができる。

なおフレームメモリ１０５に保持するデータ信号は、表示する画像が連続するフレーム毎に異なる場合、そのままデジタルアナログ変換回路１０４が出力するデータ信号を表示装置１２０に出力することになる。そのため、フレームメモリ１０５とバッファ回路１０６との間に、図１０に示すように切り替え回路１４４を設けることが好ましい。

切り替え回路１４４は、表示する画像が連続するフレーム毎に異なる場合、デジタルアナログ変換回路１０４が出力するデータ信号をバッファ回路１０６に出力するように切り替える。また切り替え回路１４４は、表示する画像が連続するフレーム毎に同じ場合、フレームメモリ１０５が出力するデータ信号をバッファ回路１０６に出力するように切り替える。そのため、インターフェース１０１、ロジック回路１０２、ラッチ回路１０３およびデジタルアナログ変換回路１０４を動作するために必要な電力を削減でき、半導体装置１００における低消費電力化を図ることができる。

フレームメモリ１０５が出力するデータ信号を止める場合のメモリセルの回路構成について図１１（Ａ）に示す。図１１（Ａ）に示すメモリセル１４０Ｄは、図５（Ａ）に示すメモリセル１４０Ａの回路構成にトランジスタＭ６、Ｍ７を追加した構成に相当する。トランジスタＭ６、Ｍ７は、トランジスタＭ１乃至Ｍ５と同様に、いずれもｎチャネル型トランジスタであるとして説明する。

トランジスタＭ６、Ｍ７のゲートは、制御信号ＥＮ３を与える配線に接続される。トランジスタＭ６、Ｍ７は、ソースフォロワ回路１３３の電流が流れる経路にそれぞれ配置される。

図１１（Ｂ）は、図１１（Ａ）の回路構成の動作を説明するためのタイミングチャートである。図１１（Ｂ）では、制御信号ＥＮ１、制御信号ＥＮ２、および制御信号ＥＮ３の信号波形を図示している。

図１１（Ｂ）に示す期間Ｐ１乃至Ｐ３での動作は、図５（Ｂ）と概ね同様である。具体的には、期間Ｐ１、Ｐ２において、制御信号ＥＮ３をハイレベルとし、図５（Ｂ）と同じ動作を行う。そして、それ以外の期間Ｐ３では、制御信号ＥＮ３をローレベルとし、ソースフォロワ回路１３３の電流が流れる経路でトランジスタＭ６、Ｍ７が非導通状態となるように制御する。

上述したように、フレームメモリ１０５が有するメモリセルは、ＯＳトランジスタを有する。つまりトランジスタＭ１乃至Ｍ７は、いずれもＯＳトランジスタである。ＯＳトランジスタは、オフ状態時に流れる電流であるオフ電流が低い。そのためトランジスタＭ１乃至Ｍ３が非導通状態となることで、ノードＮＤ１およびＮＤ２の電圧をそれぞれ電圧（Ｖ_ＤＡＴＡ＋Ｖ_ＧＳ）、電圧Ｖ_ＤＡＴＡに保持し続けることができる。そして該電圧に応じたアナログ信号である電圧Ｖ_ＤＡＴＡを出力することができる。

なお図１１（Ａ）で説明したメモリセル１４０Ｄは、同じ列にあるメモリセル間において、トランジスタＭ５を共有することができる。図１２では、同じ列に設けられるメモリセル１４０Ｄ＿１とメモリセル１４０Ｄ＿２とでトランジスタＭ５を共有する回路構成を図示している。

なおメモリセル１４０Ｄ＿１は、１行目のメモリセルに対応する入力信号Ｄ_ＩＮ＿１［１］の入力および保持、ならびに出力信号Ｄ_{ＯＵＴ＿１}［１］の出力を行う。メモリセル１４０Ｄ＿２は、２行目のメモリセルに対応する入力信号Ｄ_ＩＮ＿１［２］の入力および保持、ならびに出力信号Ｄ_{ＯＵＴ＿１}［２］の出力を行う。制御信号ＥＮ１［１］、ＥＮ２［１］、ＥＮ３［１］は、メモリセル１４０Ｄ＿１の動作を制御する信号である。制御信号ＥＮ１［２］、ＥＮ２［２］、ＥＮ３［２］は、メモリセル１４０Ｄ＿２の動作を制御する信号である。

図１３は、図１１（Ａ）の回路構成の動作を説明するためのタイミングチャートである。図１３では、制御信号ＥＮ１［１］、ＥＮ２［１］、ＥＮ３［１］、制御信号ＥＮ１［２］、ＥＮ２［２］、ＥＮ３［２］の信号波形を図示している。

なお図５（Ａ）で説明したメモリセル１４０Ａは、図１４（Ａ）に示すメモリセル１４０Ｅとすることもできる。図１４（Ａ）では、ノードＮＤ２に容量素子Ｃ３の一方の電極を接続する構成を示している。容量素子Ｃ３の他方の電極は、制御信号ＥＮ２＿Ｂを与える配線に接続される。制御信号ＥＮ２＿Ｂは、制御信号ＥＮ２の反転信号である。

図１４（Ｂ）は、図１４（Ａ）の回路構成の動作を説明するためのタイミングチャートである。図１４（Ｂ）では、制御信号ＥＮ１、制御信号ＥＮ２、および制御信号ＥＮ２＿Ｂの信号波形を図示している。

図１４（Ａ）、（Ｂ）に示す構成では、第２の期間Ｐ２において、制御信号ＥＮ２をハイレベルからローレベルとする際、ノードＮＤ２とトランジスタＭ２との寄生容量による電圧の低下を抑制できる。具体的には、第２の期間Ｐ２において、制御信号ＥＮ２＿Ｂをローレベルからハイレベルとし、ノードＮＤ２の電圧の低下分を上昇させることができる。そのため、電気的に浮遊状態であるノードＮＤ１の電圧は電圧（Ｖ_ＤＡＴＡ＋Ｖ_ＧＳ）まで上昇しやすくすることができる。

また別の構成として図１５に示すメモリセル１４０Ｆでは、図１４（Ａ）の回路構成における容量素子Ｃ３をトランジスタＭ８のゲート容量に置き換えた構成を示している。

また別の構成として図１６に示すメモリセル１４０Ｇでは、図１４（Ａ）の回路構成で追加した構成を、図１１（Ａ）の回路構成に適用した構成を示している。

また別の構成として図１７に示すメモリセル１４０Ｈでは、図１５の回路構成で追加した構成を、図１１（Ａ）の回路構成に適用した構成を示している。

以上説明したように、本発明の一態様の構成は、低消費電力化が図られた半導体装置とすることができる。また、チップ面積の縮小された半導体装置とすることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明した、ソースドライバＩＣとして機能する半導体装置と、当該半導体装置によって動作する表示パネル、およびその変形例について説明する。

図１８のブロック図では、半導体装置１００、ホストプロセッサ１１０、ゲートドライバ１５０（図中、ＧＤと図示）および表示装置１２０を図示している。図１８では、表示装置１２０中に複数の走査線ＸＬ、複数の信号線ＹＬ、および画素１２１を示している。半導体装置１００は、実施の形態１の図１で説明した構成と同様である。

ゲートドライバ１５０は、走査線ＸＬに走査信号を与える機能を有する。ソースドライバＩＣとして機能する半導体装置１００は、信号線ＹＬにアナログ信号であるデータ信号を与える機能を有する。

表示装置１２０は、走査線ＸＬ、及び信号線ＹＬが概略直交するように設けられている。走査線ＸＬと信号線ＹＬの交差部には、画素１２１が設けられる。なお画素１２１の配置は、カラー表示であれば、ＲＧＢ（赤緑青）の各色に対応した画素が順に設けられる。なお、ＲＧＢの画素の配列は、ストライプ配列、モザイク配列、デルタ配列等適宜用いることができる。ＲＧＢに限らず、白あるいは黄といった色を追加してカラー表示を行う構成としてもよい。

なお表示装置１２０にタッチセンサの機能を付加する場合、図１９に示す半導体装置１００Ａのようにタッチセンサ１６０を追加する構成とすればよい。なおタッチセンサ１６０を表示装置１２０と組み合わせてインセル型のタッチパネルとすることも可能である。なおタッチセンサ１６０で得られる信号は、半導体装置１００の構成にタッチセンサ駆動回路１８１を加えた半導体装置１００Ａで処理する構成とすることができる。なお図１９の構成において、タッチセンサの駆動と、表示装置の駆動と、は、異なるタイミングで制御することで、ノイズによるタッチセンサの誤作動を低減することができる。

図２０のブロック図における半導体装置１００Ｂは、演算装置１８２を有する。演算装置１８２は、データを演算処理する機能を有する。演算処理の一例としては、画像の回転処理、バックライトの点灯制御、または超解像処理等を行うことができる。半導体装置１００に演算装置１８２を搭載する構成とすることで、より高性能な半導体装置とすることができる。

図２１（Ａ）のブロック図における半導体装置１００Ｃは、ＦＰＧＡ１８３を有する。ＦＰＧＡ１８３は、コンフィギュレーションデータに応じてデータを演算処理する機能を有する。演算処理の一例としては、上述した演算装置１８２と同様に、画像の回転処理、バックライトの点灯制御、または超解像処理等を行うことができる。

図２１（Ｂ）は、コンフィギュレーションデータを記憶するコンフィギュレーションメモリを説明するためのブロック図である。例えば、ロジックエレメント１８５間の接続を制御する切り替えスイッチ１８４の導通状態は、コンフィギュレーションメモリ１８６によって制御される。図２１（Ｃ）には、コンフィギュレーションメモリ１８６に適用可能な回路構成の一例を示す。コンフィギュレーションメモリ１８６は、トランジスタ１８７、１８８を有し、フローティングノードＦＮにコンフィギュレーションデータに応じた電荷を保持させる。フローティングノードＦＮの電圧にしたがって、トランジスタ１８８の導通状態を切り替えて、切り替えスイッチ１８４の機能を実現することができる。図２１（Ｃ）の回路構成は、上記実施の形態１で説明したメモリセル１４０と同様にすることができ、この場合酸化物半導体を有するトランジスタ１８７とすることが有効である。当該構成とすることで、メモリセル１４０と同じ工程で、ＦＰＧＡ１８３のコンフィギュレーションメモリ１８６を作製することができる。

次いで画素１２１の構成例について、図２２（Ａ）、（Ｂ）に一例を示し説明する。

図２２（Ａ）の画素１６２Ａは、液晶表示装置が有する画素の一例であり、トランジスタ１９１、キャパシタ１９２、及び液晶素子１９３を有する。

トランジスタ１９１は、液晶素子１９３と信号線ＹＬとの接続を制御するスイッチング素子としての機能を有する。トランジスタ１９１は、走査線ＸＬを介して、そのゲートから入力される走査電圧により導通状態が制御される。

キャパシタ１９２は、一例として、導電層を積層して形成される素子である。

液晶素子１９３は、一例として、共通電極、画素電極及び液晶層で構成される素子である。共通電極と画素電極間に形成される電界の作用により液晶層の液晶材料の配向が変化される。

図２２（Ｂ）の画素１６２Ｂは、ＥＬ表示装置が有する画素の一例であり、トランジスタ１９４、トランジスタ１９５、及びＥＬ素子１９６を有する。なお図２２（Ｂ）では、走査線ＸＬ及び信号線ＹＬに加えて、電流供給線ＺＬを図示している。電流供給線ＺＬは、ＥＬ素子１９６に電流を供給するための配線である。

トランジスタ１９４は、トランジスタ１９５のゲートと信号線ＹＬとの接続を制御するスイッチング素子としての機能を有する。トランジスタ１９４は、走査線ＸＬを介して、そのゲートから入力される走査電圧により導通状態が制御される。

トランジスタ１９５は、ゲートに印加される電圧に従って、電流供給線ＺＬとＥＬ素子１９６との間に流れる電流を制御する機能を有する。

ＥＬ素子１９６は、一例として、電極に挟持された発光層で構成される素子である。ＥＬ素子１９６は、発光層を流れる電流量に従って輝度を制御することができる。

（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の断面構造の一例について、図２３乃至図３５を参照して説明する。

先の実施の形態に示す半導体装置は、シリコンなどを用いたトランジスタ（Ｓｉトランジスタ）を有する層、酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）を有する層、および配線層を積層して設けることで形成することができる。

＜半導体装置の層構造について＞
図２３には、半導体装置の層構造の模式図を示す。トランジスタ層１０、配線層２０、トランジスタ層３０、および配線層４０が順に重なって設けられる。一例として示す配線層２０は、配線層２０Ａ、配線層２０Ｂを有する。また配線層４０は、複数の配線層４０Ａ、配線層４０Ｂを有する。配線層２０および／または配線層４０は、絶縁体を挟んで導電体を配置することでキャパシタを形成することができる。

トランジスタ層１０は、複数のトランジスタ１２を有する。トランジスタ１２は、半導体層１４およびゲート電極１６を有する。半導体層１４は、島状に加工されたものを図示しているが、半導体基板を素子分離して得られる半導体層であってもよい。またゲート電極１６は、トップゲート型を図示したが、ボトムゲート型またはダブルゲート型、デュアルゲート型等としてもよい。

配線層２０Ａおよび配線層２０Ｂは、絶縁層２４に設けられた開口に埋め込んだ配線２２を有する。配線２２は、トランジスタ等の素子間を接続するための配線としての機能を有する。

トランジスタ層３０は、複数のトランジスタ３２を有する。トランジスタ３２は、半導体層３４およびゲート電極３６を有する。半導体層３４は、島状に加工されたものを図示しているが、半導体基板を素子分離して得られる半導体層であってもよい。またゲート電極３６は、トップゲート型を図示したが、ボトムゲート型またはダブルゲート型、デュアルゲート型等としてもよい。

配線層４０Ａおよび配線層４０Ｂは、絶縁層４４に設けられた開口に埋め込んだ配線４２を有する。配線４２は、トランジスタ等の素子間を接続するための配線としての機能を有する。

半導体層１４は、半導体層３４とは異なる半導体材料である。一例としては、トランジスタ１２はＳｉトランジスタであり、トランジスタ３２はＯＳトランジスタであるとすると、半導体層１４の半導体材料はシリコンであり、半導体層３４の半導体材料は、酸化物半導体である。

［構成例］
半導体装置の断面図の一例を図２４（Ａ）に示す。図２４（Ｂ）は、図２４（Ａ）を構成の一部を拡大したものである。

図２４（Ａ）に示す半導体装置は、キャパシタ３００と、トランジスタ４００と、トランジスタ５００と、を有している。

キャパシタ３００は、絶縁体６０２上に設けられ、導電体６０４と、絶縁体６１２と、導電体６１６とを有する。

導電体６０４は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、プラグや配線などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

絶縁体６１２は、導電体６０４の側面および上面を覆うように設けられる。絶縁体６１２には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。

導電体６１６は、絶縁体６１２を介して、導電体６０４の側面および上面を覆うように設けられる。

なお、導電体６１６は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

キャパシタ３００が有する導電体６１６は、絶縁体６１２を介して、導電体６０４の側面および上面を覆う構成とすることで、キャパシタの投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。

トランジスタ５００は、基板３０１上に設けられ、導電体３０６、絶縁体３０４、基板３０１の一部からなる半導体領域３０２、およびソース領域またはドレイン領域として機能する低抵抗領域３０８ａおよび低抵抗領域３０８ｂを有する。

トランジスタ５００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

半導体領域３０２のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３０８ａ、および低抵抗領域３０８ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。

低抵抗領域３０８ａ、および低抵抗領域３０８ｂは、半導体領域３０２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。

ゲート電極として機能する導電体３０６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。

なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

また、図２４（Ａ）に示すトランジスタ５００はチャネルが形成される半導体領域３０２（基板３０１の一部）が凸形状を有する。また、半導体領域３０２の側面および上面を、絶縁体３０４を介して、導電体３０６が覆うように設けられている。なお、導電体３０６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ５００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。

なお、図２４（Ａ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、図２５（Ａ）に示すようにトランジスタ５００Ａの構成を、プレーナ型として設けてもよい。

トランジスタ５００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が、順に積層して設けられている。

絶縁体３２２はその下方に設けられるトランジスタ５００などによって生じる段差を平坦化する平坦化膜として機能する。絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。

絶縁体３２４は、基板３０１、またはトランジスタ５００などから、トランジスタ４００が設けられる領域に、水素や不純物が拡散しないように、バリア膜として機能する。例えば、絶縁体３２４には、窒化シリコンなどの窒化物を用いればよい。

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６にはキャパシタ３００、またはトランジスタ４００と電気的に接続する導電体３２８、導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。なお、後述するが、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。特に、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。上記のような材料を用いることで配線抵抗を低くすることができる。

絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２４（Ａ）において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６、および導電体３５８が埋め込まれている。導電体３５６、および導電体３５８はプラグ、または配線として機能を有する。

なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６および導電体３５８は、水素に対するバリア性を有する導電体を用いることが好ましい。水素に対するバリア性を有する絶縁体３５０が有する開口部には、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５００とトランジスタ４００とは、バリア層により分離することができ、トランジスタ５００からトランジスタ４００への水素の拡散を抑制することができる。

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５００からの水素の拡散を抑制することができる。

絶縁体３５４の上方には、トランジスタ４００が設けられている。なお、トランジスタ４００の拡大図を図２４（Ｂ）に示す。なお、図２４（Ｂ）に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

トランジスタ４００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ４００は、オフ電流が小さいため、これを半導体装置のフレームメモリに用いることにより長期にわたり記憶内容を保持することが可能である。

絶縁体３５４上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６が、順に積層して設けられている。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及び導電体２０５等が埋め込まれている。なお、導電体２１８は、キャパシタ３００、またはトランジスタ５００と電気的に接続するプラグ、または配線としての機能を有する。導電体２０５は、トランジスタ４００のゲート電極としての機能を有する。

絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６のいずれかを、酸素や水素に対してバリア性のある物質を用いることが好ましい。特に、トランジスタ４００に酸化物半導体を用いる場合、トランジスタ４００近傍の層間膜などに、酸素過剰領域を有する絶縁体を設けることで、トランジスタ４００の信頼性を向上させることができる。従って、トランジスタ４００近傍の層間膜から、効率的にトランジスタ４００へ拡散させるために、トランジスタ４００と層間膜の上下を、水素及び酸素に対するバリア性を有する層で挟む構造とするとよい。

例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを用いるとよい。なお、バリア性を有する膜を積層することで、当該機能をより確実にすることができる。

絶縁体２１６上には、絶縁体２２０、絶縁体２２２、および絶縁体２２４が順に積層して設けられている。また、絶縁体２２０、絶縁体２２２、および絶縁体２２４には導電体２４４の一部が埋め込まれている。なお、導電体２１８は、キャパシタ３００、またはトランジスタ５００と電気的に接続するプラグ、または配線として機能を有する。

絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ４００のチャネル領域が形成される酸化物２３０に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２０と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。

絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。

絶縁体２２０及び絶縁体２２４の間に、ｈｉｇｈ－ｋ材料を含む絶縁体２２２を有することで、特定の条件で絶縁体２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体２２２が負に帯電する場合がある。

例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、酸化物２３０から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。

絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ４００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。

また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。

また、絶縁体２２２には、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。

酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃは、Ｉｎ－Ｍ－Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）等の金属酸化物で形成される。また、酸化物２３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。以下において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃをまとめて酸化物２３０という場合がある。

以下に、本発明に係る酸化物２３０について説明する。

酸化物２３０に用いる酸化物としては、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

まず、図２６（Ａ）、図２６（Ｂ）、および図２６（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２６には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

図２６（Ａ）、図２６（Ｂ）、および図２６（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表す。

また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。

また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１－γ）の原子数比（－１≦γ≦１）となるラインを表す。また、図２６（Ａ）、図２６（Ｂ）、および図２６（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。

図２６（Ａ）および図２６（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。

一例として、図２７に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ_４の結晶構造を示す。また、図２７は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ_４の結晶構造である。なお、図２７に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。

ＩｎＭＺｎＯ_４は、層状の結晶構造（層状構造ともいう）をとり、図２７に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。

また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。

［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。

ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。

例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。

また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。

また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。

一方、酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図２６（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。

従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２６（Ａ）の領域Ａで示される原子数比を有することが好ましい。

また、図２６（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。

なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。

続いて、上記酸化物をトランジスタに用いる場合について説明する。

なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上とすればよい。

なお、高純度真性または実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

ここで、酸化物中における各不純物の影響について説明する。

酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

不純物が十分に低減された酸化物をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。

続いて、該酸化物を２層構造、または３層構造とした場合について述べる。酸化物Ｓ１、酸化物Ｓ２、および酸化物Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物Ｓ１および酸化物Ｓ２の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物Ｓ２および酸化物Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、について、図２８を用いて説明する。

図２８（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２８（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２８（Ｃ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。

酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位と、酸化物Ｓ１、酸化物Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上であり、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物Ｓ１、酸化物Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上であり、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。

図２８（Ａ）、図２８（Ｂ）、および図２８（Ｃ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、または酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、および酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。

酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、および酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図２６（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図２６（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。

特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１および酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。

導電体２４０ａ、および導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。

導電体２４０ａ、および導電体２４０ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、タンタル膜または窒化タンタル膜を積層する二層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。

絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

また、絶縁体２５０として、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。

なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ４００は、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ４００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。

ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。

また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。

絶縁体２８０は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。

加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

また、トランジスタ４００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

また、導電体２６０を覆うように、絶縁体２７０を設けてもよい。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止するため、絶縁体２７０は、酸素に対してバリア性を有する物質を用いる。当該構成とすることで、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物２３０へと供給することができる。

絶縁体２８０上には、絶縁体２８２、および絶縁体２８４が順に積層して設けられている。また、絶縁体２８０、絶縁体２８２、および絶縁体２８４には、導電体２４４、導電体２４６ａ、及び導電体２４６ｂ等が埋め込まれている。なお、導電体２４４は、キャパシタ３００、またはトランジスタ５００と電気的に接続するプラグ、または配線として機能を有する。導電体２４６ａ、及び導電体２４６ｂは、キャパシタ３００、またはトランジスタ４００と電気的に接続するプラグ、または配線として機能を有する。

絶縁体２８２、および絶縁体２８４のいずれか、または両方に、酸素や水素に対してバリア性のある物質を用いることが好ましい。当該構成とすることで、トランジスタ４００近傍の層間膜から脱離する酸素を、効率的にトランジスタ４００へ、拡散させることができる。

絶縁体２８４の上方には、キャパシタ３００が設けられている。

絶縁体６０２上には、導電体６０４、および導電体６２４が設けられている。なお、導電体６２４は、トランジスタ４００、またはトランジスタ５００と電気的に接続するプラグ、または配線として機能を有する。

導電体６０４上に絶縁体６１２、絶縁体６１２上に導電体６１６が設けられている。また、導電体６１６は、絶縁体６１２を介して、導電体６０４の側面を覆っている。つまり、導電体６０４の側面においても、容量として機能するため、キャパシタの投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。

なお、絶縁体６０２は、少なくとも導電体６０４、と重畳する領域に設けられていればよい。例えば、図２５（Ｂ）に示すキャパシタ３００Ａのように、絶縁体６０２を、導電体６０４、及び導電体６２４と重畳する領域にのみ設け、絶縁体６０２と、絶縁体６１２とが接する構造としてもよい。

導電体６１６上には、絶縁体６２０、および絶縁体６２２が順に積層して設けられている。また、絶縁体６２０、絶縁体６２２、および絶縁体６０２には導電体６２６、および導電体６２８が埋め込まれている。なお、導電体６２６、および導電体６２８は、トランジスタ４００、またはトランジスタ５００と電気的に接続するプラグ、または配線として機能を有する。

また、キャパシタ３００を覆う絶縁体６２０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

以上が構成例についての説明である。

［作製方法例］
以下では、上記構成例で示した半導体装置の作製方法の一例について、図２９乃至図３５を用いて説明する。

まず、基板３０１を準備する。基板３０１としては、半導体基板を用いる。例えば、単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板などを用いることができる。また、基板３０１として、ＳＯＩ基板を用いてもよい。以下では、基板３０１として単結晶シリコンを用いた場合について説明する。

続いて、基板３０１に素子分離層を形成する。素子分離層はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成すればよい。

なお、同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、基板３０１の一部にｎウェルまたはｐウェルを形成してもよい。例えば、ｎ型の基板３０１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェルを形成し、同一基板上にｎ型のトランジスタとｐ型のトランジスタを形成してもよい。

続いて、基板３０１上に絶縁体３０４となる絶縁体を形成する。例えば、表面窒化処理後に酸化処理を行い、シリコンと窒化シリコン界面を酸化して酸化窒化シリコン膜を形成してもよい。例えばＮＨ_３雰囲気中で７００℃にて熱窒化シリコン膜を表面に形成後に酸素ラジカル酸化を行うことで酸化窒化シリコン膜が得られる。

当該絶縁体は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜することにより形成してもよい。

続いて、導電体３０６となる導電膜を成膜する。導電膜としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。なお、導電体３０６の仕事関数を定めることで、トランジスタ５００のしきい値電圧を調整することができるため、導電膜の材料は、トランジスタ５００に求められる特性に応じて、適宜選択するとよい。

導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

続いて、当該導電膜上にリソグラフィ法等を用いてレジストマスクを形成し、当該導電膜の不要な部分を除去する。その後、レジストマスクを除去することにより、導電体３０６を形成することができる。

ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、リソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、リソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。

レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ－ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。

また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下方の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上方に設けられるレジストマスクの厚さのばらつきを低減できる。また、特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ－Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。

導電体３０６の形成後、導電体３０６の側面を覆うサイドウォールを形成してもよい。サイドウォールは、導電体３０６の厚さよりも厚い絶縁体を成膜した後に、異方性エッチングを施し、導電体３０６の側面部分のみ当該絶縁体を残存させることにより形成できる。

サイドウォールの形成時に絶縁体３０４となる絶縁体も同時にエッチングされることにより、導電体３０６およびサイドウォールの下部に絶縁体３０４が形成される。または、導電体３０６を形成した後に導電体３０６、または導電体３０６を加工するためのレジストマスクをエッチングマスクとして当該絶縁体をエッチングすることにより絶縁体３０４を形成してもよい。この場合、導電体３０６の下部に絶縁体３０４が形成される。または、当該絶縁体に対してエッチングによる加工を行わずに、そのまま絶縁体３０４として用いることもできる。

続いて、基板３０１の導電体３０６（およびサイドウォール）が設けられていない領域にリンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を添加する。

続いて、絶縁体３２０を形成した後、上述した導電性を付与する元素の活性化のための加熱処理を行う。

絶縁体３２０は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。また、酸素と水素を含む窒化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を多くすることができるため好ましい。また、ＴＥＯＳ（Ｔｅｔｒａ－Ｅｔｈｙｌ－Ｏｒｔｈｏ－Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いることもできる。

絶縁体３２０は、例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下にて、例えば、４００℃以上でかつ基板の歪み点未満で行うことができる。

この段階でトランジスタ５００が形成される。

続いて、絶縁体３２０上に絶縁体３２２を形成する。絶縁体３２２は、絶縁体３２０と同様の材料および方法で作成することができる。また、絶縁体３２２の上面を、ＣＭＰ法等を用いて平坦化する（図２９（Ａ））。

続いて、絶縁体３２０、および絶縁体３２２に、低抵抗領域３０８ａ、低抵抗領域３０８ｂおよび導電体３０６等に達する開口部を形成する（図２９（Ｂ））。その後、開口部を埋めるように導電膜を形成する（図２９（Ｃ））。導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。

続いて、絶縁体３２２の上面が露出するように該導電膜に平坦化処理を施すことにより、導電体３２８ａ、導電体３２８ｂ、および導電体３２８ｃ等を形成する（図２９（Ｄ））。なお、図中の矢印は、ＣＭＰ処理を表す。また、明細書中、及び図中において、導電体３２８ａ、導電体３２８ｂ、および導電体３２８ｃは、プラグ、または配線として機能を有し、まとめて導電体３２８と付記する場合もある。なお、本明細書中において、プラグ、または配線として機能を有する場合は、同様に取り扱うものとする。

続いて、絶縁体３２０上に、絶縁体３２２、および絶縁体３２４を形成した後、ダマシン法などを用いて導電体３３０ａ、導電体３３０ｂ、および導電体３３０ｃを形成する（図３０（Ａ））。絶縁体３２２、および絶縁体３２４は絶縁体３２０と同様の材料および方法で作成することができる。また、導電体３３０となる導電膜は、導電体３２８と同様の材料および方法で作成することができる。

次に、絶縁体３５２、および絶縁体３５４を形成した後、デュアルダマシン法などを用いて、絶縁体３５２、および絶縁体３５４に、導電体３５８ａ、導電体３５８ｂ、および導電体３５８ｃを形成する（図３０（Ｂ））。絶縁体３５２、および絶縁体３５４は絶縁体３２０と同様の材料および方法で作成することができる。また、導電体３５８となる導電膜は、導電体３２８と同様の材料および方法で作成することができる。

次に、トランジスタ４００を形成する。絶縁体２１０を形成した後、水素または酸素に対してバリア性を有する絶縁体２１２、および絶縁体２１４を形成する。絶縁体２１０は、絶縁体３２０と同様の材料および方法で作成することができる。

また、絶縁体２１２、および絶縁体２１４は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁体のいずれかを、ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁体を形成することができる。

続いて、絶縁体２１４上に絶縁体２１６を形成する。絶縁体２１６は、絶縁体２１０と同様の材料および方法で作成することができる（図３０（Ｃ））。

次に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６に、導電体３５８ａ、導電体３５８ｂ、および導電体３５８ｃ等に達する開口部を形成する（図３１（Ａ））。

続いて、絶縁体２１６に、トランジスタ４００のゲート電極となる領域に開口部を形成する。この時、絶縁体２１６に形成された開口部を広げてもよい（図３１（Ｂ））。絶縁体２１６に形成された開口部を広くすることで、後の工程で形成されるプラグ、または配線に対し、十分な設計マージンを確保することができる。

その後、開口部を埋めるように導電膜を形成する（図３１（Ｃ））。導電膜の形成は、導電体３２８と同様の材料および方法で作成することができる。続いて、導電膜に平坦化処理を施すことにより、絶縁体２１６の上面を露出させ、導電体２１８ａ、導電体２１８ｂ、導電体２１８ｃ、および導電体２０５を形成する（図３２（Ａ））。なお、図中の矢印は、ＣＭＰ処理を表す。

次に、絶縁体２２０、絶縁体２２２、および絶縁体２２４を形成する。絶縁体２２０、絶縁体２２２、および絶縁体２２４は、絶縁体２１０と同様の材料および方法で作成することができる。特に、絶縁体２２２にはｈｉｇｈ－ｋ材料を用いることが好ましい。

続いて、酸化物２３０ａとなる酸化物と、酸化物２３０ｂとなる酸化物を順に成膜する。当該酸化物は、大気に触れさせることなく連続して成膜することが好ましい。

酸化物２３０ｂとなる酸化物を成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、酸化物２３０ｂとなる酸化物を成膜した直後に行ってもよいし、酸化物２３０ｂとなる酸化物を加工して島状の酸化物２３０ｂを形成した後に行ってもよい。加熱処理により、酸化物２３０ａの下方に形成された絶縁体から、酸化物２３０ａ、および酸化物２３０ｂに酸素が供給され、酸化物中の酸素欠損を低減することができる。

その後、酸化物２３０ｂとなる酸化物上に、導電体２４０ａ、および導電体２４０ｂとなる導電膜を形成する。続いて、上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後、導電膜をマスクとして酸化物の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の酸化物２３０ａ、島状の酸化物２３０ｂ、および島状の導電体の積層構造を形成することができる。

次に、島状の導電膜上に上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体２４０ａ、および導電体２４０ｂを形成する。

続いて、酸化物２３０ｃとなる酸化物、絶縁体２５０となる絶縁体、および導電体２６０となる導電膜を順に成膜する。続いて、当該導電膜上に、上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去することで、導電体２６０を形成する。

次に、絶縁体２５０となる絶縁体、および導電体２６０上に絶縁体２７０となる絶縁体を形成する。絶縁体２７０となる絶縁体は、水素および酸素に対するバリア性を有する材料を用いることが好ましい。続いて、当該絶縁体上に上記と同様の方法によりレジストマスクを形成し、絶縁体２７０となる絶縁体、絶縁体２５０となる絶縁体、および酸化物２３０ｃとなる酸化物の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、トランジスタ４００が形成される。

次に、絶縁体２８０を形成する。絶縁体２８０は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。また、絶縁体２８０となる絶縁体を形成した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。

なお、絶縁体２８０に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体２８０の成膜を行えばよい。または、成膜後の絶縁体２８０に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。

例えば、成膜後の絶縁体２８０に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。

また、酸素導入処理として、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。

また、酸素導入処理として、絶縁体２８０上に、スパッタリング装置を用いて、酸化物を積層する方法がある。例えば、絶縁体２８２を成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁体２８２を成膜しながら、絶縁体２８０に酸素を導入することができる。

続いて、絶縁体２８４を形成する。絶縁体２８４は、絶縁体２１０と、同様の材料および方法で作成することができる。また、絶縁体２８４は、酸素や水素に対してバリア性のある酸化アルミニウムなどを用いることが好ましい。特に、絶縁体２８４を、ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁体を形成することができる。

絶縁体２８２に、緻密な膜質の絶縁体２８４を積層することで、絶縁体２８０に導入した過剰酸素を、トランジスタ４００側に、効果的に封じ込めることができる（図３２（Ｂ））。

次に、キャパシタ３００を形成する。まず、絶縁体２８４上に、絶縁体６０２を形成する。絶縁体６０２は、絶縁体２１０と同様の材料および方法で作成することができる。

次に、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、および絶縁体２８４に、導電体２１８ａ、導電体２１８ｂ、導電体２１８ｃ、導電体２４０ａ、および導電体２４０ｂ等に達する開口部を形成する。

その後、開口部を埋めるように導電膜を形成し、導電膜に平坦化処理を施すことにより、絶縁体２１６の上面を露出させ、導電体２４４ａ、導電体２４４ｂ、導電体２４４ｃ、導電体２４６ａ、および導電体２４６ｂを形成する。なお、導電膜の形成は、導電体３２８と同様の材料および方法で作成することができる。

次に、絶縁体６０２上に導電膜６０４Ａを成膜する。なお、導電膜６０４Ａの形成は、導電体３２８と同様の材料および方法で作成することができる。続いて、導電膜６０４Ａ上に、レジストマスク６９０を形成する（図３３（Ａ））。

導電膜６０４Ａをエッチングすることで、導電体６２４ａ、導電体６２４ｂ、導電体６２４ｃ、および導電体６０４を形成する。当該エッチング処理を、オーバーエッチング処理とすることで、絶縁体６０２の一部も同時に除去することができる（図３３（Ｂ））。絶縁体６０２は、後に形成する絶縁体６１２の膜厚よりも、深く除去されていればよい。また、導電体６０４をオーバーエッチング処理により形成することで、エッチング残渣を残すことなくエッチングすることができる。

また、当該エッチング処理の途中で、エッチングガスの種類を切り替えることにより、効率よく絶縁体６０２の一部を除去することができる。

また、例えば、導電体６０４を形成した後、レジストマスク６９０を除去し、導電体６０４をハードマスクとして、絶縁体６０２の一部を除去してもよい。

また、導電体６０４を形成した後、導電体６０４の表面を、クリーニング処理してもよい。クリーニング処理をすることで、エッチング残渣等を除去することができる。

さらに、絶縁体６０２及び絶縁体２８４の膜種が異なる場合、絶縁体２８４をエッチングストッパ膜としてもよい。その場合、図２５（Ｂ）に示すように、導電体６２４、および導電体６０４と重畳する領域に絶縁体６０２が形成される構造となる。

続いて、導電体６０４の側面、および上面を覆う絶縁体６１２を成膜する（図３４（Ａ））。絶縁体６１２には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。

例えば、酸化アルミニウムなどのｈｉｇｈ－ｋ材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料の積層構造とすることが好ましい。当該構成により、キャパシタ３００は、ｈｉｇｈ－ｋ材料により十分な容量を確保でき、絶縁耐力が大きい材料により絶縁耐力が向上するため、キャパシタ３００の静電破壊を抑制し、キャパシタ３００の信頼性を向上させることができる。

続いて、絶縁体６１２上に導電膜６１６Ａを成膜する（図３４（Ａ））。なお、導電膜６１６Ａの形成は、導電体６０４と同様の材料および方法で作成することができる。続いて、導電膜６１６Ａ上に、レジストマスクを形成し、導電膜６１６Ａの不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体６１６を形成する。

続いて、キャパシタ３００を覆う絶縁体６２０を成膜する（図３４（Ｂ））。絶縁体６２０となる絶縁体は、絶縁体６０２等と同様の材料および方法により形成することができる。

次に、絶縁体６２０に、導電体６２４ａ、導電体６２４ｂ、導電体６２４ｃ、および導電体６０４等に達する開口部を形成する。

その後、開口部を埋めるように導電膜を形成し、導電膜に平坦化処理を施すことにより、絶縁体６２０の上面を露出させ、導電体６２６を形成する。なお、導電膜の形成は、導電体２４４と同様の材料および方法で作成することができる。

続いて、導電体６２６となる導電膜を形成する。導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該導電膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

導電体６２６となる導電膜としては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。

次に、導電体６２６となる導電膜上に上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体６２６ａ、導電体６２６ｂ、導電体６２６ｃ、および導電体６２６ｄを形成する。

続いて、絶縁体６２０上に、絶縁体６２２を成膜する（図３５）。絶縁体６２２となる絶縁体は、絶縁体６０２等と同様の材料および方法により形成することができる。

次に、絶縁体６２２に、導電体６２６ａ、導電体６２６ｂ、導電体６２６ｃ、および導電体６２６ｄに達する開口部を形成する。

その後、開口部を埋めるように導電膜を形成し、導電膜に平坦化処理を施すことにより、絶縁体６２２の上面を露出させ、導電体６２８ａ、導電体６２８ｂ、導電体６２８ｃ、および導電体６２８ｄを形成する。なお、導電膜の形成は、導電体２４４と同様の材料および方法で作成することができる。

以上の工程により、本発明の一態様の半導体装置を作製することができる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を用いた応用例として、表示パネルに適用する例、該表示パネルを表示モジュールに適用する例、該表示モジュールの応用例、及び電子機器への応用例について、図３６乃至図３８を用いて説明する。

＜表示パネルへの実装例＞
ソースドライバＩＣとして機能する半導体装置を、表示パネルに適用する例について、図３６（Ａ）、（Ｂ）を用いて説明する。

図３６（Ａ）の場合には、表示パネルが有する表示部７１１の周辺にソースドライバ７１２、及びゲートドライバ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１２として基板７１３上に半導体装置を有するソースドライバＩＣ７１４が実装される例を示している。

ソースドライバＩＣ７１４は、異方性導電接着剤、及び異方性導電フィルムを用いて基板７１３上に実装される。

なおソースドライバＩＣ７１４は、ＦＰＣ７１５を介して、外部回路基板７１６と接続される。

図３６（Ｂ）の場合には、表示部７１１の周辺にソースドライバ７１２、及びゲートドライバ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１２としてＦＰＣ７１５上にソースドライバＩＣ７１４が実装される例を示している。

ソースドライバＩＣ７１４をＦＰＣ７１５上に実装することで、基板７１３に表示部７１１を大きく設けることができ、狭額縁化を達成することができる。

＜表示モジュールの応用例＞
次いで図３６（Ａ）、（Ｂ）の表示パネルを用いた表示モジュールの応用例について、図３７を用いて説明を行う。

図３７に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。

上記図３６（Ａ）、（Ｂ）で説明した表示パネルは、図３７における表示パネル８００６に用いることができる。

上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状および／または寸法を適宜変更することができる。

タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。この場合、タッチパネル８００４を省略することも可能である。

フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。フレーム８００９は、放熱板としての機能を有していてもよい。

プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１は、商用電源を用いる場合には、省略可能である。

表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。

＜電子機器への応用例＞
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器の表示パネルを、上述の表示モジュールを適用した表示パネルとする場合について説明する。

図３８（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する表示モジュールが設けられている。そのため、回路面積の縮小が図られた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図３８（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図３８（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

図３８（Ａ）に示す携帯型の情報端末は、図３８（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図３８（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。筐体の裏面または側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

図３８（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図３８（Ａ）に示す筐体９０２にアンテナ、マイク機能、および／または無線機能を持たせ、携帯電話として用いてもよい。

図３８（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する表示モジュールが設けられている。そのため、回路面積の縮小が図られた電子書籍端末が実現される。

図３８（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチおよび／またはリモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する表示モジュールが搭載されている。そのため、回路面積の縮小が図られたテレビジョン装置が実現される。

図３８（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する表示モジュールが設けられている。そのため回路面積の縮小が図られたスマートフォンが実現される。

図３８（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する表示モジュールが設けられている。そのため、回路面積の縮小が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に示す半導体装置を有する表示モジュールが搭載されている。そのため、回路面積の縮小が図られた電子機器が実現される。

（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

「上」または「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または、複数の回路にわたって一つの機能が関わる場合、があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。

本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

なお本明細書等において、１つの画素に１つのトランジスタ及び１つの容量素子を備えた１Ｔ－１Ｃの回路構成、あるいは１つの画素に２つのトランジスタ及び１つの容量素子を備えた２Ｔ－１Ｃ構造の回路構成を示しているが、本実施の形態はこれに限定されない。１つの画素に３つ以上のトランジスタ及び２つ以上の容量素子を有する回路構成とすることもでき、別途の配線がさらに形成されて、多様な回路構成としてもよい。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜画素について＞＞
本明細書等において、画素とは、例えば、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。

なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）とすることもできるし、または、ＲＧＢに、イエロー、シアン、マゼンタを追加することもできる。

＜＜表示素子について＞＞
本明細書等において、表示素子とは、電気的作用または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものである。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、カーボンナノチューブ、または、量子ドットなど、がある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイまたは反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極または窒化物半導体の下に、グラフェンまたはグラファイトを配置してもよい。グラフェンまたはグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンまたはグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンまたはグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなること、および／または、劣化しやすくなることを防止すること、ができる。

＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

１００ 半導体装置
１１０ ホストプロセッサ
１２０ 表示装置
１０１ インターフェース
１０２ ロジック回路
１０３ ラッチ回路
１０４ デジタルアナログ変換回路
１０５ フレームメモリ
１０６ バッファ回路
１２１ 画素
１４０ メモリセル
１４０Ａ メモリセル
１４０Ｂ メモリセル
１４０Ｃ メモリセル
１４０Ｄ メモリセル
１４０Ｅ メモリセル
１４０Ｆ メモリセル
１４０Ｇ メモリセル
１４０Ｈ メモリセル
１４１ 第１の層
１４２ 第２の層
１３１ サンプルホールド回路
１３２ 補正回路
１３３ ソースフォロワ回路
Ｍ１ トランジスタ
Ｍ２ トランジスタ
Ｍ３ トランジスタ
Ｍ４ トランジスタ
Ｍ５ トランジスタ
Ｍ６ トランジスタ
Ｍ７ トランジスタ
Ｍ８ トランジスタ
ＮＤ１ ノード
ＮＤ２ ノード
Ｃ１ 容量素子
Ｃ２ 容量素子
Ｃ３ 容量素子
Ｐ１ 期間
Ｐ２ 期間
Ｐ３ 期間
１４３ 駆動回路
１４４ 切り替え回路
ＥＮ１ 制御信号
ＥＮ２ 制御信号
ＥＮ３ 制御信号
ＥＮ２＿Ｂ 制御信号
１５０ ゲートドライバ
１６０ タッチセンサ
１８１ タッチセンサ駆動回路
１００Ａ 半導体装置
１００Ｂ 半導体装置
１００Ｃ 半導体装置
１８２ 演算装置
１８３ ＦＰＧＡ
１８４ 切り替えスイッチ
１８５ ロジックエレメント
１８６ コンフィギュレーションメモリ
１８７ トランジスタ
１８８ トランジスタ
１６２Ａ 画素
１６２Ｂ 画素
ＸＬ 走査線
ＹＬ 信号線
ＺＬ 電流供給線
１９１ トランジスタ
１９２ キャパシタ
１９３ 液晶素子
１９４ トランジスタ
１９５ トランジスタ
１９６ ＥＬ素子
１０ トランジスタ層
１２ トランジスタ
１４ 半導体層
１６ ゲート電極
２０ 配線層
２２ 配線
２４ 絶縁層
２０Ａ 配線層
２０Ｂ 配線層
３０ トランジスタ層
３２ トランジスタ
３４ 半導体層
３６ ゲート電極
４０ 配線層
４０Ａ 配線層
４０Ｂ 配線層
４２ 配線
４４ 絶縁層
３００ キャパシタ
６０２ 絶縁体
６０４ 導電体
６０４Ａ 導電体
６１２ 絶縁体
６１６ 導電体
６２０ 絶縁体
６２２ 絶縁体
６２４ 導電体
６２４ａ 導電体
６２４ｂ 導電体
６２４ｃ 導電体
６２６ 導電体
６２６ａ 導電体
６２６ｂ 導電体
６２６ｃ 導電体
６２６ｄ 導電体
６２８ 導電体
６２８ａ 導電体
６２８ｂ 導電体
６２８ｃ 導電体
６２８ｄ 導電体
６９０ レジストマスク
４００ トランジスタ
２０５ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２１８ａ 導電体
２１８ｂ 導電体
２１８ｃ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０ｂ 酸化物
２３０ｃ 酸化物
２４０ａ 導電体
２４０ｂ 導電体
２４４ 導電体
２４４ａ 導電体
２４４ｂ 導電体
２４４ｃ 導電体
２４６ａ 導電体
２４６ｂ 導電体
２５０ 絶縁体
２６０ 導電体
２７０ 絶縁体
２８０ 絶縁体
２８２ 絶縁体
２８４ 絶縁体
５００ トランジスタ
５００Ａ トランジスタ
３０１ 基板
３０２ 半導体領域
３０４ 絶縁体
３０６ 導電体
３０８ａ 低抵抗領域
３０８ｂ 低抵抗領域
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３５８ 導電体
３５８ａ 導電体
３５８ｂ 導電体
３５８ｃ 導電体
７１１ 表示部
７１２ ソースドライバ
７１２Ａ ゲートドライバ
７１２Ｂ ゲートドライバ
７１３ 基板
７１４ ソースドライバＩＣ
７１５ ＦＰＣ
７１６ 外部回路基板
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍端末
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (4)

1. 表示パネルの画素部を駆動するソースドライバであって、
   前記ソースドライバは、デジタルアナログ変換回路と、フレームメモリと、を有し、
   前記フレームメモリは、サンプルホールド回路と、補正回路と、ソースフォロワ回路と、を有し、
   前記サンプルホールド回路は、前記デジタルアナログ変換回路が出力するアナログ電圧を保持する機能を有し、
   前記補正回路は、前記サンプルホールド回路に保持された前記アナログ電圧を補正する機能を有し、
   前記ソースフォロワ回路は、補正された前記アナログ電圧を出力する機能を有し、
   前記サンプルホールド回路は、第１のトランジスタを有し、
   前記補正回路は、第２のトランジスタを有し、
   前記ソースフォロワ回路は、第３のトランジスタを有し、
   前記第１乃至第３のトランジスタは、半導体層に酸化物半導体層を有するソースドライバ。
2. 表示パネルの画素部を駆動するソースドライバであって、
   前記ソースドライバは、デジタルアナログ変換回路と、フレームメモリと、バッファ回路と、を有し、
   前記フレームメモリは、サンプルホールド回路と、補正回路と、ソースフォロワ回路と、を有し、
   前記サンプルホールド回路は、前記デジタルアナログ変換回路が出力するアナログ電圧を保持する機能を有し、
   前記補正回路は、前記サンプルホールド回路に保持された前記アナログ電圧を補正する機能を有し、
   前記ソースフォロワ回路は、補正された前記アナログ電圧を前記バッファ回路に出力する機能を有し、
   前記サンプルホールド回路は、第１のトランジスタを有し、
   前記補正回路は、第２のトランジスタを有し、
   前記ソースフォロワ回路は、第３のトランジスタを有し、
   前記第１乃至第３のトランジスタは、半導体層に酸化物半導体層を有するソースドライバ。
3. 表示パネルの画素部を駆動するソースドライバであって、
   前記ソースドライバは、デジタルアナログ変換回路と、フレームメモリと、バッファ回路と、を有し、
   前記フレームメモリは、サンプルホールド回路と、補正回路と、ソースフォロワ回路と、を有し、
   前記サンプルホールド回路は、前記デジタルアナログ変換回路が出力するアナログ電圧を保持する機能を有し、
   前記補正回路は、前記サンプルホールド回路に保持された前記アナログ電圧を補正する機能を有し、
   前記ソースフォロワ回路は、補正された前記アナログ電圧を前記バッファ回路に出力する機能を有し、
   前記サンプルホールド回路は、第１のトランジスタを有し、
   前記補正回路は、第２のトランジスタを有し、
   前記ソースフォロワ回路は、第３のトランジスタを有し、
   前記デジタルアナログ変換回路は、第４のトランジスタを有し、
   前記バッファ回路は、第５のトランジスタを有し、
   前記第１乃至第３のトランジスタは、半導体層に酸化物半導体層を有し、
   前記第４及び第５のトランジスタは、半導体層にシリコンを有するソースドライバ。
4. 請求項３において、
   前記第１乃至第３のトランジスタを有する層は、前記第４及び第５のトランジスタを有する層の上層に設けられるソースドライバ。

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