JPH0770623B2 - スタティックランダムアクセスメモリ装置 - Google Patents
スタティックランダムアクセスメモリ装置Info
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- JPH0770623B2 JPH0770623B2 JP63171521A JP17152188A JPH0770623B2 JP H0770623 B2 JPH0770623 B2 JP H0770623B2 JP 63171521 A JP63171521 A JP 63171521A JP 17152188 A JP17152188 A JP 17152188A JP H0770623 B2 JPH0770623 B2 JP H0770623B2
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に、スタティックランダムアクセスメ
モリ装置に関し、特に、２つの能動素子層間にわたって
形成された積層型スタティックランダムアクセスメモリ
装置に関する。
モリ装置に関し、特に、２つの能動素子層間にわたって
形成された積層型スタティックランダムアクセスメモリ
装置に関する。
［従来の技術］ 第５図は、一般に知られている、従来のスタティックラ
ンダムアクセスメモリ（以下、SRAMと略称する）を示す
概略のブロック図である。第５図を参照して、このSRAM
は、データ信号をストアするための数多くのメモリセル
40を備えたメモリアレイ41と、メモリセル40を指定する
ための信号X0ないしXnおよびY0ないしYmをそれぞれ出力
するＸデコーダ42およびＹデコーダ43と、メモリセル40
にストアされた信号を増幅して読出すセンスアンプ44と
を含む。
ンダムアクセスメモリ（以下、SRAMと略称する）を示す
概略のブロック図である。第５図を参照して、このSRAM
は、データ信号をストアするための数多くのメモリセル
40を備えたメモリアレイ41と、メモリセル40を指定する
ための信号X0ないしXnおよびY0ないしYmをそれぞれ出力
するＸデコーダ42およびＹデコーダ43と、メモリセル40
にストアされた信号を増幅して読出すセンスアンプ44と
を含む。
第６図は、従来のSRAMのメモリセルの一例を示す回路図
である。第６図を参照して、このメモリセル40は、電源
Vccと接地Vssとの間に接続された、CMOSフリップフロッ
プと、ビット線33および34とこのフリップフロップとの
間に接続されたアクセス用のNMOS電界効果トランジスタ
Q5およびQ6とを含む。
である。第６図を参照して、このメモリセル40は、電源
Vccと接地Vssとの間に接続された、CMOSフリップフロッ
プと、ビット線33および34とこのフリップフロップとの
間に接続されたアクセス用のNMOS電界効果トランジスタ
Q5およびQ6とを含む。
フリップフロップは、交差結合された２つのCMOSインバ
ータを含む。インバータの１つはPMOS電界効果トランジ
スタQ1およびNMOS電界効果トランジスタQ2により構成さ
れ、もう１つはPMOS電界効果トランジスタQ3およびNMOS
電界効果トランジスタQ4により構成される。トランジス
タQ5およびQ6のゲートがワード線35に接続されている。
ータを含む。インバータの１つはPMOS電界効果トランジ
スタQ1およびNMOS電界効果トランジスタQ2により構成さ
れ、もう１つはPMOS電界効果トランジスタQ3およびNMOS
電界効果トランジスタQ4により構成される。トランジス
タQ5およびQ6のゲートがワード線35に接続されている。
従来、第６図に示されたようなSRAMセルを半導体基板上
に形成するために、１つの基板上に平面的にこれら６つ
のトランジスタが設けられていた。
に形成するために、１つの基板上に平面的にこれら６つ
のトランジスタが設けられていた。
第７図は、メモリセル40を構成するための６つのトラン
ジスタ基板平面上に設けられていることを示す概念図で
ある。図中の記号は第６図に示されたものと対応してい
る。
ジスタ基板平面上に設けられていることを示す概念図で
ある。図中の記号は第６図に示されたものと対応してい
る。
第8A図ないし第8C図は、第７図に示されたようにメモリ
セルを基板上に平面的に設けるために形成されている、
主な３の層の平面図である。第8A図、第8B図および第8C
図は、それぞれ順に、下側の層、中間の層、および上側
の層を示している。
セルを基板上に平面的に設けるために形成されている、
主な３の層の平面図である。第8A図、第8B図および第8C
図は、それぞれ順に、下側の層、中間の層、および上側
の層を示している。
第8A図により示される下側の層では、基板内にn-および
p-の不純物拡散領域が形成され、その上にゲート酸化膜
を介してポリシリコン層が形成され、６つの電界効果ト
ランジスタQ1ないしQ6が構成されている。斜線が施され
たコンタクトC1ないしC4は、いずれも各トランジスタの
電極間を電気的に接続するためのもので、第8B図に示さ
れるように、それらは、中間の層に設けられたアルミ層
31および32を介して接続される。また、中間の層にはア
ルミで形成されたワード線35が設けられ、さらに、電源
Vccに接続されたアルミ配線36が設けられている。第8C
図に示された上側の層では、アルミで形成されたビット
線33および34と、接地Vssに接続されたアルミ配線37お
よび38が設けられている。
p-の不純物拡散領域が形成され、その上にゲート酸化膜
を介してポリシリコン層が形成され、６つの電界効果ト
ランジスタQ1ないしQ6が構成されている。斜線が施され
たコンタクトC1ないしC4は、いずれも各トランジスタの
電極間を電気的に接続するためのもので、第8B図に示さ
れるように、それらは、中間の層に設けられたアルミ層
31および32を介して接続される。また、中間の層にはア
ルミで形成されたワード線35が設けられ、さらに、電源
Vccに接続されたアルミ配線36が設けられている。第8C
図に示された上側の層では、アルミで形成されたビット
線33および34と、接地Vssに接続されたアルミ配線37お
よび38が設けられている。
このように、従来、SRAMセルは、基板上に平面的に形成
されていたが、高集積化を進むにつれ、例えば、ラッチ
アップを防ぐためのガードリングを設ける必要が生じる
など、構造が複雑化してきている。そこで、次に示され
るような積層構造を有するSRAMセルが知られるようにな
った。
されていたが、高集積化を進むにつれ、例えば、ラッチ
アップを防ぐためのガードリングを設ける必要が生じる
など、構造が複雑化してきている。そこで、次に示され
るような積層構造を有するSRAMセルが知られるようにな
った。
第９図は、２層構造を有する従来の積層型SRAMのメモリ
セル回路を示す概念図である。このSRAMセルは特開昭61
−32467号に見られる。このSRAMセルは電界効果トラン
ジスタが２つの機能素子層上に設けられ、それらがスル
ーホールによって接続されている。このようなSRAMセル
を形成するために、シリコンオンインシュレータ（以
下、SOIと略称する）技術が知られている。
セル回路を示す概念図である。このSRAMセルは特開昭61
−32467号に見られる。このSRAMセルは電界効果トラン
ジスタが２つの機能素子層上に設けられ、それらがスル
ーホールによって接続されている。このようなSRAMセル
を形成するために、シリコンオンインシュレータ（以
下、SOIと略称する）技術が知られている。
第９図を参照して、上側の能動素子層（以下、第１の層
と称す）には、PMOS電界効果トランジスタQ1およびQ3が
形成され、それらの一方電極が電源Vccに一体接続され
る。また、第１の層では、トランジスタQ1のゲート電極
とトランジスタQ3の他方電極とがノードN21で一体接続
され、トランジスタQ3のゲート電極とトランジスタQ1の
他方電極とがノードN11で一体接続されている。さら
に、第１の層上にビット線33および34が設けられてい
る。
と称す）には、PMOS電界効果トランジスタQ1およびQ3が
形成され、それらの一方電極が電源Vccに一体接続され
る。また、第１の層では、トランジスタQ1のゲート電極
とトランジスタQ3の他方電極とがノードN21で一体接続
され、トランジスタQ3のゲート電極とトランジスタQ1の
他方電極とがノードN11で一体接続されている。さら
に、第１の層上にビット線33および34が設けられてい
る。
次に、下側の能動素子層（以下、第２の層と称す）上に
は、NMOS電界効果トランジスタQ2、Q4、Q5およびQ6が形
成される。トランジスタQ2およびQ4の一方電極は接地Vs
sに一体接続される。また、第２の層上では、トランジ
スタQ2のゲート電極とトランジスタQ4の他方電極とがノ
ードN22で一体接続され、トランジスタQ4のゲート電極
とトランジスタQ2の他方電極とがノードN12で一体接続
される。さらに、第２の層上にワード線35が設けられて
いる。
は、NMOS電界効果トランジスタQ2、Q4、Q5およびQ6が形
成される。トランジスタQ2およびQ4の一方電極は接地Vs
sに一体接続される。また、第２の層上では、トランジ
スタQ2のゲート電極とトランジスタQ4の他方電極とがノ
ードN22で一体接続され、トランジスタQ4のゲート電極
とトランジスタQ2の他方電極とがノードN12で一体接続
される。さらに、第２の層上にワード線35が設けられて
いる。
第１の層および第２の層は絶縁層により分離されてい
る。第１の層のノードN11と第２の層のノードN12を電気
的に接続するためにスルーホール51が絶縁層内に設けら
れ、第１の層のノードN21と第２の層のノードN22とを電
気的に接続するためにスルーホール52が設けられる。こ
うして、トランジスタQ1、Q3、Q2、およびQ4がスルーホ
ール51および52を介して接続されることにより、CMOSフ
リップフロップが構成されている。
る。第１の層のノードN11と第２の層のノードN12を電気
的に接続するためにスルーホール51が絶縁層内に設けら
れ、第１の層のノードN21と第２の層のノードN22とを電
気的に接続するためにスルーホール52が設けられる。こ
うして、トランジスタQ1、Q3、Q2、およびQ4がスルーホ
ール51および52を介して接続されることにより、CMOSフ
リップフロップが構成されている。
さらに第２の層では、アクセス用のトランジスタQ5は、
その一方電極がノードN12に接続され、ゲート電極がワ
ード線35に接続される。同様に、トランジスタQ6は、そ
の一方電極がノードN22に接続され、ゲート電極がワー
ド線35に接続される。トランジスタQ5の他方電極は、絶
縁層内に設けられたスルーホール53を介して、第１の層
上に設けられたビット線33と電気的に接続される。同様
に、トランジスタQ6の他方電極も、スルーホール54を介
して第１の層上のビット線34に接続される。
その一方電極がノードN12に接続され、ゲート電極がワ
ード線35に接続される。同様に、トランジスタQ6は、そ
の一方電極がノードN22に接続され、ゲート電極がワー
ド線35に接続される。トランジスタQ5の他方電極は、絶
縁層内に設けられたスルーホール53を介して、第１の層
上に設けられたビット線33と電気的に接続される。同様
に、トランジスタQ6の他方電極も、スルーホール54を介
して第１の層上のビット線34に接続される。
第10A図および第10B図は、各々第９図に示されたSRAMセ
ルの上側および下側の能動素子層の一例を示す平面図で
ある。
ルの上側および下側の能動素子層の一例を示す平面図で
ある。
第10A図および第10B図を参照して、第１の層上では、SO
I層内にＰ不純物領域55が形成され、その上にゲート酸
化膜を介してポリシリコン層60が形成され、その結果、
トランジスタQ1およびQ3が形成される。他方、第２の層
上では、半導体基板のp-領域内にｎ不純物領域56が形成
され、その上にゲート酸化膜を介してポリシリコン層71
が形成され、その結果、トランジスタQ2、Q4、Q5、およ
びQ6が形成される。前述のように、第１の層および第２
の層間を接続するためにスルーホール51、52、53および
54が設けられている。なお、クロスカップルのための配
線は表示されていない。
I層内にＰ不純物領域55が形成され、その上にゲート酸
化膜を介してポリシリコン層60が形成され、その結果、
トランジスタQ1およびQ3が形成される。他方、第２の層
上では、半導体基板のp-領域内にｎ不純物領域56が形成
され、その上にゲート酸化膜を介してポリシリコン層71
が形成され、その結果、トランジスタQ2、Q4、Q5、およ
びQ6が形成される。前述のように、第１の層および第２
の層間を接続するためにスルーホール51、52、53および
54が設けられている。なお、クロスカップルのための配
線は表示されていない。
［発明が解決しようとする課題］ 第９図に示された従来の積層型SRAMセルでは、前述のよ
うに、１つのメモリセルについて、スルーホール51、5
2、53および54が必要とされる。このうちスルーホール5
3および54は各々隣接したメモリセルと共用されるの
で、これらのスルーホール53および54による占有面積は
１つのスルーホールの占有面積（これをＳとする）に等
しい。スルーホール51および52により面積S2が占めら
れ、その結果、合計3Sの面積がスルーホール51、52、5
3、および54により占められることになる。これによ
り、SRAMの集積度が低下するという課題がある。
うに、１つのメモリセルについて、スルーホール51、5
2、53および54が必要とされる。このうちスルーホール5
3および54は各々隣接したメモリセルと共用されるの
で、これらのスルーホール53および54による占有面積は
１つのスルーホールの占有面積（これをＳとする）に等
しい。スルーホール51および52により面積S2が占めら
れ、その結果、合計3Sの面積がスルーホール51、52、5
3、および54により占められることになる。これによ
り、SRAMの集積度が低下するという課題がある。
第11図は、第９図に示されたSRAMセルの第２の層上に形
成されたローカルオキシディションオブシリコン（以
下、LOCOSと略称する）を示す断面図である。第11図を
参照して、LOCOS81は、第２の層の素子領域間を分離す
るために形成される。基板のp-領域66上にSiO2膜69が形
成され、その上にSiN層68が形成される。LOCOS81は、図
からわかるように、SiN層68とp-基板66との間に延び
た、バーズビークと呼ばれる部分を含む。このバーズビ
ークの長さL1は、たとえば、LOCOS81の厚さを5000Åと
すると、約5000Åになる。第９図に示されたSRAMセルで
は、第２の層上に４つのトランジスタが形成されている
ので、これらを分離するためにLOCOS81を数多く形成す
る必要がある。したがって、これによっても集積度が低
下される。
成されたローカルオキシディションオブシリコン（以
下、LOCOSと略称する）を示す断面図である。第11図を
参照して、LOCOS81は、第２の層の素子領域間を分離す
るために形成される。基板のp-領域66上にSiO2膜69が形
成され、その上にSiN層68が形成される。LOCOS81は、図
からわかるように、SiN層68とp-基板66との間に延び
た、バーズビークと呼ばれる部分を含む。このバーズビ
ークの長さL1は、たとえば、LOCOS81の厚さを5000Åと
すると、約5000Åになる。第９図に示されたSRAMセルで
は、第２の層上に４つのトランジスタが形成されている
ので、これらを分離するためにLOCOS81を数多く形成す
る必要がある。したがって、これによっても集積度が低
下される。
第12図は、第９図に示されるSRAMセルの断面構造の一部
を示す断面図である。第12図を参照して、第１の層上で
は、SOI層62上にゲート酸化膜61を介してポリシリコン6
0が形成され、電界効果トランジスタ形成されている。
他方、第２の層上では、ｎ型シリコン基板67内にp-領域
66が形成される。p-領域66上にゲート酸化膜65を介して
ポリシリコン71が形成され、電界効果トランジスタが形
成される。このトランジスタ上に絶縁層を介してポリシ
リコン層64が形成され、形成されたトランジスタのドレ
インまたはソースに接続される。ポリシリコン層64とSO
I層62との間には、絶縁層が形成されており、これによ
り第１の層および第２の層が分離されている。
を示す断面図である。第12図を参照して、第１の層上で
は、SOI層62上にゲート酸化膜61を介してポリシリコン6
0が形成され、電界効果トランジスタ形成されている。
他方、第２の層上では、ｎ型シリコン基板67内にp-領域
66が形成される。p-領域66上にゲート酸化膜65を介して
ポリシリコン71が形成され、電界効果トランジスタが形
成される。このトランジスタ上に絶縁層を介してポリシ
リコン層64が形成され、形成されたトランジスタのドレ
インまたはソースに接続される。ポリシリコン層64とSO
I層62との間には、絶縁層が形成されており、これによ
り第１の層および第２の層が分離されている。
第９図に示されたスルーホール51および53は、たとえ
ば、第12図に示すように、互いに深さの異なるホールを
設けその中に導電物質入れることにより形成される。こ
のように深さの異なるホールを設けるために、シリコン
と酸化膜のエッチングレートの比を大きくする必要があ
り、製造プロセスが複雑化されていた。
ば、第12図に示すように、互いに深さの異なるホールを
設けその中に導電物質入れることにより形成される。こ
のように深さの異なるホールを設けるために、シリコン
と酸化膜のエッチングレートの比を大きくする必要があ
り、製造プロセスが複雑化されていた。
この発明の１つの目的は、積層型SRAMのメモリセルの占
有面積を減少することである。
有面積を減少することである。
この発明のもう１つの目的は、積層型SRAM装置の製造プ
ロセスを簡略化することである。
ロセスを簡略化することである。
［課題を解決するための手段］ この発明に係るスタティックランダムアクセスメモリ装
置は、半導体基板上に形成された第１の能動素子層と、
その上方に形成された第２の能動素子層とを含む積層型
スタティックランダムアクセスメモリ装置であって、前
記第１の能動素子層に設けられ、その相補な入出力ノー
ド対に与えられたデータを記憶する第１のフリップフロ
ップ、前記第２の能動素子層に設けられ、その相補な入
出力ノード対に与えられたデータを記憶する第２のフリ
ップフロップ、前記第１のフリップフロップの入出力ノ
ード対と前記第２のフリップフロップの入出力ノード対
とを接続するスルーホール対、前記第２の能動素子層に
設けられ、前記第１および第２のフリップフロップを選
択するためのワード線、前記第２の能動素子層に設けら
れ、前記第１および第２のフリップフロップとデータの
授受を行なうため相補なビット線対、および前記第２の
能動素子層に設けられ、前記第２のフリップフロップの
入出力ノード対と前記ビット線対との間に接続され、そ
の入力電極が前記ワード線に接続されたトランジスタ対
とを含むことを特徴としている。
置は、半導体基板上に形成された第１の能動素子層と、
その上方に形成された第２の能動素子層とを含む積層型
スタティックランダムアクセスメモリ装置であって、前
記第１の能動素子層に設けられ、その相補な入出力ノー
ド対に与えられたデータを記憶する第１のフリップフロ
ップ、前記第２の能動素子層に設けられ、その相補な入
出力ノード対に与えられたデータを記憶する第２のフリ
ップフロップ、前記第１のフリップフロップの入出力ノ
ード対と前記第２のフリップフロップの入出力ノード対
とを接続するスルーホール対、前記第２の能動素子層に
設けられ、前記第１および第２のフリップフロップを選
択するためのワード線、前記第２の能動素子層に設けら
れ、前記第１および第２のフリップフロップとデータの
授受を行なうため相補なビット線対、および前記第２の
能動素子層に設けられ、前記第２のフリップフロップの
入出力ノード対と前記ビット線対との間に接続され、そ
の入力電極が前記ワード線に接続されたトランジスタ対
とを含むことを特徴としている。
また、前記第１のフリップフロップは、前記入出力ノー
ド対のうちの一方のノードと接地電位ノードとの間に接
続され、その入力電極が前記入出力ノード対のうちの他
方のノードに接続される第１の導電形式の第１のトラン
ジスタと、前記入出力ノード対のうちの他方のノードと
接地電位ノードとの間に接続され、その入力電極が前記
入出力ノード対のうちの一方のノードに接続される第１
の導電形式の第２のトランジスタとを含み、前記第２の
フリップフロップは、前記入出力ノード対のうちの一方
のノードと電源電位ノードとの間に接続され、その入力
電極が前記入出力ノード対のうちの他方のノードに接続
される第２の導電形式の第３のトランジスタと、前記入
出力ノード対のうちの他方のノードと電源電位ノードの
間に接続され、その入力電極が前記入出力ノード対のう
ちの一方のノードに接続される第２の導電形式の第４の
トランジスタとを含むこととしてもよい。
ド対のうちの一方のノードと接地電位ノードとの間に接
続され、その入力電極が前記入出力ノード対のうちの他
方のノードに接続される第１の導電形式の第１のトラン
ジスタと、前記入出力ノード対のうちの他方のノードと
接地電位ノードとの間に接続され、その入力電極が前記
入出力ノード対のうちの一方のノードに接続される第１
の導電形式の第２のトランジスタとを含み、前記第２の
フリップフロップは、前記入出力ノード対のうちの一方
のノードと電源電位ノードとの間に接続され、その入力
電極が前記入出力ノード対のうちの他方のノードに接続
される第２の導電形式の第３のトランジスタと、前記入
出力ノード対のうちの他方のノードと電源電位ノードの
間に接続され、その入力電極が前記入出力ノード対のう
ちの一方のノードに接続される第２の導電形式の第４の
トランジスタとを含むこととしてもよい。
［作用］ この発明におけるスタティックランダムアクセスメモリ
装置では、ワード線とビット線対とアクセス用のトラン
ジスタ対とをともに第２の能動素子層に設けたので、こ
れらを接続するためのスルーホールを設ける必要がな
い。したがって、その分だけ、メモリセルの占有面積の
縮小化と製造プロセスの簡略化を図ることができる。
装置では、ワード線とビット線対とアクセス用のトラン
ジスタ対とをともに第２の能動素子層に設けたので、こ
れらを接続するためのスルーホールを設ける必要がな
い。したがって、その分だけ、メモリセルの占有面積の
縮小化と製造プロセスの簡略化を図ることができる。
［発明の実施例］ 第１図は、この発明の一実施例を示す、積層型スタティ
ックランダムアクセスメモリ（以下、SRAMと略称する）
のメモリセル回路を示す概念図である。第１図を参照し
て、第９図に示された従来のものと比較して、ワード線
35が上側の能動素子層（以下、第１の層と称す）上に形
成され、これに加えて、アクセス用のPMOS電界効果トラ
ンジスタQ7およびQ8が第１の層上に形成されている。よ
り詳細には、トランジスタQ7は、その一方電極がフリッ
プフロップのノードN11に接続され、他方電極がビット
線33に接続され、制御電極がワード線35に接続される。
同様に、トランジスタQ8は、その一方電極がフリップフ
ロップのノードN21に接続され、他方電極がビット線34
に接続され、制御電極がワード線35に接続される。これ
らの接続はいずれも第１の層上でなされる。
ックランダムアクセスメモリ（以下、SRAMと略称する）
のメモリセル回路を示す概念図である。第１図を参照し
て、第９図に示された従来のものと比較して、ワード線
35が上側の能動素子層（以下、第１の層と称す）上に形
成され、これに加えて、アクセス用のPMOS電界効果トラ
ンジスタQ7およびQ8が第１の層上に形成されている。よ
り詳細には、トランジスタQ7は、その一方電極がフリッ
プフロップのノードN11に接続され、他方電極がビット
線33に接続され、制御電極がワード線35に接続される。
同様に、トランジスタQ8は、その一方電極がフリップフ
ロップのノードN21に接続され、他方電極がビット線34
に接続され、制御電極がワード線35に接続される。これ
らの接続はいずれも第１の層上でなされる。
このようにして、アクセス用のトランジスタQ7およびQ8
に関する接続がすべて同一の層、すなわち、第１の層上
で行なうことができるので、第９図に示されたようなビ
ット線とアクセス用のトランジスタとを接続するための
スルーホール53および54を絶縁層内に設ける必要がな
い。したがって、第１図に示されたSRAMセルでは２つの
スルーホール51および52のみが必要とされ、その占有面
積は2Sである。このように、スルーホールによる占有面
積が減少されるので、SRAMを高集積化することが可能と
なる。
に関する接続がすべて同一の層、すなわち、第１の層上
で行なうことができるので、第９図に示されたようなビ
ット線とアクセス用のトランジスタとを接続するための
スルーホール53および54を絶縁層内に設ける必要がな
い。したがって、第１図に示されたSRAMセルでは２つの
スルーホール51および52のみが必要とされ、その占有面
積は2Sである。このように、スルーホールによる占有面
積が減少されるので、SRAMを高集積化することが可能と
なる。
第2A図および第2B図は、各々第１図に示されたSRAMセル
の上側および下側の能動素子層（第１および第２の層）
の一例を示す平面図である。
の上側および下側の能動素子層（第１および第２の層）
の一例を示す平面図である。
第2A図および第２図を参照して、第１の層上では、SOI
層内にｐ不純物領域55が形成され、その上にゲート酸化
膜を介してポリシリコン60が形成され、その結果、PMOS
電界効果トランジスタQ1、Q3、Q7、およびQ8が形成され
る。なお、トランジスタQ7およびQ8のゲートは、ワード
線35を構成するポリシリコン60の中に含まれる。また、
ビット線33および34は、各々コンタクトホール57および
58を介してトランジスタQ7およびQ8に接続される。さら
に、この図におけるスルーホール51の位置は第１図に示
されたノードN11に対応し、スルーホール52の位置はノ
ードN21に対応する。
層内にｐ不純物領域55が形成され、その上にゲート酸化
膜を介してポリシリコン60が形成され、その結果、PMOS
電界効果トランジスタQ1、Q3、Q7、およびQ8が形成され
る。なお、トランジスタQ7およびQ8のゲートは、ワード
線35を構成するポリシリコン60の中に含まれる。また、
ビット線33および34は、各々コンタクトホール57および
58を介してトランジスタQ7およびQ8に接続される。さら
に、この図におけるスルーホール51の位置は第１図に示
されたノードN11に対応し、スルーホール52の位置はノ
ードN21に対応する。
一方、第２の層上では、半導体基板のp-領域内にｎ不純
物領域56が形成され、その上にゲート酸化膜を介してポ
リシリコン71が形成され、その結果、NMOS電界効果トラ
ンジスタQ2およびQ4が形成されている。ｎ不純物領域56
に接地Vssが接続される。この図におけるスルーホール5
1の位置は第１図に示されたノードN12に対応し、スルー
ホール52の位置はノードN22に対応する。
物領域56が形成され、その上にゲート酸化膜を介してポ
リシリコン71が形成され、その結果、NMOS電界効果トラ
ンジスタQ2およびQ4が形成されている。ｎ不純物領域56
に接地Vssが接続される。この図におけるスルーホール5
1の位置は第１図に示されたノードN12に対応し、スルー
ホール52の位置はノードN22に対応する。
第３図は、第１図に示されたSRAMセルの第１の層上に形
成されたLOCOSを示す断面図である。第３図を参照し
て、第１の層および第２の層を分離するための絶縁層63
上にSOI層62が形成され、その上にSiO2膜61を介してSiN
層70が形成される。LOCOS82は、SiN層70とSOI層62との
間に延びたバーズビークを有する。このバーズビーク長
L2は、LOCOS82の厚さを2500Åとすると、約2500Åとな
り、SIO層62を完全に分離できる。このように、第１の
層上に形成される素子領域分離のためのLOCOS82のバー
ズビーク長L2は、第11図に示された第２の層上に形成さ
れるLOCOS81のバーズビーク長L1と比較して、短くする
ことができる。第１図に示されたSRAMの例では、第１の
層上に４つのトランジスタが設けられるのであるが、バ
ーズビーク長L2が小さいので、LOCOS82により失われる
面積を、従来と比較して少なくすることができる。
成されたLOCOSを示す断面図である。第３図を参照し
て、第１の層および第２の層を分離するための絶縁層63
上にSOI層62が形成され、その上にSiO2膜61を介してSiN
層70が形成される。LOCOS82は、SiN層70とSOI層62との
間に延びたバーズビークを有する。このバーズビーク長
L2は、LOCOS82の厚さを2500Åとすると、約2500Åとな
り、SIO層62を完全に分離できる。このように、第１の
層上に形成される素子領域分離のためのLOCOS82のバー
ズビーク長L2は、第11図に示された第２の層上に形成さ
れるLOCOS81のバーズビーク長L1と比較して、短くする
ことができる。第１図に示されたSRAMの例では、第１の
層上に４つのトランジスタが設けられるのであるが、バ
ーズビーク長L2が小さいので、LOCOS82により失われる
面積を、従来と比較して少なくすることができる。
第４図は、第１図に示されたSRAMセルの断面構造の一部
を示す断面図である。第４図を参照して、第12図に示さ
れた従来の構造と比較して、この図にはスルーホール53
を設けるためのホールが必要でない。スルーホール51ま
たは52を形成するためのホールのみが必要とされる。こ
れらを形成するためのホールはその深さが同じであり、
従来のように異なる深さのホールを作るなど、複雑な製
造プロセスが必要とされない。
を示す断面図である。第４図を参照して、第12図に示さ
れた従来の構造と比較して、この図にはスルーホール53
を設けるためのホールが必要でない。スルーホール51ま
たは52を形成するためのホールのみが必要とされる。こ
れらを形成するためのホールはその深さが同じであり、
従来のように異なる深さのホールを作るなど、複雑な製
造プロセスが必要とされない。
第１図の実施例では、さらに、SOI層を形成するのに必
要なシードを、比較的面積的に余裕のある第２の層内に
とることができるという効果もある。この面積的な余裕
は、第２の層上に形成されるトランジスタの数が、従来
と比較して、減少されたことによる。
要なシードを、比較的面積的に余裕のある第２の層内に
とることができるという効果もある。この面積的な余裕
は、第２の層上に形成されるトランジスタの数が、従来
と比較して、減少されたことによる。
上記の実施例では、第１の層上にPMOS電界効果トランジ
スタが設けられ、第２の層上にNMOS電界効果トランジス
タが設けられた場合が示されたが、逆に、第１の層上に
NMOS電界効果トランジスタ、第２の層上にPMOS電界効果
トランジスタを設けても、同様の効果が得られる。
スタが設けられ、第２の層上にNMOS電界効果トランジス
タが設けられた場合が示されたが、逆に、第１の層上に
NMOS電界効果トランジスタ、第２の層上にPMOS電界効果
トランジスタを設けても、同様の効果が得られる。
また、SRAMセルを形成するための２つの能動素子層とし
て、積層化された２を越える能動素子層を有する三次元
半導体集積回路素子中に含まれる、いずれの隣接する２
つの能動素子層をも選ぶことができる。また、張り合わ
せなどの方法により積層化しても同様の効果が得られ
る。
て、積層化された２を越える能動素子層を有する三次元
半導体集積回路素子中に含まれる、いずれの隣接する２
つの能動素子層をも選ぶことができる。また、張り合わ
せなどの方法により積層化しても同様の効果が得られ
る。
尚、この張り合わせに関する技術については、1987年に
出版された雑誌「応用物理」第56巻第３号（373頁ない
し376頁）の“シリコンウエハーの直接接合”と題され
た論文に見られる。
出版された雑誌「応用物理」第56巻第３号（373頁ない
し376頁）の“シリコンウエハーの直接接合”と題され
た論文に見られる。
［発明の効果］ 以上のように、この発明によれば、ワード線とビット線
対とアクセス用のトランジスタ対とをともに第２の能動
素子層に設けたので、これらを接続するためのスルーホ
ールを設ける必要がない。したがって、その分だけ、メ
モリセルの占有面積の縮小化と製造プロセスの簡略化を
図ることができる。
対とアクセス用のトランジスタ対とをともに第２の能動
素子層に設けたので、これらを接続するためのスルーホ
ールを設ける必要がない。したがって、その分だけ、メ
モリセルの占有面積の縮小化と製造プロセスの簡略化を
図ることができる。
第１図は、この発明の一実施例を示す積層型SRAMのメモ
リセル回路の概念図である。第2A図および第2B図は、第
１図に示されたSRAMセルの上側および下側の能動素子層
を示す平面図である。第３図は、第１図に示されたSRAM
セルの上側の能動素子層上に形成されたLOCOSを示す断
面図である。第４図は、第１図に示されたSRAMセルの断
面構造の一部を示す断面図である。第５図は、従来のSR
AMを示す概略のブロック図である。第６図は、従来のSR
AMのメモリセルを示す回路図である。第７図は、基板上
に平面的に形成された従来のSRAMのメモリセル回路を示
す概念図である。第8A図ないし第8C図は、第７図に示さ
れたメモリセルを形成するのに必要な３つの層の平面図
である。第９図は、従来の積層型SRAMノメモリセル回路
を示す概念図である。第10A図および第10B図は、第９図
に示されたメモリセルを形成するための上側および下側
の能動素子層を示す平面図である。第11図は、第９図に
示された下側の能動素子層上に形成されるLOCOSを示す
断面図である。第12図は、第９図に示されたメモリセル
の断面構造の一部を示す断面図である。 図において、Q1、Q3、Q7、Q8はPMOS電界効果トランジス
タ、Q2、Q4、Q5、Q6はNMOS電界効果トランジスタ、33お
よび34はビット線、35はワード線、51、52、53、54はス
ルーホールである。 なお、図中、同一符号は同一または相当部分を示す。
リセル回路の概念図である。第2A図および第2B図は、第
１図に示されたSRAMセルの上側および下側の能動素子層
を示す平面図である。第３図は、第１図に示されたSRAM
セルの上側の能動素子層上に形成されたLOCOSを示す断
面図である。第４図は、第１図に示されたSRAMセルの断
面構造の一部を示す断面図である。第５図は、従来のSR
AMを示す概略のブロック図である。第６図は、従来のSR
AMのメモリセルを示す回路図である。第７図は、基板上
に平面的に形成された従来のSRAMのメモリセル回路を示
す概念図である。第8A図ないし第8C図は、第７図に示さ
れたメモリセルを形成するのに必要な３つの層の平面図
である。第９図は、従来の積層型SRAMノメモリセル回路
を示す概念図である。第10A図および第10B図は、第９図
に示されたメモリセルを形成するための上側および下側
の能動素子層を示す平面図である。第11図は、第９図に
示された下側の能動素子層上に形成されるLOCOSを示す
断面図である。第12図は、第９図に示されたメモリセル
の断面構造の一部を示す断面図である。 図において、Q1、Q3、Q7、Q8はPMOS電界効果トランジス
タ、Q2、Q4、Q5、Q6はNMOS電界効果トランジスタ、33お
よび34はビット線、35はワード線、51、52、53、54はス
ルーホールである。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】半導体基板上に形成された第１の能動素子
層と、その上方に形成された第２の能動素子層とを含む
積層型スタティックランダムアクセスメモリ装置であっ
て、 前記第１の能動素子層に設けられ、その相補な入出力ノ
ード対に与えられたデータを記憶する第１のフリップフ
ロップ、 前記第２の能動素子層に設けられ、その相補な入出力ノ
ード対に与えられたデータを記憶する第２のフリップフ
ロップ、 前記第１のフリップフロップの入出力ノード対と前記第
２のフリップフロップの入出力ノード対とを接続するス
ルーホール対、 前記第２の能動素子層に設けられ、前記第１および第２
のフリップフロップを選択するためのワード線、 前記第２の能動素子層に設けられ、前記第１および第２
のフリップフロップとデータの授受を行なうための相補
なビット線対、および 前記第２の能動素子層に設けられ、前記第２のフリップ
フロップの入出力ノード対と前記ビット線対との間に接
続され、その入力電極が前記ワード線に接続されたトラ
ンジスタ対とを含む、スタティックランダムアクセスメ
モリ装置。 - 【請求項２】前記第１のフリップフロップは、 前記入出力ノード対の一方のうちのノードと接地電位ノ
ードとの間に接続され、その入力電極が前記入出力ノー
ド対のうちの他方のノードに接続される第１の導電形式
の第１のトランジスタと、 前記入出力ノード対のうちの他方のノードと接地電位ノ
ードとの間に接続され、その入力電極が前記入出力ノー
ド対のうちの一方のノードに接続される第１の導電形式
の第２のトランジスタとを含み、 前記第２のフリップフロップは、 前記入出力ノード対のうちの一方のノードと電源電位ノ
ードとの間に接続され、その入力電極が前記入出力ノー
ド対のうちの他方のノードに接続される第２の導電形式
の第３のトランジスタと、 前記入出力ノード対のうちの他方のノードと電源電位ノ
ードとの間に接続され、その入力電極が前記入出力ノー
ド対のうちの一方のノードに接続される第２の導電形式
の第４のトランジスタとを含む、特許請求の範囲第１項
に記載のスタティックランダムアクセスメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171521A JPH0770623B2 (ja) | 1988-07-08 | 1988-07-08 | スタティックランダムアクセスメモリ装置 |
| US07/337,702 US5001539A (en) | 1988-07-08 | 1989-04-13 | Multiple layer static random access memory device |
| KR1019890009743A KR920001078B1 (ko) | 1988-07-08 | 1989-07-08 | 스태틱 랜덤 액세스 메모리(static ramdom access memory)장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171521A JPH0770623B2 (ja) | 1988-07-08 | 1988-07-08 | スタティックランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221654A JPH0221654A (ja) | 1990-01-24 |
| JPH0770623B2 true JPH0770623B2 (ja) | 1995-07-31 |
Family
ID=15924658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63171521A Expired - Lifetime JPH0770623B2 (ja) | 1988-07-08 | 1988-07-08 | スタティックランダムアクセスメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5001539A (ja) |
| JP (1) | JPH0770623B2 (ja) |
| KR (1) | KR920001078B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04224244A (ja) * | 1990-12-21 | 1992-08-13 | Honda Motor Co Ltd | エンジンの空燃比制御装置 |
| US5145799A (en) * | 1991-01-30 | 1992-09-08 | Texas Instruments Incorporated | Stacked capacitor SRAM cell |
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| JPH04345992A (ja) * | 1991-05-24 | 1992-12-01 | Fujitsu Ltd | スタティックｒａｍ |
| US5243203A (en) * | 1991-11-04 | 1993-09-07 | Motorola, Inc. | Compact transistor pair layout and method thereof |
| JP3009788B2 (ja) * | 1991-11-15 | 2000-02-14 | 日本特殊陶業株式会社 | 集積回路用パッケージ |
| US5334861A (en) * | 1992-05-19 | 1994-08-02 | Motorola Inc. | Semiconductor memory cell |
| JP2665644B2 (ja) * | 1992-08-11 | 1997-10-22 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0593865B1 (en) * | 1992-09-04 | 2001-06-06 | Mitsubishi Denki Kabushiki Kaisha | A semiconductor memory device and a manufacturing method of the same |
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| US5395785A (en) * | 1993-12-17 | 1995-03-07 | Sgs-Thomson Microelectronics, Inc. | SRAM cell fabrication with interlevel dielectric planarization |
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| US10490116B2 (en) | 2016-07-06 | 2019-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, memory device, and display system |
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1988
- 1988-07-08 JP JP63171521A patent/JPH0770623B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-13 US US07/337,702 patent/US5001539A/en not_active Expired - Fee Related
- 1989-07-08 KR KR1019890009743A patent/KR920001078B1/ko not_active Expired
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| Publication number | Publication date |
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| KR920001078B1 (ko) | 1992-02-01 |
| JPH0221654A (ja) | 1990-01-24 |
| KR900002330A (ko) | 1990-02-28 |
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