JP7045052B2

JP7045052B2 - 半導体実装方法

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Publication number: JP7045052B2
Application number: JP2018016426A
Authority: JP
Inventors: 裕美齊藤; 豊和発地
Original assignee: Namics Corp
Current assignee: Namics Corp
Priority date: 2018-02-01
Filing date: 2018-02-01
Publication date: 2022-03-31
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Description

本発明は、フィルム状半導体封止材を用いた半導体実装方法に関する。

半導体チップと基板との間の狭ギャップ化の要請に対応するため、フィルム状半導体封止材を用いた半導体実装方法が提案されている。

フィルム状半導体封止材を用いた半導体実装方法は以下の手順で実施される。
（１）回路面に電極をする半導体ウエハに対し、一方の面にフィルム状半導体封止材をラミネートする。
（２）半導体ウエハをダイシングして個片化する。
（３）個片化した半導体ウエハ（半導体チップ）のフィルム状半導体封止材がラミネートされた側の面を、フリップチップボンダー等を用いて、基板に対し加熱圧接（ＴｈｅｒｍａｌＣｏｍｐｒｅｓｓｉｏｎＢｏｎｄｉｎｇ：ＴＣＢ）する。

フィルム状半導体封止材を用いた半導体実装においては、良好な接合性とボイドなどの欠陥がない封止状態が求められる。これら不具合のない封止状態を達成するためのフィルム状半導体封止材組成や実装方法が提案されており、ボイド欠陥を無くすため、ＴＣＢの実施後、加圧雰囲気下にてフィルム状半導体封止材を硬化させる手法も検討されている（特許文献１参照）。

特開２０１５－１２６１２０号公報

ＴＣＢの実施後、加圧雰囲気下にてフィルム状半導体封止材を硬化させる手法は、ボイド欠陥なく硬化させるために効果的であるが、硬化前のボイド体積が大きすぎると十分な効果を得ることができないことが明らかになった。
このような不具合発生を防止するために、加圧雰囲気下での硬化の効果をより確実にし、不具合を発生させない半導体実装方法を提供することを課題とする。

本願発明は、フィルム状半導体封止材を、はんだを含む突起電極が形成された半導体チップ上へラミネートした後、基板に対しフィルム状半導体封止材を加熱圧接し、その後、前記フィルム状半導体封止材を加熱硬化させて半導体チップを前記基板へ実装する半導体装置の実装方法において、
前記フィルム状半導体封止材の厚みが、前記突起電極の高さの０．８倍以上１．３倍以下であり、
前記半導体チップにラミネートされた前記半導体封止材面の最高高さと、最低高さとの差が２．２μｍ以下であり
ラミネーション圧力が０．１ＭＰａ以上０．８ＭＰａ以下であり、
前記加熱硬化が０．４ＭＰａ以上の加圧雰囲気下で実施される半導体装置の実装方法（１）を提供する。

また、本願発明は、フィルム状半導体封止材を、はんだを含む突起電極が形成された半導体ウエハ上へラミネートし、基板に対し前記フィルム状半導体封止材を加熱圧接し、その後、前記フィルム状半導体封止材を加熱硬化させて半導体チップを前記基板へ実装する半導体装置の実装方法において、
前記フィルム状半導体封止材がラミネートされた半導体ウエハを個片化する工程、
個片化された半導体チップを基板電極と位置合わせをする工程、
位置合わせされた半導体チップと、基板とを加熱しながら圧接する工程、および
圧接後に圧力雰囲気下にてフィルム状半導体封止材を加熱硬化する工程を有し、
前記フィルム状半導体封止材の厚みが、前記突起電極の高さの０．８倍以上１．３倍以下であり、
前記半導体ウエハにラミネートされ、その後、個片化された前記半導体封止材面の最高高さと最低高さとの差が２．２μｍ以下であり、
ラミネーション圧力が０．１ＭＰａ以上０．８ＭＰａ以下であり、
前記加熱硬化が０．４ＭＰａ以上の加圧雰囲気下で実施される半導体装置の実装方法
（２）を提供する。

また、本願発明は、フィルム状半導体封止材を、はんだを含む突起電極が形成された半導体ウエハ上へラミネートし、基板に対し前記フィルム状半導体封止材を加熱圧接し、その後、前記フィルム状半導体封止材を加熱硬化させて半導体チップを前記基板へ実装する半導体装置の実装方法において、
前記フィルム状半導体封止材がラミネートされた半導体ウエハの厚みを研磨によって薄くする工程、
前記フィルム状半導体封止材がラミネートされた半導体ウエハを個片化する工程、
個片化された半導体チップを基板電極と位置合わせをする工程、
位置合わせされた半導体チップと、基板とを加熱しながら圧接する工程、および、
圧接後に圧力雰囲気下にてフィルム状半導体封止材を加熱硬化する工程を有し、
前記フィルム状半導体封止材の厚みが、前記突起電極の高さの０．８倍以上１．３倍以下であり、
前記半導体ウエハにラミネートされ、その後、個片化された前記半導体封止材面の最高高さと最低高さとの差が２．２μｍ以下であり、
ラミネーション圧力が０．１ＭＰａ以上０．８ＭＰａ以下であり、
前記加熱硬化が０．４ＭＰａ以上の加圧雰囲気下で実施される半導体装置の実装方法（３）を提供する。

本発明の半導体実装方法（１）～（３）において、前記突起電極が半導体チップ面上、若しくは半導体ウエハ面上に銅層、はんだ層の順に積層された構造を有することが好ましい。

本発明の半導体実装方法（１）～（３）において、前記突起電極の高さが５μｍ以上５０μｍ以下であることが好ましい。

本発明の半導体実装方法（１）～（３）によれば、ボイド欠陥等の不具合を防止し、確実な接続を達成できる。

以下、本発明について詳細に説明する。

本発明の半導体装置の実装方法（１）では、フィルム状半導体封止材を、はんだを含む突起電極が形成された半導体チップ上へラミネートした後、基板に対しフィルム状半導体封止材を加熱圧接し、その後、フィルム状半導体封止材を加熱硬化させて半導体チップを基板へ実装する。
本発明の半導体装置の実装方法（１）では、以下に示す条件（Ａ）～（Ｄ）を満たすことが求められる。

条件（Ａ）
フィルム状半導体封止材の厚みを、突起電極の高さの０．８倍以上１．３倍以下とする。
条件（Ａ）により、フィルム状半導体封止材の過供給と不足を防止する。フィルム状半導体封止材の厚みが、突起電極の高さの０．８倍未満だと、フィルム状半導体封止材が不足するため、ボイド欠陥やデラミネーションといった実装不良が生じる。フィルム状半導体封止材の厚みが、突起電極の高さの１．３倍超だと、フィルム状半導体封止材が過供給となるため、フィルム状半導体封止材の半導体チップ上への這い上がりを生じ実装不良となる。
フィルム状半導体封止材の厚みは、突起電極の高さの０．９倍以上１．２５倍以下が好ましい。

条件（Ｂ）
半導体チップにラミネートされた半導体封止材面の最高高さと、最低高さとの差を２．２μｍ以下とする。
条件（Ｂ）により、フィルム状半導体封止材と、基板とが接触する際に発生するボイド体積を小さくすることができ、ボイド欠陥による実装不良を防止できる。半導体チップにラミネートされた半導体封止材面の最高高さと、最低高さとの差が２．２μｍ超だと、フィルム状半導体封止材と、基板とが接触する際に発生するボイド体積が大きくなり、ボイド欠陥による実装不良を生じる。
半導体チップにラミネートされた半導体封止材面の最高高さと、最低高さとの差は２μｍ以下がより好ましい。

条件（Ｃ）
フィルム状半導体封止材を半導体チップ上へラミネートする際のラミネーション圧力を０．１ＭＰａ以上０．８ＭＰａ以下とする。
条件（Ｃ）により、フィルム状半導体封止材と、基板とが接触する際に発生するボイド体積を小さくすることができ、ボイド欠陥による実装不良を防止できる。ラミネーション圧力が０．８ＭＰａ超だと、フィルム状半導体封止材が薄化し、半導体チップにラミネートされた半導体封止材面の最高高さと最低高さとの差が大きくなり、ボイドが生じ、実装不良となる。また、突起電極にダメージを生じるおそれがある。ラミネーション圧力が０．１ＭＰａ未満だと、過小圧力によるフィルム状半導体封止材の貼りつき不良が発生し、接続不良やボイド欠陥による実装不良を生じる。

条件（Ｄ）
フィルム状半導体封止材の加熱硬化を、０．４ＭＰａ以上の加圧雰囲気下で実施する。
条件（Ｄ）により、ボイドの発生や膨張を抑制しながらフィルム状半導体封止材の硬化を進行させることができ、ボイド欠陥による実装不良を防止できる。フィルム状半導体封止材の加熱硬化を０．４ＭＰａ未満の雰囲気下で実施した場合、ボイドの発生や膨張を抑制することができず、ボイド欠陥による実装不良を生じる。

本発明の半導体装置の実装方法（２）では、フィルム状半導体封止材を、はんだを含む突起電極が形成された半導体ウエハ上へラミネートした後、基板に対しフィルム状半導体封止材を加熱圧接し、その後、フィルム状半導体封止材を加熱硬化させて半導体チップを基板へ実装する。
本発明の半導体装置の実装方法（２）は、下記工程（ａ）～（ｄ）を有する。
（ａ）フィルム状半導体封止材がラミネートされた半導体ウエハを個片化する工程
（ｂ）個片化された半導体チップを基板電極と位置合わせをする工程
（ｃ）位置合わせされた半導体チップと基板とを加熱しながら圧接する工程
（ｄ）圧接後に圧力雰囲気下にてフィルム状半導体封止材を加熱硬化する工程

フィルム状半導体封止材をラミネートする対象が半導体ウエハであるのに対し、基板上に実装する対象は半導体チップである。
そのため、工程（ａ）において、ダイシングにより、半導体ウエハを個片化して、フィルム状半導体封止材がラミネートされた半導体チップを得る。
次に、工程（ｂ）により、半導体チップ上、および、基板上に形成された位置合わせの基準マークを可視光用のカメラ等で認識しながら、個片化された半導体チップを、基板電極と位置合わせする。
次に、工程（ｃ）により、個片化された半導体チップを、フリップチップボンダー等を用いて、基板に対し加熱圧接（ＴＣＢ）する。ここで、半導体チップの基板へのマウントと、突起電極と基板電極との接続を同時に実施してもよいし、半導体チップを基板へマウントした後、突起電極と基板電極とを接続してもよい。前者の場合、はんだ溶融温度以上に加熱した状態でＴＣＢを実施する。後者の場合、フィルム状半導体封止材の軟化温度以上に加熱した状態で、半導体チップを基板上の所定の位置にマウントし、さらに、はんだ溶融温度以上に加熱して、突起電極と基板電極とを接続する。また、後者の場合、半導体チップを個々にはんだ溶融温度以上に加熱して突起電極と基板電極とを接続してもよいし、半導体チップ複数個を同時に加熱して突起電極と基板電極を接続してもよい。
次に、工程（ｄ）により、圧力雰囲気下にてフィルム状半導体封止材を加熱硬化させて、半導体チップを基板に実装する。

本発明の半導体装置の実装方法（２）においても、上述した条件（Ａ）～（Ｄ）を満たすことが求められる。本発明の半導体装置の実装方法（２）における留意点を以下に示す。
半導体ウエハは、上記工程（ａ）により、個片化して半導体チップとするため、個片化後の半導体チップの個数に応じた複数の突起電極を有している。これら複数の突起電極について、条件（Ａ）を満たすことが求められる。
一方、条件（Ｂ）については、上記工程（ａ）の実施後、すなわち、個片化された半導体チップが満たすことが求められる。

本発明の半導体装置の実装方法（３）は、フィルム状半導体封止材を、はんだを含む突起電極が形成された半導体ウエハ上へラミネートした後、基板に対しフィルム状半導体封止材を加熱圧接し、その後、フィルム状半導体封止材を加熱硬化させて半導体チップを基板へ実装する点は、本発明の半導体装置の実装方法（２）と同様である。したがって、本発明の半導体装置の実装方法（３）は、上記工程（ａ）～（ｄ）を有する。但し、本発明の半導体装置の実装方法（３）では、上記工程（ａ）の前に実施する以下の工程（ｅ）を有する。
（ｅ）フィルム状半導体封止材がラミネートされた半導体ウエハの厚みを研磨によって薄くする工程
工程（ｅ）は、いわゆるバックグラインド工程である。

本発明の半導体装置の実装方法（３）においても、上述した条件（Ａ）～（Ｄ）を満たすことが求められる。本発明の半導体装置の実装方法（３）における留意点は、本発明の半導体装置の実装方法（２）における留意点と同様である。

本発明の半導体装置の実装方法（１）～（３）についてさらに記載する。

本発明の半導体装置の実装方法（１）で使用する半導体チップは、少なくとも１つの突起電極を有している。突起電極の個数は、半導体チップを実装する基板の基板電極の個数と一致する。
本発明の半導体装置の実装方法（２），（３）で使用する半導体ウエハは、個片化後の半導体チップの個数に応じた複数の突起電極を有している。
これらの突起電極は、はんだ、金、銅などで単独または複合された構造で構成されることがあるが、半導体チップ面上、若しくは半導体ウエハ面上に銅層、はんだ層の順に積層された構造を有することが好ましい。
また、これらの突起電極の高さが５μｍ以上５０μｍ以下であることが好ましい。
なお、半導体チップ若しくは半導体ウエハは、特に限定されず、シリコンチップ若しくはシリコンウエハでもよく、化合物半導体チップもしくは化合物半導体ウエハでもよい。

本発明の半導体装置の実装方法（１）～（３）で使用するフィルム状半導体封止材は、以下に示す条件を満たすことが好ましい。

本発明の半導体装置の実装方法（１）～（３）で使用するフィルム状半導体封止材は、可視光に対する透過性を備えていることが好ましい。具体的には、波長５５０ｎｍの光の透過率が１５％以上であることが好ましい。
波長５５０ｎｍの光の透過率が１５％以上であれば、半導体チップ上、若しくは半導体ウエハ上、あるいは、基板上に位置合わせの基準マークが形成されている場合に、フィルム状半導体封止材を通してこれらの基準マークを可視光用のカメラ等で認識できるためである。

また、本発明の半導体装置の実装方法（１）～（３）で使用するフィルム状半導体封止材は、半導体チップを基板に対し加熱圧接（ＴＣＢ）する際にボイドが発生しないことが好ましい。例えば、半導体チップを基板に対し加熱圧接（ＴＣＢ）する際は２３０℃以上に加熱するため、フィルム状半導体封止材を構成する樹脂材料の熱分解等に起因する樹脂発泡によりボイドが発生するおそれがある。そのため、本発明の半導体装置の実装方法（１）～（３）で使用するフィルム状半導体封止材は、２３０℃以上で樹脂発泡を起こさない材料を選択することが好ましい。

また、本発明の半導体装置の実装方法（１）～（３）で使用するフィルム状半導体封止材は、熱硬化性成分とその硬化剤を含んでいることが望ましい。この熱硬化性成分としては、例えば、エポキシ樹脂、ビスマレイミド樹脂、ポリアミド樹脂、ポリイミド樹脂、トリアジン樹脂、シアノアクリレート樹脂、不飽和ポリエステル樹脂、メラミン樹脂、尿素樹脂、ベンゾオキサジン樹脂、ポリウレタン樹脂、ポリイソシアネート樹脂、フラン樹脂、レゾルシノール樹脂、キシレン樹脂、ベンゾグアナミン樹脂、ジアリルフタレート樹脂、シリコーン樹脂、ポリビニルブチラール樹脂、シロキサン変性エポキシ樹脂、シロキサン変性ポリアミドイミド樹脂、アクリレート樹脂、アクリル樹脂などが挙げられる。この中でも特に好ましいのは、耐熱性の観点から、エポキシ樹脂、ベンゾオキサジン樹脂、シロキサン変性エポキシ樹脂、シロキサン変性ポリアミドイミド樹脂である。これらは単独または二種以上の混合物として使用することができる。例えば、フィルム状半導体封止材が、熱硬化性成分として、ポリイミド樹脂とエポキシ樹脂との混合物を含むようにしてもよい。

フィルム状半導体封止材に含まれる硬化剤としては、例えば、脂肪族アミン、脂環式アミン、芳香族ポリアミン、第３級アミンといったアミン系硬化剤、脂肪族酸無水物、脂環式酸無水物、芳香族酸無水物、といった酸無水物系硬化剤、ノボラックフェノール樹脂といったフェノール系硬化剤、ジシアンジアミド、有機酸ジヒドラジド、三フッ化ホウ素アミン錯体、イミダゾール類、ポリアミド、有機過酸化物、等が挙げられる。これらは単独または二種以上の混合物として使用することができる。

また、本発明の半導体装置の実装方法（１）～（３）で使用するフィルム状半導体封止材は、上記した熱硬化性成分以外の高分子樹脂を含んでいてもよい。高分子樹脂としては、例えば、ポリエステル樹脂、ポリエーテル樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、ポリアクリレート樹脂、ポリビニルブチラール樹脂、ポリウレタン樹脂、フェノキシ樹脂、ポリアクリレート樹脂、ポリブタジエン、アクリロニトリルブタジエン共重合体、アクリロニトリルブタジエンゴムスチレン樹脂、スチレンブタジエン共重合体、アクリル酸共重合体などが挙げられる。これらは、単独または二種以上を併用して使用することができる。これらの中でも、耐熱性及びフィルム形成性の観点から、ポリイミド樹脂やフェノキシ樹脂が好ましい。

また、本発明の半導体装置の実装方法（１）～（３）で使用するフィルム状半導体封止材は、低熱膨張化のために無機フィラーを含んでいてもよい。この場合、波長５５０ｎｍの透過率が１５％以上になるように、フィラー種、粒径、配合量などを設定する。

さらに、また、本発明の半導体装置の実装方法（１）～（３）で使用するフィルム状半導体封止材は、硬化促進剤、フラックス剤、シランカップリング剤、チタンカップリング剤、酸化防止剤、レベリング剤、イオントラップ剤などの添加剤や、エラストマー成分を配合してもよい。これらは単独で用いてもよいし、２種以上を組み合わせてもよい。配合量については、各添加剤の効果が発現するように調整すればよい。

本発明の半導体装置の実装方法（１）～（３）において、フィルム状半導体封止材を半導体チップ上、若しくは、半導体ウエハ上にラミネートする際は、公知のラミネート装置を使用できる。使用するラミネート装置は特に限定されず、たとえば、ロールラミネーター、真空ラミネーターを用いることができる。

本発明の半導体装置の実装方法（１）～（３）において、フィルム状半導体封止材を半導体チップ上、若しくは、半導体ウエハ上にラミネートする際のラミネーション温度、およびラミネーション時間は、使用するフィルム状半導体封止材に応じて適宜選択することができる。

本発明の半導体装置の実装方法（１）～（３）において、基板に対し半導体チップを加熱圧接（ＴＣＢ）する際の条件は特に限定されず、使用するフィルム状半導体封止材やはんだに応じて適宜選択すればよい。

本発明の半導体装置の実装方法（１）～（３）において、圧力雰囲気下でフィルム状半導体封止材を加熱硬化する際の加熱温度、および加熱時間は特に限定されず、使用するフィルム状半導体封止材に応じて適宜選択すればよい。

本発明の半導体装置の実装方法（２），（３）における工程（ａ）は、一般的なダイシング装置を使用し、乾式又は湿式ダイシングを行うことによって達成できる。

本発明の半導体装置の実装方法（３）における工程（ｅ）は、一般的なバックグラインダーにより達成できる。

本発明の半導体装置の実装方法（１）～（３）では、密着性、濡れ性等の改善のため、加熱圧接（ＴＣＢ）実施前の基板に対し、プラズマ処理等の表面処理を施してもよい。

本発明の半導体装置の実装方法（１）～（３）では、外部からの衝撃や、水分侵入からの保護のため、半導体チップを実装した部位を、公知のモールド半導体封止材で封止してもよい。モールド半導体封止材の硬化は、フィルム状半導体封止材の硬化と同時に実施してもよく、フィルム状半導体封止材の硬化後に実施してもよい。

以下、実施例により、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。

（実施例１～１１、比較例１～４）
７．３ｍｍ□の半導体チップが１６個連なった半導体ウエハを準備した。各半導体チップ面上には、銅層、はんだ層（Ｓｎ－Ａｇはんだ）の順に積層された構造の突起電極が設けられている。半導体ウエハの突起電極が設けられた面上に、下記表に示す組成のフィルム状半導体封止材を４ｃｍ□にカットして載置し、真空加圧式ラミネーター（ＭＶＬＰ－５００／６００、株式会社名機製作所）を用いて、下記表に記載した条件で半導体ウエハ上にフィルム状半導体封止材をラミネートした。

表中の各成分は以下に示す通り。
熱硬化性成分
ＮＣ３０００：ビフェニルアラルキル型エポキシ樹脂、日本化薬株式会社製
ＹＤＰＮ－６３８：フェノールノボラック型エポキシ樹脂、新日鉄住金化学株式会社製
ＥＸＡ８３０－ＣＲＰ：ビスフェノールＦ型液状エポキシ樹脂、ＤＩＣ株式会社製
ＥＸＡ８５０－ＣＲＰ：ビスフェノールＡ型エポキシ樹脂、ＤＩＣ株式会社製
硬化剤
ＥＨ１０５：アミン系硬化剤、株式会社ＡＤＥＫＡ製
ＫＡ－１１８０：フェノール樹脂系硬化剤、ＤＩＣ株式会社製
硬化促進剤
２ＰＨＺ：イミダゾール系硬化促進剤、四国化成工業株式会社製
無機フィラー
Ｓｃｉｑａｓ（０．１μｍ）：シリカフィラー、平均粒径０．１μｍ、堺化学工業株式会社製
高分子樹脂
ｊＥＲ４２５０：ビスフェノールＡ／ビスフェノールＦ共重合型フェノキシ樹脂、三菱化学株式会社製
ＦＸ３１６：ビスフェノールＡ型フェノキシ樹脂、新日鉄住金化学株式会社製
フラックス剤
８－キノリノール：シグマアルドリッチジャパン合同会社製
エラストマー
ＸＥＲ－３２Ｃ：ブタジエン・アクリロニトリル・メタクリル酸共重合体、ＪＳＲ株式会社製
シランカップリング剤
ＫＢＭ５７３：信越化学株式会社製

なお、切断前のフィルム状半導体封止材の厚みを以下の手順で測定し、ラミネート後の半導体封止材面の最高高さと最低高さとの差を以下の手順で測定した。
フィルム状半導体封止材の厚み
基材フィルム（ＰＥＴフィルム）上へ形成されたフィルム状半導体封止材を、基材フィルム表面を基準高さとし、表面粗さ・形状測定機（東京精密社製、ＳＵＲＦＣＯＭ１５００ＳＤ２）を用い測定し厚みを求めた。
ラミネート後の半導体封止材面の最高高さと最低高さとの差
半導体チップ（７．３ｍｍ□）上にラミネートされたフィルム状半導体封止材上をコンフォーカル顕微鏡（レーザーテック社製、ＯＰＴＥＬＩＣＳＨ１２００）にてスキャンし、凹凸を測定し、フィルム表面高さを基準とし、その基準高さから最も高いところを最高高さとし、最も低いところを最低高さとして、両者の高さの差を求めた。
実施例１０については、半導体ウエハの裏面側を大きさが異なる研磨砥粒（粗（＃３２０）、仕上げ（＃２０００））を用いてバックグラインドした。
次に、フィルム状半導体封止材をラミネートした半導体ウエハは、東京精密製ダイシングマシン（型番：Ａ－ＷＤ－１００Ａ）を使用し、ダイシングラインに沿って、速度：２０ｍｍ／ｓｅｃ、ブレード回転数：３００００ｒｐｍの条件でダイシングを行い所定のサイズ（７．３ｍｍ×７．３ｍｍ）へ個片化しテスト用チップとした。
その後、フリップチップボンダー（パナソニックファクトリーソリューションズ株式会社製、商品名ＦＣＢ３）を用いて、テスト用チップとシリコン基板とを加熱圧接（ＴＣＢ）した。なお、実施例９は、以下の手順（ｂ）で加熱圧接（ＴＣＢ）を実施し、残りの実施例、比較例は以下の手順（ａ）で加熱圧接（ＴＣＢ）を実施した。
手順（ａ）
８０℃に加熱したテスト用チップをシリコン基板へ接触させた後、その状態で２６０℃まで温度を上昇させテスト用チップの突起電極と基板電極を接続した。
手順（ｂ）
８０℃に加熱したテスト用チップをシリコン基板上へマウントした。その後、３００℃に加熱したフリップチップボンダーの加熱ヘッドを搭載されたテストチップ上から加圧し、テストチップの突起電極と基板電極を接続した。
次に、所定の圧力雰囲気下でフィルム状半導体封止材を加熱硬化させた。実施例１～７、９、１０、および、比較例２～４は、０．７ＭＰａの圧力雰囲気下、１７５℃で２時間加熱硬化させた。実施例８は、０．４ＭＰａの圧力雰囲気下、１７５℃で２時間加熱硬化させた。実施例１１は、０．７ＭＰａの圧力雰囲気下、１８５℃で４時間加熱硬化させた。比較例１は、０．３ＭＰａの圧力雰囲気下、１７５℃で２時間加熱硬化させた。
上記の手順をＮ＝５で実施し、以下の評価を実施した。
視認性：フリップチップボンダーにて位置合わせ工程中、Ｎ＝５の全てで認識エラーが発生しなかった場合は○とし、１試験片でも認識エラーが発生した場合を×とした。
這い上がり：作製した試験片を目視で観察した。Ｎ＝５の全てでフィルム状半導体封止材の這い上がりが観察されなかった場合を○とし、１試験片でも這い上がりが観察された場合を×とした。
ボイド：作製した試験片を超音波探傷装置（ＳｃａｎｎｉｎｇＡｃｏｕｓｔｉｃＴｏｍｏｇｒａｐｈｙ、ＳＡＴ）を用いて反射法にて観察した。Ｎ＝５の全てで画像上、ボイド／デラミネーションの陰影が観察されなかった場合を○とし、１試験片でも陰影が観察された場合を×とした。
接続：作製した試験片のうち、１試験片を抜き出し、研磨にて接続断面を削りだした断面にてペリフェラル部を１列断面観察した。テスト用チップのはんだと、ＢｏｔｔｏｍチップのＰａｄとの界面のはんだ濡れがあるか走査型電子顕微鏡にて確認し、はんだ濡れが確認された場合を○とし、はんだ濡れが確認されなかった場合を×とした。

実施例１～１１は、実装性（視認性、這い上がり、ボイド、接続）が良好であった。なお、実施例２，３は、実施例１に対し、フィルム状半導体封止材の厚み、半導体ウエハの突起電極の高さ、および、ラミネーション圧力を変えた実施例である。実施例４は、実施例２に対し、フィルム状半導体封止材の厚み、および、ラミネーション圧力を変えた実施例である。実施例５は、実施例４に対し、フィルム状半導体封止材の厚みを変えた実施例である。実施例６，７は、実施例５に対し、ラミネーション圧力を変えた実施例である。実施例８は、実施例５に対し、フィルム状半導体封止材の硬化時の圧力条件を変えた実施例である。実施例９は、実施例５に対し、加熱圧接（ＴＣＢ）の手順を、手順（ａ）から手順（ｂ）に変えた実施例である。実施例１０は、実施例５に対し、ラミネーションと、ダイシングとの間にバックグラインドを実施した実施例である。実施例１１は、実施例５に対し、フィルム状半導体封止材の組成を、組成Ａから組成Ｂに変更し、該フィルム状半導体封止材の硬化条件（温度、加熱時間）を変えた実施例である。
比較例１は、０．４ＭＰａ未満（０．３ＭＰａ）の加圧雰囲気下でフィルム状半導体封止材を硬化させた例であり、実装性（ボイド）が×であった。比較例２は、ラミネーション圧力が０．８ＭＰａ超（０．９ＭＰａ）で、半導体封止材面の最高高さと、最低高さとの差が２．２μｍ超（２．３μｍ）の例であり、実装性（ボイド）が×であった。比較例３は、フィルム状半導体封止材の厚みが突起電極の高さの０．８倍未満（０．７５）で、半導体封止材面の最高高さと、最低高さとの差が２．２μｍ超（２．３μｍ）の例であり、実装性（ボイド）が×であった。比較例４は、フィルム状半導体封止材の厚みが突起電極の高さの１．３倍超（１．４０）の例であり、実装性（這い上がり）が×であった。そのため、実装性（ボイド、接続）の評価は実施しなかった。

Claims

フィルム状半導体封止材を、はんだを含む突起電極が形成された半導体チップ上へラミネートした後、基板に対しフィルム状半導体封止材を加熱圧接して前記突起電極と基板電極とを接続し、その後、前記フィルム状半導体封止材を加熱硬化させて半導体チップを前記基板へ実装する半導体装置の実装方法において、
前記フィルム状半導体封止材の厚みが、前記突起電極の高さの０．８倍以上１．３倍以下であり、
前記半導体チップにラミネートされた前記半導体封止材面の最高高さと、最低高さとの差が２．２μｍ以下であり、
ラミネーション圧力が０．１ＭＰａ以上０．８ＭＰａ以下であり、
前記加熱硬化が０．４ＭＰａ以上の加圧雰囲気下で実施される半導体装置の実装方法。
フィルム状半導体封止材を、はんだを含む突起電極が形成された半導体ウエハ上へラミネートし、基板に対し前記フィルム状半導体封止材を加熱圧接して前記突起電極と基板電極とを接続し、その後、前記フィルム状半導体封止材を加熱硬化させて半導体チップを前記基板へ実装する半導体装置の実装方法において、
前記フィルム状半導体封止材がラミネートされた半導体ウエハを個片化する工程、
個片化された半導体チップを前記基板電極と位置合わせをする工程、
位置合わせされた半導体チップと、基板とを加熱しながら圧接する工程、および
圧接後に圧力雰囲気下にてフィルム状半導体封止材を加熱硬化する工程を有し、
前記フィルム状半導体封止材の厚みが、前記突起電極の高さの０．８倍以上１．３倍以下であり、
前記半導体ウエハにラミネートされ、その後、個片化された前記半導体封止材面の最高高さと最低高さとの差が２．２μｍ以下であり、
ラミネーション圧力が０．１ＭＰａ以上０．８ＭＰａ以下であり、
前記加熱硬化が０．４ＭＰａ以上の加圧雰囲気下で実施される半導体装置の実装方法。
フィルム状半導体封止材を、はんだを含む突起電極が形成された半導体ウエハ上へラミネートし、基板に対し前記フィルム状半導体封止材を加熱圧接して前記突起電極と基板電極とを接続し、その後、前記フィルム状半導体封止材を加熱硬化させて半導体チップを前記基板へ実装する半導体装置の実装方法において、
前記フィルム状半導体封止材がラミネートされた半導体ウエハの厚みを研磨によって薄くする工程、
前記フィルム状半導体封止材がラミネートされた半導体ウエハを個片化する工程、
個片化された半導体チップを前記基板電極と位置合わせをする工程、
位置合わせされた半導体チップと、基板とを加熱しながら圧接する工程、および、
圧接後に圧力雰囲気下にてフィルム状半導体封止材を加熱硬化する工程を有し、
前記フィルム状半導体封止材の厚みが、前記突起電極の高さの０．８倍以上１．３倍以下であり、
前記半導体ウエハにラミネートされ、その後、個片化された前記半導体封止材面の最高高さと最低高さとの差が２．２μｍ以下であり、
ラミネーション圧力が０．１ＭＰａ以上０．８ＭＰａ以下であり、
前記加熱硬化が０．４ＭＰａ以上の加圧雰囲気下で実施される半導体装置の実装方法。
前記突起電極が、半導体チップ面上、若しくは半導体ウエハ面上に銅層、はんだ層の順に積層された構造を有する、請求項１～３のいずれかに記載の半導体装置の実装方法。
前記突起電極の高さが５μｍ以上５０μｍ以下である請求項１～４のいずれかに記載の半導体装置の実装方法。