JP7051901B2 - Ｖｆｅｔの下部接点抵抗が低減された半導体デバイスを形成する方法および半導体デバイス - Google Patents

Description

本発明は、一般には、半導体デバイスの製造方法およびその結果の構造に関する。より詳細には、本発明は、縦型ＦＥＴ（ＶＦＥＴ）における下部接点抵抗の低減に関する。

最近の半導体デバイス製造プロセスでは、単一のウエハ上に電界効果トランジスタ（ＦＥＴ）などの多数の半導体デバイスが製作される。縦型電界効果トランジスタ（ＶＦＥＴ）などの非平面トランジスタ・アーキテクチャの中には、アクティブ領域の外部に接触させることができる半導体フィンおよびサイドゲートを採用し、それによって横型デバイスよりもデバイス密度を高め、何らかのパフォーマンス向上を実現するものがある。ＶＦＥＴでは、ソースからドレインへの電流は、基板の主表面に対して垂直な方向に流れる。例えば、知られているＶＦＥＴ構成では、主基板表面は水平であり、基板表面から垂直フィンまたはナノワイヤが上方に延びている。フィンまたはナノワイヤは、トランジスタのチャネル領域を形成する。ソース領域とドレイン領域がチャネル領域の上端と下端とに電気接触して位置し、ゲートはフィンまたはナノワイヤ側壁のうちの１つまたは複数の側壁に配置される。

ＶＦＥＴの下部接点抵抗が低減された半導体デバイスを形成する方法および半導体デバイスを提供する。

本発明の実施形態は、半導体デバイスを製造する方法を対象とする。この方法の非限定的実施例は、基板上に、交互のドープ層と犠牲層とを有する多層下部ドープ領域を形成することを含む。ドープ犠牲層の一部を除去して１つまたは複数の空洞が形成される。多層下部ドープ領域上に下部接点が形成される。下部接点は、空洞を満たす１つまたは複数の導電フランジを含む。

本発明の実施形態は、半導体デバイスを対象とする。半導体デバイスの非限定的実施例は、基板上に形成された半導体フィンを含む。基板上に半導体フィンの側壁に隣接して、交互のドープ層とドープ犠牲層とを有する多層下部ドープ領域が形成される。半導体フィンのチャネル領域の上に導電ゲートが形成され、導電ゲートと多層下部ドープ領域との間に下部スペーサが形成される。多層下部ドープ領域の上に下部接点が形成される。下部接点は、下部スペーサの下に延びる１つまたは複数の導電フランジを含む。

本発明の実施形態は、半導体デバイスを製造する方法を対象とする。方法の非限定的実施例は、基板上に半導体フィンを形成することを含む。基板上に半導体フィンの側壁に隣接して、交互のドープ層と犠牲層とを有する多層下部ドープ領域が形成される。半導体フィンのチャネル領域の上に導電ゲートが形成され、導電ゲートと多層下部ドープ領域との間に下部スペーサが形成される。下部スペーサと基板との間の半導体フィンの一部がドープされる。ドープ犠牲層の一部を除去することによって、１つまたは複数の空洞が形成される。多層下部ドープ領域の上に下部接点が形成される。下部接点は、空洞を満たす１つまたは複数の導電フランジを含む。導電フランジは、下部接点から半導体フィンのドープ部分まで延びる。

本発明の実施形態は、半導体デバイスを製造する方法を対象とする。方法の非限定的実施例は、基板上に半導体フィンを形成することを含む。基板上に半導体フィンの側壁に隣接して、交互のドープ層と犠牲層とを有する多層下部ドープ領域が形成される。半導体フィンのチャネル領域の上に導電ゲートが形成され、導電ゲートと多層下部ドープ領域との間に下部スペーサが形成される。下部スペーサと基板との間の半導体フィンの部分がドープされる。ドープ犠牲層の一部を除去することによって、１つまたは複数の空洞が形成される。多層下部ドープ領域の上に、下部接点から半導体フィンのドープ部分まで部分的に延びる導電フランジを有する下部接点が形成される。

本発明の実施形態は、半導体デバイスを対象とする。半導体デバイスの非限定的実施例は、基板上に形成された半導体フィンを含む。基板上に半導体フィンの側壁に隣接して、交互のドープ層とドープ犠牲層とを有する多層下部ドープ領域が形成される。最下部ドープ犠牲層が第１のゲルマニウム含有量を含み、他のドープ犠牲層が第２のゲルマニウム含有量を含む。半導体フィンのチャネル領域の上に導電ゲートが形成され、導電ゲートと多層下部ドープ領域との間に下部スペーサが形成される。下部スペーサの下に延びる１つまたは複数の差長フランジ（differential flange）を有する下部接点が、多層下部ドープ領域の上に形成される。差長フランジは、第１の長さを有する第１のフランジと、第２の長さを有する第２のフランジとを含む。

その他の技術的特徴および利点も、本発明の技術により実現される。本発明の実施形態および態様が本明細書で詳細に説明され、特許請求される主題の一部とみなされる。よりよく理解することができるように、詳細な説明および図面を参照されたい。

本明細書に記載の排他的権利の詳細については、本明細書の末尾の特許請求の範囲に具体的に示され、明確に特許請求されている。本発明の実施形態の上記およびその他の特徴および利点は、添付図面とともに以下の詳細な説明を読めば明らかになる。

本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図を示す図である。

本明細書に示す図面は例示である。本発明の範囲から逸脱することなく、図面または本明細書に記載の作業には多くの変形があり得る。例えば、動作は異なる順序で行うことができ、または動作を追加、削除または変更することが可能である。

添付図面および開示する実施形態の以下の詳細な説明では、図面に示されている様々な要素に２桁または３桁の参照番号が付されている。例外はあるが、各参照番号の左端の桁は、その要素が最初に示されている図面に対応する。

簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については、本明細書で詳細に記載する場合もしない場合もある。また、本明細書に記載の様々な作業およびプロセス工程は、本明細書で詳細に記載していない追加のステップまたは機能を有する、より包括的な手順またはプロセスに組み込むことができる。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々な工程がよく知られており、したがって、簡潔にするために、本明細書では、多くの従来の工程については、周知のプロセスの詳細を示さずに簡単に言及するにとどめるかまたは完全に省略する。

次に、本発明の態様により具体的に関連する技術の概説に移ると、前述のように、ＶＦＥＴなどの非平面デバイス・アーキテクチャの中には、アクティブ領域の外部に接触させることができる半導体フィンおよびサイドゲートを採用し、それによって横型デバイスよりもデバイス密度を向上させるものがある。しかし、ＶＦＥＴの１０ｎｍノードを超える微細化には課題がある。例えば、ＶＦＥＴアーキテクチャの著しい微細化は、下部ソース／ドレイン（Ｓ／Ｄ）接点の許容最大幅に実質的な制約を加えてきた。ますます小さくなるＶＦＥＴスケーリング・ファクタを満たすための下部Ｓ／Ｄ接点の幅の縮小の結果、下部Ｓ／Ｄ接点の抵抗が次第に増大しており、その結果、デバイスのパフォーマンスの低下につながっている。

また、ＶＦＥＴにおいては、下部Ｓ／Ｄへの接点がゲートに近接して（すなわち隣接して）形成される。この構成は、ＶＦＥＴの縮小された底面積と相まって、ゲートと下部Ｓ／Ｄ接点との間の寄生容量を増大させる。２つの導体の間の寄生容量（導体間容量とも呼ばれる）は、導体の長さと厚さ、および同体間を離隔させる距離との関数である。寄生容量は、抵抗容量（ＲＣ）遅延、電力損失、およびクロストークなどの望ましくないデバイス効果の一因となる。ＲＣ遅延とは、回路において回路構成要素の抵抗とキャパシタンスとの積の関数として生じる、信号速度または伝播の遅延を指す。残念ながら、電子デバイスの微細化の増大する要求を満たすためにデバイス寸法と構成要素間隔が縮小するにつれて寄生容量は増大し続ける。ゲートと下部Ｓ／Ｄ接点との間の寄生容量を低減する従来の手法は、まだ完全には成功していない。例えば、従来のＶＦＥＴでは、この寄生容量を多少とも軽減するために下部Ｓ／Ｄ接点をゲートから離れて形成することができる。しかし、そのようにすることは、ＶＦＥＴアーキテクチャの全体的スケーリング・ファクタを大幅に制限する、面積上の不利な条件となる。

次に、本発明の態様の概説に移ると、本発明の１つまたは複数の実施形態は、ＶＦＥＴにおける下部Ｓ／Ｄ接点抵抗と下部Ｓ／Ｄ接点－ゲート間寄生容量とを低減するように構成された方法および構造を提供する。基板上に、交互のドープ層とドープ犠牲層とを含む多層下部Ｓ／Ｄが形成される。次に、従来のＶＦＥＴプロセスにより、多層下部Ｓ／Ｄの上に、下部スペーサと、ゲート・スタックと、上部スペーサと、上部Ｓ／Ｄ領域とが形成される。１つまたは複数の空洞を形成するようにドープ犠牲層の一部が選択的に除去される。下部Ｓ／Ｄ接点の形成中に、空洞に導電性材料が充填される。このようにして、１つまたは複数の導電フランジを有する下部Ｓ／Ｄ接点が設けられる。フランジは、下部Ｓ／Ｄ接点面積を大きくすることによって下部Ｓ／Ｄ接点の接点抵抗を低減する役割を果たす。

本発明のある実施形態では、下部Ｓ／Ｄ接点ビア（以下、下部Ｓ／Ｄ接点）の幅を縮小するためにこの広げられた下部Ｓ／Ｄ接点面積を利用する。前述のように、寄生容量は２つの導体を離隔する距離の部分関数である。したがって、下部Ｓ／Ｄ接点の幅を縮小することにより、対応する必要間隔を増大させずにゲートと下部Ｓ／Ｄ接点との間の距離を広げることが可能になる。このようにして、下部Ｓ／Ｄ接点－ゲート間の寄生容量を低減することができる。

次に、本発明の態様のより詳細な説明に移ると、図１は、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、基板１０４上に形成された垂直半導体フィン１０２を有する構造１００の断面図を示している。垂直半導体フィン１０２（以下、フィン１０２）は、知られているフロント・エンド・オブ・ライン（ＦＥＯＬ）ＶＦＥＴ製造技術を使用して、基板１０４上に形成することができる。例えば、本発明のある実施形態では、基板１０４の一部を露出させるようにハード・マスク１０６がパターン形成される。次に、ウェット・エッチング・プロセス、ドライ・エッチング・プロセス、またはこれらの組み合わせとすることができるエッチング・プロセスを使用して、複数の垂直半導体フィンを形成するように基板１０４の露出部分を除去することができる。各フィン１０２は、１ｎｍないし１５０ｎｍの範囲の高さを有することができる。各フィン１０２は、５ｎｍないし４０ｎｍの範囲の幅を有することができる。隣接するフィン１０２は、１０ｎｍないし１００ｎｍの範囲のピッチによって離隔することができる。

基板１０４は、例えば単結晶Ｓｉ、ＳｉＧｅ、ＳｉＣ，ＩＩＩ－Ｖ族化合物半導体、ＩＩ－ＶＩ族化合物半導体、またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）などの、任意の適合する基板材料とすることができる。ある実施形態では、基板１０４は、埋め込み酸化物層（図示せず）を含む。フィン１０２は、シャロー・トレンチ・アイソレーション（図示せず）によって基板１０４の他の領域から電気的に分離することができる。シャロー・トレンチ・アイソレーションは、例えばシリコン酸化物などの任意の適合する誘電材料とすることができる。

図２に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、フィン１０２の側壁にスペーサ２００を形成した後の基板１００の断面図を示す。スペーサ２００は、シリコン窒化物、低誘電率材料、またはこれらの組み合わせなどの誘電材料とすることができる。低誘電率材料は、例えば、シリコン・カーバイド（ＳｉＣ）、シリコン・オキシカーバイド（ＳｉＯＣ）、シリコン炭窒化物（ＳｉＣＮ）、ボロン窒化物（ＢＮ）、シリコン・ボロン窒化物（ＳｉＢＮ），シリコン・ボロンカーバイド窒化物（ＳｉＢＣＮ）、シリコン・オキシカーボナイトライド（ＳｉＯＣＮ）、シリコン酸窒化物（ＳｉＯ_ｘＮ_ｙ）、またはこれらの組み合わせなど、誘電率が約７未満、約５未満、またはさらに約２．５未満の誘電材料とすることができる。スペーサ２００は、知られているプロセスを使用して形成することができる。本発明のある実施形態では、スペーサ２００はＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着、またはその他の同様のプロセスを、ウェットまたはドライ・エッチング・プロセスとともに使用して共形に形成される。

図３に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、基板１０４の上面を陥凹化した後の構造１００の断面図を示す。基板１０４の上面は、例えば、ウェット・エッチング、ドライ・エッチング、またはこれらの組み合わせを使用して陥凹化することができる。本発明のある実施形態では、基板１０４の上面はスペーサ２００に対して選択的に陥凹化される。

図４に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、スペーサ２００の下の基板１０４の一部を横方向に陥凹化した後の基板１００の断面図を示す。例えば方向性ＲＩＥなどの知られているプロセスを使用して、基板１０４の一部を横方向に陥凹化することができる。本発明のある実施形態では、基板１０４の一部をスペーサ２００に対して選択的に横方向にエッチングすることができる。

図５に、本発明の１つまたは複数の実施形態による半導体デバイスを形成する方法の中間作業中の、多層下部Ｓ／Ｄ５００（多層下部ドープ領域とも呼ぶ）の形成後の基板１００の断面図を示す。多層下部Ｓ／Ｄ５００は、ドープ犠牲層５０４と交互になったドープ層５０２を含む。多層下部Ｓ／Ｄ５００は、様々な方法で基板１０４上に形成されたソース領域またはドレイン領域とすることができる。本発明のある実施形態では、ドープ層５０２と犠牲層５０４は、基板１０４上に選択的エピタキシャル成長によって形成される。ドープ層５０２とドープ犠牲層５０４は、気体または液体前駆体から成長させたエピタキシャル半導体材料を含むことができる。例えば、エピタキシャル半導体材料は、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、化学気相付着（ＣＶＤ）、またはその他の適合するプロセスを使用して成長させることができる。

本発明のある実施形態では、エピタキシャル半導体材料の付着のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、またはこれらの組み合わせを含む。例えば、エピタキシャルＳｉ層を、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシラン、およびこれらの組み合わせからなるグループから選択されるシリコン・ガス源から付着させることができる。エピタキシャル・ゲルマニウム層を、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、およびこれらの組み合わせからなるグループから選択されるゲルマニウム・ガス源から付着させることができる。エピタキシャル・シリコン・ゲルマニウム合金層を、このようなガス源の組み合わせを使用して形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリヤ・ガスを使用することができる。

エピタキシャル・シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）またはカーボン・ドープ・シリコン（Ｓｉ：Ｃ）あるいはその組み合わせに、付着中（その場（in-situ）ドープ）またはエピタキシ後に、トランジスタのタイプに応じて、ｎ型ドーパント（例えば、Ａｓ、Ｐ、Ｓｂ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、Ａｌ）を（すなわち、ｎＦＥＴの場合はｎ型ドーパント、ｐＦＥＴの場合はｐ型ドーパントを）添加することによってドープすることができる。ドープ層５０２のドーパント濃度は、１×１０^１９ｃｍ^－３ないし２×１０^２１ｃｍ^－３の範囲、または１×１０^２０ｃｍ^－３と１×１０^２１ｃｍ^－３の間とすることができる。

トランジスタの種類に応じて、ドープ層５０２と犠牲層５０４とを、ドープＳｉ、ＳｉＧｅ、またはＧを使用して形成することができる。例えば、ｎＦＥＴでは、ドープ層５０２はドープＳｉ層（例えば、Ｓｉ：Ｐ、Ｓｉ：Ａｓ）とすることができ、犠牲層５０４はドープＳｉＧｅまたはＧｅ層（例えば、ＳｉＧｅ：Ｐ、Ｇｅ：Ｐ、ＳｉＧｅ：Ａｓ、Ｇｅ：Ａｓ）とすることができる。ｐＦＥＴでは、ドープ層５０２はドープＳｉＧｅ層（例えば、ＳｉＧｅ：Ｂ、ＳｉＧｅ：Ｇａ）とすることができ、犠牲層５０４は、ドープＳｉ層（Ｓｉ：Ｂ、Ｓｉ：Ｇａ）または、ドープ層５０２より高いＧｅ含有量を有するドープＳｉＧｅ層（例えば、ＳｉＧｅ：Ｂ、Ｇｅ：Ｂ、ＳｉＧｅ：Ｇａ、ＧｅＧａ）とすることができる。

図６に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、下部拡張部６００を形成した後の構造１００の断面図を示す。下部拡張部６００は、例えばドライブイン・アニールなどの知られているＶＦＥＴプロセスを使用して形成することができる。

図７に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、スペーサ２００を除去し、多層下部Ｓ／Ｄ５００の上に下部スペーサ７００を形成した後の構造１００の断面図を示す。スペーサ２００は、例えばウェット・エッチング、ドライ・エッチングまたはこれらの組み合わせなどの、知られているプロセスを使用して除去することができる。本発明のある実施形態では、スペーサ２００は、ハード・マスク１０６に対して選択的なＲＩＥを使用して除去される。

下部スペーサ７００は、例えばＳｉＯ２、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯ_ｘＮ_ｙおよびこれらの組み合わせなどの、誘電材料を含むことができる。誘電材料は、約７未満、約５未満、またはさらに約２．５未満の誘電率を有する低誘電率材料とすることができる。下部スペーサ７００は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着または同様のプロセスなど、知られている付着プロセスを使用して形成することができる。本発明のある実施形態では、下部スペーサ７００は、例えばガス・クラスタ・イオン・ビーム（ＧＣＩＢ）および高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）プロセスなどの、方向性付着プロセスを行うことによって形成することができる。ＧＣＩＢプロセスは、本質的にきわめて方向性が高くなり得る付着プロセスである。例えば、方向性付着プロセスにより、フィン１０２の側壁などのデバイスの垂直向き面上への実質的な量の誘電材料の付着を回避しながら、デバイスの多層下部Ｓ／Ｄ５００の表面などの水平向き面上に誘電材料を付着させることができる。

図８に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、導電ゲート８００と上部スペーサ８０２とを形成した後の構造１００の断面図を示す。導電ゲート８００は、知られているＶＦＥＴプロセスを使用してフィン１０２のチャネル領域の上に形成される。本発明のある実施形態では、導電ゲート８００は、フィン１０２の表面の上方に過剰充填され、次に、例えばウェット・エッチングまたはドライ・エッチングを使用して半導体フィン１０２の表面の下が陥凹化される。

導電ゲート８００は、高誘電率金属ゲート（ＨＫＭＧ）とすることができ、例えば、１つまたは複数の高誘電率誘電膜８０４と、１つまたは複数の仕事関数金属（ＷＦＭ）８０６とを含むことができる。１つまたは複数の高誘電率誘電膜８０４は、例えば、３．９、７．０または１０．０を超える誘電率を有する誘電材料とすることができる。高誘電率誘電膜８０４の適合する材料の非限定的例としては、酸化物、窒化物、オキシ窒化物、シリケート（例えば金属シリケート）、アルミン酸塩、チタン酸塩、またはこれらの任意の組み合わせがある。７．０を超える誘電率を有する高誘電率材料の例としては、酸化ハフニウム、酸化ハフニウム・シリコン、オキシ窒化ハフニウム・シリコン、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、酸化ジルコニウム・シリコン、オキシ窒化ジルコニウム・シリコン、酸化タンタル、酸化チタン、チタン酸バリウム・ストロンチウム、酸化チタン・バリウム、酸化ストロンチウム・チタン、酸化イットリウム、酸化アルミニウム、スカンジウム・タンタル酸鉛、および鉛亜鉛ニオブ酸塩などの金属酸化物があるが、これらには限定されない。高誘電率誘電膜８０４は、例えばランタンおよびアルミニウムなどのドーパントをさらに含むことができる。高誘電率誘電膜８０４は、例えば、ＣＶＤ、ＰＥＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、物理蒸着（ＰＶＤ）、化学溶液付着、またはその他の同様のプロセスなどの適合する付着プロセスによって形成することができる。高誘電率誘電膜８０４の厚さは、付着プロセスと、使用する高誘電率誘電材料の組成および数によって異なり得る。高誘電率誘電膜８０４は、約０．５ないし約２０ｎｍの範囲の厚さを有することができる。

ＷＦＭ８０６は、高誘電率誘電膜８０４の上に配置することができる。仕事関数金属の種類は、トランジスタの種類に依存し、ｎＦＥＴデバイスとｐＦＥＴデバイスとで異なり得る。ｐ型作業関数金属には、ルテニウム、パラジウム、プラチナ、コバルト、ニッケルおよび導電性金属酸化物、またはこれらの任意の組み合わせなどの組成物が含まれる。ｎ型仕事関数金属には、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、および炭化アルミニウム）、アルミナイド、またはこれらの任意の組み合わせなどの組成物が含まれる。ＷＦＭ８０６は、適合する付着プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸着または電子ビーム蒸着、およびスパッタリングによって付着させることができる。

ＨＫＭＧを形成するために、導電ゲート８００のためのバルク金属（ゲート導体材料）を高誘電率誘電膜８０４とＷＦＭ８０６との上に付着させることができる。適合する導電性金属の非限定的例には、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組み合わせが含まれる。ゲート導体材料は、適合する付着プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸着または電子ビーム蒸着、およびスパッタリングによって付着させることができる。

下部スペーサ７００の上および隣接導電ゲート８００間に、層間誘電体（ＩＬＤ）８０８が形成される。ＩＬＤ８０８は、例えば、シリコン酸化物などの任意の適合する誘電材料とすることができ、任意の適合するプロセスを使用して形成することができる。本発明のある実施形態では、ＩＬＤ８０８は、例えばＣＭＰを使用して上部スペーサ８０２の表面まで平坦化される。

図９に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、ハード・マスク１０６を除去し、上部Ｓ／Ｄ領域９００および上部Ｓ／Ｄ接点９０２を形成した後の、構造１００の断面図を示す。ハード・マスク１０６は、例えばウェット・エッチング、ドライ・エッチング、またはこれらの組み合わせを使用して除去することができる。本発明のある実施形態では、上部Ｓ／Ｄ領域９００は、ハード・マスク１０６を除去した後にフィン１０２の表面上にエピタキシ成長させる。

上部Ｓ／Ｄ領域９００は、多層下部Ｓ／Ｄ５００と同様にしてエピタキシャル成長させることができる。例えば、ＣＶＤ、ＶＰＥ、ＭＢＥまたはＬＰＥを使用して気体または液体前駆体からエピタキシャル材料を成長させることができる。上部Ｓ／Ｄ領域９００は、付着中（その場（in-situ）ドープ）に、ドーパント、トランジスタの種類に応じてｎ型ドーパント（例えばリンまたはヒ素）またはｐ型ドーパント（ボロンまたはガリウム）を添加することによってドープすることができる。上部Ｓ／Ｄ領域９００中のドーパント濃度は、約１×１０^１９ｃｍ^－３ないし約２×１０^２１ｃｍ^－３の範囲、例えば約２×１０^２０ｃｍ^－３と約１×１０^２１ｃｍ^－３の間とすることができる。

上部Ｓ／Ｄ接点９０２は、知られているメタライゼーション技術を使用して上部Ｓ／Ｄ領域９００とのオーミック接触で形成される。例えば、本発明のある実施形態では、ＩＬＤ８０８が延長され、次に開放トレンチ（図示せず）によりパターン形成される。次に、トレンチ内に上部Ｓ／Ｄ接点９０２を付着させる。本発明のある実施形態では、上部Ｓ／Ｄ接点９０２がトレンチ内に過剰充填され、ＩＬＤ８０８の表面の上方に余剰物を形成する。この余剰物を除去するためにＣＭＰを使用することができる。

上部Ｓ／Ｄ接点９０２は、例えば金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、プラチナ、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、チタン・アルミニウム・カーバイド、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適合する組み合わせなど、任意の適合する導電性材料で形成することができる。導電性材料は、付着中または付着後に添加されるドーパントをさらに含むことができる。本発明のある実施形態では、上部Ｓ／Ｄ接点９０２は、銅またはタングステンとすることができ、障壁金属ライナ（図示せず）を含むことができる。障壁金属ライナは、周辺材料の特性を劣化させる可能性のある、周辺材料中への銅またはタングステンの拡散またはドープを防ぐ。例えば、シリコンに銅がドープされる場合、シリコンは深いトラップ準位を形成する。理想的な障壁金属ライナは、導体を周辺材料から化学的に分離するのに十分にバルク金属の拡散性を制限しなければならないし、高い導電率を有するべきであり、例えば、タンタル、窒化タンタル、チタン、窒化チタン、コバルト、ルテニウム、マンガンまたは炭化チタンである。

本発明のある実施形態では、上部Ｓ／Ｄ接点９０２は、半導体材料（例えば上部Ｓ／Ｄ領域９００）と反応して上部Ｓ／Ｄ領域９００と上部Ｓ／Ｄ接点９０２との間にシリサイド膜（図示せず）を形成する金属（例えばチタン）を含む。シリサイド膜は上部Ｓ／Ｄ接点９０２と上部Ｓ／Ｄ領域９００との境界面にのみ形成されるため、シリサイド膜は上部Ｓ／Ｄ領域９００と自己整列すると言うことができる（自己整列シリサイドはサリサイドとも呼ばれる）。

図１０に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、下部Ｓ／Ｄトレンチ１０００の形成後の構造１００の断面図を示す。下部Ｓ／Ｄトレンチ１０００は、例えばウェット・エッチング、ドライ・エッチングまたはこれらの組み合わせを使用してＩＬＤ８０８の一部を除去することによって形成することができる。本発明のある実施形態では、下部Ｓ／Ｄトレンチ１０００はＲＩＥを使用して形成される。本発明のある実施形態では、下部Ｓ／Ｄトレンチ１０００は、約１０ｎｍないし約５０ｎｍの幅を備えるが、他の幅も本発明の企図された範囲に含まれる。

本発明のある実施形態では、ドープ犠牲層５０４の最下部ドープ犠牲層が、ドープ犠牲層５０４の残りの部分のゲルマニウム含有量よりも高いゲルマニウム含有量を有して形成される。したがって、最下部ドープ犠牲層は、エッチャントに曝されると残りのドープ犠牲層５０４のエッチング速度よりも高いエッチング速度でエッチングされることが可能である。このエッチング速度の差を時限ＲＩＥとともに利用して、最下部ドープ層５０２に対して選択的に下部Ｓ／Ｄトレンチ１０００を形成することができる。

図１１に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、下部スペーサ７００の下に空洞１１００を形成するために犠牲層５０４の一部を除去した後の構造１００の断面図を示す。空洞１１００は、例えば、横方向エッチングを使用して形成することができる。本明細書で前述したように、ドープ犠牲層５０４は高いＧｅ含有量を有するＳｉＧｅを含むことができる。このドープ犠牲層５０４のＧｅ含有量は、ドープ犠牲層５０４をドープ層５０２に対して選択的にエッチングすることを可能にする。例えば、ｎＦＥＴでは、気相塩酸塩（ＨＣｌ）に曝すことにより、または過酸化水素（Ｈ_２Ｏ_２）、ＳＣ１などを含むウェット・エッチングにより、ＳｉＧｅをシリコンに対して選択的に除去することができる。ｐＦＥＴでは、最高Ｇｅ含有量を有するＳｉＧｅ層（すなわちドープ犠牲層５０４）が最速エッチング速度でエッチングされる。このエッチング速度は、ドープ犠牲層５０４のＧｅ含有量を増大させることによってさらに高くすることができる。本発明のある実施形態では、ドープ犠牲層５０４は、下部拡張部６００の側壁が露出されるまでエッチングされる。このようにして、（図１２に示すように）下部スペーサ７００の下に下部拡張部６００まで延びる接点フランジ１２０２（導電フランジ）を形成することができる。

図１２に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、下部Ｓ／Ｄトレンチ１０００内に下部Ｓ／Ｄ接点１２００を形成した後の構造１００の断面図を示す。下部Ｓ／Ｄ接点１２００は、上部Ｓ／Ｄ接点ｎ９０２と同様の方式および組成で形成することができる。本明細書で前述したように、下部Ｓ／Ｄ接点１２００の一部が空洞１１００を満たして、下部スペーサ７００の表面の下に接点フランジ１２０２を形成する。接点フランジ１２０２は、下部Ｓ／Ｄ接点１２００の接触面積を広げ、それによって下部Ｓ／Ｄ接点１２００の接点抵抗を低減する。

本発明のある実施形態では、下部Ｓ／Ｄ接点１２００は、例えば金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、プラチナ、スズ、銀、金）、導電性金属化合物材料（例えば窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、チタン・アルミニウム・カーバイド、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適合する組み合わせなどの、バルク導電性材料を含む。本発明のある実施形態では、下部Ｓ／Ｄ接点１２００は、半導体材料（例えばドープ層５０２）と反応してシリサイド膜（図示せず）を形成する金属ライナ（例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＣ、Ｔｉ、Ｃｏ）を含む。

図１３に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、下部Ｓ／Ｄトレンチ１０００内に細い下部Ｓ／Ｄ接点１３００を形成した後の構造２００の断面図を示す。本明細書で前述したように、（図１２に示すように）接点フランジ１２０２は下部Ｓ／Ｄ接点１２００の接点抵抗を低減する。本発明のある実施形態では、この低減された接点抵抗を利用して下部Ｓ／Ｄ接点１２００の幅を縮小する。図１３は、細い下部Ｓ／Ｄ接点１３００を有する、図１２に示す実施形態の別の態様を示している。本発明のある実施形態では、細い下部Ｓ／Ｄ接点１３００は、約５ｎｍないし約２０ｎｍの幅を備えるが、他の幅も本発明の企図された範囲に含まれる。

前述のように、寄生容量は２つの導体を離隔する距離の部分関数である。したがって、細い下部Ｓ／Ｄ接点１３００の幅を縮小することにより、対応する必要間隔の増大させずに導電ゲート８００と細い下部Ｓ／Ｄ接点１３００との間の距離を広げることができる。このようにして、下部Ｓ／Ｄ接点－ゲート間の寄生容量１３０２を低減することができる。

図１４に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、部分的フランジ１４０２を有する下部Ｓ／Ｄ接点１４００を形成した後の構造３００の断面図を示す。本明細書で前述したように、犠牲層５０４をドープ層５０２に対して選択的に横方向にエッチングすることができる。本発明のある実施形態では、犠牲層５０４は部分的にのみエッチングされる（すなわち、下部拡張部６００の側壁は露出されない）。高アスペクト比の空洞１１００（すなわち犠牲層５０４の厚さが空洞１１００の幅よりも大幅に小さい）を有する実施形態では、構造３００の機械的安定性を高め、ピンチオフを防止するために、部分的フランジ１４０２を有する下部Ｓ／Ｄ接点１４００を使用することができる。部分的フランジ１４０２を有する下部Ｓ／Ｄ接点１４００を示す１つの代替実施形態のみを示しているが、犠牲層５０４の横方向エッチングは空洞１１００、したがって部分フランジ１４０２の幅を調整するように時間調整することができることがわかる。例えば、部分的フランジ１４０２は、下部Ｓ／Ｄ接点１４００と下部拡張部６００との間の合計横方向距離の５％、１０％、１５％、２０％、５０％、７５％、９０％、または１００％に延在することができる。

図１５に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、厚いフランジ１５０２を有する下部Ｓ／Ｄ接点１５００を形成した後の構造４００の断面図を示す。本明細書で前述したように、ドープ犠牲層５０４をドープ層５０２に対して選択的に横方向エッチングすることができる。本発明のある実施形態では、隣接ドープ層５０２間のドープ犠牲層５０４の厚さを厚くする。例えば、ドープ犠牲層５０４の厚さは、各ドープ層５０２の厚さの１．５倍、２倍、３倍、４倍または５倍とすることができるが、他の厚さも本発明の企図された範囲に含まれる。このように、（図１４に示すように）フランジ１４０２の厚さを増すことができる。高アスペクト比の空洞１１００（すなわち犠牲層５０４の厚さが空洞１１００の幅よりも大幅に小さい）を有する実施形態で、構造４００の機械的安定性を高め、ピンチオフを防止するために、厚いフランジ１５０２を有する下部Ｓ／Ｄ接点１５００を使用することができる。

図１６に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、差長フランジ１６０２を有する下部Ｓ／Ｄ接点１６００を形成した後の構造５００の断面図を示す。本明細書で前述したように、犠牲層５０４の最下部ドープ犠牲層のゲルマニウム含有量を残りの犠牲層５０４のゲルマニウム含有量よりも大きくすることができる。

本発明のある実施形態では、この増大させたゲルマニウム含有量を利用して、差長フランジ１６０２を有する下部Ｓ／Ｄ接点１６００を形成する。本明細書で使用する、「差長フランジ」を有する接点とは、様々な長さ（様々なフランジ幅）のフランジを有する接点を指す。空洞１１００を形成しているときに、最大のゲルマニウム含有量を有する犠牲層が最高速度でエッチングされる。本発明のある実施形態では、接点充填の前に最終空洞長を調節するために、各犠牲層５０４のゲルマニウム含有量が調整される。言い換えると、（より高いゲルマニウム含有量を有する最下部犠牲層に対応する）第１のフランジの幅を、（より低いゲルマニウム含有量を有する犠牲層５０４に対応する）第２のフランジの幅よりも長くすることができる。

高アスペクト比の空洞１１００（すなわち犠牲層５０４の厚さが空洞１１００の幅よりも大幅に小さい）を有する実施形態では、構造４００の機械的安定性を高め、ピンチオフを防止するために、差長フランジ１６０２を有する下部Ｓ／Ｄ接点１６００を使用することができる。また、最長の最下部フランジを有する差長フランジ１６０２を形成することにより、差長フランジ１６０２と導電ゲート８００との間の寄生容量が低減されるので有利である。

図１７に、本発明の１つまたは複数の実施形態による、半導体デバイスを形成する方法を示す流れ図１７００を示す。ブロック１７０２に示すように、基板上に、交互のドープ層と犠牲層とを有する多層下部ソース／ドレイン（Ｓ／Ｄ）が形成される。多層下部Ｓ／Ｄは、１つまたは複数の実施形態により、図５に示す多層下部Ｓ／Ｄと同様にして形成することができる。

ブロック１７０４に示すように、犠牲層の一部を除去することによって１つまたは複数の空洞が形成される。空洞は、１つまたは複数の実施形態により、図１１に示す空洞１１００と同様にして形成することができる。

ブロック１７０６に示すように、多層下部Ｓ／Ｄの上に空洞を満たす導電フランジを有する下部Ｓ／Ｄ接点が形成される。導電フランジを有する下部Ｓ／Ｄ接点は、１つまたは複数の実施形態により形成することができる。例えば、図１２に示す接点フランジ１２０２を有する下部Ｓ／Ｄ接点１２００と同様にして、導電フランジを有する下部Ｓ／Ｄ接点を形成することができる。下部Ｓ／Ｄ接点は、１つまたは複数の実施形態により、（図１３に示すような）細い接点とすることができる。導電フランジは、１つまたは複数の実施形態により、（図１２に示すような）全長フランジ、（図１４に示すような）部分長フランジ、（図１５に示すような）厚いフランジ、または（図１６に示すような）差長フランジとすることができる。

本明細書では本発明の様々な実施形態について関連する図面を参照しながら説明している。本発明の範囲から逸脱することなく他の実施形態も考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（例えば，上、下、隣接など）が記載されているが、当業者は、本明細書に記載の位置関係は、向きが変更されても記載されている機能が維持される場合、向きには依存しない。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本発明はこの点に関して限定的であることが意図されていない。同様に、「結合されている」という用語およびその変形は、２つの要素間の連絡経路を有することを説明するものであり、それらの要素間に介在要素／接続部がない、要素間の直接的接続を含意しない。これらの変形はすべて本明細書の一部とみなされる。したがって、実体の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。間接的位置関係の一例として、本説明で層「Ｂ」の上に層「Ａ」を形成すると言う場合、層「Ａ」と層「Ｂ」の関連特性および機能が介在層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の介在層（例えば層「Ｃ」）がある状況を含む。

特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」、または「含有している（ｃｏｎｔａｉｎｉｎｇ）」という用語またはこれらの任意のその他の変形は、非排他的包含を含むものと意図されている。例えば、列挙されている要素を含む組成物、混合物、プロセス、方法、品目、または装置は、必ずしもそれらの要素のみには限定されず、明示的に記載されていないかまたはそのような組成物、混合物、プロセス、方法、品目または装置に固有の他の要素を含み得る。

さらに、本明細書では「例示の」という用語を使用して、「例、事例または例示となる」ことを意味する。「例示の」として本明細書に記載されているいずれの実施形態または設計も、必ずしも他の実施形態または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。「少なくとも１つの」および「１つまたは複数の」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むものと理解される。「接続」という用語は、間接的な「接続」と直接的な「接続」とを含み得る。

本明細書で「一実施形態」「ある実施形態」、「例示の実施形態」などと言う場合、それは、記載されているその実施形態が、特定の特徴、構造または特性を含み得るが、すべての実施形態がその特定の特徴、構造または特性を備えていてもいなくてもよいことを示している。また、そのような語句は必ずしも同じ実施形態を指していない。さらに、ある実施形態に関連して特定の特徴、構造または特性が記載されている場合、明示的に記載されているか否かを問わず、そのような特徴、構造または特性を他の実施形態に関連して備えることが他の当業者の知識の範囲内にあるものと認められる。

以下の説明において、「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「最上部」、「最下部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「～の上に（ａｔｏｐ）」、「～上に（ｏｎ ｔｏｐ）」、「～の上に位置する」または「～上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に境界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の境界面に中間の導電層、絶縁層または半導体層なしに接続されることを意味する。

「約」、「実質的に」、「ほぼ」という用語およびこれらの変形は、本出願の出願の時点で利用可能な装置に基づく特定の数量の測定に付随する誤差を含むことが意図されている。例えば、「約」は、記載されている値の±８％または５％、または２％の範囲を含み得る。

例えば「第２の要素に対して選択的な第１の要素」などの、「～に対して選択的」という用語は、第１の要素がエッチングされることができ、第２の要素がエッチ・ストップとして機能することができることを意味する。

「共形の」という用語（例えば共形の層）は、その層の厚さがすべての表面で実質的に同じであること、または厚さのばらつきがその層の名目の厚さの１５％未満であることを意味する。

「エピタキシャル成長または付着あるいはその両方」および「エピタキシャル形成された、またはエピタキシャル成長させた、あるいはその両方の」という用語は、半導体材料（結晶材料）の、別の半導体材料（結晶材料）の付着面上での成長であって、成長させる半導体材料（結晶オーバーレイヤ）が付着面（シード材料）の半導体材料と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル付着プロセスでは、付着原子が付着面の原子の結晶配列の方向に向くように表面上を動き回るのに十分なエネルギーを有して、半導体基板の付着面に到着するように、ソース・ガスによって供給される化学反応物質が制御可能であり、システム・パラメータを設定することができる。エピタキシ成長半導体材料は、そのエピタキシ成長材料が形成される付着面と実質的に同じ結晶特性を有することができる。例えば、｛１００｝配向結晶面上に付着させたエピタキシ成長半導体材料は、｛１００｝配向を呈することができる。本発明のある実施形態では、エピタキシ成長または付着あるいはその両方のプロセスは、半導体表面上での形成に対して選択的とすることができ、二酸化シリコンまたはシリコン窒化物表面などの露出面上に材料を付着させないことが可能である。

本明細書で前述したように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については本明細書では詳細に説明している場合もしていない場合もある。しかし、背景技術として、本発明の１つまたは複数の実施形態を実装する際に利用可能な半導体デバイス製造プロセスのより一般的な説明を以下に示す。本発明の１つまたは複数の実施形態を実装する際に使用される特定の製造作業は、個々には知られている場合があるが、本発明の作業またはその結果の構造あるいはその両方の、記載されている組み合わせは固有のものである。したがって、本発明による半導体デバイスの製造に関連して説明する作業の固有の組み合わせは、半導体（例えばシリコン）基板上で、個々に知られている様々な物理的および化学的プロセスを使用しており、それらの一部について以下の各段落で説明する。

一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜付着と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。付着は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相付着（ＰＶＤ）、化学気付着（ＣＶＤ）、電気化学付着（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近では原子層堆積（ＡＬＤ）などがある。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。例えば、反応性イオン・エッチング（ＲＩＥ）は、化学反応性プラズマを使用して、露出表面から材料の一部を取り除くイオンの衝撃に材料を曝すことにより、半導体材料のマスクされたパターンなどの材料を除去するドライ・エッチングの一種である。プラズマは、典型的には、電磁界により低圧（真空）下で生成される。半導体ドーピングは、例えば、一般には、拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドープすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（例えばポリシリコン、アルミニウム、銅など）と絶縁体（例えば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを作製し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成する。半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフ・イメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの配線とを作製するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。

図面中のフローチャートおよびブロック図は、本発明の様々な実施形態による製造または作業方法あるいはその両方の可能な実装形態を示す。方法の様々な機能／作業が流れ図にブロックで表されている。代替実装形態によっては、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、関与する機能に応じて、実際には実質的に並行して実行されてよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。

例示のために本発明の様々な実施形態に関する説明を示したが、網羅的であること、または本明細書に記載の実施形態に限定することを意図したものではない。記載されている実施形態の範囲から逸脱することなく、当業者には多くの変更および変形が明らかであろう。本明細書で使用されている用語は、実施形態の原理、実際の適用、または市場にある技術に優る技術的改良を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解することができるようにするために選択されている。

Claims (21)

1. 縦型電界効果トランジスタ（ＶＦＥＴ）の半導体デバイスを形成する方法であって、
   基板上に、交互のドープ層とドープ犠牲層とを含む多層下部ドープ領域を形成することと、
   前記ドープ犠牲層の一部を除去することによって１つまたは複数の空洞を形成することと、
   前記空洞を満たす１つまたは複数の導電フランジを含む下部接点を前記多層下部ドープ領域の上に形成することと
   を含む方法。
2. 基板上に前記多層下部ドープ領域に隣接して半導体フィンを形成することをさらに含む、請求項１に記載の方法。
3. 前記半導体フィンのチャネル領域の上に導電ゲートを形成することをさらに含む、請求項２に記載の方法。
4. 前記多層下部ドープ領域と前記導電ゲートとの間に下部スペーサを形成することをさらに含む、請求項３に記載の方法。
5. 前記空洞が前記導電ゲートの下に延びる、請求項４に記載の方法。
6. 前記空洞が前記導電ゲートの下に延びない、請求項４に記載の方法。
7. 前記１つまたは複数の空洞を形成することは、前記多層下部ドープ領域のドープ層の一部を除去することをさらに含む、請求項１に記載の方法。
8. 前記ドープ犠牲層の一部を除去することによって１つまたは複数の空洞を形成することは、前記ドープ犠牲層を横方向にエッチングすることをさらに含む、請求項１に記載の方法。
9. 前記横方向にエッチングすることは、塩酸塩（ＨＣｌ）による気相エッチング・プロセスまたは過酸化水素（Ｈ_２Ｏ_２）またはＳＣ１によるウェット・エッチング・プロセスを含む、請求項８に記載の方法。
10. 基板上に半導体フィンを形成することであって、前記多層下部ドープ領域が前記半導体フィンの側壁に隣接して形成される、前記半導体フィンを形成することと、
    前記半導体フィンのチャネル領域の上に導電ゲートを形成することと、
    前記導電ゲートと前記多層下部ドープ領域との間に下部スペーサを形成することと、
    前記下部スペーサと前記基板との間の前記半導体フィンの一部をドープすることと
    を含む、請求項１に記載の方法。
11. 前記１つまたは複数の導電フランジが前記下部接点から前記半導体フィンの前記ドープした一部に延びる、請求項１０に記載の方法。
12. 前記ドープ犠牲層の一部が前記１つまたは複数の導電フランジと前記半導体フィンの前記ドープした一部との間に残る、請求項１０に記載の方法。
13. 前記ドープ層はシリコンを含み、前記ドープ犠牲層はシリコン・ゲルマニウムを含む、請求項１、１０または１２に記載の方法。
14. 前記多層下部ドープ領域の最下部ドープ犠牲層は、第１のゲルマニウム含有量を含み、前記多層下部ドープ領域の残りのドープ犠牲層は、第２のゲルマニウム含有量を含む、請求項１、１０または１２に記載の方法。
15. 前記第１のゲルマニウム含有量は、前記第２のゲルマニウム含有量よりも高い、請求項１４に記載の方法。
16. 縦型電界効果トランジスタ（ＶＦＥＴ）の半導体デバイスであって、
    基板上に形成された半導体フィンと、
    前記基板上に前記半導体フィンの側壁に隣接して形成された交互のドープ層とドープ犠牲層とを含む多層下部ドープ領域と、
    前記半導体フィンのチャネル領域の上の導電ゲートと、
    前記導電ゲートと前記多層下部ドープ領域との間の下部スペーサと、
    前記多層下部ドープ領域の上に形成された下部接点であって、前記下部スペーサの下に延びる１つまたは複数の導電フランジを含む前記下部接点と
    を含む半導体デバイス。
17. 最下部ドープ犠牲層が第１のゲルマニウム含有量を含み、他のドープ犠牲層が第２のゲルマニウム含有量を含み、
    前記１つまたは複数の導電フランジは、第１の長さを有する第１のフランジと、第２の長さを有する第２のフランジとを含む、請求項１６に記載の半導体デバイス。
18. 前記ドープ層はシリコンを含み、前記ドープ犠牲層はシリコン・ゲルマニウムを含む、請求項１６または１７に記載の半導体デバイス。
19. 前記第１のゲルマニウム含有量は前記第２のゲルマニウム含有量よりも高い、請求項１７に記載の半導体デバイス。
20. 前記第１の長さは前記第２の長さより長い、請求項１７に記載の半導体デバイス。
21. 前記第１の長さを含む前記第１のフランジは、前記基板に最も近接した最下部フランジである、請求項２０に記載の半導体デバイス。

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