JP7051902B2 - 縦型トランジスタのための自己整列接点プロセスにより形成される埋め込み下部金属接点 - Google Patents

Description

本発明は、一般には、半導体デバイスの製造方法およびその結果の構造に関する。より詳細には、本発明は、縦型電界効果トランジスタ（ＶＦＥＴ）のための自己整列（ＳＡＣ）プロセスによって形成される埋め込み下部金属接点に関する。

最近の半導体デバイス製造プロセスでは、単一のウエハ上に電界効果トランジスタ（ＦＥＴ）などの多数の半導体デバイスが製作される。ＶＦＥＴなどの非平面トランジスタ・アーキテクチャの中には、アクティブ領域の外部に接触させることができる半導体フィンおよびサイドゲートを採用し、それによって横型デバイスよりもデバイス密度を高め、何らかのパフォーマンス向上を実現するものがある。ＶＦＥＴでは、ソースからドレインへの電流は、基板の主表面に対して垂直な方向に流れる。例えば、知られているＶＦＥＴ構成では、主基板表面は水平であり、基板表面から垂直フィンまたはナノワイヤが上方に延びている。フィンまたはナノワイヤは、トランジスタのチャネル領域を形成する。ソース領域とドレイン領域がチャネル領域の上端と下端とに電気接触して位置し、ゲートはフィンまたはナノワイヤ側壁のうちの１つまたは複数の側壁に配置される。

埋め込み下部金属接点を有する縦型電界効果トランジスタ（ＶＦＥＴ）のための方法およびその結果の構造を提供する。

本発明の実施形態は、半導体デバイスを製造する方法を対象とする。この方法の非限定的実施例は、基板のドープ領域上に半導体フィンを形成することを含む。半導体フィンに隣接するドープ領域の一部が陥凹化され、陥凹化された部分上に埋め込み接点が形成される。埋め込み接点の材料は、埋め込み接点の導電率がドープ領域の導電率より高くなるように選択される。

本発明の実施形態は、半導体デバイスを製造する方法を対象とする。方法の非限定的実施例は、基板のドープ領域上に半導体フィンを形成することを含む。半導体フィンのチャネル領域の上に導電ゲートが形成される。半導体フィンに隣接するドープ領域の一部が陥凹化され、陥凹化された部分上に導電レールが形成される。導電レールと導電ゲートの間に誘電体層が形成される。導電レールの表面上に第１の導電接点が形成され、半導体フィンの表面上に第２の導電接点が形成される。導電レールの材料は、導電レールの導電率がドープ領域の導電率よりも高くなるように選択される。

本発明の実施形態は半導体デバイスを対象とする。半導体デバイスの非限定的実施例は、基板上に形成された半導体フィンを含む。半導体フィンの三面に沿ってドープ領域の陥凹化された部分上に埋め込み下部接点が形成される。埋め込み下部接点の材料は、埋め込み下部接点の導電率がドープ領域の導電率よりも高くなるように選択される。

本発明の実施形態は、半導体デバイスを対象とする。半導体デバイスの非限定的実施例は、基板上に形成された半導体フィンを含む。半導体フィンのチャネル領域の上に導電ゲートが形成される。導電ゲートとドープ領域との間に下部スペーサが形成される。ドープ領域の陥凹化された部分上に導電レールが形成され、導電レールと導電ゲートの間に誘電体層が形成される。導電レールの表面上に第１の導電接点が形成され、半導体フィンの表面上に第２の導電接点が形成される。導電レールの材料は、導電レールの導電率がドープ領域の導電率よりも高くなるように選択される。

本発明の実施形態は、半導体デバイスを動作させる方法を対象とする。この方法の非限定的実施例は、半導体デバイスを設けることを含む。デバイスは、基板の下部ドープ領域上に形成された半導体フィンを含む。半導体フィンのチャネル領域の上に導電ゲートが形成される。半導体フィンの表面上に上部ドープ領域が形成され、上部ドープ領域の表面上に上部ソース／ドレイン（Ｓ／Ｄ）接点が形成される。ドープ領域の陥凹化された部分上に導電レールが形成され、導電レールの表面上に下部Ｓ／Ｄ接点が形成される。導電レールの一部を通して上部Ｓ／Ｄ接点から下部Ｓ／Ｄ接点に電流が流される。

その他の技術的特徴および利点も、本発明の技術により実現される。本発明の実施形態および態様が本明細書で詳細に説明され、特許請求される主題の一部とみなされる。よりよく理解することができるように、詳細な説明および図面を参照されたい。

本明細書に記載の排他的権利の詳細については、本明細書の末尾の特許請求の範囲に具体的に示され、明確に特許請求されている。本発明の実施形態の上記およびその他の特徴および利点は、添付図面とともに以下の詳細な説明を読めば明らかになる。

本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による、一処理作業後の半導体構造の断面図を示す図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図を示す図である。

本明細書に示す図面は例示である。本発明の趣旨から逸脱することなく、図面または本明細書に記載の作業には多くの変形があり得る。例えば、動作は異なる順序で行うことができ、または動作を追加、削除または変更することが可能である。

添付図面および本発明の実施形態の以下の詳細な説明では、図面に示されている様々な要素に２桁または３桁の参照番号が付されている。例外はあるが、各参照番号の左端の桁は、その要素が最初に示されている図面に対応する。

簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については、本明細書で詳細に記載する場合もしない場合もある。また、本明細書に記載の様々な作業およびプロセス工程は、本明細書で詳細に記載していない追加のステップまたは機能を有する、より包括的な手順またはプロセスに組み込むことができる。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々な工程がよく知られており、したがって、簡潔にするために、本明細書では、多くの従来の工程については、周知のプロセスの詳細を示さずに簡単に言及するにとどめるかまたは完全に省略する。

次に、本発明の態様により具体的に関連する技術の概説に移ると、前述のように、ＶＦＥＴなどの非平面デバイス・アーキテクチャの中には、アクティブ領域の外部に接触させることができる半導体フィンおよびサイドゲートを採用し、それによって横型デバイスよりもデバイス密度を向上させるものがある。しかし、ＶＦＥＴの１０ｎｍノードを超える微細化には課題がある。例えば、ＶＦＥＴアーキテクチャの著しい微小化により、下部ソース／ドレイン（Ｓ／Ｄ）を流れる電流の最小抵抗と均一性とに実質的な制約が課されるようになっている。具体的には、従来のＶＦＥＴを流れる電流は、チャネルに到達する前に下部Ｓ／Ｄを通過する可変長の経路を通る。最短距離の経路、すなわち、下部Ｓ／Ｄ接点に最も近いフィンの縁を通る経路が、電流が最小抵抗経路を通るためきわめて好ましい。したがって、ＶＦＥＴの作動は、チャネルの、下部Ｓ／Ｄ接点に最も近いフィンの縁にある部分が優先的に利用される。チャネルの、下部Ｓ／Ｄ接点からより遠い遠隔部分はあまり利用されず、したがってデバイス性能が悪くなる。

また、ＶＦＥＴにおいては、下部Ｓ／Ｄへの接点がゲートに近接して（すなわち隣接して）形成される。この構成は、ＶＦＥＴの縮小された底面積と相まって、ゲートと下部Ｓ／Ｄ接点との間の寄生容量を増大させる。２つの導体の間の寄生容量（導体間容量とも呼ばれる）は、導体の長さと厚さ、および同体間を離隔させる距離との関数である。寄生容量は、抵抗容量（ＲＣ）遅延、電力損失、およびクロストークなどの望ましくないデバイス効果の一因となる。ＲＣ遅延とは、回路において回路構成要素の抵抗とキャパシタンスとの積の関数として生じる、信号速度または伝播の遅延を指す。残念ながら、電子デバイスの微細化の増大する要求を満たすためにデバイス寸法と構成要素間隔が縮小するにつれて寄生容量は増大し続ける。ゲートと下部Ｓ／Ｄ接点との間の寄生容量を低減する従来の手法は、まだ完全には成功していない。例えば、従来のＶＦＥＴでは、この寄生容量を多少とも軽減するために下部Ｓ／Ｄ接点をゲートから離れて形成することができる。しかし、そのようにすることは、ＶＦＥＴアーキテクチャの全体的スケーリング・ファクタを大幅に制限する、面積上の不利な条件となる。

次に、本発明の態様の概説に移ると、本発明の１つまたは複数の実施形態は、ＶＦＥＴにおける下部Ｓ／Ｄ抵抗を低減し、電流均一性が向上するように構成された方法および構造を提供する。垂直フィンのチャネル全体に沿って下部Ｓ／Ｄに隣接して、高導電率の（例えば金属）埋設接点レールが形成される。埋設レールは下部Ｓ／Ｄと下部Ｓ／Ｄ接点の両方にオーム接触し、下部Ｓ／Ｄを通るすべての電気経路が、埋設レールに到達するまでに等距離を通るように位置づけられる。このようにして、下部Ｓ／Ｄの実効抵抗が大幅に低減され、電流均一性が向上する。また、埋設接点レールは誘電体層に埋め込むことができる。接点レールを埋め込むことによって、下部Ｓ／Ｄとゲートの間の寄生容量を増大させることなく下部Ｓ／Ｄ抵抗を低減することができるので有利である。

次に、本発明の態様のより詳細な説明に移ると、図１に、下部Ｓ／Ｄ領域１０４と上部Ｓ／Ｄ領域１０６との間に形成された垂直半導体フィン１０２を有する簡略化された従来のＶＦＥＴ構造１００の断面図を示す。フィン１０２のチャネル領域の上に導電ゲート１０８が形成される。下部Ｓ／Ｄ接点１１０とゲート接点１１２も設けられる。本明細書で前述したように、電流が最小抵抗の導電経路を通過するのが好ましい。したがって、従来のＶＦＥＴ１００では、電流１１４は抵抗下部Ｓ／Ｄ領域１０４を通過する最短経路を優先的に通る。したがって、電流１１４の大部分が、下部Ｓ／Ｄ接点１１０に最も近いフィン１０２の縁領域１１６を通り、フィン１０２の遠隔領域１１８はあまり利用されない。

図２に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、基板２０６の下部ドープ領域２０４の上に形成された垂直半導体フィン２０２を有する構造２００の断面図を示す。垂直半導体フィン２０２（以下、フィン２０２）は、知られているフロント・エンド・オブ・ライン（ＦＥＯＬ）ＶＦＥＴ製造技術を使用して、基板２０６の上に形成することができる。例えば、本発明のある実施形態では、基板２０６の一部を露出させるようにハード・マスク２０８がパターン形成される。次に、ウェット・エッチング・プロセス、ドライ・エッチング・プロセス、またはこれらの組み合わせとすることができるエッチング・プロセスを使用して、複数の垂直半導体フィンを形成するように基板２０６の露出部分を除去することができる。各フィン２０２は、１ｎｍないし１５０ｎｍの範囲の高さを有することができる。各フィン２０２は、５ｎｍないし４０ｎｍの範囲の幅を有することができる。隣接するフィン２０２は、１０ｎｍないし１００ｎｍの範囲のピッチによって離隔することができる。

基板２０６は、例えば単結晶Ｓｉ、ＳｉＧｅ、ＳｉＣ，ＩＩＩ－Ｖ族化合物半導体、ＩＩ－ＶＩ族化合物半導体、またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）などの、任意の適合する基板材料とすることができる。ある実施形態では、基板２０６は、埋め込み酸化物層（図示せず）を含む。フィン２０２は、シャロー・トレンチ・アイソレーション（図示せず）によって基板２０６の他の領域から電気的に分離することができる。シャロー・トレンチ・アイソレーションは、例えばシリコン酸化物などの任意の適合する誘電材料とすることができる。

下部ドープ領域２０４は、様々な方法によって基板２０６上に形成されたソース領域またはドレイン領域とすることができる。本発明のある実施形態では、下部ドープ領域２０４は基板２０６の上に選択的エピタキシャル成長によって形成される。下部ドープ領域２０４は、気体または液体前駆体から成長させたエピタキシャル半導体材料を含むことができる。例えば、エピタキシャル半導体材料は、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、またはその他の適合するプロセスを使用して成長させることができる。

本発明のある実施形態では、エピタキシャル半導体材料の付着のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、またはこれらの組み合わせを含む。例えば、エピタキシャルＳｉ層を、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシラン、およびこれらの組み合わせからなるグループから選択されるシリコン・ガス源から付着させることができる。エピタキシャル・ゲルマニウム層を、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、およびこれらの組み合わせからなるグループから選択されるゲルマニウム・ガス源から付着させることができる。エピタキシャル・シリコン・ゲルマニウム合金層を、このようなガス源の組み合わせを使用して形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリヤ・ガスを使用することができる。

エピタキシャル・シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）またはカーボン・ドープ・シリコン（Ｓｉ：Ｃ）あるいはその組み合わせに、付着中（その場（in-situ）ドープ）またはエピタキシ後に、トランジスタのタイプに応じて、ｎ型ドーパント（例えば、Ａｓ、Ｐ、Ｓｂ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、ＢＦ_２、Ａｌ）を（すなわち、ｎＦＥＴの場合はｎ型ドーパント、ｐＦＥＴの場合はｐ型ドーパントを）添加することによってドープすることができる。ドーパント濃度は、１×１０^１９ｃｍ^－３ないし２×１０^２１ｃｍ^－３の範囲、または１×１０^２０ｃｍ^－３と１×１０^２１ｃｍ^－３の間とすることができる。

導電ゲート２１０は、知られているＶＦＥＴプロセスを使用してフィン２０２のチャネル領域の上に形成される。本発明のある実施形態では、導電ゲート２１０は、フィン２０２の表面の上方に過剰充填され、次に、例えばウェット・エッチングまたはドライ・エッチングを使用して半導体フィン２０２の表面の下が陥凹化される。

導電ゲート２１０は、高誘電率金属ゲート（ＨＫＭＧ）とすることができ、例えば、１つまたは複数の高誘電率誘電膜２１２と、１つまたは複数の仕事関数金属（ＷＦＭ、図示せず）とを含むことができる。１つまたは複数の高誘電率誘電膜２１２は、例えば、３．９、７．０または１０．０を超える誘電率を有する誘電材料とすることができる。高誘電率誘電膜２１２の適合する材料の非限定的例としては、酸化物、窒化物、オキシ窒化物、シリケート（例えば金属シリケート）、アルミン酸塩、チタン酸塩、またはこれらの任意の組み合わせがある。７．０を超える誘電率を有する高誘電率材料の例としては、酸化ハフニウム、酸化ハフニウム・シリコン、オキシ窒化ハフニウム・シリコン、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、酸化ジルコニウム・シリコン、オキシ窒化ジルコニウム・シリコン、酸化タンタル、酸化チタン、チタン酸バリウム・ストロンチウム、酸化チタン・バリウム、酸化ストロンチウム・チタン、酸化イットリウム、酸化アルミニウム、スカンジウム・タンタル酸鉛、および鉛亜鉛ニオブ酸塩などの金属酸化物があるが、これらには限定されない。高誘電率誘電膜２１２は、例えばランタンおよびアルミニウムなどのドーパントをさらに含むことができる。高誘電率誘電膜２１２は、例えば、ＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、ＡＬＤ、蒸着、ＰＶＤ、化学溶液付着、またはその他の同様のプロセスなどの適合する付着プロセスによって形成することができる。高誘電率誘電膜２１２の厚さは、付着プロセスと、使用する高誘電率誘電材料の組成および数によって異なり得る。高誘電率誘電膜２１２は、約０．５ないし約２０ｎｍの範囲の厚さを有することができる。

ＷＦＭは、高誘電率誘電膜２１２の上に配置することができる。仕事関数金属の種類は、トランジスタの種類に依存し、ｎＦＥＴデバイスとｐＦＥＴデバイスとで異なり得る。ｐ型作業関数金属には、ルテニウム、パラジウム、プラチナ、コバルト、ニッケルおよび導電性金属酸化物、またはこれらの任意の組み合わせなどの組成物が含まれる。ｎ型仕事関数金属には、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、および炭化アルミニウム）、アルミナイド、またはこれらの任意の組み合わせなどの組成物が含まれる。ＷＦＭは、適合する付着プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸着または電子ビーム蒸着、およびスパッタリングによって付着させることができる。

ＨＫＭＧを形成するために、導電ゲート２１０のためのバルク金属（ゲート導体材料）を高誘電率誘電膜２１２とＷＦＭとの上に付着させることができる。適合する導電性金属の非限定的例には、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組み合わせが含まれる。ゲート導体材料は、適合する付着プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸着または電子ビーム蒸着、およびスパッタリングによって付着させることができる。

導電ゲート２１０と基板２０６との間に下部スペーサ２１４が形成される。下部スペーサ２１４は、例えば、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯ_ｘＮ_ｙおよびこれらの組み合わせなどの誘電材料を含むことができる。誘電材料は、約７未満、約５未満、またはさらに約２．５未満の誘電率を有する低誘電率材料とすることができる。下部スペーサ２１４は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着またはその他の同様のプロセスなどの知られている付着プロセスを使用して形成することができる。本発明のある実施形態では、下部スペーサ２１４は、例えばガス・クラスタ・イオン・ビーム（ＧＣＩＢ）プロセスなどの方向性付着プロセスを行うことによって形成される。ＧＣＩＢプロセスは、本質的にきわめて方向性が高くなり得る付着プロセスである。例えば、方向性付着プロセスにより、フィン２０２の側壁などのデバイスの垂直向き面上への実質的な量の誘電材料の付着を回避しながら、下部ドープ領域２０４の表面などの、デバイスの水平向き面上に誘電材料を付着させることができる。

導電ゲート２１０と下部スペーサ２１４との上に上部スペーサ２１６が形成される。上部スペーサ２１６は、下部スペーサ２１４と同様にして形成することができ、例えばＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＢＮ、ＳｉＢＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯ_ｘＮ_ｙおよびこれらの組み合わせなどの誘電材料を含むことができる。

下部スペーサ２１４および導電ゲート２１０の上に、層間誘電体（ＩＬＤ）２１８が形成される。ＩＬＤ２１８は、例えば、シリコン酸化物などの任意の適合する誘電材料とすることができ、任意の適合するプロセスを使用して形成することができる。本発明のある実施形態では、ＩＬＤ２１８は、例えばＣＭＰを使用して上部スペーサ（図示せず）の表面まで平坦化される。例えばウェット・エッチングまたはドライ・エッチングあるいはその組み合わせを使用して、ＩＬＤ２１８の一部を除去することによってトレンチ２２０が形成される。トレンチ２２０は、ハード・マスク２０８の表面を露出させる。

図３に、本発明の１つまたは複数の実施形態による、半導体デバイスを製造する方法の中間作業中の、フィン２０２の表面上に上部ドープ領域３００を形成した後の、構造２００の断面図を示す。本発明のある実施形態では、上部ドープ領域３００は、ハード・マスク２０８を除去した後、フィン２０２の表面上にエピタキシ成長される。フィン２０２の表面を露出させるように、例えばウェット・エッチングまたはドライ・エッチングあるいはその組み合わせを使用して、トレンチ２２０内のハード・マスク２０８の部分を除去することができる。次に、フィン２０２の露出面上に上部ドープ領域３００を形成することができる。

上部ドープ領域３００は、下部ドープ領域２０４と同様にしてエピタキシ成長させたソース領域またはドレイン領域とすることができる。例えば、ＶＰＥ、ＭＢＥまたはＬＰＥを使用して気体または液体前駆体からエピタキシャル材料を成長させることができる。上部ドープ領域３００は、付着中（その場（in-situ）ドープ）に、ドーパント、トランジスタの種類に応じてｎ型ドーパント（例えばリンまたはヒ素）またはｐ型ドーパント（ボロンまたはガリウム）を添加することによってドープすることができる。ドーパント濃度は、約１×１０^１９ｃｍ^－３ないし約２×１０^２１ｃｍ^－３の範囲、例えば約２×１０^２０ｃｍ^－３と約１×１０^２１ｃｍ^－３の間とすることができる。

図４に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、上部ドープ領域３００の表面の上にＩＬＤ２１８を再充填した後の構造２００の断面図を示す。ＩＬＤ２１８には、（図２に示すように）最初のＩＬＤ２１８付着で使用したのと同じ誘電材料または異なる誘電材料を充填することができる。本発明のある実施形態では、ＩＬＤ２１８は例えばＣＭＰを使用して平坦化される。

図５に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、下部ドープ領域２０４の一部を露出させるトレンチ５００を形成した後の構造２００の断面図を示す。トレンチ５００は、フィン２０２の三面を包み込み、例えばウェット・エッチングまたはドライ・エッチングあるいはその組み合わせを使用して形成することができる。本発明のある実施形態では、一連のＲＩＥエッチングを使用して下部ドープ領域２０４の一部を露出させる。例えば、トレンチ５００を形成するために、第１のＲＩＥによって上部スペーサ２１６に対して選択的なＩＬＤ２１８の一部を除去することができる。このようにして、スペーサ２１６に自己整列するトレンチ５００を形成することができる。第２のＲＩＥによってトレンチ５００の上部スペーサ２１６の一部を除去することができる。第３のＲＩＥによって、下部ドープ領域２０４に対して選択的なトレンチ５００内の下部スペーサ２１４の一部を除去することができる。

図６に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、トレンチ５００内の下部ドープ領域２０４の一部を陥凹化した後の構造２００の断面図を示す。下部ドープ領域２０４は、例えばウェット・エッチングまたはドライ・エッチングあるいはその組み合わせを使用して陥凹化することができる。本発明のある実施形態では、下部ドープ領域２０４は約１０ｎｍないし約１５ｎｍ陥凹化されるが、他の陥凹深度も本発明の企図された範囲に含まれる。下部ドープ領域２０４は、（図９に示すように）導電レール８００を誘電体層より下に埋め込むことができるように陥凹化される。

図７に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、下部ドープ領域２０４およびトレンチ５００の側壁の上に導電層７００を形成した後の構造２００の断面図を示す。導電層７００は、例えば金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、プラチナ、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、チタン・アルミニウム・カーバイド、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適合する組み合わせなど、任意の適合する導電材料で形成することができる。導電層７００の材料は、（図８に示すような）導電レール８００の導電率が下部ドープ領域２０４の導電率よりも大幅に高く（例えば２倍以上に）なるように選択される。

導電層７００は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着、またはその他の同様のプロセスを使用して共形に形成することができる。本発明のある実施形態では、導電層７００は、ＰＶＤを使用して形成されたＴｉである。ＰＶＤ付着は、トレンチ５００の底部により厚い層（例えば約１０ｎｍないし約１５ｎｍ）を付着させ、トレンチ５００の側壁に薄い層（例えば約２ｎｍ未満）を付着させるので有利である。

図８に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、トレンチ５００の側壁から導電層７００を陥凹化除去した後の構造２００の断面図を示す。導電層７００は、例えばウェット・エッチングまたはドライ・エッチングあるいはその組み合わせを使用して陥凹化することができる。本発明のある実施形態では、導電層７００は、ＳＣ１（Ｈ_２Ｏ_２／ＮＨ_４ＯＨ）を使用して陥凹化される。この除去プロセスは、上部スペーサ２１６の側壁を露出させ、トレンチ５００の底部の導電層７００の部分を陥凹化する。本発明のある実施形態では、トレンチ５００の底部の導電層７００の残りの部分は、下部スペーサ２１４の底部の表面より約３ｎｍないし約５ｎｍ下に陥凹化される。導電層７００のこれらの残りの部分は、フィン２０２の三面を包み込む導電レール８００（埋設または埋め込み下部接点とも呼ばれる）を画定する。導電レール８００は、約７ｎｍないし約１２ｎｍの厚さを有することができるが、他の厚さも本発明の企図された範囲に含まれる。

図９に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、トレンチ５００に誘電材料を充填した後の構造２００の断面図を示す。トレンチ５００には、（図２に示すように）最初のＩＬＤ２１８付着で使用したのと同じ誘電材料または異なる誘電材料を充填することができる。本発明のある実施形態では、ＩＬＤ２１８は例えばＣＭＰを使用して平坦化される。

図１０に、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間作業中の、上部ドープ領域３００の表面を露出させるトレンチ１０００を形成した後の構造２００の断面図を示す。（図１１に示すように）導電レール８００の表面１１００を露出させるトレンチ１００２も形成される。ＩＬＤ２１８は、例えばウェット・エッチングまたはドライ・エッチングあるいはその組み合わせを使用してパターン形成することができる。

次に、知られているＶＦＥＴメタライゼーション技術を使用して、トレンチ１０００および１００２に導電接点（図示せず）が充填される。例えば、本発明のある実施形態では、ＩＬＤ２１８が延長され、トレンチ１０００および１００２内に接点を付着させる。本発明のある実施形態では、接点がトレンチ内に過剰充填され、ＩＬＤ２１８の表面の上方に余剰物を形成する。この余剰物を除去するためにＣＭＰを使用することができる。

接点は、例えば金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、プラチナ、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、チタン・アルミニウム・カーバイド、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適合する組み合わせなど、任意の適合する導電性材料で形成することができる。導電性材料は、付着中または付着後に添加されるドーパントをさらに含むことができる。本発明のある実施形態では、接点は、銅またはタングステンとすることができ、障壁金属ライナ（図示せず）を含むことができる。障壁金属ライナは、周辺材料の特性を劣化させる可能性のある、周辺材料中への銅またはタングステンの拡散またはドープを防ぐ。例えば、シリコンに銅がドープされる場合、シリコンは深いトラップ準位を形成する。理想的な障壁金属ライナは、導体を周辺材料から化学的に分離するのに十分にバルク金属の拡散性を制限しなければならないし、高い導電率を有するべきであり、例えば、タンタル、窒化タンタル、チタン、窒化チタン、コバルト、ルテニウム、マンガンまたは炭化チタンである。

本発明のある実施形態では、接点は、半導体材料（例えば上部ドープ領域３００）と反応して上部ドープ領域３００と接点との間にシリサイド膜（図示せず）を形成する金属（例えばチタン）を含む。シリサイド膜は接点と上部ドープ領域３００との境界面にのみ形成されるため、シリサイド膜は上部ドープ領域３００と自己整列すると言うことができる（自己整列シリサイドはサリサイドとも呼ばれる）。

図１１に本発明の１つまたは複数の実施形態による、オン状態の導電経路１１０２（電気経路またはチャネル経路とも呼ばれる）を有する構造２００の断面図を示す。図１１には、構造２００の断面図がトレンチ１００２の縁に沿って切り取られている以外は図１０に示すものと同様の構造２００の断面図を示す。この視点から見ると、トレンチ１００２が導電レール８００の表面を露出させているのが明らかである。

導電経路１１０２は、上部ドープ領域３００から始まり、フィン２０２のチャネル領域を通り、下部ドープ領域２０４横切って導電レール８００に至る。本明細書で前述したように、導電レール８００は、下部ドープ領域２０４よりも高い導電率を有する高導電率材料（例えば金属）を使用して形成される。したがって、フィン２０２を通って導電レール８００に達する電流は、下部ドープ領域２０４を通る利用可能な最短経路を優先して通過することになる。下部ドープ領域２０４を通る利用可能な最短経路は、チャネルの全長に沿って一定しており、フィン２０２と導電レール８００との間の直線距離である。言い換えると、すべての電気経路が、導電レール８００に達するまで下部ドープ領域２０４を通過する等距離を通る。このようにして、下部ドープ領域２０４の実効抵抗が低減され、下部ドープ領域２０４を流れる電流の均一性が向上する。

図１２に、本発明の１つまたは複数の実施形態による半導体デバイスを形成する方法を示す流れ図１２００を示す。ブロック１２０２に示すように、基板のドープ領域上に半導体フィンが形成される。半導体フィンは、１つまたは複数の実施形態による図２に示すフィン２０２と同様にして形成することができる。

ブロック１２０４に示すように、半導体フィンに隣接するドープ領域の一部が陥凹化される。ドープ領域は、１つまたは複数の実施形態による図６に示す下部ドープ領域２０４と同様にして陥凹化することができる。

ブロック１２０６に示すように、ドープ領域の陥凹化された部分上に埋め込み接点が形成される。埋め込み接点は、１つまたは複数の実施形態による図７および図８に示すような導電レール８００と同様にして形成することができる。本明細書で前述したように、埋め込み接点の材料は、埋め込み接点の導電率が基板のドープ領域の導電率よりも高くなるように選択される。

本明細書では本発明の様々な実施形態について関連する図面を参照しながら説明している。本発明の範囲から逸脱することなく他の実施形態も考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（例えば，上、下、隣接など）が記載されているが、当業者は、本明細書に記載の位置関係は、向きが変更されても記載されている機能が維持される場合、向きには依存しない。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本発明はこの点に関して限定的であることが意図されていない。同様に、「結合されている」という用語およびその変形は、２つの要素間の連絡経路を有することを説明するものであり、それらの要素間に介在要素／接続部がない、要素間の直接的接続を含意しない。これらの変形はすべて本明細書の一部とみなされる。したがって、実体の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。間接的位置関係の一例として、本説明で層「Ｂ」の上に層「Ａ」を形成すると言う場合、層「Ａ」と層「Ｂ」の関連特性および機能が介在層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の介在層（例えば層「Ｃ」）がある状況を含む。

特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」、または「含有している（ｃｏｎｔａｉｎｉｎｇ）」という用語またはこれらの任意のその他の変形は、非排他的包含を含むものと意図されている。例えば、列挙されている要素を含む組成物、混合物、プロセス、方法、品目、または装置は、必ずしもそれらの要素のみには限定されず、明示的に記載されていないかまたはそのような組成物、混合物、プロセス、方法、品目または装置に固有の他の要素を含み得る。

さらに、本明細書では「例示の」という用語を使用して、「例、事例または例示となる」ことを意味する。「例示の」として本明細書に記載されているいずれの実施形態または設計も、必ずしも他の実施形態または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。「少なくとも１つの」および「１つまたは複数の」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むものと理解される。「接続」という用語は、間接的な「接続」と直接的な「接続」とを含み得る。

本明細書で「一実施形態」「ある実施形態」、「例示の実施形態」などと言う場合、それは、記載されているその実施形態が、特定の特徴、構造または特性を含み得るが、すべての実施形態がその特定の特徴、構造または特性を備えていてもいなくてもよいことを示している。また、そのような語句は必ずしも同じ実施形態を指していない。さらに、ある実施形態に関連して特定の特徴、構造または特性が記載されている場合、明示的に記載されているか否かを問わず、そのような特徴、構造または特性を他の実施形態に関連して備えることが他の当業者の知識の範囲内にあるものと認められる。

以下の説明において、「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「最上部」、「最下部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「～の上に（ａｔｏｐ）」、「～上に（ｏｎ ｔｏｐ）」、「～の上に位置する」または「～上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に境界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の境界面に中間の導電層、絶縁層または半導体層なしに接続されることを意味する。

「約」、「実質的に」、「ほぼ」という用語およびこれらの変形は、本出願の出願の時点で利用可能な装置に基づく特定の数量の測定に付随する誤差を含むことが意図されている。例えば、「約」は、記載されている値の±８％または５％、または２％の範囲を含み得る。

例えば「第２の要素に対して選択的な第１の要素」などの、「～に対して選択的」という用語は、第１の要素がエッチングされることができ、第２の要素がエッチ・ストップとして機能することができることを意味する。

「共形の」という用語（例えば共形の層）は、その層の厚さがすべての表面で実質的に同じであること、または厚さのばらつきがその層の名目の厚さの１５％未満であることを意味する。

「エピタキシャル成長または付着あるいはその両方」および「エピタキシャル形成された、またはエピタキシャル成長させた、あるいはその両方の」という用語は、半導体材料（結晶材料）の、別の半導体材料（結晶材料）の付着面上での成長であって、成長させる半導体材料（結晶オーバーレイヤ）が付着面（シード材料）の半導体材料と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル付着プロセスでは、付着原子が付着面の原子の結晶配列の方向に向くように表面上を動き回るのに十分なエネルギーを有して、半導体基板の付着面に到着するように、ソース・ガスによって供給される化学反応物質が制御可能であり、システム・パラメータを設定することができる。エピタキシ成長半導体材料は、そのエピタキシ成長材料が形成される付着面と実質的に同じ結晶特性を有することができる。例えば、｛１００｝配向結晶面上に付着させたエピタキシ成長半導体材料は、｛１００｝配向を呈することができる。本発明のある実施形態では、エピタキシ成長または付着あるいはその両方のプロセスは、半導体表面上での形成に対して選択的とすることができ、二酸化シリコンまたはシリコン窒化物表面などの露出面上に材料を付着させないことが可能である。

本明細書で前述したように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については本明細書では詳細に説明している場合もしていない場合もある。しかし、背景技術として、本発明の１つまたは複数の実施形態を実装する際に利用可能な半導体デバイス製造プロセスのより一般的な説明を以下に示す。本発明の１つまたは複数の実施形態を実装する際に使用される特定の製造作業は、個々には知られている場合があるが、本発明の作業またはその結果の構造あるいはその両方の、記載されている組み合わせは固有のものである。したがって、本発明による半導体デバイスの製造に関連して説明する作業の固有の組み合わせは、半導体（例えばシリコン）基板上で、個々に知られている様々な物理的および化学的プロセスを使用しており、それらの一部について以下の各段落で説明する。

一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜付着と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。付着は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相付着（ＰＶＤ）、化学気付着（ＣＶＤ）、電気化学付着（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近では原子層堆積（ＡＬＤ）などがある。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。例えば、反応性イオン・エッチング（ＲＩＥ）は、化学反応性プラズマを使用して、露出表面から材料の一部を取り除くイオンの衝撃に材料を曝すことにより、半導体材料のマスクされたパターンなどの材料を除去するドライ・エッチングの一種である。プラズマは、典型的には、電磁界により低圧（真空）下で生成される。半導体ドーピングは、例えば、一般には、拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドープすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（例えばポリシリコン、アルミニウム、銅など）と絶縁体（例えば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを作製し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成する。半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフ・イメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの配線とを作製するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。

図面中のフローチャートおよびブロック図は、本発明の様々な実施形態による製造または作業方法あるいはその両方の可能な実装形態を示す。方法の様々な機能／作業が流れ図にブロックで表されている。代替実装形態によっては、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、関与する機能に応じて、実際には実質的に並行して実行されてよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。

例示のために本発明の様々な実施形態に関する説明を示したが、網羅的であること、または本明細書に記載の実施形態に限定することを意図したものではない。記載されている実施形態の範囲および趣旨から逸脱することなく、当業者には多くの変更および変形が明らかであろう。本明細書で使用されている用語は、実施形態の原理、実際の適用、または市場にある技術に優る技術的改良を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解することができるようにするために選択されている。

Claims (23)

1. 半導体デバイスを形成する方法であって、
   基板のドープ領域上に半導体フィンを形成することと、
   前記半導体フィンのチャネル領域の上に導電ゲートを形成することと、
   前記ドープ領域と前記導電ゲートとの間に下部スペーサを形成することと、
   前記半導体フィンに隣接する前記ドープ領域の一部を陥凹化することと、
   前記下部スペーサの底部の表面より離れた下で前記ドープ領域の前記陥凹化された部分上に埋め込み接点を形成することと
   を含み、
   前記埋め込み接点の導電率が前記ドープ領域の導電率よりも高い、
   方法。
2. 前記導電ゲートおよび前記下部スペーサの上に上部スペーサを形成することをさらに含む、請求項１に記載の方法。
3. 前記半導体フィンの表面上に導電接点を形成することをさらに含む、請求項１に記載の方法。
4. 前記埋め込み接点の表面上に導電接点を形成することをさらに含む、請求項１に記載の方法。
5. 前記埋め込み接点は、前記半導体フィンの三面を包み込む、請求項１に記載の方法。
6. 前記埋め込み接点は金属を含む、請求項１に記載の方法。
7. 前記埋め込み接点はチタンを含む、請求項１に記載の方法。
8. 前記埋め込み接点を形成することは、前記ドープ領域の前記陥凹化された部分の上と前記導電ゲートの側壁の上とに導電材料を共形に付着させることを含む、請求項１に記載の方法。
9. 前記埋め込み接点を形成することは、前記導電ゲートの側壁の上に付着した前記埋め込み接点の部分を除去することをさらに含む、請求項８に記載の方法。
10. 前記ドープ領域の前記陥凹化された部分は１０ｎｍないし１５ｎｍ陥凹化される、請求項１に記載の方法。
11. 半導体デバイスを形成する方法であって、
    基板のドープ領域上に半導体フィンを形成することと、
    前記半導体フィンのチャネル領域の上に導電ゲートを形成することと、
    前記ドープ領域と前記導電ゲートとの間に下部スペーサを形成することと、
    前記半導体フィンに隣接する前記ドープ領域の一部を陥凹化することと、
    前記下部スペーサの底部の表面より離れた下で前記ドープ領域の前記陥凹化された部分上に導電レールを形成することと、
    前記導電レールと前記導電ゲートとの間に誘電体層を形成することと、
    前記導電レールの表面上に第１の導電接点を形成することと、
    前記半導体フィンの表面上に第２の導電接点を形成することと
    を含み、
    前記導電レールの導電率が前記ドープ領域の導電率よりも高い、
    方法。
12. 前記導電レールは前記半導体フィンの三面を包み込む、請求項１１に記載の方法。
13. 前記導電レールは金属を含む、請求項１１に記載の方法。
14. 前記導電レールを形成することは、前記ドープ領域の前記陥凹化された部分の上と前記導電ゲートの側壁の上とに前記金属を付着させることを含む、請求項１３に記載の方法。
15. 前記導電レールを形成することは、前記導電ゲートの側壁の上に付着した前記導電レールの部分を除去することをさらに含む、請求項１４に記載の方法。
16. 前記導電レールは７ｎｍないし１２ｎｍの厚さを含む、請求項１１に記載の方法。
17. 基板のドープ領域上の半導体フィンと、
    前記半導体フィンのチャネル領域の上に形成された導電ゲートと、
    前記導電ゲートと前記ドープ領域との間の下部スペーサと、
    前記下部スペーサの底部の表面より離れた下で前記半導体フィンの三面に沿った前記ドープ領域の陥凹化された部分上に形成された埋め込み下部接点と
    を含み、
    前記埋め込み下部接点の導電率が前記ドープ領域の導電率よりも高い、
    半導体デバイス。
18. 前記埋め込み下部接点は７ｎｍないし１２ｎｍの厚さを含む、請求項１７に記載の半導体デバイス。
19. 基板のドープ領域上の半導体フィンと、
    前記半導体フィンのチャネル領域の上に形成された導電ゲートと、
    前記導電ゲートと前記ドープ領域との間の下部スペーサと、
    前記下部スペーサの底部の表面より離れた下にある、前記ドープ領域の陥凹化された部分上の導電レールと、
    前記導電レールと前記導電ゲートとの間の誘電体層と、
    前記導電レールの表面上の第１の導電接点と、
    前記半導体フィンの表面上の第２の導電接点と
    を含み、
    前記導電レールの導電率が前記ドープ領域の導電率よりも高い、
    半導体デバイス。
20. 前記導電レールが前記下部スペーサより３ｎｍないし５ｎｍ下に陥凹化されている、請求項１９に記載の半導体デバイス。
21. 半導体デバイスを動作させる方法であって、
    基板の下部ドープ領域上の半導体フィンと、
    前記半導体フィンのチャネル領域の上に形成された導電ゲートと、
    前記導電ゲートと前記下部ドープ領域との間の下部スペーサと、
    前記半導体フィンの表面上の上部ドープ領域と、
    前記上部ドープ領域の表面上の上部ソース／ドレイン（Ｓ／Ｄ）接点と、
    前記下部スペーサの底部の表面より離れた下にある、前記下部ドープ領域の陥凹化された部分上の導電レールと、
    前記導電レールの表面上の下部Ｓ／Ｄ接点と
    を含む、半導体デバイスを設けることと、
    前記上部Ｓ／Ｄ接点から前記導電レールの一部を通して前記下部Ｓ／Ｄ接点まで電流を流すことと
    を含む、方法。
22. 前記半導体フィンの第１の部分を通る第１の導電経路と、前記半導体フィンの第２の部分を通る第２の導電経路とをさらに含む、請求項２１に記載の方法。
23. 前記第１の導電経路と前記第２の導電経路が前記下部ドープ領域を通る同じ距離を含む、請求項２２に記載の方法。

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