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JP7092188B2 - 半導体装置及びその製造方法 - Google Patents
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Description

本発明は、半導体装置及びその製造方法に関するものである。
高耐圧且つ低オン抵抗を実現するために、ｎ型の半導体領域とｐ型の半導体領域を交互に配置してｐｎ接合を周期的に形成したスーパージャンクション（ＳＪ）構造の半導体装置が開発されている（特許文献１参照。）。ＳＪ構造の半導体装置では、ｎ型不純物の濃度を高くしたドリフト領域を主電流が流れ、オン抵抗を下げることができる。一方、逆バイアス時ではｐｎ接合から伸びる空乏層によってドリフト領域が空乏化されて、高耐圧が確保される。
特開２０００－２８６４１７号公報
ｎ型のドリフト領域とｐ型のコラム領域を交互に配置したＳＪ構造の半導体装置では、半導体装置の主電流が流れる方向と異なる方向に空乏層が伸びるドリフト領域とコラム領域との界面の電界は均一である。しかし、その界面以外のｐｎ接合に電界が集中し、耐圧が低下するという問題があった。
本発明は、上記課題に鑑みてなされたものであり、その目的は、スーパージャンクション構造を有し、且つ耐圧の低下を抑制できる半導体装置及び半導体装置の製造方法を提供することである。
本発明の一態様に係る半導体装置は、ＳＪ構造を構成するドリフト領域の延伸部とコラム領域との界面に形成される電圧保持ｐｎ接合部を除いた周辺ｐｎ接合部の少なくとも一部の上方に、絶縁膜を介して配置された電界緩和電極を備えることを要旨とする。
本発明の他の態様に係る半導体装置の製造方法は、ＳＪ構造を構成するドリフト領域の延伸部とコラム領域との界面に形成される電圧保持ｐｎ接合部を除いた残余のｐｎ接合部の少なくとも一部の上方に絶縁膜を介して電界緩和電極を形成する工程を含む半導体装置の製造方法であることを要旨とする。
本発明によれば、スーパージャンクション構造を有し、且つ耐圧の低下を抑制できる半導体装置及び半導体装置の製造方法を提供することができる。
本発明の第１の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 本発明の第１の実施形態に係る半導体装置の構成を示す模式的な平面図である。 本発明の第１の実施形態に係る半導体装置の逆方向電圧印加時の状態を示す模式的な平面図である。 電界強度を計算するための実施モデルを示す斜視図である。 電界強度を計算するための比較モデルを示す斜視図である。 電界強度を計算する断面を説明するための平面図である 第１断面に沿った電界強度の計算結果を示すグラフである。 第２断面に沿った電界強度の計算結果を示すグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その３）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その４）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その５）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その６）。 本発明の第１の実施形態に係る半導体装置の電界緩和電極の形状の他の例を示す模式的な斜視図である。 図１５に示した半導体装置の模式的な平面図である。 本発明の第１の実施形態の第１の変形例に係る半導体装置の構成を示す模式的な斜視図である。 本発明の第１の実施形態の第２の変形例に係る半導体装置の構成を示す模式的な斜視図である。 本発明の第１の実施形態の第３の変形例に係る半導体装置の構成を示す模式的な斜視図である。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 本発明の第３の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１）。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その２）。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その３）。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その４）。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その５）。
以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
（第１の実施形態）
図１に示す本発明の第１の実施形態に係る半導体装置は、基板１０と、基板１０の主面に配置された半導体層２０と、半導体層２０の上面に配置された絶縁膜６０と、絶縁膜６０を介して半導体層２０の上方に配置された電界緩和電極３０を備える。半導体装置の構造をわかりやすくするために、絶縁膜６０を透過して半導体装置を示している。つまり、絶縁膜６０は外縁のみを示している（以下において同様。）
半導体層２０は、図１に示すように、第１導電型のドリフト領域２１、第２導電型のコラム領域２２、第２導電型のウェル領域２３を備える。ドリフト領域２１は、コンタクト部２１１及びコンタクト部２１１の一部から基板１０の主面に沿って延伸する延伸部２１２を有する。コラム領域２２は、ドリフト領域２１の延伸部２１２の延伸する方向（以下、「延伸方向」という。）と垂直な方向に沿って延伸部２１２と交互に配置され、一方の端部がドリフト領域２１のコンタクト部２１１と接続する。ウェル領域２３は、コラム領域２２の他方の端部及びドリフト領域２１の延伸部２１２の先端にそれぞれ接続する。
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。
図１に示す半導体装置は、ドリフト領域２１の延伸部２１２が基板１０の主面と平行な方向に沿って配列され、複数の延伸部２１２と複数のコラム領域２２が交互に配置されたＳＪ構造を有する。逆方向電圧印加時には、ドリフト領域２１の延伸部２１２とコラム領域２２との界面に形成されるｐｎ接合部（以下において、「電圧保持ｐｎ接合部」という。）から伸びる空乏層によって、ドリフト領域２１の延伸部２１２とコラム領域２２が空乏化される。このため、半導体装置について高い耐圧が得られる。なお、以下において、電圧保持ｐｎ接合部を除いた残余のｐｎ接合部を「周辺ｐｎ接合部」という。
ドリフト領域２１のコンタクト部２１１とウェル領域２３とは、ＳＪ構造を挟んで対向して配置されている。ウェル領域２３とドリフト領域２１の延伸部２１２の先端とが接続する領域に、周辺ｐｎ接合が形成される（以下において「第１の周辺ｐｎ接合部」という。）。また、コラム領域２２の端部とドリフト領域２１のコンタクト部２１１とが接続する領域に、周辺ｐｎ接合が形成される（以下において「第２の周辺ｐｎ接合部」という。）。絶縁膜６０は、第１の周辺ｐｎ接合部及び第２の周辺ｐｎ接合部を覆って、ドリフト領域２１、コラム領域２２及びウェル領域２３の上方に配置されている。
電界緩和電極３０は、周辺ｐｎ接合部の少なくとも一部の上方に、絶縁膜６０を介して配置される。図１に示した半導体装置では、電界緩和電極３０が、第１の周辺ｐｎ接合部と第２の周辺ｐｎ接合部の上方に配置されている。
図１に示す半導体装置は、ウェル領域２３と電気的に接続する第１主電極４０と、ドリフト領域２１のコンタクト部２１１と電気的に接続する第２主電極５０を更に備える。図１では、ウェル領域２３の上面に第１主電極４０が配置され、コンタクト部２１１の上面に第２主電極５０が配置されている。
第１主電極４０は、オン状態において半導体装置を流れる主電流の電流経路の一方の端部である。第２主電極５０は、主電流の電流経路の他方の端部である。図１に示した半導体装置は、第１主電極４０をアノード電極、第２主電極５０をカソード電極とするダイオードである。以下において、第１主電極４０と第２主電極５０を総称して「主電極」という。
電界緩和電極３０は、周辺ｐｎ接合部のうち第１主電極４０に近接するｐｎ接合部の少なくとも一部の上方に配置され、第１主電極４０と電気的に接続された部分を有する。更に、電界緩和電極３０は、周辺ｐｎ接合部のうち第２主電極５０に近接するｐｎ接合部の少なくとも一部の上方に配置され、第２主電極５０と電気的に接続された部分を有する。図１に示した電界緩和電極３０は、第１の周辺ｐｎ接合部の上方に配置されて第１主電極４０と電気的に接続された第１電極部３１と、第２の周辺ｐｎ接合部の上方に配置されて第２主電極５０と電気的に接続された第２電極部３２を有する。
即ち、図２に示すように、第１電極部３１は、第１主電極４０から延伸して、半導体層２０の上方に第１の周辺ｐｎ接合部を越えてせり出している。第２電極部３２は、第２主電極５０から延伸して、半導体層２０の上方に第２の周辺ｐｎ接合部を越えてせり出している。したがって、第１電極部３１は第１主電極４０と同じ電位であり、第２電極部３２は第２主電極５０と同じ電位である。図２は、第１主電極４０、第２主電極５０、電界緩和電極３０及び絶縁膜６０を透過して半導体層２０の上面を図示している（以下において、平面図で同様。）。
以下に、図１に示した半導体装置の基本的な動作について説明する。
オン動作では、第１主電極４０を基準電位として第２主電極５０に低い電圧（順方向電圧）を印加することで、ウェル領域２３とドリフト領域２１の延伸部２１２との間のエネルギー障壁が低くなる。このため、ドリフト領域２１からウェル領域２３に電子が流れ込むようになり、第１主電極４０と第２主電極５０の間に順方向電流が流れる。
オフ動作では、第１主電極４０を基準電位として第２主電極５０に高い電圧（逆方向電圧）を印加することにより、ウェル領域２３とドリフト領域２１の延伸部２１２との間のエネルギー障壁が高くなる。このため、ドリフト領域２１からウェル領域２３に電子が流れなくなる。
オフ状態では、図３に矢印２００で示すように、ドリフト領域２１の延伸部２１２とコラム領域２２の界面からも空乏層が広がる。そして、ある程度まで逆方向電圧が大きくなると、ドリフト領域２１の延伸部２１２とコラム領域２２はともに完全に空乏した状態（ピンチオフ状態）となる。ピンチオフ状態になることにより、ドリフト領域２１の延伸部２１２とコラム領域２２の電界分布は均一な長方形の分布となり、半導体装置に加わる最大電界が大きく低下する。これにより、半導体装置の耐圧が向上する。
オフ状態でＳＪ構造を完全に空乏化させて高い耐圧を得るためには、ｎ型の半導体領域のｎ型不純物の総量とｐ型の半導体領域のｐ型不純物の総量との比を１近傍に設定する必要がある。このため、ドリフト領域２１の延伸部２１２のｎ型不純物の濃度Ｎｄ、コラム領域２２のｐ型不純物の濃度Ｎａ、延伸部２１２の幅Ｗｎ、コラム領域２２の幅Ｗｐは、以下の式（１）を満たすように設定される：
Ｎａ×Ｗｐ＝Ｎｄ×Ｗｎ ・・・（１）
幅Ｗｎと幅Ｗｐは、ドリフト領域２１の延伸部２１２とコラム領域２２が交互に配置される方向の幅である。
式（１）を満たすようにドリフト領域２１の延伸部２１２とコラム領域２２の不純物濃度が設定されていることにより、電圧保持ｐｎ接合部から伸びる空乏層によって延伸部２１２とコラム領域２２が空乏化し、高い耐圧が得られる。同時に、ドリフト領域２１の抵抗値を抑制できる。
ところで、図３に丸印で囲んで示した第１の周辺ｐｎ接合部１０１及び第２の周辺ｐｎ接合部１０２においては、逆方向電圧印加時に電界が集中しやすい。これは、周辺ｐｎ接合部では式（１）の関係が成立しておらず、ｎ型の半導体領域とｐ型の半導体領域の電荷バランスが取れていないためである。周辺ｐｎ接合部で電界が集中すると、半導体装置の耐圧が低下する。
これに対し、図１に示した半導体装置では、周辺ｐｎ接合部の上方に電界緩和電極３０を配置することにより、電位の分布の勾配が緩やかになり電界の集中を緩和することができる。電界緩和電極３０が上方に配置されることによって、周辺ｐｎ接合部で空乏層がなめらかに伸びる。このように空乏層の曲率を制御することにより電位が緩やかに変化し、電界の集中が緩和される。したがって、第１の周辺ｐｎ接合部１０１及び第２の周辺ｐｎ接合部１０２での電界集中が緩和される。
このとき、第１主電極４０に近接する第１の周辺ｐｎ接合部１０１の上方に第１主電極４０と同じ電位の第１電極部３１を配置することにより、第１の周辺ｐｎ接合部１０１での電界の集中を大きく緩和することができる。また、第２主電極５０に近接する第２の周辺ｐｎ接合部１０２の上方に第２主電極５０と同じ電位の第２電極部３２を配置することにより、第２の周辺ｐｎ接合部１０２での電界の集中を大きく緩和することができる。
電界緩和電極３０によって電界の集中を緩和する効果を、図４、図５に示したモデルを用いて以下に説明する。
図４に示したモデルは、図１に示した半導体装置と同様に、第１の周辺ｐｎ接合部１０１と第２の周辺ｐｎ接合部１０２の上方に電界緩和電極３０が配置された実施モデルである。即ち、第１の周辺ｐｎ接合部１０１の上方に、第１主電極４０と連結する電界緩和電極３０の第１電極部３１が配置され、第２の周辺ｐｎ接合部１０２の上方に、第２主電極５０と連結する電界緩和電極３０の第２電極部３２が配置されている。一方、図５に示したモデルは、電界緩和電極３０を有さない比較モデルである。
図６に、電界強度の計算を行った第１断面Ｓ１と第２断面Ｓ２の範囲を示す。第１断面Ｓ１は、第１の周辺ｐｎ接合部１０１を含む延伸方向に沿った断面である。第２断面Ｓ２は、第２の周辺ｐｎ接合部１０２を含む延伸方向に沿った断面である。位置Ａはウェル領域２３と第１主電極４０の接続する領域の端部、位置Ｂは第１の周辺ｐｎ接合部１０１、位置Ｃは第２の周辺ｐｎ接合部１０２、位置Ｄはドリフト領域２１と第２主電極５０の接続する領域の端部である。
第１断面Ｓ１に沿った電界強度の計算結果を図７に示し、第２断面Ｓ２に沿った電界強度の計算結果を図８に示す。図７及び図８では、図４に示した実施モデルの電界強度を実線の特性Ｅ１で示し、図５に示した比較モデルの電界強度を破線の特性Ｅ２で示した。
図７に示すように、第１断面Ｓ１では、第１の周辺ｐｎ接合部１０１の位置Ｂにおける電界強度のピークは、比較モデルよりも実施モデルで低い。即ち、電界緩和電極３０によって、第１の周辺ｐｎ接合部１０１での電界の集中が緩和されている。
また、図８に示すように、第２断面Ｓ２では、第２の周辺ｐｎ接合部１０２の位置Ｃにおける電界強度のピークは、比較モデルよりも実施モデルで低い。即ち、電界緩和電極３０によって、第２の周辺ｐｎ接合部１０２での電界の集中が緩和されている。第２断面Ｓ２では、位置Ｂにおいても比較モデルよりも実施モデルの電界強度のピークが低い。これは、図４に示した実施モデルでは、不純物濃度が異なるウェル領域２３とコラム領域２２との界面の上方にも電界緩和電極３０の第１電極部３１が配置され、電界の集中が緩和されているためである。
なお、すべての周辺ｐｎ接合部の上方に電界緩和電極３０を配置することにより、耐圧の低下を抑制する効果を大きくできる。ただし、電界緩和電極３０を周辺ｐｎ接合部の少なくとも一部の上方に配置することにより、耐圧の低下を抑制することができる。
このため、電界緩和電極３０が上方に配置されていない領域を設けてもよい。これにより、電界緩和電極３０と半導体層２０との間に生じる寄生容量を低減することができる。
例えば、第１の周辺ｐｎ接合部１０１の上方に電界緩和電極３０を配置し、第２の周辺ｐｎ接合部１０２の上方には電界緩和電極３０を配置しなくてもよい。また、第１の周辺ｐｎ接合部１０１の上方には電界緩和電極３０を配置せず、第２の周辺ｐｎ接合部１０２の上方に電界緩和電極３０を配置してもよい。或いは、第１の周辺ｐｎ接合部１０１の一部の上方にのみ電界緩和電極３０を配置したり、第２の周辺ｐｎ接合部１０２の一部の上方にのみ電界緩和電極３０を配置したりしてもよい。
また、図１に示した半導体装置では、図２や図３に示すように、電界緩和電極３０の延伸方向に垂直な方向の幅を、周辺ｐｎ接合部の上方の領域において他の領域よりも広くしている。つまり、周辺ｐｎ接合部以外の半導体層２０の上方には、電界緩和電極３０が配置されていない。これにより、周辺ｐｎ接合部での電界の集中を緩和すると同時に、周辺ｐｎ接合部以外の領域と電界緩和電極３０との間に生じる寄生容量を低減できる。
以上に説明したように、本発明の第１の実施形態に係る半導体装置によれば、周辺ｐｎ接合部の上方に電界緩和電極３０を配置することにより、周辺ｐｎ接合部での電界の集中が緩和される。その結果、ＳＪ構造を有する半導体装置の耐圧の低下を抑制することができる。
基板１０には、絶縁性基板が好適に使用される。絶縁性基板を使用することにより、同一の基板１０に複数の半導体装置を集積する際の素子分離プロセスを簡略化することができる。また、冷却器に半導体装置を実装する場合に、基板１０と冷却器の間に設置する絶縁性基板を省略することが可能である。ここで、「絶縁性を有する」基板とは、基板の抵抗率が数ｋΩ・ｃｍ以上のことをいう。
例えば、絶縁性を有する炭化珪素（ＳｉＣ）を基板１０に使用する。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、代表的な４ＨのＳｉＣ基板を基板１０として使用できる。基板１０にＳｉＣ基板を使用することにより、基板１０の絶縁性を高く、且つ熱伝導率を高くできる。このため、基板１０の裏面を冷却機構に直接取り付けて、半導体装置を効率よく冷やすことができる。この構造によれば、ＳｉＣ基板の熱伝導率が大きいため、半導体装置がオン状態のとき主電流による発熱を効率良く発散させることができる。ＳｉＣはワイドバンドギャップ半導体であり真性キャリヤ数が少ないため、高い絶縁性を実現し易く、高い耐圧の半導体装置を実現できる。
以下に、図面を参照して本発明の第１の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
先ず、ノンドープの炭化珪素絶縁半導体である基板１０の主面に、イオン注入によってウェル領域２３を形成する。例えば、図９に示すように基板１０の主面の全面に形成したマスク材１１１をパターニングして、基板１０のウェル領域２３を形成する領域を露出させる。そして、マスク材１１１をマスクとして基板１０にｐ型不純物をドープするイオン注入によって、ウェル領域２３を選択的に形成する。ウェル領域２３の不純物濃度は、例えば１Ｅ１５／ｃｍ３～１Ｅ１９／ｃｍ３程度である。
一般的なマスク材としては、シリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。パターニングの方法としては、フォトリソグラフィ法を用いることができる。即ち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。次にフォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材がパターニングされる。
次に、パターニングした新たなマスク材１１２をマスクとして、図１０に示すように、イオン注入によって基板１０にｐ型不純物をドープしてコラム領域２２を選択的に形成する。更に、図１１に示すように、パターニングしたマスク材１１３をマスクとして、イオン注入によって基板１０にｎ型不純物をドープしてドリフト領域２１を選択的に形成する。なお、構造をわかりやすくするために、マスク材１１３の外縁のみを示している。コラム領域２２とドリフト領域２１の不純物濃度は、例えば１Ｅ１５／ｃｍ３～１Ｅ１９／ｃｍ３程度である。
ここまでの工程におけるイオン注入では、例えば、ｎ型不純物として窒素（Ｎ）を用い、ｐ型不純物としてアルミニウム（Ａｌ）やボロン（Ｂ）を用いる。なお、基板１０の温度を６００℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。そして、イオン注入した不純物を熱処理することで活性化させる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。
次に、図１２に示すように、ドリフト領域２１、コラム領域２２及びウェル領域２３の上方に絶縁膜６０を形成する、絶縁膜６０には、例えばシリコン酸化膜を用いることができる。シリコン酸化膜の堆積方法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
その後、図１３に示すように、フォトリソグラフィ技術によりパターニングしたフォトレジスト膜１１４をマスクにして絶縁膜６０を選択的にエッチングし、コンタクトホール６００を形成する。エッチング方法としては、例えばフッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いる。
次いで、コンタクトホール６００を埋め込んで電極膜７０を形成する。そして、例えば図１４に示すようにフォトレジスト膜１１５をマスクにしたドライエッチングによって、電極膜７０をパターニングする。電極膜７０は第１主電極４０と電界緩和電極３０の第１電極部３１を一体化した第１電極膜７１、及び、第２主電極５０と電界緩和電極３０の第２電極部３２を一体化した第２電極膜７２である。
電極膜７０は金属膜とするのが一般的である。電極膜７０の材料には、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などの金属材料を使用できる。また、チタン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ）などの積層膜を電極膜７０に使用してもよい。電極膜７０の形成は、スパッタ法や電子ビーム（ＥＢ）蒸着法などにより全面に金属材料を堆積した後、金属材料をエッチングして形成する。或いは、メッキプロセスによってコンタクトホール６００を金属材料で埋め込んで、電極膜７０を形成してもよい。
このとき、第１電極膜７１及び第２電極膜７２のそれぞれ一部が絶縁膜６０を介して周辺ｐｎ接合部を覆うように電極膜７０を形成する。即ち、第１電極膜７１の第１の周辺ｐｎ接合部１０１の上方に配置された部分が、電界緩和電極３０の第１電極部３１である。また、第２電極膜７２の第２の周辺ｐｎ接合部１０２の上方に配置された部分が、電界緩和電極３０の第２電極部３２である。
上記では、基板１０に不純物をイオン注入してドリフト領域２１とコラム領域２２を形成する例を説明した。イオン注入によってドリフト領域２１とコラム領域２２を形成することにより、エピタキシャル成長によって形成する場合よりも製造コストを低減できる。
また、基板１０にＳｉＣ基板を使用する例を説明したが、ＳｉＣ基板に限らず、バンドギャップの広い半導体材料からなる基板１０を使用してもよい。バンドギャップの広い半導体材料には、ＧａＮ、ダイヤモンド、ＺｎＯ、ＡｌＧａＮなどがある。
上記では、主電極との接続箇所から半導体層２０の上方に位置する先端まで、電界緩和電極３０が一定の幅で延伸する例を示した。しかし、電界緩和電極３０と半導体層２０の間に発生する寄生容量を抑制するために、例えば図１５に示すように、電界緩和電極３０の周辺ｐｎ接合部の上方の幅よりも他の部分の幅を狭くしてもよい。
図１５に示した半導体装置では、図１６に示すように、周辺ｐｎ接合部の直上の部分の幅よりも主電極との接続箇所での幅を狭くして、電界緩和電極３０を形成している。周辺ｐｎ接合部の直上では、周辺ｐｎ接合部の全体が電界緩和電極３０によって覆われている。このように、周辺ｐｎ接合部を覆う部分以外の領域で電界緩和電極３０の幅を狭くすることにより、電界緩和電極３０と半導体層２０の間に発生する寄生容量を抑制できる。
＜第１の変形例＞
図１７に示す第１の実施形態の第１の変形例に係る半導体装置では、電界緩和電極３０の基板１０に対向する下面が基板１０の主面に対して傾斜し、電界緩和電極３０の下面と基板１０の主面との距離が主電極に向かって次第に狭くなっている。即ち、電界緩和電極３０の第１電極部３１の下面と基板１０の主面との間隔が、第１主電極４０に向かって次第に小さくなっている。また、電界緩和電極３０の第２電極部３２の下面と基板１０の主面との間隔が、第２主電極５０に向かって次第に小さくなっている。
図１７に示した半導体装置では、周辺ｐｎ接合部の電界が電界緩和電極３０の傾斜させた領域の全体に広がる。したがって、図１７に示した半導体装置によれば、電界緩和電極３０の下面が基板１０の主面と平行な場合と比べて、電界緩和電極３０の端部に電界が集中せず、電界の集中をより緩和することができる。
電界緩和電極３０の下方の周辺ｐｎ接合部から電界緩和電極３０の下面の各部までの距離が略一定であるように、電界緩和電極３０の下面と基板１０との距離を次第に狭くしてもよい。つまり、第１電極部３１の半導体層２０の上方に位置する一方の端部から第１主電極４０と接続する他方の端部まで、第１の周辺ｐｎ接合部１０１と第１電極部３１の下面との距離を一定に近づける。また、第２電極部３２の半導体層２０の上方に位置する一方の端部から第２主電極５０と接続する他方の端部まで、第２の周辺ｐｎ接合部１０２と第２電極部３２の下面との距離を一定に近づける。
その結果、電界緩和電極３０の傾斜させた領域の全体に電界が均等に分散され、電界の集中がより緩和される。例えば、電界緩和電極３０の下面と基板１０の主面とのなす角を４５度に近くすることにより、周辺ｐｎ接合部と電界緩和電極３０の下面の各部との距離を一定にできる。
図１７に示した半導体装置の製造では、絶縁膜６０を形成した後、例えばウェットエッチングによって絶縁膜６０の上面をエッチングすることにより、基板１０の主面に対して絶縁膜６０の上面を傾斜させる。この絶縁膜６０の上面に電界緩和電極３０を形成することにより、図１７に示した電界緩和電極３０が得られる。電界緩和電極３０の下面は、滑らかに傾斜させてもよいし、多段形状にして全体として傾斜させてもよい。
＜第２の変形例＞
図１８に示す第１の実施形態の第２の変形例に係る半導体装置は、ドリフト領域２１が、基板１０の厚さ方向にコラム領域２２と積層してコラム領域２２の下方に配置された積層部分２１３を備える。積層部分２１３の一方の端部はドリフト領域２１のコンタクト部２１１に接続し、他方の端部はウェル領域２３に接続する。
図１８に示す半導体装置によれば、コラム領域２２の直下にドリフト領域２１の積層部分２１３が配置されることにより、半導体装置のオン状態において、主電流の電流経路の断面積が増大する。これにより、単位面積当たりのオン抵抗を低減することができる。
オフ状態において積層部分２１３がピンチオフ状態になるように、積層部分２１３の膜厚を幅Ｗｎとして式（１）が成立するように、積層部分２１３が形成される。なお、図８ではコラム領域２２の下方に積層部分２１３を配置した例を示したが、コラム領域２２の上方に積層部分２１３を配置してもよい。
＜第３の変形例＞
図１９に示す本発明の第１の実施形態の第３の変形例に係る半導体装置は、ドリフト領域２１の延伸部２１２とコラム領域２２が、基板１０の厚さ方向に沿って積層されている。延伸部２１２及びコラム領域２２の不純物濃度と膜厚が式（１）を満たすように設定されて、図１９に示した半導体装置では基板１０の厚さ方向に沿ってＳＪ構造が構成される。
図１に示した半導体装置では、基板１０の主面と平行な水平方向のドリフト領域２１の延伸部２１２の幅とコラム領域２２の幅は、フォトリソグラフィ技術などの精度に依存し、例えば１μｍ～数μｍ程度である。一方、図１９に示した半導体装置では、ドリフト領域２１の延伸部２１２の膜厚とコラム領域２２の膜厚を、水平方向の幅よりも薄く、例えば数十ｎｍ～数百ｎｍ程度にすることができる。したがって、ＳＪ構造を構成する延伸部２１２とコラム領域２２の繰り返し周期を短くすることができる。このため、図１９に示した半導体装置では、ピンチオフ状態にすることが容易である。
図１９では、ドリフト領域２１の延伸部２１２とコラム領域２２が一層ずつであるが、複数の延伸部２１２と複数のコラム領域２２を交互に積層してもよい。これにより、基板１０の厚さ方向に複数のｐｎ接合が一定の周期で配列されたＳＪ構造が構成される。この構成により、半導体装置の耐圧をより向上させることができる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、図２０に示すように、ドリフト領域２１の延伸部２１２の先端と第１主電極４０とが接続されている。そして、延伸部２１２の先端と第１主電極４０とは、界面にエネルギー障壁を有して電気的に接続している。一方、第２主電極５０は、ドリフト領域２１のコンタクト部２１１とオーミック接続されている。
図２０に示した半導体装置は、第１主電極４０をアノード電極とし、第２主電極５０をカソード電極とするショットキーバリアダイオード（ＳＢＤ）として動作する。この点が、図２０に示した半導体装置と、ｐｎ接合ダイオードである図１に示した半導体装置と異なる。その他の構成については、図１に示す第１の実施形態と同様である。
第２主電極５０の下端は、基板１０に達している。即ち、第１主電極４０は、ドリフト領域２１の延伸部２１２及びウェル領域２３と接続している。そして、第２主電極５０は、ドリフト領域２１のコンタクト部２１１の端部の側面及び基板１０と接続している。
図２０に示した半導体装置では、仕事関数の高いニッケル（Ｎｉ）材、プラチナ（Ｐｔ）材などの金属材料を第１主電極４０に用いて、ドリフト領域２１の延伸部２１２と第１主電極４０との間にショットキー接合を形成する。第２主電極５０には、チタン（Ｔｉ）などの仕事関数が低くドリフト領域２１のコンタクト部２１１とオーミック接続する材料を用いる。
図２０に示した半導体層では、ドリフト領域２１のコンタクト部２１１とコラム領域２２とが接続する領域に形成される周辺ｐｎ接合部の上方に、絶縁膜を介して電界緩和電極３０が配置される。これにより、周辺ｐｎ接合部での電界の集中が緩和され、半導体装置の耐圧の低下を抑制できる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、図２１に示すように、第１主電極４０と第２主電極５０との間を流れる主電流の電流経路に配置された制御電極８０を更に備える。制御電極８０は電流経路を流れる主電流を制御する。また、半導体層２０が、ウェル領域２３を挟んでドリフト領域２１と対向する第１導電型のソース領域２４を備える。第１主電極４０は、ソース領域２４及びウェル領域２３と電気的に接続されている。第２主電極５０は、ドリフト領域２１のコンタクト部２１１と電気的に接続されている。
ソース領域２４、コラム領域２２及びウェル領域２３の上面にまたがって開口部が形成された複数のゲートトレンチが、基板１０に達するように延伸している。ゲートトレンチの内壁面にゲート絶縁膜８５が配置され、ゲート絶縁膜８５を介してウェル領域２３と対向してゲートトレンチの内部に制御電極８０が配置されている。ゲートトレンチ同士の間でドリフト領域２１の延伸部２１２とウェル領域２３が接続しており、オン動作時にゲート絶縁膜８５と接するウェル領域２３にチャネル領域が形成される。
即ち、図２１に示した半導体装置は、第１主電極４０をソース電極、第２主電極５０をドレイン電極、制御電極をゲート電極とするトランジスタとして動作する。第１主電極４０はソース領域２４及びウェル領域２３とオーミック接続され、第２主電極５０はドリフト領域２１のコンタクト部２１１とオーミック接続される。また、制御電極８０同士を電気的に接続する制御電極配線９０が、制御電極８０の上面に形成されている。構造をわかりやすくするため、制御電極配線９０の外縁のみを示している。
その他の構成については、図１に示す第１の実施形態と同様である。図２１に示す半導体装置においても、半導体層２０にＳＪ構造が構成されており、周辺ｐｎ接合部の少なくとも一部の上方に絶縁膜６０を介して電界緩和電極３０が配置されている。ソース電極に接続する電界緩和電極３０の第１電極部３１が第１の周辺ｐｎ接合部１０１の上方に配置され、ドレイン電極に接続する第２電極部３２が第２の周辺ｐｎ接合部１０２の上方に配置されている。
以下に、図２１に示した半導体装置の基本的な動作について説明する。
オン動作において、第１主電極４０の電位を基準として、第２主電極５０に正の電位を印加した状態で制御電極８０の電位を制御することにより、半導体装置がトランジスタとして機能する。即ち、制御電極８０と第１主電極４０間の電圧を所定の閾値電圧以上にすることにより、制御電極８０の側面のウェル領域２３のチャネル領域に反転層が形成される。これにより、半導体装置がオン状態となり、第１主電極４０と第２主電極５０間に主電流が流れる。
一方、オフ動作では、制御電極８０と第１主電極４０間の電圧を所定の閾値電圧以下にする。これにより、反転層が消滅し、主電流が遮断される。
オフ状態では、ドリフト領域２１の延伸部２１２とコラム領域２２の界面から空乏層が広がり、ある程度まで逆方向電圧が大きくなると、ドリフト領域２１の延伸部２１２とコラム領域２２はピンチオフ状態となる。これにより、ドリフト領域２１の延伸部２１２とコラム領域２２の電界分布は均一な長方形の分布となり、半導体装置に加わる最大電界が大きく低下する。
更に、周辺ｐｎ接合部の上方に電界緩和電極３０が配置されていることにより、周辺ｐｎ接合部の電界の集中を緩和することができる。その結果、半導体装置の耐圧の低下が抑制される。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
以下に、図面を参照して、本発明の第３の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
第１の実施形態において図９～図１２を参照して説明した方法と同様に、基板１０にウェル領域２３、ドリフト領域２１及びコラム領域２２を形成する。次いで、図２２に示すように、パターニングしたマスク材１２１をマスクに用いて、イオン注入によってｎ型のソース領域２４を形成する。ソース領域２４の不純物濃度は、例えば１Ｅ１８／ｃｍ３～１Ｅ２１／ｃｍ３程度である。
次に、パターニングしたマスク材（図示せず）をマスクにしたドライエッチングにより、図２３に示すように、ゲートトレンチ８００を形成する。ゲートトレンチ８００は、ソース領域２４、ウェル領域２３、ドリフト領域２１の延伸部２１２及びコラム領域２２に及ぶ範囲にわたって、基板１０に達する深さで形成される。
その後、ゲートトレンチ８００の内壁面にゲート絶縁膜８５を形成する。ゲート絶縁膜８５の形成方法は、熱酸化法でも堆積法でも構わない。例として、熱酸化法の場合、酸素雰囲気中で１１００℃程度の温度に基体を加熱する。これにより、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。
ゲート絶縁膜８５を形成した後、ウェル領域２３とゲート絶縁膜８５との界面における界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏなどの雰囲気中で１０００℃程度のアニールを行ってもよい。また、直性ＮＯかＮ２Ｏ雰囲気中での熱酸化も可能である。その場合の温度は１１００℃～１４００℃が好適である。ゲート絶縁膜８５の厚さは数十ｎｍ程度である。
次に、ゲートトレンチ８００を埋め込んで制御電極８０を形成する。制御電極８０の材料はポリシリコン膜が一般的であり、ここではポリシリコン膜を制御電極８０に使用する場合を説明する。
ポリシリコン膜の堆積方法としては、減圧ＣＶＤ法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さをゲートトレンチ８００の幅の２分の１よりも大きな値にして、ゲートトレンチ８００をポリシリコン膜で埋める。ゲートトレンチ８００の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲートトレンチ８００をポリシリコン膜によって完全に埋めることができる。例えば、ゲートトレンチ８００の幅が２μｍの場合は、膜厚が１μｍよりも厚くなるようにポリシリコン膜を形成する。また、ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ３）中で９５０℃のアニール処理することで、ｎ型のポリシリコン膜が形成され、制御電極８０に導電性を持たせる。
次に、ポリシリコン膜をエッチングして平坦化する。エッチング方法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング量は、ゲートトレンチ８００の内部にポリシリコン膜が残るように設定する。例えば、幅が２μｍのゲートトレンチ８００についてポリシリコン膜を１．５μｍの厚さに堆積した場合、ポリシリコン膜のエッチング量は１．５μｍにする。しかし、エッチングの制御において、１．５μｍのエッチング量について数％のオーバーエッチングでも問題ない。その後、図２４に示すように、制御電極配線９０を形成し、制御電極８０同士を電気的に接続する。
次いで、図２５に示すように、全面に絶縁膜６０を形成する。絶縁膜６０には、例えばシリコン酸化膜を使用する。堆積方法には、熱ＣＶＤ法やプラズマＣＶＤ法を使用することができる。
その後、フォトリソグラフィ技術などによりパターニングしたフォトレジスト膜をマスクにして、絶縁膜６０を選択的にエッチングしてコンタクトホールを形成する。そして、絶縁膜６０に形成したコンタクトホールを埋め込んで、第１電極膜７１と第２電極膜７２を形成する。これらの電極膜の材料には、Ｔｉ、Ｎｉ、Ｍｏなどの金属材料や、Ｔｉ／Ｎｉ／Ａｇなどの積層膜を使用できる。
例えば、スパッタ法やＥＢ蒸着法などにより全面に金属材料を堆積した後、図２６に示すようにフォトレジスト膜１３１をマスクにしたドライエッチングによって金属材料をエッチングして、第１電極膜７１と第２電極膜７２を形成する。或いは、メッキプロセスによってコンタクトホールを金属材料で埋め込んで、第１電極膜７１と第２電極膜７２を形成してもよい。
このとき、第１電極膜７１及び第２電極膜７２のそれぞれ一部が絶縁膜６０を介して周辺ｐｎ接合部を覆うように電極膜７０を形成する。第１電極膜７１の第１の周辺ｐｎ接合部１０１の上方に配置された部分が、電界緩和電極３０の第１電極部３１である。また、第２電極膜７２の第２の周辺ｐｎ接合部１０２の上方に配置された部分が、電界緩和電極３０の第２電極部３２である。
以上により、図２１に示した半導体装置が完成する。なお、上記では制御電極８０に第１導電型のポリシリコン膜を使用する例を説明したが、第２導電型のポリシリコン膜を使用してもよい。また、他の半導体材料を制御電極８０に使用してもよいし、メタル材料などの他の導電性材料を使用してもよい。例えば、第２導電型のポリ炭化珪素、ＳｉＧｅ、Ａｌなどを制御電極８０の材料に使用することができる。
また、ゲート絶縁膜８５にシリコン酸化膜を使用する例を説明したが、シリコン窒化膜をゲート絶縁膜８５に使用してもよい。または、シリコン酸化膜とシリコン窒化膜の積層膜をゲート絶縁膜８５に使用してもよい。ゲート絶縁膜８５にシリコン窒化膜を使用した場合の等方性エッチングは、１６０℃の熱燐酸による洗浄によって行うことができる。
上記では、半導体装置が、第１主電極４０をソース電極、第２主電極５０をドレイン電極、制御電極８０をゲート電極とするＭＯＳトランジスタである場合を説明した。しかし、半導体装置が他のトランジスタであってもよい。例えば、第１主電極４０をエミッタ電極、第２主電極５０をコレクタ電極、制御電極８０をベース電極とするバイポーラトランジスタの場合にも、周辺ｐｎ接合部の上方に電界緩和電極３０を配置することにより、半導体装置の耐圧の低下を抑制することができる。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、上記では、主電極と電界緩和電極３０が一体に形成されている例を示した。しかし、主電極と電界緩和電極３０とを離間して形成してもよい。これにより、半導体装置の動作と独立させて、電界の集中の緩和を制御できる。例えば、電界緩和電極３０と半導体層２０との間の寄生容量を優先して抑制することができる。また、第１主電極４０と第１電極部３１、第２主電極５０と第２電極部を、金属配線などによって電気的に接続してもよい。
このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。
本発明の半導体装置及び半導体装置の製造方法は、ＳＪ構造を有する半導体装置を製造する製造業を含む電子機器産業に利用可能である。
１０…基板
２０…半導体層
２１…ドリフト領域
２２…コラム領域
２３…ウェル領域
２４…ソース領域
３０…電界緩和電極
３１…第１電極部
３２…第２電極部
４０…第１主電極
５０…第２主電極
６０…絶縁膜
８０…制御電極
８５…ゲート絶縁膜
２１１…コンタクト部
２１２…延伸部
２１３…積層部分

Claims (14)

  1. 基板と、
    前記基板の主面に配置され、コンタクト部及び前記コンタクト部の一部から前記基板の主面に沿って延伸する延伸部を有する第１導電型のドリフト領域と、
    前記ドリフト領域の前記延伸部の延伸方向と垂直な方向に沿って前記延伸部と交互に配置され、一方の端部が前記ドリフト領域の前記コンタクト部と接続する第２導電型のコラム領域と、
    前記コラム領域の他方の端部及び前記ドリフト領域の前記延伸部の先端にそれぞれ接続する第２導電型のウェル領域と、
    前記ウェル領域と電気的に接続する第１主電極と、
    前記ドリフト領域の前記コンタクト部と電気的に接続する第２主電極と、
    前記ドリフト領域、前記コラム領域及び前記ウェル領域の上方に配置された絶縁膜と、
    前記ドリフト領域の前記延伸部と前記コラム領域との界面に形成される電圧保持ｐｎ接合部を除いた周辺ｐｎ接合部の少なくとも一部の上方に、前記絶縁膜を介して配置された電界緩和電極と
    を備え、
    前記電界緩和電極が、前記周辺ｐｎ接合部のうち前記第１主電極に近接するｐｎ接合部の少なくとも一部の上方に配置されて前記第１主電極と電気的に接続された部分を備える
    ことを特徴とする半導体装置。
  2. 前記電界緩和電極が、前記周辺ｐｎ接合部のうち、前記ドリフト領域の前記延伸部と前記ウェル領域が接続するｐｎ接合部、及び前記ドリフト領域の前記コンタクト部と前記コラム領域が接続するｐｎ接合部の少なくともいずれかの上方に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記周辺ｐｎ接合部のすべての上方に前記電界緩和電極が配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記電界緩和電極が、前記周辺ｐｎ接合部のうち前記第２主電極に近接するｐｎ接合部の少なくとも一部の上方に配置されて前記第２主電極と電気的に接続された部分を備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記電界緩和電極の前記延伸方向に垂直な方向の幅が、前記周辺ｐｎ接合部の上方の領域において他の領域よりも広いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記基板が絶縁性基板であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記電界緩和電極の下方の前記周辺ｐｎ接合部から前記電界緩和電極の前記基板に対向する下面の各部までの距離が略一定であるように、前記電界緩和電極の前記下面と前記基板との距離が次第に狭くなることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記ドリフト領域が、一方の端部が前記コンタクト部に接続し他方の端部が前記ウェル領域に接続し、前記基板の厚さ方向に前記コラム領域と積層して配置された積層部分を更に有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記ドリフト領域の前記延伸部と前記コラム領域が前記基板の厚さ方向に沿って積層された構造を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  10. 前記第１主電極と前記第２主電極の間に流れる主電流が遮断されるオフ状態において、前記電圧保持ｐｎ接合部から伸びる空乏層によって前記ドリフト領域の前記延伸部と前記コラム領域が空乏化するように、前記延伸部と前記コラム領域の不純物濃度が設定されていることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 基板と、
    前記基板の主面に配置され、コンタクト部及び前記コンタクト部の一部から前記基板の主面に沿って延伸する延伸部を有する第１導電型のドリフト領域と、
    前記ドリフト領域の前記延伸部の延伸方向と垂直な方向に沿って前記延伸部と交互に配置され、一方の端部が前記ドリフト領域の前記コンタクト部と接続する第２導電型のコラム領域と、
    前記コラム領域の他方の端部及び前記ドリフト領域の前記延伸部の先端にそれぞれ接続する第２導電型のウェル領域と、
    前記ウェル領域と電気的に接続する第１主電極と、
    前記ドリフト領域の前記コンタクト部と電気的に接続する第２主電極と、
    前記ドリフト領域、前記コラム領域及び前記ウェル領域の上方に配置された絶縁膜と、
    前記ドリフト領域の前記延伸部と前記コラム領域との界面に形成される電圧保持ｐｎ接合部を除いた周辺ｐｎ接合部の少なくとも一部の上方に、前記絶縁膜を介して配置された電界緩和電極と
    を備え、
    前記電界緩和電極が、前記周辺ｐｎ接合部のうち前記第２主電極に近接するｐｎ接合部の少なくとも一部の上方に配置されて前記第２主電極と電気的に接続された部分を備え、
    前記ドリフト領域の前記延伸部の前記先端と前記第１主電極とが、界面にエネルギー障壁を有して電気的に接続され、
    前記第２主電極が前記ドリフト領域の前記コンタクト部とオーミック接続され、
    前記第１主電極をアノード電極とし、前記第２主電極をカソード電極とするショットキーバリアダイオードとして動作する
    ことを特徴とする半導体装置。
  12. 前記第１主電極と前記第２主電極との間を流れる主電流の電流経路に配置された制御電極を更に備え、
    前記第１主電極が前記ウェル領域とオーミック接続され、
    前記第２主電極が前記ドリフト領域の前記コンタクト部とオーミック接続され、
    前記制御電極によって前記主電流を制御するトランジスタとして動作することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  13. 基板の主面に、コンタクト部及び前記コンタクト部の一部から前記基板の主面に沿って延伸する延伸部を有する第１導電型のドリフト領域を形成する工程と、
    前記ドリフト領域の前記延伸部の延伸方向と垂直な方向に沿って前記延伸部と交互に配置され、一方の端部が前記ドリフト領域の前記コンタクト部と接続する第２導電型のコラム領域を形成する工程と、
    前記コラム領域の他方の端部及び前記ドリフト領域の前記延伸部の先端にそれぞれ接続する第２導電型のウェル領域を形成する工程と、
    前記ウェル領域と電気的に接続する第１主電極を形成する工程と、
    前記ドリフト領域の前記コンタクト部と電気的に接続する第２主電極を形成する工程と、
    前記ドリフト領域、前記コラム領域及び前記ウェル領域の上方に絶縁膜を形成する工程と、
    前記ドリフト領域の前記延伸部と前記コラム領域との界面に形成される電圧保持ｐｎ接合部を除いた周辺ｐｎ接合部の少なくとも一部の上方に、前記絶縁膜を介して電界緩和電極を形成する工程と
    を含み、
    前記電界緩和電極を、前記周辺ｐｎ接合部のうち前記第１主電極に近接するｐｎ接合部の少なくとも一部の上方に配置されて前記第１主電極と電気的に接続された部分を有するように形成する
    ことを特徴とする半導体装置の製造方法。
  14. 前記基板に不純物をイオン注入することにより前記ドリフト領域と前記コラム領域を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7528664B2 (ja) * 2020-09-15 2024-08-06 住友電気工業株式会社 半導体装置
CN114284334A (zh) * 2021-06-02 2022-04-05 青岛昇瑞光电科技有限公司 具有超结结构的高压无结FinFET器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050017300A1 (en) 2003-07-11 2005-01-27 Salama C. Andre T. Super junction / resurf ldmost (sjr-LDMOST)
JP2006279064A (ja) 1996-01-22 2006-10-12 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
WO2007147102A2 (en) 2006-06-16 2007-12-21 Fairchild Semiconductor Corporation High voltage ldmos
US20170222043A1 (en) 2016-01-29 2017-08-03 Infineon Technologies Austria Ag Semiconductor Device Including a Lateral Transistor

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3825987B2 (ja) * 1996-01-22 2006-09-27 富士電機デバイステクノロジー株式会社 半導体装置
GB2309336B (en) 1996-01-22 2001-05-23 Fuji Electric Co Ltd Semiconductor device
US6700157B2 (en) 1996-01-22 2004-03-02 Fuji Electric Co., Ltd. Semiconductor device
JP3382163B2 (ja) * 1998-10-07 2003-03-04 株式会社東芝 電力用半導体装置
JP2000286417A (ja) 1999-03-30 2000-10-13 Toshiba Corp 電力用半導体装置
JP4534303B2 (ja) 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
US6528849B1 (en) * 2000-08-31 2003-03-04 Motorola, Inc. Dual-gate resurf superjunction lateral DMOSFET
US7211846B2 (en) * 2000-10-20 2007-05-01 Infineon Technologies Ag Transistor having compensation zones enabling a low on-resistance and a high reverse voltage
CN100544028C (zh) * 2006-09-19 2009-09-23 电子科技大学 利用场板达到最佳表面横向通量的横向高压器件
JP2008277604A (ja) * 2007-05-01 2008-11-13 Oki Electric Ind Co Ltd 電界効果トランジスタ
CN102334190B (zh) * 2009-04-30 2014-05-14 三菱电机株式会社 半导体装置及其制造方法
CN101916728B (zh) * 2010-07-20 2012-05-30 中国科学院上海微系统与信息技术研究所 可完全消除衬底辅助耗尽效应的soi超结ldmos结构的制作工艺
EP2736072B1 (en) * 2011-07-22 2017-01-11 Fuji Electric Co., Ltd. Superjunction semiconductor device
CN104254920B (zh) * 2012-07-19 2017-03-08 富士电机株式会社 半导体装置及半导体装置的制造方法
ITTO20121081A1 (it) * 2012-12-14 2014-06-15 St Microelectronics Srl Componente elettronico di potenza normalmente spento
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法
JP6332021B2 (ja) * 2014-12-26 2018-05-30 株式会社デンソー 半導体装置
JP6536318B2 (ja) * 2015-09-24 2019-07-03 三菱電機株式会社 半導体装置及びその製造方法
TWI567978B (zh) * 2016-04-21 2017-01-21 帥群微電子股份有限公司 超接面半導體元件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006279064A (ja) 1996-01-22 2006-10-12 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
US20050017300A1 (en) 2003-07-11 2005-01-27 Salama C. Andre T. Super junction / resurf ldmost (sjr-LDMOST)
WO2007147102A2 (en) 2006-06-16 2007-12-21 Fairchild Semiconductor Corporation High voltage ldmos
US20170222043A1 (en) 2016-01-29 2017-08-03 Infineon Technologies Austria Ag Semiconductor Device Including a Lateral Transistor

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