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JP7528664B2 - 半導体装置 - Google Patents
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本発明は、半導体装置に関する。
ソース領域とドレイン領域との間において、チャネル層内のキャリアの伝導方向に交差するように配列され、チャネル層まで埋め込まれた複数のゲートを有するＦＥＴ（Field Effect Transistor）が知られている（例えば、特許文献１および非特許文献１）。
米国特許第１０３８８７４６号明細書 米国特許第１０２４９７１１号明細書
2019 IEEE/MTT-S International Microwave Symposium p. 1133-1135
このようなＦＥＴでは、埋込ゲートから平面方向に伸びる空乏層により、ゲート間のチャネルの幅を制御することで、ソースとドレインとの間を流れる電流を制御する。ＦＥＴ特性を向上させるためソース抵抗を低減することが求められる。ソース抵抗を低減するため、ソース領域とゲートとの距離を短くするとゲートとソースとの間の寄生容量が大きくなりＦＥＴ特性が向上しない。このように、ソース抵抗と寄生容量とがトレードオフとなり、ＦＥＴ特性を向上させることが難しい。
本開示は、上記課題に鑑みなされたものであり、特性を向上させた半導体装置を提供することを目的とする。
本開示の一実施形態は、基板上に設けられ、チャネル層を含む半導体層と、前記チャネル層に接続し、シート抵抗が前記チャネル層のシート抵抗より低いソース領域と、前記チャネル層に接続し、シート抵抗が前記チャネル層のシート抵抗より低いドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、前記ソース領域と前記ドレイン領域との配列方向に交差する方向に配列し、前記半導体層の上面から少なくとも前記チャネル層まで埋め込まれた複数のゲートと、を備え、前記ソース領域の一部は、前記複数のゲートのうち隣接する２つのゲート間に向かい、前記隣接する２つのゲートを介して対向する前記ドレイン領域の方向に突出する凸部を有する半導体装置である。
本開示によれば、特性を向上させた半導体装置を提供することができる。
図１は、実施例１に係る半導体装置の平面図である。 図２は、図１のＡ－Ａ断面図である。 図３は、図１のＢ－Ｂ断面図である。 図４Ａは、実施例１の製造方法を示す断面図（その１）である。 図４Ｂは、実施例１の製造方法を示す断面図（その２）である。 図４Ｃは、実施例１の製造方法を示す断面図（その３）である。 図４Ｄは、実施例１の製造方法を示す断面図（その４）である。 図５は、実施例１の製造方法を示す平面図である。 図６は、比較例１に係る半導体装置の平面拡大図である。 図７は、比較例１に係る半導体装置の平面拡大図である。 図８は、比較例２に係る半導体装置の平面拡大図である。 図９は、実施例１に係る半導体装置の平面拡大図である。 図１０は、実施例１に係る半導体装置の平面拡大図である。 図１１は、実施例１の変形例１に係る半導体装置の平面拡大図である。 図１２は、実施例１の変形例２に係る半導体装置の平面図である。 図１３は、実施例１の変形例３に係る半導体装置の平面図である。 図１４は、実施例１の変形例４に係る半導体装置の平面図である。 図１５は、図１４のＡ－Ａ断面図である。 図１６は、実施例１の変形例５に係る半導体装置の断面図である。 図１７は、実施例１の変形例６に係る半導体装置の断面図である。
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板上に設けられ、チャネル層を含む半導体層と、前記チャネル層に接続し、シート抵抗が前記チャネル層のシート抵抗より低いソース領域と、前記チャネル層に接続し、シート抵抗が前記チャネル層のシート抵抗より低いドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、前記ソース領域と前記ドレイン領域との配列方向に交差する方向に配列し、前記半導体層の上面から少なくとも前記チャネル層まで埋め込まれた複数のゲートと、を備え、前記ソース領域の一部は、前記複数のゲートのうち隣接する２つのゲート間に向かい、前記隣接する２つのゲートを介して対向する前記ドレイン領域の方向に突出する凸部を有する半導体装置である。これにより、半導体装置の特性を向上させることができる。
（２）前記凸部は、平面視において前記隣接する２つのゲートの中心を通り前記配列方向に延伸する直線に重ならず、前記隣接する２つのゲートの間の中点を通り前記配列方向に延伸する直線に重なることが好ましい。
（３）前記凸部の前記配列方向の長さは前記隣接する２つのゲートの中心を通り前記配列方向に延伸する直線における前記ソース領域と前記隣接する２つのゲートの距離の１／１０以上かつ１以下であることが好ましい。
（４）前記凸部の幅は前記ソース領域の一部から前記対向するドレイン領域の方向に向かって狭くなることが好ましい。
（５）前記隣接する２つのゲートの間において前記対向するドレイン領域の一部は前記ソース領域の一部の方向に向かって突出することが好ましい。
（６）前記半導体層は、前記チャネル層の伝導帯底のエネルギーより高い伝導帯底のエネルギーを有し、前記チャネル層に積層されたバリア層を備えることが好ましい。
（７）前記半導体層は積層された複数の前記チャネル層を有することが好ましい。
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
［実施例１］
図１は、実施例１に係る半導体装置の平面図、図２および図３は、図１のそれぞれＡ－Ａ断面図およびＢ－Ｂ断面図である。図１では、空乏層３０を破線で図示しソース電極２２、ドレイン電極２４および絶縁膜２８の図示を省略している。基板１０および半導体層１２の積層方向をＺ方向、基板１０および半導体層の上面（主面）に平行な方向であって、ソース領域１８からドレイン領域２０にキャリアが伝導する方向（すなわちソース領域１８とドレイン領域２０の配列方向）をＸ方向、Ｘ方向に直交しゲート２６が配列される方向をＹ方向とする。
図１から図３に示すように、基板１０上に半導体層１２が設けられている。半導体層１２として、基板１０側から核生成層１１、バッファ層１３ａ、チャネル層１３ｂ、バリア層１６、チャネル層１４とバリア層１６が交互に３層、およびキャップ層１５が積層されている。半導体層１２に上面からバッファ層１３ａに達するソース領域１８およびドレイン領域２０が形成されている。ソース領域１８およびドレイン領域２０上にソース領域１８およびドレイン領域２０とそれぞれ電気的に接触するソース電極２２およびドレイン電極２４が設けられている。ソース領域１８とドレイン領域２０の間の半導体層１２上に絶縁膜２８が設けられている。複数のゲート２６はソース領域１８とドレイン領域２０の間に設けられ、Ｙ方向に配列されている。ゲート２６の平面形状は円形状である。ゲート２６の間においてソース領域１８はＸ方向に突出する凸部１８ａを備えている。凸部１８ａの平面形状は＋Ｘ方向に行くに従いＹ方向の幅が狭くなる台形状である。
基板１０は、例えばＳｉＣ基板、サファイア基板またはＧａＮ基板である。基板１０の上面は例えば（０００１）面である。半導体層１２は例えば窒化物半導体層である。核生成層１１は例えばＡｌＮ層である。バッファ層１３ａおよびチャネル層１３ｂは例えば厚さが２９２ｎｍのＧａＮ層１３である。バッファ層１３ａとチャネル層１３ｂは同じＧａＮ層１３であるが、ＧａＮ層１３の下部はバッファ層１３ａとして機能し、上部はチャネル層１３ｂとして機能する。このため、便宜上バッファ層１３ａおよびチャネル層１３ｂとして説明する。
チャネル層１４は例えば厚さが１５ｎｍのＧａＮ層である。キャップ層１５は例えば厚さが３ｎｍのＧａＮ層である。バリア層１６は例えば厚さが１５ｎｍのＡｌＧａＮ層である。バッファ層１３ａ、チャネル層１３ｂ、１４、キャップ層１５およびバリア層１６には意図的にドーパントは添加されておらず、ドーパント濃度は例えば１×１０１６ｃｍ－３以下である。バリア層１６には意図的にドーパントが添加されていてもよい。バリア層１６におけるドーパント濃度は例えば１×１０１６ｃｍ－３以上でもよい。
ソース領域１８およびドレイン領域２０は、シート抵抗が半導体層１２のシート抵抗より低い領域であり、例えばドーパントとしてシリコンが添加されており、ドーパント濃度は例えば１×１０１９ｃｍ－３以上である。一例では、ソース領域１８とドレイン領域２０の間の半導体層１２のシート抵抗は５００Ω／□以上であり、ソース領域１８およびドレイン領域２０のシート抵抗は１００Ω／□以下である。なお、半導体層１２のうちキャリアの伝導に寄与するのはチャネル層１３ｂおよび１４である。よって、半導体層１２のシート抵抗はチャネル層１３ｂおよび１４の合計のシート抵抗にほぼ等しい。
ソース電極２２およびドレイン電極２４は例えば半導体層１２側からチタン膜およびアルミニウム膜である。ゲート２６は例えば半導体層１２側からニッケル膜および金膜である。絶縁膜２８は例えば窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜である。
チャネル層１３ｂおよび１４のバンドギャップはバリア層１６のバンドギャップより小さく、チャネル層１３ｂおよび１４の伝導帯底のエネルギーはバリア層１６の伝導帯底のエネルギーより低い。チャネル層１３ｂおよび１４とバリア層１６との界面にはチャネル層１３ｂおよび１４とバリア層１６との分極差に相当する２次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｒｔｏｎ Ｇａｓ）１７が生成される。チャネル層１３ｂおよび１４では２ＤＥＧ１７が電子の伝導に寄与する。
図１のように、ゲート２６の周囲にはゲート２６に印加されるゲート電圧に応じた空乏層３０が形成される。空乏層３０内のチャネル層１３ｂおよび１４には２ＤＥＧ１７はほとんど形成されない。空乏層３０以外の領域のチャネル層１３ｂおよび１４には２ＤＥＧ１７が形成される。領域３２内の２ＤＥＧ１７がソース領域１８からドレイン領域２０へのキャリアの伝導（矢印３８）に主に寄与している。領域３２以外の領域の２ＤＥＧ１７はキャリアの伝導にあまり寄与しない。凸部１８ａは領域３２の外には設けられていない。領域３２ａは、領域３２のうち隣接する２つのゲート２６によって挟まれた領域であり、隣接する２つの空乏層３０によりＹ方向の幅が制御される実効的なチャネル領域である。
図３のように、領域３２ａのＸ方向におけるソース電極２２側の端とソース電極２２との間の抵抗はソース抵抗Ｒｓであり、Ｒｓ＝Ｒｃ＋Ｒｎ＋＋Ｒｓｈである。Ｒｃはソース電極２２とソース領域１８との接触抵抗、Ｒｎ＋はソース領域１８とＸ方向に突出する凸部１８ａを合わせた抵抗、Ｒｓｈはチャネル層１３ｂおよび１４部分の抵抗である。
［実施例１の製造方法の例１］
図４Ａ～図４Ｄは、実施例１の製造方法を示す断面図、図５は、実施例１の製造方法を示す平面図である。図４Ａ～図４Ｄは、図１および図５のＡ－Ａ断面に相当する。
図４Ａに示すように、基板１０上に半導体層１２を例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成する。半導体層１２の層構造は図２および図３と同じである。半導体層１２上に絶縁膜２８を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成する。
図４Ｂおよび図５に示すように、絶縁膜２８を例えばドライエッチング法を用い除去することで開口４０を形成する。開口４０はソース領域１８およびドレイン領域２０が形成されるべき領域に形成する。これにより、開口４０から半導体層１２の上面が露出する。
図４Ｃに示すように、絶縁膜２８をマスクに半導体層１２に溝４２を形成する。溝４２は、開口４０により画定し、少なくともチャネル層１３ｂおよび１４を貫通するように形成される。
図４Ｄに示すように、絶縁膜２８をマスクに溝４２内にソース領域１８およびドレイン領域２０として例えばシリコンを１×１０１９ｃｍ３以上含むＧａＮ層を再成長する。ソース領域１８およびドレイン領域２０の成長には例えばＭＯＣＶＤ法を用いる。その後、絶縁膜２８および半導体層１２に穴を形成し穴内にゲート２６を形成する。ソース領域１８およびドレイン領域２０上にそれぞれソース電極２２およびドレイン電極２４を形成する。以上により、実施例１に係る半導体装置が形成される。
［実施例１の製造方法の例２］
実施例１の製造方法の例２では、図４Ｂの後、絶縁膜２８をマスクに半導体層１２にシリコン等のドーパントをイオン注入する。その後、ドーパントの活性化のための熱処理することで、図４Ｄのように、半導体層１２内にソース領域１８およびドレイン領域２０を形成する。その他の工程は実施例１の製造方法の例１と同じであり説明を省略する。
［比較例１］
図６および図７は、比較例１に係る半導体装置の平面拡大図である。２つのゲート２６付近を拡大して図示している。図６に示すように、キャリア（電子）は領域３２のチャネル層１３ｂおよび１４を伝導する。ゲート２６間の領域３２はＹ方向両側のゲート２６から広がる空乏層３０により領域３２ａの幅Ｗｃｈ（チャネル幅）が定まる。
図７に示すように、ゲート２６に負の電圧を印加すると、矢印３５のように空乏層３０が広がる。これにより、領域３２ａの幅Ｗｃｈが狭くなる。このように、ゲート２６の電圧により空乏層３０の幅が制御され領域３２ａを流れる電流が制御される。
図６および図７のように、領域３２ａのソース電極２２側の端とドレイン電極２４側の端との間の抵抗をＲｃｈとする。領域３２ａのソース電極２２側の端とソース領域１８との間の抵抗をＲｓｈとする。ゲート２６が領域３２ａの幅Ｗｃｈを変化させるためのゲート－ソース容量Ｃｇｓを真正容量Ｃｇｓｉとする。真正容量Ｃｇｓｉ以外のソース領域１８とゲート２６との間の容量を寄生容量Ｃｇｓｆとする。寄生容量Ｃｇｓｆには、半導体層１２外におけるゲート２６とソース電極２２との容量と半導体層１２内におけるゲート２６とソース領域１８との容量のうち真正容量Ｃｇｓｉを除いた容量とが含まれる。ソース領域１８とゲート２６との距離はＬｓｇである。
ＦＥＴの高周波特性の指標として遮断周波数ｆＴはｆＴ≒ｇｍ／(２πＣｇｓ)で表される。ここで、ｇｍは相互コンダクタンスである。Ｃｇｓはゲート－ソース容量であリ、Ｃｇｓ＝Ｃｇｓｉ＋Ｃｇｓｆである。抵抗Ｒｓｈが高くなるとｇｍが小さくなりｆＴが低くなってしまう。また、抵抗Ｒｓｈが高いとオン抵抗（非飽和ソース－ドレイン電流）が高くなる。
［比較例２］
図８は、比較例２に係る半導体装置の平面拡大図である。図８に示すように、ソース領域１８とゲート２６との距離Ｌｓｇを短くする。これにより、抵抗Ｒｓｈが低くなり、ｇｍが高くなりかつオン抵抗が低くなる。しかし、距離Ｌｓｇが短くなると寄生容量Ｃｇｓｆが大きくなる。例えば、ＧａＮの比誘電率を９．５としたとき、Ｌｓｇを１μｍとし平行平板近似を用いＣｇｓｆを算出すると約８．５ｎＦ／ｃｍ２である。Ｌｓｇを０．８μｍとするとＣｇｓｆは約１０．５ｎＦ／ｃｍ２である。このように、距離Ｌｓｇを短くすることで、抵抗Ｒｓｈを低くし、ｇｍを高くかつオン抵抗を低くしようとすると、寄生容量Ｃｇｓｆが増大しｆＴが低下してしまう。このように、ソース抵抗Ｒｓと寄生容量Ｃｇｓｆとがトレードオフとなり、ＦＥＴ特性を向上させることが難しい。
図９および図１０は、実施例１に係る半導体装置の平面拡大図である。図９に示すように、実施例１では、ソース領域１８は凸部１８ａを有している。凸部１８ａは領域３２に含まれるように設けられている。距離Ｌｓｇを比較例１と同程度とすると寄生容量Ｃｇｓｆは比較例１と同程度である。一方、凸部１８ａにおけるシート抵抗は領域３２におけるシート抵抗より低い。よって、凸部１８ａの抵抗Ｒｎ＋の部分の抵抗が低くなるため、実施例１では比較例１よりソース抵抗Ｒｓが小さくなる。これにより、ｇｍを高くかつオン抵抗を低くし、かつ寄生容量Ｃｇｓｆを低くしｆＴを高くできる。
以上のように、実施例１によれば、半導体層１２はチャネル層１３ｂおよび１４を含む。ソース領域１８およびドレイン領域２０はチャネル層１３ｂおよび１４に接続されている。ソース領域１８およびドレイン領域２０のシート抵抗はチャネル層１３ｂおよび１４のシート抵抗より低い。複数のゲート２６は、ソース領域１８とドレイン領域２０との間に設けられ、ソース領域１８とドレイン領域２０との配列方向（Ｘ方向）に交差する方向に配列し、半導体層１２の上面から少なくともチャネル層１３ｂおよび１４まで埋め込まれている。
このような構成において、ソース領域１８の一部は、複数のゲート２６のうち隣接する２つのゲート２６間に向かい、隣接するゲート２６を介して対向するドレイン領域２０の方向に突出する凸部１８ａを有する。これにより、ｇｍを高くかつオン抵抗を低くし、かつ寄生容量Ｃｇｓｆを低くしｆＴを高くできる。よって、ＦＥＴの特性を向上できる。ソース抵抗Ｒｓを低くするため、ソース領域１８およびドレイン領域２０のシート抵抗はチャネル層１３ｂおよび１４のシート抵抗の１／２以下が好ましく、１／５以下がより好ましい。チャネル層１３ｂおよび１４のシート抵抗が高くなりすぎないように、ソース領域１８およびドレイン領域２０のシート抵抗はチャネル層１３ｂおよび１４のシート抵抗の１／１００以上が好ましい。
図１０に示すように、隣接する２つのゲート２６の対向する外周同士のＹ方向の間隔をＷ１、隣接する２つのゲート２６の中心２６ａ同士のＹ方向の間隔をＷ２、凸部１８ａのＸ方向の長さをＬａ、凸部１８ａのＹ方向の最小幅をＷａ１、Ｙ方向の最大幅をＷａ２とする。間隔Ｗ１は、例えば１００ｎｍ～５００ｎｍであり一例として２５０ｎｍである。間隔Ｗ２は、例えば２００ｎｍ～１０００ｎｍであり一例として４００ｎｍである。
凸部１８ａの平面形状を大きくするとソース抵抗Ｒｓが低下する。しかし、凸部１８ａが領域３２の外に位置すると寄生容量Ｃｇｓｆが比較例１より大きくなる。特に凸部１８ａが空乏層３０に含まれると寄生容量Ｃｇｓｆはより大きくなる。寄生容量Ｃｇｓｆを小さくする観点から凸部１８ａのＸ方向の長さＬａは距離Ｌｓｇ以下が好ましく、０．８×Ｌｓｇ以下がより好ましい。ソース抵抗Ｒｓを低下させる観点から、長さＬａは１／１０×Ｌｓｇ以上が好ましく、１／５×Ｌｓｇ以上がより好ましい。ソース抵抗Ｒｓを低減する観点から凸部１８ａはゲート２６の間の中点２６ｂを通りＸ方向に延伸する直線４４と重なることが好ましく、幅Ｗａ１は１／１０×Ｗ１以上が好ましく、幅Ｗａ２は１／１０×Ｗ２以上が好ましい。寄生容量Ｃｇｓｆを小さくする観点から凸部１８ａはゲート２６の中心２６ａを通りＸ方向に延伸する直線４６とは重ならないことが好ましく、幅Ｗａ１は１／２×Ｗ１以下が好ましく、幅Ｗａ２は１／２×Ｗ２以下が好ましい。
［実施例１の変形例１］
図１１は、実施例１の変形例１に係る半導体装置の平面拡大図である。図１１に示すように、ゲート２６の平面形状は略矩形でもよい。矩形の長辺はＸ方向に延伸し、短辺はＹ方向に延伸することが好ましい。その他の構成は実施例１と同じであり説明を省略する。ゲート２６の平面形状は円形および略矩形以外に楕円形または長円形などでもよい。
［実施例１の変形例２］
図１２は、実施例１の変形例２に係る半導体装置の平面図である。図１２に示すように、凸部１８ａの平面形状は複数の矩形がＸ方向に接続された形状である。矩形の辺は略Ｘ方向および略Ｙ方向に延伸する。＋Ｘ側の矩形の幅はＷａ１であり、－Ｘ側の矩形の幅はＷａ２である。その他の構成は実施例１と同じであり説明を省略する。
［実施例１の変形例３］
図１３は、実施例１の変形例３に係る半導体装置の平面図である。図１３に示すように、凸部１８ａの平面形状は矩形であり、矩形の辺は略Ｘ方向および略Ｙ方向に延伸する。凸部１８ａのＹ方向の幅Ｗａ１はほぼ一定である。その他の構成は実施例１と同じであり説明を省略する。
ソース抵抗は実施例１が最も低く、次に実施例１の変形例２であり、最後に実施例１の変形例３である。凸部１８ａが領域３２から外れると寄生容量Ｃｇｓｆが大きくなる。よって、寄生容量Ｃｇｓｆが大きくなるリスクは、実施例１が最も高く、次に実施例１の変形例２であり、最後に実施例１の変形例３である。ゲート２６より－Ｘ側では領域３２のＹ方向における幅は－Ｘ方向に行くにしたがい徐々に大きくなる。よって、実施例１およびその変形例２のように、凸部１８ａのＹ方向における幅はソース領域１８の一部からドレイン領域２０の方向に向かって狭くなることが好ましい。実施例１のように、凸部１８ａのＹ方向における幅はソース領域１８からドレイン領域２０に向かって徐々に狭くなってもよい。実施例１の変形例２のように、凸部１８ａのＹ方向における幅はソース領域１８からドレイン領域２０に向かって段階的に狭くなってもよい。実施例１では、凸部１８ａのＹ方向における幅はソース領域１８からドレイン領域２０に向かって直線的に狭くなっているが、凸部１８ａのＹ方向における幅はソース領域１８からドレイン領域２０に向かって曲線的に狭くなってもよい。
［実施例１の変形例４］
図１４は、実施例１の変形例４に係る半導体装置の平面図、図１５は、図１４のＡ－Ａ断面図である。図１５では、ゲート２６の位置を破線で示している。図１４および図１５に示すように、実施例１の変形例４では、ドレイン領域２０の一部はソース領域１８の一部の方向に向けて突出する凸部２０ａを有している。その他の構成は実施例１と同じであり説明を省略する。
図１５のように、領域３２ａとソース電極２２との間のソース抵抗Ｒｓは、Ｒｃ＋Ｒｎ＋＋Ｒｓｈである。Ｒｃはソース電極２２とソース領域１８との接触抵抗、Ｒｎ＋はソース領域１８の抵抗、Ｒｓｈはチャネル層１３ｂおよび１４の抵抗Ｒｓｈである。領域３２ａとドレイン電極２４との間のドレイン抵抗Ｒｄは、Ｒｃ＋Ｒｎ＋＋Ｒｓｈである。Ｒｃはドレイン電極２４とドレイン領域２０との接触抵抗、Ｒｎ＋はドレイン領域２０の抵抗、Ｒｓｈはチャネル層１３ｂおよび１４の抵抗Ｒｓｈである。抵抗Ｒｎ＋は抵抗Ｒｓｈより低いため、凸部１８ａおよび２０ａを設けることで、ソース抵抗Ｒｓおよびドレイン抵抗Ｒｄを低くできる。
グラデュアルチャネル近似を用いると、ＦＥＴの非飽和領域におけるドレイン電流Ｉｄは数式１により表される。
Figure 0007528664000001
 ここで、Ｗｇはゲート幅、μは２ＤＥＧ１７の移動度、Ｃｇｓはゲート－ソース容量、Ｌｇはゲート長、Ｖｔｈは閾値電圧、Ｖｇ´は実効ゲート電圧、Ｖｄ´は実効ドレイン電圧、Ｖｇはゲート電圧、Ｖｄはドレイン電圧、Ｒｓはソース抵抗、Ｒｄはドレイン抵抗である。
ゲート幅Ｗｇはゲート２６の個数に比例する。ゲート長Ｌｇは領域３２ａのＸ方向の長さに相当する。ゲート電圧Ｖｇおよびドレイン電圧Ｖｄはソース電極２２に対し、それぞれゲート２６およびドレイン電極２４に印加される電圧である。実効ゲート電圧Ｖｇ´および実効ドレイン電圧Ｖｄ´は領域３２ａに実効的に印加される電圧である。
実効ゲート電圧Ｖｇ´は数式２で表される
Ｖｇ´＝Ｖｇ－Ｉｄ×Ｒｓ （数式２）
実効ドレイン電圧Ｖｄ´は数式３で表される。
Ｖｄ´＝Ｖｄ－Ｉｄ×（Ｒｓ＋Ｒｄ） （数式３）
数式２および数式３のように、ソース抵抗Ｒｓおよびドレイン抵抗Ｒｄが低下すると、実効ゲート電圧Ｖｇ´および実効ドレイン電圧Ｖｄ´はゲート電圧Ｖｇおよびドレイン電圧Ｖｄに近くなる。これにより、数式１のように、ドレイン電流Ｉｄが増加する。すなわち、オン抵抗が低くなる。また、低いドレイン電圧Ｖｄにおいてドレイン電流Ｉｄが飽和するため、ニー（ｋｎｅｅ）電圧を低くできる。このように、凸部２０ａを設けることでＦＥＴ特性を向上できる。
寄生容量Ｃｇｄｆを小さくする観点から凸部２０ａのＸ方向の長さＬｂは、直線４６におけるゲート２６とドレイン領域２０との距離Ｌｇｄ以下が好ましく、０．８×Ｌｇｄ以下がより好ましい。ドレイン抵抗Ｒｄを低下させる観点から、長さＬｂは１／１０×Ｌｇｄ以上が好ましく、１／５×Ｌｄｇ以上がより好ましい。ドレイン抵抗Ｒｄを低減する観点から凸部２０ａは直線４４と重なることが好ましく、凸部２０ａのＹ方向の最小幅Ｗｂ１は１／１０×Ｗ１以上が好ましく、凸部２０ａのＹ方向の最大幅Ｗｂ２は１／１０×Ｗ２以上が好ましい。寄生容量Ｃｇｄｆを小さくする観点から凸部２０ａは直線４６とは重ならないことが好ましく、幅Ｗｂ１は１／２×Ｗ１以下が好ましく、幅Ｗｂ２は１／２×Ｗ２以下が好ましい。
凸部２０ａの平面形状は、実施例１の変形例２の凸部１８ａと同様に複数の矩形がＸ方向に接続された形状でもよい。凸部２０ａの平面形状は実施例１の変形例３と同様に略矩形でもよい。凸部２０ａのＹ方向における幅はドレイン領域２０からソース領域１８に向かって狭くなることが好ましい。凸部２０ａのＹ方向における幅はドレイン領域２０からソース領域１８に向かって徐々に狭くなってもよい。凸部２０ａのＹ方向における幅はドレイン領域２０からソース領域１８に向かって段階的に狭くなってもよい。
［実施例１の変形例５］
図１６は、実施例１の変形例５に係る半導体装置の断面図である。図１６に示すように、実施例１の変形例５では、半導体層１２は、１層のチャネル層１３ｂとバリア層１６を備える。その他の構成は実施例１と同じであり説明を省略する。
実施例１およびその変形例１から５のように、半導体層１２は、チャネル層１３ｂおよび１４とバリア層１６とが積層されたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｒｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。バリア層１６の伝導帯底のエネルギーは、チャネル層１３ｂおよび１４の伝導帯底のエネルギーより高い。これにより、チャネル層１３ｂおよび１４に２ＤＥＧ１７が形成される。２ＤＥＧ１７は移動度が高いため、数式３のように、非飽和領域におけるオン抵抗を低くでき、かつニー電圧を低くできる。チャネル層１３ｂおよび１４は意図的に不純物を含まないことが好ましい。例えば不純物濃度は１×１０１５ｃｍ－３以下である。これにより、２ＤＥＧは移動度がより高くなり、オン抵抗およびニー電圧を低くできる。
実施例１の変形例５のように、チャネル層１３ｂは１層でもよいが、実施例１およびその変形例１～４のように、半導体層１２は積層された複数のチャネル層１３ｂおよび１４を有することが好ましい。これにより、ドレイン電流が大きくなり、パワー密度を大きくできる。半導体層１２が複数のチャネル層１３ｂおよび１４を有する場合、半導体層１２上にゲートを設けると、チャネル層１３ｂおよび１４の制御が難しくなる。ゲート２６を半導体層１２に埋め込むことにより、図６および図７のようにチャネル層１３ｂおよび１４の制御が容易となる。しかしながら、寄生容量Ｃｇｓｆが大きくなる。そこで、ソース領域１８に凸部１８ａを設けることが好ましい。
チャネル層１３ｂおよび１４としてＧａＮ層、バリア層１６としてＡｌＧａＮ層の例を説明したが、チャネル層１３ｂおよび１４はＩｎＧａＮ層でもよい。また、チャネル層１３ｂおよび１４はＧａＡｓ層またはＩｎＧａＡｓ層であり、バリア層１６はＡｌＧａＡｓ層でもよい。このように、半導体層１２は化合物半導体層であればよい。
［実施例１の変形例６］
図１７は、実施例１の変形例６に係る半導体装置の断面図である。図１７に示すように、実施例１の変形例６では、半導体層１２は、バッファ層１３ａ上にチャネル層１３ｃが設けられている。チャネル層１３ｃにはドーパントとして例えばシリコンが添加されている。チャネル層１３ｃのドーパント濃度は例えば１×１０１７ｃｍ－３以上である。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例６のように、半導体装置はＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｏｒ ＦＥＴ）でもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ 基板
１１ 核生成層
１２ 半導体層
１３ ＧａＮ層
１３ａ バッファ層
１３ｂ、１３ｃ、１４ チャネル層
１５ キャップ層
１６ バリア層
１７ ２ＤＥＧ
１８ａ、２０ａ 凸部
１８ ソース領域
２０ ドレイン領域
２２ ソース電極
２４ ドレイン電極
２６ ゲート
２６ａ ゲートの中心
２６ｂ ゲートの間の中点
２８ 絶縁膜
３０ 空乏層
３２、３２ａ 領域
４０ 開口
４２ 溝
４４、４６ 直線

Claims (6)

  1. 基板上に設けられ、チャネル層を含む半導体層と、
    前記チャネル層に接続し、シート抵抗が前記チャネル層のシート抵抗より低いソース領域と、
    前記チャネル層に接続し、シート抵抗が前記チャネル層のシート抵抗より低いドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に設けられ、前記ソース領域と前記ドレイン領域との配列方向に交差する方向に配列し、前記半導体層の上面から少なくとも前記チャネル層まで埋め込まれた複数のゲートと、
    を備え、
    前記ソース領域の一部は、前記複数のゲートのうち隣接する２つのゲート間に向かい、前記隣接する２つのゲートを介して対向する前記ドレイン領域の方向に突出する凸部を有し、
    前記凸部の幅は前記ソース領域の一部から前記対向するドレイン領域の方向に向かって狭くなる半導体装置。
  2. 前記凸部は、平面視において前記隣接する２つのゲートの中心を通り前記配列方向に延伸する直線に重ならず、前記隣接する２つのゲートの間の中点を通り前記配列方向に延伸する直線に重なる請求項１に記載の半導体装置。
  3. 前記凸部の前記配列方向の長さは前記隣接する２つのゲートの中心を通り前記配列方向に延伸する直線における前記ソース領域と前記隣接する２つのゲートの距離の１／１０以上かつ１以下である請求項２に記載の半導体装置。
  4. 前記隣接する２つのゲートの間において前記対向するドレイン領域の一部は前記ソース領域の一部の方向に向かって突出する請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記半導体層は、前記チャネル層の伝導帯底のエネルギーより高い伝導帯底のエネルギーを有し、前記チャネル層に積層されたバリア層を備える請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記半導体層は積層された複数の前記チャネル層を有する請求項１から請求項５のいずれか一項に記載の半導体装置。
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