JP7097773B2 - 固体撮像装置、基板および撮像システム - Google Patents

Description

本発明は、固体撮像装置、基板および撮像システムに関する。

特許文献１には、固体撮像装置におけるチップ切断面にＰＮ接合面が現れると、切断面の表面がリーク電流の発生原因となったり、リーク電流の流路となったりするおそれが高くなり、ひいてはリーク電流の増大を招くおそれが高くなることが記載されている。このような課題を解決するための構造として、特許文献１には、切断面をＰ型の半導体層、ＰウェルおよびＰ型半導体基板のみで形成し、切断面にＰＮ接合面が現れないようにした構造が記載されている(段落００２４、００２５等）。

特開２００６－２８６９３３号公報

ここで、特許文献１に記載された発明の思想は、切断面にＰ型の半導体領域のみを露出させるものである。ダイシングライン部にＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を配置することは、切断面のＰ型およびＮ型の双方の半導体領域が露出することを意味するので、特許文献１に記載された発明の思想に反すると言える。しかし、ＴＥＧをチップ領域に形成すると、１枚の基板から得られるチップ（固体撮像装置）の数が低下することに加え、露光工程が複雑化（例えば、１回のリソグラフィー工程において２枚のレチクルが必要になるなど）し、コスト増加をもたらしうる。

本発明は、半導体チップの端面のＰＮ接合で発生しうるリーク電流が光電変換領域に影響を与えることを抑制しつつダイシングライン部にＴＥＧを配置するために有利な構造を有する固体撮像装置を提供することを目的とする。

本発明の１つの側面は、第１半導体領域と、前記第１半導体領域の上に配置された第２半導体領域と、前記第２半導体領域の上に配置された第３半導体領域とを有し、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域によってチップ端面が構成された半導体チップを含む固体撮像装置に関するものであり、前記第１半導体領域は、第１導電型の領域であり、前記第２半導体領域は、前記第１導電型の反対の第２導電型の領域であり、前記第３半導体領域は、光電変換領域と、読出回路領域と、前記光電変換領域および前記読出回路領域を取り囲むように配置された周辺領域とを含み、前記周辺領域は、分離領域と、前記チップ端面と前記分離領域との間に配置された外周領域とを含み、前記分離領域は、前記第２導電型の領域であり、前記外周領域は、前記第１導電型の領域である。

本発明によれば、半導体チップの端面のＰＮ接合で発生しうるリーク電流が光電変換領域に影響を与えることを抑制しつつダイシングライン部にＴＥＧを配置するために有利な構造を有する固体撮像装置が提供される。

本発明の第１実施形態の固体撮像装置の構成を模式的に示す平面図。 図１のＡ－Ａ’線で切断された第１実施形態の固体撮像装置の断面構造の一部を模式的に示す図。 本発明の第２実施形態の固体撮像装置の構成を模式的に示す平面図。 図３のＡ－Ａ’線で切断された第２実施形態の固体撮像装置の断面構造の一部を模式的に示す図。 図３のＡ－Ａ’線で切断された第３実施形態の固体撮像装置の断面構造の一部を模式的に示す図。 図３のＡ－Ａ’線で切断された第４実施形態の固体撮像装置の断面構造の一部を模式的に示す図。 本発明の第５実施形態の基板の模式的な断面構造の一部を模式的に示す図。 本発明の一実施形態の固体撮像装置が組み込まれた撮像システムの一例を例示する図。

以下、添付図面を参照しながら本発明のその例示的な実施形態を通して説明する。

図１には、本発明の第１実施形態の固体撮像装置ＩＳＤの構成が模式的に示されている。図２には、図１のＡ－Ａ’線で切断された第１実施形態の固体撮像装置ＩＳＤの断面構造の一部が模式的に示されている。固体撮像装置ＩＳＤは、例えば、ＣＭＯＳイメージセンサまたはＣＣＤイメージセンサ等のイメージセンサとして構成されうる。固体撮像装置ＩＳＤは、２次元イメージセンサとして構成されてもよいし、１次元イメージセンサ（ラインセンサ）として構成されてもよい。以下では、ｎ型およびｐ型の一方を第１導電型と呼び、ｎ型およびｐ型の他方を第２導電型と呼ぶ。第２導電型は、第１導電型とは反対の導電型である。第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。なお、図２では、第３半導体領域１１１の上面より上に配置される構造は、図示が省略されている。また、図２では、第３半導体領域１１１を利用して構成される光電変換素子およびトランジスタ等の素子は、図示が省略されている。

固体撮像装置ＩＳＤは、半導体チップ１００を含む。半導体チップ１００は、第１半導体領域１０１と、第１半導体領域１０１の上に配置された第２半導体領域１０２と、第２半導体領域１０２の上に配置された第３半導体領域１１１とを有する。半導体チップ１００の端面ＥＦは、複数の半導体チップ１００が配列された基板から複数の半導体チップ１００を分離するためのダイシング工程によって現れる面である。端面ＥＦは、第１半導体領域１０１（の端面）、第２半導体領域１０２（の端面）および第３半導体領域１１１（の端面）によって構成される。

第１半導体領域１０１は、第１導電型の領域であり、第２半導体領域１０２は、第２導電型の領域である。第３半導体領域１１１は、光電変換領域１０６と、読出回路領域１０５と、周辺領域１０７とを含みうる。光電変換領域１０６は、第１導電型の不従物を含む領域１０３を含みうる。光電変換領域１０６は、相互に電気的に分離された複数の光電変換素子（不図示）を含む。各光電変換素子は、光電変換によって発生した電荷を蓄積する電荷蓄積領域を含みうる。読出回路領域１０５は、第１導電型の不純物を含む領域１０３を含みうる。

読出回路領域１０５は、光電変換領域１０６に配置された複数の光電変換素子から信号を読み出すための読出回路が配置された領域である。読出回路は、例えば、複数の光電変換素子（画素）で構成される画素アレイにおける行を選択する行選択回路、選択された行の光電変換素子からの信号を読み出す信号処理回路、信号処理回路によって読み出された信号を順に出力する列選択回路等を含みうる。周辺領域１０７は、光電変換領域１０６および読出回路領域１０５を取り囲むように配置される。

周辺領域１０７は、分離領域１０４と、チップ端面ＥＦと分離領域１０４との間に配置された外周領域１１３とを含む。分離領域１０４は、第２導電型の領域であり、外周領域１１３は、第１導電型の領域である。第１半導体領域１０１の上面（この例では、第１半導体領域１０１と第２半導体領域１０２との界面）と分離領域１０４の下面との距離は、例えば、第２半導体領域１０２の厚さ以下でありうる。

第１半導体領域１０１は、例えば、第１導電型のシリコン基板で構成されうる。第２半導体領域１０２は、例えば、第２導電型の第１半導体領域１０１の上にエピタキシャル成長法によって形成されたエピタキシャル層でありうる。第３半導体領域１１１は、例えば、第２半導体領域１０２の上にエピタキシャル成長法で形成された第１導電型のエピタキシャル層（領域１０３）に対してイオンを注入することによって形成された複数の第１導電型の領域および複数の第２導電型の領域を有する。第３半導体領域１１１の光電変換領域１０６の光電変換素子等は、例えば、第２半導体領域１０２の上にエピタキシャル成長法によって形成された第１導電型のエピタキシャル層（領域１０３）に対してイオンを注入することによって形成されうる。第３半導体領域１１１の読出回路領域１０５は、例えば、第２半導体領域１０２の上にエピタキシャル成長法によって形成された第１導電型のエピタキシャル層（領域１０３）に対してイオンを注入することによって形成されうる。第３半導体領域１１１の分離領域１０４は、例えば、第２半導体領域１０２の上にエピタキシャル成長法によって形成されたエピタキシャル層（領域１０３）に対してイオンを注入することによって形成されうる。第３半導体領域１１１の外周領域１１３は、例えば、第２半導体領域１０２の上にエピタキシャル成長法によって形成された第１導電型のエピタキシャル層（領域１０３）そのものの一部によって形成されうる。

半導体チップ１００の端面ＥＦには、第２導電型の第２半導体領域１０２と第１導電型の外周領域１１３との接合が露出している。端面ＥＦに露出した第２半導体領域１０２と外周領域１１３との接合は、キャリアを発生させうる。しかし、このキャリアが読出回路領域１０５の読出回路および光電変換領域１０６の光電変換素子に与える影響は、周辺領域１０７に第２導電型の分離領域１０４が配置されることによって低減されうる。このような低減効果は、例えば、固体撮像装置ＩＳＤが５０秒位以上の長時間の電荷蓄積を行う場合に有効に機能しうる。

なお、第１半導体領域１０１と第２半導体領域１０２とによって形成されるＰＮ接合が端面ＥＦに露出した部分でもキャリアが発生しうる。しかし、このキャリアが読出回路領域１０５の読出回路および光電変換領域１０６の光電変換素子に移動することは、第２半導体領域１０２によって妨げられる。

固体撮像装置ＩＳＤまたは半導体チップ１００がそれを搭載した基板からダイシングされる際に、端面ＥＦの外側（図２では、左側の端面ＥＦの更に左側、又は、右側の端面ＥＦの更に右側））に配置されたＴＥＧは、除去されうる。ＴＥＧは、ダイシングによって除去されるダイシングライン部（スクライブライン部）におけるエピタキシャル層（領域１０３）に形成される。よって、ダイシングライン部におけるエピタキシャル層（領域１０３）には、例えば、光電変換領域１０６の光電変換素子と同一の構造を有する光電変換素子を形成したり、プロセスの妥当性を確認するためのプロセスＴＥＧを形成したりすることができる。

図３には、本発明の第２実施形態の固体撮像装置ＩＳＤの構成が模式的に示されている。図４には、図３のＡ－Ａ’線で切断された固体撮像装置ＩＳＤの断面構造の一部が模式的に示されている。なお、第２実施形態として言及しない事項は、第１実施形態に従いうる。

光電変換領域１０６は、第２導電型の第１領域２０１と、第１導電型の複数の領域２０５と、第１導電型の複数の領域２０６とを含みうる。読出回路領域１０５は、第１導電型の少なくとも１つの領域１０３と、第２導電型の少なくとも１つの第２領域２０２とを含みうる。周辺領域１０７の分離領域１０４は、第２導電型の第３領域２０３ａ、２０３ｂと、第２導電型の第４領域２０４とを含みうる。なお、図４では、第３半導体領域１１１の上面より上に配置される構造は、図示が省略されている。また、図４では、トランジスタ等の素子は、図示が省略されている。

光電変換領域１０６の第１導電型の各領域２０５は、第２導電型の第１領域２０１とともにフォトダイオード（光電変換素子）を構成しうる。図４において、光電変換領域１０６の第１導電型の各領域２０６は、例えば、フォローティングディフュージョン、および、ＭＯＳトランジスタのソース領域・ドレイン領域を代表して示されたものである。読出回路領域１０５の第１導電型の領域１０３には、第２導電型の複数のＭＯＳトランジスタが配置されうる。読出回路領域１０５の第２導電型の第２領域２０２には、第１導電型の複数のＭＯＳトランジスタ等の回路素子が配置されうる。一方、周辺領域１０７の分離領域１０４（第３領域２０３ａ、２０３ｂ、第４領域２０４）には、ＭＯＳトランジスタおよび光電変換素子等の回路素子が配置されない。周辺領域１０７は、チップ端面ＥＦと分離領域１０４との間に配置された外周領域１１３を含む。

一例において、第１半導体領域１０１の上面から第１領域２０１の下面および第４領域２０４の下面までの各距離は、第１半導体領域１０１の上面から第２領域２０２の下面および第３領域２０３（２０３ａ、２０３ｂ）の下面までの各距離より小さい。換言すると、一例において、第３半導体領域１１１の表面を基準とする第１領域２０１の下面および第４領域２０４の下面の深さは、第３半導体領域１１１の表面を基準とする第２領域２０２の下面および第３領域２０３の下面の深さより深い。以下、深さは、特に言及しない限りは、第３半導体領域１１１の表面を基準とする深さとして説明される。

一例において、第１半導体領域１０１の上面から第１領域２０１の下面までの距離は、第１半導体領域１０１の上面から第４領域２０４の下面までの距離と等しい。換言すると、一例において、第１領域２０１の下面の深さは、第４領域２０４の下面の深さと等しい。また、一例において、第１領域２０１における第２導電型の不純物濃度の最大値は、第４領域２０４における第２導電型の不純物濃度の最大値と等しい。第１領域２０１と第４領域２０４とは、同一の工程（同一のフォトリソグラフィー工程、および、同一のイオン注入工程）において形成されうる。これは、工程数の削減に寄与する。ここで、同一工程で第１領域２０１と第４領域２０４の形成することは、フォトマスク（レチクル）の枚数の削減に寄与する他、光電変換領域１０６に対する分離領域１０４の第４領域２０４の相対位置を保証することに寄与する。これは、外周領域１１３から光電変換領域１０６へのキャリアの遮断特性を安定化させるために有利である。

一例において、第１半導体領域１０１の上面から第２領域２０２の下面までの距離は、第１半導体領域１０１の上面から第３領域２０３の下面までの距離と等しい。換言すると、一例において、第２領域２０２の下面の深さは、第３領域２０３の下面の深さと等しい。また、一例において、第２領域２０２における第２導電型の不純物濃度の最大値は、第３領域２０３における第２導電型の不純物濃度の最大値と等しい。第２領域２０２および第３領域２０３は、同一の工程（同一のフォトリソグラフィー工程、および、同一のイオン注入工程）において形成されうる。第４領域２０４は、第３領域２０３を外側領域２０３ａと内側領域２０３ｂとに分離するように配置されうる。

一例において、第１領域２０１における第２導電型の不純物濃度および第４領域２０４における第２導電型の不純物濃度は、第２領域２０２における第２導電型の不純物濃度および第３領域２０３における第２導電型の不純物濃度よりも低い。

図３の平面図（平面視）において、第３領域２０３（２０３ａ、２０３ｂ）および第４領域２０４は、光電変換領域１０６および読出回路領域１０５をそれらの側方から取り囲むように配置されている。一例において、第１半導体領域１０１の上面に平行な方向において、第４領域２０４の幅Ｗ２は、外側領域２０３ａの幅Ｗ１ａおよび内側領域２０３ｂの幅Ｗ１ｂのそれぞれより小さい。

図５には、本発明の第３実施形態の固体撮像装置ＩＳＤの断面構造の一部が模式的に示されている。ここで、図５に示された断面構造は、図３におけるＡ－Ａ’線の断面構造に相当する。なお、第３実施形態として言及しない事項は、第１、第２実施形態に従いうる。光電変換領域１０６には、素子分離４０１が配置され、読出回路領域１０５には、素子分離４０３が配置されている。素子分離４０１、４０３は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）で構成されうる。なお、図５では、第３半導体領域１１１の上面より上に配置される構造、および、トランジスタ等の素子は、一部を除いて、図示が省略されている。

光電変換領域１０６は、第２導電型の第１領域２０１と、第１導電型の複数の領域２０５と、第１導電型の複数の領域２０６とを含みうる。読出回路領域１０５は、第１導電型の少なくとも１つの領域１０３と、第２導電型の少なくとも１つの第２領域２０２とを含みうる。光電変換領域１０６は、複数の画素４１０を有し、１つの画素４１０は、第１導電型の領域２０５によって構成される１つの電荷蓄積領域を含みうる。画素４１０と画素４１０とは、素子分離４０１の他、素子分離４０１の下に配置された第２導電型の領域４０２によって分離されうる。一例において、領域４０２における第２導電型の不純物濃度の最大値は、第１領域２０１における第２導電型の不純物濃度の最大値よりも１桁ないし２桁ほど高い。領域４０２は、第２導電型の複数の領域の積層構造によって形成されうる。該複数の領域は、第３半導体領域１１１の表面に近いほど高い第２導電型の不純物濃度を有するように構成されうる。

周辺領域１０７の分離領域１０４は、第２導電型の第３領域２０３ａ、２０３ｂと、第２導電型の第４領域２０４とを含みうる。読出回路領域１０５の第１導電型の領域１０３には、第２導電型の複数のＭＯＳトランジスタが配置されうる。読出回路領域１０５の第２導電型の第２領域２０２には、第１導電型の複数のＭＯＳトランジスタが配置されうる。一方、周辺領域１０７の分離領域１０４（第３領域２０３ａ、２０３ｂ、第４領域２０４）には、ＭＯＳトランジスタおよび光電変換素子等の素子が配置されない。周辺領域１０７は、チップ端面ＥＦと分離領域１０４との間に配置された外周領域１１３を含む。

第１領域２０１および第４領域２０４は、第２半導体領域１０２の上面と接触するように配置されうる。一例において、第１半導体領域１０１の上面から第１領域２０１の下面および第４領域２０４の下面までの各距離は、第１半導体領域１０１の上面から第２領域２０２の下面および第３領域２０３（２０３ａ、２０３ｂ）の下面までの各距離より小さい。換言すると、一例において、第１領域２０１の下面および第４領域２０４の下面の深さは、第２領域２０２の下面および第３領域２０３の下面の深さより深い。あるいは、第２領域２０２の下面と第２半導体領域１０２の上面との間には、領域１０３の一部が配置されうる。あるいは、第２領域２０２の下面と第２半導体領域１０２の上面から離隔されうる。

一例において、第１領域２０１の下面および第４領域２０４の下面の深さは、４～６μｍの範囲内、例えば５μｍであり、第２領域２０２の下面および第３領域２０３の下面の深さは、０．５μｍ～１．５μｍの範囲内、例えば１μｍである。一例において、第１領域２０１および第４領域２０４は、第３半導体領域１１１の上面に近いほど高い第２導電型の不純物濃度を有しうる。例えば、第１領域２０１および第４領域２０４における第２導電型の不純物濃度は、第３半導体領域１１１の下面の付近では１×１０^１５～１×１０^１６ｃｍ^－３の範囲内でありうる。また、第１領域２０１および第４領域２０４における第２導電型の不純物濃度は、第３半導体領域１１１の表面から０．２μｍ程度の深さでは、１×１０^１９～１×１０^２０ｃｍ^－３の範囲内でありうる。

一例において、同一深さにおいて、第１領域２０１および第４領域２０４における第２導電型の不純物濃度は、第２領域２０２および第３領域２０３における第２導電型の不純物濃度よりも低い。例えば、深さ１μｍにおいて、第３領域２０３における第２導電型の不純物濃度は、１×１０^１７～１×１０^１８ｃｍ^－３の範囲内でありうる。

周辺領域１０７（周辺領域１０７における第３半導体領域１１１）の上面は、凹部５０１を有しうる。周辺領域１０７に設けられた分離領域１０４は、凹部５０１の底面の下に配置された第２導電型の第３領域２０３（２０３ａ、２０３ｂ）および第２導電型の第４領域２０４を含むように構成されうる。凹部５０１には、絶縁体１２０が配置されうる。絶縁体１２０は、素子分離４０１、４０３と同時に形成されうる。第４領域２０４は、凹部５０１の下において第３領域２０３を外側領域２０３ａと内側領域２０３ｂとに分離するように配置されうる。第３領域２０３（２０３ａ、２０３ｂ）および第４領域２０４は、凹部５０１の底面に接するように配置されうる。

第３領域２０３（２０３ａ、２０３ｂ）および第４領域２０４は、第３半導体領域１１１に対するイオン注入によって形成されうる。このイオン注入によって第３半導体領域１１１の表面がダメージを受けうる。しかし、凹部５０１に絶縁体１２０を配置し、その下に第３領域２０３（２０３ａ、２０３ｂ）および第４領域２０４を配置することによって、長時間の電荷蓄積を行う場合におけるノイズの増加を抑制することができる。

第３実施形態においても、周辺領域１０７に第２導電型の分離領域１０４が配置されることによって、このキャリアが読出回路領域１０５の読出回路および光電変換領域１０６の光電変換素子に与える影響が低減あるいは遮断されうる。

図６には、本発明の第４実施形態の固体撮像装置ＩＳＤの断面構造の一部が模式的に示されている。第４実施形態の固体撮像装置ＩＳＤは、図５に示された第３実施形態の固体撮像装置ＩＳＤの変形例である。第４実施形態として言及しない事項は、第３実施形態に従いうる。

読出回路領域１０５は、第１導電型の領域１０３と、第２導電型の第２領域２０２とを含む。周辺領域１０７は、分離領域１０４を含み、分離領域１０４は、第２導電型の第３領域２０３（２０３ａ、２０３ｂ）と第２導電型の第４領域２０４とを含みうる。読出回路領域１０５および周辺領域１０７は、第２領域２０２の下面および第３領域２０３の下面に接するように第２半導体領域１０２の上面に平行に広がった第１導電型の第５領域６０１を含む。第５領域６０１における第１不純物の最大濃度を有する部分の深さは、例えば、１．５μｍ～２．５μｍの範囲内であり、例えば２μｍである。第５領域６０１における第１不純物濃度は、１×１０^１６～１×１０^１７ｃｍ^－３の範囲内でありうる。

以上の構成は、半導体チップ１００の端面ＥＦで発生するキャリアが光電変換領域１０６に侵入することを抑制しつつ、第２領域２０２／第３領域２０３と第２半導体領域１０２との間のリークも抑制し耐圧不良の発生を防ぐために有利である。

ここで、以上の第１乃至第４実施形態の固体撮像装置ＩＳＤは、第１導電型をｎ型、第２導電型をｐ型として実施する一例を説明する。第１半導体領域１０１は、Ｎ^＋型シリコン基板で構成され、第１半導体領域１０１の上に第２半導体領域１０２としてＰ型エピタキシャル層が形成され、第２半導体領域１０２の上に第３半導体領域１１１として更にＰ型エピタキシャル層が形成されうる。そして、第３半導体領域１１１としてのＰ型エピタキシャル層の光電変換領域１０６に電子収集型の複数の光電変換素子が形成されうる。

図７には、本発明の第５実施形態の基板ＳＵＢの模式的な断面構造が示されている。基板ＳＵＢは、複数の半導体チップ領域ＣＲ（ＩＳＤ）が配置された領域を有する。基板ＳＵＢは、複数の半導体チップ領域ＣＲ（図７には１つの半導体チップ領域ＣＳのみ示されている）の間のダイシングライン領域（スクライブライン領域）に配置されたＴＥＧ７１１を備える。複数の半導体チップ領域ＣＲの各々は、基板ＳＵＢからダイシングされた状態において固体撮像装置ＩＳＤ（半導体チップ１００）となる回路構成を含む。ＴＥＧ７１１は、複数の半導体チップ領域ＣＲのうちの１つの半導体チップＣＲの端面ＥＦと該複数の半導体チップ領域ＣＲのうちの他の半導体チップＣＲの端面ＥＦとの間に配置されている。ダイシングライン領域（スクライブライン領域）は、基板ＳＵＢをダイシングするための領域、即ち、ダイシングによって取り除かれる領域である。

ＴＥＧ７１１は、例えば、光電変換領域１０６に配置される光電変換素子等の素子および読出回路領域１０５に配置されるＭＯＳトランジスタ等の素子と同様の素子含みうる。あるいは、ＴＥＧ７１１は、プロセスの妥当性を確認するためのプロセスＴＥＧを含みうる。ＴＥＧ７１１は、第１導電型の領域１０３に形成されうる。よって、ダイシングライン部７０１における第１導電型の領域１０３には、例えば、光電変換領域１０６の光電変換素子と同一の構造を有する光電変換素子を形成したり、プロセスの妥当性を確認するためのプロセスＴＥＧを形成したりすることができる。

上記の実施形態において、第３半導体領域１１１の上には、配線層を含む層間絶縁膜、カラーフィルタ層およびマイクロレンズアレイ等が配置され、これにより、表面照射型の固体撮像装置が形成されうる。ただし、本発明は、裏面照射型の固体撮像装置に適用されてもよい。

上記の固体撮像装置ＩＳＤは、種々の撮像システムに組み込まれうる。そのような撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と固体撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。

図８には、上記の固体撮像装置ＩＳＤが組み込まれた撮像システムの一例が示されている。図８に示された例では、撮像システムがデジタルスチルカメラとして具体化されている。図８に例示した撮像システム１４００は、前述の固体撮像装置ＩＳＤとしての固体撮像装置１４０１、被写体の光学像を固体撮像装置１４０１に結像させるレンズ１４０２を有する。また、レンズ１４０２を通過する光量を可変にするための絞り１４０４、レンズ１４０２の保護のためのバリア１４０６を有する。レンズ１４０２及び絞り１４０４は、固体撮像装置１４０１に光を集光する光学系である。固体撮像装置１４０１は、実施の形態１または２で説明した固体撮像装置１であって、レンズ１４０２により結像された光学像を画像データに変換する。

撮像システム１４００は、また、固体撮像装置１４０１より出力される出力信号の処理を行う信号処理部１４０８を有する。信号処理部１４０８は、固体撮像装置１４０１が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部１４０８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１４０８の一部であるＡＤ変換部は、固体撮像装置１４０１が設けられた半導体基板に形成されていてもよいし、固体撮像装置１４０１とは別の半導体基板に形成されていてもよい。また、固体撮像装置１４０１と信号処理部１４０８とが同一の半導体基板に形成されていてもよい。

撮像システム１４００は、さらに、画像データを一時的に記憶するためのメモリ部１４１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１４１２を有する。さらに撮像システム１４００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１４１４、記録媒体１４１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１４１６を有する。なお、記録媒体１４１４は、撮像システム１４００に内蔵されていてもよく、着脱可能であってもよい。

さらに撮像システム１４００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１４１８、固体撮像装置１４０１と信号処理部１４０８に各種タイミング信号を出力するタイミング発生部１４２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム１４００は少なくとも固体撮像装置１４０１と、固体撮像装置１４０１から出力された出力信号を処理する信号処理部１４０８とを有すればよい。

固体撮像装置１４０１は、撮像信号を信号処理部１４０８に出力する。信号処理部１４０８は、固体撮像装置１４０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部１４０８は、撮像信号を用いて、画像形成を行う。例えば、信号処理部１４０８は、固体撮像装置１４０１のノイズ信号及び第１画素信号及び第２画素信号に基づくデジタル信号を用いて焦点検出を行う。また、固体撮像装置１４０１のノイズ信号及び第２または第４画素信号に基づくデジタル信号を用いて画像形成を行う。

ＩＳＤ：固体撮像装置、１００：半導体チップ、１０１：第１半導体領域、１０２：第２半導体領域、１０３：領域、１０４：分離領域、１０５：読出回路領域、１０６：光電変換領域、１１１：第３半導体領域、２０１：第１領域、２０２：第２領域、２０３：第３領域、２０４：第４領域、６０１：第５領域

Claims (19)

1. 第１半導体領域と、前記第１半導体領域の上に配置された第２半導体領域と、前記第２半導体領域の上に配置された第３半導体領域とを有し、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域によってチップ端面が構成された半導体チップを含む固体撮像装置であって、
   前記第１半導体領域は、第１導電型の領域であり、前記第２半導体領域は、前記第１導電型の反対の第２導電型の領域であり、
   前記第３半導体領域は、光電変換領域と、読出回路領域と、前記光電変換領域および前記読出回路領域を取り囲むように配置された周辺領域とを含み、前記周辺領域は、分離領域と、前記チップ端面と前記分離領域との間に配置された外周領域とを含み、
   前記分離領域は、前記第２導電型の領域であり、前記外周領域は、前記第１導電型の領域である、
   ことを特徴とする固体撮像装置。
2. 前記第１半導体領域の上面と前記分離領域の下面との距離が第２半導体領域の厚さ以下である、
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記第１半導体領域の上面と前記分離領域の下面との距離が前記第２半導体領域の厚さより薄い、
   ことを特徴とする請求項１に記載の固体撮像装置。
4. 前記光電変換領域は、前記第１導電型の領域と、前記第２導電型の第１領域と、を含み、
   前記読出回路領域は、前記第１導電型の領域と、前記第２導電型の第２領域とを含み、
   前記分離領域は、前記第２導電型の第３領域と、前記第２導電型の第４領域とを含み、
   前記第１半導体領域の上面から前記第１領域の下面および前記第４領域の下面までの各距離は、前記第１半導体領域の前記上面から前記第２領域の下面および前記第３領域の下面までの各距離より小さい、
   ことを特徴とする請求項１に記載の固体撮像装置。
5. 前記第１半導体領域の前記上面から前記第１領域の前記下面までの距離は、前記第１半導体領域の前記上面から前記第４領域の前記下面までの距離と等しい、
   ことを特徴とする請求項４に記載の固体撮像装置。
6. 前記第１半導体領域の前記上面から前記第２領域の前記下面までの距離は、前記第１半導体領域の前記上面から前記第３領域の前記下面までの距離と等しい、
   ことを特徴とする請求項４又は５に記載の固体撮像装置。
7. 前記第４領域は、前記第３領域を外側領域と内側領域とに分離するように配置されている、
   ことを特徴とする請求項４乃至６のいずれか１項に記載の固体撮像装置。
8. 前記第１半導体領域の前記上面に平行な方向において、前記第４領域の幅は、前記外側領域の幅および前記内側領域の幅のそれぞれより小さい、
   ことを特徴とする請求項７に記載の固体撮像装置。
9. 前記周辺領域の上面は、凹部を有し、
   前記分離領域は、前記凹部の底面の下に配置された前記第２導電型の第３領域および前記第２導電型の第４領域を含み、
   前記凹部に絶縁体が配置されている、
   ことを特徴とする請求項１に記載の固体撮像装置。
10. 前記第４領域は、前記第３領域を外側領域と内側領域とに分離するように配置されている、
    ことを特徴とする請求項９に記載の固体撮像装置。
11. 前記第１半導体領域の上面から前記第４領域の下面までの距離は、前記第１半導体領域の前記上面から前記第３領域の下面までの距離より小さい、
    ことを特徴とする請求項１０に記載の固体撮像装置。
12. 前記第３領域および前記第４領域は、前記凹部の前記底面に接している、
    ことを特徴と請求項９乃至１１のいずれか１項に記載の固体撮像装置。
13. 前記読出回路領域は、前記第１導電型の領域と、前記第２導電型の第２領域とを含み、
    前記第２領域の下面は、前記第２半導体領域の上面から離隔し、
    前記第２領域には、回路素子が配置され、
    前記第３領域および前記第４領域には、回路素子が配置されていない、
    ことを特徴とする請求項９乃至１２のいずれか１項に記載の固体撮像装置。
14. 前記第１半導体領域の前記上面から前記第２領域の前記下面までの距離は、前記第１半導体領域の前記上面から前記第３領域の下面までの距離と等しい、
    ことを特徴とする請求項１３に記載の固体撮像装置。
15. 前記読出回路領域は、前記第１導電型の領域と、前記第２導電型の第２領域とを含み、
    前記分離領域は、前記第２導電型の第３領域と前記第２導電型の第４領域とを含み、
    前記読出回路領域および前記周辺領域は、前記第２領域の下面および前記第３領域の下面に接するように前記第２半導体領域の上面に平行に広がった前記第１導電型の第５領域を含む、
    ことを特徴とする請求項１に記載の固体撮像装置。
16. 前記第１半導体領域の上面と前記第４領域の下面との距離が前記第２半導体領域の厚さ以下である、
    ことを特徴とする請求項１５に記載の固体撮像装置。
17. 前記光電変換領域に前記第１導電型の電荷蓄積領域が配置されている、
    ことを特徴とする請求項１乃至１６のいずれか１項に記載の固体撮像装置。
18. 複数の半導体チップ領域が配置された領域を有する基板であって、
    前記複数の半導体チップ領域の間のダイシングライン領域に配置されたＴＥＧを備え、
    前記複数の半導体チップ領域の各々は、前記基板からダイシングされた状態において請求項１乃至１７のいずれか１項に記載の固体撮像装置を含み、
    前記ＴＥＧは、前記複数の半導体チップ領域のうちの１つの半導体チップの端面と前記複数の半導体チップ領域のうちの他の半導体チップの端面との間に配置されている、
    ことを特徴とする基板。
19. 請求項１乃至１７のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置から出力される信号を処理する処理部と、
    を備えることを特徴とする撮像システム。

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