JP7099404B2 - 負荷駆動装置 - Google Patents

Description

この明細書における開示は、負荷駆動装置に関する。

特許文献１に開示された負荷駆動装置は、半導体素子と、電流検出抵抗を備えている。半導体素子は、半導体基板の一面側に設けられた高電位側の第１主電極と、裏面側に設けられた低電位側の第２主電極を有している。半導体素子は、第２主電極の分離により、オンすることで負荷に電力を供給するメイン素子と、電流検出用のセンス素子とに区画されている。電流検出抵抗は、センス素子に直列接続されている。電流検出抵抗の両端電圧に基づいて、センス素子に流れる電流、ひいてはメイン素子に流れる電流を検出することができる。

特開２００８－７８３７５号公報

電流検出抵抗は第２主電極間に設けられている。ゲート電圧が高くなると、センス素子の電流経路において電流検出抵抗の影響が大きくなり、センス素子に流れる電流が相対的に小さくなる。このため、センス素子に流れる電流とメイン素子に流れる電流とのセンス比が変動する。第２主電極間に電流検出抵抗を設けた検出方式のセンス比には、ゲート電圧依存性がある。

開示されるひとつの目的は、センス比のゲート電圧依存性を抑制できる負荷駆動装置を提供することにある。

開示される他のひとつの目的は、特に体格の増大を抑制しつつ、センス比のゲート電圧依存性を抑制できる負荷駆動装置を提供することにある。

ここに開示された負荷駆動装置は、半導体素子（２）と、電流検出抵抗（３，３ａ）と、を備えている。半導体素子は、半導体基板（２１）の一面側に設けられた高電位側の第１主電極（２２）と、一面とは反対の裏面側に設けられた低電位側の第２主電極（３１０）と、を有している。半導体素子は、第２主電極の分離により、オンすることで負荷（８０）に電力を供給するメイン素子（２ｍ）と、電流検出用のセンス素子（２ｓ，２ｓａ）とに区画されている。電流検出抵抗は、センス素子に直列接続されている。

そして、メイン素子とセンス素子との第２主電極の間隔が、第２主電極を含む裏面側の配線（３１）の最小間隔よりも広くされている。また、センス素子の面積を基準とするドリフト抵抗の値をメイン素子においてＲｄｍ、センス素子においてＲｄｓとし、センス素子とメイン素子とのセンス比をＫとすると、下記式を満たすように電流検出抵抗の抵抗値Ｒｓが設定されている。
０≦｜Ｒｄｍ×Ｋ－（Ｒｄｓ＋Ｒｓ）｜＜Ｒｄｍ×Ｋ－Ｒｄｓ

開示された負荷駆動装置によると、メイン素子の第２主電極とセンス素子の第２主電極との間隔が、配線の最小間隔よりも広い。これにより、センス素子のドリフト抵抗Ｒｄｓの値をメイン素子のドリフト抵抗Ｒｄｍの値よりも低くし、ひいては（Ｒｄｍ×Ｋ－Ｒｄｓ）を大きくすることができる。この結果、電流検出抵抗を除外した仮想的なセンス比が、ゲート電圧が高くなるとセンス比が低下するゲート電圧依存性をもつ。これにより、電流検出抵抗の影響を少なからず打ち消し、センス比のゲート電圧依存性を抑制することができる。特に、第２主電極の間隔を広くすることで、（Ｒｄｍ×Ｋ－Ｒｄｓ）がより大きくなるため、上記式を満たす範囲で、電流検出抵抗の値を高く設定することができる。よって、体格の増大を抑制しつつ、センス比のゲート電圧依存性を抑制することができる。

開示された他の負荷駆動装置は、半導体素子（２）と、電流検出抵抗（３ａ）と、フィードバック回路（７）と、を備えている。半導体素子は、半導体基板（２１）の一面側に設けられた高電位側の第１主電極（２２）と、一面とは反対の裏面側に設けられた低電位側の第２主電極（３１０）と、を有している。半導体素子は、第２主電極の分離により、オンすることで負荷（９）に電力を供給するメイン素子（２ｍ）と、電流検出用の第１センス素子（２ｓ，２ｓａ）と、電流検出用の第２センス素子（２ｓｂ）とに区画されている。

電流検出抵抗は、第１センス素子に直列接続されている。フィードバック回路は、オペアンプ（７ａ）を含んでおり、第２主電極の電位をメイン素子と第２センス素子とで揃える。そして、メイン素子と第１センス素子との第２主電極の間隔が、メイン素子と第２センス素子との第２主電極の間隔よりも広くされている。

また、単位面積におけるドリフト抵抗の値をメイン素子においてＲｄｍ、第１センス素子においてＲｄｓとし、第１センス素子とメイン素子とのセンス比をＫとすると、下記式を満たすように電流検出抵抗の抵抗値Ｒｓが設定されている。
０≦｜Ｒｄｍ×Ｋ－（Ｒｄｓ＋Ｒｓ）｜＜Ｒｄｍ×Ｋ－Ｒｄｓ

開示された負荷駆動装置によると、メイン素子と第１センス素子の第２主電極の間隔が、メイン素子と第２主電極の間隔よりも広い。これにより、センス素子のドリフト抵抗Ｒｄｓの値をメイン素子のドリフト抵抗Ｒｄｍの値よりも低くし、ひいては（Ｒｄｍ×Ｋ－Ｒｄｓ）を大きくすることができる。この結果、電流検出抵抗を除外した仮想的なセンス比が、ゲート電圧が高くなるとセンス比が低下するゲート電圧依存性をもつ。したがって、電流検出抵抗の影響を少なからず打ち消し、センス比のゲート電圧依存性を抑制することができる。特に、第１センス素子側において第２主電極の間隔を広くすることで、（Ｒｄｍ×Ｋ－Ｒｄｓ）がより大きくなるため、上記式を満たす範囲で、電流検出抵抗の値を高く設定することができる。よって、体格の増大を抑制しつつ、センス比のゲート電圧依存性を抑制することができる。

この明細書における開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲及びこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、及び効果は、後続の詳細な説明、及び添付の図面を参照することによってより明確になる。

第１実施形態の負荷駆動装置の回路構成を示す図である。 検出回路を示す図である。 電圧Ｖｄｓとミラー電流Ｉｍとの関係を示す図である。 負荷駆動装置の概略構成を示す図である。 半導体素子を示す平面図である。 図５に示す領域VIの拡大図である。 図６に示すVII-VII線に沿う断面図である。 センス比のゲート電圧依存性を示す参考図である。 電流の流れを示す図である。 仮想センス比のシミュレーション結果を示す図である。 ゲート電圧を仮想センス比との関係を示す図である。 センス比のシミュレーション結果を示す図である。 ゲート電圧とセンス比との関係を示す図である。 間隔Ｄｓと仮想センス比との関係を示す図である。 第２実施形態の負荷駆動装置の回路構成を示す図である。 半導体素子を示す平面図である。

図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。

（第１実施形態）
先ず、図１に基づき、負荷駆動装置の回路構成について説明する。

＜負荷駆動装置の回路構成＞
図１に示す負荷駆動装置１は、負荷８０を駆動する回路である。負荷駆動装置１は、半導体素子２と、電流検出抵抗３と、検出回路４と、駆動回路５を備えている。負荷駆動装置１は、外部接続用の端子として、電源端子６ａと、出力端子６ｂと、入力端子６ｃと、グランド端子６ｄを備えている。

半導体素子２は、ゲート駆動形のスイッチング素子である。半導体素子２は、メイン素子２ｍと、センス素子２ｓを有している。メイン素子２ｍとセンス素子２ｓは、同一の半導体基板に形成されている。メイン素子２ｍとセンス素子２ｓは、互いに同一構造である。メイン素子２ｍとセンス素子２ｓは、互いに並列接続されている。本実施形態では、半導体素子２として、ｎチャネル型のＭＯＳＦＥＴを採用している。

メイン素子２ｍとセンス素子２ｓとは、センス素子２ｓに流れる電流Ｉｓとメイン素子２ｍに流れる電流Ｉｏｕｔとの比、すなわちセンス比（＝Ｉｏｕｔ／Ｉｓ）が所定の電流比となるように設計されている。半導体素子２がＭＯＳＦＥＴの場合、メイン素子２ｍをメインＭＯＳ、センス素子２ｓをセンスＭＯＳと称することがある。

半導体素子２は、メイン素子２ｍとセンス素子２ｓとで共通のゲート端子２ｇを有している。メイン素子２ｍとセンス素子２ｓのゲート電極は、ゲート端子２ｇに電気的に接続されている。ゲート電極には、ゲート端子２ｇを介して、駆動回路５から駆動信号が入力される。これにより、メイン素子２ｍとセンス素子２ｓは、同じタイミングでオン駆動し、同じタイミングでオフ駆動する。メイン素子２ｍとセンス素子２ｓのドレイン電極は、電源端子６ａに接続されている。電源端子６ａは、図示しない電源と電気的に接続される。ドレイン電極には、電源端子６ａを介して電源電圧ＶＣＣが印加される。

メイン素子２ｍのソース電極は、出力端子６ｂに接続されている。出力端子６ｂとグランド（ＧＮＤ）との間に、負荷８０が設けられている。メイン素子２ｍ、すなわち半導体素子２がオンすると、出力端子６ｂを介して電流Ｉｏｕｔが負荷８０に流れる。これにより、負荷８０が駆動する。よって、電流Ｉｏｕｔを、駆動電流、負荷電流と称することがある。センス素子２ｓのソース電極は、電流検出抵抗３を介して出力端子６ｂに電気的に接続されている。

電流検出抵抗３は、ソース電極間に挿入されている。電流検出抵抗３は、センス素子２ｓに流れる電流を検出するための抵抗である。電流検出抵抗３は、センス素子２ｓに対して直列接続されている。センス素子２ｓと電流検出抵抗３との直列回路が、メイン素子２ｍに対して並列接続されている。電流検出抵抗３は、センス素子２ｓのソース電極とメイン素子２ｍのソース電極との間に設けられている。

検出回路４は、電流検出抵抗３の両端電圧を検出する。両端電圧は、電流Ｉｓに相関する値である。よって、検出回路４は、電流Ｉｓを検出する。検出回路４は、検出した電流Ｉｓに基づいて所定の処理を実行する。たとえば電流Ｉｓと基準値とを比較し、その比較結果を駆動回路５に出力する。

駆動回路５には、入力端子６ｃを介して駆動指令ＩＮが入力される。駆動回路５は、駆動指令ＩＮに基づいて駆動信号（駆動電圧）を生成し、ゲート端子２ｇに出力する。駆動回路５は、駆動信号により、半導体素子２を駆動、すなわちオン駆動、オフ駆動させる。駆動指令ＩＮは、負荷駆動装置１とともに図示しないＥＣＵを構成するマイコン（マイクロコンピュータ）から供給される。マイコンは、駆動指令ＩＮとしてＰＷＭ信号を出力する。ＥＣＵは、Electronic Control Unitの略称である。ＰＷＭは、Pulse Width Modulationの略称である。

駆動回路５は、昇圧回路５ａと、ゲートドライバ５ｂを有している。昇圧回路５ａは、電源電圧ＶＣＣを昇圧する回路であり、図示しないコンデンサなどを備えて構成されている。たとえば、昇圧回路５ａとして、チャージポンプ回路を採用することができる。ゲートドライバ５ｂは、駆動信号を生成して半導体素子２（ゲート端子２ｇ）に出力する回路である。ゲートドライバ５ｂは、昇圧回路５ａによる昇圧電圧に応じたオン駆動信号を出力する。

＜検出回路＞
次に、図２に基づき、検出回路４について説明する。

図２に示すように、検出回路４は、カレントミラー回路を構成するスイッチ４ａ，４ｂと、定電流源４ｃと、抵抗４ｄと、コンパレータ４ｅを有している。本実施形態では、スイッチ４ａ，４ｂとして、ｐｎｐ型のバイポーラトランジスタを採用している。

スイッチ４ａ，４ｂのエミッタ電極は、電源ライン６ｅに接続されている。本実施形態において、電源ライン６ｅは、電源電圧ＶＣＣを供給する電源ではなく、昇圧回路５ａに接続されている。これにより、電源ライン６ｅの電圧は、昇圧電圧ＶＣＰとなっている。昇圧電圧ＶＣＰは、電源電圧ＶＣＣよりも高い電圧である。昇圧電圧ＶＣＰは、たとえば電源電圧ＶＣＣに１Ｖを加算した電圧よりも高い値（ＶＣＰ＞ＶＣＣ＋１Ｖ）とされている。

スイッチ４ａ，４ｂのベース電極は、互いに電気的に接続されている。ベース電極は、スイッチ４ａのコレクタ電極に接続されている。スイッチ４ａのコレクタ電極と、グランド端子６ｄ（すなわち、グランド）との間には、基準電流Ｉｒｅｆを流す定電流源４ｃが設けられている。スイッチ４ｂのコレクタ電極と、出力端子６ｂとの間には、抵抗４ｄが設けられている。

上記構成により、カレントミラー回路において、スイッチ４ｂ側にはミラー電流Ｉｍが流れる。ミラー電流Ｉｍは、スイッチ４ａ側を流れる基準電流Ｉｒｅｆに一致する。これにより、スイッチ４ｂのコレクタ電極と抵抗４ｄとの接続点の電圧（基準電圧Ｖｒｅｆ）は安定する。

コンパレータ４ｅの第１入力端子には、センス素子２ｓと電流検出抵抗３との接続点が接続されている。第１入力端子には、電流Ｉｓに応じた電圧が入力される。コンパレータ４ｅの第２入力端子には、スイッチ４ｂのコレクタ電極と抵抗４ｄとの接続点が接続されている。第２入力端子には、ミラー電流Ｉｍに応じた電圧、すなわち上記した基準電圧Ｖｒｅｆが入力される。コンパレータ４ｅは、基準電圧Ｖｒｅｆと、電流Ｉｓに応じた電圧とを比較し、その比較結果をゲートドライバ５ｂに出力する。

ゲートドライバ５ｂは、駆動指令及び比較結果に基づいて、駆動信号を生成する。たとえばセンス素子２ｓ、ひいてはメイン素子２ｍに過電流が流れていることを検出すると、駆動指令ＩＮによらず、半導体素子２を強制的にオフさせる駆動信号を出力する。

なお、昇圧電圧ＶＣＰをカレントミラー回路に印加する例を示したが、電源電圧ＶＣＣをカレントミラー回路に印加してもよい。この場合、電源端子６ａとグランド端子６ｄの間にスイッチ４ａが配置され、電源端子６ａと出力端子６ｂの間にスイッチ４ｂが配置されることとなる。よって、半導体素子２がフルオン状態になり、ドレインとソースとの間の電圧Ｖｄｓが０．５Ｖ未満になると、図３に破線で示すように、電圧Ｖｄｓに応じてミラー電流Ｉｍが低下する。ミラー電流Ｉｍと基準電流Ｉｒｅｆとの間にずれが生じるため、正確な基準電圧Ｖｒｅｆを得ることができない。

これ対し、上記した昇圧電圧ＶＣＰをカレントミラー回路の電源にする場合、図３に実線で示すように、電圧Ｖｄｓ＝０Ｖまでミラー電流Ｉｍが基準電流Ｉｒｅｆに一致する。したがって、電圧Ｖｄｓ＝０Ｖまで正確な基準電圧Ｖｒｅｆを得ることができる。

＜負荷駆動装置の構造＞
次に、図４に基づき、負荷駆動装置の概略構造について説明する。

図４に示すように、負荷駆動装置１は、ヒートシンク１０と、半導体素子２と、半導体素子２とは別の半導体チップであるＩＣチップ１１と、リード１２と、ボンディングワイヤ１３，１４を備えている。

ヒートシンク１０は、銅などを構成材料とする金属部材である。ヒートシンク１０は、半導体素子２やＩＣチップ１１の熱を放熱する。ヒートシンク１０の一面１０ａ上に、半導体素子２とＩＣチップ１１が実装されている。ヒートシンク１０は、配線部材を兼ねている。ヒートシンク１０には、電源電圧ＶＣＣが印加される。ヒートシンク１０が電源端子６ａに相当する。

ＩＣチップ１１には、電流検出抵抗３、検出回路４、及び駆動回路５が形成されている。半導体素子２のパッド３１１は、ボンディングワイヤ１３を介して、ＩＣチップ１１の対応する回路に接続されている。また、半導体素子２のソース電極３１０ｍは、ボンディングワイヤ１４を介してリード１２に接続されている。主電流が流れるボンディングワイヤ１４は、ボンディングワイヤ１３よりも径が太い。リード１２を、たとえばバスバー、配線部材、外部接続端子と称することがある。リード１２が出力端子６ｂに相当する。リード１２には負荷８０が接続されている。

上記した構造は、負荷駆動装置１の一例である。ボンディングワイヤ１３，１４に代えて、金属板材や配線基板を用いてもよい。電流検出抵抗３を、半導体素子２の半導体基板上に設けてもよい。この場合、電流検出抵抗３として、たとえば不純物導入により抵抗値が調整されたポリシリコンを採用することができる。

ヒートシンク１０に代えて、配線基板上に、半導体素子２とＩＣチップ１１を実装してもよい。リード１２を用いず、半導体素子２に負荷８０が接続される構成としてもよい。この場合、メイン素子２ｍのソース電極が、出力端子６ｂに相当することとなる。

＜半導体素子＞
次に、図５～図７に基づき、半導体素子２の概略構成について説明する。以下において、半導体基板２１の厚み方向をＺ方向、Ｚ方向に直交する一方向をＸ方向と示す。具体的には、パッド３１１の並び方向をＸ方向と示す。Ｘ方向及びＹ方向に直交する方向をＹ方向と示す。そして、ＸＹ平面に沿う形状、換言すればＺ方向から平面視した形状を、単に平面形状と示す。

図５～図７に示すように、半導体素子２は、半導体チップ２０に構成されている。図７に示すように、半導体チップ２０は、半導体基板２１を備えている。半導体基板２１は、平面略矩形状をなしている。本実施形態では、半導体基板２１として、不純物濃度が高いＮ導電型（Ｎ＋）のシリコン基板を用いている。半導体基板２１の一面には、ドレイン電極２２が形成されている。ドレイン電極２２は、高電位側の第１主電極に相当する。ドレイン電極２２は、一面のほぼ全域に形成されている。ドレイン電極２２は、メイン素子２ｍとセンス素子２ｓとで共通とされている。

このように、半導体チップ２０の一面側には、ドレイン電極２２が形成されている。ドレイン電極２２は、上記したヒートシンク１０に接続されている。たとえば、はんだ等の接合材を介して接続されている。ドレイン電極２２には、ヒートシンク１０（電源端子６ａ）を介して、電源電圧ＶＣＣが印加される。

半導体基板２１において、ドレイン電極２２とは反対の面には、半導体基板２１よりも不純物濃度が低いＮ導電型（Ｎ－）のエピタキシャル層２３が形成されている。Ｎ導電型の半導体基板２１及びエピタキシャル層２３は、半導体素子２（ＭＯＳＦＥＴ）のドレイン領域をなしている。以下において、半導体基板２１及びエピタキシャル層２３の抵抗を、ドリフト抵抗と示す。ドリフト抵抗は、ドレイン抵抗と称されることがある。

エピタキシャル層２３の表層には、Ｐ導電型のボディ領域２４が形成されている。ボディ領域２４は、ベース領域と称されることがある。また、ボディ領域２４には、チャネルが形成されるため、チャネル領域と称されることもある。半導体チップ２０には、複数のトレンチ２５が形成されている。トレンチ２５は、半導体チップ２０の一面とは反対の裏面側からボディ領域２４を貫通してエピタキシャル層２３に達するように形成されている。本実施形態において、トレンチ２５は、Ｚ方向に所定の深さを有しつつ、Ｘ方向に沿って延設されている。複数のトレンチ２５は、Ｙ方向に所定ピッチ（等間隔）で形成されている。トレンチ２５は、ストライプ状に設けられている。ボディ領域２４は、トレンチ２５により、複数の領域に区画されている。

ボディ領域２４の表層には、ソース領域２６とボディコンタクト領域２７が形成されている。ソース領域２６は、エピタキシャル層２３よりも不純物濃度が高いＮ導電型（Ｎ＋）の領域である。ソース領域２６は、トレンチ２５間の領域において、トレンチ２５の長手方向に沿ってトレンチ２５の側面に接するように延設されている。ソース領域２６は、トレンチ２５の長手方向端部よりも内側で終端する構造とされている。

ボディコンタクト領域２７は、ボディ領域２４よりも不純物濃度が高いＰ導電型（Ｐ＋）の領域である。ボディコンタクト領域２７は、ソース領域２６と同様に、ボディ領域２４内で終端している。ボディコンタクト領域２７は、トレンチ２５の並設方向において、２つのソース領域２６に挟まれている。ボディコンタクト領域２７は、トレンチ２５の長手方向に沿って延設されている。

トレンチ２５の壁面には、ゲート絶縁膜２８が形成されている。トレンチ２５内には、ゲート絶縁膜２８を介してゲート電極２９が配置されている。ゲート絶縁膜２８は、トレンチ２５の壁面を覆うように、トレンチ２５内に埋め込まれている。ゲート電極２９は、ポリシリコン等により構成されている。ゲート電極２９は、ゲート絶縁膜２８上に形成されるとともに、トレンチ２５内に埋め込まれている。半導体素子２は、トレンチ構造のゲート電極２９を有している。ゲート電極２９にオン駆動信号（オン駆動電圧）を印加すると、ボディ領域２４に、ソース領域２６とエピタキシャル層２３との間をつなぐチャネル（反転層）が生じる。チャネルは、トレンチ２５（ゲート絶縁膜２８）に隣接して生じる。

ゲート電極２９はＸ方向に延設されており、その両端でゲートパターン３１２ｇに接続されている。図６に示すように、ゲート電極２９は、メイン素子２ｍとセンス素子２ｓとで分離されておらず、共通化されている。

ボディ領域２４において、エピタキシャル層２３と反対の面上には、層間絶縁膜３０が形成されている。層間絶縁膜３０には開口部が形成されており、この開口部により、ソース領域２６の一部及びボディコンタクト領域２７が露出されている。

層間絶縁膜３０上には、配線３１が形成されている。配線３１は、金属層をパターニングすることで、半導体チップ２０の同一面側に形成されている。金属層は、たとえばＡｌ－Ｓｉなどのアルミニウム系材料を用いて形成されている。電気的な分離状態を確保しつつ体格の増大を抑制したいため、隣り合う配線３１でもっとも狭い部分、すなわち配線３１の最小間隔Ｄｍｉｎは、プロセス上の最小間隔に一致している。プロセス上の最小間隔は、金属層の厚みに応じて定まる。

１層目の金属層（いわゆる１ｓｔアルミ）の場合、たとえば厚みが５μｍ程度であるため、最小間隔は５μｍ程度となる。２層目の金属層（いわゆる２ｎｄアルミ）の場合、１ｓｔアルミよりも薄いため、最小間隔は１μｍ程度となる。本実施形態において、金属層は１層構造であり、配線３１は、１層目の金属層（１ｓｔアルミ）によって構成されている。よって、配線３１の最小間隔Ｄｍｉｎは、プロセス上の最小間隔（５μｍ程度）となっている。

配線３１は、ソース電極３１０と、パッド３１１と、引き出しパターン３１２を有している。ソース電極３１０は、低電位側の第２主電極に相当する。ソース電極３１０は、メイン素子２ｍとセンス素子２ｓとで分離されている。ソース電極３１０が分離されて、半導体素子２（ＭＯＳＦＥＴ）がメイン素子２ｍ（メインＭＯＳ）とセンス素子２ｓ（センスＭＯＳ）に区画されている。ソース電極３１０は、メイン素子２ｍ側のソース電極３１０ｍと、センス素子２ｓ側のソース電極３１０ｓを有している。ソース電極３１０ｍとソース電極３１０ｓとの間は、ソース電極３１０が設けられておらず、ソース電極３１０ｍ，３１０ｓを分離する分離領域３２となっている。

ソース電極３１０ｍは、平面略矩形状の基部に対して、矩形の一辺に開口する切り欠き部を設けた形状をなしている。切り欠き部は、Ｙ方向においてパッド３１１側の辺に開口している。切り欠き部は、センス素子２ｓを収容する平面略矩形状の幅広部と、幅広部の分離領域３２をなす部分に連なる幅狭部を有している。幅狭部は、幅広部よりも幅が狭くされている。幅とは、Ｘ方向の長さである。間隔Ｄｓは、ソース電極３１０ｍ，３１０ｓ間の最小の間隔である。少なくともトレンチ２５の並び方向、すなわちＹ方向においてソース電極３１０ｍ，３１０ｓの対向距離を間隔Ｄｓとすればよい。本実施形態では、Ｘ方向及びＹ方向のそれぞれにおいて間隔Ｄｓとされている。

幅広部において、センス素子２ｓを取り囲む部分が、上記した分離領域３２をなしている。本実施形態では、センスソースパターン３１２ｓとソース電極３１０ｍとの間隔が上記した最小間隔Ｄｍｉｎとなるように、幅狭部の幅が設定されている。なお、幅狭部を有さず、幅が一定の切り欠き部を設けてもよい。ソース電極３１０ｓは、平面略矩形状をなしている。具体的には、トレンチ２５の延設方向を長手方向、トレンチ２５の並び方向を短手方向とする矩形状をなしている。

ソース電極３１０ｍ，３１０ｓにより、メイン素子２ｍとセンス素子２ｓが規定されている。Ｚ方向からの平面視において、ソース電極３１０ｍと重なる部分がメイン素子２ｍのセルであり、ソース電極３１０ｓと重なる部分がセンス素子２ｓのセルである。メイン素子２ｍとセンス素子２ｓとは、ソース電極３１０ｍ，３１０ｓの面積がセンス比に対応する比となるように設計されている。なお、面積とは、Ｚ方向に直交する平面の面積である。

ソース電極３１０ｍは、ソース電極３１０ｍの直下に位置するソース領域２６及びボディコンタクト領域２７に接続されている。ソース電極３１０ｓは、ソース電極３１０ｓの直下に位置するソース領域２６及びボディコンタクト領域２７に接続されている。ソース電極３１０ｍは、リード１２（出力端子６ｂ）との接続が可能なように、ポリイミドなどの図示しない保護膜から露出されている。上記したように、ソース電極３１０ｍは、ボンディングワイヤ１４を介してリード１２（出力端子６ｂ）と接続されている。ソース電極３１０ｓは、保護膜によって覆われている。分離領域３２において、ソース領域２６及びボディコンタクト領域２７は、ソース電極３１０に接続されておらず、保護膜によって覆われている。

パッド３１１は、ＩＣチップ１１との電気的な接続が可能なように、保護膜から露出されている。パッド３１１は、ボンディングワイヤ１３が接続される電極部分である。半導体素子２は、パッド３１１として、少なくともゲートパッド３１１ｇと、ケルビンソースパッド３１１ｋと、センスソースパッド３１１ｓを有している。複数のパッド３１１は、Ｘ方向並んで配置されている。ゲートパッド３１１ｇが、上記したゲート端子２ｇに相当する。

引き出しパターン３１２は、対応するパッド３１１に接続されている。引き出しパターン３１２は、ゲートパターン３１２ｇと、ケルビンソースパターン３１２ｋと、センスソースパターン３１２ｓを有している。ゲートパッド３１１ｇは、ゲートパターン３１２ｇを介して、ゲート電極２９に接続されている。ケルビンソースパッド３１１ｋは、ケルビンソースパターン３１２ｋを介して、ソース電極３１０ｍに接続されている。センスソースパッド３１１ｓは、センスソースパターン３１２ｓを介して、ソース電極３１０ｓに接続されている。

ゲートパッド３１１ｇは、ボンディングワイヤ１３を介して駆動回路５のゲートドライバ５ｂに接続されている。ケルビンソースパッド３１１ｋは、ボンディングワイヤ１３を介して検出回路４、具体的には電流検出抵抗３及び抵抗４ｄに接続されている。センスソースパッド３１１ｓは、ボンディングワイヤ１３を介して検出回路４、具体的には電流検出抵抗３及びコンパレータ４ｅの入力端子に接続されている。ソース電極３１０ｓは、センスソースパッド３１１ｓ、電流検出抵抗３、ケルビンソースパッド３１１ｋ、及びソース電極３１０ｍを介して、リード１２（出力端子６ｂ）に電気的に接続されている。

なお、本実施形態では、半導体素子２が、パッド３１１として図示しないドレインパッドを有している。半導体チップは、メイン素子２ｍ、センス素子２ｓを取り囲む図示しない外周耐圧領域を有している。外周耐圧領域には、たとえばガードリングが形成されている。ドレインパッドは、外周耐圧領域の外側に設けられている。半導体チップ２０の裏面側に設けられたドレインパッドは、エピタキシャル層２３及び半導体基板２１を介してドレイン電極２２と電気的に接続されている。ドレインパッドは、ボンディングワイヤ１３を介してＩＣチップ１１に接続されている。これにより、ＩＣチップ１１に電源電圧ＶＣＣが供給される。

＜センス比のゲート電圧依存性＞
図８に基づき、センス素子に対して直列接続された電流検出抵抗により、センス素子に流れる電流を検出する方式の課題について説明する。

半導体素子（ＭＯＳＦＥＴ）は、ゲート電圧Ｖｇｓが低いと、飽和領域で動作する。このため、オン抵抗が大きく、センス素子と電流検出抵抗の直列回路において電流検出抵抗の影響は非常に小さい。よって、センス比は、ソース電極の面積の比となる。

一方、ゲート電圧Ｖｇｓが高くなると、半導体素子は線形領域で動作する。このため、オン抵抗が低下し、直列回路の抵抗として電流検出抵抗の影響が大きくなる。この結果、センス素子に流れる電流が相対的に小さくなり、図８に示すように、センス比が面積比（セル比）に対して高くなる。このように、ＭＯＳＦＥＴが飽和領域か線形領域かで電流検出抵抗の影響が変わり、センス比にゲート電圧依存性が生じる。

＜間隔Ｄｓ及び電流検出抵抗の抵抗値Ｒｓ＞
本実施形態では、ソース電極３１０ｍ，３１０ｓの間隔Ｄｓを、配線３１の最小間隔Ｄｍｉｎよりも広くしている。すなわち、間隔Ｄｓを従来よりも広くしている。

上記したように、Ｘ方向及びＹ方向の両方において、ソース電極３１０ｍ，３１０ｓの対向距離が間隔Ｄｓとなっている。また、ゲートパターン３１２ｇとソース電極３１０ｍとの間が、配線３１の最小間隔Ｄｍｉｎとなっている。また、センスソースパターン３１２ｓとソース電極３１０ｍとの間も、最小間隔Ｄｍｉｎとなっている。配線３１の最小間隔Ｄｍｉｎは、プロセス上の最小間隔（たとえば５μｍ）となっている。これに対し、間隔Ｄｓは、たとえば５０μｍとなっている。

次に、図７及び図９に基づき、間隔Ｄｓを広げた効果について説明する。図７に示すように、ボディ領域２４に形成されるチャネル（反転層）の抵抗を、チャネル抵抗Ｒｃｍ，Ｒｃｓと示す。また、半導体基板２１及びエピタキシャル層２３の抵抗を、ドリフト抵抗Ｒｄｍ，Ｒｄｓと示す。末尾のｍはメイン素子２ｍを示し、末尾のｓはセンス素子２ｓを示す。図７では、便宜上、チャネルを図示していない。

メイン素子２ｍは、内周セル３３の占める割合が高い。メイン素子２ｍを構成するセルの大部分が、内周セル３３である。一方、センス素子２ｓは、外周セル３４の占める割合が高い。外周セル３４は、分離領域３２のセルであるダミーセル３５の隣りに位置する。ダミーセル３５において、ソース領域２６及びボディコンタクト領域２７は、ソース電極３１０に接続されていない。内周セル３３は、外周セル３４の内側に配置されたセルである。内周セル３３は、両隣りのセルがソース電極３１０に接続されたセルである。

半導体基板２１及びエピタキシャル層２３、すなわちドレイン領域は、外周セル３４とダミーセル３５とでつながっている。本実施形態では、上記したようにソース電極３１０ｍ，３１０ｓの間隔Ｄｓ、すなわちメイン素子２ｍとセンス素子２ｓとの間隔が広い。したがって、ドレイン電極２２とソース電極３１０ｍ，３１０ｓ間を流れる電流（ドレイン電流）は、図９に矢印で示すように、ドレイン領域においてダミーセル３５側に広がりを生じる。これにより、センス素子２ｓの面積を基準とする抵抗値、すなわち単位面積当たりの抵抗値は、センス素子２ｓのドリフト抵抗Ｒｄｓのほうが、メイン素子２ｍのドリフト抵抗Ｒｄｍよりも低くなる。本実施形態では、ソース電極３１０ｍ，３１０ｓの間隔Ｄｓが配線３１の最小間隔Ｄｍｉｎより広いため、ドリフト抵抗Ｒｄｓがドリフト抵抗Ｒｄｍに対して低くなっている。

一方、ボディ領域２４は、トレンチ２５により、外周セル３４とダミーセル３５とで区分されている。このため、電流がチャネルに到達すると、ダミーセル３５側の影響はなくなる。これにより、単位面積当たりの抵抗値は、センス素子２ｓのチャネル抵抗Ｒｃｓとメイン素子２ｍのチャネル抵抗Ｒｃｍとでほぼ等しい。

次に、ドリフト抵抗Ｒｄｓの低減がセンス比のゲート電圧Ｖｇｓ依存性に与える影響について説明する。図１０及び図１１は、シミュレーション結果を示している。このシミュレーションでは、簡素化のために、ソース電極３１０ｍ，３１０ｓの面積を等しいものとした。半導体素子２の主たる抵抗成分は、ドリフト抵抗とチャネル抵抗である。そこで、メイン素子２ｍのドリフト抵抗Ｒｄｍを基準値である１とし、センス素子２ｓのドリフト抵抗Ｒｄｓについては、基準値に係数を乗算した値とした。ここでは、係数を０．５とした。ドリフト抵抗Ｒｄｓの係数は、間隔Ｄｓにより変化させることができる。チャネル抵抗Ｒｃｍ，Ｒｃｓの値は、ドリフト抵抗Ｒｄｍの値を基準としている。

ドリフト抵抗Ｒｄｍ，Ｒｄｓは、ゲート電圧依存性はない。一方、チャネル抵抗Ｒｃｍ，Ｒｃｓは、ゲート依存性がある。飽和領域とは、ゲート電圧Ｖｇｓの変化に対してチャネル抵抗Ｒｃｍ，Ｒｃｓが急激に変化する領域である。線形領域とは、抵抗動作領域である。ただし、フルオン領域に較べてチャネル抵抗Ｒｃｍ，Ｒｃｓの値が高い領域である。フルオン領域とは、通常、オン駆動状態として使うチャネル抵抗Ｒｃｍ，Ｒｃｓの値が十分に下がった領域である。セル構造が同じであるため、チャネル抵抗Ｒｃｍ，Ｒｃｓは、互いに同じ値である。

仮想センス比とは、半導体素子２の抵抗を考慮し、電流検出抵抗３の影響を排除した仮想的なセンス比である。換言すれば、ソース電極３１０ｍ、３１０ｓの電位が互いに等しい構成においてのセンス比である。仮想センス比は、後述するセンス比Ｂに相当する。ここでは、仮想センス比を下記式により算出した。
（数１）仮想センス比＝（Ｒｄｓ＋Ｒｃｓ）／（Ｒｄｍ＋Ｒｃｍ）

仮想センス比（Ｖｇｓ１０Ｖ基準）とは、ゲート電圧Ｖｇｓが１０Ｖのときの仮想センス比を基準とした変化率である。

図１０に示すように、ゲート電圧Ｖｇｓの上昇にともなって、チャネル抵抗Ｒｃｍ，Ｒｃｓが低下する。これにより、半導体素子２の抵抗において、ドリフト抵抗Ｒｄｍ，Ｒｄｓの影響が大きくなる。ドリフト抵抗Ｒｄｍ，Ｒｄｓが互いに等しい値であれば、仮想センス比は１を維持する。しかしながら、間隔Ｄｓが広く、ドリフト抵抗Ｒｄｍ，Ｒｄｓに差があるため、図１０及び図１１に示すようにゲート電圧Ｖｇｓの上昇にともなって仮想センス比は低下する。

このように、間隔Ｄｓを広くして、単位面積当たりのドリフト抵抗Ｒｄｍ，Ｒｄｓに差を設けると、仮想センス比に負のゲート電圧依存性をもたせることができる。

図１２及び図１３は、シミュレーション結果を示している。ここでは、図１０及び図１１と同様の構成において、抵抗値Ｒｓの電流検出抵抗３を含むセンス比を、下記式により簡易的に算出した。厳密には、電流検出抵抗３にかかる電圧分、センス素子２ｓのゲート電圧Ｖｇｓがずれる。しかしながら、電流検出抵抗３にかかる電圧は小さく、ゲート電圧Ｖｇｓ依存性があらわれる電圧の高い領域での影響が小さいため、無視した。
（数２）センス比＝（Ｒｄｓ＋Ｒｃｓ＋Ｒｓ）／（Ｒｄｍ＋Ｒｃｍ）

また、抵抗値Ｒｓを、ドリフト抵抗Ｒｄｍ，Ｒｄｓの差に等しい値、すなわち０．５とした。すなわち、Ｒｄｍ＝Ｒｄｓ＋Ｒｓとした。このため、図１２及び図１３に示すように、ゲート電圧Ｖｇｓの上昇にともなってチャネル抵抗Ｒｃｍ，Ｒｃｓが低下しても、センス比は一定の値（＝１）を示す。この例では、ゲート電圧Ｖｇｓによってセンス比が変動することはなく、センス比はフラットとなる。

なお、センス比が１の例を示したが、これに限定されない。センス比の値をＫとすると、Ｒｄｍ×Ｋ＝Ｒｄｓ＋Ｒｓを満たすように電流検出抵抗３の抵抗値Ｒｓを設定すればよい。たとえばＫ＝１００の場合、１００×Ｒｄｍ＝Ｒｄｓ＋Ｒｓを満たすように抵抗値Ｒｓを設定すればよい。これにより、センス比はフラットとなる。

＜第１実施形態のまとめ＞
上記したように、半導体素子２は、低電位側の主電極であるソース電極３１０が分離されて、電流Ｉｏｕｔが流れるメイン素子２ｍと、電流Ｉｓが流れる電流検出用のセンス素子２ｓに区画されている。メイン素子２ｍのソース電極３１０ｍとセンス素子２ｓのソース電極３１０ｓとの間隔Ｄｓは、配線３１の最小間隔Ｄｍｉｎよりも広くされている。間隔Ｄｓが広いため、センス素子２ｓに流れる電流のダミーセル３５側への広がりにより、ドリフト抵抗Ｒｄｓの値を小さくすることができる。Ｒｄｓを小さくすることで、仮想センス比に、負のゲート電圧依存性をもたせることができる。

そして、Ｒｄｍ×Ｋ－Ｒｄｓ＝Ｒｓを満たすように、電流検出抵抗３の抵抗値Ｒｓが設定されている。これにより、ソース電極３１０ｍ，３１０ｓ間に電流検出抵抗３を備えることで生じる正のゲート電圧依存性を、完全に打ち消すことができる。この結果、センス比は、ゲート電圧Ｖｇｓによらず、フラットとなる。したがって、広い電圧範囲で精度良く電流を検出することができる。

Ｒｄｍ×Ｋ－Ｒｄｓ＝Ｒｓを満たすように抵抗値Ｒｓを設定する例を示したが、これに限定されない。間隔Ｄｓ＞最小間隔Ｄｍｉｎを満たすようにソース電極３１０を分離しつつ、下記式を満たす範囲で抵抗値Ｒｓを設定すればよい。
（数３）０≦｜Ｒｄｍ×Ｋ－（Ｒｄｓ＋Ｒｓ）｜＜Ｒｄｍ×Ｋ－Ｒｄｓ

間隔Ｄｓを広くすることで、ドリフト抵抗Ｒｄｓを小さくし、仮想センス比に負のゲート電圧依存性をもたせることができる。そして、（Ｒｄｓ＋Ｒｓ）の値がＲｄｍ×Ｋに近づくように抵抗値Ｒｓを設定することで、センス比をフラットに近づけることができる。したがって、センス比のゲート電圧依存性を抑制することができる。たとえば上記数式３を満たす範囲内であれば、センス比に正または負の所定のゲート電圧依存性を意図的にもたせることもできる。

ドリフト抵抗Ｒｄｓを小さくすることで、差分（Ｒｄｍ×Ｋ－Ｒｄｓ）が大きくなるため、抵抗値Ｒｓとして大きい値を設定することが可能となる。よって、電流検出抵抗３の体格、ひいては負荷駆動装置１の体格の増大を抑制しつつ、センス比のゲート電圧依存性を抑制することができる。

図１４は、間隔Ｄｓと仮想センス比との関係を示すシミュレーション結果である。このシミュレーションでは、セルピッチを１μｍ、ブレークダウン電圧ＢＶＤＳを４０Ｖとした。図示を省略するが、実測データも同様の傾向を示した。縦軸の仮想センス比とは、ゲート電圧Ｖｇｓ＝１５Ｖにおける仮想センス比を基準とした、ゲート電圧Ｖｇｓ＝５Ｖにおける仮想センス比、すなわち変化率を示している。

図１４において、間隔Ｄｓと変化率との関係は、６μｍで１％、８μｍで２％、２０μｍで７％、３５μｍで１４％、７５μｍで１６％である。図１４の結果より、間隔Ｄｓを、セルピッチの１０倍以上、より好ましくは２０倍以上（この場合、２０μｍ以上）にするとよい。これにより、センス素子２ｓに流れる電流の広がりを確保し、ドリフト抵抗Ｒｄｓを小さくして、仮想センス比の変化率を大きくすることができる。

また、間隔Ｄｓをセルピッチの１００倍以下、より好ましくは５０倍以下（この場合、５０μｍ以下）にするとよい。これにより、メイン素子２ｍとセンス素子２ｓとが離れすぎて特性にずれが生じる、すなわち電流検出精度が低下するのを抑制することができる。これ以上間隔Ｄｓを広くしても、仮想センス比の変化率はほとんど変化しない。変化率はほぼ飽和している。よって、所定間隔以下にすることで、分離領域３２による半導体チップ２０の面積ロスを抑制することができる。

（第２実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。

＜負荷駆動装置の回路構成＞
先ず、図１５に基づき、本実施形態の負荷駆動装置１の回路構成について説明する。図１５は、図２に対応している。図１５に示すセンス素子２ｓａは先行実施形態のセンス素子２ｓに対応し、電流検出抵抗３ａは電流検出抵抗３に対応している。電流Ｉｓａは、電流Ｉｓに対応している。

図１５に示すように、本実施形態の負荷駆動装置１は、先行実施形態に対して、センス素子２ｓｂと、電流検出抵抗３ｂと、電流検出端子６ｆと、フィードバック回路７と、マイコン８をさらに備えている。

半導体素子２は、２つのセンス素子２ｓａ，２ｓｂを有している。センス素子２ｓａが第１センス素子に相当し、センス素子２ｓｂが第２センス素子に相当する。センス素子２ｓｂは、メイン素子２ｍ及びセンス素子２ｓａと同一の半導体基板に形成され、メイン素子２ｍ及びセンス素子２ｓａと同一構造をなしている。センス素子２ｓｂは、メイン素子２ｍ及びセンス素子２ｓａに並列接続されている。センス素子２ｓｂは、センス素子２ｓｂに流れる電流Ｉｓｂとメイン素子２ｍに流れる電流Ｉｏｕｔとの比、すなわちセンス比Ｂ（＝Ｉｏｕｔ／Ｉｓｂ）が所定の電流比となるように設計されている。先行実施形態に示したセンス比、すなわちセンス素子２ｓａとメイン素子２ｍとのセンス比を、本実施形態ではセンス比Ａと示す。

センス素子２ｓｂのゲート電極も、ゲート端子２ｇに接続されている。よって、センス素子２ｓｂも、メイン素子２ｍ及びセンス素子２ｓと同じタイミングでオンオフ駆動する。センス素子２ｓｂのドレイン電極も、電源端子６ａに接続されている。センス素子２ｓｂのソース電極は、フィードバック回路７のスイッチ７ｂを介して電流検出端子６ｆに接続されている。電流検出端子６ｆとグランド（ＧＮＤ）との間に、電流検出抵抗３ｂが設けられている。

フィードバック回路７は、メイン素子２ｍのソース電極の電位とセンス素子２ｓｂのソース電極の電位を揃えるように動作する。フィードバック回路７は、オペアンプ７ａと、スイッチ７ｂを有している。オペアンプ７ａは、たとえば電源電圧ＶＣＣが供給されて動作する。オペアンプ７ａの入力端子のひとつには、センス素子２ｓｂのソース電極が接続されている。入力端子の他のひとつには、メイン素子２ｍのソース電極が接続されている。オペアンプ７ａの出力端子は、スイッチ７ｂに接続されている。

スイッチ７ｂは、センス素子２ｓｂと電流検出端子６ｆの間に設けられている。本実施形態では、スイッチ７ｂとしてｎｐｎ型のバイポーラトランジスタを採用している。オペアンプ７ａの出力端子は、スイッチ７ｂのベース電極に接続されている。スイッチ７ｂのコレクタ電極はセンス素子２ｓｂのソース電極に接続され、エミッタ電極は電流検出端子６ｆに接続されている。電流検出抵抗３ｂ、電流検出端子６ｆ、及びフィードバック回路７は、ＩＣチップ１１に形成されている。

センス素子２ｓｂは、オペアンプ７ａを含むフィードバック回路７を用いるため、センス素子２ｓａによる電流検出方式のほうが応答性に優れる。センス素子２ｓｂは、小電流域～中電流域に用いられ、センス素子２ｓａは大電流域に用いられる。

マイコン８（マイクロコンピュータ）の出力端子のひとつは、入力端子６ｃに接続されている。マイコン８は、たとえば図示しない上位ＥＣＵやセンサから取得した情報に基づいて、駆動指令ＩＮを生成する。マイコン８は、駆動指令ＩＮとしてＰＷＭ信号を出力する。マイコン８は、半導体素子２及びＩＣチップ１１とは別の半導体チップとして構成されている。

＜半導体素子＞
次に、図１６に基づき、半導体素子２について説明する。図１６に示すセンス素子２ｓａは先行実施形態のセンス素子２ｓに対応し、ソース電極３１０ｓａはソース電極３１０ｓに対応している。センスソースパッド３１１ｓａは、センスソースパッド３１１ｓに対応し、センスソースパターン３１２ｓａは、センスソースパターン３１２ｓに対応している。分離領域３２ａは、分離領域３２に対応している。間隔Ｄｓａは、間隔Ｄｓに対応している。

図１６に示すように、本実施形態の半導体素子２は、先行実施形態に対して、センス素子２ｓｂが追加されている。基本構造は、先行実施形態と同じである。ソース電極３１０は、メイン素子２ｍと、センス素子２ｓａと、センス素子２ｓｂとで分離されている。ソース電極３１０が分離されて、半導体素子２（ＭＯＳＦＥＴ）が、メイン素子２ｍと、センス素子２ｓａと、センス素子２ｓｂに区画されている。ソース電極３１０は、ソース電極３１０ｓｂをさらに有している。ソース電極３１０ｍとソース電極３１０ｓｂとの間は、ソース電極３１０が設けられておらず、ソース電極３１０ｍ，３１０ｓｂを分離する分離領域３２ｂとなっている。

ソース電極３１０ｍ，３１０ｓａ，３１０ｓｂにより、メイン素子２ｍ、センス素子２ｓａ、センス素子２ｓｂが規定されている。Ｚ方向からの平面視において、ソース電極３１０ｓｂと重なる部分がセンス素子２ｓｂのセルである。メイン素子２ｍとセンス素子２ｓｂとは、ソース電極３１０ｍ，３１０ｓｂの面積がセンス比Ｂに対応する比となるように設計されている。ソース電極３１０ｓａ，３１０ｓｂの大きさの関係は特に限定されない。互いに異なる面積としてもよい。本実施形態では、同一形状及び同一面積とされている。すなわち、センス素子２ｓａ，２ｓｂが同じ形状及び同じ面積とされている。先行実施形態同様、Ｘ方向を長手方向とする平面略矩形状をなしている。

ソース電極３１０ｍは、センス素子２ｓａ，２ｓｂに対応する２つの切り欠き部を有している。センス素子２ｓａに対応する切り欠き部は、先行実施形態と同じである。この切り欠き部は、分離領域３２ａをなしている。Ｘ方向及びＹ方向のそれぞれにおいて、ソース電極３１０ｍ，３１０ｓａの間隔がＤｓａとされている。また、センスソースパターン３１２ｓとソース電極３１０ｍとの間隔が、配線３１の最小間隔Ｄｍｉｎとされている。

センス素子２ｓｂに対応する切り欠き部も、センス素子２ｓａ同様、センス素子２ｓｂを収容する平面略矩形状の幅広部と、幅広部の分離領域３２ｂをなす部分に連なる幅狭部を有している。幅狭部は、幅広部よりも幅が狭くされている。間隔Ｄｓｂは、ソース電極３１０ｍ，３１０ｓｂ間の最小の間隔である。少なくともトレンチ２５の並び方向であるＹ方向において、ソース電極３１０ｍ，３１０ｓｂの対向距離を間隔Ｄｓｂとすればよい。本実施形態では、Ｘ方向及びＹ方向のそれぞれにおいて間隔Ｄｓｂとされている。間隔Ｄｓｂは、間隔Ｄｓａよりも狭くされている。さらに間隔Ｄｓｂは、配線３１の最小間隔Ｄｍｉｎに一致している。

幅広部において、センス素子２ｓｂを取り囲む部分が、上記した分離領域３２ｂをなしている。本実施形態では、センスソースパターン３１２ｓｂとソース電極３１０ｍとの間隔が配線３１の最小間隔Ｄｍｉｎとなるように、幅狭部の幅が設定されている。なお、幅狭部を有さず、幅が一定の切り欠き部を設けてもよい。

ソース電極３１０ｓｂも、ソース電極３１０ｓｂの直下に位置するソース領域２６及びボディコンタクト領域２７に接続されている。ソース電極３１０ｓｂは、保護膜によって覆われている。分離領域３２ｂにおいて、ソース領域２６及びボディコンタクト領域２７は、ソース電極３１０に接続されておらず、保護膜によって覆われている。

パッド３１１は、センス素子２ｓｂ用のセンスソースパッド３１１ｓｂをさらに有している。ゲートパッド３１１ｇ、センスソースパッド３１１ｓａ、センスソースパッド３１１ｓｂ、ケルビンソースパッド３１１ｋの順に、Ｘ方向並んで配置されている。

引き出しパターン３１２は、センスソースパターン３１２ｓｂをさらに有している。センスソースパッド３１１ｓｂは、センスソースパターン３１２ｓｂを介して、ソース電極３１０ｓｂに接続されている。センスソースパッド３１１ｓｂは、ボンディングワイヤ１３を介して、フィードバック回路７のオペアンプ７ａの入力端子及びスイッチ７ｂのコレクタ電極に電気的に接続されている。

＜第２実施形態のまとめ＞
２つのセンス素子２ｓａ，２ｓｂを備える構成において、間隔Ｄｓａ，Ｄｓｂを揃えるのではなく、間隔Ｄｓｂに対して間隔Ｄｓａを意図的に広くしている。たとえば、間隔Ｄｓａが５０μｍ、間隔Ｄｓｂが５μｍとなっている。よって、センス素子２ｓａに流れる電流のダミーセル３５側への広がりにより、ドリフト抵抗Ｒｄｓの値を小さくすることができる。Ｒｄｓを小さくすることで、仮想センス比に、負のゲート電圧依存性をもたせることができる。

そして、先行実施形態同様、Ｒｄｍ×Ｋ－Ｒｄｓ＝Ｒｓを満たすように、電流検出抵抗３の抵抗値Ｒｓが設定されている。これにより、ソース電極３１０ｍ，３１０ｓａ間に電流検出抵抗３ａを備えることで生じる正のゲート電圧依存性を、完全に打ち消すことができる。この結果、センス比Ａは、ゲート電圧Ｖｇｓによらず、フラットとなる。したがって、広い電圧範囲で精度良く電流を検出することができる。

Ｒｄｍ×Ｋ－Ｒｄｓ＝Ｒｓを満たすように抵抗値Ｒｓを設定する例を示したが、これに限定されない。間隔Ｄｓａ＞最小間隔Ｄｍｉｎを満たすようにソース電極３１０を分離しつつ、上記した数式３を満たす範囲で抵抗値Ｒｓを設定すればよい。

間隔Ｄｓａを広くすることで、ドリフト抵抗Ｒｄｓを小さくし、仮想センス比に負のゲート電圧依存性をもたせることができる。そして、（Ｒｄｓ＋Ｒｓ）の値がＲｄｍ×Ｋに近づくように抵抗値Ｒｓを設定することで、センス比Ａをフラットに近づけることができる。したがって、センス比Ａのゲート電圧依存性を抑制することができる。たとえば上記数式３を満たす範囲内であれば、センス比Ａに正または負の所定のゲート電圧依存性を意図的にもたせることもできる。

ドリフト抵抗Ｒｄｓを小さくすることで、差分（Ｒｄｍ×Ｋ－Ｒｄｓ）が大きくなるため、抵抗値Ｒｓとして大きい値を設定することが可能となる。よって、電流検出抵抗３ａの体格、ひいては負荷駆動装置１の体格の増大を抑制しつつ、センス比Ａのゲート電圧依存性を抑制することができる。

先行実施形態に記載した好ましい間隔Ｄｓを、本実施形態に記載の間隔Ｄｓａに適用することができる。

フィードバック回路７により、センス素子２ｓｂのソース電極３１０ｓｂの電位は、メイン素子２ｍのソース電極３１０ｍの電位とほぼ等しくされる。このため、センス比Ｂは、先行実施形態に記載の仮想的なセンス比と同じ振る舞いを示す。間隔Ｄｓｂを広くすると、センス比Ｂは、負のゲート電圧依存性をもつこととなる。したがって、間隔Ｄｓｂは狭いほうが好ましい。本実施形態では、２つのセンス素子２ｓａ，２ｓｂを備える構成において、間隔Ｄｓａ，Ｄｓｂを揃えるのではなく、間隔Ｄｓａに対して間隔Ｄｓｂを意図的に狭くしている。これにより、センス比Ａのゲート電圧依存性を抑制しつつ、センス比Ｂ側の検出精度低下を抑制することができる。特に本実施形態では、間隔Ｄｓｂ＝最小間隔Ｄｍｉｎとしている。このため、センス比Ｂがゲート電圧依存性をほとんどもたない。これにより、より高精度な電流検出が可能となる。

なお、本実施形態において、センス素子２ｓａは、先行実施形態のセンス素子２ｓと同様の構成となっている。よって、先行実施形態に記載の効果を奏することができる。具体的には、間隔Ｄｓａ＞最小間隔Ｄｍｉｎを満たし、且つ、上記した数式３を満たすように、電流検出抵抗３ａの抵抗値Ｒｓが設定されている。これにより、センス比のゲート電圧依存性を抑制することができる。間隔Ｄｓａ＞最小間隔Ｄｍｉｎとすることで、電流検出抵抗３の体格、ひいては負荷駆動装置１の体格の増大を抑制しつつ、センス比のゲート電圧依存性を抑制することができる。

（他の実施形態）
この明細書及び図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された部品及び／又は要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品及び／又は要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品及び／又は要素の置き換え、又は組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。

明細書及び図面等における開示は、請求の範囲の記載によって限定されない。明細書及び図面等における開示は、請求の範囲に記載された技術的思想を包含し、さらに請求の範囲に記載された技術的思想より多様で広範な技術的思想に及んでいる。よって、請求の範囲の記載に拘束されることなく、明細書及び図面等の開示から、多様な技術的思想を抽出することができる。

検出回路４、駆動回路５、フィードバック回路７、及びマイコン８は、少なくともひとつのコンピュータを含む制御システムによって提供される。制御システムは、ハードウェアである少なくともひとつのプロセッサ（ハードウェアプロセッサ）を含む。ハードウェアプロセッサは、下記（ｉ）、（ｉｉ）、又は（ｉｉｉ）により提供することができる。

（ｉ）ハードウェアプロセッサは、ハードウェア論理回路である場合がある。この場合、コンピュータは、プログラムされた多数の論理ユニット（ゲート回路）を含むデジタル回路によって提供される。デジタル回路は、プログラム及び／又はデータを格納したメモリを備える場合がある。コンピュータは、アナログ回路によって提供される場合がある。コンピュータは、デジタル回路とアナログ回路との組み合わせによって提供される場合がある。

（ｉｉ）ハードウェアプロセッサは、少なくともひとつのメモリに格納されたプログラムを実行する少なくともひとつのプロセッサコアである場合がある。この場合、コンピュータは、少なくともひとつのメモリと、少なくともひとつのプロセッサコアとによって提供される。プロセッサコアは、たとえばＣＰＵと称される。メモリは、記憶媒体とも称される。メモリは、プロセッサによって読み取り可能な「プログラム及び／又はデータ」を非一時的に格納する非遷移的かつ実体的な記憶媒体である。

（ｉｉｉ）ハードウェアプロセッサは、上記（ｉ）と上記（ｉｉ）との組み合わせである場合がある。（ｉ）と（ｉｉ）とは、異なるチップの上、又は共通のチップの上に配置される。

すなわち、検出回路４、駆動回路５、フィードバック回路７、及びマイコン８が提供する手段及び／又は機能は、ハードウェアのみ、ソフトウェアのみ、又はそれらの組み合わせにより提供することができる。

半導体素子２として、ＭＯＳＦＥＴの例を示したが、これに限定されない。他のゲート駆動形のスイッチング素子、たとえばＩＧＢＴにも適用することができる。

１…負荷駆動装置、２…半導体素子、２ｇ…ゲート端子、２ｍ…メイン素子、２ｓ，２ｓａ，２ｓｂ…センス素子、３，３ａ，３ｂ…電流検出抵抗、４…検出回路、４ａ，４ｂ…スイッチ、４ｃ…定電流源、４ｄ…抵抗、４ｅ…コンパレータ、５…駆動回路、５ａ…昇圧回路、５ｂ…ゲートドライバ、６ａ…電源端子、６ｂ…出力端子、６ｃ…入力端子、６ｄ…グランド端子、６ｅ…電源ライン、６ｆ…電流検出端子、７…フィードバック回路、７ａ…オペアンプ、７ｂ…スイッチ、８…マイコン、１０…ヒートシンク、１０ａ…一面、１１…ＩＣチップ、１２…リード、１３，１４…ボンディングワイヤ、２０…半導体チップ、２１…半導体基板、２２…ドレイン電極、２３…エピタキシャル層、２４…ボディ領域、２５…トレンチ、２６…ソース領域、２７…ボディコンタクト領域、２８…ゲート絶縁膜、２９…ゲート電極、３０…層間絶縁膜、３１…配線、３１０，３１０ｍ，３１０ｓ，３１０ｓａ，３１０ｓｂ…ソース電極、３１１…パッド、３１１ｇ…ゲートパッド、３１１ｋ…ケルビンソースパッド、３１１ｓ，３１１ｓａ，３１１ｓｂ…センスソースパッド、３１２…引き出しパターン、３１２ｇ…ゲートパターン、３１２ｋ…ケルビンソースパターン、３１２ｓ，３１２ｓａ，３１２ｓｂ…センスソースパターン、３２，３２ａ，３２ｂ…分離領域、３３…内周セル、３４…外周セル、３５…ダミーセル、８０…負荷

Claims (5)

1. 半導体基板（２１）の一面側に設けられた高電位側の第１主電極（２２）と、前記一面とは反対の裏面側に設けられた低電位側の第２主電極（３１０）と、を有し、前記第２主電極の分離により、オンすることで負荷（８０）に電力を供給するメイン素子（２ｍ）と、電流検出用のセンス素子（２ｓ，２ｓａ）とに区画された半導体素子（２）と、
   前記センス素子に直列接続され、前記センス素子の前記第２主電極と前記メイン素子の前記第２主電極との間に設けられた電流検出抵抗（３，３ａ）と、
   を備え、
   前記メイン素子と前記センス素子との前記第２主電極の間隔が、前記第２主電極を含む前記裏面側の配線（３１）の最小間隔よりも広くされ、
   前記センス素子の面積を基準とするドリフト抵抗の値を前記メイン素子においてＲｄｍ、前記センス素子においてＲｄｓとし、前記センス素子と前記メイン素子とのセンス比をＫとすると、下記式を満たすように前記電流検出抵抗の抵抗値Ｒｓが設定されている負荷駆動装置。
   ０≦｜Ｒｄｍ×Ｋ－（Ｒｄｓ＋Ｒｓ）｜＜Ｒｄｍ×Ｋ－Ｒｄｓ
2. 下記式を満たすように、前記抵抗値Ｒｓが設定されている請求項１に記載の負荷駆動装置。
   Ｒｄｍ×Ｋ－Ｒｄｓ＝Ｒｓ
3. 前記半導体素子において、前記第２主電極の分離により、前記メイン素子と、前記センス素子である第１センス素子と、電流検出用の第２センス素子（２ｓｂ）とに区画されており、
   オペアンプ（７ａ）を含み、前記第２主電極の電位を前記メイン素子と前記第２センス素子とで揃えるフィードバック回路（７）をさらに備え、
   前記メイン素子と前記第１センス素子との前記第２主電極の間隔が、前記メイン素子と前記第２センス素子との前記第２主電極の間隔よりも広くされている請求項１又は請求項２に記載の負荷駆動装置。
4. 半導体基板（２１）の一面側に設けられた高電位側の第１主電極（２２）と、前記一面とは反対の裏面側に設けられた低電位側の第２主電極（３１０）と、を有し、前記第２主電極の分離により、オンすることで負荷（８０）に電力を供給するメイン素子（２ｍ）と、電流検出用の第１センス素子（２ｓａ）と、電流検出用の第２センス素子（２ｓｂ）とに区画された半導体素子（２）と、
   前記第１センス素子に直列接続され、前記第１センス素子の前記第２主電極と前記メイン素子の前記第２主電極との間に設けられた電流検出抵抗（３ａ）と、
   オペアンプ（７ａ）を含み、前記第２主電極の電位を前記メイン素子と前記第２センス素子とで揃えるフィードバック回路（７）と、
   を備え、
   前記メイン素子と前記第１センス素子との前記第２主電極の間隔が、前記メイン素子と前記第２センス素子との前記第２主電極の間隔よりも広くされ、
   前記第１センス素子の面積を基準とするドリフト抵抗の値を前記メイン素子においてＲｄｍ、前記第１センス素子においてＲｄｓとし、第１センス素子と前記メイン素子とのセンス比をＫとすると、下記式を満たすように前記電流検出抵抗の抵抗値Ｒｓが設定されている負荷駆動装置。
   ０≦｜Ｒｄｍ×Ｋ－（Ｒｄｓ＋Ｒｓ）｜＜Ｒｄｍ×Ｋ－Ｒｄｓ
5. 下記式を満たすように、前記抵抗値Ｒｓが設定されている請求項４に記載の負荷駆動装置。
   Ｒｄｍ×Ｋ－Ｒｄｓ＝Ｒｓ

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