JP7619229B2

JP7619229B2 - 半導体装置

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Publication number: JP7619229B2
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Inventors: 征典宮田; 浩一村川
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Description

本発明は、メイン素子が形成されたメイン領域およびセンス素子が形成されたセンス領域を有する半導体装置に関するものである。

従来より、メイン素子が形成されたメイン領域およびセンス素子が形成されたセンス領域を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、メイン素子およびセンス素子として、ゲート構造やエミッタ領域等を有する同じ構成のＩＧＢＴ（Insulated Gate Bipolar Transistorの略）素子が形成されている。また、メイン素子およびセンス素子（すなわち、メイン領域およびセンス領域）は、所定の面積比となるように形成されている。

このような半導体装置は、センス素子に検出抵抗が直列に接続され、検出抵抗の両端電圧を検出電圧としてメイン素子に流れるメイン電流が形成される。すなわち、まず、センス素子に流れるセンス電流が検出電圧に基づいて導出される。また、メイン素子に流れる電流およびセンス素子に流れる電流は、メイン素子とセンス素子の面積比に依存する。このため、メイン素子に流れるメイン電流は、センス素子に流れるセンス電流（すなわち、検出電圧）、およびメイン素子とセンス素子との面積比によって導出される。

特許第４７７０１１９号公報

ところで、上記のような半導体装置では、検出電圧に基づいて半導体装置の状態判定も行われる。具体的には、半導体装置は、通常状態の電流に基づく検出電圧が所定の通常閾値未満である場合に通常動作が行われていると判定される。また、半導体装置は、過渡状態の電流に基づく検出電圧が所定の過渡閾値以上である場合に短絡動作が発生していると判定される。このため、上記のような半導体装置では、通常状態の電流が流れている際に過渡状態であると誤判定されることが抑制され、過渡状態の電流が流れている際に過渡状態でないと誤判定されないようにすることが好ましい。したがって、上記のような半導体装置では、通常状態の検出電圧および過渡状態の検出電圧が大きくなるようにすることが好ましい。

この場合、上記のような半導体装置では、センス素子に検出抵抗が接続されるため、実際のセンス素子のゲート－エミッタ間電圧は、メイン素子のゲート－エミッタ間電圧よりも低くなる。このため、メイン素子およびセンス素子の飽和電流密度を高くすることにより、検出電圧大きくすることが考えられる。しかしながら、メイン素子およびセンス素子の飽和電流密度を共に高くして検出電圧が大きくなるようにすると、メイン素子の短絡耐量が低下する可能性が高くなる。

本発明は上記点に鑑み、メイン素子の短絡耐量が低下することと抑制しつつ、誤判定することを抑制できる半導体装置を提供する。

上記目的を達成するための請求項１は、メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、センス素子に検出抵抗（Ｒ）が接続されると共に検出抵抗で発生する電圧に基づいてメイン素子に流れるメイン電流が検出される半導体装置であって、メイン素子およびセンス素子は、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（１６）と、第１不純物領域とドリフト層との間に挟まれたベース層の表面に配置されたゲート絶縁膜（１４）と、ゲート絶縁膜上に配置されたゲート電極（１５）と、ドリフト層を挟んでベース層と反対側に形成された第２不純物領域（２１）と、第１不純物領域およびベース層と電気的に接続される第１電極（１９）と、第２不純物領域と電気的に接続される第２電極（２２）と、を備えている。そして、センス素子およびメイン素子のゲート電極は、外部回路と接続される共通のパッド（１ｃ）と接続されており、センス素子は、検出抵抗が接続されていない状態でのセンス飽和電流密度がメイン素子のメイン飽和電流密度より高くなる構成とされていると共に、検出抵抗が接続されている状態でのセンス飽和電流密度がメイン素子のメイン飽和電流密度より低くなる構成とされている。

これによれば、検出抵抗が接続されていない状態でのセンス飽和電流密度がメイン飽和電流密度より高くされている。このため、メイン飽和電流密度を高くし過ぎずにセンス飽和電流密度を高くでき、メイン素子の短絡耐量が低下することを抑制しつつ、通常判定および過渡判定が可能な範囲を広くでき、誤判定することを抑制できる。また、検出抵抗が接続されている状態でのセンス飽和電流密度がメイン飽和電流密度より低くされているため、実際の使用状況下で誤判定することを抑制できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の平面図である。図１中のII－II線に沿った断面図である。図１中のIII－III線に沿った断面図である。メイン素子の平面図である。センス素子の平面図である。メイン電流を測定する際の回路構成を示す図である。定常状態の検出電圧と過渡状態の検出電圧との関係を示す図である。検出抵抗の抵抗値と飽和電流密度との関係を示す図である。ゲート－エミッタ間電圧と飽和電流密度との関係を示す図である。定常状態の検出電圧と過渡状態の検出電圧との関係を示す図である。検出抵抗の抵抗値とセンス飽和電流密度との関係を示す図である。過渡状態の検出電圧とセンス飽和電流密度との関係を示す図である。ゲート－エミッタ間電圧と飽和電流密度との関係を示す図である。過渡状態での検出電圧と、センス飽和電流密度に対するメイン飽和電流密度の比を示す図である。第２実施形態におけるメイン素子の断面図である。第３実施形態におけるセンス素子の平面図である。第４実施形態におけるセンス素子の断面図である。第５実施形態におけるセンス素子の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。

本実施形態の半導体装置は、図１に示されるように、平面形状が矩形状とされており、メイン素子Ｍｅが形成されるメイン領域Ｒｍ、センス素子Ｓｅが形成されるセンス領域Ｒｓ、および周辺領域Ｒｐを有している。そして、周辺領域Ｒｐには、複数のパッド１が半導体装置の外形における１辺に沿って並べて配置されている。本実施形態では、後述するように、パッド１は、ケルビンエミッタパッド１ａ、センスエミッタパッド１ｂ、ゲートパッド１ｃ等を有する構成とされている。そして、センス領域Ｒｓは、センスエミッタパッド１ｂとゲートパッド１ｃとの間に配置されている。言い換えると、センス領域Ｒｓは、ゲートパッド１ｃの近傍に配置されており、メイン領域Ｒｍよりもゲートパッド１ｃとの間隔が短くなる位置に形成されている。以下、メイン領域Ｒｍおよびセンス領域Ｒｓの構成について、図２～図５を参照しつつ説明する。

なお、本実施形態のメイン素子Ｍｅおよびセンス素子Ｓｅは、具体的には後述するが、基本的な構成要素は同じとされている。また、メイン素子Ｍｅおよびセンス素子Ｓｅは、所定の面積比（例えば、５０００：１）となるように形成されている。そして、本実施形態の半導体装置は、センス素子Ｓｅに流れるセンス電流および面積比によってメイン素子Ｍｅに流れるメイン電流が検出（すなわち、導出）される。

半導体装置は、半導体基板１０を用いて構成されている。半導体基板１０は、Ｎ^－型のドリフト層１１を有しており、ドリフト層１１上に、比較的不純物濃度が低く設定されたＰ型のベース層１２が配置されている。以下、半導体基板１０のうちのベース層１２側の面を半導体基板１０の一面１０ａとし、半導体基板１０のうちのドリフト層１１側の面を他面１０ｂとして説明する。

半導体基板１０には、一面１０ａ側からベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。なお、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図２および図３中紙面奥行き方向）を長手方向とし、各トレンチ１３が等間隔にストライプ状となるように延設されている。

ここで、本実施形態のトレンチ１３は、長手方向と交差する方向に隣合うトレンチ１３の中心間の間隔をセルピッチｄｍ、ｄｓとすると、センス素子Ｓｅのセルピッチｄｓがメイン素子Ｍｅのセルピッチｄｍより狭くされている。

各トレンチ１３内は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４の上に形成されたポリシリコン等により構成されるゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。そして、本実施形態では、メイン素子Ｍｅのゲート電極１５とセンス素子Ｓｅのゲート電極１５とは、詳細は省略するが、周辺領域Ｒｐに形成されるゲート配線を介して共通のゲートパッド１ｃと接続されている。そして、メイン素子Ｍｅのゲート電極１５とセンス素子Ｓｅのゲート電極１５とは、共通のゲートパッド１ｃを介して共通の駆動回路と接続される。なお、本実施形態では、トレンチ１３の壁面のうちのベース層１２を露出させる部分が、後述するエミッタ領域１６とドリフト層１１との間に配置されたベース層１２の表面に相当する。

ベース層１２の表層部には、図２～図５に示されるように、Ｎ^＋型のエミッタ領域１６およびＰ^＋型のコンタクト領域１７が形成されている。具体的には、エミッタ領域１６は、ドリフト層１１よりも高不純物濃度で構成され、コンタクト領域１７は、ベース層１２よりも高不純物濃度で構成されている。そして、本実施形態では、エミッタ領域１６およびコンタクト領域１７は、トレンチ１３の長手方向に沿って交互に形成されている。

なお、図４および図５では、後述する層間絶縁膜１８や上部電極１９を省略して示している。また、本実施形態では、エミッタ領域１６およびコンタクト領域１７は、トレンチ１３の長手方向に沿った長さが同じとされている。つまり、半導体基板１０の一面１０ａから露出するエミッタ領域１６およびコンタクト領域１７の比率は、１：１とされている。そして、本実施形態では、エミッタ領域１６が第１不純物領域に相当している。

ベース層１２（すなわち、半導体基板１０の一面１０ａ）上にはＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８には、エミッタ領域１６およびコンタクト領域１７を露出させるコンタクトホール１８ａが形成されている。

層間絶縁膜１８上には上部電極１９が形成されている。そして、この上部電極１９は、コンタクトホール１８ａを介してエミッタ領域１６およびコンタクト領域１７と電気的に接続されている。なお、本実施形態では、上部電極１９が第１電極に相当する。

ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２０が形成されている。このＦＳ層２０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入される正孔の注入量を制御するために備えてある。

そして、ＦＳ層２０を挟んでドリフト層１１と反対側には、ｐ型のコレクタ層２１が形成されている。コレクタ層２１上（すなわち、半導体基板１０の他面１０ｂ）には下部電極２２が形成されている。なお、本実施形態では、コレクタ層２１が第２不純物領域に相当し、下部電極２２が第２電極に相当している。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ^－型、Ｎ^＋型が第１導電型に相当し、Ｐ型、Ｐ^＋型が第２導電型に相当している。そして、このような半導体装置では、上記のように、コレクタ層２１、ＦＳ層２０、ドリフト層１１、ベース層１２、エミッタ領域１６、コンタクト領域１７等を含んで半導体基板１０が構成されている。

次に、このような半導体装置の作動および効果について説明する。

このような半導体装置は、上部電極１９に下部電極２２より低い電圧が印加されると共に、ゲート電極１５に絶縁ゲート構造における閾値電圧以上の電圧が印加されると、ベース層１２のうちのトレンチ１３と接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２１から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。

そして、このような半導体装置におけるメイン素子Ｍｅのメイン電流は、図６のような回路構成を用いて導出される。具体的には、この回路構成では、ゲートパッド１ｃに調整抵抗３１を介して、外部回路としての駆動回路３２が接続されている。また、センス素子Ｓｅの上部電極１９と接続されるセンスエミッタパッド１ｂとケルビンエミッタパッド１ａとの間には、外付けの検出抵抗Ｒが接続されている。なお、図６中の抵抗３３、３４は、ゲート配線等の寄生抵抗を示している。

そして、メイン素子Ｍｅに流れるメイン電流は、次のように検出される。すなわち、半導体装置では、検出抵抗Ｒに流れる電流とセンス素子Ｓｅに流れるセンス電流とが等しいため、検出抵抗Ｒの両端電圧である検出電圧Ｖｓｅに基づき、センス素子Ｓｅに流れるセンス電流が検出される。また、メイン素子Ｍｅとセンス素子Ｓｅとが所定の面積比で形成されており、メイン素子Ｍｅに流れるメイン電流およびセンス素子Ｓｅに流れるセンス電流は、面積比に比例する。したがって、メイン素子Ｍｅに流れるメイン電流は、センス電流（すなわち、検出電圧Ｖｓｅ）と面積比とに基づいて導出される。

また、このような半導体装置では、検出電圧Ｖｓｅに基づき、半導体装置の通常動作判定、および半導体装置の過渡状態判定が行われる。詳しくは、半導体装置は、通常動作の電流が流れている際の検出電圧Ｖｓｅが所定の通常閾値未満である場合に通常動作が行われていると判定される。また、半導体装置は、過渡動作の電流が流れている際の検出電圧Ｖｓｅが所定の過渡閾値以上である場合に短絡状態であると判定される。したがって、図７に示されるように、検出電圧Ｖｓｅが成立領域Ａの範囲内にある場合に、通常動作判定および過渡動作判定を共に好適に行うことができる。この場合、誤判定されることを抑制できるように、検出電圧Ｖｓｅが成立領域Ａ内に入る部分を多くすることが好ましい。なお、検出電圧Ｖｓｅは、検出抵抗Ｒの抵抗値を大きくするほど大きくなる。

ここで、上記のように検出抵抗Ｒを配置する場合、センス素子Ｓｅでは、検出電圧Ｖｓｅ分だけゲート－エミッタ間電圧Ｖｇｅが小さくなる。具体的には、図８に示されるように、センス素子Ｓｅは、検出抵抗Ｒの抵抗値を大きくするほど検出電圧Ｖｓｅが大きくなるため、電圧Ｖｇｅが小さくなる。つまり、センス素子Ｓｅのセンス飽和電流密度が小さくなる。

このため、本実施形態では、検出抵抗Ｒが配置されていない状態において、センス素子Ｓｅのセンス飽和電流密度がメイン素子Ｍｅのメイン飽和電流密度より大きくなるようにしている。具体的には、図９に示されるように、飽和電流密度は、セルピッチｄｍ、ｄｓを小さくするほど電流が流れ易くなるため、大きくなる。このため、本実施形態では、センス素子Ｓｅのセルピッチｄｓをメイン素子Ｍｅのセルピッチｄｍより狭くしている。これにより、検出抵抗Ｒが配置されていない状態では、センス素子Ｓｅのセンス飽和電流密度がメイン素子Ｍｅのメイン飽和電流密度よりも大きくなる。したがって、図１０に示されるように、定常状態および過渡状態において、成立領域Ａの範囲に含まれる検出電圧Ｖｓｅを多くできる。なお、図９および図１０中のセルピッチは、基準間隔を基準のセルピッチとし、この基準間隔のセルピッチに対する２／３倍のセルピッチを２／３倍間隔とし、１／２倍のセルピッチを１／２倍間隔として示している。

しかしながら、図１１および図１２に示されるように、検出抵抗Ｒをセンス素子Ｓｅに接続して実際に検出電圧Ｖｓｅを検出する場合、検出抵抗Ｒの抵抗値によっては、センス素子Ｓｅのセンス飽和電流密度がメイン素子Ｍｅのメイン飽和電流密度よりも高くなる場合がある。そして、センス素子Ｓｅのセンス飽和電流密度がメイン素子Ｍｅのメイン飽和電流密度よりも高い状態でメイン電流の導出を行うと、実際にはメイン素子Ｍｅが短絡状態でない場合に短絡状態であると判定する等の誤判定が発生してしまう可能性が高くなる。なお、図１１および図１２では、メイン領域Ｒｍの飽和電流密度を１００Ａ／ｍｍ^２とした場合の結果を示している。また、図１１および図１２中のセルピッチは、図９および図１０と同様に、基準間隔を基準のセルピッチとし、この基準間隔のセルピッチに対する２／３倍のセルピッチを２／３倍間隔とし、１／２倍のセルピッチを１／２倍間隔として示している。

このため、本実施形態では、センス素子Ｓｅに検出抵抗Ｒが接続されている状態においては、センス素子Ｓｅのセンス飽和電流密度がメイン素子Ｍｅのメイン飽和電流密度よりも低くなるようにしている。

具体的には、まず、図１３に示されるように、飽和電流密度は、ゲート－エミッタ間電圧Ｖｇｅが高くなるほど高くなる。そして、センス素子Ｓｅの動作電圧となる電圧Ｖｇｅは、検出抵抗Ｒが接続されているため、メイン素子Ｍｅの動作電圧となる電圧Ｖｇｅより検出電圧Ｖｓｅだけ低い電圧となる。

また、センス素子Ｓｅとメイン素子Ｍｅとの構成が同じであるとした場合、チャネル抵抗の逆数をａとし、ゲート－エミッタ間電圧をＶｇｅとし、閾値電圧をＶｔｈとし、メイン飽和電流密度をＩｍとし、センス飽和電流密度をＩｓとすると、メイン飽和電流密度Ｉｍおよびセンス飽和電流密度Ｉｓは次のように示される。

（数１）Ｉｍ＝ａ（Ｖｇｅ－Ｖｔｈ）^２
（数２）Ｉｓ＝ａ（Ｖｇｅ－Ｖｔｈ－Ｖｓｅ）^２
そして、センス飽和電流密度Ｉｓに対するメイン飽和電流密度Ｉｍの比を電流密度比Ｉｍ／Ｉｓとすると、電流密度比Ｉｍ／Ｉｓは、検出電圧Ｖｓｅとの関係において図１４に示されるようになり、下記数式３で示される。

（数３）Ｉｍ／Ｉｓ＝０．０８２９×（Ｖｓｅ）^２＋０．１９×（Ｖｓｅ）＋１．００５５
このため、センス飽和電流密度Ｉｓを高くしても、電流密度比Ｉｍ／Ｉｓが次式を満たすように半導体装置が構成されれば、検出抵抗Ｒを接続した状態でのセンス飽和電流密度Ｉｓがメイン飽和電流密度Ｉｍより大きくなることを抑制できる。

（数４）Ｉｍ／Ｉｓ≦０．０８２９×（Ｖｓｅ）^２＋０．１９×（Ｖｓｅ）＋１．００５５
以上より、本実施形態では、センス素子Ｓｅは、検出抵抗Ｒが接続されていない状態でのセンス飽和電流密度Ｉｓがメイン飽和電流密度Ｉｍより大きくされており、かつ、検出抵抗Ｒが接続されている状態において、数式４を満たすように形成されている。

なお、図１４は、ゲート－エミッタ間電圧Ｖｇｅを１５Ｖ、閾値電圧Ｖｔｈを６．５Ｖとした場合の結果であるが、各種の条件を変更しても同様の結果となる。また、本実施形態のようにセンス素子Ｓｅのセルピッチｄｓを短くした場合、チャネル抵抗が小さくなるため、チャネル抵抗の逆数であるａが大きくなることでセンス飽和電流密度Ｉｓが大きくなる。

以上説明した本実施形態によれば、半導体装置は、検出抵抗Ｒが接続されていない状態でのセンス飽和電流密度Ｉｓがメイン飽和電流密度Ｉｍより高くされている。このため、メイン飽和電流密度Ｉｍを高くし過ぎずにセンス飽和電流密度Ｉｓを高くでき、メイン素子Ｍｅの短絡耐量が低下することを抑制しつつ、通常判定および過渡判定が可能な範囲を広くでき、誤判定することを抑制できる。

また、半導体装置は、検出抵抗Ｒが接続されている状態でのセンス飽和電流密度Ｉｓがメイン飽和電流密度Ｉｍより低くされている。このため、実際の使用状況下で誤判定することを抑制できる。

（１）本実施形態では、半導体装置は、上記数式４を満たすように構成されている。このため、センス飽和電流密度Ｉｓがメイン飽和電流密度Ｉｍより高くなることを容易に抑制できる。

（２）本実施形態では、半導体装置は、センス素子Ｓｅのセルピッチｄｓがメイン素子Ｍｅのセルピッチｄｍより狭くされている。このため、センス素子Ｓｅのセンス飽和電流密度を容易に高くできる。

（３）本実施形態では、センス領域Ｒｓは、メイン領域Ｒｍよりもゲートパッド１ｃとの間隔が短くなる位置に形成されている。このため、センス素子Ｓｅとゲートパッド１ｃとを繋ぐゲート配線に起因する抵抗３３は、メイン素子Ｍｅとゲートパッド１ｃとを繋ぐゲート配線に起因する抵抗３４より小さくなる。したがって、センス素子Ｓｅのゲート電流が促進されてセンス素子Ｓｅのゲート電極１５が昇圧し易くなり、応答性の向上を図ることができる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、メイン素子Ｍｅの構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置は、図１５に示されるように、メイン領域Ｒｍのトレンチ１３には、ゲート電極１５、またはゲートパッド１ｃと接続されないダミー電極４０が配置されている。つまり、メイン素子Ｍｅは、間引き構造とされている。本実施形態では、メイン領域Ｒｍのトレンチ１３には、トレンチ１３の長手方向と交差するトレンチ１３の配列方向に沿って、ゲート電極１５とダミー電極４０とが交互に配置されている。

そして、センス素子Ｓｅは、上記第１実施形態と同様に、各トレンチ１３にゲート電極１５が配置されている。すなわち、本実施形態の半導体装置では、ＩＧＢＴ素子として機能するゲート構造の割合は、センス素子Ｓｅの方がメイン素子Ｍｅよりも高くなるように構成されている。言い換えると、本実施形態の半導体装置は、センス素子Ｓｅの全体のゲート電極１５のうちのゲートパッド１ｃに接続されるゲート電極１５の割合は、メイン素子Ｍｅの全体のゲート電極１５のうちのゲートパッド１ｃに接続されるゲート電極１５の割合より高くされている。これにより、チャネル抵抗が小さくなるため、センス素子Ｓｅのセンス飽和電流密度Ｉｓを高くできる。但し、センス素子Ｓｅのセンス飽和電流密度Ｉｓは、検出抵抗Ｒが接続されている状態において、メイン素子Ｍｅのメイン飽和電流密度Ｉｍよりも低くなるように調整される。

以上説明した本実施形態によれば、半導体装置は、検出抵抗Ｒが接続されていない状態でのセンス飽和電流密度Ｉｓがメイン飽和電流密度Ｉｍより高くされ、検出抵抗Ｒが接続されている状態でのセンス飽和電流密度Ｉｓがメイン飽和電流密度Ｉｍより低くされている。このため、上記第１実施形態と同様の効果を得ることができる。

（１）本実施形態では、ＩＧＢＴ素子として機能するゲート構造の割合は、センス素子Ｓｅの方がメイン素子Ｍｅよりも高くなるように構成されている。このため、センス素子Ｓｅのセンス飽和電流密度Ｉｓを容易に高くできる。なお、このような構成とする場合、ゲート構造の割合を高くすることでセンス素子Ｓｅのセンス飽和電流密度Ｉｓを高くできる。このため、メイン素子Ｍｅのセルピッチｄｍとセンス素子Ｓｅのセルピッチｄｓとは、同じとされていてもよい。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、センス素子Ｓｅの構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置は、図１６に示されるように、トレンチ１３の長手方向に沿ったエミッタ領域１６の長さにおいて、メイン素子Ｍｅのエミッタ領域１６よりもセンス素子Ｓｅのエミッタ領域１６の方が長くされている。つまり、半導体基板１０の一面１０ａから露出するエミッタ領域１６とコンタクト領域１７との比率は、センス素子Ｓｅの方がエミッタ領域１６の比率が高くされている。なお、本実施形態では、トレンチ１３の長手方向に沿ったコンタクト領域１７の長さは、メイン素子Ｍｅとセンス素子Ｓｅとで同じとされている。

このような半導体装置では、エミッタ領域１６およびコンタクト領域１７が上部電極１９と接続される全体の割合に対するエミッタ領域１６が上部電極１９と接続される割合において、センス素子Ｓｅのエミッタ領域１６が上部電極１９と接続される割合は、メイン素子Ｍｅのエミッタ領域１６が上部電極１９と接続される割合よりも大きくなる。これにより、チャネル抵抗が小さくなるため、センス素子Ｓｅのセンス飽和電流密度Ｉｓを高くできる。但し、センス素子Ｓｅのセンス飽和電流密度Ｉｓは、検出抵抗Ｒが接続されている状態において、メイン素子Ｍｅのメイン飽和電流密度Ｉｍよりも低くなるように調整される。なお、コンタクト領域１７は、ベース層１２と同じ導電型とされており、ベース層１２は、コンタクト領域１７を介して上部電極１９と電気的に接続される。このため、コンタクト領域１７が上部電極１９と接続されるとは、ベース層１２が上部電極１９と接続されるともいえる。

（１）本実施形態では、エミッタ領域１６およびコンタクト領域１７が上部電極１９と接続される全体の割合に対するエミッタ領域１６が上部電極１９と接続される割合において、センス素子Ｓｅのエミッタ領域１６が上部電極１９と接続される割合が、メイン素子Ｍｅのエミッタ領域１６が上部電極１９と接続される割合よりも大きくされている。このため、センス素子Ｓｅのセンス飽和電流密度Ｉｓを容易に高くできる。なお、本実施形態では、センス素子Ｓｅにおけるエミッタ領域１６の長さを長くすることでセンス素子Ｓｅのセンス飽和電流密度Ｉｓを高くできる。このため、メイン領域Ｒｍのセルピッチｄｍとセンス領域Ｒｓのセルピッチｄｓとは、同じとされていてもよい。

（第３実施形態の変形例）
上記第３実施形態では、センス素子Ｓｅのコンタクト領域１７とメイン素子Ｍｅのコンタクト領域１７の長さが同じとされている例について説明した。しかしながら、センス素子Ｓｅのコンタクト領域１７をメイン素子Ｍｅのコンタクト領域１７の長さより短くすることにより、センス素子Ｓｅのエミッタ領域１６の長さがメイン素子Ｍｅのエミッタ領域１６の長さより長くなるようにしてもよい。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、センス素子Ｓｅの構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置は、図１７に示されるように、センス素子Ｓｅのベース層１２は、メイン素子Ｍｅのベース層１２より不純物濃度が低くされたＰ^－型とされている。このような半導体装置では、センス素子Ｓｅの閾値電圧Ｖｔｈがメイン素子Ｍｅの閾値電圧Ｖｔｈより低くなる。このため、センス素子Ｓｅのセンス飽和電流密度Ｉｓを高くできる。但し、センス素子Ｓｅのセンス飽和電流密度Ｉｓは、検出抵抗Ｒが接続されている状態において、メイン素子Ｍｅのメイン飽和電流密度Ｉｍよりも低くなるように調整される。

（１）本実施形態では、センス素子Ｓｅのベース層１２の不純物濃度は、メイン素子Ｍｅのベース層１２の不純物濃度より低くされている。このため、センス素子Ｓｅのセンス飽和電流密度Ｉｓを容易に高くできる。なお、このような構成とする場合、センス素子Ｓｅのベース層１２の不純物濃度を低くすることでセンス素子Ｓｅのセンス飽和電流密度Ｉｓを高くできる。このため、メイン素子Ｍｅのセルピッチｄｍとセンス素子Ｓｅのセルピッチｄｓとは、同じとされていてもよい。

（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対し、センス素子Ｓｅの構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置では、図１８に示されるように、センス素子Ｓｅのゲート絶縁膜１４は、メイン素子Ｍｅのゲート絶縁膜１４よりも薄くされている。このような半導体装置では、センス素子Ｓｅの方がメイン素子Ｍｅより反転層が形成され易くなり、チャネル抵抗が小さくなる。このため、センス素子Ｓｅのセンス飽和電流密度Ｉｓを高くできる。但し、センス素子Ｓｅのセンス飽和電流密度Ｉｓは、検出抵抗Ｒが接続されている状態において、メイン素子Ｍｅのメイン飽和電流密度Ｉｍよりも低くなるように調整される。

（１）本実施形態では、センス素子Ｓｅのゲート絶縁膜１４は、メイン素子Ｍｅのゲート絶縁膜１４より薄くされている。このため、センス素子Ｓｅのセンス飽和電流密度Ｉｓを容易に高くできる。なお、このような構成とする場合、センス素子Ｓｅのゲート絶縁膜１４を薄くすることでセンス素子Ｓｅのセンス飽和電流密度Ｉｓを高くできる。このため、メイン素子Ｍｅのセルピッチｄｍとセンス素子Ｓｅのセルピッチｄｓとは、同じとされていてもよい。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型とした例について説明したが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、上記各実施形態では、コレクタ層２１の代わりにｎ^＋型のドレイン層を備えるＭＯＳＦＥＴが形成されて構成されていてもよい。さらに、上記各実施形態では、トレンチゲート構造ではなく、プレーナゲート構造の半導体素子が形成されていてもよい。

そして、上記各実施形態を組み合わせることもできる。例えば、上記第２実施形態を上記第３～第５実施形態に組み合わせ、ＩＧＢＴ素子として機能するゲート構造の割合は、センス素子Ｓｅの方がメイン素子Ｍｅよりも高くなるように構成されていてもよい。上記第３実施形態を上記第４、第５実施形態に組み合わせ、センス素子Ｓｅのエミッタ領域１６が上部電極１９と接続される割合が、メイン素子Ｍｅのエミッタ領域１６が上部電極１９と接続される割合よりも大きくされていてもよい。上記第４実施形態を上記第５実施形態に組み合わせ、センス素子Ｓｅのベース層１２の不純物濃度がメイン素子Ｍｅのベース層１２の不純物濃度より低くされていてもよい。そして、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよい。

１１ドリフト層
１２ベース層
１４ゲート絶縁膜
１５ゲート電極
１６エミッタ領域（第１不純物領域）
１９上部電極（第１電極）
２１コレクタ層（第２不純物領域）
２２下部電極（第２電極）
Ｍｅメイン素子
Ｓｅセンス素子
Ｒｍメイン領域
Ｒｓセンス領域

Claims

メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、前記センス素子に検出抵抗（Ｒ）が接続されると共に前記検出抵抗で発生する電圧に基づいて前記メイン素子に流れるメイン電流が検出される半導体装置であって、
前記メイン素子および前記センス素子は、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（１６）と、
前記第１不純物領域と前記ドリフト層との間に挟まれた前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成された第２不純物領域（２１）と、
前記第１不純物領域および前記ベース層と電気的に接続される第１電極（１９）と、
前記第２不純物領域と電気的に接続される第２電極（２２）と、を備え、
前記センス素子および前記メイン素子のゲート電極は、外部回路と接続される共通のパッド（１ｃ）と接続されており、
前記センス素子は、前記検出抵抗が接続されていない状態でのセンス飽和電流密度が前記メイン素子のメイン飽和電流密度より高くなる構成とされていると共に、前記検出抵抗が接続されている状態でのセンス飽和電流密度が前記メイン素子のメイン飽和電流密度より低くなる構成とされている半導体装置。
前記検出抵抗が接続されている状態での前記センス素子のセンス飽和電流密度をＩｓとすると共に前記メイン素子のメイン飽和電流密度をＩｍとし、前記検出抵抗の両端電圧をＶｓｅとすると、Ｉｍ／Ｉｓ≦０．０８２９×（Ｖｓｅ）^２＋０．１９１×Ｖｓｅ＋１．０５５を満たしている請求項１に記載の半導体装置。
前記センス素子および前記メイン素子は、それぞれ複数の前記ゲート電極を有しており、
前記センス素子は、隣合う前記ゲート電極の中心間の間隔（ｄｓ）が、前記メイン素子の隣合う前記ゲート電極の中心間の間隔（ｄｍ）より狭くされている請求項１または２に記載の半導体装置。
前記センス素子および前記メイン素子は、それぞれ複数の前記ゲート電極を有しており、
前記センス素子に形成された全体のゲート電極のうちの前記共通のパッドに接続されるゲート電極の割合は、前記メイン素子に形成された全体のゲート電極のうちの前記共通のパッドに接続されるゲート電極の割合より高くされている請求項１ないし３のいずれか１つに記載の半導体装置。
前記第１不純物領域および前記ベース層が前記第１電極と接続される全体の割合に対する前記第１不純物領域が前記第１電極と接続される割合において、前記センス素子の前記第１不純物領域が前記第１電極と接続される割合は、前記メイン素子の前記第１不純物領域が前記第１電極と接続される割合より高くされている請求項１ないし４のいずれか１つに記載の半導体装置。
前記センス素子は、前記ベース層の不純物濃度が、前記メイン素子の前記ベース層の不純物濃度よりも低くされている請求項１ないし５のいずれか１つに記載の半導体装置。
前記センス素子は、前記ゲート絶縁膜の厚さが、前記メイン素子の前記ゲート絶縁膜の厚さより薄くされている請求項１ないし６のいずれか１つに記載の半導体装置。