JP7140482B2 - スイッチング電源回路、および液晶表示装置 - Google Patents

Description

本発明は、スイッチング電源回路、および液晶表示装置に関する。

従来から、パルススキップ機能を備えたスイッチング電源回路が知られている。たとえば、特許文献１に記載のスイッチング電源回路は、最小デューティ比のＰＷＭ信号がＰＷＭ制御部から出力されているにもかかわらず、出力電圧が目標電圧より大きい場合に、誤差信号が示す誤差が大きくなるほど単位時間当たりのパルス数が少なくなるようにＰＷＭ信号のパルスを間引く制御を実行する。

特開２００９－２９６７６３号公報

しかしながら、パルススキップが行われるときには、スイッチング周波数が可聴周波数帯域まで減少する場合がある。このような場合に、スイッチング電源回路を構成する部品から音鳴りが生じることがある。

それゆえに、本発明の目的は、音鳴りが発生するのを防止することができるスイッチング電源回路、およびそのようなスイッチング電源回路を備える液晶表示装置を提供することである。

本発明のスイッチング電源回路は、直流電源により充電されるコンデンサ、直流電源からコンデンサへの充電をスイッチングする第１のスイッチング素子と、コンデンサに蓄積された電荷を放電させる第２のスイッチング素子とを含むＤＣ－ＤＣコンバータと、ＤＣ－ＤＣコンバータの出力電圧の帰還電圧が閾値電圧を超えない場合に、一定の周期ごとに、帰還電圧と基準電圧との差電圧に基づいて、第１のスイッチング素子を駆動するとともに、帰還電圧が閾値電圧を超えた場合に、第１のスイッチング素子の駆動をスキップするドライバ制御部と、第１のスイッチング素子がオフの期間に、第２のスイッチング素子をオンにする第１のディスチャージ制御部とを備える。

好ましくは、ドライバ制御部は、帰還電圧が閾値電圧を超えない場合に、内部クロックの周期ごとに、第１のスイッチング素子をオンおよびオフさせる。第１のディスチャージ制御部は、帰還電圧が閾値電圧を超えるか否かによらずに、内部クロックの周期ごとに、第２のスイッチング素子をオンおよびオフさせる。

好ましくは、ドライバ制御部は、帰還電圧が閾値電圧を超えない場合に、内部クロックがオフの期間のいずれかに、第１のスイッチング素子をオンにする。第１のディスチャージ制御部は、内部クロックがオンの期間に第２のスイッチング素子をオンにする。

好ましくは、第１のスイッチング素子は、ＰＭＯＳトランジスタであり、第２のスイッチング素子は、ＮＭＯＳトランジスタである。

好ましくは、ＤＣ－ＤＣコンバータは、入力電圧を受ける入力端子と第１のノードの間に配置された第１のスイッチング素子と、第１のノードとグランドとの間に配置されたダイオードと、ダイオードと、出力端子が接続される第２のノードとの間に配置されたチョークコイルと、第２のノードとグランドとの間に配置されたコンデンサと、第２のノードと第３のノードの間に配置された抵抗と、第３のノードとグランドの間に配置された第２のスイッチング素子とを有する。

好ましくは、ＤＣ－ＤＣコンバータは、さらに、第２のスイッチング素子と並列に第３のノードとグランドの間に配置された第２のＮＭＯＳトランジスタを備える。スイッチング電源回路は、シャットダウン信号を受信したときに、第２のＮＭＯＳトランジスタをオンにして、コンデンサの電荷を放電させる第２のディスチャージ制御部を備える。

好ましくは、第１のディスチャージ制御部は、第１のスイッチング素子のスイッチング周波数を検出し、検出されたスイッチング周波数が所定の範囲で、かつ第１のスイッチング素子がオフの期間に、第２のスイッチング素子をオンにして、コンデンサの電荷を放電させる。

本発明の液晶表示装置は、液晶パネルと、液晶パネルのデータ線を駆動する複数のソースドライバと、液晶パネルの走査線を駆動する複数のゲートドライバと、タイミングコントローラと、スイッチング電源回路とを備える。スイッチング電源回路の出力端子から出力される電圧は、タイミングコントローラに供給される。

本発明によれば、音鳴りが発生するのを防止することができる。

液晶表示装置の構成を表わす図である。 第１の電圧生成部（電圧レギュレータ）３００の構成を表わす図である。 誤差アンプ１２の詳細な構成を表わす図である。 参考例の電流制限回路１３ａの構成を表わす図である。 第２の実施形態の電流制限回路１３ａの構成を表わす図である。 参考例のゲートドライバ駆動回路４００の構成を表わす図である。 参考例のゲートドライバ駆動回路４００における、制御信号ＦＬＫ、ノードＮＸの電圧ＶＸ、および出力電圧ＶＧＧの遷移を表わす図である。 第３の実施形態のゲートドライバ駆動回路４００の構成を表わす図である。 第３の実施形態のゲートドライバ駆動回路４００の制御信号ＦＬＫ、ノードＮＸの電圧ＶＸ、および出力電圧ＶＧＧの遷移を表わす図である。 シュミットトリガ回路２９の特性を表わす図である。 参考例のスイッチング電源回路５００の構成を表わす図である。 ドライバ制御部３１の構成を表わす図である。 第４の実施形態のスイッチング電源回路５００の構成を表わす図である。 通常時の１周期内のスイッチング信号ＳＷおよびオン信号ＯＮのタイミングを表わす図である。 通常時のスイッチング信号ＳＷおよびオン信号ＯＮのタイミングを表わす図である。 軽負荷時のスイッチング信号ＳＷおよびオン信号ＯＮのタイミングを表わす図である。 無負荷時のスイッチング信号ＳＷおよびオン信号ＯＮのタイミングを表わす図である。 シャットダウン時のスイッチング信号ＳＷおよびオン信号ＯＮのタイミングを表わす図である。 第４の実施形態の変形例の第３の電圧生成部５００の構成を表わす図である。

以下、本発明の実施の形態について、図面を用いて説明する。
［第１の実施形態］
図１は、液晶表示装置の構成を表わす図である。

液晶表示装置は、液晶モジュール１４０と、駆動基板１００に搭載された駆動回路１２０とを備える。液晶モジュール１４０は、液晶パネル７００と、ソース回路９００と、ゲート回路８００とを備える。駆動回路１２０は、タイミングコントローラ６００と、電力管理ＩＣ２００とを備える。

液晶パネル７００は、たとえば、アクティブマトリクス駆動方式のパネルである。液晶パネル７００は、液晶物質が充填された複数の画素で構成されたパネルと、パネルの背面に配置されたガラス基板を備える。このガラス基板上には、垂直方向に複数配列されて、それぞれ水平方向に伸びる走査線（たとえば、Ｇ１～Ｇ４）と、水平方向に複数配列されて、それぞれ垂直方向に伸びるデータ線（たとえば、Ｓ１～Ｓ４）とが配置されている。走査線とデータ線との交差点に対応して、ＴＦＴ（Thin Film Transistor）（たとえば、１－ａ～１－ｄ）を介して画素（たとえば、２－ａ～２－ｄ）がマトリックス状に設けられている。

ゲート回路８００は、複数のゲートドライバ（たとえば、０－１～９０－４）を備える。ゲートドライバ９０－ｉは、走査線Ｇ－ｉに接続される。

ソース回路９００は、複数のソースドライバ（たとえば、９１～９１－４）と、制御回路９２とを備える。ソースドライバ９１－ｉは、データ線Ｓｉに接続される。

電力管理ＩＣ２００は、入力電圧ＶＩＮの供給を受けて動作し、各種の電圧を生成する。電力管理ＩＣ２００は、第１の電圧生成部（電圧レギュレータ回路）３００と、第２の電圧生成部（ゲートドライバ駆動回路）４００と、第３の電圧生成部（スイッチング電源回路）５００とを備える。

第１の電圧生成部３００は、ゲートドライバ駆動用の電圧ＶＧＧを生成して、ゲートドライバ９０－１～９０－４に供給する。

第２の電圧生成部４００は、アナログ系電源電圧ＡＶＤＤを生成して、ソースドライバ９１－１～９１－４に供給する。

第３の電圧生成部５００は、ロジック系電源電圧ＶＤＤを生成して、タイミングコントローラ６００および制御回路９２に供給する。

タイミングコントローラ６００は、ロジック系電源電圧ＶＤＤの供給を受けて動作する。タイミングコントローラ６００は、図示しないホスト装置から入力されるコマンドおよびデータに基づいて、ゲートドライバ（たとえば９０－１～９０－４）の垂直同期制御、およびソースドライバ（たとえば９１－１～９１－４）の水平同期制御などを行う。

ゲートドライバ９０－ｉ（たとえば、ｉ＝１～４）は、電圧ＶＧＧの供給を受け、垂直同期信号に基づいて動作する。たとえば、ゲートドライバ９０－ｉは、電圧ＶＧＧを受ける。ゲートドライバ９０－ｉは、電圧ＶＧＧを電源電圧として利用して、ゲート電圧ＧＸを生成して、走査線Ｇ－ｉに供給する。

ソースドライバ９１－ｉ（たとえば、ｉ＝１～４）は、アナログ系電源電圧ＡＶＤＤの供給を受け、水平同期信号に基づいて、動作する。たとえば、ソースドライバ９１－ｉは、アナログ系電源電圧ＡＶＤＤを用いてソースアンプを駆動することによって、ホスト装置から入力されるデジタルの映像信号の階調値（例えば０～２５５階調）に応じたソース電圧ＳＳｉを生成して、データ線Ｓｉを通じて液晶パネル７００の画素に供給する。

制御回路９２は、ロジック系電源電圧ＶＤＤの供給を受けて動作する。制御回路９２は、ソースドライバ９１－ｉ（たとえばｉ＝１～４）を制御する。

［第２の実施形態］
第２の実施形態は、第１の電圧生成部（電圧レギュレータ回路）３００の詳細な構成および動作に関する。具体的には、電流制限機能を有する電圧レギュレータについて説明する。

図２は、第１の電圧生成部（電圧レギュレータ）３００の構成を表わす図である。
第１の電圧生成部３００は、基準電圧生成部１１と、誤差アンプ１２と、電流制限回路１３ａ，１３ｂと、ＰＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ２と、帰還部６８とを備える。

基準電圧生成部１１は、入力端子Ａ１に入力される入力電圧ＶＩＮから基準電圧ＶＲＥＦを生成して、誤差アンプ１２へ出力する。

ＰＭＯＳトランジスタＭ１は、入力端子Ａ１と、出力端子Ｐ１と接続されるノードＮＤ１との間に配置される。

帰還部６８は、抵抗Ｒ１と抵抗Ｒ２とからなる。抵抗Ｒ１と抵抗Ｒ２の間のノードＮＤ２の電圧がフィードバック電圧ＶＦとして誤差アンプ１２に供給される。フィードバック電圧ＶＦは、出力端子Ｐ１から出力される出力電圧ＡＶＤＤのＲ１／（Ｒ１＋Ｒ２）である。これによって、出力電圧ＡＶＤＤの大きさがフィードバック電圧ＶＦの大きさが基準電圧ＶＲＥＦの大きさに調整される。

ＮＭＯＳトランジスタＭ２は、ノードＮＤ１とグランドＧＮＤとの間に配置される。ＮＭＯＳトランジスタＭ２がオンすることによって、端子Ｐ１から入力された電流がグランドに流れる。

誤差アンプ１２は、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のオンおよびオフを制御する。

電流制限回路１３ａは、ＰＭＯＳトランジスタＭ１を流れる電流の増加を抑制する。電流制限回路１３ｂは、ＮＭＯＳトランジスタＭ２を流れる電流の増加を抑制する。

図３は、誤差アンプ１２の詳細な構成を表わす図である。
誤差アンプ１２は、入力用差動増幅回路１４と、出力用差動増幅回路１５とを備える。

入力用差動増幅回路１４は、抵抗Ｒ６１，Ｒ６２と、ＮＭＯＳトランジスタＮ６１，Ｎ６２と、定電流源ＩＳ１とを備える。

抵抗Ｒ６１は、入力電圧ＶＩＮを受ける端子Ａ１とノードＮＤ２の間に配置される。抵抗Ｒ６２は、入力電圧ＶＩＮを受ける端子Ａ１とノードＮＤ３の間に配置される。

ＮＭＯＳトランジスタＮ６１は、ノードＮＤ２とノードＮＤ６１の間に配置される。ＮＭＯＳトランジスタＮ６１のゲートは、フィードバック電圧ＦＢを受ける。ＮＭＯＳトランジスタＮ６２は、ノードＮＤ３とノードＮＤ６１の間に配置される。ＮＭＯＳトランジスタＮ６２のゲートは、基準電圧ＶＲＥＦを受ける。定電流源ＩＳ１は、ノードＮＤ６１とグランドＧＮＤの間に配置される。

出力用差動増幅回路１５は、ＰＭＯＳトランジスタＰ６１，Ｐ６２，Ｐ６３と、ＮＭＯＳトランジスタＮ６３，Ｎ６５，Ｎ６６とを備える。

ＰＭＯＳトランジスタＰ６１は、ノードＮＤ２と、ノードＮＤ９との間に配置される。ＰＭＯＳトランジスタＰ６１のゲートは、電圧ＢＩＡＳを受ける。

ＰＭＯＳトランジスタＰ６２は、ノードＮＤ３と、ノードＮＤ４との間に配置される。ＰＭＯＳトランジスタＰ６２のゲートは、電圧ＢＩＡＳを受ける。

ＰＭＯＳトランジスタＰ６３は、ノードＮＤ４とノードＮＤ５６５の間に配置される。ＰＭＯＳトランジスタＰ６３のゲートは、電圧ＢＩＡＳ２を受ける。

ＰＭＯＳトランジスタＰ６４は、ノードＮＤ４とノードＮＤ５６５の間に配置される。ＰＭＯＳトランジスタＰ６４のゲートは、電圧ＢＩＡＳ３を受ける。

ＮＭＯＳトランジスタＮ６５は、ノードＮＤ９とグランドＧＮＤとの間に配置される。ＮＭＯＳトランジスタＮ６６は、ノードＮＤ６５とグランドＧＮＤとの間に配置される。ＮＭＯＳトランジスタＮ６５のゲートおよびドレインと、ＮＭＯＳトランジスタＮ６６のゲートとが接続される。

ノードＮＤ４は、ＰＭＯＳトランジスタＭ１のゲートに接続される、ノードＮＤ６５は、ＰＭＯＳトランジスタＭ２のゲートに接続される。

（参考例の電流制限回路）
図４は、参考例の電流制限回路１３ａの構成を表わす図である。

参考例の電流制限回路１３ａは、ＰＭＯＳトランジスタＭ３と、抵抗ＲＡと、ＰＮＰトランジスタＱとを備える。

抵抗ＲＡは、入力電圧ＶＩＮを受ける入力端子Ａ１とノードＮＤ１０との間に配置される。ＰＭＯＳトランジスタＭ３は、ノードＮＤ１０とノードＮＤ１の間に配置される。ＰＭＯＳトランジスタＭ１のゲートとＰＭＯＳトランジスタＭ３のゲートが、ノードＮＤ４に接続される。ＰＮＰトランジスタＱ１は、入力電圧ＶＩＮを受ける入力端子Ａ１とノードＮＤ４の間に配置される。ＰＮＰトランジスタＱ１のベースが、ノードＮＤ１０に接続される。

（参考例の電流制限回路の動作）
ＰＭＯＳトランジスタＭ１のゲートとＰＭＯＳトランジスタＭ３のゲートとが接続され、ＰＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ３のドレインとが接続されているので、ＰＭＯＳトランジスタＭ１を流れる電流が増加すると、ＰＭＯＳトランジスタＭ３を流れる電流も増加する。ＰＭＯＳトランジスタＭ１のサイズに対して、ＰＭＯＳトランジスタＭ３のサイズがＫ倍とすると、ＰＭＯＳトランジスタＭ１を流れる電流をＩ１としたときに、ＰＭＯＳトランジスタＭ３を流れる電流Ｉ２は、Ｋ×Ｉ１となると見込まれる。

したがって、Ｉ１が増加すると、ノードＮＤ１０の電位が低下する。ＰＮＰトランジスタＱ１のベース・エミッタ間電圧が増加し、ＰＮＰトランジスタＱ１のオン抵抗が低下する。その結果、ＰＭＯＳトランジスタＭ１のゲート電圧であるノードＮＤ４の電圧の低下が抑制されるので、ＰＭＯＳトランジスタＭ１の電流の増加が抑制される。

（参考例の電流制限回路の問題点）
抵抗ＲＡに電流Ｉ２が流れることによって、ＰＭＯＳトランジスタＭ３のソース電位（ノードＮＤ１０の電位）は、ＰＭＯＳトランジスタＭ１のソースの電位よりも低くなる。その結果、電流Ｉ２は、Ｋ×Ｉ１からずれる場合が発生し、ＰＭＯＳトランジスタＭ３によって、ＰＭＯＳトランジスタＭ１を流れる電流Ｉ１を正しくモニタすることができなくなる。特に抵抗ＲＡが大きい場合に問題となる。

（第２の実施形態の電流制限回路）
図５は、第２の実施形態の電流制限回路１３ａの構成を表わす図である。

第２の実施形態の電流制限回路１３ａは、ＰＭＯＳトランジスタＭ３０と、ＰＮＰトランジスタＱ２と、可変抵抗ＲＢと、ＰＭＯＳトランジスタＭ４，Ｍ５と、ＮＭＯＳトランジスタＭ６，Ｍ７と、定電流源ＩＳ２とを備える。

ＰＭＯＳトランジスタＭ３０のサイズは、ＰＭＯＳトランジスタＭ１のサイズのＫ１倍である。ＰＭＯＳトランジスタＭ５のサイズは、ＰＭＯＳトランジスタＭ５のサイズのＫ１倍である。ＮＭＯＳトランジスタＭ７のサイズは、ＮＭＯＳトランジスタＭ６のサイズのＫ２倍である。

ＰＭＯＳトランジスタＭ３０は、入力電圧ＶＩＮを受ける入力端子Ａ１とノードＮＤ１１との間に配置される。

抵抗ＲＢは、入力電圧ＶＩＮを受ける入力端子Ａ１とノードＮＤ１２の間に配置される。

ＰＮＰトランジスタＱ２は、入力電圧ＶＩＮを受ける入力端子Ａ１とノードＮＤ４の間に配置される。ＰＮＰトランジスタＱ２のベースが、ノードＮＤ１２に接続される。

ＮＭＯＳトランジスタＭ７は、ノードＮＤ１２とグランドＧＮＤとの間に配置される。
ノードＮＤ１１とグランドＧＮＤとの間に、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６とが直列に接続される。

ノードＮＤ１とグランドＧＮＤとの間に、ＰＭＯＳトランジスタＭ４と定電流源ＩＳ２とが直列に接続される。

ＰＭＯＳトランジスタＭ４のゲートとＰＭＯＳトランジスタＭ５のゲートとが接続され、ＰＭＯＳトランジスタＭ４のゲートとドレインとが接続される。ＰＭＯＳトランジスタＭ４とＰＭＯＳトランジスタＭ５とがカレントミラー回路ＣＭ１を構成する。

カレントミラー回路ＣＭ１が、ＰＭＯＳトランジスタＭ４を流れる電流Ｉ１を複製することによって、ＰＭＯＳトランジスタＭ５には、複製された電流Ｉ２が流れる。電流Ｉ２は、Ｋ１×Ｉ１である。

ＮＭＯＳトランジスタＭ６のゲートと、ＮＭＯＳトランジスタＭ７のゲートとが接続され、ＮＭＯＳトランジスタＭ６のゲートとドレインとが接続される。ＮＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７とがカレントミラー回路ＣＭ２を構成する。

カレントミラー回路ＣＭ２が、ＰＭＯＳトランジスタＭ３０、ＰＭＯＳトランジスタＭ４、およびＮＭＯＳトランジスタＭ６を流れる電流Ｉ２を複製することによって、ＰＭＯＳトランジスタＭ７には、複製された電流Ｉ３が流れる。電流Ｉ３は、Ｋ２×Ｉ２である。

（第２の実施形態の電流制限回路の動作）
ＰＭＯＳトランジスタＭ１のゲートとＰＭＯＳトランジスタＭ３のゲートとが接続され、ＰＭＯＳトランジスタＭ１のソースとＰＭＯＳトランジスタＭ３のソースとが接続されているので、ＰＭＯＳトランジスタＭ１を流れる電流が増加すると、ＰＭＯＳトランジスタＭ３０を流れる電流も増加する。ＰＭＯＳトランジスタＭ１のサイズに対して、ＰＭＯＳトランジスタＭ３のサイズがＫ１倍なので、ＰＭＯＳトランジスタＭ１を流れる電流をＩ１としたときに、ＰＭＯＳトランジスタＭ３０を流れる電流Ｉ２はＫ１×Ｉ１となると見込まれる。

ＰＭＯＳトランジスタＭ６のサイズに対して、ＰＭＯＳトランジスタＭ７のサイズがＫ２倍なので、カレントミラー回路ＣＭ２によって、ＰＭＯＳトランジスタＭ７を流れる電流Ｉ３は、Ｋ２×Ｉ２（＝Ｋ２×Ｋ１×Ｉ１）となる。

電流Ｉ１が増加すると電流Ｉ２が増加し、電流Ｉ２が増加すると電流Ｉ３が増加する。電流Ｉ３が増加すると、ノードＮＤ１２の電位が低下する。ＰＮＰトランジスタＱ２のベース・エミッタ間電圧が増加し、ＰＮＰトランジスタＱ２のオン抵抗が低下する。その結果、ＰＭＯＳトランジスタＭ１のゲート電圧であるノードＮＤ４の電圧の低下が抑制されるので、ＰＭＯＳトランジスタＭ１の電流の増加が抑制される。

本実施の形態では、ＰＭＯＳトランジスタＭ１のドレインと、ＰＭＯＳトランジスタＭ３のドレインとが接続されていないので、ＰＭＯＳトランジスタＭ１のドレインの電位と、ＰＭＯＳトランジスタＭ３のドレインの電位が等しくならず、電流Ｉ２がＫ×Ｉ１にならない場合がある。カレントミラー回路ＣＭ１によって、ＰＭＯＳトランジスタＭ１のドレインの電位と、ＰＭＯＳトランジスタＭ３０のドレインの電位とが同じとなり、電流Ｉ２＝Ｋ１×Ｉ１を確報できる。

また、可変抵抗ＲＢの抵抗値を調整することによって、ＰＭＯＳトランジスタＭ１を流れる電流Ｉ１の上限値を調整することができる。抵抗Ｒ１および抵抗Ｒ２の大きさは、タイミングコントローラ６００からの信号によって調整可能である。

なお、可変抵抗ＲＢの代わりに、抵抗値が固定の抵抗を用いてもよい。
カレントミラー回路ＣＭ１がなくても、ＰＭＯＳトランジスタＭ１のドレインの電位と、ＰＭＯＳトランジスタＭ３のドレインの電位との差が小さくて、問題とならない場合には、カレントミラー回路ＣＭ１を省略することもできる。

以上のように、本実施の形態によれば、ＰＭＯＳトランジスタＭ１に流れる電流を正しくモニタして、負荷に突入電流が流れるのを制限することができる。

［第３の実施形態］
本実施の形態は、第２の電圧生成部４００（ゲートドライバ駆動回路）の詳細な構成および動作に関する。具体的には、ゲートシェーディング機能を有するゲートドライバ制御回路について説明する。

（参考例のゲートドライバ駆動回路）
図６は、参考例のゲートドライバ駆動回路４００の構成を表わす図である。

参考例のゲートドライバ駆動回路４００は、プリドライバＰＤと、ＰＭＯＳトランジスタＭ１１と、コンデンサＣＡとを備える。

入力端子Ａ２は、急峻な立上り部分および急峻な立ち下がり部分を有し、周期的に変化する制御信号ＦＬＫを受ける。この制御信号ＦＬＫは、たとえば、タイミングコントローラ６００で生成され、垂直同期信号に同期した信号である。

プリドライバＰＤは、ＰＭＯＳトランジスタＭ１１を駆動するために、制御信号ＦＬＫに応答し、ノードＮＤＸに電圧ＶＸを出力する。

ＰＭＯＳトランジスタＭ１１は、電力管理ＩＣ２００で生成される電源電圧ＶＣＣを受ける電源端子Ａ３と接続されるノードＮＤＷと、ゲートドライバ９０－１～９０－４と接続される出力端子Ｐ２と接続されるノードＮＤＺとの間に配置される。

ＰＭＯＳトランジスタＭ１１のゲートは、ノードＮＤＸに接続され、電圧ＶＸを受ける。電圧ＶＸの大きさが小さくなると、ＰＭＯＳトランジスタＭ１１がオンとなり、ノードＮＤＺの出力電圧ＶＧＧの大きさが大きくなる。

コンデンサＣＡは、ノードＮＤＸと、ノードＮＤＷとの間に配置される。
図７は、参考例のゲートドライバ駆動回路４００における、制御信号ＦＬＫ、ノードＮＸの電圧ＶＸ、および出力電圧ＶＧＧの遷移を表わす図である。

図７において、プリドライバＰＤの駆動能力が高いときの電圧ＶＸおよびＶＧＧを実線で示し、プリドライバＰＤの駆動能力が低いときの電圧ＶＸおよびＶＧＧを破線で示す。

まず、プリドライバＰＤの駆動能力が高いときの動作を説明する。
時刻ｔ０において、制御信号ＦＬＫがロウレベルに立ち下がると、プリドライバＰＤによって、ノードＮＤＸの電圧ＶＸが低下する。プリドライバＰＤは、急激に電圧ＶＸを立ち下げることができないため、電圧ＶＸは、傾きＫ１ＸでＰＭＯＳトランジスタＭ１１の閾値電圧Ｖｔｈまで低下する。

時刻ｔ１において、電圧ＶＸは、ＰＭＯＳトランジスタＭ１１の閾値電圧Ｖｔｈまで低下する。このタイミングで、ＰＭＯＳトランジスタＭ１１がオンし、出力電圧ＶＧＧの減少が開始される。

その後、コンデンサＣＡの働きによって、電圧ＶＸは、一定時間だけ閾値電圧Ｖｔｈを維持する。この間、出力電圧ＶＧＧが傾きＫ１Ｏで減少する。

時刻ｔ３のタイミングにおいて、プリドライバＰＤによって、電圧ＶＸが再び傾きＫ１Ｘで低下し始める。このタイミングで、出力電圧ＶＧＧが最小値に達する。

時刻ｔ４において、電圧ＶＸが最小値に達する。
以上のように、制御信号ＦＬＫの立下りのタイミングからΔＴ１（＝ｔ１－ｔ０）時間経過後に、出力電圧ＶＧＧは一定の傾きＫ１Ｏで減少する。

電圧ＶＧＧは、ゲートドライバ９０－１～９０－４に供給される。
たとえば、ゲートドライバ９０－１は、電圧ＶＧＧを受ける。ゲートドライバ９０－ｉは、電圧ＶＧＧを電源電圧として利用して、ゲート電圧ＧＸを生成して、走査線Ｇ－１へ供給する。ゲート電圧ＧＸの外形は、電圧ＶＧＧの外形と同じである。

ある時刻において、ＴＦＴ１－ａのゲートに供給される電圧がＶａであるとする。走査線Ｇ－１に寄生容量が存在しない理想的な状態の場合に、ＴＦＴ１－ｂ，１－ｃ，１－ｄのゲートには、Ｖｂ，Ｖｃ，Ｖｄの電圧が与えられるとする。ここで、Ｖｂ＝２×Ｖａ、Ｖｃ＝３×Ｖａ、Ｖｄ＝４×Ｖａとする。ゲートドライバ９０－１と、ＴＦＴ１－ａ，１－ｂ，１－ｃ，１－ｄとの距離が、Ｄ１、Ｄ２（＝２×Ｄ１）、Ｄ３（＝３×Ｄ１）、Ｄ４（＝４×Ｄ１）とする。

走査線Ｇ－１の寄生容量によって、ＴＦＴ１－ｂ、ＴＦＴ１－ｃ、ＴＦＴ１－ｄに与えられる電圧が理想的な状態の１／２、１／３、１／４になるとする。これにより、ＴＦＴ１－ａ～１－ｄのゲートは、あり時刻において、すべて同じ大きさの電圧を受けて、オン状態となることとができる。これによって、液晶パネル７００の走査線方向において、ＴＦＴがオンとなるタイミングがずれることがないので、液晶パネル７００に輝度ムラが発生するのを防止できる。

以上のように、制御信号ＦＬＫの立下りをトリガとして、一定の傾きで減少する電圧ＶＧＧを生成することによって、輝度ムラを防止できる。よって、参考例のゲートドライバ駆動回路４００もゲ－トシェーディング機能を有する。

しかしながら、制御信号ＦＬＫの立下りのタイミングから遅延して出力電圧ＶＧＧが減少を開始するため、液晶パネル７００のＴＦＴが制御信号ＦＬＫの立下りからすぐにオンとならず、液晶パネル７００の表示が遅れることになる。

次に、プリドライバＰＤの駆動能力が低いときの動作を説明する。
時刻ｔ０において、制御信号ＦＬＫがロウレベルに立ち下がると、プリドライバＰＤによって、ノードＮＤＸの電圧ＶＸが低下する。プリドライバＰＤによって、電圧ＶＸは、傾きＫ２ＸでＰＭＯＳトランジスタＭ１１の閾値電圧Ｖｔｈまで低下する。

時刻ｔ２において、電圧ＶＸが、ＰＭＯＳトランジスタＭ１１の閾値電圧Ｖｔｈまで低下する。このタイミングで、ＰＭＯＳトランジスタＭ１１がオンし、出力電圧ＶＧＧの減少が開始される。

その後、コンデンサＣＡの働きによって、電圧ＶＸは、一定時間だけ、閾値電圧Ｖｔｈを維持する。この間、出力電圧ＶＧＧが傾きＫ２Ｏで減少する。

時刻ｔ４のタイミングによって、プリドライバＰＤによって、電圧ＶＸが再び傾きＫ２Ｘで低下し始める。このタイミングで、出力電圧ＶＧＧが最小値に達する。

時刻ｔ５において、電圧ＶＸが最小値に達する。
以上のように、制御信号ＦＬＫの立下りのタイミングからΔＴ２（＝ｔ２－ｔ０）時間経過後に、出力電圧ＶＧＧは一定の傾きＫ２Ｏで減少する。

プリドライバＰＤの駆動能力を低くすることによって、制御信号ＦＬＫの立下りをトリガとして、より小さな傾きで減少する電圧ＶＧＧを生成することができる。しかしながら、出力電圧ＶＧＧが減少を開始する時刻の遅れも増加する。したがって、プリドライバＰＤの駆動能力を下げると、液晶パネル７００の表示の遅れが増加することになる。

（第３の実施形態のゲートドライバ駆動回路）
図８は、第３の実施形態のゲートドライバ駆動回路４００の構成を表わす図である。

ゲートドライバ駆動回路４００は、プリドライバＰＤと、ＰＭＯＳトランジスタＭ１１と、コンデンサＣＡと、ＮＭＯＳトランジスタＭ１３と、制御回路７８とを備える。

入力端子Ａ２は、参考例と同様に、急峻な立上り部分および急峻な立ち下がり部分を有し、周期的に変化する制御信号ＦＬＫを受ける。

プリドライバＰＤは、参考例と同様に、ＰＭＯＳトランジスタＭ１１を駆動するために、制御信号ＦＬＫに応答し、ノードＮＤＸに電圧ＶＸを出力する。

ＰＭＯＳトランジスタＭ１１は、参考例と同様に、電源電圧ＶＣＣを受ける電源端子Ａ３と接続されるノードＮＤＷと、ゲートドライバ９０－１～９０－４と接続される出力端子Ｐ２と接続されるノードＮＤＺとの間に配置される。

ＰＭＯＳトランジスタＭ１１のゲートは、ノードＮＤＸに接続され、電圧ＶＸを受ける。電圧ＶＸの大きさが小さくなると、ＰＭＯＳトランジスタＭ１１がオンとなり、ノードＮＤＺの出力電圧ＶＧＧの大きさが大きくなる。

コンデンサＣＡは、ノードＮＤＸと、ノードＮＤＷとの間に配置される。
ＮＭＯＳトランジスタＭ１３は、ノードＮＤＸと、グランドＧＮＤとの間に配置される。ＮＭＯＳトランジスタＭ１３のゲートは、制御回路７８によって制御される。

制御回路７８は、ノードＮＤＸの電圧がＰＭＯＳトランジスタＭ１１をオンさせる閾値電圧Ｖｔｈよりも大きいときに、ＮＭＯＳトランジスタＭ１３のゲートにハイレベルの電圧を与えることによって、ＮＭＯＳトランジスタＭ１３をオンさせる。これによって、ノードＮＤＸの電圧を急激に低下させることができる。制御回路７８は、ノードＮＤＸの電圧がＰＭＯＳトランジスタＭ１１をオンさせる閾値電圧Ｖｒｈまで低下したときに、ＮＭＯＳトランジスタＭ１３のゲートにロウレベルの電圧を与えることによって、ＮＭＯＳトランジスタＭ１３をオフさせる。これによって、ＮＭＯＳトランジスタＭ１３を介したノードＮＤＸの電圧の制御が終了し、プリドライバＰＤによるノードＮＤＸの電圧の制御が行われる。

制御回路７８は、否定論理和回路ＮＯＲと、ＰＭＯＳトランジスタＭ１２と、抵抗Ｒｄと、シュミットトリガ回路２９とを備える。

否定論理和回路ＮＯＲは、制御信号ＦＬＫを受ける入力端子ＩＮ１と、シュミットトリガ回路２９の出力を受ける入力端子ＩＮ２と、ＮＭＯＳトランジスタＭ１３と接続される出力端子ＯＵＴを有する。

ＰＭＯＳトランジスタＭ１２は、ノードＮＤＺとノードＮＤＹとの間に配置される。ＰＭＯＳトランジスタＭ１２のゲートは、ノードＮＤＸと接続される。

抵抗Ｒｄは、ノードＮＤＹと、グランドＧＮＤとの間に配置される。
ＰＭＯＳトランジスタＭ１１の閾値電圧とＰＭＯＳトランジスタＭ１２の閾値電圧は、いずれもＶｔｈであるとする。

シュミットトリガ回路２９は、ノードＮＤＹの電圧ＶＡを受けて、否定論理和回路ＮＯＲの入力端子ＩＮ２に電圧ＶＢを出力する。

図９は、第３の実施形態のゲートドライバ駆動回路４００の制御信号ＦＬＫ、ノードＮＸの電圧ＶＸ、および出力電圧ＶＧＧの遷移を表わす図である。

時刻ｔ０において、制御信号ＦＬＫがロウレベルに立ち下がる。このタイミングでは、否定論理和回路ＮＯＲに入力される制御信号ＦＬＫがロウレベル、シュミットトリガ回路２９の出力がロウレベルなので、否定論理和回路ＮＯＲの出力がハイレベルとなる。よって、ＮＭＯＳトランジスタＭ１３がオンとなり、ノードＮＤＸの電圧ＶＸが急激にＰＭＯＳトランジスタＭ１１の閾値電圧Ｖｔｈまで低下する。この状態では、参考例と同様に、プリドライバＰＤもノードＮＤＸの電圧ＶＸを緩やかに低下させようとするが、ＮＭＯＳトランジスタＭ１３の寄与が支配的である。また、このタイミングで、ＰＭＯＳトランジスタＭ１１がオンし、出力電圧ＶＧＧの減少が開始される。

ノードＮＤＸの電圧が閾値電圧Ｖｔｈまで低下すると、ＰＭＯＳトランジスタＭ１２もオンとなり、ノードＮＤＹの電圧は、上昇する。その結果、シュミットトリガ回路２９の出力がハイレベルに変化して、否定論理和回路ＮＯＲの出力がロウレベルとなって、ＮＭＯＳトランジスタＭ１３がオフとなる。

その後、プリドライバＰＤおよびコンデンサＣＡの働きによって、電圧ＶＸは、一定時間だけ、閾値電圧Ｖｔｈを維持する。この間、出力電圧ＶＧＧが傾きＫ３Ｏで減少する。

時刻ｔ６のタイミングで、プリドライバＰＤによって、電圧ＶＸが再び傾きＫ３Ｘで低下し始める。このタイミングで、出力電圧ＶＧＧが最小値に達する。

本実施の形態では、制御信号ＦＬＫの立下りのタイミングから遅延なしで、出力電圧ＶＧＧは一定の傾きＫ３Ｏで減少する。

参考例と同様に、電圧ＶＧＧは、ゲートドライバ９０－１～９０－４に供給される。
走査線Ｇ－１の寄生容量によって、ＴＦＴ１－ｂ、ＴＦＴ１－ｃ、ＴＦＴ１－ｄに与えられる電圧が理想的な状態の１／２、１／３、１／４になるとする。これにより、ＴＦＴ１－ａ～１－ｄのゲートは、ある時刻において、すべて同じ大きさの電圧を受けて、オンとなる。その結果、液晶パネル７００の走査線方向において、ＴＦＴがオンとなるタイミングがずれることがない。

さらに、本実施の形態では、制御信号ＦＬＫの立下りのタイミングから遅延せずに、出力電圧ＶＧＧが減少を開始するため、液晶パネル７００のＴＦＴが制御信号ＦＬＫの立下りからすぐにオンとなり、液晶パネル７００の表示が遅れるのが防止できる。

図１０は、シュミットトリガ回路２９の特性を表わす図である。
ノードＮＤＹの電圧ＶＡが上昇するときには、閾値ＶＨを超えたときに、出力電圧ＶＢがハイレベルとなる。ノードＮＤＹの電圧ＶＡが減少するときには、閾値ＶＬよりも小さくなったときに、出力電圧ＶＢがロウレベルとなる。これにより、ノードＮＤＹの電圧ＶＡのノイズによるゆらぎを除去することができるので、誤動作を防止できる。

以上のように、本実施の形態によれば、ＮＭＯＳトランジスタＭ１３および制御回路７８を設けることによって、液晶パネルにちらつきが発生せず、かつ液晶パネルの表示が遅れることのないような電圧をゲートドライバ駆動回路に供給できる。

［第４の実施形態］
本実施の形態は、第３の電圧生成部（スイッチング電源回路）５００の詳細な構成および動作に関する。具体的には、部品の音鳴りを防止する機能を備えたスイッチング電源回路について説明する。

（参考例のスイッチング電源回路）
図１１は、参考例のスイッチング電源回路５００の構成を表わす図である。

参考例のスイッチング電源回路５００は、非同期整流ＤＣ－ＤＣ回路３５と、ドライバ制御部３１と、ディスチャージ制御部３２とを備える。

非同期整流ＤＣ－ＤＣ回路３５は、第１のスイッチング素子であるＰＭＯＳトランジスタＭ２１と、抵抗ＲＣと、ＮＭＯＳトランジスタＭ２２と、チョークコイルＬＡと、ダイオードＤＡと、平滑コンデンサＣＢとを備える。

ＰＭＯＳトランジスタＭ２１は、入力電圧ＶＩＮを受ける入力端子Ａ４と、ノードＮＸの間に配置される。ＰＭＯＳトランジスタ２１のゲートは、ドライバ制御部３１に接続される。ＰＭＯＳトランジスタＭ２１のゲートは、ドライバ制御部３１からのスイッチング信号ＳＷを受ける。

チョークコイルＬＡは、ノードＮＸと、出力端子Ｐ３と接続されるノードＮＹの間に配置される。出力端子Ｐ３は、負荷ＬＤに接続される。負荷ＬＤは、具体的には、タイミングコントローラ６００および制御回路９２である。

コンデンサＣＢは、ノードＮＹとグランドＧＮＤとの間に配置される。
ダイオードＤＡは、ノードＮＸとグランドＧＮＤとの間に配置される。ダイオードＤＡのアノードがグランドＧＮＤと接続し、ダイオードＤＡのカソードがノードＮＸに接続される。

抵抗ＲＣは、ノードＮＸとノードＮＺの間に配置される。
ＮＭＯＳトランジスタＭ２２は、ノードＮＺとグランドＧＮＤとの間に配置される。ＮＭＯＳトランジスタＭ２２のゲートは、ディスチャージ制御部３２に接続される。ＮＭＯＳトランジスタＭ２２のゲートは、ディスチャージ制御部３２からディスチャージ信号ＤＳＣを受ける。

スイッチング素子であるＰＭＯＳトランジスタＭ２１がオン状態であるときに、入力端子Ａ４から出力端子Ｐ３に流れる電流によりチョークコイルＬＡにエネルギーが蓄えられる。ＰＭＯＳトランジスタＭ２１がオン状態からオフ状態となったときに、チョークコイルＬＡは蓄えたエネルギーを放出して、電流変化を妨げる向きに起電力が発生して誘導電流を流すことにより直流電流が得られる。この直流電流がコンデンサＣＢで平滑化されて出力端子Ｐ３に出力される。

ディスチャージ制御部３２は、電源をオフするときに、シャットダウン信号ＳＤＷを受けて、ディスチャージ信号ＤＳＣをハイレベルにすることによってＮＭＯＳトランジスタＭ２２をオンにする。これによって、コンデンサＣＢに蓄えられた電荷を放電される。ＮＭＯＳトランジスタＭ２２は、電流を引き抜く動作をするため、サイズの大きなものが用いられる。

図１２は、ドライバ制御部３１の構成を表わす図である。
ドライバ制御部３１は、分圧抵抗Ｒ１１，Ｒ１２と、基準電圧生成部３４と、過電圧閾値制御部３８と、誤差増幅器３６と、過電圧検出器３７と、ＰＷＭ（Pulse Width Modulation）信号生成回路３９とを備える。

分圧抵抗Ｒ１１及び分圧抵抗Ｒ１０は、ノードＮＹの電圧ＶＤＤを分圧して、フィードバック電圧ＶＢを生成する。

基準電圧生成部３４は、入力電圧ＶＩＮから基準電圧ＶＲＥＦを生成して、誤差増幅器３６および過電圧検出器３７へ出力する。

誤差増幅器３６は、フィードバック電圧ＶＢと基準電圧ＶＲＥＦとの差を増幅した誤差電圧ＶＥＡを出力する。

過電圧閾値制御部３８は、基準電圧ＶＲＥＦを受けて、基準電圧ＶＲＥＦよりもΔＶだけ大きな閾値電圧ＶＲＥＦ２を出力する。

過電圧検出器３７は、フィードバック電圧ＶＢが閾値電圧ＶＲＥＦ２以下のときにはロウレベルのスキップ信号ＳＫを出力し、フィードバック電圧ＶＢが閾値電圧ＶＲＥＦ２を超えるときにはハイレベルのスキップ信号ＳＫを出力する。

通常時には、フィードバック電圧ＶＢは、閾値電圧ＶＲＥＦ２を超えることがないので、過電圧検出器３７から出力されるスキップ信号ＳＫがロウレベルとなる。

ＰＷＭ信号生成回路３９は、スキップ信号ＳＫがロウレベルのときには、一定の周期ごとに、スイッチング素子であるＰＭＯＳトランジスタＭ２１を駆動する。すなわち、ＰＷＭ信号生成回路３９は、誤差電圧ＶＥＡが０から設定電圧ＴＨに達するまでの間は、オン時間を最小オン時間に維持する。ＰＷＭ信号生成回路３９は、誤差電圧ＶＥＡが設定電圧ＴＨを超えるときには、誤差電圧ＶＥＡの増加に正比例してオン時間を増加させる。ＰＷＭ信号生成回路３９は、オン時間に基づいて、スイッチング信号ＳＷを生成する。ＰＷＭ信号生成回路３９は、オン時間が最小オン時間に設定されたときに、パルス幅が最小のスイッチング信号ＳＷを生成する。ＰＷＭ信号生成回路３９は、オン時間が最小オン時間を超えるときには、オン時間の増加とともに、スイッチング信号ＳＷのパルス幅も増加させる。

軽負荷時および無負荷時には、出力電圧ＶＤＤが上昇する。出力電圧ＶＤＤが上昇すると、フィードバック電圧ＶＢも上昇して、閾値電圧ＶＲＥＦ２を超える。これによって、過電圧検出器３７から出力されるスキップ信号ＳＫがハイレベルとなる。ＰＷＭ信号生成回路３９は、スキップ信号ＳＫがハイレベルの間、スイッチング動作をスキップする。すなわち、スイッチング信号ＳＷのパルスをスキップする。これによって、スイッチング損失を低減させるとともに、出力電圧ＶＤＤの上昇を防止することができる。

軽負荷時および無負荷時において、パルススキップの結果、スイッチング信号ＳＷの周波数であるＰＭＯＳトランジスタＭ２１のスイッチング周波数が、可聴域（２０Ｈｚ～２０ＫＨｚ）まで低下すると、スイッチング電源回路５００を構成する部品が音鳴りする現象が発生する。参考例のスイッチング電源回路５００には、このような音鳴りの問題がある。

（第４の実施形態のスイッチング電源回路）
図１３は、第４の実施形態のスイッチング電源回路５００の構成を表わす図である。

第４の実施形態のスイッチング電源回路５００は、参考例の構成要素に加えて、第２のスイッチング素子であるＮＭＯＳトランジスタＭ２３と、ディスチャージ制御部３３とを備える。

ＮＮＯＳトランジスタＭ２３は、ノードＮＺとグランドＧＮＤとの間にＮＭＯＳトランジスタＭ２２と並列に配置される。

ディスチャージ制御部３３は、ＰＭＯＳトランジスタＭ２１がオフの期間に、ＮＭＯＳトランジスタＭ２３をオンにするためのオン信号ＯＮを出力する。オン信号ＯＮがハイレベルとなって、ＮＭＯＳトランジスタＭ２３がオンとなると、コンデンサＣＢに蓄えられた電荷を放電される。これによって、出力電圧ＶＤＤの増加が抑制されて、パルススキップが起こらないようにすることができる。

ただし、ＮＭＯＳトランジスタＭ２３を通じて、少量の電流だけが流れるように、ＮＭＯＳトランジスタＭ２３のサイズは、ＮＭＯＳトランジスタＭ２２のサイズよりも小さいものとする。

図１４は、通常時の１周期内のスイッチング信号ＳＷおよびオン信号ＯＮのタイミングを表わす図である。

図１４に示すように、ドライバ制御部３１は、周期Ｔの内部クロックＣＬＫがオフの期間のいずれかに、第１のスイッチング素子であるＰＭＯＳトランジスタＭ２１をオンにするために、スイッチング信号ＳＷをロウレベルに活性化する。

ディスチャージ制御部３３は、周期Ｔの内部クロックＣＬＫがオンの期間に、第２のスイッチング素子であるＮＭＯＳトランジスタＭ２３をオンにするために、オン信号ＯＮをハイレベルに活性化する。

図１５は、通常時のスイッチング信号ＳＷおよびオン信号ＯＮのタイミングを表わす図である。

通常時には、フィードバック電圧ＶＢが閾値電圧ＶＲＥＦ２を超えないので、パルススキップが発生しない。ドライバ制御部３１は、内部クロックＣＬＫの周期ごとに、第１のスイッチング素子であるＰＭＯＳトランジスタＭ２１がオンおよびオフするようにスイッチング信号ＳＷを変化させる。

ディスチャージ制御部３３は、内部クロックＣＬＫの周期ごとに、第２のスイッチング素子であるＮＭＯＳトランジスタＭ２３がオンおよびオフするようにオン信号ＯＮを変化させる。

図１６は、軽負荷時のスイッチング信号ＳＷおよびオン信号ＯＮのタイミングを表わす図である。

軽負荷時には、誤差電圧ＶＥＡが小さくなるため、スイッチング信号ＳＷのパルス幅が小さくなる。また、軽負荷時には、フィードバック電圧ＶＢが閾値電圧ＶＲＥＦ２を超えるので、パルススキップが発生する。その結果、スイッチング周期が大きくなる。

しかし、ＮＭＯＳトランジスタＭ２３によって、コンデンサＣＢに蓄積された電荷の放電が行われる。これによって、スイッチング信号ＳＷの周波数であるＰＭＯＳトランジスタＭ２１のスイッチング周波数が、可聴域（２０Ｈｚ～２０ＫＨｚ）まで低下するのを防止できるので、スイッチング電源回路５００を構成する部品から音鳴りが発生しないようにすることができる。

図１７は、無負荷時のスイッチング信号ＳＷおよびオン信号ＯＮのタイミングを表わす図である。

無負荷時においても、軽負荷時と同様に、フィードバック電圧ＶＢが閾値電圧ＶＲＥＦ２を超えるので、パルススキップが発生する。ただし、無負荷時でも、電流の漏れ成分の影響などによって、完全にパルスが消失しない場合がある。そのような場合には、軽負荷時と同様に、スイッチング周期が大きくなる。しかし、このような場合でも、ＮＭＯＳトランジスタＭ２３によって、コンデンサＣＢに蓄積された電荷の放電が行われるので、スイッチング電源回路５００を構成する部品から音鳴りが発生しないようにすることができる。

図１８は、シャットダウン時のスイッチング信号ＳＷおよびオン信号ＯＮのタイミングを表わす図である。

ドライバ制御部３１、ディスチャージ制御部３２、およびディスチャージ制御部２２は、電源オフ時にタイミングコントローラ６００からシャットダウン信号ＳＤＷの供給を受ける。

ドライバ制御部３１は、シャットダウン信号ＳＤＷがハイレベルに活性化されると、ＰＭＯＳトランジスタＭ２１のスイッチングを終了する。

ディスチャージ制御部３３は、シャットダウン信号ＳＤＷがハイレベルに活性化されると、ＮＭＯＳトランジスタＭ２３のスイッチングを終了する。

ディスチャージ制御部３２は、シャットダウン信号ＳＤＷがハイレベルに活性化されると、ＮＭＯＳトランジスタＭ２２のゲートへのディスチャージ信号ＤＳＣをハイレベルに活性化する。ＮＭＯＳトランジスタＭ２２は、ディスチャージ信号ＤＳＣがハイレベルに活性化されると、オン状態となり、ＮＭＯＳトランジスタＭ２２を通じて、コンデンサＣＢに蓄積された電荷が放電される。

以上のように、本実施の形態によれば、パルススキップ機能によって、スイッチング損失を低減するとともに、スイッチング周波数が可聴周波数帯域まで減少しないようにできるので、スイッチング電源回路を構成する部品から音鳴りが生じるのを防止できる。

［第４の実施形態の変形例１］
第４の実施形態では、ＰＭＯＳトランジスタＭ２１のスイッチング周波数に関係なく、周期ごとに、オン信号を活性化させて、ＮＭＯＳトランジスタＭ２３を通じて、コンデンサＣＢの電荷を放電させたが、これに限定するものではない。

たとえば、ＰＭＯＳトランジスタＭ２１のスイッチング周波数が可聴周波数帯域まで低下したときにのみ、ＮＭＯＳトランジスタＭ２３を通じて、コンデンサＣＢの電荷を放電させてもよい。

ディスチャージ制御部３３は、ＰＭＯＳトランジスタＭ２１のスイッチング周波数を検出する。たとえば、ディスチャージ制御部３３は、ドライバ制御部３１によるパルススキップをモニタすることによって、ＰＭＯＳトランジスタＭ２１のスイッチング周波数を検出する。ディスチャージ制御部３３は、検出されたＰＭＯＳトランジスタＭ２１のスイッチング周波数が所定の範囲に含まれる場合に、第１のスイッチング素子であるＰＭＯＳトランジスタＭ２１がオフの期間に、第２のスイッチング素子であるＮＭＯＳトランジスタＭ２３をオンにして、コンデンサＣＢの電荷を放電させる。

［第４の実施形態の変形例２］
図１９は、第４の実施形態の変形例の第３の電圧生成部５００の構成を表わす図である。

第４の実施形態では、スイッチング電源回路は、シャットダウン時にコンデンサＣＢの電荷を放電するためのＮＭＯＳトランジスタＭ２２、およびＮＭＯＳトランジスタＭ２２を制御するディスチャージ制御部３２を備えるものとしたが、これに限定されるものではない。

図１９に示すように、スイッチング電源回路５００は、ＮＭＯＳトランジスタＭ２２、およびディスチャージ制御部３２を備えないものとしてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１－ａ～１－ｄ ＴＦＴ、２－ａ～２－ｄ 画素、１１，３４ 基準電圧生成部、１２ 差動アンプ、１３ａ，１３ｂ 電流制限回路、１４ 入力用差動増幅回路、１５ 出力用差動増幅回路、２９ シュミットトリガ回路、３１ ドライバ制御部、３２，３３ ディスチャージ制御部、３５，４５，５５ 非同期整流回路、３６ 誤差増幅器、３７ 過電圧検出器、３８ 電圧閾値制御部、３９ ＰＷＭ信号生成回路、６８ 帰還部、９０－１～９０－４ ゲートドライバ、９１－１～９１－４ ソースドライバ、７８，９２ 制御回路、１００ 駆動基板、１２０ 駆動回路、１４０ 液晶モジュール、２００ 電力回路ＩＣ、３００ 第１の電圧生成部（電圧レギュレータ回路）、４００ 第２の電圧生成部（ゲートドライバ駆動回路）、５００ 第３の電圧生成部（スイッチング電源回路）、６００ タイミングコントローラ、７００ 液晶パネル、８００ ゲート回路、９００ ソース回路、ＤＡ ダイオード、ＣＭ１，ＣＭ２ カレントミラー回路、Ｒ１，Ｒ２，Ｒ１０，Ｒ１１，Ｒ６１，Ｒ６２，ＲＡ，ＲＢ，ＲＣ，Ｒｄ 抵抗、ＣＡ，ＣＢ コンデンサ、ＬＤ 負荷、Ａ１，Ａ２，Ａ３，Ａ４，Ｐ１，Ｐ２，Ｐ３ 端子、Ｍ１，Ｍ４，Ｍ５，Ｍ１１，Ｍ１２，Ｍ２１，Ｍ３，Ｐ６１，Ｐ６２，Ｐ６３ ＰＭＯＳトランジスタ、Ｍ２，Ｍ６，Ｍ７，Ｍ１３，Ｍ２２，Ｍ２３，Ｎ６１，Ｎ６２，Ｎ６３，Ｎ６５，Ｎ６６ ＮＭＯＳトランジスタ、ＩＳ１，ＩＳ２ 定電流源、Ｑ１，Ｑ２ ＰＮＰトランジスタ、ＰＤ プリドライバ、ＮＯＲ 否定論理和回路。

Claims (4)

1. スイッチング電源回路であって、
   直流電源により充電されるコンデンサ、前記直流電源から前記コンデンサへの充電をスイッチングする第１のスイッチング素子と、前記コンデンサに蓄積された電荷を放電させる第２のスイッチング素子とを含むＤＣ－ＤＣコンバータと、
   前記ＤＣ－ＤＣコンバータの出力電圧の帰還電圧が閾値電圧を超えない場合に、一定の周期ごとに、前記帰還電圧と基準電圧との差電圧に基づいて、前記第１のスイッチング素子を駆動するとともに、前記帰還電圧が前記閾値電圧を超えた場合に、前記第１のスイッチング素子の駆動をスキップするドライバ制御部と、
   前記第１のスイッチング素子がオフの期間に、前記第２のスイッチング素子をオンにする第１のディスチャージ制御部とを備え、
   前記第１のディスチャージ制御部は、前記第１のスイッチング素子のスイッチング周波数を検出し、前記検出されたスイッチング周波数が所定の範囲で、かつ前記第１のスイッチング素子がオフの期間に、前記第２のスイッチング素子をオンにして、前記コンデンサの電荷を放電させ、
   前記第１のスイッチング素子は、ＰＭＯＳトランジスタであり、
   前記第２のスイッチング素子は、第１のＮＭＯＳトランジスタであり、
   前記ＤＣ－ＤＣコンバータは、
   入力電圧を受ける入力端子と第１のノードの間に配置された前記第１のスイッチング素子と、
   前記第１のノードとグランドとの間に配置されたダイオードと、
   前記ダイオードと、出力端子が接続される第２のノードとの間に配置されたチョークコイルと、
   前記第２のノードとグランドとの間に配置された前記コンデンサと、
   前記第２のノードと第３のノードの間に配置された抵抗と、
   前記第３のノードとグランドの間に配置された前記第２のスイッチング素子と、
   前記第２のスイッチング素子と並列に前記第３のノードとグランドの間に配置された第２のＮＭＯＳトランジスタとを有し、
   前記スイッチング電源回路は、
   シャットダウン信号を受信したときに、前記第２のＮＭＯＳトランジスタをオンにして、前記コンデンサの電荷を放電させる第２のディスチャージ制御部を有し、
   前記第２のＮＭＯＳトランジスタのサイズは、前記第１のＮＭＯＳトランジスタのサイズよりも大きい、スイッチング電源回路。
2. 前記ドライバ制御部は、前記帰還電圧が前記閾値電圧を超えない場合に、内部クロックの周期ごとに、前記第１のスイッチング素子をオンおよびオフさせ、
   前記第１のディスチャージ制御部は、前記帰還電圧が前記閾値電圧を超えるか否かによらずに、前記内部クロックの周期ごとに、前記第２のスイッチング素子をオンおよびオフさせる、請求項１記載のスイッチング電源回路。
3. 前記ドライバ制御部は、前記帰還電圧が前記閾値電圧を超えない場合に、前記内部クロックがオフの期間のいずれかに、前記第１のスイッチング素子をオンにし、
   前記第１のディスチャージ制御部は、前記内部クロックがオンの期間に前記第２のスイッチング素子をオンにする、請求項２記載のスイッチング電源回路。
4. 液晶パネルと、
   前記液晶パネルのデータ線を駆動する複数のソースドライバと、
   前記液晶パネルの走査線を駆動する複数のゲートドライバと、
   タイミングコントローラと、
   請求項１記載のスイッチング電源回路とを備え、
   前記スイッチング電源回路の出力端子から出力される電圧は、前記タイミングコントローラに供給される、液晶表示装置。

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