JP7196259B2 - パルス整形回路 - Google Patents

Description

本発明は、パルス整形回路に関する。より具体的には、本発明は、電子検出器および／またはイオン検出器などの検出器を有する質量分析計用のパルス整形回路に関する。本発明はさらに、パルス整形回路を備えた検出器パルス処理ユニット、ならびにパルス整形回路を備えた質量分析計などの分光計に関する。

質量分析では、さまざまな検出器がイオンを検出することが知られている。検出されたイオンは、通常、質量対電荷比（ｍ／ｚ）に従って、ろ過および／または分離される。一般的な多重極型質量分析計では、多重極（通常は四重極であるが、必ずしもこれである必要はない）が、ｍ／ｚ値の範囲にわたって走査し、フィルタとして機能することができる。各ｍ／ｚ値（またはｍ／ｚ値のサブ範囲）について、イオンの量が決定される。したがって、異なるｍ／ｚ値を有するその量のイオンが、時間的に分離され、順次決定される。多重極型質量分析計の例は、米国特許第ＵＳ９，９３４，９５４号（Ｔｈｅｒｍｏ Ｆｉｓｈｅｒ Ｓｃｉｅｎｔｉｆｉｃ）に開示されており、これは、参照により本明細書に組み込まれる。

セクタフィールド型質量分析計は、例えば、磁場を適用して、そのｍ／ｚ値に応じて半径が決まる湾曲軌道をイオンがたどるようにすることで、空間内のイオンを分離することができる。したがって、異なるｍ／ｚ値を有するイオンの量を、同時に決定することができる。イオンマルチコレクタを備えたセクタフィールド型質量分析計の例は、米国特許第ＵＳ１０，８６７，７８０号（Ｔｈｅｒｍｏ Ｆｉｓｈｅｒ Ｓｃｉｅｎｔｉｆｉｃ＆Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｂｒｉｓｔｏｌ）に開示されており、これは、参照により本明細書に組み込まれる。

このような質量分析計は、通常、サンプルからイオンビームを生成するためのイオン源、質量対電荷比（ｍ／ｚ）によってビームからイオンを選択するためのイオン源の下流にある質量フィルタ、干渉イオンを除去するための質量フィルタの下流にある衝突セル、衝突セルの下流にある質量フィルタ、および質量フィルタの下流にある検出器ユニットを備える。検出器ユニットは、複数の異なるイオン種を並行して、および／または同時に検出するための複数のイオン検出器を備え得る。

ファラデーカップ、コンパクトディスクリートダイノード（ＣＤＤ）、二次電子増倍管（ＳＥＭ）など、いくつかのタイプのイオン検出器が既知である。一部の質量分析計では、複数のファラデーカップが１つ以上の他のタイプのイオン検出器と組み合わされ、ファラデーカップは大量に発生するイオンに使用され、他のタイプ（複数可）のイオン検出器は少量に発生するイオンに使用される。

ファラデーカップに衝突するイオンは、通常は高い抵抗を持つ抵抗器に小さな電流を流すことができる。結果として生じる抵抗器全体の電圧は、通常、電圧－周波数変換器（ＶＦＣ）を用いて、電圧を表し、したがってイオンの数を表す周波数に変換される。したがって、各ファラデーカップは、その関連するＶＦＣを通して、パルスで構成される出力信号を生じさせ、１秒あたりのパルス数は、特定のファラデーカップに衝突するイオンの量を表す。

他のタイプのイオン検出器も、特定の期間内に検出器に衝突するイオンの数を決定するためにカウントする必要があるパルスを生じさせる場合がある。例えば、コンパクトディスクリートダイノード（ＣＤＤ）および二次電子増倍管（ＳＥＭ）は、イオンなだれを表すパルスを生じさせ、それらのパルスの数または周波数は、イオンの量を表す。

例えば、二次イオン増倍器によって生じるパルスの数をカウントするために、後続のパルスを明確に区別でき、いわゆる反射パルスなどのカウントアーチファクトを回避できることが必要である。したがって、検出器のパルスを確実にカウントできるようにするには、実際のパルスの高さと持続時間を最小限に抑え、アーチファクトを抑制する必要がある。

本発明は、アナログ検出器から検出器パルスを受信し、整形されたパルスをカウンタに供給することができる、信頼性が高く、シンプルで、経済的でありながら効果的である電子回路を提供することを目的としている。

したがって、本発明は、分光計において検出器パルスを整形するためのパルス整形回路を提供し、パルス整形回路は、
－アナログイオン検出器から検出器パルスを受信するための回路入力端子と、
－回路入力端子から検出器パルスを受信し、出力パルスを生じさせるためのフリップフロップと、
－フリップフロップから出力パルスを受信し、遅延出力パルスを上述したフリップフロップのリセット入力端子に送り込むための遅延ユニットであって、遅延ユニットが、出力パルスの持続時間、および出力パルス間の間隔の最小持続時間を決定するように構成されている、遅延ユニットと、
－出力パルスまたは遅延出力パルスをカウンタに供給するための回路出力端子と、を備える。

フリップフロップと遅延ユニットを使用することにより、部品点数の少ない、経済的で信頼性の高いパルス整形回路を提供することができる。フリップフロップは、検出器パルスを受信し、カウンタに送り込むことができるパルスを出力する。パルス整形回路の発明的特徴は、フリップフロップの出力パルスを遅延させ、それをフリップフロップのリセット入力端子に送り込むように構成されている遅延ユニットである。したがって、フリップフロップによって生じる各出力パルスは、特定の時間遅延の後にフリップフロップをリセットさせ、時間遅延の量は、遅延ユニットによって決定される。フリップフロップのリセットにより、フリップフロップの出力パルスが終了すること、すなわち、フリップフロップのリセットにより、フリップフロップの出力レベルを論理ハイから論理ローにすることができることが理解されよう。したがって、フリップフロップの出力パルスの持続時間は、遅延ユニットによって決定される。

フリップフロップをリセットすることにより、したがって、フリップフロップの出力レベルをハイ（論理１）からロー（論理０）にすると、リセット入力端子への入力レベルは一定の時間遅延後にローになるが、その時間遅延の量は遅延ユニットにより決定される。通常、フリップフロップの出力レベルがハイになることと、リセット入力端子における入力レベルがハイになることとの間の時間遅延は、フリップフロップの出力レベルがローになることと、リセット入力端子における入力レベルがローになることとの間の時間遅延と実質的に同じであるが、これはすべての実施形態に当てはまるとは限らない。

フリップフロップのリセットを遅らせ、続いてその設定を遅延させることにより、フリップフロップの出力パルスが整形される。すなわち、出力パルスは、それらの間の持続時間と最小間隔の両方を有し、持続時間と最小間隔の両方は、遅延ユニットによって決定され、したがって、出力パルスは、本発明のパルス整形回路によって整形される。

上記の説明は、正論理を想定して提供されており、当業者は、負論理が使用される場合でも必要な調整を容易に行うことができるであろう。

本発明のパルス整形回路では、遅延ユニットの出力端子は、２つの規定された出力状態を有するコンポーネントを介して、フリップフロップのリセット入力端子に結合され得る。２つの規定された出力状態を有するコンポーネントを使用することにより、リセット入力端子が安定した電圧を受容することが保証されるので、フリップフロップのリセットが望ましくない時点において終了することがなくなる。

デジタルコンポーネントなど、２つの規定された出力状態を有するコンポーネントは、２つの電圧（または電流）を比較し、どちらが大きいかを示すデジタル信号を出力するコンポーネントであるコンパレータを含んでもよい。２つの規定された出力状態を有するコンポーネントが、シュミットトリガを含むことが好ましい。

パルス整形回路の入力端子は、２つの規定された出力状態を有するコンポーネントを介して、フリップフロップに結合することができる。すなわち、デジタルコンポーネントなどの２つの規定された出力状態を有するコンポーネントを、パルス整形回路の入力端子とフリップフロップとの間に配置して、フリップフロップをパルス整形回路の入力端子に間接的に接続することができる。これには、フリップフロップの入力端子が、より適切に規定された入力電圧を受容することができるという利点がある。

フリップフロップの出力は、２つの規定された出力状態を有するコンポーネントを介して、回路出力端子に結合され得る。これは、パルス整形回路によって出力されるパルスをより適切に整形するのにも役立つが、この追加コンポーネントの主な目的は、フリップフロップと回路出力端子以外のコンポーネントとの間のバッファとして機能することである。

実施形態では、遅延ユニットの出力は、２つの規定された出力状態を有するコンポーネントを介して回路出力端子に結合することができる。特に、遅延ユニットにコンデンサを使用した場合、遅延ユニットの出力電圧は、直線エッジを有するパルスを呈さない場合がある。その場合、デジタルコンポーネントなど、２つの規定された出力状態を有するコンポーネントは、より適切に規定されたパルスエッジを生じさせることができる。

２つの規定された出力状態を有するコンポーネントは、例えば、ＯＲゲートまたはＮＯＴゲートの直列配置などのデジタルコンポーネントを備えていてもよい。実施形態では、２つの規定された出力状態を有するコンポーネントは、コンパレータを含んでもよい。通常のコンパレータを使用することもできるが、シュミットトリガを使用することが望ましく、これは、そのようなコンポーネントが、小さな信号の変動を抑制してノイズを効果的に低減するためである。

パルス整形回路の実施形態では、遅延ユニットは、抵抗器およびコンデンサを備えている。抵抗器とコンデンサを使用することにより、非常にシンプルで経済的でありながら効果的な遅延ユニットを実現できる。好ましくは、遅延ユニットは、抵抗器とコンデンサの直列配置を含む。いくつかの実施形態では、遅延ユニットは、抵抗器とコンデンサの直列配置のみで構成され、コンデンサの一方の端子は、好ましくは接地されている。

本発明のパルス整形回路において、フリップフロップは、Ｄフリップフロップを備えていてもよく、その場合、フリップフロップのリセット入力端子は、クリア端子である。よく知られているように、Ｄフリップフロップは通常、Ｄとラベル付けされた入力端子、Ｑとラベル付けされた出力端子、クリアまたはＲ（リセット）とラベル付けされたリセット入力端子、ならびにクロック入力端子を有する。

実施形態では、フリップフロップはＤフリップフロップであり、フリップフロップのＤ入力端子は論理「１」レベルに接続されている。Ｄフリップフロップは広く入手可能であり、有利な特性を有している。フリップフロップがＤフリップフロップで構成されている場合、フリップフロップのクロック入力端子をパルス整形回路の入力端子に接続することができる。

代わりに、他のタイプのフリップフロップを使用することもできる。実施形態では、パルス整形回路のフリップフロップはＳＲフリップフロップであり、フリップフロップのリセット入力端子はＲ端子である。よく知られているように、ＳＲフリップフロップにはセット（Ｓ）入力端子とリセット（Ｒ）入力端子がある。

フリップフロップがＳＲフリップフロップである実施形態では、パルス整形回路は、回路入力端子とフリップフロップとの間に配置されたＡＮＤゲートをさらに備えていてもよく、ＡＮＤゲートは、フリップフロップの反転遅延出力パルスを受信するように配置されている。ＡＮＤゲートを備えたパルス整形回路は、遅延ユニットとＡＮＤゲートとの間に配置されたインバータをさらに備えていてもよい。これにより、検出器パルスをＳＲフリップフロップに選択的に送り込むことが許容され、つまり、（正または高）入力パルスは、Ｒ入力端子の電圧が低い場合にのみフリップフロップのＳ入力端子に供給することができ、したがって、フリップフロップのいずれの未規定の状態も回避することができる。

本発明はさらに、上記のようなパルス整形回路を備えた検出器パルス処理ユニットを提供する。実施形態では、検出器パルス処理ユニットは、
－アナログ検出器パルスを増幅するためのオプションの増幅器と、
－増幅され得るか否かに関わらず、検出パルスを整形するための上述のパルス整形回路と、および
－整形された検出器パルスをカウントするためのカウンタと、を備えていてもよい。

本発明はさらに、上記のような検出器パルス処理ユニットを備えた質量分析計などの分光計を提供する。分光計は、誘導結合プラズマ（ＩＣＰ）質量分析計であってもよい。上記のような検出器パルス処理ユニットを備えた分光計は、イオン源、ビーム集束ユニット、磁気セクタユニット、多重極ユニット、検出器ユニット、および検出器信号処理ユニットのうちの少なくとも１つをさらに備えてもよく、検出器パルス処理ユニットは、検出器信号処理ユニットの一部であり得る。

本発明を適用できる、質量分析計の例示的な実施形態を概略的に示す。 図１の質量分析計の信号処理装置をさらに詳細に概略的に示す。 本発明によるパルス整形回路の第１の実施形態を概略的に示す。 本発明によるパルス整形回路の第２の実施形態を概略的に示す。 本発明によるパルス整形回路の第３の実施形態を概略的に示す。 本発明によるパルス整形回路の第４の実施形態を概略的に示す。 本発明によるパルス整形回路の第５の実施形態を概略的に示す。 本発明によるパルス整形回路の第６の実施形態を概略的に示す。 本発明によるパルス整形回路の第７の実施形態を概略的に示す。 本発明によるパルス整形回路の第８の実施形態を概略的に示す。 本発明によるパルス整形回路の実施形態において発生し得るパルスを概略的に示す。 本発明によるパルス整形回路の実施形態において発生し得るパルスも概略的に示す。

本発明は、電子検出器またはイオン検出器などの検出器によって生じるスプリアスパルスを抑制するように設計されたパルス整形回路を提供する。本発明のパルス整形回路は、パルスのカウントを容易にするために最小のパルス長を有するパルスを生じさせるようにさらに設計されている。パルス整形回路は、質量分析計、電子分光計または光学分光計などの分光計を参照して説明される。

本発明を適用することができる質量分析計は、例として、図１に概略的に示されている。質量分析計１００は、イオン源１１０、ビーム集束ユニット１２０、質量フィルタユニット１３０、検出器ユニット１４０、および信号処理ユニット１５０を備えることが示されている。イオン源１１０は、誘導結合プラズマ（ＩＣＰ）源などのプラズマ源であり得る。イオン源１１０は、ビーム集束ユニット１２０によって集束されて集束イオンビームＢとなる元のイオンビームＡを生じさせるように配置されている。ビーム集束ユニット１２０は、それ自体が既知であり得る適切なイオン光学系を備えていてもよい。衝突／反応セルは、任意選択で、ビーム集束ユニット１２０と質量フィルタユニット１３０との間に、および／または質量フィルタユニット１３０と検出器ユニット１４０との間に配置することができる。

質量フィルタユニット１３０では、イオンビームＢに含有されるイオンを、そのそれぞれの質量に応じて分離することができる。質量フィルタユニット１３０が磁気セクタユニットを備えている場合、質量フィルタユニット１３０に入る単一の集束イオンビームＢは、検出器ユニット１４０の異なる検出器に到達し得る複数のイオンビームＣに分割され、異なる質量を有するイオンを個別に検出することが許容される。質量フィルタユニット１３０が四重極ユニットまたは六重極ユニットなどの多重極ユニットを備えている場合、特定の期間において、選択された範囲の質量／電荷（ｍ／ｚ）値のみのイオンは、ビームＣとして質量フィルタユニット１３０を出て、検出器ユニット１４０に到達する。イオンの検出に応じて、検出器ユニット１４０は、信号処理ユニット１５０で増幅およびさらに処理することができるイオン検出信号を生じさせ、イオン検出器ごとの、したがってイオン質量範囲ごとの平均検出頻度を含み得るデータ信号をもたらす。

図１の質量分析計１００の一部は、図２により詳細に示されている。特に、図２は、検出器ユニット１４０の一部および信号処理ユニット１５０の一部を概略的に示している。

検出器ユニット１４０は、二次電子増倍管（ＳＥＭ）１４１、１４２、および１４３を備えているように示されている。検出器ユニット１４０は、３つより多い（または３つ未満の）二次電子増倍管（ＳＥＭ）、ならびにファラデーカップおよび／またはコンパクトディスクリートダイノード（ＣＤＤ）などの追加のイオン検出器を備えていてもよい。

よく知られているように、二次電子増倍管（ＳＥＭ）および同様のイオン検出器の配置により、衝突するイオンの数に比例する小さな電圧を有するパルスが生じる。これらの小さな電圧は、通常１ｍＶ～１０ｍＶの範囲であり、１～１０Ｖの範囲の電圧に変換される。この目的のために、信号処理ユニット１５０は、アナログ増幅器１５２を備える。ここでは、増幅器１５２は概略的にのみ描かれており、増幅器１５２は、負帰還ループおよび他のコンポーネントを備えた演算増幅器を備え得ることに留意されたい。さらに、図を簡単にするために単一の増幅器１５２のみがここに示されていることに留意されたいが、検出器ユニット１４０の各検出器１４１～１４３が、個々の増幅器１５２に接続され得ることが理解されるであろう。いくつかの実施形態では、２つ以上の検出器は、入力抵抗器と増幅器を共有することができる。

増幅器１５２は、入力電圧Ｖ_inよりも著しく大きく、例えば１０，１００または１０００倍大きい出力電圧Ｖ_outを有するパルスを生じさせる。次に、この出力電圧Ｖ_outを有するパルスは、パルス処理ユニット１５３に送り込まれ、これは、受信されたパルスを処理して、カウンタ１５４によるカウントに適した形状および持続時間を有するパルスＰを生じさせる。

平均周波数を決定するために、パルス処理回路は、ある期間中のパルスの数をカウントし、その期間の持続時間を決定し、パルスの数を持続時間で除算することができる。

上記のように、パルス処理ユニット１５３は、パルスを整形するための、特にパルス間のスプリアスピークを排除するための、およびパルスの信頼性のあるカウントを許容にするための最小パルス持続時間を提供するための回路を備える。

本発明によるパルス整形回路の例示的な実施形態は、図３に概略的に示されている。図２のパルス処理ユニット１５３の一部であり得るパルス整形回路１は、フリップフロップ１０および遅延ユニット２０を備えるように示されている。パルス整形回路１は、パルス整形回路入力Ｉｎおよびパルス整形回路出力Ｏｕｔをさらに備えているように示されている。遅延ユニット２０は、遅延ユニット入力２１および遅延ユニット出力２２を備えているように示されている。

示される例では、遅延ユニット２０は、抵抗器２５およびコンデンサ２６の直列配置を備える。抵抗器２５の第１の端子は、遅延ユニット入力端子２１に接続され、一方、抵抗器２５の第２の端子は、コンデンサ２６の第１の端子と遅延ユニット出力端子２２の両方に接続される。コンデンサ２６の第２の端子は、図示の例では、接地されている。遅延ユニット２０のこの実施形態は、シンプルかつ経済的であるが、効果的である。例えば、１つ以上の抵抗と１つ以上のコンデンサの他の配置、および／または遅延線、ゲート、および／またはフリップフロップなどの１つ以上のデジタル要素を含む配置など、遅延ユニットの他の実施形態を使用できることが理解されよう。

図３の実施形態では、フリップフロップ１０は、Ｄ入力端子とＱ出力端子を有するＤフリップフロップである（Ｄフリップフロップは、逆Ｑ出力端子を有することもできるが、そのような端子は本実施形態では使用されない）。フリップフロップ１０のＤ入力端子は、論理「１」レベルを表す電圧、通常は正の供給電圧などの比較的高い電圧レベルに接続されている。その結果、論理「１」は常にＤ入力端子において存在し、クロック入力端子における各パルスでＱ出力端子にコピーされる（図３では三角形で表されている）。

フリップフロップ１０のクロック入力端子は、回路入力Ｉｎに接続されている。その結果、フリップフロップの状態は、各受信した検出器パルスごとに変化し得る。図２を参照して上で説明したように、そのような検出器パルスは、イオンを検出したことに応じて、ＳＥＭ検出器１４１などの検出器によって生成することができ、増幅器１５２などの増幅器によって増幅することができる。したがって、各検出器パルスにより、Ｄ入力端子の論理「１」がＱ出力端子において現れる。フリップフロップ１０のＱ出力端子が回路出力Ｏｕｔに接続されているので、この回路出力Ｏｕｔは、論理「１」を表す（比較的）高い電圧にある。

フリップフロップ１０のＱ出力端子は、遅延ユニット入力端子２１にも接続され、一方、遅延ユニット出力端子２２は、クリア入力端子ＣＬＲに接続されている（一部のＤフリップフロップは、代わりに、またはさらに、逆クリア入力端子を有していてもよく、このようなクリア入力端子を使用する場合は、遅延ユニット出力端子２２とクリア入力端子との間にインバータを配置してもよい）。遅延ユニット２０は、その入力端子２１において現れる高電圧が、所定の遅延の後、その出力端子２２において現れるように配置することができる。あるいは、またはさらに、遅延ユニット２０は、その入力端子２１において現れる低電圧が、所定の遅延の後、その出力端子２２において現れるように配置することができる。

図示される実施形態では、抵抗器２５に印加される比較的高い電圧（正の供給電圧など）により、コンデンサ２６が充電される。抵抗器２５の抵抗およびコンデンサ２６の静電容量によって決定される特定の遅延の後、遅延ユニット２０の出力端子２２、ひいてはフリップフロップのクリア入力端子ＣＬＲもこの高電圧になる。その結果、フリップフロップはクリアされ（つまり、リセットされ）、フリップフロップ１０の出力端子Ｑは、論理「０」を表す低電圧（例えば、接地）を想定する。その後、パルス整形回路出力Ｏｕｔも、低電圧を想定する。

フリップフロップ１０の出力端子Ｑが低電圧を想定する場合、遅延ユニット２０の入力端子２１も、図３に示す実施形態では、低電圧を想定する。その結果、コンデンサ２６は抵抗器２５を介して放電を開始し、そのため、遅延ユニット出力端子２２において、したがってフリップフロップ１０のクリア入力端子ＣＬＲにおいて電圧が低下し始める。最終的に、電圧が十分に低下してクリア入力端子ＣＬＲが論理「０」レベルを想定することで、フリップフロップのクリアが終了し、クロック入力端子において受信した次のパルスで、フリップフロップがＤ入力端子における論理「１」のＱ出力端子へのコピーを再開することが許容される。

したがって、フリップフロップのクロック入力端子に送り込まれる検出器パルスは、フリップフロップおよびパルス整形回路１の出力において高電圧、したがってパルスをもたらすことが分かる。このパルスは、所定の遅延後にフリップフロップがリセットされ、その結果、低電圧がもたらされ、したがって、フリップフロップおよびパルス整形回路１の出力においてパルスが存在しなくなるため、遅延ユニット２０によって決定される持続時間を有する。このパルスの欠如、またはパルス間隔は、遅延ユニット２０によっても決定される持続時間を有する。フリップフロップ１０はクリア状態であるため、このパルス間隔の間、パルス整形回路の出力端子Ｏｕｔにおいてパルスが現れることができないことに留意されたい。したがって、短いスプリアスパルスは、パルス整形回路１によってフィルタリングされ、送信されない。逆に、送信されるパルスは、遅延ユニット２０によって決定される最小持続時間を有し、これにより、これらのパルスを、カウンタ（例えば、図２のカウンタ１５４など）によって確実にカウントすることが許容される。

図３に示される実施形態では、パルスの持続時間は、パルス間隔の持続時間にほぼ等しいが、これらの持続時間は、他の実施形態では必ずしも等しくない場合があることに留意されたい。

図３の実施形態では、パルス整形回路の出力端子Ｏｕｔは、フリップフロップ１０のＱ出力端子に直接接続されている。図４の実施形態では、パルス整形回路の出力端子Ｏｕｔは、遅延ユニット出力端子２２に接続されている。結果として、この実施形態によって出力され得るパルスは、遅延ユニットによって遅延されるであろう。

別の実施形態が、図５に示されている。この実施形態は、本質的に図３の実施形態と同様であり、フリップフロップ１０および遅延ユニット２０も備えている。さらに、図５の実施形態は、第１のシュミットトリガ３０、第２のシュミットトリガ４０、および第３のシュミットトリガ５０を備えている。第１のシュミットトリガ３０は、フリップフロップ１０の入力端子Ｉｎとクロック入力端子との間に配置され、クロック入力端子に明確に規定されたパルスを供給するのに役立つ。第２のシュミットトリガ４０は、遅延ユニット２０の出力端子２２とフリップフロップ１０のクリア入力端子ＣＬＲとの間に配置され、クリア入力端子が高（論理「１」）または低（論理「０」）電圧を受容する時点をより適切に規定するのに役立つ。第３のシュミットトリガ５０は、フリップフロップ１０のＱ出力端子とパルス整形回路の出力端子Ｏｕｔとの間に、特に遅延ユニットの入力端子２１とパルス整形回路の出力端子Ｏｕｔとの間に配置され、パルス整形回路と、カウンタ回路などのその他の回路との間で主にバッファとして機能する。

３つのシュミットトリガはすべて任意選択であるが、第２のシュミットトリガ４０の存在は、パルス持続時間およびパルス間隔持続時間をより明確に規定するので、特に有利である。したがって、第２のシュミットトリガ４０のみを備えた実施形態は、一般的に、シュミットトリガのない実施形態よりも、あるいは、第２のシュミットトリガ４０はないが、第１のシュミットトリガ３０または第３のシュミットトリガ５０のいずれかを備えた実施形態よりも好ましくなる。

各シュミットトリガは、２つの規定された出力状態を有するコンポーネントの例であることに注意されたい。このようなコンポーネントは、好ましくは、入力電圧を基準電圧と比較し、２つの可能な出力電圧のうちの１つを出力するコンパレータを含む。シュミットトリガは、コンパレータの特に有利な例であり、ヒステリシスを有するタイプのコンパレータであり、出力電圧が入力信号によって急激に変化するのを防ぐ。しかしながら、図５の実施形態では、シュミットトリガのいずれかを、例えば、２つのインバータの直列配置、または別のタイプのコンパレータで置き換えることができる。

図６の実施形態は、図４の実施形態と同様であるが、３つのシュミットトリガ３０、４０および５０が追加されている。遅延ユニット２０およびパルス整形回路の出力端子Ｏｕｔとの間の信号経路には、第２のシュミットトリガ４０と第３のシュミットトリガ５０が直列に配置されている。ここで、第３のシュミットトリガ５０は、主に、フリップフロップ１０と出力端子Ｏｕｔとの間のバッファとして機能し、２つの規定された出力状態を有する別のコンポーネントと置き換えることができる。

図７の実施形態は、反転シュミットトリガ３０、４０、および５０が使用されることを除いて、図６の実施形態と同様である。この実施形態では、遅延ユニット２０の出力端子は、第２のシュミットトリガ４０を介して、フリップフロップ１０の反転クリア入力端子ＮＯＴ ＣＬＲに接続されなければならない。

上記の実施形態では、Ｄフリップフロップが使用される。しかしながら、本発明は、Ｄフリップフロップに限定されず、あるいは、ＳＲフリップフロップなどの他のフリップフロップを利用することができる。ＳＲフリップフロップを含む実施形態は、図８～図１０に概略的に示されている。

図８の実施形態は、図３の実施形態と同様であり、フリップフロップ１０および遅延ユニット２０も備えている。図８の実施形態では、Ｄフリップフロップは、入力端子Ｓ（セット）およびＲ（リセット）および出力端子Ｑを有するＳＲフリップフロップに置き換えられている。図３のように、フリップフロップ出力端子Ｑは、パルス整形出力端子Ｏｕｔに、かつ遅延ユニット入力端子２１に接続されている。ただし、パルス整形回路入力端子Ｉｎは第１フリップフロップ入力端子Ｓに接続され、遅延ユニット出力端子２２は第２フリップフロップ入力端子Ｒに接続されている。

入力端子Ｓにおいて受信された検出器パルスは、フリップフロップ１０をセットし、出力端子Ｑにおいて高電圧（論理「１」）をもたらす。したがって、パルス整形回路１は、その出力端子Ｏｕｔにおいてパルスを生じさせる。図３の実施形態のように、遅延ユニット入力端子２１におけるこの高電圧は、特定の遅延の後、遅延ユニット出力端子２２において高電圧を生じさせ、これは、フリップフロップのＲ（リセット）入力端子と結合される。これによりフリップフロップがリセットされ、その結果、出力端子Ｑは低電圧を想定することになる。これにより、遅延ユニット２０で別の遅延がトリガされ、その後、遅延ユニット出力端子２２において、したがってＲ入力端子において電圧が再び低くなり、リセット期間が終了する。リセットが終了すると、フリップフロップはＳ入力端子において次のパルスに応答することができる。

図８の実施形態はそのように機能することができるが、Ｓ入力端子とＲ入力端子の両方が高電圧を運び、したがってＳおよびＲ入力端子の両方に論理「１」が供給される、すなわちＳ＝Ｒ＝「１」となる状況が発生し得るという欠点がある。これにより、ＳＲフリップフロップで規定されていない状態が発生する可能性がある。この状況は、図９に示すように、追加のコンポーネントを使用することで回避できる。図９の実施形態は、インバータ６０およびＡＮＤゲート７０が追加されていることを除いて、図８の実施形態と同じである。

ＡＮＤゲート７０は、パルス整形回路入力端子Ｉｎとフリップフロップ１０のＳ入力端子との間に配置されている。ＮＯＲゲート６０は、遅延ユニット出力端子２２と結合されているため、リセット信号（遅延出力パルス）をそれが存在する場合に受信する。ＮＯＲゲート６０はリセット信号を反転し、これをＡＮＤゲートに送り込む。したがって、Ｒ入力端子が論理「１」（高電圧）を受信すると、インバータ６０は論理「０」をＡＮＤゲート７０に供給し、したがって、ＡＮＤゲートを効果的に遮断し、その結果、フリップフロップのＳ入力端子には論理「１」が送り込まれないことになる。したがって、状況Ｓ＝Ｒ＝「１」は排除される。

図１０の実施形態は、３つのシュミットトリガ３０、４０、および５０が追加されていることを除いて、図９の実施形態と同様である。これらのシュミットトリガは、例えば、図５の対応するトリガと実質的に同じ機能を有している。図１０の実施形態から、３つのシュミットトリガ３０、４０、および５０のいずれかを省略できることが理解されよう。

図１１には、本発明のパルス整形回路の実施形態で発生し得る様々な信号が概略的に示されている。図１１に示されている信号は、
Ａ．パルス整形回路の入力端子における信号と、
Ｂ．フリップフロップの（反転）クリア入力における信号と、
Ｃ．遅延ユニットの出力端子における信号と、
Ｄ．パルス整形回路の出力端子における信号とである。

図１１に示される信号は、特に、図７に示される実施形態において発生し得る。

パルス整形回路によって受信され、増幅器（図２の１５２）によって出力され得る検出器パルスは、Ａにおいて示されている。示されている特定の例では、受信された検出器パルスＰ_inは、定常電圧に対して負であり、パルスがない場合、正の電圧Ｖがパルス整形回路の入力において存在し、一方、検出器パルスＰ_inが存在する場合、ゼロ（またはほぼゼロ）の電圧０がパルス整形回路の入力において存在する。示される例では、フリップフロップは、正のエッジトリガ型フリップフロップであり、パルス整形回路は、図７の実施形態の反転シュミットトリガ３０のように、その入力において反転要素を有する。

第１の（反転された）検出器パルスＰが、時間ｔ₁においてフリップフロップのクロック入力に到達すると、出力Ｑは、遅延ユニットに供給される高電圧によって表される値「１」を推定する。図７に示す実施形態では、これにより、図１１のＣに示すように、コンデンサ（図６の２６）が充電され、遅延ユニットの出力端子（図７の２２）において電圧が上昇する。遅延ユニットのこの出力信号は、任意選択でシュミットトリガ（図７の４０）を介して、フリップフロップのクリア入力に供給される。このシュミットトリガが図７のように反転シュミットトリガである場合、フリップフロップの反転クリア入力（ＮＯＴ ＣＬＲ）を使用することができる。このシュミットトリガが非反転シュミットトリガの場合、フリップフロップの通常の（非反転）クリア入力（ＣＬＲ）を使用することができる。

時間ｔ₂において、遅延ユニットの出力端子（図７の２２）における信号は、フリップフロップをクリア（すなわち、リセット）させる値に達する。つまり、Ｃに示すように、遅延ユニットの出力端子における電圧が上昇すると、遅延ユニットの出力端子に結合された反転シュミットトリガ（図７の４０）の出力信号により、Ｂに示すように、高電圧から低電圧に切り替わる。遅延ユニットの出力端子におけるこの低電圧は、フリップフロップの反転クリア入力（図７のＮＯＴ ＣＬＲ）に供給され、フリップフロップがクリアされ、フリップフロップの（その出力端子Ｑにおける）出力信号は低電圧を推定する。図１１から、フリップフロップのこのクリア（つまり、リセット）は、遅延ユニットによって決定される遅延Δ＝（ｔ₂－ｔ₁）の後に発生することが分かる。

使用される特定の遅延は、使用されるアプリケーションおよび検出器に応じて変化するが、通常の遅延は、１ｎｓ～１ｍｓの範囲、好ましくは１ｎｓ～１ｍｓの範囲、より好ましくは１ｎｓ～１００ｎｓの範囲、さらにより好ましくは１０ｎｓ～５０ｎｓの範囲であってもよい。当業者は、抵抗器とコンデンサの直列配置を含む遅延ユニットが使用される場合、時定数τが、遅延Δにほぼ等しくなり得、ここでτ＝Ｒ．Ｃであり、Ｒは、抵抗器の抵抗、Ｃは、コンデンサの静電容量であることを理解するであろう。

図１１の例では、図１２の例と同様に、フリップフロップによって、またはシュミットトリガによって引き起こされるいずれかの遅延は、図を明確にするために、無視されていることに留意されたい。実際には、これらの要素の各々により、数ｎｓ（ナノ秒）の遅延が引き起こされる。したがって、合計遅延Δは、遅延単位によって引き起こされ、時定数τで表される遅延よりも大きくなる。実際の実施形態では、合計遅延Δは、例えば、約３０ｎｓに達する可能性がある。

リセットによるフリップフロップの出力端子Ｑにおける低電圧が遅延ユニットに送り込まれ、これにより、Ｃに示すように遅延ユニットの出力信号が減少する。時間ｔ₃において、遅延ユニットの出力信号は、シュミットトリガ４０がその出力電圧を変化させるのに十分な低電圧に達しており、したがって、Ｂで示すように、フリップフロップの反転クリア入力に高電圧が供給される。

図７の実施形態では、パルス整形回路の出力信号は、フリップフロップの反転クリア入力端子に供給される信号を（図７の反転シュミットトリガ５０によって）実質的に反転させたものである。パルス整形回路の出力信号を、図１１のＤに示す。パルス整形回路は、遅延部によって規定された持続期間を有する、明確に規定された出力パルスＰ_outを提供することが分かる。

上述のイベントは、次の検出器パルスＰ_inが受信される時刻ｔ₄において繰り返される。本発明の重要な態様によれば、パルス整形回路は、各検出器パルスＰ_inの開始後のブランキング間隔ＢＴを提供する。したがって、第１のブランキング間隔は、時間ｔ₁において開始し、時間ｔ₃において終了し、一方、第２のブランキング間隔は、時間ｔ₄において開始し、時間ｔ₆において終了する。すなわち、時間ｔ₁またはｔ₄から、検出器パルスＰ_inが、フリップフロップの出力端子Ｑに高電圧を推定させるとき、パルス整形回路は、反射Ｒなどのさらなるパルスに対して反応しない。ブランキング時間ＢＴの第１の部分、例えば、ｔ₄からｔ₅までの間、出力端子Ｑは、論理「１」に対応する高電圧をすでに有しているので、フリップフロップのクロック入力端子におけるさらなるパルスは、このステータスを変化させることはない。ブランキング時間ＢＴの第２の部分、例えば、ｔ₅からｔ₆のまでの間、フリップフロップは、Ｂに示される（反転された）クリア信号によって「クリア」ステータスにあり、したがって、フリップフロップのステータスを変更させることはできない。

したがって、本発明のパルス整形回路は、反射およびノイズ信号などのスプリアス信号に反応しない、明確に規定されたた出力信号を提供することが分かる。

図１２は、図７に示されている実施形態など、本発明の実施形態で発生し得る信号の別の例を示している。図１２の例では、時刻ｔ₁から時刻ｔ₃まで延びる第１のブランキング期間ＢＴの間に２回の反射Ｒが発生し、一方、時刻ｔ₄から時刻ｔ₆まで延びる第２のブランキング期間ＢＴの間に単発の反射Ｒが発生する。図１１のように、第２のブランキング期間の開始は、時刻ｔ₄において受信される検出器パルスＰ_inによって決定される。ｔ₄は、時刻ｔ₃の後、すなわち、第１のブランキング時間ＢＴが終了した後、いつでも発生し得ることに留意されたい。

当業者は、上記の実施形態にコンポーネントを追加したり、そこからコンポーネントを削除したりすることが容易にできるであろう。例えば、示されているＤフリップフロップおよびＳＲフリップフロップの代わりに、ＪＫフリップフロップなどの他のタイプのフリップフロップまたはラッチを使用することができる。さらに、遅延ユニットまたは遅延回路は、いわゆる遅延線などの１つ以上のデジタル要素、またはゲートの直列配置（例えば、直列の偶数個のＮＯＴゲート）を使用して、異なるように配置することができる。

上記のように、シュミットトリガまたは同等のコンポーネントがない、１つ、２つ、３つ、またはそれ以上これらを有する実施形態が可能である。

したがって、当業者は、本発明が上記の実施形態に限定されず、添付の特許請求の範囲に記載されるように本発明の範囲から逸脱することなく多数の追加および修正を行うことができることを理解されよう。

Claims (18)

1. 分光計で検出器パルスを整形するためのパルス整形回路であって、前記パルス整形回路が、
   アナログイオン検出器から検出器パルスを受信するための回路入力端子と、
   前記回路入力端子から検出器パルスを受信し、出力パルスを生じさせるためのフリップフロップと、
   前記フリップフロップから前記出力パルスを受信し、遅延出力パルスを前記フリップフロップのリセット入力端子に送り込むための遅延ユニットであって、前記遅延ユニットが、前記出力パルスの持続時間、および前記出力パルス間の間隔の最小持続時間を決定するように構成されている、遅延ユニットと、
   前記出力パルスまたは前記遅延出力パルスをカウンタに供給するための回路出力端子と、を備える、パルス整形回路。
2. 前記遅延ユニットの出力端子が、２つの規定された出力状態を有するコンポーネントを介して前記フリップフロップの前記リセット入力端子に結合されている、請求項１に記載のパルス整形回路。
3. 前記回路入力端子が、２つの規定された出力状態を有するコンポーネントを介して前記フリップフロップに結合されている、請求項１または２に記載のパルス整形回路。
4. 前記フリップフロップの出力が、２つの規定された出力状態を有するコンポーネントを介して前記回路出力端子に結合されている、請求項１、２または３に記載のパルス整形回路。
5. 前記遅延ユニットの出力が、２つの規定された出力状態を有するコンポーネントを介して前記回路出力端子に結合されている、請求項１～３のいずれか一項に記載のパルス整形回路。
6. 前記２つの規定された出力状態を有するコンポーネントは、コンパレータを含む、請求項２～５のいずれか一項に記載のパルス整形回路。
7. 前記２つの規定された出力状態を有するコンポーネントは、シュミットトリガを含む、請求項２～５のいずれか一項に記載のパルス整形回路。
8. 前記遅延ユニットが、抵抗器およびコンデンサを含む、請求項１～７のいずれか一項に記載のパルス整形回路。
9. 前記フリップフロップがＤフリップフロップであり、前記フリップフロップの前記リセット入力端子がクリア端子である、請求項１～８のいずれか一項に記載のパルス整形回路。
10. 前記フリップフロップのＤ入力端子が、論理「１」レベルに接続されている、請求項９に記載のパルス整形回路。
11. 前記フリップフロップのクロック入力端子が、前記回路入力端子に接続されている、請求項９または１０に記載のパルス整形回路。
12. 前記フリップフロップがＳＲフリップフロップであり、前記フリップフロップの前記リセット入力端子がＲ端子である、請求項１～８のいずれか一項に記載のパルス整形回路。
13. 前記回路入力端子と前記フリップフロップとの間に配置されたＡＮＤゲートと、前記遅延ユニットと前記ＡＮＤゲートとの間に配置されたインバータと、をさらに備え、前記ＡＮＤゲートは、前記フリップフロップへの遅延出力パルスが反転されたものを受信するように配置されている、請求項１２に記載のパルス整形回路。
14. 検出器パルス処理ユニットであって、
    検出器パルスを整形するための、請求項１～１３のいずれか一項に記載のパルス整形回路と、
    整形された検出器パルスをカウントするためのカウンタと、を備える、検出器パルス処理ユニット。
15. アナログ検出器パルスを前記パルス整形回路に供給する前に、それらを増幅するための増幅器をさらに備える、請求項１４に記載の検出器パルス処理ユニット。
16. 請求項１４または１５に記載の検出器パルス処理ユニットを備える、分光計。
17. イオン源と、検出器ユニットと、をさらに備える、請求項１６に記載の分光計。
18. 質量分析計である、請求項１６または１７に記載の分光計。

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