JP7204319B2 - エネルギー線の検出器、検出装置、機器 - Google Patents

Description

本発明は、エネルギー線を検出する検出器に関する。

電磁波や粒子線などのエネルギー線を半導体層で検出することができる。エネルギー線が半導体層の深部に侵入すると、検出精度を低下させる場合がある。そこで、半導体層を薄くすることが有効である。

特許文献１には、電子を検出する薄型直接検出器が開示されている。

特許文献２には、光を検出する半導体基板を１０μｍ以下にした光電変換装置が開示されている。

特表２０１７－５１５２７０号公報 特開２０１３－１８２９２３号公報

半導体層を薄くしても半導体層におけるエネルギー線の入射面の上や、半導体層におけるエネルギー線の出射面の上の部材が、エネルギー線の検出精度を低下させる場合がある。

そこで本発明は、エネルギー線の検出器のエネルギー線の検出精度を高める上で有利な技術を提供することを目的とする。

上記課題を解決するための手段の第１の観点は、エネルギー線を検出する検出領域、および、前記検出領域に対する平面視において前記検出領域の周辺に位置する周辺領域を有する検出器であって、前記検出領域および前記周辺領域に含まれ、第１面および前記第１面とは反対側の第２面を有する半導体層と、少なくとも前記検出領域に含まれ、前記半導体層に対する前記第１面側の空間と前記半導体層に対する前記第２面側の空間との間に配された配線構造体と、を備え、前記検出領域の少なくとも一部における前記半導体層の厚さが１００μｍより小さく、前記検出領域において前記半導体層を挟んだ前記第１面側の前記空間と前記第２面側の前記空間との間の距離が前記半導体層を含む前記周辺領域の厚さよりも小さく、かつ、前記半導体層の前記厚さが、前記検出領域における前記第１面と前記第１面側の前記空間との間の距離および前記検出領域における前記第２面と前記第２面側の前記空間との間の距離よりも大きいことを特徴とする。

上記課題を解決するための手段の第２の観点は、エネルギー線を検出する検出領域、および、前記検出領域に対する平面視において前記検出領域の周辺に位置する周辺領域を有する検出器であって、前記検出領域および前記周辺領域に含まれ、第１面および前記第１面とは反対側の第２面を有する半導体層と、少なくとも前記検出領域に含まれ、前記半導体層に対する前記第１面側の空間と前記半導体層に対する前記第２面側の空間との間に配された配線構造体と、を備え、前記検出領域の少なくとも一部における前記半導体層の厚さが、前記半導体層の他の部分よりも小さく、かつ、前記半導体層の前記厚さが、前記検出領域における前記第１面と前記第１面側の前記空間との間の距離および前記検出領域における前記第２面と前記第２面側の前記空間との間の距離よりも大きいことを特徴とする。

上記課題を解決するための手段の第３の観点は、エネルギー線を検出する検出領域と、前記検出領域に対する平面視において前記検出領域の周囲に位置する周辺領域と、を有する検出器であって、前記検出領域および前記周辺領域に含まれる半導体層と、前記検出領域および前記周辺領域において前記半導体層を支持する支持部と、を備え、前記検出領域において前記支持部が格子の形状を有することを特徴とする。

本発明によれば、エネルギー線検出器のエネルギー線の検出精度を高める上で有利な技術を提供することができる。

検出器を説明するための模式図。 検出器を説明するための模式図。 検出器を説明するための模式図。 検出器を説明するための模式図。 検出器を説明するための模式図。 検出器を説明するための模式図。 検出器を説明するための模式図。 検出器を説明するための模式図。 検出器を説明するための模式図。 検出器を説明するための模式図。 検出器を説明するための模式図。 検出器を説明するための模式図。

以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。または、複数の実施形態を説明するが、ある実施形態が他の実施形態と同様であってよい点については説明を省略する。

＜第１実施形態＞
図１、２を用いて第１実施形態を説明する。

図１（ａ）は、検出器ＩＣを検出器ＩＣの上面側から平面視した際の平面図を示している。図１（ｂ）は、図１（ａ）のＡ－Ｂ線における検出器ＩＣの断面図を示している。図１（ｃ）は、検出器ＩＣを検出器ＩＣの下面側から平面視した際の平面図を示している。

図１（ａ）に示すように、検出器ＩＣは、エネルギー線を検出する検出領域１０と、検出領域１０に対する平面視において検出領域１０の周辺に位置する周辺領域２０と、を有する。図１（ａ）において、検出領域１０として示した破線で囲まれた範囲の内側が検出領域１０であり、破線で囲まれた範囲の外側が周辺領域２０である。検出領域１０にはエネルギー線に基づく画像を形成するための複数の画素が配列されることから、検出領域１０を画素領域と称することもできる。

検出器ＩＣで検出するエネルギー線は、電磁波でも粒子線でもよい。電磁波としては赤外線、可視光線、紫外線のような光線でもよいし、マイクロ波等の電波でもよいし、Ｘ線やガンマ線のような電離放射線でもよい。粒子線としてはアルファ線、ベータ線、電子線、中性子線、陽子線、重イオン線、中間子線を挙げることができる。本実施形態は電子線を検出するのに好適である。電子線以外のエネルギー線を検出する場合にはエネルギー線の透過特性や吸収特性に応じて検出器ＩＣの構造、特に半導体層１００の厚さを調整すればよい。

図１（ｂ）に示すように、検出器ＩＣは、検出領域１０および周辺領域２０に含まれ、表面１０１および表面１０１とは反対側の裏面１０２を有する半導体層１００を備える。

半導体層１００は、例えばシリコンやゲルマニウムの単結晶層が好適であるが、多結晶層であってもよい。半導体層１００の表面１０１と裏面１０２との間では、単結晶構造あるいは多結晶構造が絶縁体層や導電体層によって分断されずに連続している。また、検出器ＩＣは、少なくとも検出領域１０に含まれ、半導体層１００に対する表面１０１側の空間３１と、半導体層１００に対する裏面１０２側の空間３２と、の間に配された配線構造体１１０を備える。空間３１、３２には固体および液体が実質的に存在せず、空間３１、３２は真空の空間または気体が存在する空間である。空間３１、３２は検出器ＩＣを構成するわけではなく、検出器ＩＣの周囲の雰囲気である。空間３１、３２を物理的に規定するならば、空間３１、３２の比誘電率は１．０であり、比透磁率は１．０であり、密度は１０．０ｋｇ／ｍ^３未満である。本実施形態では、配線構造体１１０は半導体層１００と空間３１との間に位置する。配線構造体１１０と空間３１との間には保護膜１２０が設けられている。保護膜１２０は省略可能である。検出器ＩＣの使用時において空間３１、３２は気体または真空の空間である。そのため、半導体層１００に入射するエネルギー線は、空間３１、３２を低損失で伝搬することができる。

検出器ＩＣで検出するエネルギー線は、空間３１および空間３２の一方から半導体層１００の中に入射する。エネルギー線が空間３１から半導体層１００に入射する場合には、エネルギー線は保護膜１２０および配線構造体１１０を透過して半導体層１００の表面１０１に入射し、半導体層１００の中に侵入する。そして、典型的には、半導体層１００に侵入したエネルギー線は、半導体層１００の裏面１０２からの空間３２へ出射する。つまり、エネルギー線は空間３１から半導体層１００を透過して空間３２に達する。エネルギー線が空間３２から半導体層１００に入射する場合には、エネルギー線は半導体層１００の裏面１０２に入射し、半導体層１００の中に侵入する。そして、典型的には、半導体層１００に侵入したエネルギー線は、半導体層１００の裏面１０２から配線構造体１１０および保護膜１２０を透過して空間３１へ出射する。つまり、エネルギー線は空間３２から半導体層１００を透過して空間３１に達する。

検出領域１０の少なくとも一部における半導体層１００の厚さＴ１が、半導体層１００を含む周辺領域２０の厚さＴ２よりも小さい（Ｔ１＜Ｔ２）。半導体層１００の厚さＴ１が、検出領域１０における表面１０１と表面１０１側の空間３１との間の距離Ｄ１よりも大きい（Ｄ１＜Ｔ１）。半導体層１００の厚さＴ１が、検出領域１０における裏面１０２と裏面１０２側の空間３２との間の距離Ｄ２よりも大きい（Ｄ２＜Ｔ１）。そして、検出領域１０において半導体層１００を挟んだ表面１０１側の空間３１と裏面１０２側の空間３２との間の距離（Ｄ１＋Ｔ１＋Ｄ２）が、半導体層１００を含む周辺領域２０の厚さＴ２よりも小さい（Ｄ１＋Ｔ１＋Ｄ２＜Ｔ２）。検出領域１０において半導体層１００を挟んだ表面１０１側の空間３１と裏面１０２側の空間３２との間の距離（Ｄ１＋Ｔ１＋Ｄ２）は、半導体層１００を含む検出領域１０の厚さに相当する。検出領域１０を挟んだ表面１０１側の空間３１と裏面１０２側の空間３２との間の距離（Ｄ１＋Ｔ１＋Ｄ２）は、周辺領域２０の厚さＴ２の０．８倍以下であること（Ｄ１＋Ｔ１＋Ｄ２≦０．８×Ｔ２）が好ましい。検出領域１０を挟んだ表面１０１側の空間３１と裏面１０２側の空間３２との間の距離（Ｄ１＋Ｔ１＋Ｄ２）は、厚さＴ２の０．５倍以下であること（Ｄ１＋Ｔ１＋Ｄ２≦０．５×Ｔ２）がより好ましく、厚さＴ２の０．２倍以下であること（Ｄ１＋Ｔ１＋Ｄ２≦０．２×Ｔ２）がより好ましい。

検出領域１０の厚さを薄くすることが、エネルギー線の透過性を向上させてノイズを低減する上で重要である。一方、十分な信号を得るには半導体層１００を厚くすることも重要である。Ｄ１＋Ｔ１＋Ｄ２＜Ｔ２としつつ、Ｄ１＜Ｔ１とＤ２＜Ｔ１を満足することで、この２点を両立することができ、Ｓ／Ｎのよい画像を得ることができる。そして、周辺領域２０の厚さＴ２を検出領域１０の厚さ（Ｄ１＋Ｔ１＋Ｄ２）よりも大きくすることで、検出器ＩＣ全体の強度を周辺領域２０によって確保している。第１実施形態では、距離Ｄ１が距離Ｄ２よりも大きい（Ｄ２＜Ｄ１）が、距離Ｄ１が距離Ｄ２と等しくてもよいし、後述する第２実施形態のように距離Ｄ１が距離Ｄ２よりも小さくてもよい（Ｄ１≦Ｄ２）。本例では、裏面１０２が空間３２に直面しているため、距離Ｄ２＝０である。裏面１０２と空間３２との間には半導体層１００の半導体材料の酸化膜が存在していてもよい。

半導体層１００の表面１０１と空間３１は配線構造体１１０および保護膜１２０によって隔てられている。つまり、距離Ｄ１は配線構造体１１０の厚さと保護膜１２０の厚さの和に相当する。半導体層１００の厚さＴ１は、例えば１μｍ以上１０００μｍ以下であり、好ましくは１０μｍより大きく１００μｍより小さく、典型的には２５μｍ以上７５μｍ以下である。半導体層１００の厚さＴ１が１００μｍ未満であると、半導体層１００のチッピングが検出器ＩＣの破壊が生じやすくなる。

周辺領域２０の厚さＴ２は、例えば１０μｍ以上１００００μｍ（１０ｍｍ）以下であり、好ましくは１００μｍ以上５０００μｍ以下であり、典型的には２００μｍ以上１０００μｍ以下である。本例では、周辺領域２０における半導体層１００の厚さは、検出領域１０における半導体層１００の厚さＴ１と等しい。周辺領域２０の厚さＴ２から周辺領域２０における半導体層１００の厚さを引いた厚さ（Ｔ２－Ｔ１）は、検出領域１０における半導体層１００の厚さＴ１よりも大きい（Ｔ１＜Ｔ２－Ｔ１）。

周辺領域２０は、周辺領域２０において半導体層１００を支持するための支持部２１０を含む。周辺領域２０の厚さＴ２の半分以上は、この支持部２１０の厚さＴ２１による（Ｔ２／２≦Ｔ２１）。支持部２１０の厚さＴ２１は、検出領域１０における半導体層１００の厚さＴ１よりも大きい（Ｔ１＜Ｔ２１）。さらに、周辺領域２０の厚さＴ２には、支持部２１０と半導体層１００との間に配された中間層２２０の厚さを含む。検出領域１０において空間３１と空間３２との間に位置する部材（配線構造体１１０や保護膜１２０）が、周辺領域２０にも設けられる場合には、周辺領域２０の厚さＴ２には、この部材の厚さも含む。

支持部２１０の材料は、半導体層１００を支持するために十分な剛性があれば半導体でも絶縁体でも導電体でもよいが、半導体層１００と支持部２１０との間の応力を低減する上では、半導体層１００と同種の半導体材料であることが好ましい。つまり、半導体層１００がシリコン層であれば支持部２１０はシリコンであることが好ましく、半導体層１００がゲルマニウム層であれば支持部２１０はゲルマニウムであることが好ましい。支持部２１０が半導体である場合、半導体層１００と支持部２１０は、両者の結晶構造が連続した半導体単結晶であってもよい。この場合、中間層２２０は無くてもよいし、中間層２２０は不純物をドープした半導体層であってもよい。半導体層１００と支持部２１０が半導体単結晶である場合の一つの例としては、半導体インゴッドから切り出したウエハを加工することで、半導体層１００と支持部２１０を有する半導体単結晶を得ることができる。また、他の例としては、単結晶半導体である支持部２１０を含む半導体基板の上に半導体層１００をエピタキシャル成長することでも、半導体層１００と支持部２１０とを有する半導体単結晶を得ることができる。支持部２１０と半導体層１００との間の中間層２２０が絶縁体層であってもよい。この場合、ＳＯＩウエハを加工することで、ＳＯＩウエハの半導体層（Ｓ）を半導体層１００として、ＳＯＩウエハの絶縁体層（Ｉ）を中間層２２０として、基板を支持部２１０として形成できる。

図１（ｃ）に示すように、周辺領域２０は平面視において左辺部２０１と右辺部２０２と上辺部２０３と下辺部２０４とからなる四辺形の形状を有している。空間３２はこの四辺形の周辺領域２０に囲まれている。より詳細には、平面視における左右方向において、左辺部２０１と右辺部２０２との間に空間３２が位置している。そして、平面視における上下方向において、左辺部２０１と右辺部２０２との間に空間３２が位置している。なお、上下方向は左右方向に直交するものとする。

図２（ｂ）は、図１（ｂ）と同様の断面図である。図２（ａ）は、図２（ｂ）のうちの検出領域１０の一部の断面を拡大した断面図を示している。図２（ｃ）は、図２（ｂ）のうちの周辺領域２０の一部の断面を拡大した断面図を示している。

図２（ａ）に示すように、配線構造体１１０は複数の絶縁体層の積層膜である層間絶縁膜１１１を含む。また、配線構造体１１０は層間絶縁膜１１１で絶縁された複数の導電体層１１２を含む。複数の導電体層１１２の各々は配線層であり、複数の導電体層１１２の間に層間絶縁膜１１１のビアホール内に配されたビアプラグである導電部材１１３によって相互に接続されている。層間絶縁膜１１１と複数の導電体層１１２は、表面１０１と空間３１との間に設けられている。保護膜１２０は、空間３１と配線構造体１１０の間において配線構造体１１０を覆っており、保護膜１２０は空間３１に面している。保護膜１２０は酸化シリコン膜や窒化シリコン膜、炭化シリコン膜などの無機絶縁材料からなる絶縁体膜でありうる。保護膜１２０は酸化シリコン膜や窒化シリコン膜、炭化シリコン膜、金属酸化膜などの無機絶縁材料からなる絶縁体膜でありうる。空間３２と半導体層１００との間に配された保護膜を更に備えることもでき、この保護膜も、酸化シリコン膜や窒化シリコン膜、炭化シリコン膜、金属酸化膜などの無機絶縁材料からなる絶縁体膜でありうる。

検出領域１０において半導体層１００の中には、半導体層１００の中に侵入したエネルギー線を検出する検出部１０３が設けられている。検出部１０３は例えばダイオード構造を有し、エネルギー線によって生成された電子（正孔）をダイオードのカソード（アノード）に収集する。制御部１０４は検出部１０３でのエネルギー線の検出を停止したり、エネルギー線により生じた電荷をリセットしたりする制御を行う。制御部１０４がエネルギー線の検出を停止する場合、制御部１０４をクエンチ部と称することもできる。制御部１０４はＭＯＳ構造や半導体あるいは導電体による抵抗で構成できる。検出領域１０には検出部１０３に接続された出力部１０５が設けられる。出力部１０５は検出部１０３の検出レベルに基づく信号を出力する。出力部１０５は、例えばインバータ回路やソースフォロワー回路によって構成することができる。制御部１０４や出力部１０５を含む読出回路は、複数のＭＯＳトランジスタで構成されている。検出領域１０には読出回路が行列状に設けられている。読出回路のＭＯＳトランジスタは、ＳＴＩ構造やＬＯＣＯＳ構造を有する素子分離部１０９によって、相互に分離されている。検出領域１０は各々が少なくとも１つの検出部１０３を含む複数の画素ＰＸ１、ＰＸ２、ＰＸ３が行列状に配列される。複数の画素ＰＸ１、ＰＸ２、ＰＸ３の各々は制御部１０４を含む。出力部１０５も検出領域１０に行列状に配列される。複数の画素ＰＸ１、ＰＸ２、ＰＸ３は出力部１０５を共有しているが、複数の画素ＰＸ１、ＰＸ２、ＰＸ３の各々ごとに出力部１０５を共有することもできる。

図１（ａ）に示すように、周辺領域２０には、駆動回路２１、制御回路２２、入力端子部２３、信号処理回路２４、出力回路２５、出力端子部２６が設けられている。駆動回路２１は検出領域１０の読出回路を走査して駆動する。信号処理回路２４は検出領域１０の読出回路からの信号を処理するものであり、増幅回路やＡＤ変換回路を含む。出力回路２５は信号処理回路２４で得られた信号を所定の形式に変換して出力するものであり、差動伝送回路を含む。制御回路２２は駆動回路２１、信号処理回路２４等の駆動タイミングを制御するものであり、タイミングジェネレータ等を含む。入力端子部２３には外部から電源や制御信号が入力され、出力端子部２６からは外部へ信号が出力される。このように周辺領域２０には周辺回路が配置されることから、周辺領域２０を周辺回路領域と称することもできる。

図２（ｃ）に示すように、保護膜１２０は開口１２３を有しており、この開口１２３を通じて入力端子部２３あるいは出力端子部２６の端子（パッド）が外部と接続される。周辺領域２０にも配線構造体１１０が設けられている。周辺領域２０にはＮ型のＭＯＳトランジスタＴｒ１とＰ型のＭＯＳトランジスタＴｒ２で構成されたＣＭＯＳ回路が設けられている。この他、ＭＯＳトランジスタＴｒ３、Ｔｒ４が設けられている。ＭＯＳトランジスタＴｒ１～Ｔｒ４はゲート電極２１２、ソース・ドレイン領域２１４を有し、ウェル２１３の中に設けられている。ＭＯＳトランジスタＴｒ１～Ｔｒ４はＳＴＩ構造やＬＯＣＯＳ構造を有する素子分離部２１９によって、相互に分離されている。

検出領域１０において半導体層１００を薄くすることで、ノイズを低減することができる。半導体層１００が厚いと、エネルギー線が広範囲で半導体層１００と相互作用を生じ、入射するエネルギー線以上の過剰信号を生じ得る。この過剰信号がノイズとなり、エネルギー線検出におけるＳ／Ｎを低下させる。これに対して半導体層１００を薄くすることでエネルギー線と半導体層１００との相互作用を抑制できるので、ノイズを低減することができる。

半導体層１００から半導体層１００の上下の空間３１、３２までの距離Ｄ１、Ｄ２を小さくすること（Ｄ１＜Ｔ１、Ｄ２＜Ｔ１）で、半導体層１００と空間３１、３２との間の部材とエネルギー線との相互作用を抑制することができる。例えば、エネルギー線が空間３１から半導体層１００に入射する場合には、半導体層１００と空間３１の間の部材によるエネルギー線の減衰や吸収を抑制できる。そして、エネルギー線が半導体層１００から空間３２に出射する場合には、半導体層１００と空間３２の間の部材によるエネルギー線の反射等を抑制できる。エネルギー線の進行方向が逆の場合（空間３２から空間３１）も同様である。

検出領域１０において薄くされた半導体層１００を厚い周辺領域２０で保持することで検出器ＩＣの強度を確保することができる。特に、半導体層１００の厚さが１００μｍよりも小さい場合には、半導体層１００に欠けやクラックが生じやすいため、周辺領域２０の厚さを厚くすることによる効果が高くなる。

＜第２実施形態＞
図３を用いて第２実施形態を説明する。図３（ｂ）は、図１（ｂ）と同様の断面図である。図３（ａ）は、図２（ｂ）のうちの検出領域１０の一部の断面を拡大した断面図を示している。図３（ｃ）は、図３（ｂ）のうちの周辺領域２０の一部の断面を拡大した断面図を示している。

第２実施形態は、第１実施形態と同様に半導体層１００の厚さＴ１が、検出領域１０における表面１０１と表面１０１側の空間３１との間の距離Ｄ１よりも大きい（Ｄ１＜Ｔ１）。半導体層１００の厚さＴ１が、検出領域１０における裏面１０２と裏面１０２側の空間３２との間の距離Ｄ２よりも大きい（Ｄ２＜Ｔ１）。第２実施形態は、裏面１０２側に配線構造体１１０を設けており、距離Ｄ１が距離Ｄ２よりも小さい（Ｄ１＜Ｄ２）点が第１実施形態と異なる。また、中間層２２０は絶縁体層２２１と導電体層２２２とを含む。絶縁体層２２１は保護膜１４０と接合している。保護膜１４０に埋め込まれた接続用の電極１１４が、導電体層２２２と接合している。保護膜１４０は、酸化シリコン膜や窒化シリコン膜、炭化シリコン膜、金属酸化膜などの無機絶縁材料からなる絶縁体膜でありうる。

＜第３実施形態＞
図４を用いて第３実施形態を説明する。図４（ａ）は図１（ｂ）と同様の断面図である。中間層２２０は第２実施形態と同様に絶縁体層２２１と導電体層２２２を含み、さらに接着層２２４を含む。絶縁体層２２１と半導体層１００との間に配された接着層２２４が絶縁体層２２１と半導体層１００とを接着している。半導体基板である支持部２１０にはＭＯＳトランジスタＴｒ５、Ｔｒ６が設けられている。ＭＯＳトランジスタＴｒ６は、半導体層１００を貫通する電極１１４（貫通電極）と、層間絶縁膜１１１上の導電部材１１３を介して導電体層１１２に接続されている。これにより、例えばＭＯＳトランジスタＴｒ３とＭＯＳトランジスタＴｒ６とが電気的に接続されている。このように、周辺領域２０において回路を２つの半導体（半導体層１００と支持部２１０）に形成することで、周辺領域２０の半導体素子の集積率を高め、周辺回路を高機能化、高性能化することができる。

＜第４実施形態＞
図５を用いて第４実施形態を説明する。図５（ａ）は図１（ａ）のＡ－Ｂ線に対応した部分の断面図であり、図５（ｂ）は図１（ｃ）に対応した平面図である。第４実施形態では、検出領域１０に支持部１５０が設けられている点が第１実施形態と異なる。支持部２１０は周辺領域２０において半導体層１００を支持し、支持部１５０は検出領域１０において半導体層１００を支持する。図５（ｂ）において支持部１５０として示した実線で囲まれた範囲の内側支持部１５０である。

支持部１５０は空間３２を半導体層１００の裏面１０２に近接させる（Ｄ２＜Ｔ１にする）ために開口を有している。支持部１５０と半導体層１００との間には中間層２２０が廃されている。本例では支持部１５０の開口の底は半導体層１００の裏面１０２で構成されているが、支持部１５０の開口の底を中間層２２０で構成することもできるし、支持部２１０で構成することもできる。支持部１５０の開口の底を中間層２２０で構成する場合、距離Ｄ２には中間層２２０の厚さが含まれることになる。半導体層１００内の過剰なエネルギー線を空間３２に放出するためには、支持部１５０の開口の幅Ｗａは、支持部１５０の幅Ｗｂよりも大きいこと（Ｗｂ＜Ｗａ）が好ましい。幅Ｗａは例えば１～１０μｍであり、幅Ｗｂは例えば０．５～２．０μｍである。

検出領域１０の支持部１５０は周辺領域２０の支持部２１０から延在している。支持部１５０は、左右方向では左辺部２０１から右辺部２０２まで延在する左右延在部を有し、上下方向では上辺部２０３から下辺部２０４まで延在する上下延在部を有する。上辺部２０３と下辺部２０４との間の空間３２は、上下方向において左右延在部で複数に分離されている。左辺部２０１と右辺部２０２との間の空間３２は、左右方向において上下延在部で複数に分割されている。

図５（ｂ）から理解されるように、支持部１５０は格子の形状を有している。格子の形状とは上下方向および／または左右方向に支持部が延在しているものを指す。格子の形状には、図５（ｂ）のように上下方向および左右方向に支持部が延在するものだけでなく、斜め方向に支持部が延在するものも含む。また、格子の形状には、上下方向のみ、あるいは、左右方向のみに縞状に支持部が延在するものも含む。このように支持部を格子状にすることで、支持部１５０の強度を高くし、また、検出器ＩＣ全体の強度も高くすることができる。

＜第５実施形態＞
図６を用いて第５実施形態を説明する。図６（ａ）は図１（ａ）のＡ－Ｂ線に対応した部分の断面図であり、図５（ｂ）は図１（ｃ）に対応した平面図である。

検出領域１０において半導体層１００は裏面１０２側に複数の溝１０６を有している。この溝１０６は検出領域１０における画素間のクロストークを低減することができる。この溝１０６により、検出領域１０において半導体層１００の裏面１０２には複数の凹部（溝１０６）と複数の凸部（溝１０６間の半導体層１００）が交互に設けられる。

検出領域１０および周辺領域２０における半導体層１００の厚さはＴ１であり、周辺領域２０の厚さＴ２よりも小さい（Ｔ１＜Ｔ２）。溝１０６の深さＤ３は、半導体層１００の厚さＴ１以下である（Ｄ３≦Ｔ１）。深さＤ３は厚さＴ１の半分以上であることが好ましい（Ｔ１／２≦Ｄ３）。溝１０６の下における半導体層１００の厚さＴ３は、検出領域１０および周辺領域２０における半導体層１００の他の部分の厚さＴ１よりも小さい（Ｔ３＜Ｔ１）。当然、厚さＴ３は厚さＴ２よりも小さい（Ｔ３＜Ｔ２）。

第１実施形態と同様に、厚さＴ１が距離Ｄ１および距離Ｄ２よりも大きい（Ｄ１＜Ｔ１、Ｄ２＜Ｔ１）。さらに、厚さＴ３が距離Ｄ１および距離Ｄ２よりも大きい（Ｄ１＜Ｔ３、Ｄ２＜Ｔ３）ことが好ましい。溝１０６の中は空隙となっており、溝１０６の中には空間３２が位置している。そのため、溝１０６の下における半導体層１００の厚さＴ３は、溝１０６の中の空間３２と半導体層１００との距離Ｄ４よりも大きい（Ｄ４＜Ｔ３）。検出領域１０内の画素間の分離性能を向上するためには、半導体層１００の溝１０６（裏面１０２の凹部）の幅Ｗｃは、溝１０６の間隔Ｗｄ（裏面１０２の凸部の幅）よりも小さいこと（Ｗｃ＜Ｗｄ）が好ましい。また、Ｗｃ＜Ｗｃ＋Ｗｄも好ましく、Ｗｃ≧（Ｗｃ＋Ｗｄ）／２であることがより好ましい。幅Ｗｃは例えば０．５～２．０μｍであり、間隔Ｗｄは例えば１～１０μｍである。本例では溝１０６が格子の形状になっているが、上下方向および左右方向に隣接する画素間に溝１０６を形成して、対角方向において隣接する画素間には溝１０６を形成しないようにしてもよい。そのようにすれば、検出領域１０における半導体層１００の強度が向上する。

＜第６実施形態＞
図７を用いて第６実施形態を説明する。図７（ａ）は図１（ａ）のＡ－Ｂ線に対応した部分の断面図であり、図７（ｂ）は図１（ｃ）に対応した平面図である。第６実施形態では、支持部２１０が半導体層１００と同一の単結晶半導体で構成されている。検出領域１０における半導体層１００は溝１０６の下において厚さＴ１を有し、厚さＴ１は、周辺領域２０における厚さＴ２よりも小さい（Ｔ１＜Ｔ２）。また、厚さＴ１は、検出領域１０における半導体層１００の他の部分の厚さＴ４よりも小さい（Ｔ１＜Ｔ４）。厚さＴ１、Ｔ４は距離Ｄ１、Ｄ２よりも大きい（Ｄ１＜Ｔ１、Ｄ２＜Ｔ１、Ｄ１＜Ｔ４、Ｄ２＜Ｔ１）。このように、周辺領域２０の支持部２１０を検出領域１０の半導体層１００と同一の単結晶半導体で構成すれば半導体層１００の剛性を高くできるため、溝１０６の深さＤ３を大きくしても、検出器ＩＣの剛性を確保できる。第６実施形態でも溝１０６を画素間に設けることで、検出領域１０における画素間のクロストークを低減することができる。検出領域１０内の画素間の分離性能を向上するためには、半導体層１００の溝１０６（裏面１０２の凹部）の幅Ｗａは、溝１０６の間の半導体層１００の幅Ｗｂ（裏面１０２の凸部の幅）よりも小さいこと（Ｗａ＜Ｗｂ）が好ましい。また、Ｗａ＜Ｗａ＋Ｗｂも好ましく、Ｗａ≧（Ｗａ＋Ｗｂ）／２であることがより好ましい。幅Ｗａは例えば０．５～２．０μｍであり幅Ｗｂは例えば１～１０μｍである。

＜第７実施形態＞
図８を用いて第７実施形態を説明する。図８（ａ）に示す形態では、配線構造体１１０の層間絶縁膜１１１に凹部を設けており、この凹部の中に空間３１を配している。空間３１が位置する凹部を設けることにより、距離Ｄ１を配線構造体１１０の厚さよりも小さくすることができる。このため、配線構造体１１０が厚かったり、半導体層１００が薄かったりしても、距離Ｄ１を距離ｔ１よりも小さくすることが容易になる。

図８（ｂ）～（ｆ）の形態では、半導体層１００の裏面１０２に複数の凹部１０７と複数の凸部１０８が交互に設けられている。図８（ｂ）～（ｆ）には、凹部１０７の深さｔａ、幅Ｗｐと、凸部１０８の幅Ｗｑと、凹部１０７の下の半導体層１００の厚さｔｂを記載している。凸部１０８を含む半導体層１００の厚さＴは、厚さｔａと厚さｔｂの和（Ｔ＝ｔａ＋ｔｂ）である。図８（ｂ）～（ｆ）の太い矢印は半導体層１００に入射するエネルギー線としての電子線を示しており、図８（ｂ）～（ｆ）の細い矢印は入射した電子線によって半導体層１００の中で生じる電子の散乱のようすを模式的に示している。図８（ｂ）の形態では、裏面１０２の凹部１０７の幅Ｗｐが凸部１０８の幅Ｗｑよりも大きい。このような形態によれば、凹部１０７の下における半導体層１００の厚さｔｂを小さくできるため、エネルギー線を凹部１０７から空間３２へ出射させやすくすることができる。図８（ｃ）～（ｆ）の形態では、裏面１０２の凹部１０７の幅Ｗｐが凸部１０８の幅Ｗｑよりも小さいが、裏面１０２の凹部１０７の幅Ｗｐが凸部１０８の幅Ｗｑよりも大きいことが好ましい。幅Ｗｐは幅Ｗｐと幅Ｗｑの和の半分以上であること（Ｗｐ≧（Ｗｐ＋Ｗｑ）／２）が好ましく、幅Ｗｐは幅Ｗｐと幅Ｗｑの和よりも小さいこと（Ｗｐ＜Ｗｐ＋Ｗｑ）がより好ましい。また、厚さｔａは厚さｔｂ以上であること（ｔａ≧ｔｂ）が好ましい。このような形態によれば、画素間のクロストークを抑制するうえで有利である。図（ｂ）では凹部１０７が矩形状であるが、図８（ｃ）は凹部１０７がＵ字型であり、図８（ｄ）は凹部１０７が台形であり、図８（ｅ）は凹部１０７がＶ字型であり、図８（ｆ）は凹部１０７が階段状である。

＜第８実施形態＞
図９を用いて第８実施形態を説明する。第８実施形態は検出器ＩＣの製造方法を示している。図９（ａ）に示す工程ａでは半導体基板１０００の上に配線構造体１１０と保護膜１２０を形成する。図９（ｂ）に示す工程ｂでは半導体基板１０００の上方（配線構造体１１０の上方、保護膜１２０の上）に、接着層３２０を介して仮基板３１０を固定する。図９（ｃ）に示す工程ｃでは、半導体基板１０００を所定の厚さｔ１まで薄化して半導体層１００を形成する。図９（ｄ）に示す工程ｄでは支持部２１０となる支持部材２１００を用意する。図９（ｅ）に示す工程ｅでは支持部材２１００を中間層２２０を介して半導体層１００に接合して、支持部材２１００から支持部２１０を形成する。図９（ｆ）に示す工程ｆでは、半導体層１００の上方（配線構造体１１０の上方、保護膜１２０の上）から仮基板３１０を除去する。図９（ｇ）に示す工程ｇでは、さらに接着層３２０を除去する。図９（ｈ）に示す工程ｈでは、保護膜１２０に開口１２３を形成する。以上のようにして、検出器ＩＣを製造することができる。

＜第９実施形態＞
図１０を用いて第９実施形態を説明する。図１０（ａ）に示す工程ａでは半導体層１００と絶縁体層である中間層２２０と基体２１１を有するＳＯＩウエハ２３４の上に、配線構造体１１０と保護膜１２０を形成する。図１０（ｂ）に示す工程ｂでは基体２１１のうちの周辺領域２０となる部分を残して、検出領域１０に対応する部分を除去する。図１０（ｃ）に示す工程ｃでは保護膜１２０に開口１２３を形成する。図１０（ｄ）に示す工程ｄではＳＯＩウエハ２３４をダインシングして複数の検出器ＩＣに分割する。以上のようにして、検出器ＩＣを製造することができる。

＜第１０実施形態＞
図１１を用いて第１０実施形態を説明する。第１０実施形態は、検出器ＩＣと、検出器ＩＣを収容する容器であるパッケージＰＫＧと、を備える検出装置ＡＰＲに対応する。パッケージＰＫＧは基体４０と蓋体４５を備える。さらにパッケージＰＫＧは内部端子４１、外部端子４２、結合材４３、４４を備える。基体４０は下段部４７、搭載段部４８、端子段部４６、上段部４９の複数の段部を有する凹型の形状を有する。基体４０は例えばセラミックからなる。搭載段部４８には検出器ＩＣの周辺領域２０、特に支持部２１０が結合材４３によって固定されている。検出器ＩＣで発生した熱は支持部２１０を介して搭載段部４８に放熱され、基体４０から外部へ放熱される。基体４０を強制冷却するように、検出装置ＡＰＲあるいは検出装置ＡＰＲを備える機器（後述）を構成してもよい。端子段部４６には内部端子４１が設けられ、内部端子４１にはボンディングワイヤ５０を介して検出器ＩＣが電気的に接続されている。上段部４９には結合材４４によって蓋体４５が固定されている。結合材４４は樹脂あるいはロウ材である。蓋体４５は検出領域１０上に開口４５０を有している。開口４５０と表面１０１との間に空間３１が形成されている。下段部４７と裏面１０２との間に空間３２が形成されている。下段部４７が搭載段部４８よりも窪んでいることで空間３２を広く取り、下段部４７と裏面１０２との距離を大きくしている。これにより、半導体層１００を透過したエネルギー線が下段部４７で反射することを抑制している。外部端子４２としてはＰＧＡ端子が好適であるが、ピン型ソケットに装着可能なＬＧＡ端子であってもよい。外部端子４２をＰＧＡ端子とすることで、後述する機器における検出器ＩＣ交換を容易にする。

＜第１１実施形態＞
図１１（ａ）を用いて第１１実施形態を説明する。図１１（ａ）に示した機器ＥＱＰは、検出器ＩＣを搭載する。検出器ＩＣは、検出装置ＡＰＲに含まれ、上述のように検出装置ＡＰＲは検出器ＩＣを収容するパッケージＰＫＧを含みうる。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹの少なくともいずれかを更に備え得る。光学系ＯＰＴはエネルギー線を検出器ＩＣに結像するものであり、例えばエネルギー線源やレンズやシャッター、ミラーである。制御装置ＣＴＲＬは検出器ＩＣを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＲＣＳは検出器ＩＣから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成する。処理装置ＰＲＣＳは、ＣＰＵ（中央処理装置）やＡＳＩＣ（特定用途向け集積回路）などの半導体デバイスである。表示装置ＤＳＰＬは検出器ＩＣで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、検出器ＩＣで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮはモーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、検出器ＩＣから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、検出器ＩＣが有する記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。

図１（ａ）に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学系ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体、人工衛星などの輸送機器（移動体）でありうる。輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、検出装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置ＰＲＣＳは、検出装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。

また、機器ＥＱＰは、Ｘ線や電子線などによる分析を行うための分析機器でありうる。また、機器ＥＱＰは、Ｘ線や電子線などによる分析を行うための医療機器でありうる。これら分析機器や医療機器は、試料や患者などの分析の対象となる物体を保持するホルダー（ステージ）を備えることができる。ホルダーは物体（試料）を加熱あるいは冷却するように構成することもできる。ホルダーが物体を冷却する場合、物体を凍結（クライオ加工）させることもできる。検出器ＩＣは、対象から検出器ＩＣに向かうエネルギー線を検出するように配置されている。分析装置や医療機器は、対象にエネルギー線を照射するためのエネルギー線源を備えうる。エネルギー線源は、光源、電子源、放射線源などである。検出器ＩＣが検出するエネルギー線は、エネルギー線源から対象に照射されて対象を透過したエネルギー線であってもよいし、エネルギー線源から対象に照射されて対象で反射したエネルギー線であってもよい。あるいは、検出器ＩＣが検出するエネルギー線は、エネルギー線源から対象に照射されることによって２次的に発生したエネルギー線であってもよい。２次的に発生したエネルギー線は、２次電子やオージェ電子等の電子線、カソードルミネッセンスによる光線、特性Ｘ線等の放射線である。

本実施形態による検出器ＩＣは、その設計者、製造者、販売者、購入者および／または使用者に、高い価値を提供することができる。そのため、検出器ＩＣを機器ＥＱＰに搭載すれば、機器ＥＱＰ価値も高めることができる。よって、機器ＥＱＰの製造、販売を行う上で、本実施形態の検出器ＩＣの機器ＥＱＰへの搭載を決定することは、機器ＥＱＰの価値を高める上で有利である。

＜第１２実施形態＞
図１２（ｂ）を用いて第１２実施形態を説明する。図１２（ｂ）は、上記実施形態で説明した検出器ＩＣを有する透過型電子顕微鏡（ＴＥＭ）の構成を示す概略図である。電子顕微鏡としての機器ＥＱＰの電子線源１００２（電子銃）より放出されたエネルギー線である電子線１００３は、照射レンズ１００４によって集束され、試料ホルダーに保持されている、分析対象としての試料Ｓに照射されるようになっている。電子線１００３が通過する空間は、機器ＥＱＰが備える真空チャンバー１００１（鏡筒）によって形成され、この空間は真空に保持される。検出器ＩＣは電子線１００３が通過する真空の空間に面するように配置される。換言すれば、空間３１および空間３２の少なくとも一方は、真空チャンバー１００１によって形成された空間と連通する。そのため、上述した空間３１と空間３２のうち、少なくともそこから半導体層１００へ電子線１００３が入射する側の空間は真空になっている。電子線１００３が出射する側の空間も真空であることが好ましい。これは半導体層１００の上下の空間３１、３２で気圧が異なると、半導体層１００に大きな力が加わるためである。試料Ｓを透過した電子線１００３は、対物レンズ１００６と拡大レンズ系１００７により拡大され、検出器ＩＣに投影される。試料Ｓに電子線を照射するための電子光学系を照射光学系といい、試料Ｓを透過した電子線を検出器ＩＣに結像させるための電子光学系を結像光学系という。試料Ｓを凍結（クライオ）状態で測定できるように、低温状態を保持する試料保持台を試料ホルダーに設けてもよい。

電子線源１００２は、電子線源制御装置１０１１によって制御される。照射レンズ１００４は、照射レンズ制御装置１０１２によって制御される。対物レンズ１００６は、対物レンズ制御装置１０１３によって制御される。拡大レンズ系１００７は、拡大レンズ系制御装置１０１４によって制御される。試料ホルダーの制御機構１００５は、試料ホルダーの駆動機構を制御するホルダー制御装置１０１５によって制御される。

試料Ｓを透過した電子線１００３は、検出器ＩＣで検出される。検出器ＩＣからの出力信号は、処理装置ＰＲＣＳとしての信号処理装置１０１６と画像処理装置１０１８によって処理され、画像信号が生成される。生成された画像信号（透過電子像）が表示装置ＤＳＰＬに相当する画像表示用モニタ１０２０と解析用モニタ１０２１に表示される。

機器ＥＱＰの下部には直接検出カメラ１００９が設けられている。直接検出カメラ１００９は直接検出器１１００を備える。直接検出器１１００が検出器ＩＣに相当する。直接検出カメラ１００９が検出器ＩＣを備える検出装置ＡＰＲに相当する。直接検出カメラ１００９の少なくとも一部は真空チャンバー１００１によって形成された真空空間に露出するように、直接検出カメラ１００９の中に設けられる。直接検出器１１００を透過した電子線１００３は、上述したパッケージＰＫＧの基体４０などである電子線吸収部材１０１０で吸収される。直接検出カメラ１００９は真空チャンバー１００１から着脱可能にすることもできる。電子線の照射により直接検出器１１００が劣化した場合、直接検出カメラ１００９を真空チャンバー１００１から外して、直接検出カメラ１００９を新しい物に交換することができる。真空チャンバー１００１の真空を破らずに直接検出カメラ１００９を交換するために、直接検出カメラ１００９と真空チャンバー１００１との間に、開閉可能な真空隔壁を設けてもよい。

電子線源制御装置１０１１と、照射レンズ制御装置１０１２と、対物レンズ制御装置１０１３と、拡大レンズ系制御装置１０１４と、ホルダー制御装置１０１５のそれぞれは、画像処理装置１０１８と接続されている。これにより、電子顕微鏡の撮影条件を設定するために、相互にデータのやりとりが行えるようになっている。画像処理装置１０１８からの信号によって、試料ホルダーの駆動制御や各レンズの観察条件の設定ができる。

オペレータは撮影対象となる試料Ｓを準備し、画像処理装置１０１８に接続されている入力装置１０１９を用いて撮影条件を設定する。電子線源制御装置１０１１と、照射レンズ制御装置１０１２と、対物レンズ制御装置１０１３と、拡大レンズ系制御装置１０１４に、それぞれ所定のデータを入力し、所望の加速電圧、倍率、観察モードが得られるようにする。また、オペレータは、連続視野像枚数、撮影開始位置、試料ホルダーの移動速度などの条件を、マウスやキーボード、タッチパネルなどの入力装置１０１９を用いて画像処理装置１０１８に入力する。オペレータの入力によらずに画像処理装置１０１８が自動的に条件を設定する仕様としてもよい。

１０ 検出領域
２０ 周辺領域
１００ 半導体層
１０１ 表面
１０２ 裏面
１１０ 配線構造体
２１０ 支持部
３１、３２ 空間

Claims (23)

1. エネルギー線を検出する検出領域、および、前記検出領域に対する平面視において前記検出領域の周辺に位置し、ＣＭＯＳ回路が設けられている周辺領域を有する検出器であって、
   前記検出領域および前記周辺領域に含まれ、第１面および前記第１面とは反対側の第２面を有する半導体層と、
   少なくとも前記検出領域に含まれ、前記半導体層に対する前記第１面側の空間と前記半導体層に対する前記第２面側の空間との間に配された配線構造体と、を備え、
   前記検出領域に位置する前記半導体層には、ダイオード構造を有する複数の検出部を有しており、
   前記複数の検出部は、第１の検出部と、前記第１の検出部と隣り合う第２の検出部と、を有し、
   前記第１の検出部と、前記第１の検出部と前記第２の検出部の間と、前記第２の検出部にわたり、前記半導体層の厚さが１００μｍより小さく、
   前記検出領域において前記半導体層を挟んだ前記第１面側の前記空間と前記第２面側の前記空間との間の距離が前記半導体層を含む前記周辺領域の厚さよりも小さく、かつ、
   前記半導体層の前記厚さが、前記検出領域における前記第１面と前記第１面側の前記空間との間の距離および前記検出領域における前記第２面と前記第２面側の前記空間との間の距離よりも大きく、
   前記周辺領域は、第１部分、第２部分、第３部分、第４部分を有し、
   前記第１部分、前記第２部分、前記第３部分、前記第４部分のそれぞれは、前記周辺領域において前記半導体層を支持する支持部を含み、
   前記平面視における第１方向において、前記第１部分の前記支持部と、前記第２部分の前記支持部との間に、前記第２面側の前記空間が設けられ、
   前記平面視における前記第１方向に直交する第２方向において、前記第３部分の前記支持部と前記第４部分の前記支持部との間に前記第２面側の前記空間が設けられ、
   前記第１方向における前記第１部分の前記支持部の幅、もしくは、前記第２部分の前記支持部の幅は、前記第１方向における前記第１の検出部の長さ、もしくは、前記第２の検出部の長さ、よりも大きい、または、
   前記第２方向における前記第３部分の前記支持部の幅、もしくは、前記第４部分の前記支持部の幅は、前記第２方向における前記第１の検出部の長さ、もしくは、前記第２の検出部の長さ、よりも大きいことを特徴とする検出器。
2. 前記検出領域における前記第１面と前記第１面側の前記空間との間の距離が前記検出領域における前記第２面と前記第２面側の空間との間の距離よりも大きい、請求項１に記載の検出器。
3. 前記第１面と前記第１面側の前記空間との間に、前記配線構造体が設けられている、請求項１または２に記載の検出器。
4. 前記検出領域において、前記第２面には複数の凹部と複数の凸部が交互に設けられており、前記凹部の幅が前記凸部の幅よりも大きい、請求項１乃至３のいずれか１項に記載の検出器。
5. 前記検出領域において、前記第２面には複数の凹部と複数の凸部が交互に設けられており、前記凹部の幅が前記凸部の幅よりも小さい、請求項１乃至３のいずれか１項に記載の検出器。
6. 前記第２面側の空間と前記半導体層との間に配された絶縁体膜を更に備える、請求項１乃至５のいずれか１項に記載の検出器。
7. 前記半導体層と前記支持部との間には絶縁体層が設けられている、請求項１乃至６のいずれか１項に記載の検出器。
8. 前記半導体層の前記厚さは１０μｍより大きいこと、および
   前記周辺領域の前記厚さは１００μｍ以上、５０００μｍ以下であること、
   の少なくともいずれかを満たす、請求項１乃至７のいずれか１項に記載の検出器。
9. 前記検出領域には各々が複数のＭＯＳトランジスタを含む複数の読出回路が行列状に設けられている、請求項１乃至８のいずれか１項に記載の検出器。
10. エネルギー線を検出する検出領域、および、前記検出領域に対する平面視において前記検出領域の周辺に位置し、ＣＭＯＳ回路が設けられている周辺領域を有する検出器であって、
    前記検出領域および前記周辺領域に含まれ、第１面および前記第１面とは反対側の第２面を有する半導体層と、
    少なくとも前記検出領域に含まれ、前記半導体層に対する前記第１面側の空間と前記半導体層との間に配された配線構造体と、を備え、
    前記検出領域に位置する前記半導体層には、ダイオード構造を有する複数の検出部を有しており、
    前記複数の検出部は、第１の検出部と、前記第１の検出部と隣り合う第２の検出部と、を有し、
    前記第１の検出部と、前記第１の検出部と前記第２の検出部の間と、前記第２の検出部にわたり、前記半導体層の厚さが１００μｍより小さく、
    前記検出領域において、前記第１面側の前記空間と、前記半導体層の前記第２面側の間の距離が、前記半導体層を含む前記周辺領域の厚さよりも小さく、かつ、
    前記半導体層の前記厚さが、前記検出領域における前記第１面と前記第１面側の前記空間との間の距離よりも大きく、
    前記周辺領域は、第１部分、第２部分、第３部分、第４部分を有し、
    前記第１部分、前記第２部分、前記第３部分、前記第４部分のそれぞれは、前記周辺領域において前記半導体層を支持する支持部を含み、
    前記平面視における第１方向において、前記第１部分の前記支持部と、前記第２部分の前記支持部との間に、前記第２面側の前記空間が設けられ、
    前記平面視における前記第１方向に直交する第２方向において、前記第３部分の前記支持部と前記第４部分の前記支持部との間に前記第２面側の前記空間が設けられ、
    前記第１方向における前記第１部分の前記支持部の幅、もしくは、前記第２部分の前記支持部の幅は、前記第１方向における前記第１の検出部の長さ、もしくは、前記第２の検出部の長さ、よりも大きい、または、
    前記第２方向における前記第３部分の前記支持部の幅、もしくは、前記第４部分の前記支持部の幅は、前記第２方向における前記第１の検出部の長さ、もしくは、前記第２の検出部の長さ、よりも大きいことを特徴とする検出器。
11. 前記検出領域において、前記第２面には複数の凹部と複数の凸部が交互に設けられており、前記凹部の幅が前記凸部の幅よりも大きい、請求項１０に記載の検出器。
12. 前記検出領域において、前記第２面には複数の凹部と複数の凸部が交互に設けられており、前記凹部の幅が前記凸部の幅よりも小さい、請求項１０に記載の検出器。
13. 前記第２面側の空間と前記半導体層との間に配された絶縁体膜を更に備える、請求項１０乃至１２のいずれか１項に記載の検出器。
14. 前記半導体層と前記支持部との間には絶縁体層が設けられている、請求項１０乃至１３のいずれか１項に記載の検出器。
15. 前記半導体層の前記厚さは１０μｍより大きいこと、および
    前記周辺領域の前記厚さは１００μｍ以上、５０００μｍ以下であること、
    の少なくともいずれかを満たす、請求項１０に記載の検出器。
16. 請求項１乃至１５のいずれか１項に記載の検出器と、
    前記検出器を収容する容器と、を備え、
    前記周辺領域が前記容器に固定されている検出装置。
17. 前記容器は前記第１面側に配された蓋体を含み、
    前記蓋体は、前記検出領域に重なる開口を有している、請求項１６に記載の検出装置。
18. 請求項１乃至１５のいずれか１項に記載の検出器と、
    前記検出器から出力された信号を処理する処理装置と、を備える機器。
19. 物体を保持するホルダーと、
    請求項１乃至１５のいずれか１項に記載の検出器と、を備え、
    前記検出器は、前記物体から前記検出器に向かうエネルギー線を検出するように配置されている機器。
20. 物体にエネルギー線を照射するためのエネルギー線源と、
    請求項１乃至１５のいずれか１項に記載の検出器と、を備え、
    前記検出器は、前記物体から前記検出器に向かうエネルギー線を検出するように配置されている機器。
21. 前記検出器は、前記エネルギー線源から照射され、前記物体を透過したエネルギー線が前記半導体層に入射するように配置されている、請求項２０に記載の機器。
22. 前記エネルギー線源は電子線源である、請求項２０または２１に記載の機器。
23. 電子線が通過する空間を形成するチャンバーと、電子線を直接検出する検出領域、および、前記検出領域に対する平面視において前記検出領域の周辺に位置し、ＣＭＯＳ回路が設けられている周辺領域を有する検出器と、備える機器であって、
    前記検出器は、
    前記検出領域および前記周辺領域に含まれ、第１面および前記第１面とは反対側の第２面を有する半導体層と、
    少なくとも前記検出領域に含まれ、前記半導体層に対する前記第１面側の空間と前記半導体層に対する前記第２面側の空間との間に配された配線構造体と、を備え、
    前記検出領域に位置する前記半導体層には、ダイオード構造を有する複数の検出部を有しており、
    前記チャンバーによって形成された空間が、前記第１面側の前記空間および前記第２面側の前記空間の少なくとも一方と連通しており、
    前記複数の検出部は、第１の検出部と、前記第１の検出部と隣り合う第２の検出部と、を有し、
    前記第１の検出部と、前記第１の検出部と前記第２の検出部の間と、前記第２の検出部にわたり、前記半導体層の厚さが１００μｍよりも小さく、
    前記検出領域を挟んだ前記第１面側の前記空間と前記第２面側の前記空間との間の距離が、前記半導体層を含む前記周辺領域の厚さよりも小さく、かつ、
    前記半導体層の前記厚さが、前記検出領域における前記第１面と前記第１面側の前記空間との間の距離および前記検出領域における前記第２面と前記第２面側の前記空間との間の距離よりも大きく、
    前記周辺領域は、第１部分、第２部分、第３部分、第４部分を有し、
    前記第１部分、前記第２部分、前記第３部分、前記第４部分のそれぞれは、前記周辺領域において前記半導体層を支持する支持部を含み、
    前記平面視における第１方向において、前記第１部分の前記支持部と、前記第２部分の前記支持部との間に、前記第２面側の前記空間が設けられ、
    前記平面視における前記第１方向に直交する第２方向において、前記第３部分の前記支持部と前記第４部分の前記支持部との間に前記第２面側の前記空間が設けられ、
    前記第１方向における前記第１部分の前記支持部の幅、もしくは、前記第２部分の前記支持部の幅は、前記第１方向における前記第１の検出部の長さ、もしくは、前記第２の検出部の長さ、よりも大きい、または、
    前記第２方向における前記第３部分の前記支持部の幅、もしくは、前記第４部分の前記支持部の幅は、前記第２方向における前記第１の検出部の長さ、もしくは、前記第２の検出部の長さ、よりも大きいことを特徴とする機器。

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