JP7215599B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP7215599B2 JP7215599B2 JP2021565541A JP2021565541A JP7215599B2 JP 7215599 B2 JP7215599 B2 JP 7215599B2 JP 2021565541 A JP2021565541 A JP 2021565541A JP 2021565541 A JP2021565541 A JP 2021565541A JP 7215599 B2 JP7215599 B2 JP 7215599B2
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- hydrogen
- semiconductor substrate
- oxygen
- donor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
- H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
- H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/50—PIN diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/206—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group III-V semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/28—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by an annealing step, e.g. for activation of dopants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/20—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by the properties tested or measured, e.g. structural or electrical properties
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/112—Field plates comprising multiple field plate segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/20—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by the properties tested or measured, e.g. structural or electrical properties
- H10P74/203—Structural properties, e.g. testing or measuring thicknesses, line widths, warpage, bond strengths or physical defects
Landscapes
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Description
特許文献1 米国特許出願公開第2018/0019306号明細書
NVOH1=NV+ξCOX+ηCCであり、
0.1≦NVOH1/NVOH2≦10であってよい。
NF=NB0+NVOH ・・・式(1)
ここで、VOH欠陥濃度NVOHは、水素で終端された空孔の濃度と、寄与酸素濃度NOX(すなわちξCOX)との和であるとする。平坦部150においては、VOH欠陥の濃度は水素で終端された空孔濃度と寄与酸素濃度に律速するためである。なお、本例では水素化学濃度CHが十分高いので、深さ位置Z1から深さ位置Z2までの実質的に(ほぼ)全ての空孔が、水素で終端されている。つまり、空孔濃度は水素で終端された空孔濃度NVであるとしてよい。従って、式(2)が得られる。
NVOH=NV+ξCOX ・・・式(2)
式(1)および式(2)から、式(3)が得られる。
NF=NB0+NV+ξCOX ・・・式(3)
NF1=NB0+NV+ξCOX1 ・・・式(4)
NF2=NB0+NV+ξCOX2 ・・・式(5)
ここで、NF2>NF1とする。
NF2-NF1=ΔNVOH
=ξ(COX2-COX1)
ξ=ΔNVOH/(COX2-COX1) ・・・式(6)
NV=NVOH-ξCOX
=NVOH-(ΔNVOH/(COX2-COX1))COX ・・・式(7)
式(7)から、酸素寄与率ξが与えられれば、任意のVOH欠陥濃度NVOHおよび酸素化学濃度COXに対して、空孔濃度NVを算出できる。
NVOH=a×COX+b ・・・式(8)
このとき、最小二乗法のフィッティングにより、各直線の傾きaおよび切片bは下記の通りである。
直線601:a=2.96303×10-4、b=2.18399×1013
直線602:a=1.87895×10-4、b=1.47920×1013
直線603:a=7.58824×10-5、b=6.38380×1012
なお、式(2)と式(8)を比べると、a=ξ、b=NVである。
ξ=c×(DH)d ・・・式(9)
ただし、c=3.11503×10-12、d=5.94169×10-1
NV=e×(DH)f ・・・式(10)
ただし、e=1.36398×106、f=5.36782×10-1
ξ=c×(DH)d ・・・式(11)
ただし、c=1.53343×10-12、d=6.25800×10-1
NV=e×(DH)f ・・・式(12)
ただし、e=3.11098×103、f=7.41056×10-1
NVOH=c×(DH)d+e×(DH)f×COX ・・・式(13)
また、式(1)から式(13)は式(14)となる。
NF-NB0=c×(DH)d+e×(DH)f×COX ・・・式(14)
NVOH1=7×1012+1.2×10-4×2×1017=3.1×1013(atoms/cm3)
NVOH2=7×1013-2×1012=6.8×1013(atoms/cm3)
算出したNVOH1が、実測値のNVOH2に十分一致していれば、算出した酸素寄与率ξ1および空孔濃度NV1が概ね正しいと判定できる。すなわち、水素ドナー濃度の第2の値NVOH2に対する、水素ドナー濃度の第1の値NVOH1の比NVOH1/NVOH2が、0.1≦NVOH1/NVOH2≦10であれば、十分一致しているとしてよい。上記の例の場合、NVOH1/NVOH2=(3.1×1013 )/(6.8×1013 )≒0.46であり、算出した酸素寄与率ξ1および空孔濃度NV1は正しい。
NVOH=NV+ξCOX+ηCC ・・・式(2a)
式(2a)のVOH欠陥濃度NVOHは、式(2)で説明したVOH欠陥濃度NVOHに、炭素化学濃度CCと炭素寄与率ηの積を加算している。つまり、炭素が存在することにより増加する水素ドナー濃度を、式(2)のVOH欠陥濃度NVOHに加算している。なお、炭素が寄与して生成される水素ドナーはVOH欠陥に限定されないが、式(2a)では、炭素が存在することにより増加する水素ドナー濃度を、VOH欠陥濃度NVOHに含めている。
NVOH=a×CC+b ・・・式(8a)
このとき、最小二乗法のフィッティングにより算出した各直線の傾きaおよび切片bは下記の通りである。
直線611:a=5.00851×10-2、b=6.46656×1013
直線612:a=2.35891×10-2、b=4.14509×1013
直線613:a=7.13212×10-3、b=2.26076×1013
直線631:a=3.64419×10-4、b=4.15739×1013
直線641:a=2.80673×10-4、b=4.15739×1013
直線632:a=2.04534×10-4、b=2.21483×1013
直線642:a=1.67965×10-4、b=2.21483×1013
直線633:a=8.60908×10-5、b=8.32518×1013
直線643:a=8.05915×10-5、b=8.32518×1013
水素イオンのドーズ量が等しい場合、切片である空孔濃度NVは実質的に(ほぼ)同じ値である。酸素の場合と同様に、炭素化学濃度が0に近づくと空孔濃度NVは一定値に収束すると考えるのが自然である。
NVOH=NV+αξCOX ・・・式(2b)
式(2a)と式(2b)を比較すると、式(15)が得られる。
ξCOX+ηCC=αξCOX
η=(α-1)(COX/CC)ξ ・・・式(15)
η=g×(DH)h ・・・式(15)
曲線811:g=2.57839×10-13、h=7.95528×10-1
曲線812:g=1.35314×10-21、h=1.38598
曲線813:g=3.49381×10-31、h=2.07102
NVOH=c×(DH)d+e×(DH)f×COX+g×(DH)h×CC ・・・式(13a)
また、式(1)から式(13a)は式(14a)となる。
NF-NB0=c×(DH)d+e×(DH)f×COX+g×(DH)h×CC ・・・式(14a)
NVOH1=NV+ξCOX+ηCC ・・・式(16)
上述したように、空孔濃度NV、酸素化学濃度COX、炭素化学濃度CC、酸素寄与率ξ、炭素寄与率ηは、半導体基板10を測定することで取得できる。また、実際に生成された水素ドナーの濃度NVOH2は、上述した製造方法による処理前の半導体基板10のドナー濃度NB0と、処理後の半導体基板10のドーピング濃度NFの差分から取得できる。当該ドナー濃度の差分は、平坦部150で測定してよい。半導体基板10のドナー濃度NB0は、SIMSまたはSRの測定で得られる。SIMSならば、処理後の半導体基板10からも半導体基板10のドナー濃度NB0を得ることができる。
深さ位置Z1が120μm、水素イオンドーズ量DHが5×1012ions/cm2の例を考える。また、酸素化学濃度COXは4.0×1017atoms/cm3、炭素化学濃度CCは2.0×1015atoms/cm3であり、最終ドーピング濃度NFは7×1013/cm3であり、バルク・ドナー濃度NB0は2×1012/cm3である。
NVOH1=6.0×1012+1.1×10-4×4.0×10172.1×10-4×2.0×1015=5.04×1013/cm3
また、NVOH2は下式のように計算できる。
NVOH2=NF-NB0=7×1013-2×1012=6.8×1013/cm3
したがって、NVOH1/NVOH2は下式のように計算できる。
NVOH1/NVOH2=5.04×1013/6.8×1013=0.74
上述した0.1≦NVOH1/NVOH2≦10の範囲内であるので、実施例1では、NVOH1とNVOH2とが、十分一致していると判定できる。
深さ位置Z1が23μm、水素イオンドーズ量DHが3×1012ions/cm2の例を考える。また、酸素化学濃度COXは1.5×1017atoms/cm3、炭素化学濃度CCは5.1×1014atoms/cm3であり、最終ドーピング濃度NFは1.4×1014/cm3であり、バルク・ドナー濃度NB0は7.4×1013/cm3である。
したがって、NVOH1/NVOH2は下式のように計算できる。
NVOH1/NVOH2=3.0×1013/6.6×1013=0.45
上述した0.1≦NVOH1/NVOH2≦10の範囲内であるので、実施例2では、NVOH1とNVOH2とが、十分一致していると判定できる。
NVOH=c×(DHe)d+e×(DHe)f×COX+g×(DHe)h×CC ・・・式(13b)
当該パラメータは、複数種類の深さ位置Z1について取得してよい。
F=Nv´+ξ´COX+η´CC
=c×(DHe)d+e×(DHe)f×COX+g×(DHe)h×CC… 式(15)
右辺の第一項は、ヘリウムイオン注入および熱処理によって形成された空孔濃度Nvに、電気特性Fに換算する係数をかけたNv´である。第二項のCoxの係数部分は、目標特性Fに対する酸素寄与率ξ´であり、上述の酸素寄与率ξに電気特性Fに換算する係数をかけた量である。第三項のCcの係数部分は、目標特性Fに対する炭素寄与率η´であり、上述の炭素寄与率ηに電気特性Fに換算する係数をかけた量である。式(15)は、あらかじめ、ヘリウムイオンの深さが2~3種類またはそれ以上について、図33A、図33B、図33Cの少なくとも一つのグラフを作成し、求めておく。すなわち、パラメータc、d、e、f、g、hは、実験的に予め取得できる。従って、式(15)の変数は、ヘリウムイオンの注入量のみであり、式(15)の右辺は当該注入量に対して変化しない定数となる。
VB=c×(DHe)d+e×(DHe)f×COX+g×(DHe)h×CC
VCE=c×(DHe)d+e×(DHe)f×COX+g×(DHe)h×CC
toff=c×(DHe)d+e×(DHe)f×COX+g×(DHe)h×CC
VF=c×(DHe)d+e×(DHe)f×COX+g×(DHe)h×CC
trr=c×(DHe)d+e×(DHe)f×COX+g×(DHe)h×CC
これらの式において、パラメータc~hは、目標特性に応じて異なる値となる。パラメータc~hの単位は、目標特性の単位、ヘリウムイオンのドーズ量の単位、酸素化学濃度の単位、炭素化学濃度の単位と整合のとれる単位であってよい。
Claims (29)
- 上面および下面を有し、酸素を含む半導体基板と、
前記半導体基板の前記下面側に配置された、水素化学濃度の第1のピークと、
前記第1のピークよりも前記半導体基板の前記上面側に配置され、水素ドナーを含み、前記半導体基板の深さ方向におけるドナー濃度分布が実質的に平坦な平坦部と
を備え、
前記酸素の酸素化学濃度のうち前記水素ドナーを生成するのに寄与する前記酸素化学濃度の割合を示す酸素寄与率が、1×10-5以上、7×10-4以下であり、
前記平坦部において、前記水素ドナーを生成するのに寄与する前記酸素の濃度が、前記水素化学濃度より低く、
前記平坦部における水素ドナー濃度が、2×1012/cm3以上、5×1014/cm3以下である
半導体装置。 - 前記半導体基板は、バルク・ドナーを含み、
前記平坦部のドナー濃度が、バルク・ドナー濃度よりも高い
請求項1に記載の半導体装置。 - 前記平坦部における酸素化学濃度に前記酸素寄与率を乗じた値と、前記平坦部の空孔濃度との和を前記水素ドナー濃度の第1の値とし、
前記平坦部のドナー濃度から、前記バルク・ドナー濃度を減じた差を前記水素ドナー濃度の第2の値とし、
前記水素ドナー濃度の第2の値に対する前記水素ドナー濃度の第1の値の比が、0.1以上10以下である
請求項2に記載の半導体装置。 - 上面および下面を有し、酸素を含む半導体基板と、
前記半導体基板の前記下面側に配置された、水素化学濃度の第1のピークと、
前記第1のピークよりも前記半導体基板の前記上面側に配置され、水素ドナーを含み、前記半導体基板の深さ方向におけるドナー濃度分布が実質的に平坦な平坦部と
を備え、
前記半導体基板は、バルク・ドナーを含み、
前記平坦部のドナー濃度が、バルク・ドナー濃度よりも高く、
前記酸素の酸素化学濃度のうち前記水素ドナーを生成するのに寄与する前記酸素化学濃度の割合を示す酸素寄与率を前記平坦部における酸素化学濃度に乗じた値と、前記平坦部の空孔濃度との和を水素ドナー濃度の第1の値とし、
前記平坦部のドナー濃度から、前記バルク・ドナー濃度を減じた差を前記水素ドナー濃度の第2の値とし、
前記水素ドナー濃度の第2の値に対する前記水素ドナー濃度の第1の値の比が、0.1以上10以下である
半導体装置。 - 上面および下面を有し、酸素および炭素を含む半導体基板と、
前記半導体基板の前記下面側に配置された、水素化学濃度の第1のピークと、
前記第1のピークよりも前記半導体基板の前記上面側に配置され、水素ドナーを含み、前記半導体基板の深さ方向におけるドナー濃度分布が実質的に平坦な平坦部と
を備え、
前記半導体基板は、バルク・ドナーを含み、
前記平坦部のドナー濃度が、バルク・ドナー濃度よりも高く、
前記酸素の酸素化学濃度のうち前記水素ドナーを生成するのに寄与する前記酸素化学濃度の割合を示す酸素寄与率を前記平坦部における酸素化学濃度に乗じた値と、前記炭素の炭素化学濃度のうち前記水素ドナーを生成するのに寄与する前記炭素化学濃度の割合を示す炭素寄与率を前記平坦部における炭素化学濃度に乗じた値と、前記平坦部の空孔濃度との和を水素ドナー濃度の第3の値とし、
前記平坦部のドナー濃度から、前記バルク・ドナー濃度を減じた差を前記水素ドナー濃度の第2の値とし、
前記水素ドナー濃度の第2の値に対する前記水素ドナー濃度の第3の値の比が、0.1以上10以下である
半導体装置。 - 前記半導体基板の前記上面側に配置された、水素またはヘリウムの化学濃度の第2のピークを更に備え、
前記平坦部は、前記第2のピークよりも前記半導体基板の前記下面側に配置されている
請求項1から5のいずれか一項に記載の半導体装置。 - 前記水素化学濃度のうち前記水素ドナーを生成するのに寄与する前記水素化学濃度の割合を示す水素寄与率が、0.001以上、0.3以下である
請求項1から6のいずれか一項に記載の半導体装置。 - 前記平坦部の空孔濃度が、1×1011/cm3以上、1×1014/cm3以下である
請求項1から7のいずれか一項に記載の半導体装置。 - 前記酸素寄与率が、5×10-4以下である
請求項1から8のいずれか一項に記載の半導体装置。 - 前記酸素寄与率が、1×10-4以上である
請求項1から9のいずれか一項に記載の半導体装置。 - 前記第1のピークの前記水素化学濃度は、前記第2のピークの前記水素化学濃度よりも高い
請求項6に記載の半導体装置。 - 前記平坦部における酸素化学濃度が、1×1017atoms/cm3以上である
請求項1から11のいずれか一項に記載の半導体装置。 - 前記平坦部における炭素化学濃度が、1×1013atoms/cm3以上、1×1016atoms/cm3以下である
請求項1から12のいずれか一項に記載の半導体装置。 - 上面および下面を有する半導体基板の酸素化学濃度を測定する濃度測定段階と、
前記半導体基板の前記下面から、前記半導体基板の深さ方向の厚みの半分以上を通過するように、荷電粒子線を注入する粒子注入段階と、
前記荷電粒子線を注入した後に、前記半導体基板を熱処理する熱処理段階と
を備え、
前記粒子注入段階における前記荷電粒子線の注入条件、および、前記熱処理段階における熱処理条件の少なくとも一方を、前記酸素化学濃度に応じて調整する
半導体装置の製造方法。 - 前記濃度測定段階において、前記半導体基板の炭素化学濃度を更に測定し、
前記粒子注入段階において、前記酸素化学濃度および前記炭素化学濃度に応じて前記荷電粒子線の前記注入条件を調整する
請求項14に記載の半導体装置の製造方法。 - 前記半導体基板の予め定められた深さ位置において、前記製造方法によって生成すべき水素ドナーの濃度をNVOH1、実際に生成された前記水素ドナーの濃度をNVOH2、前記粒子注入段階によって形成される空孔濃度をNV、酸素化学濃度をCOX、炭素化学濃度をCC、前記酸素化学濃度のうち前記水素ドナーを生成するのに寄与する前記酸素化学濃度の割合を示す酸素寄与率をξ、前記炭素化学濃度のうち前記水素ドナーを生成するのに寄与する前記炭素化学濃度の割合を示す炭素寄与率をηとして、
NVOH1=NV+ξCOX+ηCCであり、
0.1≦NVOH1/NVOH2≦10である
請求項15に記載の半導体装置の製造方法。 - 前記粒子注入段階において、前記荷電粒子線として水素イオンを注入する
請求項14から16のいずれか一項に記載の半導体装置の製造方法。 - 前記熱処理段階よりも前に、前記半導体基板の下面側に水素イオンを注入する水素注入段階を更に備える
請求項14から17のいずれか一項に記載の半導体装置の製造方法。 - 前記半導体基板の前記酸素化学濃度に基づいて、前記水素注入段階における前記水素イオンの注入条件を調整する
請求項18に記載の半導体装置の製造方法。 - 前記粒子注入段階における前記荷電粒子線の注入深さに基づいて、前記水素注入段階における前記水素イオンの注入条件、および、前記熱処理段階における前記熱処理条件を調整する
請求項18または19に記載の半導体装置の製造方法。 - 前記半導体基板に酸素を導入する酸素導入段階を更に備える
請求項14から20のいずれか一項に記載の半導体装置の製造方法。 - 前記半導体基板のバルク・ドナー濃度に更に基づいて、前記粒子注入段階における前記荷電粒子線の前記注入条件、および、前記熱処理段階における前記熱処理条件の少なくとも一方を調整する
請求項14から21のいずれか一項に記載の半導体装置の製造方法。 - 前記半導体基板を研削する研削段階と、
研削後の前記半導体基板の厚みを測定する基板厚測定段階と
を更に備え、
前記半導体基板の厚みに更に基づいて、前記粒子注入段階における前記荷電粒子線の前記注入条件、および、前記熱処理段階における前記熱処理条件の少なくとも一方を調整する
請求項14から22のいずれか一項に記載の半導体装置の製造方法。 - 前記粒子注入段階において、複数の前記半導体基板に対して、それぞれの前記半導体基板毎に前記注入条件を調整し、
前記熱処理段階において、前記複数の半導体基板に対して共通に前記熱処理条件を調整する
請求項14から23のいずれか一項に記載の半導体装置の製造方法。 - 前記半導体基板を研削する研削段階と、
研削後の前記半導体基板の厚みを測定する基板厚測定段階と
を更に備え、
前記半導体基板の厚みに基づいて、前記水素注入段階における前記水素イオンの注入条件を調整する
請求項18に記載の半導体装置の製造方法。 - 前記基板厚測定段階において、前記半導体基板のエッジ終端構造部における前記半導体基板の厚みを測定する
請求項23または25に記載の半導体装置の製造方法。 - 前記粒子注入段階において、前記酸素化学濃度のうち水素ドナーを生成するのに寄与する前記酸素化学濃度の割合を示す酸素寄与率ξ、および、前記半導体基板の炭素化学濃度のうち前記水素ドナーを生成するのに寄与する前記炭素化学濃度の割合を示す炭素寄与率ηの少なくとも一つに更に基づいて、前記荷電粒子線の前記注入条件を調整する
請求項14から26のいずれか一項に記載の半導体装置の製造方法。 - 上面および下面を有する半導体基板の不純物濃度を取得する濃度取得段階と、
前記半導体基板の前記下面から、前記半導体基板の深さ方向の厚みの半分以上を通過するように、荷電粒子線を注入する粒子注入段階と、
前記荷電粒子線を注入した後に、前記半導体基板を熱処理する熱処理段階と
を備え、
前記粒子注入段階において、前記不純物濃度に応じて前記荷電粒子線の注入深さを調整する
半導体装置の製造方法。 - 前記濃度取得段階において、前記半導体基板のバルク・ドナー濃度、酸素化学濃度および炭素化学濃度の少なくとも一つを取得する
請求項28に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023006873A JP7544160B2 (ja) | 2019-12-18 | 2023-01-19 | 半導体装置および半導体装置の製造方法 |
| JP2024139927A JP7823694B2 (ja) | 2019-12-18 | 2024-08-21 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019228409 | 2019-12-18 | ||
| JP2019228409 | 2019-12-18 | ||
| JP2020087349 | 2020-05-19 | ||
| JP2020087349 | 2020-05-19 | ||
| JP2020189026 | 2020-11-12 | ||
| JP2020189026 | 2020-11-12 | ||
| PCT/JP2020/046167 WO2021125064A1 (ja) | 2019-12-18 | 2020-12-10 | 半導体装置および半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023006873A Division JP7544160B2 (ja) | 2019-12-18 | 2023-01-19 | 半導体装置および半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPWO2021125064A1 JPWO2021125064A1 (ja) | 2021-06-24 |
| JPWO2021125064A5 JPWO2021125064A5 (ja) | 2022-02-22 |
| JP7215599B2 true JP7215599B2 (ja) | 2023-01-31 |
Family
ID=76478778
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021565541A Active JP7215599B2 (ja) | 2019-12-18 | 2020-12-10 | 半導体装置および半導体装置の製造方法 |
| JP2023006873A Active JP7544160B2 (ja) | 2019-12-18 | 2023-01-19 | 半導体装置および半導体装置の製造方法 |
| JP2024139927A Active JP7823694B2 (ja) | 2019-12-18 | 2024-08-21 | 半導体装置および半導体装置の製造方法 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023006873A Active JP7544160B2 (ja) | 2019-12-18 | 2023-01-19 | 半導体装置および半導体装置の製造方法 |
| JP2024139927A Active JP7823694B2 (ja) | 2019-12-18 | 2024-08-21 | 半導体装置および半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US12119227B2 (ja) |
| JP (3) | JP7215599B2 (ja) |
| CN (1) | CN113892184B (ja) |
| DE (1) | DE112020002205B4 (ja) |
| WO (1) | WO2021125064A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2025028573A1 (ja) * | 2023-08-01 | 2025-02-06 | 富士電機株式会社 | 半導体装置 |
| WO2025084305A1 (ja) * | 2023-10-17 | 2025-04-24 | 富士電機株式会社 | 半導体基板の評価方法および半導体装置の製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113892185B (zh) * | 2019-12-18 | 2025-04-22 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
| JP7361634B2 (ja) * | 2020-03-02 | 2023-10-16 | 三菱電機株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP7848459B2 (ja) | 2021-10-15 | 2026-04-21 | 富士電機株式会社 | 解析方法、プログラムおよび半導体装置の製造方法 |
| JP7652341B2 (ja) * | 2022-05-30 | 2025-03-27 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP7672366B2 (ja) * | 2022-06-27 | 2025-05-07 | 三菱電機株式会社 | 半導体装置 |
| JP2024014333A (ja) * | 2022-07-22 | 2024-02-01 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP7831641B2 (ja) * | 2022-12-13 | 2026-03-17 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2024107868A (ja) * | 2023-01-30 | 2024-08-09 | 株式会社デンソー | 半導体装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014065080A1 (ja) | 2012-10-23 | 2014-05-01 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| WO2016042954A1 (ja) | 2014-09-17 | 2016-03-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2016204227A1 (ja) | 2015-06-17 | 2016-12-22 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2017047276A1 (ja) | 2015-09-16 | 2017-03-23 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2018092788A1 (ja) | 2016-11-16 | 2018-05-24 | 富士電機株式会社 | 半導体装置 |
| WO2019181852A1 (ja) | 2018-03-19 | 2019-09-26 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3341378B2 (ja) * | 1993-08-25 | 2002-11-05 | 富士通株式会社 | シリコン結晶中の水素濃度測定方法及びシリコン結晶の製造方法 |
| JP5104314B2 (ja) * | 2005-11-14 | 2012-12-19 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP5374883B2 (ja) | 2008-02-08 | 2013-12-25 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| DE102011113549B4 (de) | 2011-09-15 | 2019-10-17 | Infineon Technologies Ag | Ein Halbleiterbauelement mit einer Feldstoppzone in einem Halbleiterkörper und ein Verfahren zur Herstellung einer Feldstoppzone in einem Halbleiterkörper |
| JP5733417B2 (ja) * | 2011-11-15 | 2015-06-10 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6067585B2 (ja) | 2011-12-28 | 2017-01-25 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| DE102013216195B4 (de) | 2013-08-14 | 2015-10-29 | Infineon Technologies Ag | Verfahren zur Nachdotierung einer Halbleiterscheibe |
| US10211325B2 (en) | 2014-01-28 | 2019-02-19 | Infineon Technologies Ag | Semiconductor device including undulated profile of net doping in a drift zone |
| US9312135B2 (en) | 2014-03-19 | 2016-04-12 | Infineon Technologies Ag | Method of manufacturing semiconductor devices including generating and annealing radiation-induced crystal defects |
| US9887125B2 (en) | 2014-06-06 | 2018-02-06 | Infineon Technologies Ag | Method of manufacturing a semiconductor device comprising field stop zone |
| US9754787B2 (en) | 2014-06-24 | 2017-09-05 | Infineon Technologies Ag | Method for treating a semiconductor wafer |
| DE102014116666B4 (de) * | 2014-11-14 | 2022-04-21 | Infineon Technologies Ag | Ein Verfahren zum Bilden eines Halbleiterbauelements |
| DE102014117538A1 (de) | 2014-11-28 | 2016-06-02 | Infineon Technologies Ag | Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung von Implantation leichter Ionen und Halbleitervorrichtung |
| WO2016157935A1 (ja) | 2015-04-02 | 2016-10-06 | 三菱電機株式会社 | 電力用半導体装置の製造方法 |
| DE102015106979B4 (de) | 2015-05-05 | 2023-01-12 | Infineon Technologies Austria Ag | Halbleiterwafer und Verfahren zum Herstellen von Halbleitervorrichtungen in einem Halbleiterwafer |
| DE102015107085B4 (de) | 2015-05-06 | 2025-04-10 | Infineon Technologies Ag | Verfahren zum Herstellen von Halbleitervorrichtungen und sauerstoffkorrelierte thermische Donatoren enthaltende Halbleitervorrichtung |
| DE102015212464B4 (de) | 2015-07-03 | 2019-05-23 | Infineon Technologies Ag | Leistungshalbleiterrandstruktur und Verfahren zu deren Herstellung |
| DE102015114177A1 (de) | 2015-08-26 | 2017-03-02 | Infineon Technologies Ag | Halbleitervorrichtung, Siliziumwafer und Verfahren zum Herstellen eines Siliziumwafers |
| DE102016112139B3 (de) | 2016-07-01 | 2018-01-04 | Infineon Technologies Ag | Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper |
| DE102016120771B3 (de) | 2016-10-31 | 2018-03-08 | Infineon Technologies Ag | Verfahren zum Herstellen von Halbleitervorrichtungen und Halbleitervorrichtung, die wasserstoff-korrelierte Donatoren enthält |
| JP7045005B2 (ja) * | 2017-05-19 | 2022-03-31 | 学校法人東北学院 | 半導体装置 |
| JP6946218B2 (ja) * | 2018-03-22 | 2021-10-06 | 株式会社日立製作所 | 静止誘導器 |
| DE112019008041B4 (de) | 2018-10-18 | 2026-02-05 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und herstellungsverfahren davon |
| CN112204710B (zh) | 2018-12-28 | 2024-07-09 | 富士电机株式会社 | 半导体装置及制造方法 |
-
2020
- 2020-12-10 DE DE112020002205.6T patent/DE112020002205B4/de active Active
- 2020-12-10 JP JP2021565541A patent/JP7215599B2/ja active Active
- 2020-12-10 WO PCT/JP2020/046167 patent/WO2021125064A1/ja not_active Ceased
- 2020-12-10 CN CN202080038918.9A patent/CN113892184B/zh active Active
-
2021
- 2021-11-24 US US17/456,382 patent/US12119227B2/en active Active
-
2023
- 2023-01-19 JP JP2023006873A patent/JP7544160B2/ja active Active
-
2024
- 2024-08-21 JP JP2024139927A patent/JP7823694B2/ja active Active
- 2024-10-02 US US18/905,129 patent/US20250029838A1/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014065080A1 (ja) | 2012-10-23 | 2014-05-01 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| WO2016042954A1 (ja) | 2014-09-17 | 2016-03-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2016204227A1 (ja) | 2015-06-17 | 2016-12-22 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2017047276A1 (ja) | 2015-09-16 | 2017-03-23 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2018092788A1 (ja) | 2016-11-16 | 2018-05-24 | 富士電機株式会社 | 半導体装置 |
| WO2019181852A1 (ja) | 2018-03-19 | 2019-09-26 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2025028573A1 (ja) * | 2023-08-01 | 2025-02-06 | 富士電機株式会社 | 半導体装置 |
| WO2025084305A1 (ja) * | 2023-10-17 | 2025-04-24 | 富士電機株式会社 | 半導体基板の評価方法および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US12119227B2 (en) | 2024-10-15 |
| CN113892184B (zh) | 2025-02-25 |
| JP2024157038A (ja) | 2024-11-06 |
| JPWO2021125064A1 (ja) | 2021-06-24 |
| WO2021125064A1 (ja) | 2021-06-24 |
| JP7823694B2 (ja) | 2026-03-04 |
| DE112020002205T5 (de) | 2022-01-20 |
| JP2023052741A (ja) | 2023-04-12 |
| US20220084828A1 (en) | 2022-03-17 |
| DE112020002205B4 (de) | 2025-06-05 |
| JP7544160B2 (ja) | 2024-09-03 |
| US20250029838A1 (en) | 2025-01-23 |
| CN113892184A (zh) | 2022-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7215599B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP7099550B2 (ja) | 半導体装置および製造方法 | |
| JP2025019238A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP7173312B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| WO2021049499A1 (ja) | 半導体装置および製造方法 | |
| US12261058B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP7670100B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP7452632B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP7279846B2 (ja) | 半導体装置 | |
| WO2022196768A1 (ja) | 半導体装置 | |
| JP7400834B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP7683287B2 (ja) | 半導体装置および製造方法 | |
| US20240030322A1 (en) | Semiconductor apparatus, and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211126 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230102 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7215599 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |