JP7303020B2

JP7303020B2 - Power supply circuit, power management circuit, data storage device

Info

Publication number: JP7303020B2
Application number: JP2019100387A
Authority: JP
Inventors: 清志近藤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2019-05-29
Filing date: 2019-05-29
Publication date: 2023-07-04
Anticipated expiration: 2039-05-29
Also published as: JP2020195233A

Description

本発明は、電源回路に関する。 The present invention relates to power supply circuits.

電子部品には、安定した電源電圧の供給が欠かせない。ソリッドステートドライブやハードディスクなどの記憶装置は、電源電圧が瞬断されると、記憶中のデータの破壊、消失のおそれがある。入力電圧が遮断された後も、負荷がデータ待避などの必要な保護処理を実行する期間、電源電圧を維持することが求められる。このような機能は、電源喪失保護、ＰＬＰ（Power Loss Protection）、ＰＬＩ（Power Loss Imminent）、ＰＦＰ（Power Failure Protection）などと称される。 A stable power supply voltage is essential for electronic components. In a storage device such as a solid state drive or a hard disk, if the power supply voltage is interrupted momentarily, the stored data may be destroyed or lost. Even after the input voltage is cut off, it is required to maintain the power supply voltage during the period when the load performs necessary protection processing such as data saving. Such functions are called power loss protection, PLP (Power Loss Protection), PLI (Power Loss Imminent), PFP (Power Failure Protection), and the like.

図１は、ＰＬＰ機能を備えるシステムのブロック図である。システム２は、主電源１０、負荷２０および電源回路３０を備える。主電源１０は、直流の入力電圧Ｖ_ＩＮを生成する。 FIG. 1 is a block diagram of a system with PLP functionality. System 2 comprises main power supply 10 , load 20 and power supply circuit 30 . A main power supply 10 produces a DC input voltage _VIN .

電源回路３０は、主電源１０と負荷２０に設けられる。電源回路３０の入力端子ＶＩＮには、主電源１０が生成する入力電圧Ｖ_ＩＮが供給され、出力端子ＶＳＹＳには負荷２０が接続される。 The power supply circuit 30 is provided in the main power supply 10 and the load 20 . The input terminal VIN of the power supply circuit 30 is supplied with the input voltage _VIN generated by the main power supply 10, and the load 20 is connected to the output terminal VSYS.

電源回路３０は、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３、バックアップキャパシタＣｂ、コントローラ３４を備える。スイッチＳＷ１１は、主電源１０と負荷２０を結ぶ電源ライン３８上に設けられる。有効な入力電圧Ｖ_ＩＮが供給される間、スイッチＳＷ１１はオンとなり、入力電圧Ｖ_ＩＮが電源電圧Ｖ_ＳＹＳとして負荷２０に供給される。スイッチＳＷ１３は、入力端子ＶＩＮとバックアップキャパシタＣｂの間に設けられる。スイッチＳＷ１３がオンとなることで、バックアップキャパシタＣｂが充電される。 The power supply circuit 30 includes switches SW11, SW12, SW13, a backup capacitor Cb, and a controller . The switch SW11 is provided on a power supply line 38 connecting the main power supply 10 and the load 20 . As long as a valid input voltage V _IN is present, the switch SW11 is turned on and the input voltage V _IN is provided to the load 20 as the power supply voltage V _SYS . The switch SW13 is provided between the input terminal VIN and the backup capacitor Cb. By turning on the switch SW13, the backup capacitor Cb is charged.

スイッチＳＷ１２は、バックアップキャパシタＣｂと出力端子ＶＳＹＳの間に設けられる。コントローラ３４は、入力端子ＶＩＮの入力電圧Ｖ_ＩＮを監視し、正常状態か電源喪失状態かを判定する。コントローラ３４は、電源喪失状態を検出すると、スイッチＳＷ１１およびＳＷ１３をオフし、ＳＷ１２をオンする。 The switch SW12 is provided between the backup capacitor Cb and the output terminal VSYS. Controller 34 _monitors the input voltage VIN at input terminal VIN to determine whether it is in a normal condition or a power loss condition. When controller 34 detects a power loss condition, it turns off switches SW11 and SW13 and turns on SW12.

特開昭６２－８９４３９号公報JP-A-62-89439 特開２０１５－３８６４３号公報JP 2015-38643 A

本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、従来と異なる形式の電源回路の提供にある。 It is in this context that the present invention has been made, and one exemplary object of certain aspects thereof is to provide an unconventional type of power supply circuit.

本発明のある態様の電源回路は、入力電圧を受ける入力端子と、負荷が接続される出力端子と、入力端子と出力端子の間に設けられる第１スイッチと、入力電圧を昇圧し、バックアップキャパシタを充電する充電回路と、バックアップキャパシタと出力端子の間に設けられる第２スイッチと、入力電圧の喪失を検出すると、第１イネーブル信号をアサートするコントローラと、第１イネーブル信号のアサートに応答して、第２スイッチを緩やかにオンさせるソフトスタート回路と、を備える。 A power supply circuit according to one aspect of the present invention includes an input terminal for receiving an input voltage, an output terminal to which a load is connected, a first switch provided between the input terminal and the output terminal, a backup capacitor for boosting the input voltage, and a backup capacitor. a second switch between the backup capacitor and the output terminal; a controller for asserting a first enable signal upon detection of loss of input voltage; and responsive to assertion of the first enable signal. , and a soft start circuit for gently turning on the second switch.

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Arbitrary combinations of the above constituent elements, and mutual replacement of the constituent elements and expressions of the present invention between methods, devices, systems, etc. are also effective as aspects of the present invention.

本発明のある態様によれば、従来と異なる形式の電源喪失保護用の電源回路を提供できる。 According to one aspect of the present invention, a power supply circuit for non-conventional power loss protection can be provided.

ＰＬＰ機能を備えるシステムのブロック図である。1 is a block diagram of a system with PLP functionality; FIG. 実施の形態に係る電源回路を備えるシステムのブロック図である。1 is a block diagram of a system including a power supply circuit according to an embodiment; FIG. 図２の電源回路の起動時の動作を説明する図である。FIG. 3 is a diagram for explaining the operation of the power supply circuit in FIG. 2 at startup; 図２の電源回路の電源遮断時の動作を説明する図である。3 is a diagram for explaining the operation of the power supply circuit in FIG. 2 when the power is cut off; FIG. ソフトスタート回路の構成例を示す回路図である。3 is a circuit diagram showing a configuration example of a soft start circuit; FIG. コントローラの構成例を示す回路図である。4 is a circuit diagram showing a configuration example of a controller; FIG. 変形例に係る電源回路のブロック図である。It is a block diagram of a power supply circuit according to a modification. ＰＬＰ機能付きのデータ記憶装置のブロック図である。1 is a block diagram of a data storage device with PLP functionality; FIG. 図８のＰＬＰ機能付きの電源回路とＰＭＩＣを集積化した半導体装置を備えるシステムのブロック図である。9 is a block diagram of a system including a semiconductor device in which the power supply circuit with the PLP function of FIG. 8 and a PMIC are integrated; FIG.

（実施の形態の概要）
本明細書に開示される一実施の形態は、電源回路に関する。電源回路は、入力電圧を受ける入力端子と、負荷が接続される出力端子と、入力端子と出力端子の間に設けられる第１スイッチと、入力電圧を昇圧し、バックアップキャパシタを充電する充電回路と、バックアップキャパシタと出力端子の間に設けられる第２スイッチと、入力電圧の喪失を検出すると、第１イネーブル信号をアサートするコントローラと、第１イネーブル信号のアサートに応答して、第２スイッチを緩やかにオンさせるソフトスタート回路と、を備える。 (Overview of Embodiment)
One embodiment disclosed herein relates to a power supply circuit. The power supply circuit includes an input terminal for receiving an input voltage, an output terminal to which a load is connected, a first switch provided between the input terminal and the output terminal, and a charging circuit for boosting the input voltage and charging a backup capacitor. a second switch interposed between the backup capacitor and the output terminal; a controller for asserting a first enable signal upon detection of a loss of input voltage; and a soft-start circuit that turns on.

バックアップキャパシタに蓄えられるエネルギーＥは、Ｅ＝ＣＶ^２／２で表される。Ｃはバックアップキャパシタの容量であり、Ｖはバックアップキャパシタの充電電圧である。昇圧回路によって充電電圧Ｖを高くすることにより、同じ容量とした場合、エネルギーＥを増やすことができ、電源遮断後に負荷が動作し続ける時間を長くできる。あるいは同じエネルギーＥを保持するためのバックアップキャパシタの容量を減らすことができ、システムを低コスト化できる。また第２スイッチを急峻にオンすると、バックアップキャパシタから、出力端子に接続されるキャパシタに大電流が流れるおそれがあるところ、ソフトスタート回路によって第２スイッチを緩やかにオンすることで、大電流を抑制できる。 The energy E stored in the backup capacitor is expressed as E=CV ² /2. C is the capacitance of the backup capacitor and V is the charging voltage of the backup capacitor. By increasing the charging voltage V with the booster circuit, the energy E can be increased for the same capacity, and the time for which the load continues to operate after power shutdown can be lengthened. Alternatively, the capacity of the backup capacitor for holding the same energy E can be reduced, and the cost of the system can be reduced. If the second switch is suddenly turned on, a large current may flow from the backup capacitor to the capacitor connected to the output terminal. can.

ソフトスタート回路は、第１イネーブル信号のアサートに応答して、時間とともに緩やかに変化するソフトスタート電圧を生成するソフトスタート電圧生成回路と、ソフトスタート電圧にもとづいて第２スイッチを制御するアンプと、を含んでもよい。 The soft-start circuit includes a soft-start voltage generation circuit that generates a soft-start voltage that gradually changes with time in response to assertion of the first enable signal, an amplifier that controls the second switch based on the soft-start voltage, and may include

コントローラは、第１イネーブル信号に先行して、第２イネーブル信号をアサートし、アンプは、第２イネーブル信号のアサートに応答して、イネーブル状態となってもよい。正常状態においてもアンプをオンにしておくと、無駄な電力が消費される。反対に、正常状態においてアンプをオフしておき、第１イネーブル信号のアサートと同時に、アンプをオンすると、アンプの起動時間の分、第２スイッチのターンオンが遅れることとなり、出力電圧が低下してしまう。そこで第２イネーブル信号に応じて予めアンプをオンして置くことで、消費電力の増加を抑制しつつ、出力電圧の低下を抑制できる。 The controller may assert the second enable signal prior to the first enable signal, and the amplifier may be enabled in response to the assertion of the second enable signal. If the amplifier is turned on even in a normal state, power is wasted. Conversely, if the amplifier is turned off in a normal state and turned on simultaneously with the assertion of the first enable signal, the turn-on of the second switch will be delayed by the startup time of the amplifier, and the output voltage will drop. put away. Therefore, by turning on the amplifier in advance according to the second enable signal, it is possible to suppress the decrease in the output voltage while suppressing the increase in power consumption.

ソフトスタート電圧生成回路は、ソフトスタート用キャパシタと、第１イネーブル信号のアサートに応答して、ソフトスタート用キャパシタの充電を開始する電流源と、を含んでもよい。 The soft-start voltage generating circuit may include a soft-start capacitor and a current source that initiates charging of the soft-start capacitor in response to assertion of the first enable signal.

第２スイッチはＭＯＳトランジスタであってもよい。アンプは、出力端子の電圧に応じたフィードバック信号とソフトスタート電圧とを受け、出力がＭＯＳトランジスタのゲートと接続されるエラーアンプを含んでもよい。エラーアンプは、第２イネーブル信号のアサートに応答してイネーブルとなってもよい。 The second switch may be a MOS transistor. The amplifier may include an error amplifier that receives a feedback signal corresponding to the voltage of the output terminal and a soft start voltage and has an output connected to the gate of the MOS transistor. The error amplifier may be enabled in response to assertion of the second enable signal.

アンプは、エラーアンプの２つの入力の間に設けられ、第１イネーブル信号がネゲートされるときオン、第１イネーブル信号がアサートされるときオフとなる第３スイッチをさらに備えてもよい。これにより、第３スイッチをオンしておくことで、第２スイッチをオフ状態に維持することができ、第３スイッチをオフした後は、直ちにアンプの動作を開始することができる。 The amplifier may further include a third switch provided between the two inputs of the error amplifier and turned on when the first enable signal is negated and turned off when the first enable signal is asserted. Thus, by turning on the third switch, the second switch can be kept off, and the operation of the amplifier can be started immediately after turning off the third switch.

アンプは、出力端子の電圧を分圧し、フィードバック信号を生成するフィードバック回路をさらに含んでもよい。フィードバック回路は、第２イネーブル信号がネゲートされる間、オフとなる第４スイッチを含んでもよい。これにより、アイドル状態においてフィードバック回路に無駄な電流が流れるのを防止できる。 The amplifier may further include a feedback circuit that divides the voltage of the output terminal and generates a feedback signal. The feedback circuit may include a fourth switch that is off while the second enable signal is negated. As a result, it is possible to prevent unnecessary current from flowing through the feedback circuit in the idle state.

ＭＯＳトランジスタはＰチャンネルであってもよい。電源回路は、ＭＯＳトランジスタのゲートと接地の間に設けられた第５スイッチをさらに備えてもよい。コントローラは、アンプによるＭＯＳトランジスタの駆動の後、第５スイッチをオンするとともに、アンプをディセーブルとしてもよい。ソフトスタート動作が完了した後は、第５スイッチによって第２スイッチをフルオンさせ、アンプをディセーブルとすることで消費電力を低減できる。 The MOS transistors may be P-channel. The power supply circuit may further include a fifth switch provided between the gate of the MOS transistor and ground. The controller may turn on the fifth switch and disable the amplifier after driving the MOS transistor by the amplifier. After the soft start operation is completed, power consumption can be reduced by fully turning on the second switch with the fifth switch and disabling the amplifier.

コントローラは、第１抵抗と第２抵抗を含み、入力電圧を分圧する分圧回路と、分圧後の入力電圧を所定のしきい値電圧と比較するコンパレータと、コンパレータの出力が所定レベルを所定時間維持すると、第１イネーブル信号をアサートするデバウンス回路と、を含んでもよい。 The controller includes a voltage dividing circuit that includes a first resistor and a second resistor and divides an input voltage, a comparator that compares the divided input voltage with a predetermined threshold voltage, and an output of the comparator that reaches a predetermined level. a debounce circuit that asserts the first enable signal upon maintaining the time.

コンパレータの出力が、第２イネーブル信号であってもよい。これにより、第２イネーブル信号を生成するための追加のハードウェアが不要となる。 The output of the comparator may be the second enable signal. This eliminates the need for additional hardware to generate the second enable signal.

コントローラは、第１抵抗と並列な経路に設けられたハイパスフィルタをさらに含んでもよい。これにより、入力電圧が急峻に低下したときに、その低下を高速に検出できる。 The controller may further include a high pass filter provided in a path parallel to the first resistor. As a result, when the input voltage drops sharply, the drop can be detected at high speed.

デバウンス回路は、コンパレータの出力に応答して起動し、クロックの生成を開始するオシレータと、コンパレータの出力が変化してからの経過時間を、クロックにもとづいてカウントするカウンタと、を含んでもよい。これにより、オシレータを常時動作させる必要がなくなり消費電力を低減できる。 The debounce circuit may include an oscillator that wakes up in response to the output of the comparator and begins generating a clock, and a counter that counts the elapsed time since the output of the comparator changes based on the clock. This eliminates the need to operate the oscillator all the time, thereby reducing power consumption.

充電回路は、昇圧型のチャージポンプを含んでもよい。 The charging circuit may include a step-up charge pump.

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。 (Embodiment)
BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent constituent elements, members, and processes shown in each drawing are denoted by the same reference numerals, and duplication of description will be omitted as appropriate. Moreover, the embodiments are illustrative rather than limiting the invention, and not all features and combinations thereof described in the embodiments are necessarily essential to the invention.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。 In the present specification, "a state in which member A is connected to member B" refers to a case in which member A and member B are physically directly connected, as well as a case in which member A and member B are electrically connected. Indirect connection through other members that do not affect the connected state or impede the function is also included. Further, "the state in which the member C is provided between the member A and the member B" means the case where the member A and the member C or the member B and the member C are directly connected, as well as the case where the electrical connection is made. It also includes the case of being indirectly connected through other members that do not affect the state or impede the function.

図２は、実施の形態に係る電源回路１００Ａを備えるシステム２Ａのブロック図である。システム２Ａは、主電源１０、負荷２０および電源回路１００Ａを備える。主電源１０は、所定の第１電圧レベルの直流の入力電圧Ｖ_ＩＮを電源回路１００Ａに供給する。 FIG. 2 is a block diagram of system 2A including power supply circuit 100A according to the embodiment. The system 2A comprises a main power supply 10, a load 20 and a power supply circuit 100A. Main power supply 10 supplies a DC input voltage _VIN at a predetermined first voltage level to power supply circuit 100A.

電源回路１００Ａは、電源ＩＣ１０２ＡとバックアップキャパシタＣｂを備える。電源ＩＣ１０２Ａは、電源回路１００Ａの構成要素の主要部を集積化した機能ＩＣである。 The power supply circuit 100A includes a power supply IC 102A and a backup capacitor Cb. The power supply IC 102A is a functional IC in which main components of the power supply circuit 100A are integrated.

電源ＩＣ１０２Ａは、入力端子（ＶＩＮピン）、出力端子（ＶＳＹＳピン）、キャパシタ接続端子（ＶＣＡＰピン）を有する。ＶＩＮピンには、主電源１０から、直流の入力電圧Ｖ_ＩＮが供給される。ＶＳＹＳピンには、負荷２０が接続される。ＶＣＡＰピンには、大容量のバックアップキャパシタＣｂが接続される。 The power supply IC 102A has an input terminal (VIN pin), an output terminal (VSYS pin), and a capacitor connection terminal (VCAP pin). A DC input voltage _VIN is supplied from the main power supply 10 to the VIN pin. A load 20 is connected to the VSYS pin. A large-capacity backup capacitor Cb is connected to the VCAP pin.

第１スイッチＳＷ１は、入力端子ＶＩＮと出力端子ＶＳＹＳの間に設けられる。充電回路１１０は、入力電圧Ｖ_ＩＮを昇圧し、バックアップキャパシタＣｂを充電する。充電回路１１０は、たとえば昇圧型のチャージポンプを用いることができる。チャージポンプの昇圧率は特に限定されない。充電回路１１０は、イネーブル信号ＣＰ＿ＥＮに応じて、イネーブル、ディセーブルが切り替え可能である。 The first switch SW1 is provided between the input terminal VIN and the output terminal VSYS. The charging circuit 110 boosts the input voltage _VIN to charge the backup capacitor Cb. Charging circuit 110 can use, for example, a step-up charge pump. The boost rate of the charge pump is not particularly limited. The charging circuit 110 can be switched between enabled and disabled according to the enable signal CP_EN.

第２スイッチＳＷ２は、バックアップキャパシタＣｂが接続されるＶＣＡＰピンと出力端子ＶＳＹＳの間に設けられる。 The second switch SW2 is provided between the VCAP pin to which the backup capacitor Cb is connected and the output terminal VSYS.

コントローラ１３０は、電源ＩＣ１０２Ａを統合的に制御する。コントローラ１３０は、入力電圧Ｖ_ＩＮを監視し、正常状態か、電源喪失状態かを判定する。コントローラ１３０は、正常状態において第１スイッチＳＷ１をオンし、第２スイッチＳＷ２をオフする。これにより出力端子ＶＳＹＳには、入力電圧Ｖ_ＩＮと等しい出力電圧Ｖ_ＳＹＳが発生する。 The controller 130 comprehensively controls the power supply IC 102A. The controller 130 monitors the input voltage V _IN to determine normal conditions or power loss conditions. The controller 130 turns on the first switch SW1 and turns off the second switch SW2 in a normal state. As a result, an output voltage VSYS equal to the input voltage _VIN is generated at the output terminal _VSYS .

またコントローラ１３０は正常状態において充電回路１１０をイネーブルとする。これにより、充電回路１１０はバックアップキャパシタＣｂを充電する。コントローラ１３０は、充電完了後、ＣＰ＿ＥＮ信号をネゲートして、充電回路１１０の動作を停止してもよい。 The controller 130 also enables the charging circuit 110 under normal conditions. Thereby, the charging circuit 110 charges the backup capacitor Cb. Controller 130 may negate the CP_EN signal to stop operation of charging circuit 110 after charging is complete.

コントローラ１３０は、入力電圧Ｖ_ＩＮの喪失を検出すると、第１イネーブル信号ＰＬＰ＿ＥＮをアサートする。ソフトスタート回路１２０は、第１イネーブル信号ＰＬＰ＿ＥＮのアサートに応答して、第２スイッチＳＷ２を緩やかにオンさせる。 Controller 130 asserts a first enable signal PLP_EN when it detects the loss of input voltage _VIN . The soft start circuit 120 gently turns on the second switch SW2 in response to the assertion of the first enable signal PLP_EN.

以上が電源回路１００Ａの基本構成である。続いて電源回路１００Ａのさらなる特徴を説明する。コントローラ１３０は、第１イネーブル信号ＰＬＰ＿ＥＮに先行して、第２イネーブル信号ＡＭＰ＿ＥＮをアサートする。 The above is the basic configuration of the power supply circuit 100A. Further features of the power supply circuit 100A will now be described. The controller 130 asserts the second enable signal AMP_EN prior to the first enable signal PLP_EN.

ソフトスタート回路１２０は、ソフトスタート電圧生成回路１２２およびアンプ１２４を備える。ソフトスタート電圧生成回路１２２は、第１イネーブル信号ＰＬＰ＿ＥＮのアサートに応答して、時間とともに緩やかに変化するソフトスタート電圧Ｖ_ＳＳを生成する。アンプ１２４は、ソフトスタート電圧Ｖ_ＳＳにもとづいて第２スイッチＳＷ２のゲート信号ＳＷ＿Ｇ２を変化させ、オンの程度を制御する。アンプ１２４は、ソフトスタート電圧Ｖ_ＳＳが生成されるより前に、第２イネーブル信号ＡＭＰ＿ＥＮのアサートに応答して、イネーブル状態（アイドル状態）となっている。アイドル状態では、アンプ１２４によって第２スイッチＳＷ２がオフ状態に維持される。 Soft start circuit 120 includes a soft start voltage generation circuit 122 and an amplifier 124 . The soft-start voltage generation circuit 122 generates a soft-start voltage _VSS that slowly changes over time in response to the assertion of the first enable signal PLP_EN. The amplifier 124 changes the gate signal SW_G2 of the second switch SW2 based on the soft start voltage _VSS to control the degree of ON. The amplifier 124 is enabled (idle state) in response to the assertion of the second enable signal AMP_EN before the soft start voltage _VSS is generated. In the idle state, the amplifier 124 keeps the second switch SW2 off.

図３は、図２の電源回路１００Ａの起動時の動作を説明する図である。時刻ｔ_０に入力電圧Ｖ_ＩＮが供給される。時刻ｔ_１に入力電圧Ｖ_ＩＮが所定のしきい値Ｖ_ＴＨ１を超えると、第１スイッチＳＷ１がオンとなり、出力電圧Ｖ_ＳＹＳが上昇する。またＣＰ＿ＥＮ信号がアサートされ、充電回路１１０によってバックアップキャパシタＣｂが充電され、キャパシタ電圧Ｖ_ＣＡＰが上昇する。起動中、第２スイッチＳＷ２はオフに固定されている。時刻ｔ_２にバックアップキャパシタＣｂの充電が完了すると、ＣＰ＿ＥＮ信号がネゲートされ、充電回路１１０による充電動作が停止し、充電回路１１０の消費電力が削減される。その後、バックアップキャパシタＣｂは、Ｅ＝Ｃ・Ｖ_ＣＡＰ ^２／２のエネルギーを蓄えるバックアップ電源となる。 FIG. 3 is a diagram for explaining the operation of the power supply circuit 100A of FIG. 2 at startup. An input voltage V _IN is provided at time _t0 . When the input voltage _VIN exceeds a predetermined threshold value _VTH1 at time _t1 , the first switch SW1 is turned on and the output voltage _VSYS rises. Also, the CP_EN signal is asserted, the backup capacitor Cb is charged by the charging circuit 110, and the capacitor voltage V _CAP rises. During startup, the second switch SW2 is fixed to be off. When the charging of the backup capacitor Cb is completed at time _t2 , the CP_EN signal is negated, the charging operation by the charging circuit 110 is stopped, and the power consumption of the charging circuit 110 is reduced. After that, the backup capacitor Cb becomes a backup power source that stores energy of E=C·V _CAP ² /2.

バックアップキャパシタＣｂに蓄えられるエネルギーＥは、Ｅ＝Ｃ・Ｖ_ＣＡＰ ^２／２で表される。Ｃはバックアップキャパシタの容量であり、Ｖ_ＣＡＰはバックアップキャパシタの充電電圧である。昇圧回路によって充電電圧Ｖ_ＣＡＰを高くすることにより、同じ容量とした場合、エネルギーＥを増やすことができ、電源遮断後に負荷が動作し続ける時間を長くできる。あるいは同じエネルギーＥを保持するためのバックアップキャパシタＣｂの容量Ｃを減らすことができ、システムを低コスト化できる。 The energy E stored in the backup capacitor Cb is represented by E=C·V _CAP ² /2. C is the capacitance of the backup capacitor and V _CAP is the charging voltage of the backup capacitor. By increasing the charging voltage V _CAP by the booster circuit, the energy E can be increased for the same capacity, and the time for which the load continues to operate after the power is cut off can be lengthened. Alternatively, the capacity C of the backup capacitor Cb for holding the same energy E can be reduced, and the cost of the system can be reduced.

図４は、図２の電源回路１００Ａの電源遮断時の動作を説明する図である。時刻ｔ_３に入力電圧Ｖ_ＩＮが遮断される。コントローラ１３０は、電源喪失状態を検出すると、時刻ｔ_４に第２イネーブル信号ＡＭＰ＿ＥＮを先行してアサートする。これによりアンプ１２４がアイドル状態となり、アンプ１２４によって第２スイッチＳＷ２がオフに維持される。 FIG. 4 is a diagram for explaining the operation of the power supply circuit 100A in FIG. 2 when the power supply is cut off. At time _t3 , the input voltage V _IN is cut off. When controller 130 detects a power loss condition, it proactively asserts a second enable signal AMP_EN at time _t4 . This causes the amplifier 124 to enter an idle state, and the amplifier 124 keeps the second switch SW2 off.

続く時刻ｔ_５に、コントローラ１３０は第１イネーブル信号ＰＬＰ＿ＥＮをアサートする。これにより、ソフトスタート電圧Ｖ_ＳＳが緩やかに変化しはじめる。アンプ１２４は、ソフトスタート電圧Ｖ_ＳＳに応じて、第２スイッチＳＷ２のゲート信号ＳＷ＿Ｇ２を変化させ、第２スイッチＳＷ２をオフ状態からオン状態に緩やかに移行させる。 At subsequent time _t5 , controller 130 asserts first enable signal PLP_EN. As a result, the soft start voltage _VSS begins to change gradually. The amplifier 124 changes the gate signal SW_G2 of the second switch SW2 in accordance with the soft start voltage _VSS , and gradually shifts the second switch SW2 from the off state to the on state.

第２スイッチＳＷ２を急峻にオンすると、高電圧Ｖ_ＣＡＰを保持するバックアップキャパシタＣｂから、出力端子ＶＳＹＳに接続される外部のキャパシタに大電流（突入電流）が流れるおそれがあるところ、ソフトスタート回路１２０によって第２スイッチＳＷ２を緩やかにオンすることで、大電流を抑制できる。 If the second switch SW2 is abruptly turned on, a large current (rush current) may flow from the backup capacitor Cb holding the high voltage _VCAP to the external capacitor connected to the output terminal VSYS. By gently turning on the second switch SW2, a large current can be suppressed.

またソフトスタート電圧Ｖ_ＳＳが変化し始める時刻ｔ_５の時点で、アンプ１２４はアイドル状態であり、起動が完了しているため、ソフトスタート電圧Ｖ_ＳＳに直ちに応答することができ、ソフトスタート電圧Ｖ_ＳＳに対して遅延無く、第２スイッチＳＷ２のゲート信号ＳＷ＿Ｇ２を変化させることができ、第２スイッチＳＷ２をオフ状態からオン状態に緩やかに移行させる。 At time _t5 when _the soft-start voltage _VSS begins to change, the amplifier 124 is in an idle state and has already started up. The gate signal SW_G2 of the second switch SW2 can be changed without delay with respect to _SS , and the second switch SW2 is gently shifted from the off state to the on state.

図４には、ソフトスタート電圧Ｖ_ＳＳの生成開始と同時の時刻ｔ_５において、アンプ１２４をイネーブルとしたときの出力電圧Ｖ_ＳＹＳ’が一点鎖線で示される。アンプ１２４は、時刻ｔ_５に起動し始めるため、起動が完了する時刻ｔ_６までの間は、ソフトスタート電圧Ｖ_ＳＳに応答できない。したがって時刻ｔ_５～ｔ_６の間は、出力端子ＶＳＹＳに電力が供給されないため、出力電圧Ｖ_ＳＹＳ’はΔＶだけさらに低下することとなる。本実施の形態では、ＰＬＰ＿ＥＮ信号に先行して、ＡＭＰ＿ＥＮ信号をアサートしてアンプ１２４を起動しておくことにより、出力電圧Ｖ_ＳＹＳのドロップ幅ΔＶを小さくできる。 In FIG. 4, the output voltage V _SYS ' when the amplifier 124 is enabled at time _t5 , which coincides with the start of generation of the soft start voltage V _SS , is indicated by a dashed line. Since the amplifier 124 starts to start up at time _t5 , it cannot respond to the soft start voltage _VSS until time _t6 when the start-up is completed. Therefore, during time t ₅ to t ₆ , power is not supplied to the output terminal VSYS, so the output voltage V _SYS ′ further drops by ΔV. In the present embodiment, the drop width ΔV of the output voltage _VSYS can be reduced by asserting the AMP_EN signal to activate the amplifier 124 prior to the PLP_EN signal.

図５は、ソフトスタート回路１２０の構成例を示す回路図である。ソフトスタート電圧生成回路１２２は、ソフトスタート用キャパシタＣｓｓと電流源１２３を備える。電流源１２３は、ＰＬＰ＿ＥＮ信号のアサートに応答して、ソフトスタート用キャパシタＣｓｓの充電を開始する。電流源１２３の構成は特に限定されないが、たとえば定電流源１２３Ａと、スイッチＳＷ１２３Ｂを含んでもよい。ソフトスタート用キャパシタＣｓｓに、時間とともに徐変するソフトスタート電圧Ｖ_ＳＳが発生する。 FIG. 5 is a circuit diagram showing a configuration example of the soft start circuit 120. As shown in FIG. The soft start voltage generation circuit 122 includes a soft start capacitor Css and a current source 123 . The current source 123 starts charging the soft-start capacitor Css in response to the assertion of the PLP_EN signal. The configuration of current source 123 is not particularly limited, but may include, for example, constant current source 123A and switch SW123B. A soft-start voltage _VSS that gradually changes with time is generated in the soft-start capacitor Css.

図５において、第２スイッチＳＷ２はＰＭＯＳトランジスタである。アンプ１２４は、エラーアンプＥＡ１、フィードバック回路１２６および第３スイッチＳＷ３を含む。エラーアンプＥＡ１は、一方の入力（非反転入力端子）に出力端子ＶＳＹＳの電圧Ｖ_ＳＹＳに応じたフィードバック信号Ｖ_ＦＢを受け、他方の入力（反転入力端子）にソフトスタート電圧Ｖ_ＳＳを受ける。エラーアンプＥＡ１の出力は、ＭＯＳトランジスタである第２スイッチＳＷ２のゲートと接続される。エラーアンプＥＡ１は、ＡＭＰ＿ＥＮ信号のアサートに応答してイネーブルとなる。 In FIG. 5, the second switch SW2 is a PMOS transistor. Amplifier 124 includes an error amplifier EA1, a feedback circuit 126 and a third switch SW3. One input (non-inverting input terminal) of the error amplifier EA1 receives a feedback signal _VFB corresponding to the voltage _VSYS of the output terminal VSYS, and the other input (inverting input terminal) receives a soft start voltage _VSS . The output of the error amplifier EA1 is connected to the gate of the second switch SW2, which is a MOS transistor. Error amplifier EA1 is enabled in response to assertion of the AMP_EN signal.

フィードバック回路１２６は、出力端子ＶＳＹＳの電圧Ｖ_ＳＹＳを分圧し、フィードバック信号Ｖ_ＦＢを生成する。フィードバック回路１２６は、抵抗Ｒ１１，Ｒ１２、第４スイッチＳＷ４を含む。第４スイッチＳＷ４は、第２イネーブル信号ＡＭＰ＿ＥＮがネゲートされる間、オフとなり、アサートされる間、オンとなる。 Feedback circuit 126 divides voltage _VSYS at output terminal VSYS to generate feedback signal _VFB . The feedback circuit 126 includes resistors R11 and R12 and a fourth switch SW4. The fourth switch SW4 is turned off while the second enable signal AMP_EN is negated and turned on while it is asserted.

第３スイッチＳＷ３は、エラーアンプＥＡ１の２つの入力の間に設けられ、ＰＬＰ＿ＥＮ信号がネゲートの間、オン状態となり、ＰＬＰ＿ＥＮ信号がアサートされるとオフとなる。ＰＬＰ＿ＥＮ信号がネゲートの間、第３スイッチＳＷ３をオンしておくことで、ソフトスタート用キャパシタＣｓｓがプリチャージされ、ソフトスタート電圧Ｖ_ＳＳに非ゼロの初期電圧が設定される。ソフトスタート電圧Ｖ_ＳＳを０Ｖから上昇（ランプアップ）させると、出力電圧Ｖ_ＳＹＳが０Ｖに落ちてしまうところ、ソフトスタート電圧Ｖ_ＳＳを非ゼロの初期電圧からランプアップさせることで、出力電圧Ｖ_ＳＹＳの低下を防止できる。 The third switch SW3 is provided between the two inputs of the error amplifier EA1, turns on while the PLP_EN signal is negated, and turns off when the PLP_EN signal is asserted. By turning on the third switch SW3 while the PLP_EN signal is negated, the soft start capacitor Css is precharged and the soft start voltage _VSS is set to a non-zero initial voltage. When the soft-start voltage _VSS is raised (ramped up) _from 0V, the output voltage _VSYS drops _to 0V. can be prevented from decreasing.

第３スイッチＳＷ３がオフの状態において、第２スイッチＳＷ２、エラーアンプＥＡ１、フィードバック回路１２６は、リニアレギュレータとして動作する。このリニアレギュレータによって、出力端子ＶＳＹＳの電圧Ｖ_ＳＹＳは、以下の目標電圧Ｖ_{ＳＹＳ（ＲＥＦ）}に近づくようにフィードバックがかかる。ソフトスタート電圧Ｖ_ＳＳが緩やかに上昇することで、電圧Ｖ_ＳＹＳも緩やかに上昇する。
Ｖ_{ＳＹＳ（ＲＥＦ）}＝Ｖ_ＳＳ×（Ｒ１１＋Ｒ１２）／Ｒ１２ When the third switch SW3 is off, the second switch SW2, the error amplifier EA1, and the feedback circuit 126 operate as a linear regulator. Feedback is applied by this linear regulator so that the voltage _VSYS of the output terminal VSYS approaches the following target voltage _VSYS(REF) . The gradual rise of the soft-start voltage V _SS also causes the gradual rise of the voltage V _SYS .
_VSYS(REF) = _VSS *(R11+R12)/R12

ソフトスタート回路１２０は、ＰＭＯＳトランジスタである第２スイッチＳＷ２のゲートと接地の間に設けられた第５スイッチＳＷ５をさらに備える。コントローラ１３０は、アンプ１２４による第２スイッチＳＷ２の駆動の後、第５スイッチＳＷ５をオンするとともに、アンプ１２４をディセーブルとする。ソフトスタート動作が完了した後は、第５スイッチＳＷ５によって第２スイッチＳＷ２のゲートに０Ｖを印加してフルオンさせ、アンプ１２４をディセーブルとすることで消費電力を低減できる。 The soft start circuit 120 further includes a fifth switch SW5 provided between the gate of the second switch SW2, which is a PMOS transistor, and ground. After driving the second switch SW2 by the amplifier 124, the controller 130 turns on the fifth switch SW5 and disables the amplifier 124. FIG. After the soft start operation is completed, 0 V is applied to the gate of the second switch SW2 by the fifth switch SW5 to turn it on fully, thereby disabling the amplifier 124, thereby reducing power consumption.

第３スイッチＳＷ３がオンの状態では、エラーアンプＥＡ１の出力ＳＷ＿Ｇ２は、第２スイッチＳＷ２がオフとなる電圧レベルを維持する。 When the third switch SW3 is on, the output SW_G2 of the error amplifier EA1 maintains the voltage level at which the second switch SW2 is off.

図６は、コントローラ１３０の構成例を示す回路図である。コントローラ１３０は、分圧回路１３２、コンパレータ１３４、デバウンス回路１３６を含む。分圧回路１３２は、第１抵抗Ｒ２１と第２抵抗Ｒ２２を含み、入力電圧Ｖ_ＩＮを分圧する。コンパレータ１３４は、分圧後の入力電圧Ｖ_ＩＮ’を所定のしきい値電圧Ｖ_ＴＨ２と比較する。コンパレータ１３４の出力（検出信号）ＶＩＮＤＥＴは、Ｖ_ＩＮ’＜Ｖ_ＴＨ２のとき、すなわち電源喪失状態においてハイとなる。 FIG. 6 is a circuit diagram showing a configuration example of the controller 130. As shown in FIG. Controller 130 includes voltage divider circuit 132 , comparator 134 and debounce circuit 136 . The voltage dividing circuit 132 includes a first resistor R21 and a second resistor R22, and divides the input voltage V _IN . A comparator 134 compares the divided input voltage V _IN ' with a predetermined threshold voltage V _TH2 . The output (detection signal) VINDET of comparator 134 is high when V _IN '<V _TH2 , ie, a power loss condition.

デバウンス回路１３６は、コンパレータ１３４の出力ＶＩＮＤＥＴが所定レベル（この例ではハイ）を所定のマスク時間（たとえば１μｓ）、維持すると、ＰＬＰ＿ＥＮ信号をアサートする。またコンパレータ１３４の出力ＶＩＮＤＥＴを、ＡＭＰ＿ＥＮ信号として出力する。マスク時間によって、ノイズ等に起因する瞬時的な入力電圧変動を、電源喪失と誤判定するのを防止することができ、またソフトスタート回路１２０のソフトスタート動作に先立ってアンプ１２４をアイドル状態に設定することができる。 Debounce circuit 136 asserts the PLP_EN signal when the output VINDET of comparator 134 remains at a predetermined level (high in this example) for a predetermined mask time (eg, 1 μs). Also, the output VINDET of the comparator 134 is output as the AMP_EN signal. The mask time can prevent instantaneous input voltage fluctuations caused by noise or the like from being erroneously determined to be a loss of power supply. can do.

デバウンス回路１３６は、オシレータ１３８およびカウンタ１４０を含む。オシレータ１３８は、コンパレータ１３４の出力ＶＩＮＤＥＴに応答して起動し、クロックＣＬＫの生成を開始する。カウンタ１４０は、コンパレータ１３４の出力ＶＩＮＤＥＴがハイに変化してからの経過時間を、クロックＣＬＫにもとづいてカウントする。そして経過時間が、所定のマスク時間に達すると、ＰＬＰ＿ＥＮ信号をアサートする。これにより、オシレータ１３８を常時動作させる必要がなくなり消費電力を低減できる。 Debounce circuit 136 includes oscillator 138 and counter 140 . The oscillator 138 is activated in response to the output VINDET of the comparator 134 and starts generating the clock CLK. The counter 140 counts the elapsed time after the output VINDET of the comparator 134 changes to high based on the clock CLK. Then, when the elapsed time reaches a predetermined mask time, the PLP_EN signal is asserted. This eliminates the need to operate the oscillator 138 all the time, thereby reducing power consumption.

コントローラ１３０は、抵抗Ｒ２１と並列に設けられたハイパスフィルタ１４２をさらに備える。抵抗Ｒ２１，Ｒ２２に流れるリーク電流を低減するために、数十ＭΩ程度の大きな抵抗が用いられる。この場合、抵抗Ｒ２１とコンパレータ１３４の入力容量がローパスフィルタを形成するため、分圧後の電圧Ｖ_ＩＮ’の変化速度が遅くなるおそれがある。そこでハイパスフィルタ１４２を設けることで、入力電圧Ｖ_ＩＮが遮断される際の高周波成分を通過させることができ、分圧後の電圧Ｖ_ＩＮ’の応答速度を高めることができる。 Controller 130 further comprises a high pass filter 142 in parallel with resistor R21. In order to reduce the leak current flowing through the resistors R21 and R22, large resistors of about several tens of MΩ are used. In this case, since the resistor R21 and the input capacitance of the comparator 134 form a low-pass filter, the change speed of the divided voltage V _IN ' may become slow. Therefore, by providing the high-pass filter 142, the high-frequency component when the input voltage V _IN is cut off can be passed, and the response speed of the voltage V _IN ' after voltage division can be increased.

（変形例）
図７は、変形例に係る電源回路１００Ｂのブロック図である。図２において充電回路１１０には、第１スイッチＳＷ１を介さずに、入力電圧Ｖ_ＩＮが供給された。これに対して図７の変形例では、充電回路１１０の入力は、第１スイッチＳＷ１の出力側と接続されており、充電回路１１０には、第１スイッチＳＷ１を介して入力電圧Ｖ_ＩＮが供給される。その他は図２と同様である。図７の場合、充電回路１１０のフライングキャパシタキャパシタに残っている電荷が、ＶＳＹＳピンを介して負荷に供給されるため、図２の構成に比べてわずかにバックアップ電源の容量を増やすことができる。 (Modification)
FIG. 7 is a block diagram of a power supply circuit 100B according to a modification. In FIG. 2, the charging circuit 110 is supplied with the input voltage V _IN without passing through the first switch SW1. 7, the input of the charging circuit 110 is connected to the output side of the first switch SW1, and the input voltage V _IN is supplied to the charging circuit 110 via the first switch SW1. be done. Others are the same as in FIG. In the case of FIG. 7, the charge remaining in the flying capacitor of charging circuit 110 is supplied to the load via the VSYS pin, so the capacity of the backup power supply can be slightly increased compared to the configuration of FIG.

コントローラ１３０の構成は図６のそれに限定されない。たとえば分圧後の入力電圧Ｖ_ＩＮ’をＡ／Ｄコンバータによってデジタル値に変換し、デジタル信号処理によって、ＶＩＮＤＥＴ信号やＰＬＰ＿ＥＮ信号、ＡＭＰ＿ＥＮ信号を生成してもよい。 The configuration of controller 130 is not limited to that of FIG. For example, the input voltage V _IN ' after voltage division may be converted to a digital value by an A/D converter, and the VINDET signal, PLP_EN signal, and AMP_EN signal may be generated by digital signal processing.

ソフトスタート電圧生成回路１２２を、アップカウンタ（あるいはダウンカウンタ）と、カウンタの出力をアナログ信号に変換するＤ／Ａコンバータで構成してもよい。 The soft-start voltage generation circuit 122 may be composed of an up-counter (or a down-counter) and a D/A converter that converts the output of the counter into an analog signal.

充電回路１１０は、チャージポンプに変えて昇圧コンバータであってもよい。 Charging circuit 110 may be a boost converter instead of a charge pump.

（用途）
実施の形態に係る電源回路１００Ａ，１００Ｂ（以下、電源回路１００と総称する）は、データ記憶装置３００に用いることができる。図８は、ＰＬＰ機能付きのデータ記憶装置３００のブロック図である。データ記憶装置３００はたとえばＳＳＤ（Solid State Drive）であり、電源回路１００、ＰＭＩＣ３０２、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０を備える。 (Application)
The power supply circuits 100A and 100B (hereinafter collectively referred to as the power supply circuit 100) according to the embodiment can be used in the data storage device 300. FIG. FIG. 8 is a block diagram of a data storage device 300 with PLP functionality. The data storage device 300 is, for example, an SSD (Solid State Drive), and includes a power supply circuit 100 , a PMIC 302 , a controller 304 , a NAND memory 306 , a cache memory 308 and an interface 310 .

データ記憶装置３００は、コンピュータに内蔵されてもよいし、ポータブルのＳＳＤであってもよい。あるいはサーバー用であってもよい。 The data storage device 300 may be built in a computer or may be a portable SSD. Or it may be for servers.

電源回路１００には、ＡＣ／ＤＣコンバータやＵＳＢバス（上述の主電源１０、図８に不図示）から、直流の入力電圧Ｖ_ＤＣを受け、ＰＭＩＣ３０２に所定の電圧レベルの電源電圧Ｖ_ＳＹＳを供給する。ＰＭＩＣ３０２は、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０に電源電圧を供給する。 The power supply circuit 100 receives a DC input voltage V _DC from an AC/DC converter or a USB bus (the main power supply 10 described above, not shown in FIG. 8), and supplies a power supply voltage V _SYS of a predetermined voltage level to the PMIC 302 . do. The PMIC 302 supplies power supply voltage to the controller 304 , NAND memory 306 , cache memory 308 and interface 310 .

なお電源回路１００の用途はデータ記憶装置３００に限定されず、電源遮断後にも、ある時間、電源電圧を維持すべき用途に利用できる。 Note that the application of the power supply circuit 100 is not limited to the data storage device 300, and can be used for applications in which the power supply voltage must be maintained for a certain period of time even after power is cut off.

図９は、図８のＰＬＰ機能付きの電源回路１００とＰＭＩＣ３０２を集積化した半導体装置２００を備えるシステム４００のブロック図である。半導体装置２００は、ＰＭＯＳトランジスタＭ１、Ｍ２、ロードスイッチコントローラ２０２、ＰＬＰコントローラ２０４、チャージポンプ回路２０６、Ａ／Ｄコンバータ２０８、内部電源２１０、クロック発生器２１２、インタフェース回路２１４、シーケンサ２１６、コンバータコントローラ２１８、２２０、ＬＤＯ（Low Drop Output）回路２２２、２２４を備える。半導体装置２００は、複数チャンネル（この例では、２チャンネルの降圧コンバータ、２チャンネルのＬＤＯ回路）の電源を含むＰＭＩＣである。 FIG. 9 is a block diagram of a system 400 including a semiconductor device 200 in which the power supply circuit 100 with PLP function and the PMIC 302 of FIG. 8 are integrated. The semiconductor device 200 includes PMOS transistors M1 and M2, a load switch controller 202, a PLP controller 204, a charge pump circuit 206, an A/D converter 208, an internal power supply 210, a clock generator 212, an interface circuit 214, a sequencer 216, and a converter controller 218. , 220 and LDO (Low Drop Output) circuits 222 and 224 . The semiconductor device 200 is a PMIC that includes power supplies of multiple channels (in this example, a 2-channel step-down converter and a 2-channel LDO circuit).

ＰＭＯＳトランジスタＭ１は、第１スイッチＳＷ１に相当し、ロードスイッチと称される。ロードスイッチコントローラ２０２は、図２のコントローラ１３０の一部の機能を担っており、ＰＭＯＳトランジスタＭ１のオン、オフを制御する。またロードスイッチコントローラ２０２は、ＰＭＯＳトランジスタＭ１のバックゲートＢＧを、ＶＩＮピン、ＶＳＹＳ＿０ピンのうち、電位が高い方につなぎ替える制御を行う。 The PMOS transistor M1 corresponds to the first switch SW1 and is called a load switch. The load switch controller 202 has a part of the functions of the controller 130 in FIG. 2, and controls on/off of the PMOS transistor M1. In addition, the load switch controller 202 performs control to switch the connection of the back gate BG of the PMOS transistor M1 to the VIN pin or the VSYS_0 pin, whichever has the higher potential.

ＰＭＯＳトランジスタＭ１のバックゲートＢＧは、ＶＩＮピンの電圧Ｖ_ＩＮと、ＶＳＹＳ＿０ピンの電圧のＯＲ電源となっており、内部電源２１０に供給されている。ＰＭＯＳトランジスタＭ１がオンする前は、電源としてＶＩＮしか存在せず、ＰＬＰ中は、ＶＳＹＳ＿０しか存在しないため、それらのＯＲ電源ＢＧを内部電源２１０に供給することで、内部電源２１０を常時動作させることができる。 The back gate BG of _the PMOS transistor M1 is an OR power supply of the voltage VIN of the VIN pin and the voltage of the VSYS_0 pin, and is supplied to the internal power supply 210 . Before the PMOS transistor M1 is turned on, only VIN exists as a power supply, and during PLP, only VSYS_0 exists. can be done.

ＰＭＯＳトランジスタＭ２は、第２スイッチＳＷ２に相当する。ＰＬＰコントローラ２０４は、図２のソフトスタート回路１２０およびコントローラ１３０の機能の一部に対応する。チャージポンプ回路２０６は図２の充電回路１１０であり、外付けのフライングキャパシタＣｆを利用して、入力電圧Ｖ_ＩＮを昇圧し、バックアップキャパシタＣｂを充電する。図９のＶＳＹＳ＿０ピンは、上述のＶＳＹＳピンに相当する。またＰＬＰコントローラ２０４は、ＰＭＯＳトランジスタＭ２のバックゲートを、ＶＳＹＳ＿０ピンとＶＣＡＰピンのうち、電位が高い方につなぎ替える制御を行う。 The PMOS transistor M2 corresponds to the second switch SW2. PLP controller 204 corresponds to some of the functionality of soft start circuit 120 and controller 130 of FIG. The charge pump circuit 206 is the charging circuit 110 in FIG. 2, and uses an external flying capacitor Cf to boost the input voltage _VIN and charge the backup capacitor Cb. The VSYS_0 pin in FIG. 9 corresponds to the VSYS pin described above. Also, the PLP controller 204 performs control to switch the back gate of the PMOS transistor M2 to the VSYS_0 pin or the VCAP pin, whichever has the higher potential.

Ａ／Ｄコンバータ２０８は、キャパシタ電圧Ｖ_ＣＡＰや入力電圧Ｖ_ＩＮ、温度情報を示す電圧、第１スイッチＳＷ１に流れる電流を示す検出信号などをデジタル信号に変換する。 The A/D converter 208 converts the capacitor voltage V _CAP , the input voltage V _IN , the voltage indicating the temperature information, the detection signal indicating the current flowing through the first switch SW1, and the like into digital signals.

内部電源２１０は、内部電源電圧Ｖ_ＤＤを生成する電源回路に加えて、それに付随する基準電圧源、パワーオンリセット回路、ＵＶＬＯ（Under Voltage Lockout）回路、サーマルシャットダウン回路などを含む。クロック発生器２１２は、クロック信号を生成するオシレータである。 The internal power supply 210 includes a power supply circuit that generates an internal power supply voltage _VDD , a reference voltage source associated therewith, a power-on reset circuit, a UVLO (Under Voltage Lockout) circuit, a thermal shutdown circuit, and the like. Clock generator 212 is an oscillator that generates a clock signal.

インタフェース回路２１４は、外部のホストコントローラ４０２やＳＳＤ－ＡＳＩＣ４０４と通信するためのインタフェースである。半導体装置２００はマスターのＰＭＩＣであり、半導体装置２００には、スレーブのＰＭＩＣが接続されてもよい。この場合、半導体装置２００は、インタフェース回路２１４を利用してスレーブのＰＭＩＣを制御する。 The interface circuit 214 is an interface for communicating with the external host controller 402 and SSD-ASIC 404 . The semiconductor device 200 may be a master PMIC, and a slave PMIC may be connected to the semiconductor device 200 . In this case, the semiconductor device 200 uses the interface circuit 214 to control the slave PMIC.

シーケンサ２１６は、外部からの指令にもとづいて、複数の電源の起動シーケンス、シャットダウンシーケンスを制御する。コンバータコントローラ２１８，２２０は、降圧コンバータを制御する。ＬＤＯ回路２２２，２２４は、定電流を制御する。降圧コンバータやＬＤＯ回路の入力端子には、ＶＳＹＳ＿０ピンの電圧が供給される。 A sequencer 216 controls the startup sequence and shutdown sequence of a plurality of power supplies based on commands from the outside. Converter controllers 218 and 220 control the step-down converters. LDO circuits 222 and 224 control constant current. The voltage of the VSYS_0 pin is supplied to the input terminals of the step-down converter and the LDO circuit.

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。 Although the present invention has been described using specific terms based on the embodiments, the embodiments merely show the principles and applications of the present invention, and the embodiments are defined in the scope of claims. Many modifications and changes in arrangement are permitted without departing from the spirit of the present invention.

２システム
１０主電源
２０負荷
Ｃｂバックアップキャパシタ
１００電源回路
１０２電源ＩＣ
ＳＷ１第１スイッチ
ＳＷ２第２スイッチ
ＶＩＮ入力端子
ＶＳＹＳ出力端子
ＰＬＰ＿ＥＮ第１イネーブル信号
ＡＭＰ＿ＥＮ第２イネーブル信号
１１０充電回路
１２０ソフトスタート回路
１２２ソフトスタート電圧生成回路
１２３電流源
１２４アンプ
ＥＡ１エラーアンプ
ＳＷ３第３スイッチ
ＳＷ４第４スイッチ
ＳＷ５第５スイッチ
１２６フィードバック回路
１３０コントローラ
１３２１分圧回路
１３４コンパレータ
１３６デバウンス回路
１３８オシレータ
１４０カウンタ
２００半導体装置
２０２ロードスイッチコントローラ
２０４ＰＬＰコントローラ
２０６チャージポンプ回路
２０８Ａ／Ｄコンバータ
２１０内部電源
２１２クロック発生器
２１４インタフェース回路
２１６シーケンサ
２１８，２２０コンバータコントローラ
２２２，２２４ＬＤＯ回路
３００データ記憶装置
３０２ＰＭＩＣ
３０４コントローラ
３０６ＮＡＮＤメモリ
３０８キャッシュメモリ
３１０インタフェース 2 system 10 main power supply 20 load Cb backup capacitor 100 power supply circuit 102 power supply IC
SW1 first switch SW2 second switch VIN input terminal VSYS output terminal PLP_EN first enable signal AMP_EN second enable signal 110 charging circuit 120 soft start circuit 122 soft start voltage generation circuit 123 current source 124 amplifier EA1 error amplifier SW3 third switch SW4 4th switch SW5 5th switch 126 feedback circuit 130 controller 132 1 voltage dividing circuit 134 comparator 136 debounce circuit 138 oscillator 140 counter 200 semiconductor device 202 load switch controller 204 PLP controller 206 charge pump circuit 208 A/D converter 210 internal power supply 212 clock Generator 214 Interface Circuit 216 Sequencer 218, 220 Converter Controller 222, 224 LDO Circuit 300 Data Storage Device 302 PMIC
304 controller 306 NAND memory 308 cache memory 310 interface

Claims

an input terminal for receiving an input voltage;
an output terminal to which a load is connected;
a first switch provided between the input terminal and the output terminal;
a capacitor connection terminal to which the backup capacitor is connected;
a charging circuit provided between the input terminal and the capacitor connection terminal for boosting the input voltage and applying it to the capacitor connection terminal ;
a second switch provided between the capacitor connection terminal and the output terminal;
a controller that asserts a first enable signal and a second enable signal upon detecting loss of the input voltage;
a soft start circuit for turning on the second switch;
with
The controller asserts a second enable signal prior to the first enable signal;
The soft start circuit is
a soft start voltage generation circuit that generates a soft start voltage in response to assertion of the first enable signal;
an amplifier that becomes enabled in response to the assertion of the second enable signal and controls the second switch based on the soft start voltage;
power supply circuit , including

The soft start voltage generation circuit is
a soft start capacitor;
a current source that initiates charging of the soft-start capacitor in response to assertion of the first enable signal;
2. The power supply circuit of claim 1 , comprising:

the second switch is a MOS transistor,
the amplifier includes an error amplifier receiving a feedback signal corresponding to the voltage of the output terminal and the soft start voltage, and having an output connected to the gate of the MOS transistor;
2. The power supply circuit according to claim 1 , wherein said error amplifier is enabled in response to assertion of said second enable signal.

The amplifier further comprises a third switch provided between two inputs of the error amplifier, which is turned on when the first enable signal is negated and turned off when the first enable signal is asserted. 4. A power supply circuit according to claim 3 .

the amplifier further includes a feedback circuit that divides the voltage of the output terminal to generate the feedback signal;
5. The power supply circuit according to claim 3 , wherein the feedback circuit includes a fourth switch that is turned off while the second enable signal is negated.

the MOS transistor is a P-channel;
further comprising a fifth switch provided between the gate of the MOS transistor and ground;
6. The power supply circuit according to claim 3, wherein said controller turns on said fifth switch and disables said amplifier after driving said MOS transistor by said amplifier.

The controller is
a voltage divider circuit that includes a first resistor and a second resistor and divides the input voltage;
a comparator that compares the divided input voltage with a predetermined threshold voltage;
a debounce circuit that asserts the first enable signal when the output of the comparator maintains a predetermined level for a predetermined time;
2. The power supply circuit of claim 1 , comprising:

8. The power supply circuit according to claim 7 , wherein the output of said comparator is said second enable signal.

9. The power supply circuit according to claim 7 , wherein said controller further includes a high-pass filter provided in a path parallel to said first resistor.

The debounce circuit is
an oscillator activated in response to the output of the comparator and beginning to generate a clock;
a counter that counts the elapsed time after the output of the comparator changes based on the clock;
10. The power supply circuit according to any one of claims 7 to 9, comprising:

11. The power supply circuit according to claim 1, wherein said charging circuit includes a step-up charge pump.

a power supply circuit according to any one of claims 1 to 11 ;
a backup capacitor connected to the capacitor connection terminal;
A power management circuit, comprising:

a power supply circuit according to any one of claims 1 to 11 ;
a backup capacitor connected to the capacitor connection terminal;
A data storage device comprising:

A data storage device comprising the power management circuit according to claim 12 .