JP7303020B2 - 電源回路、パワーマネージメント回路、データ記憶装置 - Google Patents

Description

本発明は、電源回路に関する。

電子部品には、安定した電源電圧の供給が欠かせない。ソリッドステートドライブやハードディスクなどの記憶装置は、電源電圧が瞬断されると、記憶中のデータの破壊、消失のおそれがある。入力電圧が遮断された後も、負荷がデータ待避などの必要な保護処理を実行する期間、電源電圧を維持することが求められる。このような機能は、電源喪失保護、ＰＬＰ（Power Loss Protection）、ＰＬＩ（Power Loss Imminent）、ＰＦＰ（Power Failure Protection）などと称される。

図１は、ＰＬＰ機能を備えるシステムのブロック図である。システム２は、主電源１０、負荷２０および電源回路３０を備える。主電源１０は、直流の入力電圧Ｖ_ＩＮを生成する。

電源回路３０は、主電源１０と負荷２０に設けられる。電源回路３０の入力端子ＶＩＮには、主電源１０が生成する入力電圧Ｖ_ＩＮが供給され、出力端子ＶＳＹＳには負荷２０が接続される。

電源回路３０は、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３、バックアップキャパシタＣｂ、コントローラ３４を備える。スイッチＳＷ１１は、主電源１０と負荷２０を結ぶ電源ライン３８上に設けられる。有効な入力電圧Ｖ_ＩＮが供給される間、スイッチＳＷ１１はオンとなり、入力電圧Ｖ_ＩＮが電源電圧Ｖ_ＳＹＳとして負荷２０に供給される。スイッチＳＷ１３は、入力端子ＶＩＮとバックアップキャパシタＣｂの間に設けられる。スイッチＳＷ１３がオンとなることで、バックアップキャパシタＣｂが充電される。

スイッチＳＷ１２は、バックアップキャパシタＣｂと出力端子ＶＳＹＳの間に設けられる。コントローラ３４は、入力端子ＶＩＮの入力電圧Ｖ_ＩＮを監視し、正常状態か電源喪失状態かを判定する。コントローラ３４は、電源喪失状態を検出すると、スイッチＳＷ１１およびＳＷ１３をオフし、ＳＷ１２をオンする。

特開昭６２－８９４３９号公報 特開２０１５－３８６４３号公報

本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、従来と異なる形式の電源回路の提供にある。

本発明のある態様の電源回路は、入力電圧を受ける入力端子と、負荷が接続される出力端子と、入力端子と出力端子の間に設けられる第１スイッチと、入力電圧を昇圧し、バックアップキャパシタを充電する充電回路と、バックアップキャパシタと出力端子の間に設けられる第２スイッチと、入力電圧の喪失を検出すると、第１イネーブル信号をアサートするコントローラと、第１イネーブル信号のアサートに応答して、第２スイッチを緩やかにオンさせるソフトスタート回路と、を備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、従来と異なる形式の電源喪失保護用の電源回路を提供できる。

ＰＬＰ機能を備えるシステムのブロック図である。 実施の形態に係る電源回路を備えるシステムのブロック図である。 図２の電源回路の起動時の動作を説明する図である。 図２の電源回路の電源遮断時の動作を説明する図である。 ソフトスタート回路の構成例を示す回路図である。 コントローラの構成例を示す回路図である。 変形例に係る電源回路のブロック図である。 ＰＬＰ機能付きのデータ記憶装置のブロック図である。 図８のＰＬＰ機能付きの電源回路とＰＭＩＣを集積化した半導体装置を備えるシステムのブロック図である。

（実施の形態の概要）
本明細書に開示される一実施の形態は、電源回路に関する。電源回路は、入力電圧を受ける入力端子と、負荷が接続される出力端子と、入力端子と出力端子の間に設けられる第１スイッチと、入力電圧を昇圧し、バックアップキャパシタを充電する充電回路と、バックアップキャパシタと出力端子の間に設けられる第２スイッチと、入力電圧の喪失を検出すると、第１イネーブル信号をアサートするコントローラと、第１イネーブル信号のアサートに応答して、第２スイッチを緩やかにオンさせるソフトスタート回路と、を備える。

バックアップキャパシタに蓄えられるエネルギーＥは、Ｅ＝ＣＶ^２／２で表される。Ｃはバックアップキャパシタの容量であり、Ｖはバックアップキャパシタの充電電圧である。昇圧回路によって充電電圧Ｖを高くすることにより、同じ容量とした場合、エネルギーＥを増やすことができ、電源遮断後に負荷が動作し続ける時間を長くできる。あるいは同じエネルギーＥを保持するためのバックアップキャパシタの容量を減らすことができ、システムを低コスト化できる。また第２スイッチを急峻にオンすると、バックアップキャパシタから、出力端子に接続されるキャパシタに大電流が流れるおそれがあるところ、ソフトスタート回路によって第２スイッチを緩やかにオンすることで、大電流を抑制できる。

ソフトスタート回路は、第１イネーブル信号のアサートに応答して、時間とともに緩やかに変化するソフトスタート電圧を生成するソフトスタート電圧生成回路と、ソフトスタート電圧にもとづいて第２スイッチを制御するアンプと、を含んでもよい。

コントローラは、第１イネーブル信号に先行して、第２イネーブル信号をアサートし、アンプは、第２イネーブル信号のアサートに応答して、イネーブル状態となってもよい。正常状態においてもアンプをオンにしておくと、無駄な電力が消費される。反対に、正常状態においてアンプをオフしておき、第１イネーブル信号のアサートと同時に、アンプをオンすると、アンプの起動時間の分、第２スイッチのターンオンが遅れることとなり、出力電圧が低下してしまう。そこで第２イネーブル信号に応じて予めアンプをオンして置くことで、消費電力の増加を抑制しつつ、出力電圧の低下を抑制できる。

ソフトスタート電圧生成回路は、ソフトスタート用キャパシタと、第１イネーブル信号のアサートに応答して、ソフトスタート用キャパシタの充電を開始する電流源と、を含んでもよい。

第２スイッチはＭＯＳトランジスタであってもよい。アンプは、出力端子の電圧に応じたフィードバック信号とソフトスタート電圧とを受け、出力がＭＯＳトランジスタのゲートと接続されるエラーアンプを含んでもよい。エラーアンプは、第２イネーブル信号のアサートに応答してイネーブルとなってもよい。

アンプは、エラーアンプの２つの入力の間に設けられ、第１イネーブル信号がネゲートされるときオン、第１イネーブル信号がアサートされるときオフとなる第３スイッチをさらに備えてもよい。これにより、第３スイッチをオンしておくことで、第２スイッチをオフ状態に維持することができ、第３スイッチをオフした後は、直ちにアンプの動作を開始することができる。

アンプは、出力端子の電圧を分圧し、フィードバック信号を生成するフィードバック回路をさらに含んでもよい。フィードバック回路は、第２イネーブル信号がネゲートされる間、オフとなる第４スイッチを含んでもよい。これにより、アイドル状態においてフィードバック回路に無駄な電流が流れるのを防止できる。

ＭＯＳトランジスタはＰチャンネルであってもよい。電源回路は、ＭＯＳトランジスタのゲートと接地の間に設けられた第５スイッチをさらに備えてもよい。コントローラは、アンプによるＭＯＳトランジスタの駆動の後、第５スイッチをオンするとともに、アンプをディセーブルとしてもよい。ソフトスタート動作が完了した後は、第５スイッチによって第２スイッチをフルオンさせ、アンプをディセーブルとすることで消費電力を低減できる。

コントローラは、第１抵抗と第２抵抗を含み、入力電圧を分圧する分圧回路と、分圧後の入力電圧を所定のしきい値電圧と比較するコンパレータと、コンパレータの出力が所定レベルを所定時間維持すると、第１イネーブル信号をアサートするデバウンス回路と、を含んでもよい。

コンパレータの出力が、第２イネーブル信号であってもよい。これにより、第２イネーブル信号を生成するための追加のハードウェアが不要となる。

コントローラは、第１抵抗と並列な経路に設けられたハイパスフィルタをさらに含んでもよい。これにより、入力電圧が急峻に低下したときに、その低下を高速に検出できる。

デバウンス回路は、コンパレータの出力に応答して起動し、クロックの生成を開始するオシレータと、コンパレータの出力が変化してからの経過時間を、クロックにもとづいてカウントするカウンタと、を含んでもよい。これにより、オシレータを常時動作させる必要がなくなり消費電力を低減できる。

充電回路は、昇圧型のチャージポンプを含んでもよい。

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る電源回路１００Ａを備えるシステム２Ａのブロック図である。システム２Ａは、主電源１０、負荷２０および電源回路１００Ａを備える。主電源１０は、所定の第１電圧レベルの直流の入力電圧Ｖ_ＩＮを電源回路１００Ａに供給する。

電源回路１００Ａは、電源ＩＣ１０２ＡとバックアップキャパシタＣｂを備える。電源ＩＣ１０２Ａは、電源回路１００Ａの構成要素の主要部を集積化した機能ＩＣである。

電源ＩＣ１０２Ａは、入力端子（ＶＩＮピン）、出力端子（ＶＳＹＳピン）、キャパシタ接続端子（ＶＣＡＰピン）を有する。ＶＩＮピンには、主電源１０から、直流の入力電圧Ｖ_ＩＮが供給される。ＶＳＹＳピンには、負荷２０が接続される。ＶＣＡＰピンには、大容量のバックアップキャパシタＣｂが接続される。

第１スイッチＳＷ１は、入力端子ＶＩＮと出力端子ＶＳＹＳの間に設けられる。充電回路１１０は、入力電圧Ｖ_ＩＮを昇圧し、バックアップキャパシタＣｂを充電する。充電回路１１０は、たとえば昇圧型のチャージポンプを用いることができる。チャージポンプの昇圧率は特に限定されない。充電回路１１０は、イネーブル信号ＣＰ＿ＥＮに応じて、イネーブル、ディセーブルが切り替え可能である。

第２スイッチＳＷ２は、バックアップキャパシタＣｂが接続されるＶＣＡＰピンと出力端子ＶＳＹＳの間に設けられる。

コントローラ１３０は、電源ＩＣ１０２Ａを統合的に制御する。コントローラ１３０は、入力電圧Ｖ_ＩＮを監視し、正常状態か、電源喪失状態かを判定する。コントローラ１３０は、正常状態において第１スイッチＳＷ１をオンし、第２スイッチＳＷ２をオフする。これにより出力端子ＶＳＹＳには、入力電圧Ｖ_ＩＮと等しい出力電圧Ｖ_ＳＹＳが発生する。

またコントローラ１３０は正常状態において充電回路１１０をイネーブルとする。これにより、充電回路１１０はバックアップキャパシタＣｂを充電する。コントローラ１３０は、充電完了後、ＣＰ＿ＥＮ信号をネゲートして、充電回路１１０の動作を停止してもよい。

コントローラ１３０は、入力電圧Ｖ_ＩＮの喪失を検出すると、第１イネーブル信号ＰＬＰ＿ＥＮをアサートする。ソフトスタート回路１２０は、第１イネーブル信号ＰＬＰ＿ＥＮのアサートに応答して、第２スイッチＳＷ２を緩やかにオンさせる。

以上が電源回路１００Ａの基本構成である。続いて電源回路１００Ａのさらなる特徴を説明する。コントローラ１３０は、第１イネーブル信号ＰＬＰ＿ＥＮに先行して、第２イネーブル信号ＡＭＰ＿ＥＮをアサートする。

ソフトスタート回路１２０は、ソフトスタート電圧生成回路１２２およびアンプ１２４を備える。ソフトスタート電圧生成回路１２２は、第１イネーブル信号ＰＬＰ＿ＥＮのアサートに応答して、時間とともに緩やかに変化するソフトスタート電圧Ｖ_ＳＳを生成する。アンプ１２４は、ソフトスタート電圧Ｖ_ＳＳにもとづいて第２スイッチＳＷ２のゲート信号ＳＷ＿Ｇ２を変化させ、オンの程度を制御する。アンプ１２４は、ソフトスタート電圧Ｖ_ＳＳが生成されるより前に、第２イネーブル信号ＡＭＰ＿ＥＮのアサートに応答して、イネーブル状態（アイドル状態）となっている。アイドル状態では、アンプ１２４によって第２スイッチＳＷ２がオフ状態に維持される。

図３は、図２の電源回路１００Ａの起動時の動作を説明する図である。時刻ｔ_０に入力電圧Ｖ_ＩＮが供給される。時刻ｔ_１に入力電圧Ｖ_ＩＮが所定のしきい値Ｖ_ＴＨ１を超えると、第１スイッチＳＷ１がオンとなり、出力電圧Ｖ_ＳＹＳが上昇する。またＣＰ＿ＥＮ信号がアサートされ、充電回路１１０によってバックアップキャパシタＣｂが充電され、キャパシタ電圧Ｖ_ＣＡＰが上昇する。起動中、第２スイッチＳＷ２はオフに固定されている。時刻ｔ_２にバックアップキャパシタＣｂの充電が完了すると、ＣＰ＿ＥＮ信号がネゲートされ、充電回路１１０による充電動作が停止し、充電回路１１０の消費電力が削減される。その後、バックアップキャパシタＣｂは、Ｅ＝Ｃ・Ｖ_ＣＡＰ ^２／２のエネルギーを蓄えるバックアップ電源となる。

バックアップキャパシタＣｂに蓄えられるエネルギーＥは、Ｅ＝Ｃ・Ｖ_ＣＡＰ ^２／２で表される。Ｃはバックアップキャパシタの容量であり、Ｖ_ＣＡＰはバックアップキャパシタの充電電圧である。昇圧回路によって充電電圧Ｖ_ＣＡＰを高くすることにより、同じ容量とした場合、エネルギーＥを増やすことができ、電源遮断後に負荷が動作し続ける時間を長くできる。あるいは同じエネルギーＥを保持するためのバックアップキャパシタＣｂの容量Ｃを減らすことができ、システムを低コスト化できる。

図４は、図２の電源回路１００Ａの電源遮断時の動作を説明する図である。時刻ｔ_３に入力電圧Ｖ_ＩＮが遮断される。コントローラ１３０は、電源喪失状態を検出すると、時刻ｔ_４に第２イネーブル信号ＡＭＰ＿ＥＮを先行してアサートする。これによりアンプ１２４がアイドル状態となり、アンプ１２４によって第２スイッチＳＷ２がオフに維持される。

続く時刻ｔ_５に、コントローラ１３０は第１イネーブル信号ＰＬＰ＿ＥＮをアサートする。これにより、ソフトスタート電圧Ｖ_ＳＳが緩やかに変化しはじめる。アンプ１２４は、ソフトスタート電圧Ｖ_ＳＳに応じて、第２スイッチＳＷ２のゲート信号ＳＷ＿Ｇ２を変化させ、第２スイッチＳＷ２をオフ状態からオン状態に緩やかに移行させる。

第２スイッチＳＷ２を急峻にオンすると、高電圧Ｖ_ＣＡＰを保持するバックアップキャパシタＣｂから、出力端子ＶＳＹＳに接続される外部のキャパシタに大電流（突入電流）が流れるおそれがあるところ、ソフトスタート回路１２０によって第２スイッチＳＷ２を緩やかにオンすることで、大電流を抑制できる。

またソフトスタート電圧Ｖ_ＳＳが変化し始める時刻ｔ_５の時点で、アンプ１２４はアイドル状態であり、起動が完了しているため、ソフトスタート電圧Ｖ_ＳＳに直ちに応答することができ、ソフトスタート電圧Ｖ_ＳＳに対して遅延無く、第２スイッチＳＷ２のゲート信号ＳＷ＿Ｇ２を変化させることができ、第２スイッチＳＷ２をオフ状態からオン状態に緩やかに移行させる。

図４には、ソフトスタート電圧Ｖ_ＳＳの生成開始と同時の時刻ｔ_５において、アンプ１２４をイネーブルとしたときの出力電圧Ｖ_ＳＹＳ’が一点鎖線で示される。アンプ１２４は、時刻ｔ_５に起動し始めるため、起動が完了する時刻ｔ_６までの間は、ソフトスタート電圧Ｖ_ＳＳに応答できない。したがって時刻ｔ_５～ｔ_６の間は、出力端子ＶＳＹＳに電力が供給されないため、出力電圧Ｖ_ＳＹＳ’はΔＶだけさらに低下することとなる。本実施の形態では、ＰＬＰ＿ＥＮ信号に先行して、ＡＭＰ＿ＥＮ信号をアサートしてアンプ１２４を起動しておくことにより、出力電圧Ｖ_ＳＹＳのドロップ幅ΔＶを小さくできる。

図５は、ソフトスタート回路１２０の構成例を示す回路図である。ソフトスタート電圧生成回路１２２は、ソフトスタート用キャパシタＣｓｓと電流源１２３を備える。電流源１２３は、ＰＬＰ＿ＥＮ信号のアサートに応答して、ソフトスタート用キャパシタＣｓｓの充電を開始する。電流源１２３の構成は特に限定されないが、たとえば定電流源１２３Ａと、スイッチＳＷ１２３Ｂを含んでもよい。ソフトスタート用キャパシタＣｓｓに、時間とともに徐変するソフトスタート電圧Ｖ_ＳＳが発生する。

図５において、第２スイッチＳＷ２はＰＭＯＳトランジスタである。アンプ１２４は、エラーアンプＥＡ１、フィードバック回路１２６および第３スイッチＳＷ３を含む。エラーアンプＥＡ１は、一方の入力（非反転入力端子）に出力端子ＶＳＹＳの電圧Ｖ_ＳＹＳに応じたフィードバック信号Ｖ_ＦＢを受け、他方の入力（反転入力端子）にソフトスタート電圧Ｖ_ＳＳを受ける。エラーアンプＥＡ１の出力は、ＭＯＳトランジスタである第２スイッチＳＷ２のゲートと接続される。エラーアンプＥＡ１は、ＡＭＰ＿ＥＮ信号のアサートに応答してイネーブルとなる。

フィードバック回路１２６は、出力端子ＶＳＹＳの電圧Ｖ_ＳＹＳを分圧し、フィードバック信号Ｖ_ＦＢを生成する。フィードバック回路１２６は、抵抗Ｒ１１，Ｒ１２、第４スイッチＳＷ４を含む。第４スイッチＳＷ４は、第２イネーブル信号ＡＭＰ＿ＥＮがネゲートされる間、オフとなり、アサートされる間、オンとなる。

第３スイッチＳＷ３は、エラーアンプＥＡ１の２つの入力の間に設けられ、ＰＬＰ＿ＥＮ信号がネゲートの間、オン状態となり、ＰＬＰ＿ＥＮ信号がアサートされるとオフとなる。ＰＬＰ＿ＥＮ信号がネゲートの間、第３スイッチＳＷ３をオンしておくことで、ソフトスタート用キャパシタＣｓｓがプリチャージされ、ソフトスタート電圧Ｖ_ＳＳに非ゼロの初期電圧が設定される。ソフトスタート電圧Ｖ_ＳＳを０Ｖから上昇（ランプアップ）させると、出力電圧Ｖ_ＳＹＳが０Ｖに落ちてしまうところ、ソフトスタート電圧Ｖ_ＳＳを非ゼロの初期電圧からランプアップさせることで、出力電圧Ｖ_ＳＹＳの低下を防止できる。

第３スイッチＳＷ３がオフの状態において、第２スイッチＳＷ２、エラーアンプＥＡ１、フィードバック回路１２６は、リニアレギュレータとして動作する。このリニアレギュレータによって、出力端子ＶＳＹＳの電圧Ｖ_ＳＹＳは、以下の目標電圧Ｖ_{ＳＹＳ（ＲＥＦ）}に近づくようにフィードバックがかかる。ソフトスタート電圧Ｖ_ＳＳが緩やかに上昇することで、電圧Ｖ_ＳＹＳも緩やかに上昇する。
Ｖ_{ＳＹＳ（ＲＥＦ）}＝Ｖ_ＳＳ×（Ｒ１１＋Ｒ１２）／Ｒ１２

ソフトスタート回路１２０は、ＰＭＯＳトランジスタである第２スイッチＳＷ２のゲートと接地の間に設けられた第５スイッチＳＷ５をさらに備える。コントローラ１３０は、アンプ１２４による第２スイッチＳＷ２の駆動の後、第５スイッチＳＷ５をオンするとともに、アンプ１２４をディセーブルとする。ソフトスタート動作が完了した後は、第５スイッチＳＷ５によって第２スイッチＳＷ２のゲートに０Ｖを印加してフルオンさせ、アンプ１２４をディセーブルとすることで消費電力を低減できる。

第３スイッチＳＷ３がオンの状態では、エラーアンプＥＡ１の出力ＳＷ＿Ｇ２は、第２スイッチＳＷ２がオフとなる電圧レベルを維持する。

図６は、コントローラ１３０の構成例を示す回路図である。コントローラ１３０は、分圧回路１３２、コンパレータ１３４、デバウンス回路１３６を含む。分圧回路１３２は、第１抵抗Ｒ２１と第２抵抗Ｒ２２を含み、入力電圧Ｖ_ＩＮを分圧する。コンパレータ１３４は、分圧後の入力電圧Ｖ_ＩＮ’を所定のしきい値電圧Ｖ_ＴＨ２と比較する。コンパレータ１３４の出力（検出信号）ＶＩＮＤＥＴは、Ｖ_ＩＮ’＜Ｖ_ＴＨ２のとき、すなわち電源喪失状態においてハイとなる。

デバウンス回路１３６は、コンパレータ１３４の出力ＶＩＮＤＥＴが所定レベル（この例ではハイ）を所定のマスク時間（たとえば１μｓ）、維持すると、ＰＬＰ＿ＥＮ信号をアサートする。またコンパレータ１３４の出力ＶＩＮＤＥＴを、ＡＭＰ＿ＥＮ信号として出力する。マスク時間によって、ノイズ等に起因する瞬時的な入力電圧変動を、電源喪失と誤判定するのを防止することができ、またソフトスタート回路１２０のソフトスタート動作に先立ってアンプ１２４をアイドル状態に設定することができる。

デバウンス回路１３６は、オシレータ１３８およびカウンタ１４０を含む。オシレータ１３８は、コンパレータ１３４の出力ＶＩＮＤＥＴに応答して起動し、クロックＣＬＫの生成を開始する。カウンタ１４０は、コンパレータ１３４の出力ＶＩＮＤＥＴがハイに変化してからの経過時間を、クロックＣＬＫにもとづいてカウントする。そして経過時間が、所定のマスク時間に達すると、ＰＬＰ＿ＥＮ信号をアサートする。これにより、オシレータ１３８を常時動作させる必要がなくなり消費電力を低減できる。

コントローラ１３０は、抵抗Ｒ２１と並列に設けられたハイパスフィルタ１４２をさらに備える。抵抗Ｒ２１，Ｒ２２に流れるリーク電流を低減するために、数十ＭΩ程度の大きな抵抗が用いられる。この場合、抵抗Ｒ２１とコンパレータ１３４の入力容量がローパスフィルタを形成するため、分圧後の電圧Ｖ_ＩＮ’の変化速度が遅くなるおそれがある。そこでハイパスフィルタ１４２を設けることで、入力電圧Ｖ_ＩＮが遮断される際の高周波成分を通過させることができ、分圧後の電圧Ｖ_ＩＮ’の応答速度を高めることができる。

（変形例）
図７は、変形例に係る電源回路１００Ｂのブロック図である。図２において充電回路１１０には、第１スイッチＳＷ１を介さずに、入力電圧Ｖ_ＩＮが供給された。これに対して図７の変形例では、充電回路１１０の入力は、第１スイッチＳＷ１の出力側と接続されており、充電回路１１０には、第１スイッチＳＷ１を介して入力電圧Ｖ_ＩＮが供給される。その他は図２と同様である。図７の場合、充電回路１１０のフライングキャパシタキャパシタに残っている電荷が、ＶＳＹＳピンを介して負荷に供給されるため、図２の構成に比べてわずかにバックアップ電源の容量を増やすことができる。

コントローラ１３０の構成は図６のそれに限定されない。たとえば分圧後の入力電圧Ｖ_ＩＮ’をＡ／Ｄコンバータによってデジタル値に変換し、デジタル信号処理によって、ＶＩＮＤＥＴ信号やＰＬＰ＿ＥＮ信号、ＡＭＰ＿ＥＮ信号を生成してもよい。

ソフトスタート電圧生成回路１２２を、アップカウンタ（あるいはダウンカウンタ）と、カウンタの出力をアナログ信号に変換するＤ／Ａコンバータで構成してもよい。

充電回路１１０は、チャージポンプに変えて昇圧コンバータであってもよい。

（用途）
実施の形態に係る電源回路１００Ａ，１００Ｂ（以下、電源回路１００と総称する）は、データ記憶装置３００に用いることができる。図８は、ＰＬＰ機能付きのデータ記憶装置３００のブロック図である。データ記憶装置３００はたとえばＳＳＤ（Solid State Drive）であり、電源回路１００、ＰＭＩＣ３０２、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０を備える。

データ記憶装置３００は、コンピュータに内蔵されてもよいし、ポータブルのＳＳＤであってもよい。あるいはサーバー用であってもよい。

電源回路１００には、ＡＣ／ＤＣコンバータやＵＳＢバス（上述の主電源１０、図８に不図示）から、直流の入力電圧Ｖ_ＤＣを受け、ＰＭＩＣ３０２に所定の電圧レベルの電源電圧Ｖ_ＳＹＳを供給する。ＰＭＩＣ３０２は、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０に電源電圧を供給する。

なお電源回路１００の用途はデータ記憶装置３００に限定されず、電源遮断後にも、ある時間、電源電圧を維持すべき用途に利用できる。

図９は、図８のＰＬＰ機能付きの電源回路１００とＰＭＩＣ３０２を集積化した半導体装置２００を備えるシステム４００のブロック図である。半導体装置２００は、ＰＭＯＳトランジスタＭ１、Ｍ２、ロードスイッチコントローラ２０２、ＰＬＰコントローラ２０４、チャージポンプ回路２０６、Ａ／Ｄコンバータ２０８、内部電源２１０、クロック発生器２１２、インタフェース回路２１４、シーケンサ２１６、コンバータコントローラ２１８、２２０、ＬＤＯ（Low Drop Output）回路２２２、２２４を備える。半導体装置２００は、複数チャンネル（この例では、２チャンネルの降圧コンバータ、２チャンネルのＬＤＯ回路）の電源を含むＰＭＩＣである。

ＰＭＯＳトランジスタＭ１は、第１スイッチＳＷ１に相当し、ロードスイッチと称される。ロードスイッチコントローラ２０２は、図２のコントローラ１３０の一部の機能を担っており、ＰＭＯＳトランジスタＭ１のオン、オフを制御する。またロードスイッチコントローラ２０２は、ＰＭＯＳトランジスタＭ１のバックゲートＢＧを、ＶＩＮピン、ＶＳＹＳ＿０ピンのうち、電位が高い方につなぎ替える制御を行う。

ＰＭＯＳトランジスタＭ１のバックゲートＢＧは、ＶＩＮピンの電圧Ｖ_ＩＮと、ＶＳＹＳ＿０ピンの電圧のＯＲ電源となっており、内部電源２１０に供給されている。ＰＭＯＳトランジスタＭ１がオンする前は、電源としてＶＩＮしか存在せず、ＰＬＰ中は、ＶＳＹＳ＿０しか存在しないため、それらのＯＲ電源ＢＧを内部電源２１０に供給することで、内部電源２１０を常時動作させることができる。

ＰＭＯＳトランジスタＭ２は、第２スイッチＳＷ２に相当する。ＰＬＰコントローラ２０４は、図２のソフトスタート回路１２０およびコントローラ１３０の機能の一部に対応する。チャージポンプ回路２０６は図２の充電回路１１０であり、外付けのフライングキャパシタＣｆを利用して、入力電圧Ｖ_ＩＮを昇圧し、バックアップキャパシタＣｂを充電する。図９のＶＳＹＳ＿０ピンは、上述のＶＳＹＳピンに相当する。またＰＬＰコントローラ２０４は、ＰＭＯＳトランジスタＭ２のバックゲートを、ＶＳＹＳ＿０ピンとＶＣＡＰピンのうち、電位が高い方につなぎ替える制御を行う。

Ａ／Ｄコンバータ２０８は、キャパシタ電圧Ｖ_ＣＡＰや入力電圧Ｖ_ＩＮ、温度情報を示す電圧、第１スイッチＳＷ１に流れる電流を示す検出信号などをデジタル信号に変換する。

内部電源２１０は、内部電源電圧Ｖ_ＤＤを生成する電源回路に加えて、それに付随する基準電圧源、パワーオンリセット回路、ＵＶＬＯ（Under Voltage Lockout）回路、サーマルシャットダウン回路などを含む。クロック発生器２１２は、クロック信号を生成するオシレータである。

インタフェース回路２１４は、外部のホストコントローラ４０２やＳＳＤ－ＡＳＩＣ４０４と通信するためのインタフェースである。半導体装置２００はマスターのＰＭＩＣであり、半導体装置２００には、スレーブのＰＭＩＣが接続されてもよい。この場合、半導体装置２００は、インタフェース回路２１４を利用してスレーブのＰＭＩＣを制御する。

シーケンサ２１６は、外部からの指令にもとづいて、複数の電源の起動シーケンス、シャットダウンシーケンスを制御する。コンバータコントローラ２１８，２２０は、降圧コンバータを制御する。ＬＤＯ回路２２２，２２４は、定電流を制御する。降圧コンバータやＬＤＯ回路の入力端子には、ＶＳＹＳ＿０ピンの電圧が供給される。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

２ システム
１０ 主電源
２０ 負荷
Ｃｂ バックアップキャパシタ
１００ 電源回路
１０２ 電源ＩＣ
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＶＩＮ 入力端子
ＶＳＹＳ 出力端子
ＰＬＰ＿ＥＮ 第１イネーブル信号
ＡＭＰ＿ＥＮ 第２イネーブル信号
１１０ 充電回路
１２０ ソフトスタート回路
１２２ ソフトスタート電圧生成回路
１２３ 電流源
１２４ アンプ
ＥＡ１ エラーアンプ
ＳＷ３ 第３スイッチ
ＳＷ４ 第４スイッチ
ＳＷ５ 第５スイッチ
１２６ フィードバック回路
１３０ コントローラ
１３２ １分圧回路
１３４ コンパレータ
１３６ デバウンス回路
１３８ オシレータ
１４０ カウンタ
２００ 半導体装置
２０２ ロードスイッチコントローラ
２０４ ＰＬＰコントローラ
２０６ チャージポンプ回路
２０８ Ａ／Ｄコンバータ
２１０ 内部電源
２１２ クロック発生器
２１４ インタフェース回路
２１６ シーケンサ
２１８，２２０ コンバータコントローラ
２２２，２２４ ＬＤＯ回路
３００ データ記憶装置
３０２ ＰＭＩＣ
３０４ コントローラ
３０６ ＮＡＮＤメモリ
３０８ キャッシュメモリ
３１０ インタフェース

Claims (14)

1. 入力電圧を受ける入力端子と、
   負荷が接続される出力端子と、
   前記入力端子と前記出力端子の間に設けられる第１スイッチと、
   バックアップキャパシタが接続されるキャパシタ接続端子と、
   前記入力端子と前記キャパシタ接続端子との間に設けられ、前記入力電圧を昇圧して、前記キャパシタ接続端子に印加する充電回路と、
   前記キャパシタ接続端子と前記出力端子の間に設けられる第２スイッチと、
   前記入力電圧の喪失を検出すると、第１イネーブル信号および第２イネーブル信号をアサートするコントローラと、
   前記第２スイッチをオンさせるソフトスタート回路と、
   を備え、
   前記コントローラは、前記第１イネーブル信号に先行して、第２イネーブル信号をアサートし、
   前記ソフトスタート回路は、
   前記第１イネーブル信号のアサートに応答して、ソフトスタート電圧を生成するソフトスタート電圧生成回路と、
   前記第２イネーブル信号のアサートに応答してイネーブル状態となり、前記ソフトスタート電圧に基づいて前記第２スイッチを制御するアンプと、
   を含む、電源回路。
2. 前記ソフトスタート電圧生成回路は、
   ソフトスタート用キャパシタと、
   前記第１イネーブル信号のアサートに応答して、前記ソフトスタート用キャパシタの充電を開始する電流源と、
   を含むことを特徴とする請求項１に記載の電源回路。
3. 前記第２スイッチはＭＯＳトランジスタであり、
   前記アンプは、前記出力端子の電圧に応じたフィードバック信号と、前記ソフトスタート電圧と、を受け、出力が前記ＭＯＳトランジスタのゲートと接続されるエラーアンプを含み、
   前記エラーアンプは、前記第２イネーブル信号のアサートに応答してイネーブルとなることを特徴とする請求項１に記載の電源回路。
4. 前記アンプは、前記エラーアンプの２つの入力の間に設けられ、前記第１イネーブル信号がネゲートされるときオン、前記第１イネーブル信号がアサートされるときオフとなる第３スイッチをさらに備えることを特徴とする請求項３に記載の電源回路。
5. 前記アンプは、前記出力端子の電圧を分圧し、前記フィードバック信号を生成するフィードバック回路をさらに含み、
   前記フィードバック回路は、前記第２イネーブル信号がネゲートされる間、オフとなる第４スイッチを含むことを特徴とする請求項３または４に記載の電源回路。
6. 前記ＭＯＳトランジスタはＰチャンネルであり、
   前記ＭＯＳトランジスタのゲートと接地の間に設けられた第５スイッチをさらに備え、
   前記コントローラは、前記アンプによる前記ＭＯＳトランジスタの駆動の後、前記第５スイッチをオンするとともに前記アンプをディセーブルとすることを特徴とする請求項３から５のいずれかに記載の電源回路。
7. 前記コントローラは、
   第１抵抗と第２抵抗を含み、前記入力電圧を分圧する分圧回路と、
   分圧後の前記入力電圧を所定のしきい値電圧と比較するコンパレータと、
   前記コンパレータの出力が所定レベルを所定時間維持すると、前記第１イネーブル信号をアサートするデバウンス回路と、
   を含むことを特徴とする請求項１に記載の電源回路。
8. 前記コンパレータの出力が、前記第２イネーブル信号であることを特徴とする請求項７に記載の電源回路。
9. 前記コントローラは、前記第１抵抗と並列な経路に設けられたハイパスフィルタをさらに含むことを特徴とする請求項７または８に記載の電源回路。
10. 前記デバウンス回路は、
    前記コンパレータの出力に応答して起動し、クロックの生成を開始するオシレータと、
    前記コンパレータの出力が変化してからの経過時間を、前記クロックにもとづいてカウントするカウンタと、
    を含むことを特徴とする請求項７から９のいずれかに記載の電源回路。
11. 前記充電回路は、昇圧型のチャージポンプを含むことを特徴とする請求項１から１０のいずれかに記載の電源回路。
12. 請求項１から１１のいずれかに記載の電源回路と、
    前記キャパシタ接続端子に接続されるバックアップキャパシタと、
    を備えることを特徴とするパワーマネージメント回路。
13. 請求項１から１１のいずれかに記載の電源回路と、
    前記キャパシタ接続端子に接続されるバックアップキャパシタと、
    を備えることを特徴とするデータ記憶装置。
14. 請求項１２に記載のパワーマネージメント回路を備えることを特徴とするデータ記憶装置。

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