JP7316673B2 - 撮像装置 - Google Patents

Description

本開示は、画像を撮像する撮像装置に関する。

従来、画像を撮像する撮像装置が知られている（例えば、特許文献１参照）。

米国特許第６６６４５３０号明細書

撮像装置では、連続撮像する際の高フレームレート化が求められている。

本開示の一態様に係る撮像装置は、入射光を電荷に変換する光電変換部、ソースおよびドレインの一方が前記光電変換部に接続される第１トランジスタ、および、ゲートが前記第１光電変換部に接続されソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの他方に接続される第２トランジスタをそれぞれが含み、行列状に配置された複数の画素のうち同じ列に位置する複数の第１画素および複数の第２画素と、前記複数の第１画素の前記第２トランジスタのソースおよびドレインの前記一方に接続される第１電流源と、前記複数の第２画素の前記第２トランジスタのソースおよびドレインの前記一方に接続される第２電流源と、前記複数の第１画素および前記複数の第２画素の、前記第２トランジスタのソースおよびドレインの他方に接続される信号線と、を備える。

連続撮像する際の高フレームレート化が可能な撮像装置が提供される。

図１は、実施の形態１に係る撮像装置の概要を示すブロック図である。 図２は、実施の形態１に係る撮像装置を構成する主要な構成要素を示すブロック図である。 図３は、実施の形態１に係る光電変換部およびＦＤの構造を模式的に示す断面図である。 図４は、実施の形態１に係る第１動作のタイミングチャートである。 図５Ａは、実施の形態１に係る増幅トランジスタがソースフォロア回路として動作する場合における電流の流れる様子を示す模式図である。 図５Ｂは、実施の形態１に係る増幅トランジスタがソース接地アンプ回路として動作する場合における電流の流れる様子を示す模式図である。 図６Ａは、実施の形態１に係るフィードバック信号線に生じる電圧降下の勾配の様子を示す模式図である。 図６Ｂは、比較例における従来型の撮像装置における信号線に生じる電圧降下の勾配の様子を示す模式図である。 図７は、実施の形態１に係る第２動作のタイミングチャートである。 図８は、実施の形態２に係る撮像装置を構成する主要な構成要素を示すブロック図である。 図９は、実施の形態２に係る撮像装置のタイミングチャートである。 図１０は、実施の形態３に係る撮像装置を構成する主要な構成要素を示すブロック図である。 図１１は、実施の形態３に係る撮像装置のタイミングチャートである。 図１２は、実施の形態４に係る撮像装置を構成する主要な構成要素を示すブロック図である。 図１３は、実施の形態４に係る撮像装置のタイミングチャートである。 図１４は、実施の形態５に係る撮像装置を構成する主要な構成要素を示すブロック図である。 図１５は、実施の形態５に係る撮像装置のタイミングチャートである。 図１６は、実施の形態１に係る撮像装置の一例を示すブロック図である。 図１７は、実施の形態１に係る撮像装置の他の例の主要な構成要素を示すブロック図である。

本開示の一態様に係る撮像装置は、第１画素と、前記第１画素と同じ列に位置する第２画素と、を含む行列状に配置された複数の画素を備える撮像装置であって、前記第１画素は、入射光を電荷に変換する第１光電変換部と、第１ソース、第１ドレインおよび第１ゲートを備え、前記第１ソースおよび前記第１ドレインの一方が前記第１光電変換部に電気的に接続された第１トランジスタと、第２ソース、第２ドレインおよび第２ゲートを備え、前記第２ゲートが前記第１光電変換部に電気的に接続され、前記第２ソースおよび前記第２ドレインの一方が前記第１ソースおよび前記第１ドレインの他方に電気的に接続された第２トランジスタと、を備え、前記第２画素は、入射光を電荷に変換する第２光電変換部と、第３ソース、第３ドレインおよび第３ゲートを備え、前記第３ソースおよび前記第３ドレインの一方が前記第２光電変換部に電気的に接続された第３トランジスタと、第４ソース、第４ドレインおよび第４ゲートを備え、前記第４ゲートが前記第２光電変換部に電気的に接続され、前記第４ソースおよび前記第４ドレインの一方が前記第３ソースおよび前記第３ドレインの他方に電気的に接続された第４トランジスタと、を備え、前記第２ソースおよび前記第２ドレインの前記一方に電気的に接続された第１電流源と、前記第４ソースおよび前記第４ドレインの前記一方に電気的に接続された第２電流源と、前記第２ソースおよび前記第２ドレインの他方および前記第４ソースおよび前記第４ドレインの他方に電気的に接続された第３電流源と、を備える。

上記構成の撮像装置によると、第１画素において第１光電変換部により変換された電荷のリセットと、第２画素において第２光電変換部により変換された電荷のリセットとを、互いに独立に実行することができる。これにより、上記構成の撮像装置によると、連続撮像する際の高フレームレート化を実現することができる。

また、前記第２トランジスタは第１導電型であり、前記第４トランジスタは前記第１導電型であり、前記第１電流源は、前記第１導電型とは異なる第２導電型の第１電流源トランジスタを含み、前記第２電流源は、前記第２導電型の第２電流源トランジスタを含み、前記第３電流源は、前記第１導電型の第３電流源トランジスタを含むとしてもよい。

これにより、第１画素において第１光電変換部により変換された電荷をリセットする場合において第２トランジスタに流れる電流の向きと、その電荷を読み出す場合において第２トランジスタに流れる電流の向きとをそろえることができる。また、第２画素において第２光電変換部により変換された電荷をリセットする場合において第４トランジスタに流れる電流の向きと、その電荷を読み出す場合において第４トランジスタに流れる電流の向きとをそろえることができる。従って、上記構成の撮像装置によると、撮像する画像の高画質化を実現することができる。

また、前記第２ソースおよび前記第２ドレインの前記他方および前記第４ソースおよび前記第４ドレインの前記他方に電気的に接続された基準電圧源を備えていてもよい。

これにより、基準電圧源を、第２トランジスタおよび、第４トランジスタのアナログＧＮＤ（グラウンド）として利用することができる。

また、前記第２ソースおよび前記第２ドレインの前記一方に電気的に接続された第１電源と、前記第４ソースおよび前記第４ドレインの前記一方に電気的に接続された第２電源と、を備えていてもよい。

これにより、第１電源を、第２トランジスタへの電圧供給源として利用し、第２電源を、第４トランジスタへの電圧供給源として利用することができる。

また、前記第２ソースおよび前記第２ドレインの前記他方と、前記第３電流源との間に電気的に接続された第５トランジスタと、前記第４ソースおよび前記第４ドレインの前記他方と、前記第３電流源との間に電気的に接続された第６トランジスタと、を備えていてもよい。

これにより、第２ソースおよび第２ドレインの他方と、第３電流源との間の電気的接続状態を切り替えること、並びに、第４ソースおよび第４ドレインの他方と、第３電流源との間の電気的接続状態を切り替えることができる。

また、前記第１ソースおよび前記第１ドレインの前記他方と、前記第２ソースおよび前記第２ドレインの前記一方と、の間に電気的に接続された第７トランジスタを備えていてもよい。

これにより、第１ソースおよび第１ドレインの他方と、第２ソースおよび第２ドレインの一方との間の電気的接続状態を切り替えることができる。

また、前記第１電流源トランジスタのソースおよびドレインの間に電気的に接続された、導通状態と非導通状態とに切り替わる第１スイッチと、前記第２電流源トランジスタのソースおよびドレインの間に電気的に接続された、導通状態と非導通状態とに切り替わる第２スイッチと、を備えていてもよい。

これにより、第１電流源トランジスタのソースおよびドレイン間の導通状態と非導通状態とを切り替えること、並びに、第２電流源トランジスタのソースおよびドレイン間の導通状態と非導通状態とを切り替えることができる。

本開示の他の態様に係る撮像装置は、
入射光を電荷に変換する光電変換部、およびゲートが前記第１光電変換部に接続されるトランジスタ、を含む第１画素と、
前記複数の第１画素の、前記第２トランジスタのソースおよびドレインの一方に接続される第１電流源と、
前記複数の第１画素の、前記第２トランジスタのソースおよびドレインの他方に接続される第２電流源と、
を備える。

前記撮像装置は、さらに、
前記複数の第１画素の、前記第２トランジスタのソースおよびドレインの一方に接続される第１基準電圧源と、
前記複数の第１画素の、前記第２トランジスタのソースおよびドレインの他方に接続される第２基準電圧源と、
を備えていてもよい。

前記撮像装置は、さらに、
前記第１電流源および前記第１基準電圧源のいずれか一方を前記第２トランジスタのソースおよびドレインの前記一方に電気的に接続させる第１切替回路と、
前記第２電流源および前記第２基準電圧源のいずれか一方を前記第２トランジスタのソースおよびドレインの前記他方に電気的に接続させる第２切替回路と、
をさらに備えていてもよい。

以下、本開示の一態様に係る撮像装置の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置及び接続形態、並びに、ステップ（工程）及びステップの順序等は、一例であって本開示を限定するものではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意に付加可能な構成要素である。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。同一または類似の構成要素については、同一の参照符号を付して、その説明を省略する場合がある。

なお、本明細書において、ある素子が他の素子に「接続される」と表現されている場合は、これらの素子の間には第３の素子が介在していてもよいことを意味する。ある素子が他の素子に「直接的に接続される」と表現されている場合は、これらの素子の間には第３の素子が介在しないことを意味する。さらに、ある素子が他の素子に「電気的に接続される」と表現されている場合は、これらの素子が常に電気的に接続されている必要はなく、少なくともある時点において電気的に接続されることを意味する。

（実施の形態１）
以下、実施の形態１に係る撮像装置の構成について、図面を参照しながら説明する。

図１は、撮像装置１の構成の概要を示すブロック図である。

図１に示されるように、撮像装置１は、画素アレイ１００と、行走査回路１１０と、第１バイアス回路１２０と、第２バイアス回路１３０とを備える。

画素アレイ１００は、行列状に配置された複数の画素を含む。画素の構成については、後程、図２等を用いて説明する。

行走査回路１１０は、画素アレイ１００に対して、行単位で共通な複数の信号線（図示せず）を介して、各画素の動作を行単位で制御する。

第１バイアス回路１２０は、画素アレイ１００に対して、列単位で共通な複数の信号線（図示せず）を介して、各画素に電圧及び電流を供給する。

第２バイアス回路１３０は、行走査回路１１０と同期して動作し、列単位で共通な複数の信号線（図示せず）を介して、行走査回路１１０によって制御される行単位で、その行に位置する画素に蓄積された電荷を読み出す。

なお、以降では説明を簡潔にするため、第１バイアス回路１２０を画素アレイ１００の上側に、第２バイアス回路１３０を画素アレイ１００の下側に配置した例で説明するが、この形態には限らない。また第１バイアス回路１２０および第２バイアス回路１３０は、画素アレイ１００と同じ基板上に配置されなくてもよい。例えば画素アレイ１００が第１の基板上に配置され、第１バイアス回路１２０および第２バイアス回路１３０が第１の基板に積層された第２の基板上に配置されてもよい。

図２は、撮像装置１を構成する主要な構成要素を示すブロック図である。

図２に示されるように、撮像装置１は、第１画素１０ａと、第２画素１０ｂと、第１電流源２１と、第２電流源２２と、第３電流源２３と、第１電源３１と、第２電源３２と、基準電圧源３３と、スイッチＳ１と、スイッチＳ２と、スイッチＳ３と、スイッチＳ４と、スイッチＳ５と、スイッチＳ６と、フィードバック信号線５１と、フィードバック信号線５２と、垂直信号線５３とを備える。ここで、基準電圧源３３は、後述のＦＤ１６ａおよびＦＤ１６ｂに基準電圧を供給する電圧源である。基準電圧は、例えば１．０Ｖである。

これら構成要素のうち、第１画素１０ａと、第２画素１０ｂとは、画素アレイ１００に含まれる。また、第１電流源２１と、第２電流源２２と、第１電源３１と、第２電源３２と、スイッチＳ３と、スイッチＳ４と、スイッチＳ５と、スイッチＳ６とは、第１バイアス回路１２０に含まれる。また、第３電流源２３と、基準電圧源３３と、スイッチＳ１と、スイッチＳ２とは、第２バイアス回路１３０に含まれる。

第１画素１０ａは、画素アレイ１００を構成する画素のうちの１つである。

第２画素１０ｂは、画素アレイ１００を構成する画素のうちの１つであって、第１画素１０ａと同じ列に位置する。

ここでは、一例として、第１画素１０ａは、画素アレイ１００の偶数行に位置し、第２画素１０ｂは、画素アレイ１００の奇数行に位置するとして説明する。しかしながら、他の配列構成であっても構わない。また、ここでは、一例として、画素アレイ１００を構成する画素は、第１画素１０ａと第２画素１０ｂのいずれかの画素であるとして説明する。しかしながら、画素アレイ１００を構成する画素は、第１画素１０ａ及び第２画素１０ｂ以外の画素を備えていてもよい。また、ここでは、一例として、画素アレイ１００の各偶数行の画素は、第１画素１０ａであり、各奇数行の画素は、第２画素１０ｂであるとして説明する（図１６参照）。しかしながら、他の配列構成であっても構わない。

図２に示されるように、第１画素１０ａは、第１光電変換部１１ａと、リセットトランジスタ１２ａと、増幅トランジスタ１３ａと、第１選択トランジスタ１４ａと、第２選択トランジスタ１５ａと、ＦＤ１６ａとを備える。

ここで、リセットトランジスタ１２ａは、本開示の第１画素の第１トランジスタの例である。また、増幅トランジスタ１３ａは、本開示の第１画素の第２トランジスタの例である。また、第１選択トランジスタ１４ａは、本開示の第１画素の第３トランジスタの例である。

第１光電変換部１１ａは、入射光を電荷に変換する。

リセットトランジスタ１２ａは、第１ソース、第１ドレインおよび第１ゲートを備える第１導電型のトランジスタであって、第１ソースおよび第１ドレインの一方が第１光電変換部１１ａに電気的に接続される。ここでは、一例として、第１導電型と、後述の第２導電型とは、それぞれ、ｎ型とｐ型とであるとして説明する。しかしながら、第１導電型と第２導電型とは、必ずしも、それぞれ、ｎ型とｐ型とである例に限定される必要はない。例えば、第１導電型と第２導電型とは、それぞれ、ｐ型とｎ型とであるとしても構わない。

増幅トランジスタ１３ａは、第２ソース、第２ドレインおよび第２ゲートを備える第１導電型のトランジスタであって、第２ゲートが第１光電変換部１１ａに電気的に接続され、第２ソースおよび第２ドレインの一方が、第１ソースおよび第１ドレインの他方に電気的に接続される。

第１選択トランジスタ１４ａは、第１導電型のトランジスタであって、第２ソースおよび第２ドレインの他方と、第３電流源２３との間に電気的に接続される。第１選択トランジスタ１４ａは、垂直信号線５３に接続される第１画素１０ａを選択するために利用される。

第２選択トランジスタ１５ａは、第１導電型のトランジスタであって、第２ソースおよび第２ドレインの一方と、第１電流源２１との間に電気的に接続される。第２選択トランジスタ１５ａは、フィードバック信号線５１に接続される第１画素１０ａの中から、増幅トランジスタ１３ａにソース接地アンプ動作あるいはソースフォロア動作をさせる第１画素１０ａを選択するために利用される。

ＦＤ１６ａは、第１光電変換部１１ａによって変換された電荷を蓄積する電荷蓄積領域であって、第１光電変換部１１ａと、第２ゲートと、第１ソースおよび第１ドレインの一方とに電気的に接続される。

第２画素１０ｂは、第２光電変換部１１ｂと、リセットトランジスタ１２ｂと、増幅トランジスタ１３ｂと、第１選択トランジスタ１４ｂと、第２選択トランジスタ１５ｂと、ＦＤ１６ｂとを備える。

ここで、リセットトランジスタ１２ｂは、本開示の第２画素の第１トランジスタの例である。また、増幅トランジスタ１３ｂは、本開示の第２画素の第２トランジスタの例である。また、第１選択トランジスタ１４ｂは、本開示の第２画素の第３トランジスタの例である。

第２光電変換部１１ｂは、入射光を電荷に変換する。第２光電変換部１１ｂは、第１光電変換部１１ａと同様である。このため、以下では、第１光電変換部１１ａと第２光電変換部１１ｂとを明示的に区別する必要がない場合には、第１光電変換部１１ａと第２光電変換部１１ｂとのことを光電変換部１１と称することもある。

リセットトランジスタ１２ｂは、第３ソース、第３ドレインおよび第３ゲートを備える第１導電型のトランジスタであって、第３ソースおよび第３ドレインの一方が第２光電変換部１１ｂに電気的に接続される。リセットトランジスタ１２ｂは、リセットトランジスタ１２ａと同様である。

増幅トランジスタ１３ｂは、第４ソース、第４ドレインおよび第４ゲートを備える第１導電型のトランジスタであって、第４ゲートが第２光電変換部１１ｂに電気的に接続され、第４ソースおよび第４ドレインの一方が、第３ソースおよび第３ドレインの他方に電気的に接続される。増幅トランジスタ１３ｂは、増幅トランジスタ１３ａと同様である。

第１選択トランジスタ１４ｂは、第１導電型のトランジスタであって、第４ソースおよび第４ドレインの他方と、第３電流源２３との間に電気的に接続される。第１選択トランジスタ１４ｂは、第１選択トランジスタ１４ａと同様である。

第２選択トランジスタ１５ｂは、第１導電型のトランジスタであって、第４ソースおよび第４ドレインの一方と、第２電流源２２との間に電気的に接続される。第２選択トランジスタ１５ｂは、第２選択トランジスタ１５ａと同様である。

ＦＤ１６ｂは、第２光電変換部１１ｂによって変換された電荷を蓄積する電荷蓄積領域であって、第２光電変換部１１ｂと、第４ゲートと、第３ソースおよび第３ドレインの一方とに電気的に接続される。ＦＤ１６ｂは、ＦＤ１６ａと同様である。このため、以下では、ＦＤ１６ａとＦＤ１６ｂとを明示的に区別する必要のない場合には、ＦＤ１６ａとＦＤ１６ｂとのことをＦＤ１６と称することもある。

上述したように、第１画素１０ａと第２画素１０ｂとは、外部との接続関係を除けば同様に構成される。このため、以下では、第１画素１０ａと第２画素１０ｂとを明示的に区別する必要のない場合には、第１画素１０ａと第２画素１０ｂとのことを画素１０と称することもある。

図３は、光電変換部１１およびＦＤ１６の構造を模式的に示す断面図である。

図３に示されるように、光電変換部１１は、薄膜状の光電変換層１０５Ｃと、光電変換層１０５Ｃの上方に位置する薄膜状の透明電極１０５Ａと、光電変換層１０５Ｃの下方に位置する薄膜状の画素電極１０５Ｂとを備える。画素電極１０５Ｂは、コンタクトプラグ１０５Ｅを介して、半導体基板１０５Ｄ内に設けられたＦＤ１６に接続される。ＦＤ１６は、例えば不純物を含む拡散層である。

光電変換層１０５Ｃは、透明電極１０５Ａと画素電極１０５Ｂとの間にバイアス電圧が印加された状態において受光することで、光電効果による電荷を生成する。すなわち、入射光を電荷に変換する。変換された電荷のうち、正の電荷と負の電荷とのうちの一方が、画素電極１０５Ｂに収集される。画素電極１０５Ｂに収集された電荷は、ＦＤ１６に蓄積される。

再び、図２に戻り、撮像装置１の構成についての説明を続ける。

スイッチＳ１は、制御信号ＶＳ１により導通状態と非導通状態とに切り替わるスイッチである。スイッチＳ２は、制御信号ＶＳ２により導通状態と非導通状態とに切り替わるスイッチである。スイッチＳ３は、制御信号ＶＳ３により導通状態と非導通状態とに切り替わるスイッチである。スイッチＳ４は、制御信号ＶＳ４により導通状態と非導通状態とに切り替わるスイッチである。スイッチＳ５は、制御信号ＶＳ５により導通状態と非導通状態とに切り替わるスイッチである。スイッチＳ６は、制御信号ＶＳ６により導通状態と非導通状態とに切り替わるスイッチである。

フィードバック信号線５１は、画素アレイ１００における列方向に伸びる信号線であって、スイッチＳ３およびスイッチＳ４と、画素アレイ１００内の同じ列に位置する各第１画素１０ａの第２選択トランジスタ１５ａとに接続される。

フィードバック信号線５２は、画素アレイ１００における列方向に伸びる信号線であって、スイッチＳ５およびスイッチＳ６と、フィードバック信号線５１に接続される各第１画素１０ａと同じ列に位置する各第２画素１０ｂの第２選択トランジスタ１５ｂとに接続される。

垂直信号線５３は、画素アレイ１００における列方向に伸びる信号線であって、スイッチＳ１およびスイッチＳ２と、フィードバック信号線５１に接続される各第１画素１０ａの第１選択トランジスタ１４ａ、および、フィードバック信号線５２に接続される各第２画素１０ｂの第１選択トランジスタ１４ｂとに接続される。

第１電流源２１は、第２ソースおよび第２ドレインの一方に電気的に接続された電流源である。より具体的には、第１電流源２１は、スイッチＳ４、フィードバック信号線５１、および、第２選択トランジスタ１５ａを介して、増幅トランジスタ１３ａの第２ソースおよび第２ドレインの一方に電気的に接続される。ここでは、一例として、第１電流源２１は、第２導電型のトランジスタによって実現されるとして説明する。しかしながら、電流源としての機能を有する構成であれば、必ずしも第２導電型のトランジスタによって実現される構成に限定される必要はない。

第２電流源２２は、第４ソースおよび第４ドレインの一方に電気的に接続された電流源である。より具体的には、第２電流源２２は、スイッチＳ６、フィードバック信号線５２、および、第２選択トランジスタ１５ｂを介して、増幅トランジスタ１３ｂの第４ソースおよび第４ドレインの一方に電気的に接続される。ここでは、一例として、第２電流源２２は、第２導電型のトランジスタによって実現されるとして説明する。しかしながら、電流源としての機能を有する構成であれば、必ずしも第２導電型のトランジスタによって実現される構成に限定される必要はない。

第３電流源２３は、第２ソースおよび第２ドレインの他方、および、第４ソースおよび第４ドレインの他方に電気的に接続された電流源である。より具体的には、第３電流源２３は、スイッチＳ２、垂直信号線５３、および、第１選択トランジスタ１４ａを介して、増幅トランジスタ１３ａの第２ソースおよび第２ドレインの他方に電気的に接続され、スイッチＳ２、垂直信号線５３、および、第１選択トランジスタ１４ｂを介して、増幅トランジスタ１３ｂの第２ソースおよび第２ドレインの他方に電気的に接続される。ここでは、一例として、第３電流源２３は、第１導電型のトランジスタによって実現されるとして説明する。しかしながら、電流源としての機能を有する構成であれば、必ずしも第１導電型のトランジスタによって実現される構成に限定される必要はない。

第１電源３１は、第２ソースおよび第２ドレインの一方に電気的に接続された電源である。より具体的には、第１電源３１は、スイッチＳ３、フィードバック信号線５１、および、第２選択トランジスタ１５ａを介して、増幅トランジスタ１３ａの第２ソースおよび第２ドレインの一方に電気的に接続される。第１電源３１の電圧は、後述の基準電圧源３３の電圧よりも高電圧である。第１電源は、例えば電源電圧を供給する。電源電圧は、例えば、３．３Ｖである。

第２電源３２は、第４ソースおよび第４ドレインの一方に電気的に接続された電源である。より具体的には、第２電源３２は、スイッチＳ５、フィードバック信号線５２、および、第２選択トランジスタ１５ｂを介して、増幅トランジスタ１３ｂの第４ソースおよび第４ドレインの一方に電気的に接続される。第２電源３２が供給する電圧は、後述の基準電圧源３３が供給する電圧よりも高電圧である。第２電源は、例えば電源電圧を供給する。電源電圧は、例えば、３．３Ｖであってよい。

基準電圧源３３は、第２ソースおよび第２ドレインの他方、および、第４ソースおよび第４ドレインの他方に電気的に接続された電圧源である。より具体的には、基準電圧源３３は、スイッチＳ１、垂直信号線５３、および、第１選択トランジスタ１４ａを介して、増幅トランジスタ１３ａの第２ソースおよび第２ドレインの他方に接続され、スイッチＳ１、垂直信号線５３、および、第１選択トランジスタ１４ｂを介して、増幅トランジスタ１３ｂの第４ソースおよび第４ドレインの他方に接続される。例えば、基準電圧源３３は、基準電圧として１．０Ｖの電圧を供給する。

上記構成の撮像装置１は、第１動作と、第２動作とを行う。以下、撮像装置１が行う第１動作と、第２動作とについて、図を用いて順に説明する。

図４は、撮像装置１が行う第１動作における各信号のタイミングチャートである。このタイミングチャートは、画素アレイ１００におけるｎ（ｎは１以上の整数）行目に第１画素１０ａが配置され、ｍ（ｍは、１以上のｎ以外の整数）行目に第２画素１０ｂが配置されている場合における、第１動作のタイミングチャートとなっている。例えば、第１画素１０ａが奇数行、第２画素１０ｂが偶数行に交互に配置されていてもよい。その場合、ｎは奇数であり、ｍは偶数である。

図４において、制御信号ＳＥＬ１＜ｎ＞は、画素アレイ１００におけるｎ行目に配置された第１画素１０ａの制御信号であり、第１選択トランジスタ１４ａのゲートに入力される。制御信号ＳＥＬ２＜ｎ＞は、画素アレイ１００におけるｎ行目に配置された第１画素１０ａの制御信号であり、第２選択トランジスタ１５ａのゲートに入力される。制御信号ＲＳＴ＜ｎ＞は、第１画素１０ａの制御信号であり、リセットトランジスタ１２ａのゲートに入力される。制御信号ＳＥＬ１＜ｍ＞は、画素アレイ１００におけるｍ行目に配置された第２画素１０ｂの制御信号であり、第１選択トランジスタ１４ａのゲートに入力される。制御信号ＳＥＬ２＜ｍ＞は、第２画素１０ｂの制御信号であり、第２選択トランジスタ１５ｂのゲートに入力される。制御信号ＲＳＴ＜ｍ＞は、第２画素１０ｂの制御信号であり、リセットトランジスタ１２ｂのゲートに入力される。

これらの制御信号は、行走査回路１１０で生成され、それぞれ、画素アレイ１００の行単位に共通な信号線を介して、その行に並ぶ各画素１０に供給される。

ＳＦＯＵＴは、垂直信号線５３の信号である。ＦＢＯＵＴ１は、フィードバック信号線５１の信号である。ＦＢＯＵＴ２は、フィードバック信号線５２の信号である。

ＶＳは、基準電圧源３３の電圧である。ＡＶＤＤは、第１電源３１および第２電源３２の電圧である。

図４に示されるように、第１動作では、時刻ｔ１から時刻ｔ２の期間Ｐ１において、制御信号ＳＥＬ１＜ｎ＞と制御信号ＳＥＬ２＜ｎ＞とがＨＩＧＨレベルとなる。これにより、垂直信号線５３に第１画素１０ａが接続され、フィードバック信号線５１に第１画素１０ａが接続される。また、期間Ｐ１において、制御信号ＶＳ２と制御信号ＶＳ３とがＨＩＧＨレベルとなり、スイッチＳ２とスイッチＳ３とが導通状態となる。これにより、フィードバック信号線５１に第１電源３１が接続され、垂直信号線５３に第３電流源２３が接続される。このため、期間Ｐ１において、増幅トランジスタ１３ａは、第２ソースおよび第２ドレインの一方から他方へと電流を流すソースフォロア回路として動作する。従って、ＦＤ１６ａに蓄積された電荷は、垂直信号線５３に、信号電圧ＶＳＩＧとして出力される。すなわち、ＦＤ１６ａに蓄積された電荷が読み出される。言い換えると、期間Ｐ１は画素信号が読み出される信号読み出し期間である。

図５Ａは、期間Ｐ１において、増幅トランジスタ１３ａがソースフォロア回路として動作する場合における電流の流れる様子を示す模式図である。

上述したように、期間Ｐ１において、増幅トランジスタ１３ａは、第２ソースおよび第２ドレインの一方から他方へと電流を流すソースフォロア回路として動作する。このため、図５Ａに示されるように、期間Ｐ１において、増幅トランジスタ１３ａがソースフォロア回路として動作する場合に、フィードバック信号線５１に流れる電流は、第１バイアス回路１２０側から第２バイアス回路１３０側に流れる。具体的には、ソースフォロア動作する増幅トランジスタ１３ａに流れる電流は、第１電源３１から流れ出し、フィードバック信号線５１、リセットトランジスタ１２ａ、第１選択トランジスタ１４ａ、垂直信号線５３、スイッチＳ１を通って、第３電流源２３へと流れ込む。

再び図４に戻って、第１動作の説明を続ける。

図４に示されるように、第１動作では、時刻ｔ２から時刻ｔ３の期間Ｐ２において、制御信号ＳＥＬ１＜ｎ＞と制御信号ＳＥＬ２＜ｎ＞と制御信号ＳＥＬ１＜ｍ＞と制御信号ＳＥＬ２＜ｍ＞とがＨＩＧＨレベルとなる。これにより、垂直信号線５３に第１画素１０ａと第２画素１０ｂとが接続され、フィードバック信号線５１に第１画素１０ａが接続され、フィードバック信号線５２に第２画素１０ｂが接続される。また、期間Ｐ２において、制御信号ＶＳ１と制御信号ＶＳ４と制御信号ＶＳ６とがＨＩＧＨレベルとなり、スイッチＳ１とスイッチＳ４とスイッチＳ６とが導通状態となる。これにより、フィードバック信号線５１に第１電流源２１が接続され、フィードバック信号線５２に第２電流源２２が接続され、垂直信号線５３に基準電圧源３３が接続される。また、期間Ｐ２において、制御信号ＲＳＴ＜ｎ＞と制御信号ＲＳＴ＜ｍ＞とがＨＩＧＨレベルとなる。このため、期間Ｐ２において、増幅トランジスタ１３ａは、第２ソースおよび第２ドレインの一方から他方へと電流を流すソース接地アンプ回路として動作し、増幅トランジスタ１３ｂは、第４ソースおよび第４ドレインの一方から他方へと電流を流すソース接地アンプ回路として動作する。従って、ＦＤ１６ａに蓄積された電荷は、基準電圧源３３によりリセットされ、ＦＤ１６ｂに蓄積された電荷は、基準電圧源３３によりリセットされる。ここで、ＦＤ１６ａ又はＦＤ１６ｂに蓄積された電荷が、基準電圧源３３によりリセットされるとは、ＦＤ１６ａ又はＦＤ１６ｂの電圧が、基準電圧源３３の電圧に設定されることをいう。

図５Ｂは、期間Ｐ２において、増幅トランジスタ１３ａがソース接地アンプ回路として動作する場合における電流の流れる様子を示す模式図である。

上述したように、期間Ｐ２において、増幅トランジスタ１３ａは、第２ソースおよび第２ドレインの一方から他方へと電流を流すソース接地アンプ回路として動作する。このため、図５Ｂに示されるように、期間Ｐ２において、増幅トランジスタ１３ａがソース接地アンプ回路として動作する場合に、フィードバック信号線５１に流れる電流は、第１バイアス回路１２０側から第２バイアス回路１３０側に流れる。同様に、期間Ｐ２において、増幅トランジスタ１３ｂがソース接地アンプ回路として動作する場合に、フィードバック信号線５２に流れる電流は、第１バイアス回路１２０側から第２バイアス回路１３０側に流れる。具体的には、アンプ動作する増幅トランジスタ１３ａに流れる電流は、第１電流源２１から流れ出し、フィードバック信号線５１、リセットトランジスタ１２ａ、第１選択トランジスタ１４ａ、垂直信号線５３、スイッチＳ１を通って、基準電圧源３３へと流れ込む。

再び図４に戻って、第１動作の説明を続ける。

図４に示されるように、第１動作では、時刻ｔ３から時刻ｔ４の期間Ｐ３において、制御信号ＳＥＬ１＜ｎ＞と制御信号ＳＥＬ２＜ｎ＞と制御信号ＶＳ２と制御信号ＶＳ３とが、期間Ｐ１と同様となる。従って、期間Ｐ１の場合と同様に、期間Ｐ３において、増幅トランジスタ１３ａは、第２ソースおよび第２ドレインの一方から他方へと電流を流すソースフォロア回路として動作する。従って、ＦＤ１６ａに蓄積された電荷は、垂直信号線５３に、信号電圧ＶＳＩＧとして出力される。すなわち、ＦＤ１６ａに蓄積された電荷が読み出される。

ここで、期間Ｐ３は、図４に示さるように、期間Ｐ２の直後に連続する期間である。このため、期間Ｐ３において、垂直信号線５３に出力される信号電圧ＶＳＩＧは、リセットされた直後のＦＤ１６ａに蓄積された電荷に対応する電圧となる。この期間Ｐ３に出力される信号電圧ＶＳＩＧは、第１画素１０ａの露光期間中にＦＤ１６ａに蓄積された電荷を精度良く算出する際に行われる相関２重サンプリング処理において利用される。言い換えると、期間Ｐ３はリセット信号が読み出されるリセット信号読み出し期間である。

上述したように、第１動作において、撮像装置１は、期間Ｐ１から期間Ｐ３において、第１画素１０ａのＦＤ１６ａに蓄積された電荷を読み出して、読み出し直後にＦＤ１６ａに蓄積された電荷をリセットし、リセット直後にＦＤ１６ａに蓄積された電荷を読み出すという一連の動作からなる読み出し動作を行う。また、撮像装置１は、期間Ｐ２において、ｍ行目の第２画素１０ｂのＦＤ１６ｂに蓄積された電荷を読み出すことなくリセットするというシャッター動作を行う。このように、撮像装置１は、第１動作において、第１セル１０ａの読み出し動作と、第２セル１０ｂのシャッター動作とを同時に実行する。

また、図５Ａを用いて説明した通り、撮像装置１では、増幅トランジスタ１３ａがソースフォロア動作する場合に、フィードバック信号線５１には、第１バイアス回路１２０側から第２バイアス回路１３０側に電流が流れる。また、図５Ｂを用いて説明した通り、撮像装置１では、増幅トランジスタ１３ａがアンプ動作する場合に、フィードバック信号線５１には、第１バイアス回路１２０側から第２バイアス回路１３０側に電流が流れる。すなわち、撮像装置１では、増幅トランジスタ１３ａがソースフォロア動作とアンプ動作する場合とで、フィードバック信号線５１に、同じ向きに電流が流れる。

図６Ａは、撮像装置１において、第１画素１０ａの増幅トランジスタ１３ａがソースフォロア動作とアンプ動作する場合とで、フィードバック信号線５１に電流が流れることに起因してフィードバック信号線５１に生じる電圧降下の勾配の様子を示す模式図である。

図６Ｂは、参考例の撮像装置１０００において、本願の増幅トランジスタ１３ａに対応するトランジスタがソースフォロア動作とアンプ動作する場合とで、信号線１０５１に電流が流れることに起因して信号線１０５１に生じる電圧降下の勾配の様子を示す模式図である。信号線１０５１は本願のフィードバック信号線５１に対応する。ここで、撮像装置１０００とは、以下のように動作する仮想的な撮像装置である。撮像装置１０００において、本願の増幅トランジスタ１３ａに対応するトランジスタがソースフォロア動作する場合に、信号線１０５１には、第１バイアス回路１１２０側から第２バイアス回路１１３０側に電流が流れる。撮像装置１０００において、本願の増幅トランジスタ１３ａに対応するトランジスタがソースフォロア動作する場合に、信号線１０５１には、第２バイアス回路１１３０側から第１バイアス回路１１２０側に電流が流れる。

図６Ａに示されるように、撮像装置１では、増幅トランジスタ１３ａがソースフォロア動作とアンプ動作する場合とで、フィードバック信号線５１に生じる電圧降下の勾配の向きが一致する。このため、撮像装置１では、同じ画素における、増幅トランジスタ１３ａのソースフォロア動作時とアンプ動作時との、フィードバック信号線５１の電圧変動は小さい。

これに対して、図６Ｂに示されるように、撮像装置１０００では、本願の増幅トランジスタ１３ａに対応するトランジスタがソースフォロア動作とアンプ動作する場合とで、信号線１０５１に生じる電圧降下の勾配の向きが逆になる。このため、撮像装置１０００では、同じ画素における、増幅トランジスタ１３ａに対応するトランジスタのソースフォロア動作時とアンプ動作時との、フィードバック信号線５１の電圧変動が生じる。

これらのことから、撮像装置１は、相関２重サンプリング処理において利用される、ＦＤ１６ａに蓄積された電荷のリセットの直後に行われる、信号電圧ＶＳＩＧの出力を、撮像装置１０００に比べてより精度の良い出力とすることができる。ここで、リセットとは増幅トランジスタ１３ａがアンプ動作を行うことでなされるリセットである。また、ここで、リセットの直後に行われる信号電圧ＶＳＩＧの出力とは、増幅トランジスタ１３ａがソースフォロア動作を行うことでなされる信号電圧ＶＳＩＧの出力である。従って、撮像装置１によると、撮像装置１０００に比べて、撮像する画像の高画質化を実現することができる。

また、上述したように、画素アレイ１００におけるｎ行目に配置された第１画素１０ａにおいて、制御信号ＳＥＬ１＜ｎ＞と制御信号ＳＥＬ２＜ｎ＞と制御信号ＶＳ１と制御信号ＶＳ４とをＨＩＧＨレベルとすることで、ＦＤ１６ａに蓄積された電荷をリセットすることができる。また、ｍ行目に配置された第２画素１０ｂにおいて、制御信号ＳＥＬ１＜ｍ＞と制御信号ＳＥＬ２＜ｍ＞と制御信号ＶＳ１と制御信号ＶＳ６とをＨＩＧＨレベルとすることで、ＦＤ１６ｂに蓄積された電荷をリセットすることができる。このように、撮像装置１では、第１画素１０ａにおいて蓄積された電荷のリセットと、第２画素１０ｂにおいて蓄積された電荷のリセットとを、互いに独立に実行することができる。従って、撮像装置１によると、連続撮像における高フレームレート化を実現することができる。

なお、第１動作において、画素アレイ１００におけるｎ行目に配置された画素が第２画素１０ｂであり、画素アレイ１００におけるｍ行目に配置された画素が第１画素１０ａであるとしても構わない。この場合には、制御信号ＳＥＬ１＜ｎ＞、制御信号ＳＥＬ２＜ｎ＞、制御信号ＲＳＴ＜ｎ＞が第２画素１０ｂの制御信号であると読み替え、制御信号ＳＥＬ１＜ｍ＞、制御信号ＳＥＬ２＜ｍ＞、制御信号ＲＳＴ＜ｍ＞が第１画素１０ａの制御信号であると読み替えることで、その動作が理解される。すなわち、この場合には、撮像装置１は、第１動作において、第２セル１０ｂの読み出し動作と、第１セル１０ａのリセット動作とを同時に実行する。

図７は、撮像装置１が行う第２動作における各信号のタイミングチャートである。このタイミングチャートは、画素アレイ１００におけるｎ行目に第３画素が配置され、ｍ行目に第２画素１０ｂが配置され、ｌ（ｌは、１以上のｎおよびｍ以外の整数）行目に第１画素１０ａが配置されている場合における、第１動作のタイミングチャートとなっている。ここで、第３画素は、第１画素１０ａと同様の回路構成である。このため、以下では、第３画素に関する説明を、第１画素１０ａの構成要素に付与した符号を用いて説明する。

図７において、制御信号ＳＥＬ１＜ｎ＞、制御信号ＳＥＬ２＜ｎ＞、制御信号ＲＳＴ＜ｎ＞、制御信号ＳＥＬ１＜ｍ＞、制御信号ＳＥＬ２＜ｍ＞、制御信号ＲＳＴ＜ｍ＞、制御信号ＶＳ１、制御信号ＶＳ２、制御信号ＶＳ３、制御信号ＶＳ４、制御信号ＶＳ５、制御信号ＶＳ６の各信号は、図４において図示される同名の信号と同様の信号である。

制御信号ＳＥＬ１＜ｌ＞は、画素アレイ１００におけるｌ行目に配置された第１画素１０ａの制御信号であり、第１選択トランジスタ１４ａのゲートに入力される。制御信号ＳＥＬ２＜ｌ＞は、第１画素１０ａの制御信号であり、第２選択トランジスタ１５ａのゲートに入力される。制御信号ＲＳＴ＜ｌ＞は、第１画素１０ａの制御信号であり、リセットトランジスタ１２ａのゲートに入力される。

これら制御信号は、行走査回路１１０で生成され、それぞれ、画素アレイ１００の行単位に共通な信号線を介して、その行に並ぶ各画素に供給される。

図７に示されるように、第２動作では、第１動作と同様に、時刻ｔ１から時刻ｔ２の期間Ｐ１１において、制御信号ＳＥＬ１＜ｎ＞と制御信号ＳＥＬ２＜ｎ＞と制御信号ＶＳ２と制御信号ＶＳ３とがＨＩＧＨレベルとなる。このため、期間Ｐ１１において、第３画素の増幅トランジスタ１３ａは、第２ソースおよび第２ドレインの一方から他方へと電流を流すソースフォロア回路として動作する。従って、第３画素のＦＤ１６ａに蓄積された電荷は、垂直信号線５３に、信号電圧ＶＳＩＧとして出力される。すなわち、ＦＤ１６ａに蓄積された電荷が読み出される。言い換えると、期間Ｐ１１は画素信号が読み出される信号読み出し期間である。

また、第２動作では、時刻ｔ２から時刻ｔ３の期間Ｐ１２において、制御信号ＳＥＬ１＜ｎ＞と制御信号ＳＥＬ２＜ｎ＞とがＨＩＧＨレベルとなる。これにより、垂直信号線５３に第１画素１０ａが接続され、フィードバック信号線５１に第１画素１０ａが接続される。また、期間Ｐ１２において、制御信号ＶＳ１と制御信号ＶＳ４とがＨＩＧＨレベルとなり、スイッチＳ１とスイッチＳ４とが導通状態となる。これにより、フィードバック信号線５１に第１電流源２１が接続され、垂直信号線５３に基準電圧源３３が接続される。また、期間Ｐ１２において、ＲＳＴ＜ｎ＞がＨＩＧＨレベルとなる。このため、期間Ｐ１２において、第３画素の増幅トランジスタ１３ａは、第２ソースおよび第２ドレインの一方から他方へと電流を流すソース接地アンプ回路として動作する。従って、第３のＦＤ１６ａに蓄積された電荷は、基準電圧源３３によりリセットされる。

また、第２動作では、第１動作と同様に、時刻ｔ３から時刻ｔ４の期間Ｐ１３において、制御信号ＳＥＬ１＜ｎ＞と制御信号ＶＳ２と制御信号ＶＳ３とが、期間Ｐ１１と同様となる。従って、期間Ｐ１１の場合と同様に、期間Ｐ１３において、第１画素１０ａの増幅トランジスタ１３ａは、第２ソースおよび第２ドレインの一方から他方へと電流を流すソースフォロア回路として動作する。従って、画素アレイ１００のｎ行目に配置された第３画素のＦＤ１６ａに蓄積された電荷は、垂直信号線５３に、信号電圧ＶＳＩＧとして出力される。すなわち、ＦＤ１６ａに蓄積された電荷が読み出される。

また、第２動作では、時刻ｔ４から時刻ｔ５の期間、制御信号ＳＥＬ１＜ｎ＞と制御信号ＳＥＬ２＜ｎ＞と制御信号ＳＥＬ１＜ｍ＞と制御信号ＳＥＬ２＜ｍ＞と制御信号ＳＥＬ１＜ｌ＞と制御信号ＳＥＬ２＜ｌ＞とがＬＯＷレベルとなる。そして、その後、時刻ｔ５から時刻ｔ６の期間Ｐ５（において、制御信号ＳＥＬ１＜ｍ＞と制御信号ＳＥＬ２＜ｍ＞と制御信号ＳＥＬ１＜ｌ＞と制御信号ＳＥＬ２＜ｌ＞とがＨＩＧＨレベルとなる。これにより、垂直信号線５３に第１画素１０ａと第２画素１０ｂとが接続され、フィードバック信号線５１に第１画素１０ａが接続され、フィードバック信号線５２に第２画素１０ｂが接続される。また、期間Ｐ５において、制御信号ＶＳ１と制御信号ＶＳ４と制御信号ＶＳ６とがＨＩＧＨレベルとなり、スイッチＳ１とスイッチＳ４とスイッチＳ６とが導通状態となる。これにより、フィードバック信号線５１に第１電流源２１が接続され、フィードバック信号線５２に第２電流源２２が接続され、垂直信号線５３に基準電圧源３３が接続される。このため、期間Ｐ５において、第１画素１０ａの増幅トランジスタ１３ａは、第２ソースおよび第２ドレインの一方から他方へと電流を流すソース接地アンプ回路として動作し、第２画素１０ｂの増幅トランジスタ１３ｂは、第４ソースおよび第４ドレインの一方から他方へと電流を流すソース接地アンプ回路として動作する。従って、第１画素１０ａのＦＤ１６ａに蓄積された電荷は、基準電圧源３３によりリセットされ、第２画素１０ｂのＦＤ１６ｂに蓄積された電荷は、基準電圧源３３によりリセットされる。

上述したように、第２動作において、撮像装置１は、期間Ｐ１１から期間Ｐ１３において、第１画素１０ａのＦＤ１６ａに蓄積された電荷を読み出して、読み出し直後にＦＤ１６ａに蓄積された電荷をリセットし、リセット直後にＦＤ１６ａに蓄積された電荷を読み出すという一連の動作からなる読み出し動作を行う。また、撮像装置１は、期間Ｐ５に、第１画素１０ａのＦＤ１６ａに蓄積された電荷を読み出すことなくリセットするという第１シャッター動作と、第２画素１０ｂのＦＤ１６ｂに蓄積された電荷を読み出すことなくリセットするという第２シャッター動作とを行う。このように、撮像装置１は、２行の画素のシャッター動作を同時に行うことができる。

連続撮像中の撮像装置において、フレーム間で露光期間を変更する場合には、２行の画素のシャッター動作を同時に行う場合がある。具体的なケースは以下の通りである。例えば、連続撮像中に急に周囲が暗くなったケースを考える。このような場合、例えば、第２フレームにおける露光期間を、その直前の第１フレームにおける露光期間よりも長くしたい場合がある。露光期間は、各画素にシャッター動作を行うタイミングを変更することで調整することができる。例えば、第２フレームにおいてシャッター動作を行うタイミングを、第１フレームにおいてシャッター動作を行うタイミングよりも早くすることにより、第２フレームにおける露光期間を、第１フレームにおける露光期間よりも長くすることができる。このとき、第１フレームにおける、画素アレイの下方に位置する行のシャッター動作と、第２フレームにおける、画素アレイの上方に位置する行のシャッター動作とを、同時に行う場合が生じる。

このため、撮像装置１は、連続撮像中に露光時間を変更できる撮像装置として利用することができる。

なお、上記した形態では、ソース接地アンプ回路の出力をフィードバックすることで、ＦＤ１６ａに発生したリセットノイズを低減させている。しかし図２に示す構成において、ソース接地アンプ回路により画素信号を出力してもよい。具体的には図２において、第１画素１０ａのリセットトランジスタ１２ａをオフし、第２選択トランジスタ１５ａをオンしてフィードバック信号線５１に画素信号を出力するように制御してもよい。この場合、フィードバック信号線５１は信号読み出し用の第２の垂直信号線として機能する。この構成により垂直信号線５３側には低ゲイン（例えば、１倍より小さいゲイン）で画素信号を出力し、フィードバック信号線５１側には高ゲイン（例えば、１倍以上のゲイン）で画素信号を出力することができる。このように２種類のゲインで画素信号を出力することにより、ダイナミックレンジを拡大することができる。

さらに、低ゲインの画素信号と高ゲインの画素信号とを切り替えて垂直信号線に出力するようにしてもよい。具体的な回路構成の一例を図１７に示す。図１７において、信号線５３ａと信号線５３ｂとは、それぞれスイッチＳ５、Ｓ６を介して垂直信号線５３に接続される。ソースフォロア動作により１倍よりも小さいゲインで読み出すためには、スイッチＳ２、Ｓ３、Ｓ５、第１選択トランジスタ１４ａ、第２選択トランジスタ１５ａをオン状態にする。このとき、増幅トランジスタ１３ａと電流源２３とがソースフォロワを形成する。一方、ソース接地アンプ動作により１倍よりも大きなゲインで読み出すためには、スイッチＳ１、Ｓ４、Ｓ６、第１選択トランジスタ１４ａ、第２選択トランジスタ１５ａをオン状態にする。このとき、増幅トランジスタ１３ａと電流源２１とがソース接地反転アンプを形成する。低ゲインで読み出された画素信号は中間照度から画素が飽和する照度までの範囲に適する。高ゲインで読み出された画素信号は暗時から中間照度までの範囲に適する。したがって、これらの２つの画素信号を合成することによりダイナミックレンジを拡大することができる。

（実施の形態２）
図８は、実施の形態２に係る撮像装置１ａを構成する主要な構成要素を示すブロック図である。

図８に示されるように、撮像装置１ａは、実施の形態１に係る撮像装置１と比較して、スイッチＳ４を含まず、実施の形態１に係るスイッチＳ３の替わりに、スイッチＳ３ａを含むところが異なる。スイッチＳ３ａは、第２導電型のトランジスタである第１電流源２１のソースおよびドレインの間に接続される。また、図８には図示されていないが、撮像装置１ａは、さらに、実施の形態１に係る撮像装置１と比較して、スイッチＳ６を含まず、スイッチＳ５の替わりに、変形スイッチを含むところが異なる。変形スイッチは、第２導電型のトランジスタである第２電流源２２のソースおよびドレインの間に接続される。上記以外の撮像装置１ａの構成は、実施の形態１に係る撮像装置１と同じである。

撮像装置１ａにおいて、スイッチＳ３ａが導通状態になると、フィードバック信号線５１に第１電源３１が接続される。そして、第１電流源２１のソースおよびドレイン間の電位差がなくなる。このため、第１電流源２１が電流を流さなくなる。また、スイッチＳ３ａが非導通状態になると、第１電流源２１が電流を流すようになり、第１電流源２１からフィードバック信号線５１に電流が流れる。このように、スイッチＳ３ａは、実施の形態１に係る撮像装置１におけるスイッチＳ３の役割とスイッチＳ４の役割とを兼用することができる。

また、同様に、変形スイッチは、実施の形態１に係る撮像装置１におけるスイッチＳ５の役割とスイッチＳ６の役割とを兼用することができる。

このように、撮像装置１ａは、実施の形態１に係る撮像装置１と同様の動作を行うことができる。

図９に、撮像装置１ａにおける各信号のタイミングチャートを示す。

図９に示されるように、撮像装置１ａにおける各信号は、実施の形態１に係る撮像装置１における各信号と同様に変化する。

上記構成の撮像装置１ａは、実施の形態１に係る撮像装置１よりも少ない素子数で、実施の形態１に係る撮像装置１と同様の動作を行うことができる。従って、撮像装置１ａによると、そのサイズを、実施の形態１に係る撮像装置１のサイズよりも小さくすることができる。

（実施の形態３）
図１０は、実施の形態３に係る撮像装置１ｂを構成する主要な構成要素を示すブロック図である。

図１０に示されるように、撮像装置１ｂは、実施の形態２に係る撮像装置１ａと比較して、第１画素１０ａに、第４トランジスタ１７ａと、第１容量１８ａと、第１容量１９ａとが設けられているところが異なる。また、図１０には図示されていないが、撮像装置１ｂは、さらに、実施の形態２に係る撮像装置１ａと比較して、第２画素１０ｂに、第４トランジスタと、第２容量１８ｂと、第２容量１９ｂと設けられているところが異なる。上記以外の撮像装置１ｂの構成は、実施の形態２に係る撮像装置１ａと同じである。

第１画素１０ａの第４トランジスタ１７ａは、第１導電型のトランジスタであって、リセットトランジスタ１２ａの第１ソースおよび第１ドレインの他方と、増幅トランジスタ１３ａの第２ソースおよび第２ドレインの一方との間に電気的に接続される。

第２画素１０ｂの第４トランジスタは、第１導電型のトランジスタであって、リセットトランジスタ１２ｂの第３ソースおよび第３ドレインの他方と、増幅トランジスタ１３ｂの第４ソースおよび第４ドレインの一方との間に電気的に接続される。

第１容量１８ａは２つの端子を備え、一方の端子は、リセットトランジスタ１２ａの第１ソースおよび第１ドレインの他方に接続される。第１容量１８ａの他方の端子には、固定電圧が供給される。

第１容量１９ａは、リセットトランジスタ１２ａの第１ソースおよび第１ドレインの他方と、リセットトランジスタ１２ａの第１ソースおよび第１ドレインの一方との間の容量である。

第２容量１８ｂは２つの端子を備え、一方の端子は、リセットトランジスタ１２ｂの第３ソースおよび第３ドレインの他方に接続される。第２容量の他方の端子には、固定電圧が供給される。

第２容量１９ｂは、リセットトランジスタ１２ｂの第３ソースおよび第３ドレインの他方と、リセットトランジスタ１２ｂの第３ソースおよび第３ドレインの一方との間に接続される。

図１０において、ＳＥＬ１を設けず、増幅トランジスタ１３ａが垂直信号線５３と接続されていてもよい。

図１１に、撮像装置１ｂにおける各信号のタイミングチャートを示す。

図１１に示されるように、撮像装置１ａにおける各信号は、リセットトランジスタ１２ａの第１ゲートおよびリセットトランジスタ１２ｂの第３ゲートに入力される制御信号であるＲＳＴ、並びに、第１画素１０ａの第４トランジスタ１７ａのゲートおよび第２画素１０ｂの第４トランジスタのゲートに入力される制御信号である制御信号ＦＢを除いて、実施の形態１に係る撮像装置１における各信号と同様に変化する。

制御信号ＲＳＴは、時刻ｔ２から時刻ｔ３の期間Ｐ２において、時刻ｔ２から時刻ｔ２２の期間Ｐ２１の間ＨＩＧＨレベルとなり、その後時刻ｔ２２から時刻ｔ３までの期間Ｐ２２及び期間Ｐ２３の間ＬＯＷレベルとなる。

また、制御信号ＦＢは、期間Ｐ２において、期間Ｐ２１の間ＨＩＧＨレベルとなり、その後時刻ｔ２２から時刻ｔ２３までの期間Ｐ２２の間一旦ＬＯＷレベルとなった後、時刻ｔ２３から時刻ｔ３までの期間Ｐ２３の間ＬＯＷレベルからＨＩＧＨレベルへとテーパ状に信号レベルが上昇する。

上記構成の撮像装置１ｂは、期間Ｐ２において、画素１０において形成されるフィードバックループの帯域が制限されること、第１容量１８ａと第１容量１９ａとで容量分圧が行われること、および第２容量１８ｂと第２容量１８ｂとで容量分圧が行われることにより、画素１０におけるリセットノイズを効果的に抑制することができる。

（実施の形態４）
図１２は、実施の形態４に係る撮像装置１ｃを構成する主要な構成要素を示すブロック図である。

図１２に示されるように、撮像装置１ｃは、実施の形態３に係る撮像装置１ｂと比較して、第２選択トランジスタ１５ａを備えていないところが異なる。また、図１２には図示されていないが、撮像装置１ｃは、さらに、実施の形態３に係る撮像装置１ｂと比較して、第２選択トランジスタ１５ｂを備えていないところが異なる。上記以外の撮像装置１ｃの構成は、実施の形態３に係る撮像装置１ｂと同じである。

撮像装置１ｃでは、第２選択トランジスタ１５ａを利用しなくても、第１選択トランジスタ１４ａを利用して、フィードバック信号線５１に接続される第１画素１０ａの中から、増幅トランジスタ１３ａにアンプ動作させる第１画素１０ａを選択することができる。

また、撮像装置１ｃでは、第２選択トランジスタ１５ａを利用しなくても、第１選択トランジスタ１４ａを利用して、フィードバック信号線５１に接続される第１画素１０ａの中から、増幅トランジスタ１３ａにソースフォロア動作させる第１画素１０ａを選択することができる。

このように、第１選択トランジスタ１４ａは、第２選択トランジスタ１５ａの役割を兼用することができる。

同様に、第１選択トランジスタ１４ｂは、第２選択トランジスタ１５ｂの役割を兼用することができる。

このように、撮像装置１ｃは、実施の形態３に係る撮像装置１ｂと同様の動作を行うことができる。

上記の構成に代えて、実施の形態４は、実施の形態３の第２選択トランジスタ１５ａを備えるが、第１選択トランジスタ１４ａを備えていなくてもよい。実施の形態４は、第１選択トランジスタ１４ａを備えていない構成であっても、実施の形態３に係る撮像装置１ｂと同様の動作を行うことができる。

図１３に、撮像装置１ｃにおける各信号のタイミングチャートを示す。

図１３に示されるように、撮像装置１ｃにおける各信号は、実施の形態３に係る撮像装置１ｂにおける各信号と同様に変化する。

上記構成の撮像装置１ｃは、実施の形態３に係る撮像装置１ｂよりも少ない素子数で、実施の形態３に係る撮像装置１ｂと同様の動作を行うことができる。従って、撮像装置１ｃによると、そのサイズを、実施の形態３に係る撮像装置１ｂのサイズよりも小さくすることができる。

（実施の形態５）
図１４は、実施の形態５に係る撮像装置１ｄを構成する主要な回路構成を示すブロック図である。

撮像装置１ｄは、実施の形態１に係る撮像装置１における第１画素１０ａと第２画素１０ｂとのセットに加えて、さらに、同様のセットである第３画素２１０ａ（後述）と第４画素２１０ｂ（後述）とのセットをもう１組備える。より具体的には、図１４に示されるように、撮像装置１ｄは、実施の形態１に係る撮像装置１から、第３画素２１０ａと、第４画素２１０ｂと、第４電流源２２１と、第５電流源２２２と、第６電流源２２３と、第３電源２３１と、第４電源２３２と、基準電圧源２３３と、スイッチＳ１１と、スイッチＳ１２と、スイッチＳ１３と、スイッチＳ１４と、スイッチＳ１５と、スイッチＳ１６と、フィードバック信号線２５１と、フィードバック信号線２５２と、垂直信号線２５４とが追加されている。また、実施の形態１に係る垂直信号線５３が、垂直信号線２５３に変更されている。また、第２画素１０ｂの接続先の信号線が、垂直信号線５３から、垂直信号線２５４へと変更されている。

第３画素２１０ａは、第１画素１０ａと同様であって、第１画素１０ａと同じ列に位置する。このため、以下では、第３画素２１０ａの構成要素について説明する必要がある場合には、第１画素１０ａの構成要素に振られている符号を用いて説明する。

第４画素２１０ｂは、第２画素１０ｂと同様であって、第２画素１０ｂと同じ列に位置する。このため、以下では、第４画素２１０ｂの構成要素について説明する必要がある場合には、第２画素１０ｂの構成要素に振られている符号を用いて説明する。

実施の形態１において説明した通り、第１画素１０ａと、第２画素１０ｂとは同様である。すなわち、第１画素１０ａと、第２画素１０ｂと、第３画素２１０ａと、第４画素２１０ｂとは同様である。このため、以下では、第１画素１０ａと、第２画素１０ｂと、第３画素２１０ａと、第４画素２１０ｂとを明示的に区別する必要がない場合には、第１画素１０ａと、第２画素１０ｂと、第３画素２１０ａと、第４画素２１０ｂとのことを画素１０と称することもある。

第４電流源２２１と第１電流源２１とは同様である。第５電流源２２２と第２電流源２２とは同様である。第６電流源２２３と第３電流源２３とは同様である。第３電源２３１と第１電源３１とは同様である。第４電源２３２と第２電源３２とは同様である。基準電圧源２３３と基準電圧源３３とは同様である。スイッチＳ１１とスイッチＳ１とは同様である。スイッチＳ１２とスイッチＳ２とは同様である。スイッチＳ１３とスイッチとは同様である。スイッチＳ１４とスイッチとは同様である。スイッチＳ１５とスイッチとは同様である。スイッチＳ１６とスイッチＳ６とは同様である。

フィードバック信号線２５１は、画素アレイにおける列方向に伸びる信号線であって、スイッチＳ１３およびスイッチＳ１４と、第３画素２１０ａの第２選択トランジスタ１５ａとに接続される。

フィードバック信号線２５２は、画素アレイにおける列方向に伸びる信号線であって、スイッチＳ１５およびスイッチＳ１６と、第４画素２１０ｂの第２選択トランジスタ１５ｂとに接続される。

垂直信号線２５３は、画素アレイにおける列方向に伸びる信号線であって、スイッチＳ１およびスイッチＳ２と、第１画素１０ａの第１選択トランジスタ１４ａ、および、第３画素２１０ａの第１選択トランジスタ１４ａとに接続される。

垂直信号線２５４は、画素アレイにおける列方向に伸びる信号線であって、スイッチＳ１１およびスイッチＳ１２と、第２画素１０ｂの第１選択トランジスタ１４ｂ、および、第４画素２１０ｂの第１選択トランジスタ１４ｂとに接続される。

ここで、垂直信号線２５３および第３電流源２３は、接続される画素１０に対して読み出し動作を行う読み出し回路の一部として機能し、垂直信号線２５４および第６電流源２２３は、接続される画素１０に対して読み出し動作を行う読み出し回路の一部として機能する。

図１５は、撮像装置１ｄにおけるタイミングチャートである。

図１５において、期間ＳＩＧ１、期間ＳＩＧ２、期間ＳＩＧ３、期間ＳＩＧ４は、それぞれ、実施の形態１における期間Ｐ１に対応する。期間ＦＢ１、期間ＦＢ２、期間ＦＢ３、期間ＦＢ４は、それぞれ、実施の形態１における期間Ｐ２または期間Ｐ１２に対応する。期間ＲＳＴ１、期間ＲＳＴ２、期間ＲＳＴ３、期間ＲＳＴ４は、それぞれ、実施の形態１における期間Ｐ３に対応する。

図１５に示されるように、撮像装置１ｄは、最初の１周期において、まず、第１画素１０ａに対する読み出し動作と、第２画素１０ｂに対する読み出し動作とを同時に行う。次に、フィードバック信号線５１に接続される任意の第１画素１０ａ、および、フィードバック信号線５２に接続される任意の第２画素１０ｂに対するシャッター動作と、フィードバック信号線２５１に接続される任意の第３画素２１０ａ、および、フィードバック信号線２５２に接続される任意に第４画素２１０ｂに対するシャッター動作とを同時に行う。

また、撮像装置１ｄは、次の１周期において、まず、第３画素２１０ａに対する読み出し動作と、第４画素２１０ｂに対する読み出し動作とを同時に行う。次に、フィードバック信号線２５１に接続される任意の第３画素２１０ａ、および、フィードバック信号線２５２に接続される任意の第４画素２１０ｂに対するシャッター動作と、フィードバック信号線５１に接続される任意の第１画素１０ａ、および、フィードバック信号線５２に接続される任意の第２画素１０ｂに対するシャッター動作とを同時に行う。

その後、撮像装置１ｄは、最初の１周期における動作と次の１周期における動作とを、交互に繰り返し行う。

上述したように、撮像装置１ｄは、１の周期において、異なる行の２つの画素１０に対して読み出し動作を同時に行うことができる。

これにより、撮像装置１ｄは、連続撮像する際の高フレームレート化を実現することができる。

（補足）
以上のように、本出願において開示する技術の例示として、実施の形態１～実施の形態５について説明した。しかしながら、本開示による技術は、これらに限定されず、本開示の趣旨を逸脱しない限り、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。

以下に、本開示における変形例の一例について列記する。

（１）第１の変形例に係る撮像装置は、実施の形態１に係る撮像装置１に対して、第１バイアス回路１２０と同様の構成を有する第３バイアス回路を含んだものとしてもよい。第３バイアス回路はフィードバック信号線５１およびフィードバック信号線５２に接続される。第３バイアス回路は、画素アレイ１００の下方に配置される。

第１の変形例に係る撮像装置では、フィードバック信号線５１に、第１バイアス回路１２０と第３バイアス回路の双方から電流を供給する。また、フィードバック信号線５２に、第１バイアス回路１２０と第３バイアス回路との双方から電流を供給する。このことにより、フィードバック信号線５１に、画素アレイ１００の上方および下方の双方から電流を供給することができる。したがって、図６を用いた説明したフィードバック信号線に生じる電圧降下を小さくすることができる。

（２）第２の変形例に係る撮像装置は、実施の形態１に係る撮像装置１に対して、第２バイアス回路１３０と同様の構成を有する第４バイアス回路を含んだものとしてもよい。第４バイアス回路は垂直信号線５３に接続される。第４バイアス回路は、画素アレイ１００の上方に配置される。

第２の変形例に係る撮像装置では、垂直信号線５３に流れ込む電流を、第２バイアス回路１３０と第４バイアス回路との双方に引き込む。このことにより、垂直信号線５３に流れ込む電流を、画素アレイ１００の上方および下方の双方に引き込むことができる。したがって、垂直信号線５３に生じる電圧降下を小さくすることができる。

なお、第２の変形例に係る撮像装置は、実施の形態１に係る撮像装置１に対して、第３バイアス回路と第４バイアス回路との両方を含んだものとしてもよい。

（３）第３の変形例に係る撮像装置は、互いに異なる行の画素１０に接続されるｋ（ｋは３以上の整数）個の読み出し回路を備えることで、１の周期において、互いに異なる行のｋ個の画素１０に対して読み出し動作を行うことができる構成であってもよい。この構成の場合、１の周期において読み出し動作を行うことができる画素の数をＮ＿ＲＥＡＤ＿ＰＩＸＥＬ、読み出し動作時において、読み出し動作の対象となる画素から電流を引き抜く信号線として機能する垂直信号線の数（すなわち、読み出し回路の数）をＮ＿ＳＦＯＵＴ、読み出し動作時において、読み出し動作の対象となる画素に電流を流し込む信号線として機能するフィードバック信号線の数をＮ＿ＦＢＯＵＴとすると、Ｎ＿ＲＥＡＤ＿ＰＩＸＥＬと、Ｎ＿ＳＦＯＵＴと、Ｎ＿ＦＢＯＵＴとの関係は、以下の（式１）、（式２）を満たす関係となる。

Ｎ＿ＳＦＯＵＴ ＝ Ｎ＿ＦＢＯＵＴ／２ （式１）
Ｎ＿ＲＥＡＤ＿ＰＩＸＥＬ ＝ Ｎ＿ＳＦＯＵＴ （式２）

（４）実施の形態１から実施の形態５において記載されているトランジスタの導電型は、あくまでも一例に過ぎない。実施の形態１から実施の形態５において、増幅トランジスタ１３ａおよび増幅トランジスタ１３ｂと、第３電流源２３中のトランジスタとが同じ導電型であり、増幅トランジスタ１３ａおよび増幅トランジスタ１３ｂと、第１電流源２１および第２電流源２２中のトランジスタとが同じ導電型であればよく、他のトランジスタの導電型は限定されない。例えば、１の画素１０内のトランジスタの導電型は、必ずしも、全て同じ導電型である必要はない。

本開示に係る撮像装置は、画像を撮像する装置に広く利用可能である。

１、１ａ、１ｂ、１ｃ、１ｄ、１０００ 撮像装置
１０ 画素
１０ａ 第１画素
１０ｂ 第２画素
１１ 光電変換部
１１ａ 第１光電変換部
１１ｂ 第２光電変換部
１２ａ、１２ｂ リセットトランジスタ
１３ａ、１３ｂ 増幅トランジスタ
１４ａ、１４ｂ 第１選択トランジスタ
１５ａ、１５ｂ 第２選択トランジスタ
１６、１６ａ、１６ｂ ＦＤ
１７ａ 第４トランジスタ
１８ａ、１９ａ 第１容量
２１ 第１電流源
２２ 第２電流源
２３ 第３電流源
３１ 第１電源
３２ 第２電源
３３、２３３ 基準電圧源
５１ フィードバック信号線
５２ フィードバック信号線
５３ 垂直信号線
１００ 画素アレイ
１１０ 行走査回路
１２０、１１２０ 第１バイアス回路
１３０、１１３０ 第２バイアス回路
２１０ａ 第３画素
２１０ｂ 第４画素
２２１ 第４電流源
２２２ 第５電流源
２２３ 第６電流源
２３１ 第３電源
２３２ 第４電源
２５１ フィードバック信号線
２５２ フィードバック信号線
２５３ 垂直信号線
２５４ 垂直信号線

Claims (13)

1. 入射光を電荷に変換する光電変換部、ソースおよびドレインの一方が前記光電変換部に接続される第１トランジスタ、および、ゲートが前記光電変換部に接続されソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの他方に接続される第２トランジスタをそれぞれが含み、行列状に配置された複数の画素のうち同じ列に位置する複数の第１画素および複数の第２画素と、
   前記複数の第１画素の前記第２トランジスタのソースおよびドレインの前記一方に接続される第１電流源と、
   前記複数の第２画素の前記第２トランジスタのソースおよびドレインの前記一方に接続される第２電流源と、
   前記複数の第１画素および前記複数の第２画素の、前記第２トランジスタのソースおよびドレインの他方に接続される信号線と、
   前記信号線に接続される第３電流源と、
   を備える、撮像装置。
2. 前記複数の第１画素の前記第２トランジスタのソースおよびドレインの前記一方に接続される第１電源と、
   前記複数の第２画素の前記第２トランジスタのソースおよびドレインの前記一方に接続される第２電源と、
   をさらに備える、請求項１に記載の撮像装置。
3. 前記第１電流源および前記第１電源のいずれか一方を選択的に前記複数の第１画素の前記第２トランジスタのソースおよびドレインの前記一方に電気的に接続させる第１切替回路と、
   前記第２電流源および前記第２電源のいずれか一方を選択的に前記複数の第２画素の前記第２トランジスタのソースおよびドレインの前記一方に電気的に接続させる第２切替回路と、
   をさらに備える、請求項２に記載の撮像装置。
4. 前記信号線に接続される基準電圧源をさらに備える、請求項１に記載の撮像装置。
5. 前記第３電流源および前記基準電圧源のいずれか一方を選択的に前記信号線に電気的に接続させる第３切替回路をさらに備える、請求項４に記載の撮像装置。
6. 前記第１電流源は、第１電流源トランジスタを含み、
   前記第２電流源は、第２電流源トランジスタを含み、
   前記第３電流源は、第３電流源トランジスタを含み、
   前記第２トランジスタおよび前記第３電流源トランジスタは、第１導電型であり、
   前記第１電流源トランジスタおよび前記第２電流源トランジスタは、前記第１導電型とは異なる第２導電型である、請求項１から請求項５のいずれか１項に記載の撮像装置。
7. 前記第１電流源は、第１電流源トランジスタと、前記第１電流源トランジスタのソースおよびドレインの間に接続された第１スイッチと、を含み、
   前記第２電流源は、第２電流源トランジスタと、前記第２電流源トランジスタのソースおよびドレインの間に接続された第２スイッチと、を含む、請求項１に記載の撮像装置。
8. 前記信号線に接続される基準電圧源をさらに備える、
   請求項１から請求項３のいずれか１項に記載の撮像装置。
9. 前記複数の第１画素および前記複数の第２画素は、前記第２トランジスタのソースおよびドレインの前記他方と、前記信号線と、の間に接続される第３トランジスタをさらに備える、
   請求項１から請求項８のいずれか１項に記載の撮像装置。
10. 前記複数の第１画素および前記複数の第２画素は、前記第１トランジスタのソースおよびドレインの前記他方と、前記第２トランジスタのソースおよびドレインの前記一方と、の間に接続される第４トランジスタを備える、
    請求項１から請求項９のいずれか１項に記載の撮像装置。
11. 前記複数の第１画素および前記複数の第２画素は、前記電荷の量に対応する信号を前記信号線に出力する、請求項１から１０のいずれか１項に記載の撮像装置。
12. 前記複数の第１画素および前記複数の第２画素は、前記複数の画素が配置された第１領域内に位置し、
    前記第１電流源および前記第２電流源は、平面視において前記第１領域を取り囲む第２領域内に位置する、請求項１から請求項１１のいずれか１項に記載の撮像装置。
13. 前記複数の第１画素および前記複数の第２画素は、第１の基板上に位置し、
    前記第１電流源および前記第２電流源は、前記第１の基板とは異なる第２の基板上に位置する、請求項１から請求項１１のいずれか１項に記載の撮像装置。

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