JP7317332B2 - 送信装置および送受信システム - Google Patents

Description

本発明は、送信装置および送受信システムに関するものである。

差動信号線を介して互いに接続された送信装置および受信装置を備える送受信システムにおいて、受信装置の信号入力部は、送信装置から送出された差動信号を入力し、クロックが指示するタイミングで差動信号をサンプリングすることでデータを生成する。このような送受信システムにより高速差動伝送をする際に、差動信号が減衰したり反射したりすることにより、受信装置の信号入力部における差動信号サンプリングのマージンが小さくなる。

受信装置の信号入力部における差動信号サンプリングの際のオフセットを調整することにより、差動信号サンプリングのマージンを大きくすることができる。オフセットは、入力された差動信号が論理値１および論理値０の何れであるかを判定（デジタル値判定）する際の閾値のずれである。オフセットは、回路を構成する各デバイスの特性ばらつきによって生じるが、信号入力部の回路の工夫により調整され得る。オフセットは０に近いほど好ましい。

特許文献１に開示された発明では、受信装置の入力端において差動信号線を構成する１対の信号線を互いに短絡させた状態として、差動信号サンプリングで得られたデータに基づいてオフセットを検出し、その検出結果に基づいてオフセットを調整する。

特許文献２に開示された発明では、受信装置においてオフセット調整を開始する旨の信号が受信装置から送信装置へ送られた後に、送信装置から受信装置へ差動０Ｖの差動信号が送られる。そして、この差動０Ｖの差動信号を入力した受信装置において、差動信号サンプリングで得られたデータに基づいてオフセットを検出し、その検出結果に基づいてオフセットを調整する。

特許第５３４９８４２号公報 特開２０１６－１６３２４７号公報

しかし、特許文献１に開示された発明では、受信装置の入力端において差動信号線を短絡させるためにスイッチが必要であることから、その入力端の負荷容量が大きくなって、高速差動伝送に悪影響が生じる。また、オフセットを検出する回路等が必要であることから、受信装置の回路面積および消費電力が大きい。さらに、受信装置の入力端においてスイッチを閉じて差動信号線を短絡させた状態のときに、送信装置から信号が送出されていると、その信号が受信装置にとってノイズとなる場合がある。

特許文献２に開示された発明は、特許文献１に開示された発明が有する上記問題点を解消し得る。しかし、特許文献２に開示された発明では、受信装置においてオフセット調整を開始する旨の信号が受信装置から送信装置へ送られた後に、送信装置の状態が変化して受信装置に入力される差動信号のコモン電圧が変動する場合があり、さらに、そのコモン電圧の変動のときに差動信号が差動０Ｖでなくなる場合がある。このような場合、受信装置において、差動０Ｖでない差動信号のサンプリング結果に基づいてオフセット調整が行われることになって、正確なオフセット調整ができない場合がある。

送信装置の状態として、通常のデータを差動信号として出力している通常データ送信状態の他、電力未供給状態およびアイドル状態があり、また、送信装置によってはパワーダウン状態もある。電力未供給状態は、送信装置に電力が供給されていない状態である。アイドル状態は、送信装置に電力が供給されている状態であって、差動０Ｖの差動信号を出力している状態である。差動０Ｖは、能動的に或る電位に固定して作られる場合の他、ハイインピーダンス出力にしてリークにより受動的に或る電位に固定して作られる場合もある。パワーダウン状態は、送信装置に電力が供給されている状態であって、アイドル状態より消費電力が少ない状態である。

例えば、送信装置において電力未供給状態からパワーダウン状態またはアイドル状態に変化する際に、その送信装置に含まれる各構成部品に電力供給が開始されるタイミングが互いに異なっていると、コモン電圧が変動する場合がある。また、送信装置がパワーダウン状態からアイドル状態に変化する際にも、その送信装置に含まれる各構成部品が低消費電力状態から通常の消費電力状態に遷移するタイミングが互いに異なっていると、コモン電圧が変動する場合がある。このようなコモン電圧の変動のときに差動信号が差動０Ｖでなくなる場合がある。

送信装置が何れの状態であるかについて受信装置が把握することができない場合が多い。例えば、送信装置から受信装置へ画像データを伝送する送受信システムでは、送信装置から受信装置への一方向に大容量の画像データを高速に伝送することが最重要視され、送信装置の状態を受信装置へ送る為のサブチャンネルが設けられていない場合が多い。この場合、受信装置は、送信装置の状態および状態変化を把握することができず、コモン電圧変動を予測することも把握することができない。したがって、受信装置は、差動信号が差動０Ｖでなくてもオフセット調整を行って、正確なオフセット調整ができない場合がある。

本発明は、上記問題点を解消する為になされたものであり、状態が変化しても受信装置において正確なオフセット調整が可能な送信装置、ならびに、このような送信装置および受信装置を備える送受信システムを提供することを目的とする。

本発明の送信装置は、第１態様として、差動信号線に接続される１対の出力端から差動信号を送出する信号出力部を備え、１対の出力端のコモン電圧が、電力未供給状態およびアイドル状態に亘って一定である。また、１対の出力端のコモン電圧が、電力未供給状態，パワーダウン状態およびアイドル状態に亘って一定であるのが好適である。

本発明の送信装置は、第２態様として、差動信号線に接続される１対の出力端から差動信号を送出する信号出力部を備え、信号出力部が電流モードドライバを含み、１対の出力端のコモン電圧が、電力未供給状態およびパワーダウン状態に亘って一定である。

本発明の送信装置は、第３態様として、差動信号線に接続される１対の出力端から差動信号を送出する信号出力部を備え、信号出力部が電圧モードドライバを含み、１対の出力端のコモン電圧が、パワーダウン状態およびアイドル状態に亘って一定である。

本発明の送信装置は、差動信号線を介して接続された受信装置において差動信号サンプリングの際のオフセットを調整する為の差動信号の送出を要求する要求信号を入力する要求入力部を更に備え、信号出力部が、要求入力部が入力した要求信号に基づいて差動０Ｖの差動信号を受信装置へ送出するのが好適である。

本発明の送受信システムは、上記の本発明の送信装置と、差動信号線を介して送信装置と接続された受信装置と、を備える。受信装置は、(1) 送信装置から差動信号線へ送出された差動信号を入力し、クロックが指示するタイミングで差動信号をサンプリングすることでデータを生成するとともに、その差動信号サンプリングの際のオフセットが調整可能である信号入力部と、(2) 送信装置から送出された差動０Ｖの差動信号を信号入力部が入力したときに、信号入力部から出力されるデータに基づいてオフセットを調整する調整部と、を備える。

或いは、本発明の送受信システムは、上記の本発明の第３態様の送信装置と、差動信号線を介して送信装置と接続された受信装置と、を備える。受信装置は、(1) 送信装置から差動信号線へ送出された差動信号を入力し、クロックが指示するタイミングで差動信号をサンプリングすることでデータを生成するとともに、その差動信号サンプリングの際のオフセットが調整可能である信号入力部と、(2) オフセットを調整する為の差動信号の送出を送信装置に対して要求する要求信号を送信装置へ送出する要求出力部と、(3) 要求出力部が要求信号を送出した後に送信装置から送出された差動０Ｖの差動信号を信号入力部が入力したときに、信号入力部から出力されるデータに基づいてオフセットを調整する調整部と、を備える。

本発明の送受信システムにおいて、受信装置の調整部は、送信装置から送出される差動０Ｖの差動信号を信号入力部が入力したときに、信号入力部における差動信号サンプリングにより論理値１および論理値０の各データが互いに等しい頻度で出力されるようにオフセットを調整するのが好適である。

本発明の送受信システムにおいて、受信装置から送信装置へ要求信号を伝送する信号線として、送信装置の側で抵抗器を介して第１基準電位端に接続され受信装置の側でスイッチを介して第２基準電位端に接続された信号線を備え、受信装置においてスイッチの開閉状態に基づいて要求信号を送信するのが好適である。また、受信装置から送信装置へ要求信号を伝送する信号線として、送信装置から受信装置へ差動信号を伝送する差動信号線の間隔を空ける際に生じる余り線を用いるのも好適である。

本発明によれば、送信装置の状態が変化しても受信装置において正確なオフセット調整が可能である。

図１は、送受信システム１の構成を示す図である。 図２は、受信装置２０のオフセット調整可能なサンプラ２１２の回路例を示す図である。 図３は、送信装置１０の信号出力部１１の第１回路例を示す図である。 図４は、送信装置１０の信号出力部１１の第２回路例を示す図である。 図５は、送信装置１０の信号出力部１１の第３回路例を示す図である。 図６は、送信装置１０の信号出力部１１の第４回路例を示す図である。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

図１は、送受信システム１の構成を示す図である。送受信システム１は、差動信号線３０および信号線４０を介して互いに接続された送信装置１０および受信装置２０を備え、送信装置１０から送出された差動信号を受信装置２０により受信する。

送信装置１０は、信号出力部１１、要求入力部１２および抵抗器１３を備える。要求入力部１２は、受信装置２０から信号線４０を介して送られてきた要求信号を入力する。抵抗器１３は、要求入力部１２の入力端（すなわち、信号線４０）と第１基準電位端との間に設けられている。第１基準電位端には電源電位Ｖddが与えられる。信号出力部１１は、差動信号線３０に接続される１対の出力端Ｐ₁₁₁，Ｐ₁₁₂から差動信号を受信装置２０へ送出する。

信号出力部１１は、要求入力部１２が入力した要求信号に基づいて、出力端Ｐ₁₁₁，Ｐ₁₁₂から差動０Ｖの差動信号を受信装置２０へ送出することができる。また、信号出力部１１は、状態によっては、要求信号に基づくことなく、出力端Ｐ₁₁₁，Ｐ₁₁₂から差動０Ｖの差動信号を受信装置２０へ送出することができる。信号出力部１１の詳細については後述する。

受信装置２０は、信号入力部２１、要求出力部２２、スイッチ２３および調整部２４を備える。信号入力部２１は、送信装置１０の信号出力部１１から差動信号線３０を介して送られてきた差動信号を入力し、クロックが指示するタイミングで差動信号をサンプリングすることでデジタルデータを生成する。また、信号入力部２１における差動信号サンプリングの際のオフセットは調整可能である。

信号入力部２１は、アンプ２１１およびサンプラ２１２を含む。アンプ２１１は、差動信号線３０を経て到達した差動信号を増幅して出力する。サンプラ２１２は、アンプ２１１により増幅された差動信号Ｖsp，Ｖsnをクロックに基づいてサンプリングすることでデータＶsop，Ｖsonを生成する。アンプ２１１およびサンプラ２１２の何れがオフセット調整可能であってもよい。

Ｖsop，Ｖsonは互いに相補的な値をとるデジタルデータであり、一方が論理値１であるとき他方は論理値０である。クロックは、送信装置１０からデータとは別に送られて来たものであってもよいし、送信装置１０から送られて来た信号がデータにクロック情報を埋め込んだ信号である場合に該信号に基づいて受信装置２０において復元したクロックであってもよい。

要求出力部２２は、信号線４０を介して要求信号を送信装置１０へ送る。この要求信号は、信号入力部２１における差動信号サンプリングの際のオフセットを調整する為の差動信号の送出を送信装置１０に対して要求する信号である。スイッチ２３は、信号線４０と第２基準電位端との間に設けられている。第２基準電位端には接地電位Ｖssが与えられる。

スイッチ２３が閉じているときには信号線４０の電位は第２基準電位（接地電位Ｖss）となる。スイッチ２３が開いているときには信号線４０の電位は第１基準電位（電源電位Ｖdd）となる。すなわち、要求出力部２２は、スイッチ２３の開閉状態に基づいて要求信号を送信装置１０へ送ることができる。スイッチ２３は例えばＭＯＳトランジスタにより構成され、その場合、ゲート電圧の大きさによってスイッチ２３の開閉状態が設定される。

このような信号線４０、抵抗器１３およびスイッチ２３を含む構成は、ホットプラグ検出（HotPlug Detect）機能を実現する構成と同等である。すなわち、送信装置１０と受信装置２０との間でケーブル／コネクタが外れているときや、受信装置２０がパワーダウンしているときには、信号線４０の電位が第１基準電位（電源電位Ｖdd）となる。送信装置１０と受信装置２０との間でケーブル／コネクタが接続されていて、受信装置２０が動作可能であるときには、信号線４０の電位が第２基準電位（接地電位Ｖss）となる。送信装置１０は、信号線４０の電位レベルを検知することで、受信装置２０が信号を受信し得る状態であるか否かを把握することができる。送信装置１０は、受信装置２０が受信可能状態であることを確認した上で受信装置２０へ信号を送信することができる。

調整部２４は、要求出力部２２から送信装置１０へ送出された要求信号に基づいて送信装置１０の信号出力部１１から送られて来た差動０Ｖの差動信号を信号入力部２１が入力したときに、信号入力部２１から出力されるデータに基づいて、信号入力部２１における差動信号サンプリングの際のオフセットを調整する。好適には、調整部２４は、信号入力部２１における差動信号サンプリングにより論理値１および論理値０の各データが互いに等しい頻度で出力されるようにオフセットを調整する。

調整部２４は、カウンタ２４１および制御回路２４２を含む。カウンタ２４１は、信号入力部２１から出力されるデータを入力するとともに、クロックをも入力して、一定期間に亘って、その出力データが論理値１である事象を計数し、また、出力データが論理値０である事象を計数する。或いは、カウンタ２４１は、一定期間に亘って、出力データが論理値１である場合に計数値を１増し、出力データが論理値０である場合に計数値を１減することで、出力データが論理値１である事象の数と論理値０である事象の数との差を求める。

制御回路２４２は、カウンタ２４１による計数結果を入力するともに、クロックをも入力して、デジタル値cntlに応じた計数結果に基づいて、信号入力部２１における差動信号サンプリングにより論理値１および論理値０の各データが互いに等しい頻度で出力されるようにデジタル値cntlを決定する。制御回路２４２は、デジタル値cntlを信号入力部２１へ出力する。信号入力部２１は、このデジタル値cntlに応じてオフセットを調整する。

差動信号線３０は、送信装置１０の信号出力部１１から送出された差動信号を、受信装置２０の信号入力部２１へ伝送する。差動信号線３０を構成する１対の信号線の間には抵抗器３３が設けられている。

送信装置１０と受信装置２０との間がＡＣ結合される場合には、差動信号線３０を構成する１対の信号線それぞれにコンデンサ３１，３２が挿入される。ＡＣ結合の場合には、送信装置１０は、差動信号線３０を構成する１対の信号線それぞれに一定電圧値を出力することで、受信装置２０の信号入力部２１へ到達する差動信号を差動０Ｖとすることができる。

送信装置１０と受信装置２０との間がＤＣ結合される場合には、コンデンサ３１，３２は不要である。ＤＣ結合の場合には、送信装置１０は、差動信号線３０を構成する１対の信号線それぞれに互いに同じ電圧値を出力することで、受信装置２０の信号入力部２１へ到達する差動信号を差動０Ｖとすることができる。

信号線４０は、受信装置２０の要求出力部２２から送信装置１０の要求入力部１２へ要求信号を伝送する。この信号線４０が伝送する要求信号は高速でなくてよいので、信号線４０として低速で安価な線を用いることができる。また、送信装置１０と受信装置２０との間でフラットケーブルのような信号間干渉が大きくケーブル品質が悪いものを使用する場合は、差動信号線３０の間隔を空ける際に生じる余り線を信号線４０として用いることもできる。

次に、オフセット調整可能なサンプラ２１２の回路例について説明する。図２は、受信装置２０のオフセット調整可能なサンプラ２１２の回路例を示す図である。サンプラ２１２は、ＮＭＯＳトランジスタ５０～５９、抵抗器６０，６１、電流源６２～６５およびＮＡＮＤ回路６６，６７を備える。また、サンプラ２１２は、アンプ２１１から出力される信号Ｖspを入力する第１入力端Ｐ_１１、アンプ２１１から出力される信号Ｖsnを入力する第２入力端Ｐ_１２、データＶsopを出力する第１出力端Ｐ_２１、データＶsonを出力する第２出力端Ｐ_２２、クロックを入力するクロック入力端Ｐ_３、制御回路２４２から出力されるデジタル値cntlを入力するデジタル値入力端Ｐ_４、第１内部ノードＮ_１、第２内部ノードＮ_２、第３内部ノードＮ_３、第４内部ノードＮ_４、第５内部ノードＮ_５、第６内部ノードＮ_６、第７内部ノードＮ_７、第８内部ノードＮ_８を有する。

ＮＭＯＳトランジスタ５０のドレインは電源電位Ｖddが与えられ、ＮＭＯＳトランジスタ５０のソースは第８内部ノードＮ_８に接続され、ＮＭＯＳトランジスタ５０のゲートは第７内部ノードＮ_７に接続されている。ＮＭＯＳトランジスタ５１のドレインは電源電位Ｖddが与えられ、ＮＭＯＳトランジスタ５１のソースは第７内部ノードＮ_７に接続され、ＮＭＯＳトランジスタ５１のゲートは第８内部ノードＮ_８に接続されている。

ＮＭＯＳトランジスタ５２のドレインは第８内部ノードＮ_８に接続され、ＮＭＯＳトランジスタ５２のソースは第１内部ノードＮ_１に接続され、ＮＭＯＳトランジスタ５２のゲートは第７内部ノードＮ_７に接続されている。ＮＭＯＳトランジスタ５３のドレインは第７内部ノードＮ_７に接続され、ＮＭＯＳトランジスタ５３のソースは第２内部ノードＮ_２に接続され、ＮＭＯＳトランジスタ５３のゲートは第８内部ノードＮ_８に接続されている。

ＮＭＯＳトランジスタ５４のドレインは第１内部ノードＮ_１に接続され、ＮＭＯＳトランジスタ５４のソースは第３内部ノードＮ_３に接続され、ＮＭＯＳトランジスタ５４のゲートは第１入力端Ｐ_１１に接続されている。ＮＭＯＳトランジスタ５５のドレインは第２内部ノードＮ_２に接続され、ＮＭＯＳトランジスタ５５のソースは第３内部ノードＮ_３に接続され、ＮＭＯＳトランジスタ５５のゲートは第２入力端Ｐ_１２に接続されている。

ＮＭＯＳトランジスタ５６のドレインは第１内部ノードＮ_１に接続され、ＮＭＯＳトランジスタ５６のソースは第４内部ノードＮ_４に接続され、ＮＭＯＳトランジスタ５６のゲートは第５内部ノードＮ_５に接続されている。ＮＭＯＳトランジスタ５７のドレインは第２内部ノードＮ_２に接続され、ＮＭＯＳトランジスタ５７のソースは第４内部ノードＮ_４に接続され、ＮＭＯＳトランジスタ５７のゲートは第６内部ノードＮ_６に接続されている。

ＮＭＯＳトランジスタ５８のドレインは第３内部ノードＮ_３に接続され、ＮＭＯＳトランジスタ５８のソースは接地電位Ｖssが与えられ、ＮＭＯＳトランジスタ５８のゲートはクロック入力端Ｐ_３に接続されている。ＮＭＯＳトランジスタ５９のドレインは第４内部ノードＮ_４に接続され、ＮＭＯＳトランジスタ５９のソースは接地電位Ｖssが与えられ、ＮＭＯＳトランジスタ５９のゲートはクロック入力端Ｐ_３に接続されている。

抵抗器６０は、電源電位端と第５内部ノードＮ_５との間に設けられている。抵抗器６１は、電源電位端と第６内部ノードＮ_６との間に設けられている。電流源６２，６３は、第５内部ノードＮ_５と接地電位端との間に並列的に設けられている。電流源６４，６５は、第６内部ノードＮ_６と接地電位端との間に並列的に設けられている。電流源６３，６４は、一定電流を流す。電流源６２，６５は、デジタル値入力端Ｐ_４に入力されるデジタル値cntlに応じた量の電流を流す。

ＮＡＮＤ回路６６の一方の入力端子は第７内部ノードＮ_７に接続され、ＮＡＮＤ回路６６の他方の入力端子は第１出力端Ｐ_２１に接続され、ＮＡＮＤ回路６６の出力端子は第２出力端Ｐ_２２に接続されている。ＮＡＮＤ回路６７の一方の入力端子は第８内部ノードＮ_８に接続され、ＮＡＮＤ回路６７の他方の入力端子は第２出力端Ｐ_２２に接続され、ＮＡＮＤ回路６７の出力端子は第１出力端Ｐ_２１に接続されている。

このように構成されるサンプラ２１２では、デジタル値入力端Ｐ_４に入力されるデジタル値cntlに応じた電流を電流源６２，６５が流すことにより、第５内部ノードＮ_５の電位Ｖonおよび第６内部ノードＮ_６の電位Ｖopそれぞれもデジタル値cntlに応じたものとなる。第５内部ノードＮ_５の電位ＶonがＮＭＯＳトランジスタ５６のゲートに与えられる。第６内部ノードＮ_６の電位ＶopがＮＭＯＳトランジスタ５７のゲートに与えられる。

クロック入力端Ｐ_３に入力されるクロックの立上りエッジのタイミングで、入力端Ｐ_１１，Ｐ_１２に入力される差動信号Ｖsp，Ｖsnがサンプリングされて、出力端Ｐ_２１，Ｐ_２２からデータＶsop，Ｖsonが出力される。このサンプリングの際に、Ｖop，Ｖonの電位差によって、Ｖsp，Ｖsnの電位差に偏りが生じる。この偏りの量はオフセットと比例する。したがって、デジタル値cntlによってＶop，Ｖonの電位差を調整することで、オフセットを調整することができる。

次に、送受信システム１の動作例について説明する。受信装置２０がパワーオンまたはウェイクアップされると、要求出力部２２は、スイッチ２３をオフ状態として、信号線４０の電位を第１基準電位（電源電位Ｖdd）とすることで、要求信号を送信装置１０へ送る。送信装置１０の要求入力部１２は、信号線４０の電位が第１基準電位（電源電位Ｖdd）となったことを検知して、受信装置２０から要求信号が送られて来たことを把握する。そして、送信装置１０の信号出力部１１は、差動０Ｖの差動信号を受信装置２０へ送出する。或いは、送信装置１０の状態によっては、信号出力部１１は、要求信号に基づくことなく、差動０Ｖの差動信号を受信装置２０へ送出する。

差動０Ｖの差動信号を受信した受信装置２０の信号入力部２１は、クロックが指示するタイミングで差動信号をサンプリングすることでデータＶsop，Ｖsonを生成する。このとき、信号入力部２１がサンプリングする差動信号は、差動０Ｖであるが、ランダムなノイズが重畳されたものとなっている。したがって、オフセットが理想値０であれば、データＶsop，Ｖsonが論理値０および論理値１それぞれになる頻度が互いに等しい。そこで、調整部２４は、信号入力部２１から出力される論理値１および論理値０の各データが互いに等しい頻度で出力されるように、信号入力部２１に与えるデジタル値cntlを設定することで、信号入力部２１におけるオフセットを最適に調整する。

オフセット調整が終了すると、調整部２４は、最適調整時のデジタル値cntlを記憶し、その記憶したデジタル値cntlを以降も信号入力部２１に与える。また、要求出力部２２は、スイッチ２３をオン状態として、信号線４０の電位を第２基準電位（接地電位Ｖss）とすることで、オフセット調整が終了した旨を送信装置１０へ通知する。この通知を受けた送信装置１０の信号出力部１１は、これ以降、通常データを差動信号として受信装置２０へ送出することができる。

このように、送受信システム１では、送信装置１０の信号出力部１１から受信装置２０の信号入力部２１へ差動０Ｖの差動信号が送られ、この差動０Ｖの差動信号を入力した信号入力部２１のオフセットが調整部２４により調整される。このとき、アンプ２１１およびサンプラ２１２を含む信号入力部２１の全体のオフセットが調整される。

受信装置２０は、調整部２４をデジタル回路で構成することができるので、特許文献１に開示された発明の構成と比べて回路面積および消費電力を低減することができる。また、特許文献１に開示された発明では受信装置の入力端において差動信号線を短絡させるためのスイッチが必要であるのに対して、受信装置２０は、このようなスイッチが不要であることから、入力端の負荷容量の増加を招くことなく、オフセット調整により高速差動伝送が可能である。

また、受信装置２０の要求出力部２２から送信装置１０の要求入力部１２へ要求信号を伝送する信号線４０をホットプラグ検出用の信号線と共用するので、送信装置１０と受信装置２０との間で新たな信号線を追加する必要はなく、また、要求信号を送受信するための回路の追加は必要ないか又は僅かな規模で済む。

次に、送信装置１０の信号出力部１１について詳細に説明する。信号出力部１１は、差動信号線３０に接続される１対の出力端Ｐ₁₁₁，Ｐ₁₁₂から差動信号を送出する。その１対の出力端Ｐ₁₁₁，Ｐ₁₁₂のコモン電圧は、電力未供給状態およびアイドル状態に亘って一定である。また、送信装置１０がパワーダウン状態にもなり得る場合には、１対の出力端Ｐ₁₁₁，Ｐ₁₁₂のコモン電圧は、電力未供給状態，パワーダウン状態およびアイドル状態に亘って一定である。この場合、送信装置１０の電力未供給状態から（パワーダウン状態を経て）アイドル状態に至るまでの期間に、受信装置２０におけるオフセット調整を行うことができる。その期間においては、受信装置２０に入力される差動信号のコモン電圧が変動せず、その差動信号が差動０Ｖで安定しているので、受信装置２０において正確なオフセット調整をすることが可能である。

或いは、信号出力部１１が電流モードドライバを含む構成である場合には、１対の出力端Ｐ₁₁₁，Ｐ₁₁₂のコモン電圧は、少なくとも電力未供給状態およびパワーダウン状態に亘って一定であればよい。この場合、送信装置１０の電力未供給状態からパワーダウン状態に至るまでの期間に、受信装置２０におけるオフセット調整が行われて終了すればよい。その期間においては、受信装置２０に入力される差動信号のコモン電圧が変動せず、その差動信号が差動０Ｖで安定しているので、受信装置２０において正確なオフセット調整をすることが可能である。

また、或いは、信号出力部１１が電圧モードドライバを含む構成である場合には、１対の出力端Ｐ₁₁₁，Ｐ₁₁₂のコモン電圧は、少なくともパワーダウン状態およびアイドル状態に亘って一定であればよい。この場合、送信装置１０のパワーダウン状態からアイドル状態に至るまでの期間に、受信装置２０におけるオフセット調整が開始されて終了すればよい。その期間においては、受信装置２０に入力される差動信号のコモン電圧が変動せず、その差動信号が差動０Ｖで安定しているので、受信装置２０において正確なオフセット調整をすることが可能である。

なお、上記の何れの場合においても、信号出力部１１のアイドル状態でのコモン電圧は、通常データ送信状態でのコモン電圧と同じ値または近い値であるのが好ましいが、異なっていてもよい。特に、信号出力部１１が電圧モードドライバを含む場合には、アイドル状態でのコモン電圧は、通常データ送信状態でのコモン電圧と同じ値であるのが好ましい。

図３は、送信装置１０の信号出力部１１の第１回路例を示す図である。この図に示される第１回路例の信号出力部１１Ａは、電流モードドライバであるＣＭＬ（Current Mode Logic）構成を含む。信号出力部１１Ａは、定電流源１１０、ＮＭＯＳトランジスタ１１１，１１２、抵抗器１２１～１２４およびスイッチ１３１～１３３を備える。

定電流源１１０は、ＮＭＯＳトランジスタ１１１，１１２それぞれのソースと接地電位供給端との間に設けられている。抵抗器１２１の一端は、出力端Ｐ₁₁₁に接続され、また、ＮＭＯＳトランジスタ１１１のドレインに接続されている。抵抗器１２１の他端は、抵抗器１２３を介して接地電位供給端に接続され、また、スイッチ１３１およびスイッチ１３３を介して電源１００と接続されている。抵抗器１２２の一端は、出力端Ｐ₁₁₂に接続され、また、ＮＭＯＳトランジスタ１１２のドレインに接続されている。抵抗器１２２の他端は、抵抗器１２４を介して接地電位供給端に接続され、また、スイッチ１３２およびスイッチ１３３を介して電源１００と接続されている。スイッチ１３３は、電源１００からの電源電位および接地電位のうちの何れか一方の電位を選択し、その選択した電位を、スイッチ１３１，１３２を介して抵抗器１２１，１２２に与えることができる。ＮＭＯＳトランジスタ１１１，１１２の各ゲートは、送信すべき信号に応じた電圧値が与えられる。

この第１回路例の信号出力部１１Ａでは、電力未供給状態のとき、スイッチ１３３の作用により信号出力部１１Ａに電力が供給されないので、スイッチ１３１，１３２の状態に拘わらず、１対の出力端Ｐ₁₁₁，Ｐ₁₁₂の電位は何れも接地電位（Ｌ（ロー）レベル）となる。

パワーダウン状態のとき、スイッチ１３３の作用により信号出力部１１Ａに電力が供給されるものの、定電流源１１０がオフ状態であり、スイッチ１３１，１３２がオフ状態である。これにより、高抵抗の抵抗器１２３，１２４のプルダウン作用により、１対の出力端Ｐ₁₁₁，Ｐ₁₁₂の電位は何れも接地電位（Ｌレベル）となる。

アイドル状態のとき、スイッチ１３３の作用により信号出力部１１Ａに電力が供給され、定電流源１１０がオン状態であり、スイッチ１３１，１３２がオフ状態である。これにより、高抵抗の抵抗器１２３，１２４のプルダウン作用により、１対の出力端Ｐ₁₁₁，Ｐ₁₁₂の電位は何れも接地電位（Ｌレベル）となる。

図４は、送信装置１０の信号出力部１１の第２回路例を示す図である。この図に示される第２回路例の信号出力部１１Ｂは、電流モードドライバであるＣＭＬ構成を含む。信号出力部１１Ｂは、定電流源１１０、ＮＭＯＳトランジスタ１１１，１１２および抵抗器１２１，１２２を備える。

定電流源１１０は、ＮＭＯＳトランジスタ１１１，１１２それぞれのソースと接地電位供給端との間に設けられている。抵抗器１２１の一端は、出力端Ｐ₁₁₁に接続され、また、ＮＭＯＳトランジスタ１１１のドレインに接続されている。抵抗器１２１の他端は、電源１０１と接続されている。抵抗器１２２の一端は、出力端Ｐ₁₁₂に接続され、また、ＮＭＯＳトランジスタ１１２のドレインに接続されている。抵抗器１２２の他端は、電源１０１と接続されている。ＮＭＯＳトランジスタ１１１，１１２の各ゲートは、送信すべき信号に応じた電圧値が与えられる。電源１０１は、抵抗器１２１，１２２に接地電位（Ｈレベル）を与え、定電流源１１０にマイナスの電源電位（Ｌレベル）を与える。

この第２回路例の信号出力部１１Ｂでは、電力未供給状態のとき、１対の出力端Ｐ₁₁₁，Ｐ₁₁₂の電位は何れも接地電位（Ｈレベル）となる。パワーダウン状態のとき、信号出力部１１Ｂに電力が供給され、ＮＭＯＳトランジスタ１１１，１１２がオフ状態となることにより、１対の出力端Ｐ₁₁₁，Ｐ₁₁₂の電位は何れも接地電位（Ｈレベル）となる。アイドル状態のとき、信号出力部１１Ｂに電力が供給され、ＮＭＯＳトランジスタ１１１，１１２がオフ状態となることにより、１対の出力端Ｐ₁₁₁，Ｐ₁₁₂の電位は何れも接地電位（Ｈレベル）となる。

図５は、送信装置１０の信号出力部１１の第３回路例を示す図である。この図に示される第３回路例の信号出力部１１Ｃは、電圧モードドライバであるＳＳＴ（Source SeriesTermination）構成を含む。一般に、電圧モードドライバは、１対の出力端Ｐ₁₁₁，Ｐ₁₁₂のうちの一方の出力端Ｐ₁₁₁から信号を出力する第１部分回路と、他方の出力端Ｐ₁₁₂から信号を出力する第２部分回路とを含む。第１部分回路と第２部分回路とは互いに同じ構成を有する。この図は、出力端Ｐ₁₁₁から信号を出力する第１部分回路を示している。信号出力部１１Ｃは、第１部分回路において、ＰＭＯＳトランジスタ１４１、ＮＭＯＳトランジスタ１４２、抵抗器１５１，１５２およびスイッチ１６１，１６２を備える。

ＰＭＯＳトランジスタ１４１およびＮＭＯＳトランジスタ１４２それぞれのドレインは、互いに接続されており、また、抵抗器１５１を介して出力端Ｐ₁₁₁に接続されている。ＰＭＯＳトランジスタ１４１のソースは、スイッチ１６１を介して電源１００から電源電位が与えられる。ＮＭＯＳトランジスタ１４２のソースは、スイッチ１６２を介して接地電位が与えられる。抵抗器１５２は、出力端Ｐ₁₁₁と接地電位供給端との間に設けられている。ＰＭＯＳトランジスタ１４１およびＮＭＯＳトランジスタ１４２それぞれのゲートは、互いに接続されており、送信すべき信号に応じた電圧値が与えられる。

この第３回路例の信号出力部１１Ｃの第１部分回路では、電力未供給状態のとき、スイッチ１６１，１６２の状態に拘わらず、高抵抗の抵抗器１５２のプルダウン作用により、出力端Ｐ₁₁₁の電位は接地電位（Ｌレベル）となる。パワーダウン状態およびアイドル状態のとき、信号出力部１１Ｃに電力が供給され、スイッチ１６１，１６２がオフ状態であり、高抵抗の抵抗器１５２のプルダウン作用により、出力端Ｐ₁₁₁の電位は接地電位（Ｌレベル）となる。パワーダウン状態とアイドル状態とは、図示された回路以外の回路における電力消費量の点で互いに相違する。第３回路例の信号出力部１１Ｃの第２部分回路についても同様である。

図６は、送信装置１０の信号出力部１１の第４回路例を示す図である。この図に示される第４回路例の信号出力部１１Ｄは、電圧モードドライバであるＳＳＴ構成を含む。この図も、互いに同じ構成を有する第１部分回路および第２部分回路のうち、出力端Ｐ₁₁₁から信号を出力する第１部分回路を示している。信号出力部１１Ｄは、第１部分回路において、ＰＭＯＳトランジスタ１４１、ＮＭＯＳトランジスタ１４２、抵抗器１５１、スイッチ１６３およびゲート回路１７０を備える。

ＰＭＯＳトランジスタ１４１およびＮＭＯＳトランジスタ１４２それぞれのドレインは、互いに接続されており、また、抵抗器１５１を介して出力端Ｐ₁₁₁に接続されている。ＰＭＯＳトランジスタ１４１のソースは、スイッチ１６３を介して電源１００と接続されている。ＮＭＯＳトランジスタ１４２のソースは、接地電位が与えられる。スイッチ１６３は、電源１００からの電源電位および接地電位のうちの何れか一方を選択し、その選択した電位をＰＭＯＳトランジスタ１４１のソースに与えることができる。ＰＭＯＳトランジスタ１４１およびＮＭＯＳトランジスタ１４２それぞれのゲートは、互いに接続されており、ゲート回路１７０から出力される電圧値が与えられる。ゲート回路１７０は、送信すべき信号に応じた電圧値およびＨレベルの電圧値の何れかを選択して、その選択した電圧値をＰＭＯＳトランジスタ１４１およびＮＭＯＳトランジスタ１４２それぞれのゲートに与える。

この第４回路例の信号出力部１１Ｄの第１部分回路では、電力未供給状態のとき、スイッチ１６３の作用により信号出力部１１Ｄに電力が供給されないので、リークによって出力端Ｐ₁₁₁の電位は接地電位（Ｌレベル）となる。パワーダウン状態およびアイドル状態のとき、スイッチ１６３の作用により信号出力部１１Ｄに電力が供給され、ＰＭＯＳトランジスタ１４１およびＮＭＯＳトランジスタ１４２それぞれのゲートにＨレベルの電圧値がゲート回路１７０から与えられる。これにより、ＰＭＯＳトランジスタ１４１がオフ状態となるとともに、ＮＭＯＳトランジスタ１４２がオン状態となることにより、出力端Ｐ₁₁₁の電位は接地電位（Ｌレベル）となる。パワーダウン状態とアイドル状態とは、図示された回路以外の回路における電力消費量の点で互いに相違する。第４回路例の信号出力部１１Ｄの第２部分回路についても同様である。

１…送受信システム、１０…送信装置、１１，１１Ａ～１１Ｄ…信号出力部、１２…要求入力部、１３…抵抗器、２０…受信装置、２１…信号入力部、２２…要求出力部、２３…スイッチ、２４…調整部、３０…差動信号線、３１，３２…コンデンサ、３３…抵抗器、４０…信号線、１００，１０１…電源、１１０…定電流源、１１１，１１２…ＮＭＯＳトランジスタ、１２１～１２４…抵抗器、１３１～１３３…スイッチ、１４１…ＰＭＯＳトランジスタ、１４２…ＮＭＯＳトランジスタ、１５１，１５２…抵抗器、１６１～１６３…スイッチ、１７０…ゲート回路、２１１…アンプ、２１２…サンプラ、２４１…カウンタ、２４２…制御回路。

Claims (10)

1. 差動信号線に接続される１対の出力端から差動信号を送出する信号出力部を備え、
   前記１対の出力端のコモン電圧が、前記信号出力部に電力が供給されていない電力未供給状態、および、前記信号出力部に電力が供給されていて差動０Ｖの差動信号を出力しているアイドル状態に亘って一定である、
   送信装置。
2. 前記１対の出力端のコモン電圧が、電力未供給状態、前記信号出力部に電力が供給されていてアイドル状態より消費電力が少ないパワーダウン状態、および、アイドル状態に亘って一定である、
   請求項１に記載の送信装置。
3. 差動信号線に接続される１対の出力端から差動信号を送出する信号出力部を備え、
   前記信号出力部が電流モードドライバを含み、
   前記１対の出力端のコモン電圧が、前記信号出力部に電力が供給されていない電力未供給状態、および、前記信号出力部に電力が供給されていて差動０Ｖの差動信号を出力しているアイドル状態より消費電力が少ないパワーダウン状態に亘って一定である、
   送信装置。
4. 差動信号線に接続される１対の出力端から差動信号を送出する信号出力部を備え、
   前記信号出力部が電圧モードドライバを含み、
   前記１対の出力端のコモン電圧が、前記信号出力部に電力が供給されていてアイドル状態より消費電力が少ないパワーダウン状態、および、前記信号出力部に電力が供給されていて差動０Ｖの差動信号を出力しているアイドル状態に亘って一定である、
   送信装置。
5. 前記差動信号線を介して接続された受信装置において差動信号サンプリングの際のオフセットを調整する為の差動信号の送出を要求する要求信号を入力する要求入力部を更に備え、
   前記信号出力部が、前記要求入力部が入力した前記要求信号に基づいて差動０Ｖの差動信号を前記受信装置へ送出する、
   請求項１～４の何れか１項に記載の送信装置。
6. 請求項１～５の何れか１項に記載の送信装置と、差動信号線を介して前記送信装置と接続された受信装置と、を備え、
   前記受信装置は、
   前記送信装置から前記差動信号線へ送出された差動信号を入力し、クロックが指示するタイミングで前記差動信号をサンプリングすることでデータを生成するとともに、その差動信号サンプリングの際のオフセットが調整可能である信号入力部と、
   前記送信装置から送出された差動０Ｖの差動信号を前記信号入力部が入力したときに、前記信号入力部から出力されるデータに基づいて前記オフセットを調整する調整部と、
   を備える、
   送受信システム。
7. 請求項５に記載の送信装置と、差動信号線を介して前記送信装置と接続された受信装置と、を備え、
   前記受信装置は、
   前記送信装置から前記差動信号線へ送出された差動信号を入力し、クロックが指示するタイミングで前記差動信号をサンプリングすることでデータを生成するとともに、その差動信号サンプリングの際のオフセットが調整可能である信号入力部と、
   前記オフセットを調整する為の差動信号の送出を前記送信装置に対して要求する要求信号を前記送信装置へ送出する要求出力部と、
   前記要求出力部が前記要求信号を送出した後に前記送信装置から送出された差動０Ｖの差動信号を前記信号入力部が入力したときに、前記信号入力部から出力されるデータに基づいて前記オフセットを調整する調整部と、
   を備える、
   送受信システム。
8. 前記調整部が、前記送信装置から送出される差動０Ｖの差動信号を前記信号入力部が入力したときに、前記信号入力部における差動信号サンプリングにより論理値１および論理値０の各データが互いに等しい頻度で出力されるように前記オフセットを調整する、
   請求項６または７に記載の送受信システム。
9. 前記受信装置から前記送信装置へ前記要求信号を伝送する信号線として、前記送信装置の側で抵抗器を介して第１基準電位端に接続され前記受信装置の側でスイッチを介して第２基準電位端に接続された信号線を備え、前記受信装置において前記スイッチの開閉状態に基づいて前記要求信号を送信する、
   請求項７に記載の送受信システム。
10. 前記受信装置から前記送信装置へ前記要求信号を伝送する信号線として、前記送信装置から前記受信装置へ前記差動信号を伝送する差動信号線の間隔を空ける際に生じる余り線を用いる、
    請求項７または９に記載の送受信システム。

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