JP7362782B2 - 撮像システムおよび内視鏡スコープ - Google Patents

Description

本発明は、撮像システムおよび内視鏡スコープに関する。

２つのユニットを有する撮像システムが特許文献１に開示されている。この撮像システムは、カメラユニット（挿入部）およびコントロールユニット（プロセッサ）を有する。カメラユニットは、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）で構成されたイメージャ、ＡＤ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ）変換器、およびシリアライザを有する。イメージャは、アナログ映像信号を生成する。ＡＤ変換器は、アナログ映像信号を、パラレルのデジタルデータに変換する。シリアライザは、デジタルデータをシリアルデータに変換する。カメラユニットおよびコントロールユニットは、アナログ映像信号を伝送するための信号線によって互いに接続されている。

ＡＤ変換器に供給されるクロックを生成するタイミングジェネレータがコントロールユニット側に配置されている。そのクロックは、カメラユニットに伝送される。

日本国特開２０１１－０３６４１４号公報

タイミングジェネレータによって生成されたクロックと、シリアルデータとを１本の信号線で伝送することは特許文献１に開示されていない。また、パラレルのデジタルデータからシリアルデータへの変換に使用されるクロックを生成する方法は特許文献１に開示されていない。

本発明は、信号線の数を減らすことができ、かつ高速なシリアルデータを伝送することができる撮像システムを提供することを目的とする。

本発明の第１の態様によれば、撮像システムは、カメラユニットと、シリアルデータおよびシステムクロックを伝送する信号線で前記カメラユニットと接続され、かつ前記システムクロックに基づいて動作するコントロールユニットとを有する。前記カメラユニットは、イメージャ、映像出力回路、カメラクロック生成回路、およびシリアルクロック生成回路を有する。前記イメージャは、カメラクロックに基づいてアナログ映像信号を生成する。前記映像出力回路は、前記アナログ映像信号をデジタルデータに変換し、かつ前記カメラクロックの周波数よりも高い周波数を持つシリアルクロックに基づいて、前記デジタルデータを含む前記シリアルデータを前記信号線に出力する。前記カメラクロック生成回路は、前記信号線に出力された前記システムクロックに同期した前記カメラクロックを生成する。前記シリアルクロック生成回路は、前記信号線に出力された前記システムクロックに同期した前記シリアルクロックを生成する。前記コントロールユニットは、映像受信回路およびシステムクロック出力回路を有する。前記映像受信回路は、前記信号線に電気的に接続され、かつ前記シリアルデータを受信する。前記システムクロック出力回路は、前記信号線への前記シリアルデータの出力が停止されるブランキング期間において前記システムクロックを前記信号線に出力する。

本発明の第２の態様によれば、第１の態様において、前記映像出力回路は、アナログデジタル変換回路およびシリアライザを有してもよい。前記アナログデジタル変換回路は、前記アナログ映像信号を、複数のパラレルビットを含む前記デジタルデータに変換してもよい。前記シリアライザは、前記デジタルデータを前記シリアルデータに変換し、かつ前記シリアルクロックに同期したタイミングで前記シリアルデータを前記信号線に出力してもよい。

本発明の第３の態様によれば、第１の態様において、前記映像出力回路は、前記アナログ映像信号を前記シリアルデータに変換し、かつ前記シリアルクロックに同期したタイミングで前記シリアルデータを前記信号線に出力するアナログデジタル変換回路を有してもよい。

本発明の第４の態様によれば、第１の態様において、前記カメラクロック生成回路は、前記シリアルクロックを分周することにより前記カメラクロックを生成してもよい。

本発明の第５の態様によれば、第１の態様において、前記シリアルデータは、２つ以上のハイレベルのデータと、２つ以上のローレベルのデータとを含んでもよい。前記映像出力回路は、前記信号線に出力された前記２つ以上のハイレベルのデータが占める期間の合計と、前記信号線に出力された前記２つ以上のローレベルのデータが占める期間の合計とがほぼ同一となるように前記シリアルデータを符号化する符号化回路を有してもよい。

本発明の第６の態様によれば、第１の態様において、前記映像出力回路は、ハイレベル状態、ローレベル状態、およびハイインピーダンス状態のいずれか１つになる３ステートバッファを有してもよい。前記３ステートバッファの状態は、前記ハイレベル状態、前記ローレベル状態、および前記ハイインピーダンス状態の間で切り替わってもよい。前記３ステートバッファは、前記ハイレベル状態または前記ローレベル状態になることにより前記シリアルデータを前記信号線に出力し、かつ前記ブランキング期間において前記ハイインピーダンス状態になってもよい。

本発明の第７の態様によれば、第１の態様において、前記システムクロック出力回路は、負電圧を含む前記システムクロックを前記信号線に出力してもよい。前記カメラユニットは、前記負電圧を保持し、かつ前記負電圧を前記イメージャに出力する容量をさらに有してもよい。

本発明の第８の態様によれば、第７の態様において、前記システムクロック出力回路は、正電圧および前記負電圧を交互に含む前記システムクロックを前記信号線に出力してもよい。前記カメラユニットは、スイッチおよび制御回路を有してもよい。前記スイッチは、オン状態およびオフ状態を切り替えることができ、かつ前記信号線および前記容量に電気的に接続されてもよい。前記制御回路は、前記負電圧が前記信号線に出力されたときに前記スイッチの状態を前記オン状態に設定し、かつ前記正電圧が前記信号線に出力されたときに前記スイッチの状態を前記オフ状態に設定してもよい。

本発明の第９の態様によれば、第７の態様において、前記システムクロック出力回路は、前記容量に入力される前記負電圧が前記イメージャのために設計された設計電圧と略同一となるように、前記設計電圧よりも低い前記負電圧を含む前記システムクロックを前記信号線に出力してもよい。

本発明の第１０の態様によれば、内視鏡スコープは、シリアルデータおよびシステムクロックを伝送する信号線でコントロールユニットと接続される。前記内視鏡スコープは、イメージャ、映像出力回路、カメラクロック生成回路、およびシリアルクロック生成回路を有する。前記イメージャは、カメラクロックに基づいてアナログ映像信号を生成する。前記映像出力回路は、前記アナログ映像信号をデジタルデータに変換し、かつ前記カメラクロックの周波数よりも高い周波数を持つシリアルクロックに基づいて、前記デジタルデータを含む前記シリアルデータを前記信号線に出力する。前記カメラクロック生成回路は、前記信号線への前記シリアルデータの出力が停止されるブランキング期間において前記システムクロックから前記信号線に出力された前記システムクロックに同期した前記カメラクロックを生成する。前記シリアルクロック生成回路は、前記信号線に出力された前記システムクロックに同期した前記シリアルクロックを生成する。

上記の各態様によれば、撮像システムおよび内視鏡スコープは、信号線の数を減らすことができ、かつ高速なシリアルデータを伝送することができる。

本発明の第１の実施形態の内視鏡システムの構成を示す模式図である。 本発明の第１の実施形態の内視鏡システムが有するカメラユニットの構成を示すブロック図である。 本発明の第１の実施形態の内視鏡システムが有するコネクタ部およびプロセッサの構成を示すブロック図である。 本発明の第１の実施形態の内視鏡システムにおける通信のタイミングチャートである。 本発明の第１の実施形態の第１の変形例の内視鏡システムが有するカメラユニットの構成を示すブロック図である。 本発明の第１の実施形態の第２の変形例の内視鏡システムが有するバッファの構成を示す回路図である。 本発明の第２の実施形態の内視鏡システムが有するカメラユニットの構成を示すブロック図である。 本発明の第３の実施形態の内視鏡システムが有するカメラユニットの構成を示すブロック図である。 本発明の第３の実施形態の内視鏡システムが有するＣＤＲ回路の構成を示すブロック図である。 本発明の第４の実施形態の内視鏡システムが有するカメラユニットの構成を示すブロック図である。 本発明の第４の実施形態の内視鏡システムが有するコネクタ部およびプロセッサの構成を示すブロック図である。

図面を参照し、本発明の実施形態を説明する。撮像システムの例として、内視鏡システムを用いて各実施形態を詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の内視鏡システム１の構成を示す。図１に示す内視鏡システム１は、内視鏡挿入部２、伝送ケーブル３、操作部４、コネクタ部５、プロセッサ６、および表示装置７を有する。内視鏡挿入部２、伝送ケーブル３、操作部４、コネクタ部５によって内視鏡スコープが構成される。

内視鏡挿入部２は、挿入部２ａを有する。挿入部２ａは、伝送ケーブル３の一部である。挿入部２ａは、被検体の内部に挿入される。内視鏡挿入部２は、被検体の内部を撮像することにより映像データを生成する。内視鏡挿入部２は、生成された映像データをプロセッサ６に出力する。挿入部２ａの先端２ｂに、図２に示すカメラユニット１０が配置されている。挿入部２ａにおいて、先端２ｂと反対側の端部に、操作部４が接続される。操作部４は、内視鏡挿入部２に対する各種操作をユーザーから受け付ける。

伝送ケーブル３は、カメラユニット１０と、コネクタ部５とを接続する。カメラユニット１０によって生成された映像データは、伝送ケーブル３を経由してコネクタ部５に出力される。

コネクタ部５は、内視鏡挿入部２とプロセッサ６とに接続されている。コネクタ部５は、内視鏡挿入部２から出力された映像データに所定の処理を施す。コネクタ部５は、映像データをプロセッサ６に出力する。

プロセッサ６は、コネクタ部５から出力された映像データに画像処理を施す。さらに、プロセッサ６は、内視鏡システム１の全体を統括的に制御する。

表示装置７は、プロセッサ６によって処理された映像データに基づいて映像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。

内視鏡システム１は、被検体に照射される照明光を生成する光源装置を有する。図１では、光源装置は省略されている。

図２および図３は、内視鏡システム１の内部の構成を示す。図２は、カメラユニット１０の構成を示す。図３は、コネクタ部５およびプロセッサ６の構成を示す。図２および図３において、操作部４および表示装置７は省略されている。

プロセッサ６は、コントロールユニットである。カメラユニット１０およびプロセッサ６は、信号線Ｌ１、電源線Ｌ２、および電源線Ｌ３で互いに接続されている。信号線Ｌ１、電源線Ｌ２、および電源線Ｌ３は、伝送ケーブル３を通る。

内視鏡システム１の概略構成について説明する。プロセッサ６は、シリアルデータおよびシステムクロックを伝送する信号線Ｌ１でカメラユニット１０と接続されている。プロセッサ６は、システムクロックに基づいて動作する。カメラユニット１０は、イメージャ１１、映像出力回路１０２、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１０４（カメラクロック生成回路）、およびＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１１０（シリアルクロック生成回路）を有する。イメージャ１１は、カメラクロックに基づいてアナログ映像信号を生成する。映像出力回路１０２は、アナログ映像信号をデジタルデータに変換し、かつカメラクロックの周波数よりも高い周波数を持つシリアルクロックに基づいて、デジタルデータを含むシリアルデータを信号線Ｌ１に出力する。ＣＤＲ回路１０４は、信号線Ｌ１に出力されたシステムクロックに同期したカメラクロックを生成する。ＰＬＬ１１０は、信号線Ｌ１に出力されたシステムクロックに同期したシリアルクロックを生成する。

プロセッサ６は、映像受信回路６０およびバッファ６１（システムクロック出力回路）を有する。映像受信回路６０は、信号線Ｌ１に電気的に接続され、かつシリアルデータを受信する。バッファ６１は、信号線Ｌ１へのシリアルデータの出力が停止されるブランキング期間においてシステムクロックを信号線Ｌ１に出力する。

内視鏡システム１の通信モードは、第１のモードと第２のモードとの間で切り替わる。第１のモードは、シリアルデータ（映像データ）をカメラユニット１０からプロセッサ６に送信するための通信モードである。第２のモードは、プロセッサ６のシステムクロックをプロセッサ６からカメラユニット１０に送信するための通信モードである。イメージャ１１は、映像出力期間においてアナログ映像信号を出力し、かつブランキング期間においてアナログ映像信号の出力を停止する。内視鏡システム１の通信モードは、映像出力期間において第１のモードであり、かつブランキング期間において第２のモードである。

図２を参照し、カメラユニット１０の詳細な構成について説明する。カメラユニット１０は、イメージャ１１および制御部１２を有する。イメージャ１１は撮像素子（イメージセンサ）である。イメージャ１１は、画素部１００およびバッファ１０１を有する。

画素部１００は、複数の画素を有する。画素部１００は、画素部１００に入射した光に基づく画素信号を生成する。イメージャ１１は、図２に示されていない回路を使用することにより、ノイズ抑圧および信号増幅などを画素信号に施し、アナログ映像信号を生成する。バッファ１０１は、入力されたアナログ映像信号の駆動能力を高めて外部（制御部１２）に出力するために用いられる。通信モードが第１のモードであるとき、バッファ１０１はアナログ映像信号を制御部１２に出力する。

イメージャ１１は、画素部１００およびバッファ１０１に加えて、パッドＶＤＤ１、パッドＶＳＳ１、パッドＣＩＳＯＵＴ、パッドＶＬＯ１、パッドＳＹＮＣ１、およびパッドＣＬＫ１を有する。パッドＶＤＤ１は、電源線Ｌ２に接続されている。電源線Ｌ２は、電源電圧をプロセッサ６からカメラユニット１０に伝送する。電源電圧は、パッドＶＤＤ１に入力される。パッドＶＳＳ１は、電源線Ｌ３に接続されている。電源線Ｌ３は、電源電圧よりも低い基準電圧をプロセッサ６からカメラユニット１０に伝送する。例えば、基準電圧は、グランド電圧（０Ｖ）である。基準電圧は、パッドＶＳＳ１に入力される。

イメージャ１１の画素部１００で発生する暗電流を抑制するための負電圧がパッドＶＬＯ１に入力される。イメージャ１１における画素信号の読み出しを制御するための撮像制御信号がパッドＳＹＮＣ１に入力される。カメラクロックがパッドＣＬＫ１に入力される。イメージャ１１の各パッドに入力された信号は、イメージャ１１内の回路に供給される。イメージャ１１は、カメラクロックに同期して動作する。

パッドＣＩＳＯＵＴは、バッファ１０１に接続されている。バッファ１０１から出力されたアナログ映像信号は、パッドＣＩＳＯＵＴを経由して制御部１２に伝送される。

制御部１２は、映像出力回路１０２、通信制御回路１０３、ＣＤＲ回路１０４、電圧生成回路１０５、およびスイッチＳＷ１を有する。容量素子Ｃ１がイメージャ１１および制御部１２に接続されている。

映像出力回路１０２は、信号線Ｌ１に電気的に接続され、かつアナログ映像信号に基づいて生成されたシリアルデータを信号線Ｌ１に出力する。映像出力回路１０２は、ＡＤＣ１０６、シリアライザ１０７、符号化回路１０８、バッファ１０９、およびＰＬＬ１１０を有する。

ＡＤＣ１０６はアナログデジタル変換回路である。ＡＤＣ１０６は、イメージャ１１に電気的に接続されている。イメージャ１１から出力されたアナログ映像信号は、ＡＤＣ１０６に入力される。ＡＤＣ１０６は、アナログ映像信号を、複数のパラレルビットを含むデジタルデータ（パラレルデータ）に変換する。ＡＤＣ１０６は、デジタルデータをシリアライザ１０７に出力する。

シリアライザ１０７は、デジタルデータをシリアルデータに変換する。シリアライザ１０７は、シリアルクロックに同期したタイミングでシリアルデータを符号化回路１０８に出力する。符号化回路１０８は、ＡＤＣ１０６から出力されたデジタルデータを符号化する。符号化回路１０８は、シリアルクロックに同期したタイミングでデジタルデータをバッファ１０９に出力することにより、シリアルデータを信号線Ｌ１に出力する。

カメラユニット１０は符号化回路１０８を有していなくてもよい。カメラユニット１０が符号化回路１０８を有していない場合、シリアライザ１０７は、シリアルクロックに同期したタイミングでシリアルデータをバッファ１０９に出力することにより、シリアルデータを信号線Ｌ１に出力する。

ＰＬＬ１１０は、カメラクロックに基づいてシリアルクロック（送信側シリアルクロック）を生成する。システムクロック、カメラクロック、およびシリアルクロックの各々の信号電位は、ハイレベルまたはローレベルである。各信号において、ハイレベルおよびローレベルが交互に現れる。カメラクロックおよびシリアルクロックの各々の信号電位が変化するタイミングは、システムクロックの信号電位が変化するタイミングに同期している。カメラクロックの周波数は、システムクロックの周波数と同じである、または異なる。システムクロックの周波数は、カメラクロックの周波数よりも高い。例えば、カメラクロックの周波数は１０ＭＨｚであり、かつシステムクロックの周波数は１００ＭＨｚよりも高い。ＰＬＬ１１０は、シリアルクロックをシリアライザ１０７および符号化回路１０８に出力する。

バッファ１０９は、信号線Ｌ１に電気的に接続されている。バッファ１０９は、符号化回路１０８から出力されたシリアルデータを信号線Ｌ１に出力する。信号線Ｌ１に出力されたシリアルデータの信号レベルは、ハイレベルまたはローレベルである。例えば、バッファ１０９は、３ステートバッファである。バッファ１０９は、ハイレベル状態、ローレベル状態、およびハイインピーダンス状態のいずれか１つになる。バッファ１０９の状態は、ハイレベル状態、ローレベル状態、およびハイインピーダンス状態の間で切り替わる。バッファ１０９は、ハイレベル状態またはローレベル状態になることによりシリアルデータを信号線Ｌ１に出力し、かつブランキング期間においてハイインピーダンス状態になる。バッファ１０９の状態がハイインピーダンス状態である間、信号線Ｌ１へのシリアルデータの出力は停止される。

バッファ１０９は、電源電圧よりも低い電圧で動作する。例えば、電源電圧は３．３Ｖである。バッファ１０９の状態がハイレベル状態であるとき、信号線Ｌ１の電位は例えば１．２Ｖである。バッファ１０９の状態がローレベル状態であるとき、信号線Ｌ１の電位は基準電圧と同じである。

バッファ１０９が、電源電圧よりも低い電圧で動作するため、消費電力が減る。また、バッファ１０９に流れる貫通電流が減る。その貫通電流の影響により、伝送ケーブル３において電源電圧の変動が発生する。その電源電圧の変動は小さくなる。

スイッチＳＷ１は、第１の端子および第２の端子を有する。スイッチＳＷ１の状態は、オン（短絡）状態およびオフ（開放）状態のいずれか１つになる。スイッチＳＷ１の状態がオン状態であるとき、第１の端子と第２の端子とが電気的に接続される。スイッチＳＷ１の状態がオフ状態であるとき、第１の端子と第２の端子とが電気的に絶縁される。

スイッチＳＷ１の第１の端子は信号線Ｌ１に電気的に接続され、かつスイッチＳＷ１の第２の端子はＣＤＲ回路１０４に接続されている。通信モードが第２のモードであるとき、システムクロックおよび撮像制御信号を含む制御クロックがプロセッサ６から信号線Ｌ１に出力される。通信モードが第２のモードであるとき、スイッチＳＷ１の状態はオン状態になる。このとき、制御クロックが信号線Ｌ１からＣＤＲ回路１０４に出力される。スイッチＳＷ１は、制御クロックをプロセッサ６から受信する。通信モードが第１のモードであるとき、スイッチＳＷ１の状態はオフ状態になる。

通信制御回路１０３は、コントローラＣＴＬ、比較器ＣＭＰ１、抵抗器Ｒ１、および抵抗器Ｒ２を有する。抵抗器Ｒ１および抵抗器Ｒ２の各々は、第１の端子および第２の端子を有する。抵抗器Ｒ１の第１の端子は、電源線Ｌ２に接続されている。電源電圧が抵抗器Ｒ１の第１の端子に入力される。抵抗器Ｒ２の第１の端子は、抵抗器Ｒ１の第２の端子に接続されている。基準電圧が抵抗器Ｒ２の第２の端子に入力される。抵抗器Ｒ１および抵抗器Ｒ２は、電源電圧、基準電圧、および各抵抗器の抵抗値に基づく電圧を生成する。

比較器ＣＭＰ１は、第１の入力端子、第２の入力端子、および出力端子を有する。比較器ＣＭＰ１の第１の入力端子は、信号線Ｌ１に電気的に接続されている。比較器ＣＭＰ１の第２の入力端子は、抵抗器Ｒ１の第２の端子および抵抗器Ｒ２の第１の端子に接続されている。比較器ＣＭＰ１の出力端子は、コントローラＣＴＬに接続されている。

比較器ＣＭＰ１は、第１の入力端子に入力された電圧と、第２の入力端子に入力された電圧とを比較する。つまり、比較器ＣＭＰ１は、信号線Ｌ１の電位と所定の電位とを比較する。例えば、所定の電位は、バッファ１０９の動作電圧（１．２Ｖ）よりも高く、かつ電源電圧（３．３Ｖ）よりも低い。比較器ＣＭＰ１は、比較結果を示す信号をコントローラＣＴＬに出力する。

コントローラＣＴＬは、比較器ＣＭＰ１から出力された信号に基づいて、信号線Ｌ１の電位を検出する。コントローラＣＴＬは、検出された電位に基づいて、バッファ１０９およびスイッチＳＷ１の各々の状態を制御するための制御信号を生成する。コントローラＣＴＬは、生成された制御信号をバッファ１０９およびスイッチＳＷ１の各々に出力する。コントローラＣＴＬは、通信モードを第１のモードと第２のモードとの間で切り替える。

ＣＤＲ回路１０４は、スイッチＳＷ１の第２の端子に接続されている。通信モードが第２のモードであるとき、システムクロックおよび撮像制御信号を含む制御クロックがスイッチＳＷ１を経由してＣＤＲ回路１０４に入力される。ＣＤＲ回路１０４は、制御クロックからシステムクロックおよび撮像制御信号を復元する。ＣＤＲ回路１０４は、システムクロックに基づいてカメラクロックを生成する。ＣＤＲ回路１０４は、カメラクロックをイメージャ１１およびＰＬＬ１１０に出力する。また、ＣＤＲ回路１０４は、撮像制御信号をイメージャ１１および電圧生成回路１０５に出力する。

ＣＤＲ回路１０４は、カウンタを有する。制御クロックが信号線Ｌ１からＣＤＲ回路１０４に入力されたタイミングを基点として、ＣＤＲ回路１０４はカメラクロックの計数の実行を開始する。所定の数が計数されたとき、ＣＤＲ回路１０４は、通信モードを第２のモードから第１のモードに切り替えるための制御信号をコントローラＣＴＬに出力する。また、その所定の数が計数されたとき、ＣＤＲ回路１０４は、アナログ映像信号の出力をイメージャ１１に開始させるための撮像制御信号をイメージャ１１に出力する。

電圧生成回路１０５は、ＣＤＲ回路１０４から出力された撮像制御信号が示す水平ブランキング期間において負電圧を生成し、かつその負電圧を容量素子Ｃ１に出力する。容量素子Ｃ１は、負電圧を保持し、かつその負電圧をイメージャ１１に出力する。

制御部１２は、映像出力回路１０２等に加えて、パッドＶＤＤ２、パッドＶＳＳ２、パッドＣＩＳＩＮ、パッドＶＯＵＴ、パッドＶＬＯ２、パッドＳＹＮＣ２、およびパッドＣＬＫ２を有する。パッドＶＤＤ２は、電源線Ｌ２に接続されている。電源電圧がパッドＶＤＤ２に入力される。パッドＶＳＳ２は、電源線Ｌ３に接続されている。基準電圧がパッドＧＮＤ２に入力される。

パッドＣＩＳＩＮは、パッドＣＩＳＯＵＴおよびＡＤＣ１０６に接続されている。アナログ映像信号がパッドＣＩＳＯＵＴから出力され、かつパッドＣＩＳＩＮに入力される。アナログ映像信号は、パッドＣＩＳＩＮを経由してＡＤＣ１０６に出力される。

パッドＶＯＵＴは、バッファ１０９、スイッチＳＷ１の第１の端子、および比較器ＣＭＰ１の第１の入力端子に接続されている。また、パッドＶＯＵＴは、信号線Ｌ１に接続されている。通信モードが第１のモードであるとき、シリアルデータがバッファ１０９から出力され、かつパッドＶＯＵＴに入力される。シリアルデータは、パッドＶＯＵＴを経由して信号線Ｌ１に出力される。通信モードが第２のモードであるとき、制御クロックが信号線Ｌ１からパッドＶＯＵＴに入力される。制御クロックは、パッドＶＯＵＴおよびスイッチＳＷ１を経由してＣＤＲ回路１０４に出力される。

パッドＶＬＯ２は、電圧生成回路１０５および容量素子Ｃ１に接続されている。水平ブランキング期間において電圧生成回路１０５によって生成された負電圧がパッドＶＬＯ２に入力される。負電圧は、パッドＶＬＯ２を経由して容量素子Ｃ１に出力される。容量素子Ｃ１は、パッドＶＬＯ１およびパッドＶＬＯ２に接続されている。容量素子Ｃ１は、負電圧を保持し、かつその負電圧をイメージャ１１に出力する。

パッドＳＹＮＣ２は、ＣＤＲ回路１０４およびパッドＳＹＮＣ１に接続されている。ＣＤＲ回路１０４によって生成された撮像制御信号がパッドＳＹＮＣ１に入力される。撮像制御信号は、パッドＳＹＮＣ２を経由してイメージャ１１に出力される。

パッドＣＬＫ２は、ＣＤＲ回路１０４およびパッドＣＬＫ１に接続されている。ＣＤＲ回路１０４によって生成されたカメラクロックは通信モードに関わらず、パッドＣＬＫ２に入力される。カメラクロックは、パッドＣＬＫ２を経由してイメージャ１１に出力される。

バッファ１０９と信号線Ｌ１との間にスイッチが配置されてもよい。通信モードが第１のモードであるとき、そのスイッチの状態はオン状態になる。通信モードが第２のモードであるとき、そのスイッチの状態はオフ状態になる。

カメラユニット１０およびプロセッサ６は、信号線Ｌ１、電源線Ｌ２、および電源線Ｌ３によって互いに接続されている。電源線Ｌ２は、イメージャ１１に供給される電源電圧をプロセッサ６からカメラユニット１０に伝送する。電源線Ｌ３は、イメージャ１１に供給される基準電圧をプロセッサ６からカメラユニット１０に伝送する。基準電圧は、電源電圧よりも低く、かつ前述した負電圧よりも高い。

伝送ケーブル３は、複数のケーブルを含む。例えば、伝送ケーブル３は、第１のケーブルおよび第２のケーブルを含む。信号線Ｌ１は、第１のケーブルに含まれる。電源線Ｌ２および電源線Ｌ３は、第２のケーブルに含まれる。例えば、電源線Ｌ２は第２のケーブルの芯線側に配置され、かつ電源線Ｌ３は第２のケーブルの外皮側に配置される。

図３を参照し、コネクタ部５およびプロセッサ６の詳細な構成について説明する。コネクタ部５は、イコライザ５０、スイッチＳＷ２、スイッチＳＷ３、および抵抗器Ｒ３を有する。プロセッサ６は、映像受信回路６０およびバッファ６１を有する。

スイッチＳＷ２およびスイッチＳＷ３の各々は、第１の端子および第２の端子を有する。各スイッチの状態は、オン状態およびオフ状態のいずれか１つになる。各スイッチの状態がオン状態であるとき、第１の端子と第２の端子とが電気的に接続される。各スイッチの状態がオフ状態であるとき、第１の端子と第２の端子とが電気的に絶縁される。

スイッチＳＷ２の第１の端子は信号線Ｌ１に電気的に接続され、かつスイッチＳＷ２の第２の端子は抵抗器Ｒ３に接続されている。通信モードが第１のモードであるとき、スイッチＳＷ２の状態はオン状態になる。このとき、インピーダンスマッチングを実現するための抵抗器Ｒ３が信号線Ｌ１に電気的に接続される。通信モードが第２のモードであるとき、スイッチＳＷ２の状態はオフ状態になる。このとき、抵抗器Ｒ３は信号線Ｌ１から電気的に絶縁される。スイッチＳＷ２の状態は、制御信号ＣＯＮＴに基づいて制御される。

スイッチＳＷ３の第１の端子は信号線Ｌ１に電気的に接続され、かつスイッチＳＷ３の第２の端子はイコライザ５０に接続されている。通信モードが第１のモードであるとき、スイッチＳＷ３の状態はオン状態になる。このとき、イコライザ５０が信号線Ｌ１に電気的に接続され、かつシリアルデータ（ＤＯＵＴ）がイコライザ５０に入力される。通信モードが第２のモードであるとき、スイッチＳＷ３の状態はオフ状態になる。このとき、イコライザ５０は信号線Ｌ１から電気的に絶縁される。スイッチＳＷ３の状態は、制御信号ＣＯＮＴに基づいて制御される。

イコライザ５０は、容量素子Ｃ２およびそれ以外の素子を有する。イコライザ５０は、シリアルデータの周波数特性を調整する。イコライザ５０は、周波数特性が調整されたシリアルデータを映像受信回路６０に出力する。コネクタ部５は、イコライザ５０を有していなくてもよい。

容量素子Ｃ２は、第１の端子および第２の端子を有する。容量素子Ｃ２の第１の端子は信号線Ｌ１に電気的に接続され、かつ容量素子Ｃ２の第２の端子は映像受信回路６０に接続されている。

シリアルデータとしてハイレベルのデータが連続する場合、容量素子Ｃ２の第２の端子のＤＣレベルが増加する。一方、シリアルデータとしてローレベルのデータが連続する場合、容量素子Ｃ２の第２の端子のＤＣレベルが減少する。

上記のＤＣレベルの増加または減少を抑制するために、符号化回路１０８は、シリアルデータを符号化する。シリアルデータは、２つ以上のハイレベルのデータと、２つ以上のローレベルのデータとを含む。符号化回路１０８は、信号線Ｌ１に出力された２つ以上のハイレベルのデータが占める期間の合計と、信号線Ｌ１に出力された２つ以上のローレベルのデータが占める期間の合計とがほぼ同一となるようにシリアルデータを符号化する。

例えば、符号化回路１０８は、マンチェスター符号を使用する。シリアライザ１０７から出力されたシリアルデータがハイレベルのデータである場合、符号化回路１０８は、ハイレベルおよびローレベルを順次出力する。ハイレベルに対応する１つのデータは、ハイレベルおよびローレベルの組み合わせに変換される。シリアライザ１０７から出力されたシリアルデータがローレベルのデータである場合、符号化回路１０８は、ローレベルおよびハイレベルを順次出力する。ローレベルに対応する１つのデータは、ローレベルおよびハイレベルの組み合わせに変換される。

１つのデータを構成するハイレベルが出力される期間の長さは、１つのデータを構成するローレベルが出力される期間の長さと同じである。例えば、シリアライザ１０７から出力されたシリアルデータが１０個のビットのデータを含む場合を説明する。各ビットがハイレベルおよびローレベルのどちらであるかにかかわらず、シリアルデータは、１０個のハイレベルのデータおよび１０個のローレベルのデータを含むデータ列に変換される。１０個のハイレベルのデータが占める期間の合計と、１０個のローレベルのデータが占める期間の合計とは、同一である。

通信モードが第１のモードであるとき、映像受信回路６０はシリアルデータを受信する。映像受信回路６０は、符号化回路１０８によって符号化されたシリアルデータを復号する復号回路を有する。また、映像受信回路６０は、復号されたシリアルデータを、複数のパラレルビットを含むパラレルデータに変換するデシリアライザを有する。映像受信回路６０は、システムクロックに基づいてシリアルクロック（受信側シリアルクロック）を生成し、かつそのシリアルクロックに基づいてシリアルデータをパラレルデータに変換する。映像受信回路６０は、パラレルデータ（ＯＵＴ）を、図３に示されていない回路に出力する。通信モードが第２のモードであるとき、スイッチＳＷ３の状態はオフ状態である。そのため、映像受信回路６０はシリアルデータの受信を停止する。プロセッサ６は、映像受信回路６０において生成されるシリアルクロック（受信側シリアルクロック）をシステムクロックとしてブランキング期間中に信号線Ｌ１を介してカメラユニット１０に送信してもよい。この場合、カメラユニット１０はＰＬＬ回路等を用いて受信側シリアルクロックに同期したカメラクロックを生成する。

映像受信回路６０は、プロセッサ回路および論理回路の少なくとも１つで構成されてもよい。例えば、プロセッサ回路は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、およびＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の少なくとも１つである。例えば、論理回路は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）およびＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の少なくとも１つである。映像受信回路６０は、１つまたは複数のプロセッサ回路を含むことができる。映像受信回路６０は、１つまたは複数の論理回路を含むことができる。

映像受信回路６０が、プログラムを読み込み、かつ読み込まれたプログラムを実行してもよい。プログラムは、映像受信回路６０の動作を規定する命令を含む。つまり、映像受信回路６０の機能はソフトウェアにより実現されてもよい。そのプログラムは、例えばフラッシュメモリのような「コンピュータ読み取り可能な記録媒体」により提供されてもよい。そのプログラムは、そのプログラムを保持するコンピュータから、伝送媒体を経由して、あるいは伝送媒体中の伝送波によりプロセッサ６に伝送されてもよい。プログラムを伝送する「伝送媒体」は、情報を伝送する機能を有する媒体である。情報を伝送する機能を有する媒体は、インターネット等のネットワーク（通信網）および電話回線等の通信回線（通信線）を含む。上述したプログラムは、前述した機能の一部を実現してもよい。さらに、上述したプログラムは、差分ファイル（差分プログラム）であってもよい。コンピュータに既に記録されているプログラムと差分プログラムとの組合せが、前述した機能を実現してもよい。

バッファ６１は、信号線Ｌ１に電気的に接続されている。図３に示されていない信号生成回路によって生成された制御クロックがバッファ６１に入力される。制御クロックは、システムクロックおよび撮像制御信号を含む。

通信モードが第２のモードであるとき、バッファ６１は、制御クロック（ＣＬＫ／ＳＹＮＣ）を信号線Ｌ１に出力する。例えば、バッファ６１は、３ステートバッファである。バッファ６１は、ハイレベル状態、ローレベル状態、およびハイインピーダンス状態のいずれか１つになる。バッファ６１の状態は、ハイレベル状態、ローレベル状態、およびハイインピーダンス状態の間で切り替わる。通信モードが第２のモードであるとき、バッファ６１は、ハイレベル状態またはローレベル状態になることにより制御クロックを信号線Ｌ１に出力する。

通信モードが第１のモードであるとき、バッファ６１はハイインピーダンス状態になる。バッファ６１の状態がハイインピーダンス状態である間、信号線Ｌ１への制御クロックの出力は停止される。バッファ６１の状態は、制御信号ＣＯＮＴに基づいて制御される。

映像受信回路６０およびバッファ６１は、プロセッサ６のシステムクロックに基づいて動作する。映像受信回路６０およびバッファ６１の全部または一部は、操作部４またはコネクタ部５に配置されてもよい。

バッファ６１と信号線Ｌ１との間にスイッチが配置されてもよい。通信モードが第２のモードであるとき、そのスイッチの状態はオン状態になる。通信モードが第１のモードであるとき、そのスイッチの状態はオフ状態になる。

撮像制御信号はプロセッサ６からカメラユニット１０に送信されなくてもよい。カメラユニット１０において、カメラクロックに基づいて撮像制御信号が生成されてもよい。

図４は、内視鏡システム１における通信のタイミングを示す。図４において右方向に時間が進む。図４において、イメージャ１１の動作モード、シリアルデータ（ＤＯＵＴ）、制御クロック（ＣＬＫ／ＳＹＮＣ）、および制御信号ＣＯＮＴが示されている。

図４において、水平ブランキング期間Ｔ１および映像出力期間Ｔ２における動作が示されている。水平ブランキング期間Ｔ１における制御信号ＣＯＮＴ、および制御クロック（ＣＬＫ／ＳＹＮＣ）が示されている。また、水平ブランキング期間Ｔ１においてＣＤＲ回路１０４によって復元されたカメラクロックＣＬＫおよび撮像制御信号ＳＹＮＣが示されている。

水平ブランキング期間Ｔ１において、通信モードは第２のモードである。水平ブランキング期間Ｔ１において、バッファ１０９の状態はハイインピーダンス状態であり、かつスイッチＳＷ１の状態はオン状態である。水平ブランキング期間Ｔ１において、スイッチＳＷ２およびスイッチＳＷ３の状態はオフ状態である。水平ブランキング期間Ｔ１において、制御信号ＣＯＮＴの電位はローレベルである。

通信モードが第２のモードから第１のモードに切り替わったとき、映像出力期間Ｔ２が開始される。映像出力期間Ｔ２における動作を説明する。映像出力期間Ｔ２において、通信モードは第１のモードである。映像出力期間Ｔ２が開始されたとき、コントローラＣＴＬは、バッファ１０９のハイインピーダンス状態を解除し、かつスイッチＳＷ１の状態をオフ状態に設定する。映像出力期間Ｔ２において、イメージャ１１はアナログ映像信号を出力する。シリアライザ１０７によって生成されたシリアルデータは、符号化回路１０８およびバッファ１０９を経由して信号線Ｌ１に出力される。

映像出力期間Ｔ２が開始されたとき、制御信号ＣＯＮＴの電位はハイレベルに設定される。このとき、バッファ６１の状態はハイインピーダンス状態になり、かつスイッチＳＷ２およびスイッチＳＷ３の状態はオン状態になる。バッファ６１は、制御クロックの出力を停止する。スイッチＳＷ３の状態がオン状態になるため、信号線Ｌ１に出力されたシリアルデータが映像受信回路６０に入力される。映像受信回路６０は、シリアルデータを受信する。

信号線Ｌ１に出力されたシリアルデータのハイレベルはＶＤＤＬである。このハイレベルＶＤＤＬは、電源電圧ＶＤＤよりも低い。そのため、コントローラＣＴＬは、シリアルデータが信号線Ｌ１に出力されたと判断する。コントローラＣＴＬは、シリアルデータを伝送するために、スイッチＳＷ１の状態をオフ状態に維持する。

イメージャ１１は、ブランキング期間において、アナログ映像信号の出力を停止する。イメージャ１１の複数のブランキング期間は、垂直ブランキング期間および水平ブランキング期間を含む。垂直ブランキング期間は、１フレームの映像データの読み出しが終了するタイミングと、次の１フレームの映像データの読み出しが開始されるタイミングとの間に配置される。水平ブランキング期間は、１フレーム内の１行の映像データの読み出しが終了するタイミングと、その１フレーム内の次の１行の映像データの読み出しが開始されるタイミングとの間に配置される。１フレームの映像データは、複数行の映像データを含む。垂直ブランキング期間における動作の説明を省略する。

水平ブランキング期間Ｔ１における動作を説明する。水平ブランキング期間Ｔ１が開始されたとき、制御信号ＣＯＮＴの電位はローレベルに設定される。このとき、バッファ６１のハイインピーダンス状態は解除され、かつスイッチＳＷ２およびスイッチＳＷ３の状態はオフ状態になる。バッファ６１は、制御クロックの出力を開始する。スイッチＳＷ３の状態がオフ状態になるため、映像受信回路６０は、信号線Ｌ１から電気的に絶縁され、かつシリアルデータの受信を停止する。

信号線Ｌ１に出力された制御クロックの信号レベルは、ハイレベルまたはローレベルである。制御クロックのハイレベルは、電源電圧ＶＤＤと同じであり、かつシリアルデータのハイレベルＶＤＤＬよりも高い。ハイレベルの制御クロックが信号線Ｌ１に出力されたとき、コントローラＣＴＬは、制御クロックが信号線Ｌ１に出力されたと判断する。コントローラＣＴＬは、バッファ１０９の状態をハイインピーダンス状態に設定し、かつスイッチＳＷ１の状態をオン状態に設定する。このとき、通信モードは第１のモードから第２のモードに切り替わる。

バッファ１０９は、シリアルデータの出力を停止する。スイッチＳＷ１の状態がオン状態になるため、信号線Ｌ１によって伝送された制御クロックは、ＣＤＲ回路１０４に入力される。ＣＤＲ回路１０４は、制御クロックからシステムクロックおよび撮像制御信号を復元する。ＣＤＲ回路１０４は、システムクロックに基づいてカメラクロックを生成する。例えば、カメラクロックは、システムクロックの立ち下がりエッジに同期している。

ＣＤＲ回路１０４は、カメラクロックをイメージャ１１およびＰＬＬ１１０に出力する。また、ＣＤＲ回路１０４は、撮像制御信号をイメージャ１１および電圧生成回路１０５に出力する。電圧生成回路１０５は、負電圧を生成し、かつその負電圧を容量素子Ｃ１に出力する。容量素子Ｃ１は、負電圧を保持し、かつその負電圧をイメージャ１１に出力する。

４トランジスタ型ＣＭＯＳイメージャにおいて、トランスファーゲート（ＴＧ）を信号蓄積期間中に負電位にバイアスすることにより、暗電流を抑圧できる。負電圧ＶＬＯは、イメージャ１１内のトランスファーゲートに供給される。

通信モードが第１のモードから第２のモードに切り替わったとき、ＣＤＲ回路１０４は、制御クロックに基づいて計数の実行を開始する。所定のクロック数が計数されたとき、ＣＤＲ回路１０４は、イメージャ１１における画素信号の読み出しを開始するための撮像制御信号をイメージャ１１に出力する。そのとき、ＣＤＲ回路１０４は、通信モードを切り替えるための制御信号をコントローラＣＴＬに出力する。コントローラＣＴＬは、ＣＤＲ回路１０４から出力された制御信号に基づいて、バッファ１０９のハイインピーダンス状態を解除し、かつスイッチＳＷ１の状態をオフ状態に設定する。このとき、通信モードは第２のモードから第１のモードに切り替わり、かつ映像出力期間Ｔ２が開始される。映像出力期間Ｔ２において、前述した動作が実行される。

上記の説明では、ＣＤＲ回路１０４は、通信モードを第２のモードから第１のモードに切り替えるための制御信号をコントローラＣＴＬに出力する。通信モードが第２のモードから第１のモードに切り替わるタイミングにおいて、ＣＤＲ回路１０４は、バッファ１０９の状態を制御するための制御信号をバッファ１０９に出力し、かつスイッチＳＷ１の状態を制御するための制御信号をスイッチＳＷ１に出力してもよい。

内視鏡システム１の通信モードを切り替える方法は、上記の方法に限らない。映像出力期間においてシリアルデータが信号線Ｌ１に出力され、かつブランキング期間において制御クロックが信号線Ｌ１に出力される限り、内視鏡システム１の通信モードを切り替えるためにどのような方法が使用されてもよい。

第１の実施形態において、プロセッサ６のシステムクロックおよびシリアルデータは、１本の信号線Ｌ１で伝送される。そのため、信号線の数が減る。ＰＬＬ１１０は、カメラクロックに基づいてシリアルクロックを生成する。シリアルデータは、シリアルクロックに同期したタイミングで信号線Ｌ１に出力される。そのため、内視鏡システム１は、高速なシリアルデータを伝送することができる。

アナログ映像信号が、細くかつ長いケーブルで伝送されるシステムにおいて、映像信号が大幅に減衰し、かつ画質が劣化する。内視鏡システム１において、アナログ映像信号はデジタルデータに変換され、かつデジタルデータが伝送ケーブル３で伝送される。そのため、画質の劣化が抑制される。また、ジッタに対する耐性が向上する。

（第１の実施形態の第１の変形例）
本発明の第１の実施形態の第１の変形例において、図２に示すカメラユニット１０は、図５に示すカメラユニット１０ａに変更される。図５は、カメラユニット１０ａの構成を示す。図２に示す構成と同じ構成の説明を省略する。

図２に示す制御部１２は、制御部１２ａに変更される。制御部１２ａにおいて、図２に示す映像出力回路１０２は、映像出力回路１０２ａに変更される。映像出力回路１０２ａにおいて、図２に示すＡＤＣ１０６は、ＡＤＣ１０６ａに変更される。映像出力回路１０２ａは、図２に示すシリアライザ１０７を有していない。

ＰＬＬ１１０は、シリアルクロックを生成し、かつシリアルクロックをＡＤＣ１０６ａおよび符号化回路１０８に出力する。イメージャ１１から出力されたアナログ映像信号がＡＤＣ１０６ａに入力される。ＡＤＣ１０６ａは、ＡＤ変換の機能に加えて、シリアライザの機能を有する。ＡＤＣ１０６ａは、アナログ映像信号をシリアルデータに変換し、かつシリアルクロックに同期したタイミングでシリアルデータを符号化回路１０８に出力する。カメラユニット１０ａが符号化回路１０８を有していない場合、ＡＤＣ１０６ａは、シリアルクロックに同期したタイミングでシリアルデータをバッファ１０９に出力することにより、シリアルデータを信号線Ｌ１に出力する。

第１の実施形態の第１の変形例において、ＡＤＣ１０６ａから独立したシリアライザは不要である。

（第１の実施形態の第２の変形例）
本発明の第１の実施形態の第２の変形例において、図２に示すバッファ１０９は、図６に示すバッファ１０９ａに変更される。図６は、バッファ１０９ａの構成を示す。

バッファ１０９ａは、制御回路ＣＣ１、トランジスタＴｒ１、およびトランジスタＴｒ２を有する。符号化回路１０８から出力されたシリアルデータが制御回路ＣＣ１に入力される。また、内視鏡システム１の通信モードを示すモード信号が通信制御回路１０３から出力され、かつ制御回路ＣＣ１に入力される。制御回路ＣＣ１は、シリアルデータおよびモード信号の各々の信号レベルに基づいて、トランジスタＴｒ１およびトランジスタＴｒ２の各々を制御するための信号を生成する。

トランジスタＴｒ１はＰＭＯＳトランジスタであり、かつトランジスタＴｒ２はＮＭＯＳトランジスタである。トランジスタＴｒ１およびトランジスタＴｒ２の各々は、ゲート、ソース、およびドレインを有する。

電源電圧がトランジスタＴｒ１のソースに入力される。制御回路ＣＣ１から出力された信号がトランジスタＴｒ１のゲートに入力される。トランジスタＴｒ１のドレインおよびトランジスタＴｒ２のドレインは互いに接続されている。トランジスタＴｒ１およびトランジスタＴｒ２の各々のドレインは、信号線Ｌ１に電気的に接続されている。制御回路ＣＣ１から出力された信号がトランジスタＴｒ２のゲートに入力される。基準電圧がトランジスタＴｒ２のソースに入力される。

モード信号が第１のモードを示すとき、制御回路ＣＣ１は、ハイレベルまたはローレベルの信号をトランジスタＴｒ１およびトランジスタＴｒ２に出力する。トランジスタＴｒ１のゲートに入力される信号の電位と、トランジスタＴｒ２のゲートに入力される信号の電位とは、同じである。ハイレベルの信号がトランジスタＴｒ１およびトランジスタＴｒ２に出力されたとき、トランジスタＴｒ１の状態はオフ状態になり、かつトランジスタＴｒ２の状態はオン状態になる。そのため、バッファ１０９ａは、ローレベルの信号を信号線Ｌ１に出力する。ローレベルの信号がトランジスタＴｒ１およびトランジスタＴｒ２に出力されたとき、トランジスタＴｒ１の状態はオン状態になり、かつトランジスタＴｒ２の状態はオフ状態になる。そのため、バッファ１０９ａは、ハイレベルの信号を信号線Ｌ１に出力する。

モード信号が第２のモードを示すとき、制御回路ＣＣ１は、ハイレベルの信号をトランジスタＴｒ１に出力し、かつローレベルの信号をトランジスタＴｒ２に出力する。このとき、トランジスタＴｒ１およびトランジスタＴｒ２の各々の状態はオフ状態になる。そのため、バッファ１０９ａの状態はハイインピーダンス状態になる。

ＡＤＣ１０６およびシリアライザ１０７は、図５に示すＡＤＣ１０６ａに変更されてもよい。

第１の実施形態の第２の変形例において、内視鏡システム１の通信モードが第１のモードであるとき、トランジスタＴｒ１およびトランジスタＴｒ２の一方のみがオン状態になる。そのため、トランジスタＴｒ１のソースからトランジスタＴｒ２のソースへ流れる貫通電流が大幅に減り、かつ伝送ケーブル３における電源電圧の変動が小さくなる。

（第２の実施形態）
本発明の第２の実施形態において、図２に示すカメラユニット１０は、図７に示すカメラユニット１０ｂに変更される。図７は、カメラユニット１０ｂの構成を示す。図２に示す構成と同じ構成の説明を省略する。

図２に示す制御部１２は、制御部１２ｂに変更される。制御部１２ｂは、映像出力回路１０２、通信制御回路１０３、ＣＤＲ回路１０４、スイッチＳＷ１、スイッチＳＷ４、インバータＩＣ１、およびＡＮＤ回路ＡＣ１（制御回路）を有する。制御部１２ｂは、図２に示す電圧生成回路１０５を有していない。

通信モードが第２のモードであるとき、システムクロックおよび撮像制御信号を含む制御クロックがプロセッサ６から信号線Ｌ１に出力される。制御クロックの信号レベルは、ハイレベルまたはローレベルである。制御クロックのハイレベルは、シリアルデータのハイレベルＶＤＤＬよりも高く、かつ電源電圧よりも低い。例えば、シリアルデータのハイレベルＶＤＤＬは１．２Ｖであり、電源電圧は３．３Ｖであり、かつ制御クロックのハイレベルは２．３Ｖである。制御クロックのローレベルは負電圧である。例えば、負電圧は－１．０Ｖである。

バッファ６１は、正電圧（ハイレベル）および負電圧（ローレベル）を交互に含む制御クロックを信号線Ｌ１に出力する。システムクロックのみがカメラユニット１０ｂに送信され、かつ撮像制御信号はカメラユニット１０ｂに送信されない場合、バッファ６１は、正電圧および負電圧を交互に含むシステムクロックを信号線Ｌ１に出力する。

スイッチＳＷ４は、第１の端子および第２の端子を有する。スイッチＳＷ４の状態は、オン状態およびオフ状態のいずれか１つになる。スイッチＳＷ４の状態がオン状態であるとき、第１の端子と第２の端子とが電気的に接続される。スイッチＳＷ４の状態がオフ状態であるとき、第１の端子と第２の端子とが電気的に絶縁される。

スイッチＳＷ４の第１の端子は信号線Ｌ１に電気的に接続され、かつスイッチＳＷ４の第２の端子は容量素子Ｃ１に電気的に接続されている。通信モードが第２のモードであり、かつ負電圧が信号線Ｌ１に出力されたとき、スイッチＳＷ１の状態はオン状態になる。このとき、容量素子Ｃ１は信号線Ｌ１に電気的に接続され、かつ負電圧が信号線Ｌ１から容量素子Ｃ１に出力される。通信モードが第２のモードであり、かつ正電圧が信号線Ｌ１に出力されたとき、スイッチＳＷ４の状態はオフ状態になる。このとき、容量素子Ｃ１は信号線Ｌ１から電気的に絶縁される。通信モードが第１のモードであるとき、スイッチＳＷ４の状態はオフ状態になる。スイッチＳＷ４の状態は、ＡＮＤ回路ＡＣ１から出力された信号に基づいて制御される。

インバータＩＣ１は、第１の端子および第２の端子を有する。インバータＩＣ１の第１の端子は信号線Ｌ１に電気的に接続され、かつインバータＩＣ１の第２の端子はＡＮＤ回路ＡＣ１に接続されている。インバータＩＣ１は、信号線Ｌ１の電位を反転した電位を持つ信号をＡＮＤ回路ＡＣ１に出力する。信号線Ｌ１の電位がハイレベルであるとき、インバータＩＣ１はローレベルの信号をＡＮＤ回路ＡＣ１に出力する。信号線Ｌ１の電位がローレベルであるとき、インバータＩＣ１はハイレベルの信号をＡＮＤ回路ＡＣ１に出力する。

通信制御回路１０３のコントローラＣＴＬは、ハイレベルまたはローレベルの信号をＡＮＤ回路ＡＣ１に出力する。インバータＩＣ１から出力された信号と、コントローラＣＴＬから出力された信号とがＡＮＤ回路ＡＣ１に入力される。ＡＮＤ回路ＡＣ１は、入力された２つの信号のＡＮＤ演算の結果を示す信号をスイッチＳＷ４に出力する。

通信モードが第２のモードであるとき、コントローラＣＴＬはハイレベルの信号をＡＮＤ回路ＡＣ１に出力する。ローレベル（負電圧）の制御クロックが信号線Ｌ１に出力されたとき、インバータＩＣ１はハイレベルの信号をＡＮＤ回路ＡＣ１に出力する。このとき、ＡＮＤ回路ＡＣ１はハイレベルの信号をスイッチＳＷ４に出力する。スイッチＳＷ４の状態はオン状態になる。そのため、信号線Ｌ１に出力された負電圧が容量素子Ｃ１に入力される。ハイレベル（正電圧）の制御クロックが信号線Ｌ１に出力されたとき、インバータＩＣ１はローレベルの信号をＡＮＤ回路ＡＣ１に出力する。このとき、ＡＮＤ回路ＡＣ１はローレベルの信号をスイッチＳＷ４に出力する。スイッチＳＷ４の状態はオフ状態になる。したがって、負電圧が信号線Ｌ１に出力されたとき、ＡＮＤ回路ＡＣ１はスイッチＳＷ４の状態をオン状態に設定する。正電圧が信号線Ｌ１に出力されたとき、ＡＮＤ回路ＡＣ１はスイッチＳＷ４の状態をオフ状態に設定する。

通信モードが第１のモードであるとき、コントローラＣＴＬはローレベルの信号をＡＮＤ回路ＡＣ１に出力する。このとき、ＡＮＤ回路ＡＣ１はローレベルの信号をスイッチＳＷ４に出力する。スイッチＳＷ４の状態はオフ状態になる。

バッファ６１から信号線Ｌ１に出力された電圧は、信号線Ｌ１を伝送する間に減衰する。イメージャ１１において必要な負電圧が－１．０Ｖである場合、バッファ６１は、－１．０Ｖよりも低い電圧を信号線Ｌ１に出力する必要がある。バッファ６１は、容量素子Ｃ１に入力される負電圧がイメージャ１１のために設計された設計電圧（－１．０Ｖ）と略同一となるように、その設計電圧よりも低い負電圧を含むシステムクロックを信号線Ｌ１に出力してもよい。その設計電圧は、イメージャ１１の動作に必要な電圧であり、かつイメージャ１１の仕様に合わせて定義される。

ＡＤＣ１０６およびシリアライザ１０７は、図５に示すＡＤＣ１０６ａに変更されてもよい。バッファ１０９は、図６に示すバッファ１０９ａに変更されてもよい。

第２の実施形態において、負電圧がプロセッサ６からイメージャ１１に供給されるため、カメラユニット１０ｂは、電圧生成回路１０５を有する必要がない。そのため、カメラユニット１０ｂを小型にすることができる。

（第３の実施形態）
本発明の第３の実施形態において、図２に示すカメラユニット１０は、図８に示すカメラユニット１０ｃに変更される。図８は、カメラユニット１０ｃの構成を示す。図２に示す構成と同じ構成の説明を省略する。

図２に示す制御部１２は、制御部１２ｃに変更される。制御部１２ｃにおいて、図２に示す映像出力回路１０２は、映像出力回路１０２ｃに変更される。映像出力回路１０２ｃは、図２に示すＰＬＬ１１０を有していない。制御部１２ｃにおいて、図２に示すＣＤＲ回路１０４はＣＤＲ回路１０４ｃに変更される。

図９は、ＣＤＲ回路１０４ｃの構成を示す。図９に示すＣＤＲ回路１０４ｃは、位相比較器１１１、チャージポンプ１１２、ループフィルタ１１３、発振器１１４（シリアルクロック生成回路）、遅延回路１１５、論理回路１１６、および分周器１１７（カメラクロック生成回路）を有する。

信号線Ｌ１から出力された制御クロック（ＣＬＫ／ＳＹＮＣ）と、分周器１１７から出力されたカメラクロック（ＣＬＫ）とが位相比較器１１１に入力される。位相比較器１１１は、制御クロックとカメラクロックとの間の位相のずれおよび周波数のずれに応じた信号をチャージポンプ１１２に出力する。チャージポンプ１１２は、位相比較器１１１から出力された信号に基づいて、カメラクロックの周波数を調整するためのアナログ信号を生成する。ループフィルタ１１３は、チャージポンプ１１２から出力されたアナログ信号に基づく制御電圧を発振器１１４に出力する。

発振器１１４は、ＶＣＯ（Ｖｏｌｔａｇｅ－ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）である。発振器１１４は、ループフィルタ１１３から出力された制御電圧に対応する周波数を持つシリアルクロック（Ｈ－ＣＬＫ）を生成する。発振器１１４は、シリアルクロック（送信側シリアルクロック）をシリアライザ１０７、符号化回路１０８、および分周器１１７に出力する。分周器１１７は、発振器１１４から出力されたシリアルクロックを分周することによりカメラクロックを生成する。分周器１１７は、シリアルクロックの周波数をその周波数よりも低い周波数に変換することにより、カメラクロックを生成する。分周器１１７は、カメラクロックを位相比較器１１１およびイメージャ１１に出力する。

通信モードが第１のモードであるとき、位相比較器１１１は、制御クロックとカメラクロックとの位相および周波数の比較を停止する。そのため、分周器１１７から出力されるカメラクロックの周波数は変化しない。

遅延回路１１５は、発振器１１４から出力されたシリアルクロックを遅延させる。遅延回路１１５は、遅延したシリアルクロックを論理回路１１６に出力する。

論理回路１１６は、Ｄフリップフロップである。論理回路１１６は、遅延したシリアルクロックの立ち上がりエッジで制御クロックを取り込み、かつ撮像制御信号（ＳＹＮＣ）をイメージャ１１および電圧生成回路１０５に出力する。例えば、制御クロックがハイレベルにある場合、論理回路１１６はハイレベルを出力する。制御クロックがローレベルにある場合、論理回路１１６はローレベルを出力する。

ＡＤＣ１０６およびシリアライザ１０７は、図５に示すＡＤＣ１０６ａに変更されてもよい。バッファ１０９は、図６に示すバッファ１０９ａに変更されてもよい。制御部１２ｂは、電圧生成回路１０５を有さず、かつ図７に示すスイッチＳＷ４、インバータＩＣ１、およびＡＮＤ回路ＡＣ１を有してもよい。

第３の実施形態において、ＣＤＲ回路１０４ｃはシリアルクロックを簡易な構成で生成することができる。カメラユニット１０ｃは、ＰＬＬ１１０を有する必要がない。そのため、カメラユニット１０ｃを小型にすることができる。分周は逓倍に比べて、精度が高いクロックを生成することができる。そのため、システムクロックに基づいてシリアルクロックを生成し、かつシリアルクロックを分周することによりカメラクロックを生成することが有効である。第１の実施形態と同様に、映像受信回路６０は、システムクロックに基づいてシリアルクロック（受信側シリアルクロック）を生成し、かつそのシリアルクロックに基づいてシリアルデータをパラレルデータに変換する。プロセッサ６は、映像受信回路６０において生成されるシリアルクロック（受信側シリアルクロック）をシステムクロックとしてブランキング期間中に信号線Ｌ１を介してカメラユニット１０に送信してもよい。この場合、カメラユニット１０はＰＬＬ回路等を用いて受信側シリアルクロックに同期したシリアルクロック（送信側シリアルクロック）を生成する。

（第４の実施形態）
本発明の第４の実施形態において、図２に示すカメラユニット１０は、図１０に示すカメラユニット１０ｄに変更される。図１０は、カメラユニット１０ｄの構成を示す。図２に示す構成と同じ構成の説明を省略する。

図２に示す制御部１２は、制御部１２ｄに変更される。制御部１２ｄにおいて、図２に示す映像出力回路１０２は映像出力回路１０２ｄに変更される。映像出力回路１０２ｄにおいて、図２に示すバッファ１０９はバッファ１０９１およびバッファ１０９２に変更される。

符号化回路１０８は、シリアルデータを差動信号として出力する。その差動信号は、互いに反対の位相を持つ第１の信号および第２の信号を含む。第１の信号および第２の信号の位相差は１８０度である。符号化回路１０８は、第１の信号をバッファ１０９１に出力し、かつ第２の信号をバッファ１０９２に出力する。バッファ１０９１は信号線Ｌ１１に電気的に接続され、かつバッファ１０９２は信号線Ｌ１２に電気的に接続されている。バッファ１０９１は、符号化回路１０８から出力された第１の信号を信号線Ｌ１１に出力する。バッファ１０９２は、符号化回路１０８から出力された第２の信号を信号線Ｌ１２に出力する。信号線Ｌ１１に出力された第１の信号および信号線Ｌ１２に出力された第２の信号のレベルは、ハイレベルまたはローレベルである。第１の信号のレベルがハイレベルであるとき、第２の信号のレベルはローレベルである。第２の信号のレベルがローレベルであるとき、第２の信号のレベルはハイレベルである。例えば、第１の実施形態におけるバッファ１０９と同様に、バッファ１０９１およびバッファ１０９２は３ステートバッファである。

図２に示すパッドＶＯＵＴは、パッドＶＯＵＴ１およびパッドＶＯＵＴ２に変更される。パッドＶＯＵＴ１は、バッファ１０９１、スイッチＳＷ１の第１の端子、比較器ＣＭＰ１の第１の入力端子、および信号線Ｌ１１に接続されている。パッドＶＯＵＴ２は、バッファ１０９２および信号線Ｌ１２に接続されている。

通信モードが第１のモードであるとき、第１の信号がバッファ１０９１から出力され、かつパッドＶＯＵＴ１に入力される。第１の信号は、パッドＶＯＵＴ１を経由して信号線Ｌ１１に出力される。通信モードが第２のモードであるとき、制御クロックが信号線Ｌ１１からパッドＶＯＵＴ１に入力される。制御クロックは、パッドＶＯＵＴ１およびスイッチＳＷ１を経由してＣＤＲ回路１０４に出力される。

通信モードが第１のモードであるとき、第２の信号がバッファ１０９２から出力され、かつパッドＶＯＵＴ２に入力される。第２の信号は、パッドＶＯＵＴ２を経由して信号線Ｌ１２に出力される。

図３に示すコネクタ部５は、図１１に示すコネクタ部５ｄに変更され、かつ図３に示すプロセッサ６は、図１１に示すプロセッサ６ｄに変更される。図１１は、コネクタ部５ｄおよびプロセッサ６ｄの構成を示す。

コネクタ部５ｄは、イコライザ５０１、スイッチＳＷ２１、スイッチＳＷ３１、および抵抗器Ｒ３１を有する。また、コネクタ部５ｄは、イコライザ５０２、スイッチＳＷ２２、スイッチＳＷ３２、および抵抗器Ｒ３２を有する。プロセッサ６は、映像受信回路６０ｄおよびバッファ６１を有する。

スイッチＳＷ２１およびスイッチＳＷ２２は、図３に示すスイッチＳＷ２と同様である。スイッチＳＷ３１およびスイッチＳＷ３２は、図３に示すスイッチＳＷ３と同様である。抵抗器Ｒ３１および抵抗器Ｒ３２は、図３に示す抵抗器Ｒ３と同様である。イコライザ５０１およびイコライザ５０２は、図３に示すイコライザ５０と同様である。

通信モードが第１のモードであるとき、スイッチＳＷ２１およびスイッチＳＷ２２の各々の状態はオン状態になる。このとき、抵抗器Ｒ３１が信号線Ｌ１１に電気的に接続され、かつ抵抗器Ｒ３２が信号線Ｌ１２に電気的に接続される。通信モードが第２のモードであるとき、スイッチＳＷ２１およびスイッチＳＷ２２の各々の状態はオフ状態になる。このとき、抵抗器Ｒ３１は信号線Ｌ１１から電気的に絶縁され、かつ抵抗器Ｒ３２は信号線Ｌ１２から電気的に絶縁される。スイッチＳＷ２１およびスイッチＳＷ２２の各々の状態は、制御信号ＣＯＮＴに基づいて制御される。

通信モードが第１のモードであるとき、スイッチＳＷ３１およびスイッチＳＷ３２の各々の状態はオン状態になる。このとき、イコライザ５０１が信号線Ｌ１１に電気的に接続され、かつ第１の信号がイコライザ５０１に入力される。また、イコライザ５０２が信号線Ｌ１２に電気的に接続され、かつ第２の信号がイコライザ５０２に入力される。通信モードが第２のモードであるとき、スイッチＳＷ３１およびスイッチＳＷ３２の各々の状態はオフ状態になる。このとき、イコライザ５０１は信号線Ｌ１１から電気的に絶縁され、かつイコライザ５０２は信号線Ｌ１２から電気的に絶縁される。スイッチＳＷ３１およびスイッチＳＷ３２の各々の状態は、制御信号ＣＯＮＴに基づいて制御される。

イコライザ５０１は、容量素子Ｃ２１およびそれ以外の素子を有する。イコライザ５０１は、第１の信号の周波数特性を調整する。イコライザ５０１は、周波数特性が調整された第１の信号を映像受信回路６０ｄに出力する。イコライザ５０２は、容量素子Ｃ２２およびそれ以外の素子を有する。イコライザ５０２は、第２の信号の周波数特性を調整する。イコライザ５０２は、周波数特性が調整された第２の信号を映像受信回路６０ｄに出力する。

通信モードが第１のモードであるとき、映像受信回路６０ｄは第１の信号および第２の信号を受信する。映像受信回路６０ｄは、差動信号である第１の信号および第２の信号をシングルエンド信号に変換することによりシリアルデータを復元する変換回路を有する。また、映像受信回路６０ｄは、符号化回路１０８によって符号化されたシリアルデータを復号する復号回路を有する。また、映像受信回路６０ｄは、復号されたシリアルデータを、複数のパラレルビットを含むパラレルデータに変換するデシリアライザを有する。映像受信回路６０ｄは、パラレルデータ（ＯＵＴ）を、図１１に示されていない回路に出力する。通信モードが第２のモードであるとき、スイッチＳＷ３１およびスイッチＳＷ３２の各々の状態はオフ状態である。そのため、映像受信回路６０ｄは第１の信号および第２の信号の受信を停止する。

バッファ６１は、図３に示すバッファ６１と同様である。バッファ６１は、信号線Ｌ１１に電気的に接続されている。通信モードが第２のモードであるとき、バッファ６１は、システムクロックおよび撮像制御信号を含む制御クロックを信号線Ｌ１１に出力する。通信モードが第２のモードであるとき、バッファ６１は、ハイレベル状態またはローレベル状態になることにより制御クロックを信号線Ｌ１に出力する。通信モードが第１のモードであるとき、バッファ６１はハイインピーダンス状態になる。バッファ６１の状態がハイインピーダンス状態である間、信号線Ｌ１１への制御クロックの出力は停止される。バッファ６１の状態は、制御信号ＣＯＮＴに基づいて制御される。

伝送ケーブル３は、複数のケーブルを含む。例えば、伝送ケーブル３は、第１のケーブルおよび第２のケーブルを含む。信号線Ｌ１１および電源線Ｌ２は、第１のケーブルに含まれる。例えば、信号線Ｌ１１は第１のケーブルの芯線側に配置され、かつ電源線Ｌ２は第１のケーブルの外皮側に配置される。信号線Ｌ１２および電源線Ｌ３は、第２のケーブルに含まれる。例えば、信号線Ｌ１２は第２のケーブルの芯線側に配置され、かつ電源線Ｌ３は第２のケーブルの外皮側に配置される。信号線Ｌ１１および電源線Ｌ３が第１のケーブルに含まれ、かつ信号線Ｌ１２および電源線Ｌ２が第２のケーブルに含まれてもよい。

ＡＤＣ１０６およびシリアライザ１０７は、図５に示すＡＤＣ１０６ａに変更されてもよい。バッファ１０９１またはバッファ１０９２は、図６に示すバッファ１０９ａに変更されてもよい。制御部１２ｄは、電圧生成回路１０５を有さず、かつ図７に示すスイッチＳＷ４、インバータＩＣ１、およびＡＮＤ回路ＡＣ１を有してもよい。制御部１２ｄがＰＬＬ１１０を有さず、かつＣＤＲ回路１０４が図８に示すＣＤＲ回路１０４ｃに変更されてもよい。

第４の実施形態において、シリアルデータは差動信号として送信される。映像受信回路６０ｄは、伝送ケーブル３を通る差動信号に混入するノイズを除去することができる。

カメラユニット１０ｄおよびプロセッサ６ｄは、２本のケーブルで互いに接続される。そのため、第１の実施形態と比較して、ケーブルの数を増やすことなくシリアルデータを差動信号として送信することができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

本発明の各実施形態によれば、撮像システムおよび内視鏡スコープは、信号線の数を減らすことができ、かつ高速なシリアルデータを伝送することができる。

１ 内視鏡システム
２ 内視鏡挿入部
２ａ 挿入部
２ｂ 先端
３ 伝送ケーブル
４ 操作部
５，５ｄ コネクタ部
６，６ｄ プロセッサ
７ 表示装置
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ カメラユニット
１１ イメージャ
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ 制御部
５０，５０１，５０２ イコライザ
６０，６０ｄ 映像受信回路
６１，１０１，１０９，１０９ａ，１０９１，１０９２ バッファ
１００ 画素部
１０２，１０２ａ，１０２ｃ，１０２ｄ 映像出力回路
１０３ 通信制御回路
１０４，１０４ｃ ＣＤＲ回路
１０５ 電圧生成回路
１０６，１０６ａ ＡＤＣ
１０７ シリアライザ
１０８ 符号化回路
１１０ ＰＬＬ
１１１ 位相比較器
１１２ チャージポンプ
１１３ ループフィルタ
１１４ 発振器
１１５ 遅延回路
１１６ 論理回路
１１７ 分周器

Claims (10)

1. カメラユニットと、シリアルデータおよびシステムクロックを伝送する信号線で前記カメラユニットと接続され、かつシステムクロックに基づいて動作するコントロールユニットとを有する撮像システムであって、
   前記カメラユニットは、
   カメラクロックに基づいてアナログ映像信号を生成するイメージャと、
   前記アナログ映像信号をデジタルデータに変換し、かつ前記カメラクロックの周波数よりも高い周波数を持つシリアルクロックに基づいて、前記デジタルデータを含む前記シリアルデータを前記信号線に出力する映像出力回路と、
   前記信号線に出力された前記システムクロックに同期した前記カメラクロックを生成するカメラクロック生成回路と、
   前記信号線に出力された前記システムクロックに同期した前記シリアルクロックを生成するシリアルクロック生成回路と、
   を有し、
   前記コントロールユニットは、
   前記信号線に電気的に接続され、かつ前記シリアルデータを受信する映像受信回路と、
   前記信号線への前記シリアルデータの出力が停止されるブランキング期間において前記システムクロックを前記信号線に出力するシステムクロック出力回路と、
   を有する
   撮像システム。
2. 前記映像出力回路は、
   前記アナログ映像信号を、複数のパラレルビットを含む前記デジタルデータに変換するアナログデジタル変換回路と、
   前記デジタルデータを前記シリアルデータに変換し、かつ前記シリアルクロックに同期したタイミングで前記シリアルデータを前記信号線に出力するシリアライザと、
   を有する請求項１に記載の撮像システム。
3. 前記映像出力回路は、前記アナログ映像信号を前記シリアルデータに変換し、かつ前記シリアルクロックに同期したタイミングで前記シリアルデータを前記信号線に出力するアナログデジタル変換回路を有する
   請求項１に記載の撮像システム。
4. 前記カメラクロック生成回路は、前記シリアルクロックを分周することにより前記カメラクロックを生成する
   請求項１に記載の撮像システム。
5. 前記シリアルデータは、２つ以上のハイレベルのデータと、２つ以上のローレベルのデータとを含み、
   前記映像出力回路は、前記信号線に出力された前記２つ以上のハイレベルのデータが占める期間の合計と、前記信号線に出力された前記２つ以上のローレベルのデータが占める期間の合計とがほぼ同一となるように前記シリアルデータを符号化する符号化回路を有する
   請求項１に記載の撮像システム。
6. 前記映像出力回路は、ハイレベル状態、ローレベル状態、およびハイインピーダンス状態のいずれか１つになる３ステートバッファを有し、
   前記３ステートバッファの状態は、前記ハイレベル状態、前記ローレベル状態、および前記ハイインピーダンス状態の間で切り替わり、
   前記３ステートバッファは、前記ハイレベル状態または前記ローレベル状態になることにより前記シリアルデータを前記信号線に出力し、かつ前記ブランキング期間において前記ハイインピーダンス状態になる
   請求項１に記載の撮像システム。
7. 前記システムクロック出力回路は、負電圧を含む前記システムクロックを前記信号線に出力し、
   前記カメラユニットは、前記負電圧を保持し、かつ前記負電圧を前記イメージャに出力する容量をさらに有する
   請求項１に記載の撮像システム。
8. 前記システムクロック出力回路は、正電圧および前記負電圧を交互に含む前記システムクロックを前記信号線に出力し、
   前記カメラユニットは、
   オン状態およびオフ状態を切り替えることができ、かつ前記信号線および前記容量に電気的に接続されたスイッチと、
   前記負電圧が前記信号線に出力されたときに前記スイッチの状態を前記オン状態に設定し、かつ前記正電圧が前記信号線に出力されたときに前記スイッチの状態を前記オフ状態に設定する制御回路と、
   をさらに有する
   請求項７に記載の撮像システム。
9. 前記システムクロック出力回路は、前記容量に入力される前記負電圧が前記イメージャのために設計された設計電圧と略同一となるように、前記設計電圧よりも低い前記負電圧を含む前記システムクロックを前記信号線に出力する
   請求項７に記載の撮像システム。
10. シリアルデータおよびシステムクロックを伝送する信号線でコントロールユニットと接続される内視鏡スコープであって、
    カメラクロックに基づいてアナログ映像信号を生成するイメージャと、
    前記アナログ映像信号をデジタルデータに変換し、かつ前記カメラクロックの周波数よりも高い周波数を持つシリアルクロックに基づいて、前記デジタルデータを含む前記シリアルデータを前記信号線に出力する映像出力回路と、
    前記信号線への前記シリアルデータの出力が停止されるブランキング期間において前記システムクロックから前記信号線に出力された前記システムクロックに同期した前記カメラクロックを生成するカメラクロック生成回路と、
    前記信号線に出力された前記システムクロックに同期した前記シリアルクロックを生成するシリアルクロック生成回路と、
    を有する
    内視鏡スコープ。

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