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JP7397982B2 - 正孔チャネル半導体トランジスタ、その製造方法および応用 - Google Patents
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正孔チャネル半導体トランジスタ、その製造方法および応用 Download PDF

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Description

関係出願の相互参照
本開示は、２０２０年４月１３日に中国専利局に提出された、出願番号が２０２０１０２８８９５８．０であり、名称が「正孔チャネル半導体トランジスタ、その製造方法および応用」である中国出願に基づいて優先権を主張し、その内容のすべては本開示に参照として取り込まれる。
本開示は、半導体分野に属し、より具体的に、正孔チャネルＩＩＩ族窒化物半導体トランジスタ、その製造方法および応用に関する。
ＩＩＩ族窒化物半導体は、重要な新型半導体材料であり、主にＡｌＮ、ＧａＮ、ＩｎＮおよびこれらの材料の化合物であるＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどを含む。前記ＩＩＩ族窒化物半導体の、直接バンドギャップ、ワイドバンドギャップ、高破壊電界強度などの利点を利用し、デバイス構造およびプロセスを最適化に設計することで、ＩＩＩ族窒化物半導体がパワー半導体および無線通信の分野で応用の見込みがある。現在、正孔チャネルＩＩＩ族窒化物トランジスタを実現する可能性が認められたが、このタイプのトランジスタの製造には、依然として困難である。
また、従来のＩＩＩ族窒化物半導体トランジスタは、多くが横型のデバイス構造に設計され、単位面積での集積度が高くない。また、従来のＩＩＩ族窒化物半導体デバイストランジスタは、ノーマリオン型デバイスであるため、省エネに不利である。
上記事情に鑑みて、本開示は、上記の欠陥を克服するため、新型の正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法を提供する。
本開示のいくつかの形態に対する基本的な理解を提供するため、以下、本開示の簡略内容を提供する。なお、この内容は、本開示のすべての内容ではないことが理解すべきである。これは、本開示の肝心または重要な部分を特定するためのものでもないし、本開示の範囲を限定するためのものでもなく、いくつの概念を簡略に提出してその後のより詳細な説明の前書きとされるものにすぎない。
本開示の内容の一局面において、非平面正孔チャネル半導体トランジスタの製造方法を提供し、該非平面正孔チャネル半導体トランジスタの製造方法は、
基板を用意し、その上表面に対してエッチングを行って、略平行する第１表面および第２表面と、第１表面および第２表面のそれぞれと繋がる垂直表面とを有する階段状構造を形成することと、
前記垂直表面を核として前記第２表面の制限下で、前記第２表面に垂直に非平面チャネル層を側方にエピタキシャル成長させることと、
前記チャネル層に障壁層を形成して、同時に前記障壁層と前記チャネル層との界面で二次元正孔ガスおよび移動不能なバックグラウンド負電荷、および／または前記二次元電子ガスおよび移動不能なバックグラウンド正電荷を形成することとを含み、
前記垂直表面の格子が、六方対称性を有する。
任意選択で、前記基板は、Ａｌ２Ｏ３、４Ｈ－ＳｉＣ、（１１０）面のシリコンまたは（１１２）面のシリコンから選択される。
任意選択で、前記垂直表面は、Ａｌ２Ｏ３の（０００１）面、４Ｈ－ＳｉＣの（０００１）面またはシリコンの（１１１）面から選択される。
任意選択で、前記基板の、前記垂直表面以外の他の表面に第１絶縁層を形成する。
任意選択で、前記第１絶縁層を形成する方法は、前記基板にＳｉＮを同一面蒸着し、垂直配向のエッチング技術を利用して、前記垂直表面におけるＳｉＮのみを残し、そして、垂直表面以外の他の表面に二酸化ケイ素層を形成し、さらにウェットエッチングを利用して側壁におけるＳｉＮを除去し、前記他の表面における二酸化ケイ素層を残す。
任意選択で、前記垂直表面に核生成層を形成し、前記核生成層を前記垂直表面の一部の表面に形成させ、または前記核生成層を前記垂直表面の全部の表面に形成させることをさらに含む。
任意選択で、前記核生成層材料により形成される多結晶または非晶質の層を除去しまたは前記第１絶縁層に残す。
任意選択で、前記基板がシリコン基板である場合、前記核生成層を有しなければならない。
任意選択で、前記核生成層を核としてバッファ層を側方にエピタキシャル成長させることをさらに含む。
任意選択で、前記核生成層または前記バッファ層を核として第１チャネル層を側方にエピタキシャル成長させることをさらに含む。
任意選択で、前記第１チャネル層を核としてＮ型埋め込み層を側方にエピタキシャル成長させることをさらに含む。
任意選択で、前記埋め込み層は、二次元正孔ガスの９５～１００％を空乏化することができる。
任意選択で、前記Ｎ型埋め込み層と前記二次元正孔ガスによりボディダイオードを構成する。
任意選択で、前記第１チャネル層または前記埋め込み層を核として第２チャネル層を側方にエピタキシャル成長させることをさらに含む。
任意選択で、前記第１チャネル層および第２チャネル層の材料は、同じであってもよく、異なってもよい。
任意選択で、前記第１チャネル層は、Ｎ－型ＧａＮであり、前記第２チャネル層は、ＧａＮであり、または、前記第１チャネル層は、Ｐ－型ＧａＮであり、前記第２チャネル層は、ＧａＮである。
任意選択で、前記第１チャネル層の（０００１-）面を露出し、または前記第１チャネル層の（０００１）面および（０００１-）面をともに露出することをさらに含む。
任意選択で、前記第１チャネル層を覆う、＜０００１＞方向における前記障壁層を除去することをさらに含む。
任意選択で、前記第１チャネル層の＜０００１＞方向に第４絶縁層を形成する。
任意選択で、前記第１チャネル層がＰ－型ＧａＮである場合、前記第１チャネル層と前記Ｎ型埋め込み層とがＰＮ構造を形成する。
任意選択で、前記障壁層を成長させる前に、第３チャネル層を成長させることをさらに含む。
任意選択で、前記第３チャネル層は、非意図的にドープされたＧａＮまたは真性ＧａＮであり、或いは、ドーピング濃度の比較的に低いＧａＮまたはＩｎＧａＮである。
任意選択で、トランジスタのソース電極、ドレイン電極およびゲート電極を形成することをさらに含む。
任意選択で、前記ソース電極およびドレイン電極が、前記トランジスタの前記チャネル層と物理的に接触するとともに前記二次元正孔ガスとオーミック接触し、または、前記ソース電極およびドレイン電極が、前記障壁層と物理的に接触してオーミック接触を形成する。
任意選択で、前記ゲート電極が、前記障壁層とショットキー接触を形成し、または絶縁性接触を形成する。
任意選択で、前記絶縁性接触とは、前記障壁層の、前記ゲート電極に対応する位置でゲート絶縁層を形成することである。
任意選択で、前記ゲート絶縁層の形成方法として、ＭＯＣＶＤ法により前記障壁層を形成したあと、その場で（ｉｎ－ｓｉｔｕ）前記ゲート絶縁層を成長させ、または前記ゲート絶縁層を、前記障壁層と異なる成長設備で別途して成長させる。
任意選択で、前記ドレイン、ゲートおよびソースは、前記基板の第１表面に略垂直な方向に順に設置され、前記ソースおよびドレインの位置は、互いに交換してもよい。
任意選択で、前記埋め込み層と接続するボディ電極を形成することをさらに含む。
任意選択で、前記埋め込み層と物理的に接触することにより、前記ボディ電極を形成する。
任意選択で、前記二次元電子ガスとオーミック接触することにより前記ボディ電極を形成し、前記二次元電子ガスにより前記ボディ電極を前記埋め込み層と電気的に接続させる。
任意選択で、前記ボディ電極は、前記デバイスがオフにされるとき、第２電極と第３電極との間の二次元電子ガスを完全または部分的に空乏化し、前記バックグラウンド正電荷のみが残され、元の２ＤＨＧ内の前記バックグラウンド負電荷による電界を部分的に相殺し、前記電界の分布をより均一にさせる。
任意選択で、前記ドレインの形成方法は、前記基板の第１表面に第１金属層を形成し、等方性エッチングにより前記トランジスタの前記障壁層（０００１-）面に少し堆積された前記第１金属層を除去することをさらに含む。
任意選択で、前記ゲートの形成方法は、前記第１金属層に同一面蒸着により第２絶縁層を形成し、前記障壁層または前記ゲート絶縁層から露出するように前記第２絶縁層の高さを設定し、そして、前記第２絶縁層に第２金属層を形成し、等方性エッチングにより前記トランジスタの前記障壁層（０００１-）面に少し堆積された前記第２金属層を除去することをさらに含む。
任意選択で、前記ソースの形成方法は、前記第２金属層に同一面蒸着により第３絶縁層を形成し、そして、前記第３絶縁層に第３金属層を形成し、フォトエッチングによりエッチングして前記ソースを形成することをさらに含む。
本開示の内容の他の局面において、非平面正孔チャネル半導体トランジスタを提供し、前記非平面正孔チャネル半導体トランジスタは、
上に、略平行する第１表面および第２表面と、第１表面および第２表面のそれぞれと繋がる垂直表面とを有する階段状構造が形成され、前記垂直表面の格子が、六方対称性を有する、基板と、
前記垂直表面を核として前記第２表面の制限下で、前記第２表面に垂直に側方にエピタキシャル成長した非平面チャネル層と、
前記チャネル層に形成された障壁層とを備え、前記障壁層と前記チャネル層との界面で二次元正孔ガスおよび／または前記二次元電子ガスが形成されている。
任意選択で、前記基板は、Ａｌ２Ｏ３、真性ＧａＮ、４Ｈ－ＳｉＣおよび（１１０）面のシリコンまたは（１１２）面のシリコンから選択される。
任意選択で、前記垂直表面は、Ａｌ２Ｏ３の（０００１）面、４Ｈ－ＳｉＣの（０００１）面およびシリコンの（１１１）面から選択される。
任意選択で、前記基板の、前記垂直表面以外の他の表面に第１絶縁層が形成されている。
任意選択で、前記基板の前記垂直表面に核生成層が形成されている。
任意選択で、前記第１絶縁層に前記核生成層材料により形成された多結晶または非晶質の層が形成されている。
任意選択で、前記核生成層の外部にバッファ層がさらに形成され、前記バッファ層が、単層または多層の構造を有する。
任意選択で、前記核生成層の外部に第１チャネル層が形成されている。
任意選択で、前記バッファ層の外部に第１チャネル層が形成されている。
任意選択で、前記第１チャネル層にＮ型埋め込み層が形成され、前記Ｎ型埋め込み層と前記二次元正孔ガスとがボディダイオード構造を形成する。
任意選択で、第２チャネル層がさらに形成されている。
任意選択で、前記第１チャネル層と第２チャネル層の材料とは、同じであってもよく、異なってもよい。
任意選択で、前記第１チャネル層は、Ｎ－型ＧａＮまたはＰ－型ＧａＮであり、前記第２チャネル層は、ＧａＮである。
任意選択で、第３チャネル層がさらに形成され、前記第３チャネル層が、非意図的にドープされたＧａＮまたは真性ＧａＮであり、またはＩｎＧａＮであり、或いは、前記第３チャネル層が、ドーピング濃度の比較的に低いＧａＮである。
任意選択で、前記第１チャネル層の＜０００１＞方向に前記障壁層が形成されていない。
任意選択で、前記第１チャネル層の＜０００１＞方向に第４絶縁層が形成されている。
任意選択で、前記第１チャネル層がＰ型ＧａＮである場合、前記第１チャネル層と前記埋め込み層とがボディダイオード構造を形成する。
任意選択で、ソース電極、ドレイン電極およびゲート電極をさらに有する。
任意選択で、前記ソース電極／ドレイン電極が、前記トランジスタの前記チャネル層と物理的に接触するとともに前記二次元正孔ガスとオーミック接触し、または、前記ソース電極／ドレイン電極が、前記障壁層と物理的に接触してオーミック接触を形成する。
任意選択で、前記ゲート電極が、前記障壁層とショットキー接触を形成し、または絶縁性接触を形成する。
任意選択で、絶縁性接触とは、前記ゲート電極と前記障壁層との間にゲート絶縁層が形成されることである。
任意選択で、前記ドレイン、ゲートおよびソースは、前記基板の第１表面に略垂直な方向に順に設置され、前記ソースおよびドレインの位置は、互いに交換してもよい。
任意選択で、ボディ電極をさらに有し、前記ボディ電極が前記埋め込み層と電気的に接続され、前記ボディ電極を設置することにより、閾値電圧を安定にさせるとともに、前記埋め込み層と前記二次元正孔ガスとからなるボディダイオードが、前記トランジスタチャネルの電流方向に対する逆方向の電流を導通させ、または、前記ボディ電極の接続により、前記埋め込み層と、前記Ｐ－型ＧａＮにより形成される前記第１チャネル層とからなるボディダイオードの回路応用を実現する。
任意選択で、前記ボディ電極が前記埋め込み層と物理的に接続し、または前記ボディ電極が前記二次元電子ガスを介してオーミック接触する。
任意選択で、前記第１チャネル層においてドレインに対応する領域に対してＰ－型ドーピングを行い、前記第２チャネル層においてソースに対応する領域に対してＰ－型ドーピングを行う。
本開示の内容の他の局面において、非平面正孔チャネル半導体デバイスを提供し、該平面正孔チャネル半導体デバイスは、
１つの基板を備え、前記基板の上表面に垂直に非平面のチャネル層がエピタキシャル成長されており、
前記チャネル層が、第１チャネル層と第２チャネル層とを含み、
前記チャネル層に障壁層（１３０）が形成され、前記障壁層（１３０）と前記チャネル層との界面で二次元正孔ガスおよび／または前記二次元電子ガスが形成されている。
任意選択で、前記基板は、Ａｌ２Ｏ３、真性ＧａＮ、４Ｈ－ＳｉＣおよび（１１０）面のシリコンまたは（１１２）面のシリコンから選択される。
任意選択で、前記基板の上表面に第１絶縁層が形成されている。
任意選択で、前記基板に核生成層が形成されている。
任意選択で、前記核生成層の外部にバッファ層がさらに形成され、前記バッファ層が、単層または多層の構造を有する。
任意選択で、第１チャネル層および第２チャネル層は、前記ベース板の上表面に平行して上下に積層される。
任意選択で、前記第１チャネル層と第２チャネル層との間にＮ型埋め込み層が設けられている。
任意選択で、前記Ｎ型埋め込み層と前記二次元正孔ガスとがボディダイオード構造を形成する。
任意選択で、前記第１チャネル層と前記第２チャネル層の材料とは、同じであってもよく、異なってもよい。
任意選択で、前記第１チャネル層は、Ｎ－型ＧａＮまたはＰ－型ＧａＮであり、前記第２チャネル層は、真性ＧａＮまたはＮ－型ＧａＮである。
任意選択で、第３チャネル層がさらに形成され、前記第３チャネル層が、非意図的にドープされたＧａＮ、ＩｎＧａＮまたはＡｌＩｎＧａＮである。
任意選択で、前記第１チャネル層の＜０００１＞方向に前記障壁層が形成されていない。
任意選択で、前記第１チャネル層の＜０００１＞方向に第４絶縁層が形成されている。
任意選択で、前記第１チャネル層がＰ型ＧａＮである場合、前記第１チャネル層と前記埋め込み層とがボディダイオード構造を形成する。
任意選択で、ソース、ドレインおよびゲートをさらに有する。
任意選択で、前記ソース／ドレインが、前記デバイスの前記チャネル層と物理的に接触するとともに前記二次元正孔ガスとオーミック接触し、または、前記ソース／ドレインが前記障壁層と物理的に接触してオーミック接触を形成する。
任意選択で、前記ゲートが、前記障壁層とショットキー接触を形成し、または絶縁性接触を形成する。
任意選択で、絶縁性接触とは、前記ゲートと前記障壁層との間にゲート媒体層が形成されることである。
任意選択で、前記ソース電極、ゲート電極およびドレイン電極は、前記基板の上表面に略垂直な方向に順に設置され、前記ソース電極およびゲート電極の位置は、互いに交換してもよい。
任意選択で、ボディ電極をさらに有し、前記ボディ電極が前記埋め込み層と電気的に接続される。
任意選択で、前記ボディ電極が前記埋め込み層と物理的に接続し、または前記ボディ電極が前記二次元電子ガスを介してオーミック接触する。
本開示の内容の他の局面において、上記のトランジスタを備える無線周波数デバイスを提供する。
本開示の内容の他の局面において、上記のトランジスタを備える電気パワーデバイスを提供する。
本開示の目的、特徴および利点をより容易に理解するため、以下、図面を参照しながら本開示の具体的な内容を説明する。図面は、本開示の原理を示すものにすぎず、図面において、ユニットの寸法および相対位置を比例で描くとは限らない。
正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法の模式図である。 選択可能な正孔チャネルＩＩＩ族窒化物トランジスタの製造方法の模式図である。
以下、図面を参照しながら、本開示の例示的な内容を説明する。明瞭および簡明のため、明細書において、本開示の内容を実現するすべての特徴を説明するのではない。しかしながら、開発者の具体的な目標を実現するように、本開示を実現する過程において本開示の内容を実施できる多くの方式を採用してもよく、そして、本開示の内容によってはこれらの方式が変更されることもある。
ここで、必須でない細部で本開示の内容が複雑になることを避けるため、図面において、本開示の案に深く関わっているデバイス構造のみを示し、いくつかの細部を省略する。
なお、以下、図面を用いて本開示の内容を説明したが、本開示の内容は、説明された実施形態に限定されない。本開示の内容において、実施可能である限り、異なる実施形態の間で特徴を置き換えまたは組合せてもよく、または、１つの実施形態において１つまたは複数の特徴を省略してもよい。
下記の具体的な実施形態について図面を参照することができ、図面は、本開示の一部を示すとともに例示的な実施形態を示す。なお、保護しようとする主題の範囲から逸脱しない限り、他の実施形態により構造の形成および／または論理の変更を行ってもよい。また、方向および位置（例えば、上、下、頂部、底部など）は、図面に示される特徴を理解するためのものにすぎず、限定的に以下の具体的な実施形態のみを採用することを意味しない。
本開示の明細書および特許請求の範囲に使用される用語について、特に断りがない限り、「一」、「１つ」および「前記」は、複数のものを指すことも可能である。なお、本明細書に使用される用語の「および／または」は、該当列挙項目のうちの１つまたは複数の項目の任意の１つおよびそのすべての可能な組合せを含む。
ＩＩＩ族窒化物半導体は、主にウルツ鉱（Ｗｕｒｔｚｉｔｅ）と閃亜鉛鉱（Ｚｉｎｃ－ｂｌｅｎｄｅ）との２種の結晶構造を有する。ウルツ鉱は、安定で、比較的高品質の結晶を得ることができるため、実際に応用されるＩＩＩ族窒化物半導体は、一般的にウルツ鉱構造を有する。
このため、本開示に係るＩＩＩ族窒化物トランジスタ構造は、ウルツ鉱（Ｗｕｒｔｚｉｔｅ）結晶構造を用いるＩＩＩ族窒化物トランジスタを含む。任意選択で、ＩＩＩ族窒化物トランジスタは、正孔チャネルＩＩＩ族窒化物トランジスタであり、任意選択で、正孔チャネルＩＩＩ族窒化物トランジスタは、ノーマリオフの正孔チャネル窒化物トランジスタであり、任意選択で、前記ノーマリオフの正孔チャネル窒化物トランジスタは、ノーマリオフの正孔チャネル窒化ガリウムトランジスタである。
図１～図３に示すように、ＩＩＩ族窒化物トランジスタは、基板１００を含み、窒化物トランジスタにおいて独立のベース板または塊状のＧａＮ材料を採用することができ、ＧａＮ材料の調製が非常に高価であるため、一実施可能な方式として、ＧａＮを異種基板においてエピタキシャル成長させてデバイスを作製することである。異種基板材料として、主にＡｌ２Ｏ３（サファイア）、シリコンおよびＳｉＣなどがある。Ａｌ２Ｏ３の（０００１）面、４Ｈ－ＳｉＣの（０００１）面およびシリコンの（１１１）面などは、六方対称の格子構造を有するため、ヘテロエピタキシャル成長のための基板面として適し、窒化物半導体がその上に核生成、成長すれば、比較的高品質のＧａＮ結晶またはＡｌＮ結晶を得ることに寄与できる。
また、サファイア基板は、低コストで、窒化ガリウムエピタキシャル層と格子整合性がよいため、多く使用されている。放熱性を考慮すれば、シリコン基板を用いてＧａＮエピタキシャル層を調製することも多くなってくるが、シリコン基板を用いる場合に漏れ電流および耐圧の問題を考慮する必要がある。本開示に係るプロセスにおいて、これに対して設計されており、シリコン基板材料によるデバイス性能に対する影響を防止することができ、耐圧の向上および暗電流の低減に著しく寄与できる。
上記のように、異種基板の材質は、実際のニーズに応じて選択することができ、本開示では、基板の具体的な材料が限定されなく、基材の表面に形成された基材の表面に垂直な垂直トレンチの側面が六方対称性の格子構造を有するものであればよい。本開示において、基板材料は、Ａｌ２Ｏ３（サファイア）、４Ｈ－ＳｉＣ、シリコンおよび真性ＧａＮなどであってもよい。
本開示において、図１に示すように、基板１００においてフォトエッチングしてエッチングし、階段状構造を形成し、階段状構造が、基板１００の第１表面１００１と、第１表面に平行な第２表面１００２と、第１表面１００１および第２表面１００２のそれぞれと繋がる垂直表面１００３とからなり、垂直表面が、六方対称性を有し、例示的に、階段状構造の段差深さは、約５μｍである。
垂直表面に核生成層１０１を形成し、核生成層１０１を該垂直表面の一部の表面に形成させ、または垂直表面の全部の表面に形成させる。シリコン材料である場合、Ｇａ原子のメルトバック効果のため、例えばＧａＮの半導体層を基板に直接成長させることができなく、一般的に、基板にＡｌＮ、ＧａＮ核生成層などの構造を先に成長させて、さらにＧａＮエピタキシャル層を成長させるようにする必要がある。ＧａＮがＡｌ２Ｏ３（サファイア）、ＳｉＣ、真性ＧａＮに直接核生成、成長をすることができるが、結晶品質のコントロールの面から、プロセスに核生成層１０１を導入してもよい。
核生成層１０１を核として基板１００の第２表面１００２の制限下で、第２表面に垂直で上に向かって第１チャネル層１１０を側方にエピタキシャル成長させ、さらに第２チャネル層１２０を側方にエピタキシャル成長させる。第１チャネル層１１０および第２チャネル層１２０の材料は、同じてあってもよく、異なってもよい。例示的に、第１チャネル層は、Ｎ－型ドーピングがされたＧａＮ層であり、第２チャネル層は、ＧａＮ層であり、または、第１チャネル層は、Ｐ－型ドーピングがされたＧａＮ層であり、第２チャネル層は、ＧａＮ層であり、そのドーピング濃度が１Ｅ１７～１Ｅ２０／ｃｍ３である。なお、基板を階段状にエッチングしなくてもよく、例えば、直接基板の上表面に核生成、成長を行って第１チャネル層および第２チャネル層を形成してもよい。
任意選択で、図２に示すように、核生成層と第１チャネル層との間にバッファ層１４０をさらに有してもよく、バッファ層１４０は、単層または多層の構造を有してもよく、バッファ層の材料は、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮおよびＡｌＧａＩｎＮのうちの１種または複数種であってもよい。
任意選択で、第２チャネル層１２０における、トランジスタのソース電極が形成された箇所に対応する領域において、相応のＰ－型ドーピングを行い、第１チャネル層１１０における、トランジスタのドレイン電極が形成された箇所に対応する領域においてもＰ－型ドーピングを行ってもよい。Ｐ－型ドーピングは、相応の領域の接触抵抗を効果的に下げることができる。Ｐ－型ドーピング濃度は、１Ｅ１７～１Ｅ２０／ｃｍ３であってもよい。
第１チャネル層を覆う、第１表面の方向での両側の第２チャネル層１２０を除去して、第１チャネル層を露出する。第１チャネル層および第２チャネル層に障壁層１３０を形成し、例えば、ＡｌＧａＮのものである。
チャネル層および障壁層は、ＩＩＩ族窒化物半導体を採用し、ＩＩＩ族窒化物半導体が極性を有するため、極性半導体の表面または２種の異なる極性半導体の界面で固定分極電荷が存在する。これらの固定分極電荷の存在により、移動可能な正孔および電子を吸引して二次元正孔ガス２ＤＨＧおよび二次元電子ガス２ＤＥＧを形成することができる。これらの二次元正孔ガス２ＤＨＧおよび二次元電子ガス２ＤＥＧの発生には、付加の電界が不要で、半導体内のドーピング効果にも依存せず、自発的に発生し、ドーピングが不要であるため、二次元正孔ガスが受けるイオン散乱作用が大幅に減少し、移動度が比較的に高い。
障壁層を形成したあと、＜０００１-＞方向における、第１チャネル層および第２チャネル層内の、障壁層との界面で２ＤＨＧが形成される。または、第１チャネル層を覆う、＜０００１-＞方向および＜０００１＞方向における第２チャネル層１２０を除去して、第１チャネル層を露出する。第１チャネル層および第２チャネル層に障壁層１３０を形成し、例えば、ＡｌＧａＮのものである。これによって、＜０００１-＞方向における第１チャネル層および第２チャネル層内の、障壁層との界面で２ＤＨＧが形成されるとともに、＜０００１＞方向における第１チャネル層および第２チャネル層内の、障壁層との界面で２ＤＥＧが形成される。
トランジスタのソース電極２００、ドレイン電極２１０およびゲート電極２２０を形成し、ソース電極２００、ドレイン電極２１０およびゲート電極２２０の位置が、具体的に限定されなく、ソース電極およびドレイン電極を、トランジスタのチャネル層（１１０／１２０）と物理的に接触するとともに二次元正孔キャリアガス（２ＤＨＧ）とオーミック接触するようにさせてもよく、ソース電極およびドレイン電極を、障壁層１３０と直接物理的に接触するようにさせてもよい。また、ゲート電極２２０は、障壁層１３０において障壁層１３０と絶縁性接触またはショットキー接触を形成することができ、絶縁性接触とは、ゲート電極と障壁層との間にゲート絶縁層３００を形成することである。ゲート絶縁層は、二酸化ケイ素、高誘電率媒体材料などであってもよく、ゲート絶縁層３００により障壁層に対する表面パッシベーション効果を得ることができ、トランジスタのゲート漏れ電流の減少に寄与し、トランジスタを電気電子デバイスとすることができる。
ゲートが直接障壁層において形成された場合、ゲート漏れ電流が比較的に大きく、この場合、障壁層が十分高い禁制帯幅を保つことができれば、媒体層の役割を果たすことができ、このように作製できたトランジスタが無線周波数（ＲＦ）デバイスとされることが多い。
例示的に、図３に示すように、ソース電極２００、ドレイン電極２１０およびゲート電極２２０は、基板１００の第１表面に垂直な方向に配置してもよい。ドレイン電極２１０の方は、基板１００の第１表面１００１により近い。なお、ソース電極を、基板１００の第１表面１００１により近いように配置してもよい。
図４～図１２および図３４を参照しながら、該構造の半導体デバイスを製造する製造方法を詳細に説明する。
ステップ１は、図４に示すように、基板１００を用意し、基板１００にフォトエッチングパターンを形成し、そして、その上表面に対してエッチングを行って階段状構造を形成し、例示的に、エッチングの深さは、約５μｍである。階段状構造は、基板１００の第１表面１００１と、第１表面１００１に平行な第２表面１００２と、第１表面１００１および第２表面１００２のそれぞれと繋がる垂直表面１００３とからなり、垂直表面が、六方対称の格子構造を有し、六方対称格子構造を有する垂直表面において窒化物半導体の核生成および成長が容易であり、これに対して、他の表面において窒化物半導体の核生成および成長が容易ではない。
ステップ２は、図５に示すように、垂直表面に核生成層１０１を形成し、核生成層１０１を垂直表面の一部の表面に形成させ、または垂直表面の全部の表面に形成させる。核生成層の材料は、例えばＧａＮ、ＡＬＮなどである。
シリコン材料である場合、Ｇａ原子のメルトバック効果のため、ＧａＮを基板に直接成長させることができなく、一般的に、基板に例えば核生成層などの構造を先に成長させて、さらにＧａＮエピタキシャル層を成長させるようにする必要がある。
ステップ３は、図６に示すように、核生成層１０１を核として基板１００の第２表面１００２の制限下で、基板の垂直表面に沿って上に向かうとともに基板の第２表面に沿って側面に向かってバッファ層１４０をエピタキシャル成長させたあと、第１チャネル層１１０を側方にエピタキシャル成長させる。なお、バッファ層が必須でないため、図７に示すように、核生成層を核として第１チャネル層１１０を側方にエピタキシャル成長させる。
ステップ４は、図８に示すように、第１チャネル層１１０を核としてさらに第２チャネル層１２０を側方にエピタキシャル成長させる。第１チャネル層１１０および第２チャネル層１２０の材料は、同じであってもよく、異なってもよい。例えば、第１チャネル層を側方にエピタキシャル成長させる過程においてＮ－型ドーピングまたはＰ－型ドーピングを行う。なお、ここで、後にドレインが第１チャネル層に形成される形態を例として説明しているが、後にソースが第１チャネル層に形成される場合、第２チャネル層を側方にエピタキシャル成長させる過程においてＮ－型ドーピングまたはＰ－型ドーピングを行う。
任意選択で、第２チャネル層１２０における、トランジスタのソース電極が形成された箇所に対応する領域において、相応のＰ－型ドーピングを行い、第１チャネル層１１０における、トランジスタのドレイン電極が形成された箇所に対応する領域においてＰ－型ドーピングを行う。Ｐ－型ドーピングは、相応の領域の接触抵抗を効果的に下げることができる。
ステップ５は、図９に示すように、第１チャネル層を覆う、＜０００１-＞方向における第２チャネル層１２０を除去し、第１チャネル層の（０００１-）面を露出するとともに、第１チャネル層を覆う、＜０００１＞方向における第２チャネル層１２０を除去し、第１チャネル層の（０００１）面を露出する。そして、図１０に示すように、第１チャネル層および第２チャネル層に障壁層１３０を形成し、例えば、ＡｌＧａＮである。これによって、＜０００１-＞方向における第１チャネル層および第２チャネル層内の、障壁層との界面で２ＤＨＧおよび移動不能なバックグラウンド負電荷を形成し、＜０００１＞方向における第１チャネル層および第２チャネル層内の、障壁層との界面で２ＤＥＧおよび移動不能なバックグラウンド正電荷を形成する。
ステップ６は、図１１に示すように、トランジスタのソース電極２００、ドレイン電極２１０およびゲート電極２２０を形成し、ソース電極２００、ドレイン電極２１０およびゲート電極２２０の位置が、具体的に限定されなく、ソース電極およびドレイン電極を、トランジスタのチャネル層（１１０／１２０）と物理的に接触するとともに二次元正孔キャリアガス（２ＤＨＧ）とオーミック接触するようにさせてもよく、ソース電極およびドレイン電極を、障壁層１３０と直接物理的に接触するようにさせてもよい。また、ゲート電極２２０は、障壁層１３０において障壁層１３０と絶縁性接触またはショットキー接触を形成することができる。
図１２に示すように、絶縁性接触とは、ゲート電極と障壁層との間にゲート絶縁層３００を形成することである。ゲート絶縁層３００の形成方法として、ＭＯＣＶＤチャンバー内に障壁層を形成したあと、その場で（ｉｎ－ｓｉｔｕ）成長させるようにしてもよく、障壁層と異なる成長設備で単独に成長させるようにしてもよい。なお、その場で成長させたゲート絶縁層の品質がより優れるため、絶縁層をその場（ｉｎ－ｓｉｔｕ）で成長させることが好ましい。
ゲート絶縁層は、二酸化ケイ素、ＳｉＮ、高誘電率媒体材料などであってもよく、ゲート絶縁層３００により障壁層に対する表面パッシベーション効果を得ることができ、トランジスタのゲート漏れ電流の減少、トランジスタの電力電子のものでの応用に有利である。ゲート電極が直接障壁層において形成された場合、このように作製できたトランジスタが無線周波数（ＲＦ）デバイスに応用されることが多く、ゲート絶縁層を有するトランジスタは、そのゲート漏れ電流が比較的に大きいためである。
例示的に、ソース電極２００、ドレイン電極２１０およびゲート電極２２０は、基板１００の第１表面に垂直な方向に配置してもよい。ドレイン電極２１０の方は、基板１００の第１表面１００１により近い。ゲート電極２２０は、ドレイン電極２１０とソース電極２００との間に位置する。
任意選択で、第１チャネル層および第２チャネル層におけるソース領域およびドレイン領域にＰ－型ドーピングが存在する場合、ソース電極およびドレイン電極がトランジスタのチャネル層と物理的に接触し、このようにすれば、オーミック接触抵抗を下げることに有利である。
このため、垂直表面で成長した非平面型のＩＩＩ族窒化物トランジスタによれば、デバイスの集積度を向上させることができ、ゲート漏れ電流を効果的に減少させることができ、そして、製造プロセスが簡単で、エピタキシャル成長の質がよく、正孔の移動度を効果的に向上させることができる。
図１３に示すように、第１チャネル層と第２チャネル層との間にＮ型埋め込み層をさらに有する。
その具体的な製造方法は、図１４に示すように、ステップ４において、ＡｌＮ核生成層を核として基板１００の第２表面１００２の制限下で、第１チャネル層１１０を側方にエピタキシャル成長させたあと、第２チャネル層１２０を側方にエピタキシャル成長させる前に、先にＮ型埋め込み層を側方にエピタキシャル成長させて形成し、Ｎ型埋め込み層は、例えばＮ型ＧａＮ層である。そして、埋め込み層を核として第２チャネル層１２０を側方にエピタキシャル成長させる。Ｎ型埋め込み層のドーピング濃度は、例えば１Ｅ１７～５Ｅ１９／ｃｍ３であり、１Ｅ＋１８／ｃｍ３～５Ｅ＋１９／ｃｍ３であることがより好ましい。Ｎ型ＧａＮ層は、チャネル層における二次元正孔ガスを空乏化することができ、これによって、デバイスがノーマリオフ状態を有する。なお、ドーピングがグレーデッドドーピングであってもよく、ここで説明を省略する。任意選択で、Ｎ型埋め込み層の＜０００１-＞方向における投影は、ゲート電極の該方向における投影範囲内に位置し、または、ゲート電極の該方向における投影と部分的に重なり合う。Ｎ型埋め込み層のドーピング濃度、サイズのパラメータなどは、デバイスのパラメータに基づいて設置することができ、その上の二次元正孔ガスの９５％～１００％を空乏化できればよく、二次元正孔ガスの濃度が高いほど、相応にドーピング濃度をそれに応じて上げることができる。
そして、図１５に示すように、第１チャネル層を覆う、＜０００１-＞方向における第２チャネル層１２０と埋め込み層を除去し、第１チャネル層の（０００１-）面を露出するとともに、第１チャネル層を覆う、＜０００１＞方向における第２チャネル層１２０と埋め込み層を除去し、第１チャネル層の（０００１）面を露出する。
なお、Ｎ型ＧａＮ層および２ＤＨＧチャネルが形成される同時に、ボディダイオードの構造も実現される。
Ｎ型ＧａＮ層により、デバイスがノーマリオフ状態を有するとともに、２ＤＨＧとのＰＮ構造が形成され、２ＤＨＧが該ＰＮ構造における「Ｐ」部分を構成する。ＰＮ構造は、トランジスタ構造に形成され、後で電極の接続によりこのようなＰＮ構造を各種の回路に応用することができ、回路の設計および機能を豊富にすることができる。例示的に、回路応用において、ＰＮ構造は、ＨＨＭＴ電流方向に対する逆方向の電流を導通させることができる。
任意選択で、ボディ電極２３０をさらに有し、ボディ電極がＮ型埋め込み層に接続される。例示的に、図１６に示すように、ボディ電極は、障壁層、第２チャネル層の非極性または半極性面に対してエッチングを行うことにより、Ｎ型埋め込み層までの貫通孔をエッチングしたあと、さらに金属を充填してボディ電極２３０を形成する。
なお、図１７に示すように、ボディ電極の形成方法として、第１チャネル層を覆う、＜０００１＞方向における障壁層を完全または部分的に除去し、Ｎ型埋め込み層を露出し、そして露出したＮ型埋め込み層にボディ電極２３０を形成するようにしてもよい。
なお、ボディ電極２３０が存在しない場合、Ｎ型半導体埋め込み層の電位が変動するため、デバイスの閾値電圧を安定に制御することに不利である。
また、Ｎ型埋め込み層と、Ｐ－型ＧａＮからなる第１チャネル層とによりＰＮ構造が構成され、ＰＮ構造が、ドレイン電極とボディ電極との電圧設定によりトランジスタの両端に並列接続される。回路応用において、ＰＮ構造は、ＨＨＭＴ電流方向に対する逆方向の電流を導通させることができ、回路の設計および機能を豊富にすることができる。
任意選択で、図１８に示すように、ボディ電極２３０をさらに有し、ボディ電極２３０が二次元電子ガスと接触する。なお、ボディ電極２３０は、二次元電子ガスと接触できればよく、その具体的な位置が限定されない。例示的に、（０００１）面の障壁層をエッチングし、（０００１）面の第２チャネル層を露出し、そして第２チャネル層にボディ電極２３０を形成する。自発効果およびピエゾ効果により、＜０００１＞方向における第１チャネル層および第２チャネル層内の、障壁層との界面で二次元電子ガス（２ＤＥＧ）が形成される。このため、ボディ電極は、二次元電子ガスを介してＮ型窒化物半導体埋め込み層と電気的に接続し、その電位を制御する。
なお、ボディ電極２３０が存在しない場合、Ｎ型半導体埋め込み層の電位が変動するため、デバイスの閾値電圧を安定に制御することに不利であり、これに対して、チャネル層内に自発に形成した二次元電子ガスを利用し、ボディ電極２３０が二次元電子ガスを介してＮ型半導体埋め込み層と間接電気的に接続することにより、Ｎ型埋め込み層の電位を制御し、そして、ボディ電極の設置もより自由になる。任意選択で、上記のＰＮ構造は、このようなボディ電極と二次元電子ガスとの接続方式で回路に応用されてもよく、これによって、ＰＮ構造が、ＨＨＭＴ電流方向に対する逆方向の電流を導通させることができ、回路の設計および機能を豊富にすることができる。
チャネル層内に二次元電子ガスが自発に形成するとき移動不能なバックグラウンド正電荷が存在するため、バックグラウンド正電荷が二次元電子ガスを吸引する。ボディ電極は、デバイスのオフ過程において、ドレイン電極が負高電圧にあるため、２ＤＨＧが空乏化され、バックグラウンド負電荷が残され、ボディ電極と２ＤＥＧとの接続が、電界作用でゲートとドレインとの間の２ＤＥＧの全部または一部が空乏化され、バックグラウンド正電荷が露出する。バックグラウンド正電荷は、バックグラウンド負電荷による電界の分布を部分的に相殺するとともに、デバイスの耐圧能力を向上させることができる。
任意選択で、図１９～図２１に示すように、第１チャネル層、埋め込み層および第２チャネル層に障壁層を形成する前に、第３チャネル層１６０をさらに形成する。図示のように、その作製方法として、上記のステップ５において障壁層を堆積して形成させる前に、第３チャネル層１６０を先に成長させる。第３チャネル層１６０は、非意図的にドープされたＧａＮまたは真性ＧａＮであってもよい。なお、第３チャネル層は、ドーピング濃度の比較的に低いＧａＮであってもよく、例示的に、ドーピング濃度が１Ｅ１８／ｃｍ３未満であり、該比較的に低いドーピング濃度によれば、チャネルに対するよいオフ状態を保つことができるとともに、ドーピングされた原子またはイオンのチャネルキャリアに対する散乱を低下させることができる。または、第３チャネル層は、ＩｎＧａＮであってもよい。
埋め込み層１５０により相応のチャネルでの２ＤＨＧの９５～１００％を空乏化するとき、イオン散乱などの作用のため、トランジスタが導通するときの抵抗が大幅に上げられ、第３チャネル層を設置することによれば、Ｎ型半導体埋め込み層によるイオン散乱作用を顕著に低下させることができ、したがって、トランジスタのオン抵抗を下げることができる。また、第３チャネル層を設置することによれば、イオン散乱による電子移動度の低下を軽減させることができ、そして、第１チャネル層および第２チャネル層が禁制帯幅のより小さい材料を採用することによれば、第１チャネル層および第２チャネル層と障壁層とのより大きい禁制帯幅差異を得ることができる。また、第３チャネル層は、障壁層を成長させる前に形成されるため、プロセスに対する変動が小さい。
任意選択で、基板の垂直表面１００３以外の他の表面に図２２に示す絶縁層３１０が形成される。任意選択で、絶縁層は、他の表面を完全に覆う。
なお、基板がＳｉ基板である場合、Ｓｉ基板の（１１１）面と（１-１-１-）面とが性質上に差がないため、基板の垂直表面１００３は、Ｓｉ基板の（１１１）面または（１-１-１-）面であってもよい。Ｓｉ基板は、（１１０）面または（１１２）面を採用するＳｉ基板であってもよい。絶縁層を設置することによれば、成長するときにＧａ原子のＳｉ基板に対するメルトバック作用を防止することができる。また、核生成層、例えばＡｌＮの選択的成長が困難であるため、シリコンの垂直表面に単結晶ＡｌＮが形成される以外、絶縁層４００にも非晶質または多結晶のＡｌＮが生成しやすい。これらの非晶質または多結晶のＡｌＮがデバイスの構造および機能に悪影響を与える可能性があるため、非晶質または多結晶の部分をエッチングし、または成長するときにＣｌ２またはＨＣＬガスなどのＣｌを含むエッチングガスを導入し、ガスの、単結晶ＡｌＮと多結晶／非晶質ＡｌＮとに対するエッチング選択比を利用して、絶縁層３１０における非晶質または多結晶のＡｌＮ層を除去し、垂直表面１００３における単結晶ＡｌＮ層だけを残す。Ｇａ含有材料の窒化物半導体は、絶縁層に直接核生成、成長しにくいため、該窒化物半導体が垂直表面において形成された単結晶ＡｌＮ層だけで選択的成長を実現する。
なお、多結晶または非晶質のＡｌＮ層は、本質的に一種の絶縁層であり、Ｇａ含有材料の窒化物半導体が多結晶または非晶質のＡｌＮ層に核生成、成長しにくいため、絶縁層３１０における多結晶または非晶質のＡｌＮ層を残してもよい。任意選択で、多結晶または非晶質のＡｌＮ層を除去してもよい。
なお、Ａｌ２Ｏ３基板またはＳｉＣ基板を採用する場合、上記の絶縁層をなしにしてもよい。これは、主にＧａ原子とＡｌ２Ｏ３またはＳｉＣとが両立できるため、メルトバック現象が発生しないからである。窒化物半導体は、六方対称の格子構造を有する垂直表面でより核生成、成長しやすく、したがって、垂直表面自身が選択的に成長させる能力をもつ。
さらに、Ａｌ２Ｏ３またはＳｉＣの基板を採用する場合、絶縁層を有することにより、垂直表面での核生成と成長のプロセスウィンドウがより大きく、より制御可能になる。したがって、Ａｌ２Ｏ３またはＳｉＣの基板を採用する場合、垂直表面１００３以外の他の表面に絶縁層３１０を形成してもよい。
垂直表面１００３以外の他の表面に絶縁層３１０を形成する方法は、例示的に下記の通りである。
図２３～図２５に示すように、基板においてエッチングを行って凸状台形状を形成し、凸状台が２つの対向する垂直表面を有する。例示的に、基板がシリコンである場合、垂直表面は、シリコンの（１１１）面である。そして、垂直表面でＬＰＣＶＤなどの技術を利用してＳｉＮを成長させ、垂直配向のエッチング技術を利用して、側壁に形成されるＳｉＮのみを残す。そして、酸化工程によりＳｉＯ２を成長させ、垂直表面において、ＳｉＮの保護でＳｉＯ２の成長がなく、シリコン片の他の表面にＳｉＯ２層が形成される。さらに、ＳｉＮとＳｉＯ２とのエッチング選択比を利用し、熱リン酸などによるウェットエッチングプロセスにより、垂直表面のＳｉＮをエッチングし、他の表面における大部分の二酸化ケイ素を残す。
絶縁層の設計によれば、基板材料のデバイス性能に対する影響を防止することができ、耐圧の向上および暗電流の低減に寄与できる。
以下、図２６～図３１を参照しながら、ソース、ドレインおよびゲートの作製方法を例示的に説明する。
ＨＨＭＴトランジスタを形成したあと、堆積およびリフトオフまたは堆積およびレーザーポジショニングエッチングなどの方法で基板の第１表面に形成された第１絶縁層に比較的に厚い第１金属層２１０を形成し、第１金属層は、第１絶縁層に堆積される以外、トランジスタの障壁層の（０００１-）面にも少し堆積され、そして、等方性エッチングによりトランジスタの障壁層の（０００１-）面における金属層を除去する。そして、第１金属層に同一面蒸着により第２絶縁層３２０を形成し、ＣＭＰ、およびエッチングバックまたは第２絶縁層３２０の成長厚さの精確制御により、トランジスタのゲート領域に位置するように第２絶縁層の高さを設定して、ゲート領域での障壁層またはゲート絶縁層を露出する。第１金属層の形成方法と同様、第２絶縁層に第２金属層２２０を形成する。同様に、第２金属層は、第２絶縁層に堆積される以外、トランジスタの障壁層の（０００１-）面にも少し堆積され、そして、等方性エッチングによりトランジスタ障壁層の（０００１-）面における金属層を除去する。そして、第２金属層に同一面蒸着により第３絶縁層３３０を形成し、エッチングバックまたは第３絶縁層の成長厚さの精確制御により、トランジスタのソース領域に位置するように第３絶縁層の高さを設定して、ソース領域での障壁層または第２チャネル層を露出する。そして、同様に、第３絶縁層に第３金属層２００を形成し、フォトエッチングによりソース電極を形成する。これによって、図示のように、２つのトランジスタの間にゲート、ソースおよびドレインを同時に形成する。
なお、ソースおよびドレインの位置は、互いに交換してもよく、ソースおよびドレインは、焼なましなどの工程により二次元正孔ガスとオーミック接触を形成することができる。ゲート電極は、障壁層とショットキー接触を形成し、またはゲート媒体により障壁層から絶縁される。
上記のように、上記の基板の上記特定面でＩＩＩ族窒化物半導体チャネル層および障壁層が成長しており、例えば、ＧａＮ材料またはＡｌＧａＮ材料のものであり、その表面が（０００１）面または（０００－１）面である場合、ガリウム極性または窒素極性を有し、すなわち、＜０００１＞配向または＜０００１-＞配向を有する。したがって、＜０００１-＞方向におけるチャネル層内の、チャネル層と障壁層との界面に近い箇所に２ＤＨＧが存在し、＜０００１＞方向におけるチャネル層内の、チャネル層と障壁層との界面に近い箇所に２ＤＥＧが存在する。
任意選択で、図３２に示すように、＜０００１＞方向における障壁層が除去され、＜０００１＞方向において二次元電子ガス２ＤＥＧを形成することができなくなる。または、図３３の示すように、ＩＩＩ族窒化物半導体チャネル層の（０００１）面に第４絶縁層３４０を形成してチャネル層の（０００１）面を保護する。なお、第４絶縁層は、ＩＩＩ族窒化物半導体チャネル層の、基板の第１表面および第２表面に平行な非極性面にまで延在することができる。
二次元電子ガス２ＤＥＧの存在により、ソース、ドレインおよびゲートの電位変化に応答することができ、これによって、寄生容量およびリークパスを増加させる。
無線周波数電子デバイスを提供する。無線周波数電子デバイスは、例えば、パソコン、携帯電話、デジタルカメラなどの他の電子設備であり、上記のトランジスタのいずれか１種を備える。
電気電子デバイスを提供する。電気電子デバイスは、携帯電話基地局、光通信システムなどの分野における電力増幅器に使用され、または電源デバイスであってもよく、電気電子デバイスが、上記のトランジスタのいずれか１種を備える。
本開示に係る案は、少なくとも下記の効果の１つを実現することができる。正孔チャネルＩＩＩ族窒化物トランジスタ構造は、ゲート漏れ電流を減少させることができ、閾値電圧が高く、パワーが高く、信頼性が高く、低オン抵抗およびデバイスのノーマリオフ状態を実現することができ、安定な閾値電圧を提供することができ、したがって、正孔チャネルＩＩＩ族窒化物トランジスタが優れるスイッチング特性を有する。
本開示に係る案は、下記の効果の少なくとも１つをさらに実現することができる。単位面積でより高いチャネル密度を実現することができ、トランジスタの集積密度を向上させ、トランジスタの構造および製造プロセスが比較的に簡単であり、生産コストを効果的に削減することができる。
上記記載は、具体的な実施形態を用いて本開示を説明したが、当業者であればわかるように、これらの説明は、例示的なものにすぎず、本開示の保護範囲を限定するものではない。当業者は、本開示の精神および原理を逸脱しない限り、本開示に対して各種の変形および変更を行ってもよく、これらの変形および変更も本開示の範囲に属する。
本開示に係る新型正孔チャネルＩＩＩ族窒化物トランジスタ構造およびその製造方法は、プロセスが簡単で、コストが低く、単位面積でより高いチャネル密度を実現することができ、耐電圧が高く、パワーが高く、オン抵抗が低いなどの高い性能を持つ省エネのノーマリオフ型正孔チャネルＩＩＩ族窒化物トランジスタを提供することができる。

Claims (12)

  1. 基板を用意し、その上表面に対してエッチングを行って、平行する第１表面および第２表面と、第１表面および第２表面のそれぞれと繋がる垂直表面とを有する階段状構造を形成することと、
    前記垂直表面に核生成層を形成し、前記核生成層を前記垂直表面の一部の表面に形成させ、または前記核生成層を前記垂直表面の全部の表面に形成させることと、
    前記核生成層を核として第１チャネル層を側方にエピタキシャル成長させることと、
    前記第１チャネル層を核として第２チャネル層を側方にエピタキシャル成長させることと、
    前記第１チャネル層を覆う、前記垂直表面に垂直である方向での両側の前記第２チャネル層を除去して、前記第１チャネル層および前記第２チャネル層に障壁層を形成して、同時に前記障壁層と前記第１チャネル層および前記第２チャネル層との界面で二次元正孔ガスおよび移動不能なバックグラウンド負電荷、および／または二次元電子ガスおよび移動不能なバックグラウンド正電荷を形成することとを含み、
    前記垂直表面の格子が、六方対称性を有する
    ことを特徴とする非平面正孔チャネル半導体トランジスタの製造方法。
  2. 前記第１チャネル層を核としてＮ型埋め込み層を側方にエピタキシャル成長させることと、
    前記Ｎ型埋め込み層を核として第２チャネル層を側方にエピタキシャル成長させることと、
    をさらに含む
    ことを特徴とする請求項１に記載の方法。
  3. 上に、平行する第１表面および第２表面と、第１表面および第２表面のそれぞれと繋がる垂直表面とを有する階段状構造が形成され、前記垂直表面の格子が、六方対称性を有する、基板と、
    前記垂直表面を核として前記第２表面の制限下で、前記第２表面に垂直に側方にエピタキシャル成長した、第１チャネル層および第２チャネル層を含む非平面チャネル層と、
    前記第１チャネル層および前記第２チャネル層に形成された障壁層とを備え、前記障壁層と前記第１チャネル層および前記第２チャネル層との界面で二次元正孔ガスおよび／または二次元電子ガスが形成されており、
    前記第２チャネル層が、前記第１チャネル層の、前記第２表面に垂直である方向での前記第２表面から離れた側に形成されている
    ことを特徴とする非平面正孔チャネル半導体トランジスタ。
  4. 前記基板の前記垂直表面以外の他の表面に第１絶縁層が形成されている
    ことを特徴とする請求項３に記載の非平面正孔チャネル半導体トランジスタ。
  5. 前記基板の前記垂直表面に核生成層が形成されている
    ことを特徴とする請求項３または４に記載の非平面正孔チャネル半導体トランジスタ。
  6. 前記核生成層の外部にバッファ層がさらに形成され、前記バッファ層が、単層または多層構造を有する
    ことを特徴とする請求項５に記載の非平面正孔チャネル半導体トランジスタ。
  7. 基板を備え、前記基板の上表面に垂直に非平面のチャネル層がエピタキシャル成長されており、
    前記チャネル層が、第１チャネル層と第２チャネル層とを含み、前記第２チャネル層が、前記第１チャネル層の、前記上表面に垂直である方向での前記上表面から離れた側に形成されており、
    前記第１チャネル層および前記第２チャネル層に障壁層（１３０）が形成され、前記障壁層（１３０）と前記チャネル層との界面で二次元正孔ガスおよび／または二次元電子ガスが形成されている
    ことを特徴とする非平面正孔チャネル半導体デバイス。
  8. 第３チャネル層をさらに備え、前記第３チャネル層が、非意図的にドープされたＧａＮまたは真性ＧａＮ、またはＩｎＧａＮであり、或いは、前記第３チャネル層が、ドーピング濃度の比較的に低いＧａＮである
    ことを特徴とする請求項７に記載の非平面正孔チャネル半導体デバイス。
  9. 請求項３～６のいずれか１項に記載の非平面正孔チャネル半導体トランジスタを備える
    ことを特徴とする無線周波数デバイス。
  10. 請求項７または８に記載の非平面正孔チャネル半導体デバイスを備える
    ことを特徴とする無線周波数デバイス。
  11. 請求項３～６のいずれか１項に記載の非平面正孔チャネル半導体トランジスタを備える
    ことを特徴とする電気パワーデバイス。
  12. 請求項７または８に記載の非平面正孔チャネル半導体デバイスを備える
    ことを特徴とする電気パワーデバイス。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116072531B (zh) * 2023-03-07 2023-08-22 徐州致能半导体有限公司 一种在半导体功能区侧面制作电极的方法
TWI846474B (zh) * 2023-05-18 2024-06-21 新唐科技股份有限公司 半導體裝置
CN116960174B (zh) * 2023-09-19 2024-01-23 广东致能科技有限公司 一种p沟道半导体器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110224019A (zh) 2019-04-12 2019-09-10 广东致能科技有限公司 一种半导体器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009231396A (ja) * 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
WO2013109884A1 (en) 2012-01-18 2013-07-25 Iqe Kc, Llc Iiii -n- based double heterostructure field effect transistor and method of forming the same
EP2765611A3 (en) * 2013-02-12 2014-12-03 Seoul Semiconductor Co., Ltd. Vertical gallium nitride transistors and methods of fabricating the same
CN104269433B (zh) * 2014-09-05 2017-03-22 电子科技大学 具有复合沟道层的氮化镓基增强型异质结场效应晶体管
US9786775B2 (en) * 2015-11-27 2017-10-10 Epistar Corporation Normally-off high electron mobility transistors and fabrication methods thereof
US11018253B2 (en) 2016-01-07 2021-05-25 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices
CN109524460B (zh) * 2017-09-19 2022-05-17 世界先进积体电路股份有限公司 高空穴移动率晶体管
CN108831922B (zh) * 2018-06-05 2021-05-18 大连芯冠科技有限公司 具有GaAs和GaN复合沟道的GaN HEMT器件及制备方法
CN110634867B (zh) * 2019-09-10 2023-08-18 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
CN113140628B (zh) * 2020-01-17 2023-09-29 广东致能科技有限公司 一种半导体器件及其制造方法
WO2021208623A1 (zh) * 2020-04-13 2021-10-21 广东致能科技有限公司 一种鳍状半导体器件、制造方法及其应用
CN118281055A (zh) * 2022-12-29 2024-07-02 广东致能科技有限公司 一种半导体器件及制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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