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JP7450064B2 - フィン状半導体デバイス、その製造方法および応用 - Google Patents
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フィン状半導体デバイス、その製造方法および応用 Download PDF

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Description

関係出願の相互参照
本開示は、２０２０年４月１３日に中国専利局に提出された、出願番号が２０２０１０２８８９５９．５であり、名称が「フィン状半導体デバイス、その製造方法および応用」である中国出願に基づいて優先権を主張し、その内容のすべては本開示に参照として取り込まれる。
本開示は、半導体分野に属し、より具体的に、フィン状半導体デバイス、その製造方法および応用に関する。
ＩＩＩ族窒化物半導体は、重要な新型半導体材料であり、主にＡｌＮ、ＧａＮ、ＩｎＮおよびこれらの材料の化合物であるＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどを含む。前記ＩＩＩ族窒化物半導体の、直接バンドギャップ、ワイドバンドギャップ、高破壊電界強度などのメリットを利用し、デバイス構造およびプロセスを最適化することで、ＩＩＩ族窒化物半導体がパワー半導体および無線通信の分野で応用の見込みがある。
また、従来の半導体デバイスは、多くが横型のデバイス構造に設計され、単位面積での集積度が十分高くない。また、従来のＩＩＩ族窒化物半導体デバイスは、ノーマリオン型デバイスであり、つまり第３電極にバイアスがないとき、デバイスがオン状態になる。しかし、多くの応用において、半導体デバイスがノーマリオフ型デバイスでないといけなく、また、このノーマリオン型デバイスが省エネに不利である。
上記の事情に鑑みて、本開示は、新型のフィン状半導体デバイス構造およびその製造方法を提供する。
本開示のいくつかの形態に対する基本的な理解を提供するため、以下、本開示の概要を提供する。なお、この内容は、本開示のすべての内容ではないことが理解すべきである。これは、本開示の重点または重要な部分を特定するためのものでもないし、本開示の範囲を限定するものではなく、いくつかの概念を簡略に提出してその後のより詳細な説明の前書きとされるものにすぎない。
本開示の内容の一局面において、フィン状電子チャネル半導体デバイスの製造方法を提供し、該フィン状電子チャネル半導体デバイスの製造方法は、
ベース材を用意し、その上面に対してエッチングを行って、略平行する第１平面および第２平面と、第１平面および第２平面のそれぞれと繋がる第３表面とを有する階段状構造を形成することと、
前記第３表面を核として前記第２平面の制限下で、前記第２平面に垂直に上に向かってフィン状窒化物半導体層を側方にエピタキシャル成長させることと、
前記窒化物半導体層に第１化合物半導体層（１３０）を形成して、同時に前記第１化合物半導体層（１３０）と前記窒化物半導体層との界面で二次元正孔ガスおよび移動不能なバックグラウンド負電荷、および／または前記二次元電子ガスおよび移動不能なバックグラウンド正電荷を形成することと、を含み、
前記第３表面の格子が、六方対称性を有する。
任意で、前記ベース材は、Ａｌ２Ｏ３、４Ｈ－ＳｉＣ、（１１０）面のシリコンまたは（１１２）面のシリコンから選択される。
任意で、前記第３表面は、Ａｌ２Ｏ３の（０００１）面、４Ｈ－ＳｉＣの（０００１）面、シリコンの（１１１）面から選択される。
任意で、前記ベース材の、前記第３表面以外の他の表面に第１絶縁層を形成する。
任意で、前記第１絶縁層を形成する方法は、前記ベース材にＳｉＮを同一面蒸着し、垂直配向のエッチング技術を利用して、前記第３表面におけるＳｉＮのみを残し、そして、第３表面以外の他の表面に二酸化ケイ素層を形成し、さらにウェットエッチングを利用して側壁におけるＳｉＮを除去し、前記他の表面における二酸化ケイ素層を残す。
任意で、前記第３表面にシード層を形成し、前記シード層を前記第３表面の一部の表面に形成させ、または前記シード層を前記第３表面の全部の表面に形成させることをさらに含む。
任意で、前記シード層材料により形成される多結晶または非晶質の層を除去しまたは前記第１絶縁層に残す。
任意で、前記ベース材がシリコンベース材である場合、前記シード層を有しなければならない。
任意で、前記シード層を核としてバッファ層を側方にエピタキシャル成長させることをさらに含む。
任意で、前記シード層または前記バッファ層を核として第１窒化物半導体層（１１０）を側方にエピタキシャル成長させることをさらに含む。
任意で、前記第１窒化物半導体層（１１０）を核としてＰ型埋め込み層を側方にエピタキシャル成長させることをさらに含む。
任意で、前記埋め込み層は、二次元電子ガスの９５～１００％を空乏化することができる。
任意で、前記Ｐ型埋め込み層と前記二次元電子ガスとによりボディダイオードを構成することにより、前記デバイスを保護する。
任意で、前記第１窒化物半導体層（１１０）または前記埋め込み層を核として第２窒化物半導体層（１２０）を側方にエピタキシャル成長させることをさらに含む。
任意で、前記第１窒化物半導体層（１１０）および前記第２窒化物半導体層（１２０）の材料は、同じであってもよく、異なってもよい。
任意で、前記第１窒化物半導体層（１１０）は、Ｎ－型ＧａＮまたはＰ－型ＧａＮであり、前記第２窒化物半導体層（１２０）は、真性ＧａＮまたはＮ－型ＧａＮである。
任意で、前記第１トレンチ層の（０００１）面を露出し、または前記第１窒化物半導体層の（０００１）面および

面をともに露出することをさらに含む。
任意で、前記第１窒化物半導体層を覆う、

方向における前記第１化合物半導体層を除去することをさらに含む。
任意で、前記第１窒化物半導体層の

方向に第４絶縁層を形成する。
任意で、前記第２窒化物半導体層がＮ－型ＧａＮである場合、前記Ｐ型埋め込み層と前記第２窒化物半導体層とがＰＮ構造を形成する。
任意で、前記第１化合物半導体層（１３０）を成長させる前に、第２化合物半導体層（１６０）を成長させることをさらに含む。
任意で、前記第２化合物半導体層（１６０）は、非意図的にドープされたＧａＮまたは真性ＧａＮであり、或いは、前記化合物半導体層１６０は、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＮまたはＡｌＩｎＧａＮから選択される。
任意で、デバイスの第１電極、第２電極および第３電極を形成することをさらに含む。
任意で、前記第１電極および第２電極が、前記デバイスの前記窒化物半導体層と物理的に接触するとともに前記二次元電子ガスとオーミック接触し、または、前記第１電極および第２電極が、前記化合物半導体層と物理的接触してオーミック接触を形成する。
任意で、前記第３電極が、前記第１化合物半導体層とショットキー接触を形成し、または絶縁性接触を形成する。
任意で、前記絶縁性接触とは、前記第１化合物半導体層の、前記第３電極に対応する位置でゲート媒体層を形成することである。
任意で、前記ゲート媒体層の形成方法として、ＭＯＣＶＤ法により前記第１化合物半導体層（１３０）を形成したあと、その場で（ｉｎ－ｓｉｔｕ）前記ゲート媒体層を成長させ、または前記ゲート媒体層を、前記第１化合物半導体層（１３０）と異なる成長設備で別途に成長させる。
任意で、前記第１電極、第３電極および第２電極は、前記ベース材の第１平面に略垂直な方向に順に設置され、前記第１電極および第２電極の位置は、互いに交換してもよい。
任意で、前記埋め込み層と接続するボディ電極を形成することをさらに含む。
任意で、前記埋め込み層と物理的に接触することにより、前記ボディ電極を形成する。
任意で、前記二次元正孔ガスとオーミック接触することにより前記ボディ電極を形成し、前記二次元正孔ガスにより前記ボディ電極を前記埋め込み層と電気的に接続させる。
任意で、前記ボディ電極により、前記デバイスがオフにされるとき、第２電極と第３電極との間の二次元正孔ガスを完全または部分的に空乏化し、前記バックグラウンド負電荷のみが残され、デバイスがオフにされるときに、前記バックグラウンド負電荷により前記バックグラウンド正電荷による電界を相殺し、前記電界の分布をより均一にさせる。
任意で、前記第２電極の形成方法は、前記ベース材の第１平面に第１金属層を形成し、等方性エッチングにより、前記デバイスの前記第１化合物半導体層（０００１）面に少量に堆積された前記第１金属層を除去することをさらに含む。
任意で、前記ゲートの形成方法は、前記第１金属層に同一面蒸着により第２絶縁層を形成し、前記第２絶縁層を前記化合物半導体層１３０または前記ゲート媒体層から露出するようにし、そして、前記第２絶縁層に第２金属層を形成し、等方性エッチングにより、前記デバイスの前記第１化合物半導体層（０００１）面に少量に堆積された前記第２金属層を除去することをさらに含む。
任意で、前記第１電極の形成方法として、前記第２金属層に同一面蒸着により第３絶縁層を形成し、そして、前記第３絶縁層に第３金属層を形成し、フォトエッチングによりエッチングして前記第１電極を形成することをさらに含む。
本開示の内容の他の局面において、フィン状電子チャネル半導体デバイスを提供し、該フィン状電子チャネル半導体デバイスは、
略平行する第１平面および第２平面と、第１平面および第２平面のそれぞれと繋がる第３表面とを有する階段状構造が形成され、前記第３表面の格子が六方対称性を有する、ベース材と、
前記第３表面を核として前記第２平面の制限下で、前記第２平面に垂直に上に向かって側方にエピタキシャル成長したフィン状窒化物半導体層と、
前記窒化物半導体層に形成された前記第１化合物半導体層（１３０）と、を備え、前記第１化合物半導体層と前記窒化物半導体層との界面で二次元電子ガスおよび／または前記二次元正孔ガスが形成されている。
任意で、前記ベース材は、Ａｌ２Ｏ３、真性ＧａＮ、４Ｈ－ＳｉＣおよび（１１０）面のシリコンまたは（１１２）面のシリコンから選択される。
任意で、前記窒化物半導体層は、第１窒化物半導体層と第２窒化物半導体層とを含む。
任意で、前記第３表面は、Ａｌ２Ｏ３の（０００１）面、４Ｈ－ＳｉＣの（０００１）面およびシリコンの（１１１）面から選択される。
任意で、前記ベース材の、前記第３表面以外の他の表面に第１絶縁層が形成されている。
任意で、前記ベース材の前記第３表面にシード層が形成されている。
任意で、前記第１絶縁層には、前記シード層材料により形成される多結晶または非晶質の層を有する。
任意で、前記シード層の外部にバッファ層がさらに形成され、前記バッファ層が、単層または多層の構造を有する。
任意で、前記シード層の外部に前記第１窒化物半導体層（１１０）が形成されている。
任意で、前記バッファ層の外部に前記第１窒化物半導体層（１１０）が形成されている。
任意で、前記窒化物半導体層１１０にＰ型埋め込み層が形成され、前記Ｐ型埋め込み層と前記二次元電子ガスとがボディダイオード構造として形成される。
任意で、前記第２窒化物半導体層は、前記第１窒化物半導体層または前記埋め込み層に形成されている。
任意で、前記第１窒化物半導体層および前記第２窒化物半導体層の材料は、同じであってもよく、異なってもよい。
任意で、前記第１窒化物半導体層は、Ｎ－型ＧａＮまたはＰ－型ＧａＮであり、前記第２窒化物半導体層は、真性ＧａＮまたはＮ－型ＧａＮである。
任意で、第２化合物半導体層（１６０）がさらに有し、前記第２化合物半導体層（１６０）が、非意図的にドープされたＧａＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮである。
任意で、前記第１窒化物半導体層の

方向に前記第１化合物半導体層が形成されていない。
任意で、前記第１窒化物半導体層の＜０００１＞方向に第４絶縁層が形成されている。
任意で、前記第２窒化物半導体層がＮ型ＧａＮである場合、前記第２窒化物半導体層と前記埋め込み層とによりボディダイオード構造が形成される。
任意で、第１電極、第２電極および第３電極をさらに有する。
任意で、前記第１電極／第２電極が、前記デバイスの前記窒化物半導体層と物理的に接触するとともに前記二次元電子ガスとオーミック接触し、または、前記第１電極／第２電極が、前記第１化合物半導体層と物理的に接触してオーミック接触を形成する。
任意で、前記第３電極が、前記第１化合物半導体層とショットキー接触を形成し、または絶縁性接触を形成する。
任意で、絶縁性接触とは、前記第３電極と前記化合物半導体層１３０との間にゲート媒体層が形成されることがである。
任意で、前記第１電極、第２電極および第３電極は、前記ベース材の第１平面に略垂直な方向に順に設置され、前記第１電極および第２電極の位置は、互いに交換してもよい。
任意で、ボディ電極をさらに有し、前記ボディ電極が前記埋め込み層と電気的に接続され、前記ボディ電極を設置することにより、閾値電圧を安定にさせるとともに、前記埋め込み層と前記二次元電子ガスとからなるボディダイオードが、前記トランジスタチャネルの電流方向に対する逆方向の電流を導通させ、または、前記ボディ電極の接続により、前記埋め込み層と、Ｎ－型ＧａＮにより形成される前記第２窒化物半導体層とからなるボディダイオードの回路応用を実現する。
任意で、前記ボディ電極が前記埋め込み層と物理的に接続し、または前記ボディ電極が前記二次元正孔ガスとオーミック接触する。
任意で、前記第１窒化物半導体層（１１０）における、第２電極に対応する領域にＮ－型ドーピングが行われ、前記第２窒化物半導体層（１２０）における、第１電極に対応する領域にＮ－型ドーピングが行われる。
本開示の内容の他の局面において、フィン状電子チャネル半導体デバイスを提供し、該フィン状電子チャネル半導体デバイスは、ベース材を備え、前記ベース材の上面に垂直にフィン状窒化物半導体層がエピタキシャル成長されており、
前記窒化物半導体層が、第１窒化物半導体層と第２窒化物半導体層とを含み、
前記窒化物半導体層に第１化合物半導体層（１３０）が形成され、したがって前記第１化合物半導体層（１３０）と前記窒化物半導体層との界面で二次元正孔ガスおよび／または前記二次元電子ガスが同時に形成されている。
任意で、前記ベース材は、Ａｌ２Ｏ３、真性ＧａＮ、４Ｈ－ＳｉＣおよび（１１０）面のシリコンまたは（１１２）面のシリコンから選択される。
任意で、前記ベース材の上面に第１絶縁層が形成されている。
任意で、前記ベース材にシード層が形成されている。
任意で、前記シード層の外部にバッファ層がさらに形成され、前記バッファ層が、単層または多層の構造を有する。
任意で、第１窒化物半導体層および第２窒化物半導体層は、前記ベース材の上面に平行して上下に積層される。
任意で、前記第１窒化物半導体層と第２窒化物半導体層との間にＰ型埋め込み層が設けられている。
任意で、前記Ｐ型埋め込み層と前記二次元電子ガスとによりボディダイオード構造が形成される。
任意で、前記第１窒化物半導体層および前記第２窒化物半導体層の材料は、同じであってもよく、異なってもよい。
任意で、前記第１窒化物半導体層は、Ｎ－型ＧａＮまたはＰ－型ＧａＮであり、前記第２窒化物半導体層は、真性ＧａＮまたはＮ－型ＧａＮである。
任意で、第２化合物半導体層（１６０）がさらに有し、前記第２化合物半導体層（１６０）が、非意図的にドープされたＧａＮ、ＩｎＧａＮ、ＡｌＮまたはＡｌＩｎＧａＮである。
任意で、前記第１窒化物半導体層の＜０００－１＞方向に前記第１化合物半導体層が形成されていない。
任意で、前記第１窒化物半導体層の＜０００－１＞方向に第４絶縁層が形成されている。
任意で、前記第２窒化物半導体層がＮ型ＧａＮである場合、前記第２窒化物半導体層と前記埋め込み層とによりボディダイオード構造が形成される。
任意で、第１電極、第２電極および第３電極をさらに有する。
任意で、前記第１電極／第２電極が、前記デバイスの前記窒化物半導体層と物理的に接触するとともに前記二次元電子ガスとオーミック接触し、または、前記第１電極／第２電極が、前記第１化合物半導体層と物理的に接触してオーミック接触を形成する。
任意で、前記第３電極が、前記第１化合物半導体層とショットキー接触を形成し、または絶縁性接触を形成する。
任意で、絶縁性接触とは、前記第３電極と前記第１化合物半導体層との間にゲート媒体層が形成されることである。
任意で、前記第１電極、第２電極および第３電極は、前記ベース材の第１平面に略垂直な方向に順に設置され、前記第１電極および第２電極の位置は、互いに交換してもよい。
任意で、ボディ電極をさらに有し、前記ボディ電極が前記埋め込み層と電気的に接続される。
任意で、前記ボディ電極が前記埋め込み層と物理的に接続し、または前記ボディ電極が前記二次元正孔ガスとオーミック接触する。
本開示の内容の他の局面において、フィン状相補型半導体デバイスを提供し、該フィン状相補型半導体デバイスは、
上記の電子チャネル半導体デバイスと、
複数の正孔チャネル半導体デバイスと、を備え、前記正孔チャネル半導体デバイスが前記電子チャネル半導体デバイスと対向に設置されている。
任意で、前記正孔チャネルデバイスは、第４電極、第５電極および第６電極を備える。
任意で、第４電極～第６電極が形成される前記正孔チャネルデバイスと前記電子チャネル半導体デバイスとが対称に設置される。
任意で、前記正孔チャネルデバイスにおいて、前記第１窒化物半導体層における、前記第６電極に対応する箇所においてＮ型埋め込み層が形成されている。
任意で、前記正孔チャネルデバイスにおいて、相応の前記窒化物半導体層における、前記第４電極および第５電極に対応する箇所においてＰ－型ドーピングがされた。
任意で、前記正孔チャネルデバイスおよび前記電子チャネルデバイスにおいてＮ型埋め込み層およびＰ型埋め込み層をともに有する。
本開示の内容の他の局面において、無線周波数デバイスを提供し、該無線周波数デバイスが、上記のいずれか１種のデバイスを備える。
本開示の内容の他の局面において、電気パワーデバイスを提供し、該電気パワーデバイスが、上記のいずれか１種のデバイスを備える。
本開示の目的、特徴および利点を説明するため、以下、図面を参照しながら本開示の具体的な内容を説明する。図面は、本開示の原理を示すものにすぎず、図面において、ユニットの寸法及び相対位置を比例で描くとは限らない。
半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイス構造およびその製造方法の模式図である。 選択可能な半導体デバイスの製造方法の模式図である。
以下、図面を参照しながら、本開示の例示的な内容を説明する。明瞭および簡明のため、本開示の内容を実現するすべての特徴を説明していない。しかしながら、開発者の具体的な目標を実現するように、本開示を実現する過程において本開示の内容を実現できる多くの方式を採用し得、そして、本開示の内容によってはこれらの方式が変更されることもある。
ここで、必須でない細部で本開示の内容が複雑になることを避けるため、図面において、本開示の案に深く関わっているデバイス構造のみを示し、いくつの細部を省略する。
なお、以下、図面を用いて本開示の内容を説明したが、本開示の内容は、説明された実施形態に限定されない。本明細書において、実施可能である限り、異なる実施形態の間で特徴を置き換えまたは借用してもよく、または、１つの実施形態において１つまたは複数の特徴を省略してもよい。
下記の具体的な実施形態について図面を参照することができ、図面は、本開示の一部を示すとともに例示的な実施形態を示す。なお、保護しようとする主題の範囲から逸脱しない限り、他の実施形態により構造の形成および／または論理の変更を行ってもよい。また、方向および位置（例えば、上、下、頂部、底部など）は、図面に示される特徴を理解するためのものにすぎず、限定的に以下の具体的な実施形態のみを採用することを意味しない。
本開示の明細書および特許請求の範囲に使用される用語について、特に断りがない限り、「一」、「１つ」および「前記」は、複数のものを指すことも可能である。なお、本明細書に使用される用語の「および／または」は、該当列挙項目のうちの１つまたは複数の項目の任意の１つおよびそのすべての可能な組合せを含む。
ＩＩＩ族窒化物半導体は、主にウルツ鉱（Ｗｕｒｔｚｉｔｅ）と閃亜鉛鉱（Ｚｉｎｃ－ｂｌｅｎｄｅ）との２種の結晶構造を有する。ウルツ鉱は、安定で、比較的高品質の結晶を得ることができるため、実際に応用されるＩＩＩ族窒化物半導体は、一般的にウルツ鉱構造を有する。
このため、本開示に係る半導体デバイス構造は、ウルツ鉱（Ｗｕｒｔｚｉｔｅ）結晶構造を用いるＩＩＩ族窒化物デバイスを含む。任意で、前記ＩＩＩ族窒化物デバイスは、ノーマリオフの窒化物半導体デバイスである。
図１～図３に示すように、該実施形態において、半導体デバイスは、ベース材１００を含み、ベース材１００が、独立のベース材または塊状の窒化ガリウム材料を採用することができ、窒化ガリウム材料の調製が非常の高価であるため、一実施可能な方式として、窒化ガリウム半導体層を異種ベース材においてエピタキシャル成長させてデバイスを作製することである。異種ベース材の材料は、サファイア（Ａｌ２Ｏ３）、ＳｉおよびＳｉＣなどを選択することができる。サファイアの（０００１）面、ＳｉＣの（０００１）面およびＳｉの（１１１）面などは、六方対称の格子構造を有するため、ヘテロエピタキシャル成長のためのベース材として適し、窒化ガリウム半導体層がその上に核生成、成長し、比較的高品質のＧａＮまたはＡＬＮ結晶を得ることに寄与できる。
また、サファイアベース材は、低コストで、窒化ガリウムエピタキシャル層と格子整合性がよいため、多く使用されている。放熱性を考慮すれば、シリコンベース材を用いて窒化ガリウム半導体層を調製することも多くなってくるが、シリコンベース材を用いる場合に漏れ電流および耐圧の問題を考慮する必要がある。本開示に係るプロセスにおいて、これに対して設計されており、シリコンベース材の材料によるデバイス性能に対する影響を防止することができ、耐圧の向上および暗電流の低減に寄与できる。
上記のように、異種ベース材の材質は、実際のニーズに応じて選択することができ、本開示では、ベース材の具体的な材料が限定されなく、ベース材の表面に形成されたベース材の表面に垂直な垂直トレンチの側面が六方対称性の格子構造を有するものであればよい。本開示において、ベース材の材料は、サファイア（Ａｌ２Ｏ３）、ＳｉＣ、シリコンおよび独立または塊状の真性窒化ガリウム材料などであり得る。
本開示において、図１に示すように、ベース材１００は、第１平面１００１を含み、ベース材１００においてエッチングして、ベース材における第１平面に垂直な第３表面を含む構造を形成する。例示的に、該構造は、階段状構造であり、ベース材１００の第１平面１００１と、第１平面に平行な第２平面１００２と、第１平面１００１および第２平面１００２のぞれぞれと繋がる第３表面１００３とからなり、第３表面が、六方対称性をする。例示的に、階段状構造の段差は、約５μｍである。
第３表面にシード層１０１を形成し、シード層１０１を該第３表面の一部の表面に形成させ、または第３表面の全部の表面に形成させる。シリコン材料である場合、Ｇａ原子のメルトバック効果のため、例えば、窒化ガリウムの半導体層をベース材に直接成長させることができなく、一般的に、ベース材にＡｌＮ、窒化ガリウムシード層などの構造を先に成長させて、さらに窒化ガリウムエピタキシャル層を成長させるようにする必要がある。窒化ガリウム層がＡｌ２Ｏ３（サファイア）、ＳｉＣ、または真性ＧａＮに直接核生成、成長をすることができるが、結晶品質のコントロールの面から、プロセスにシード層１０１を導入してもよい。
シード層１０１を核としてベース材１００の第２平面１００２の制限下で、第２平面に垂直で上に向かって窒化物半導体層１１０を側方エピタキシャル成長させ、さらに窒化物半導体層１２０を側方にエピタキシャル成長させる。窒化物半導体層１１０および窒化物半導体層１２０の材料は、同じであってもよく、異なってもよい。例示的に、窒化物半導体層１１０は、Ｎ－型ドーピングがされたＧａＮ層またはＰ－型ドーピングがされたＧａＮ層であり、窒化物半導体層１２０は、真性ＧａＮ層またはＮ－型ドーピングがされたＧａＮ層である。例示的に、Ｎ－型ドーピングまたはＰ－型ドーピングの濃度が１Ｅ１７～１Ｅ２０／ｃｍ３であってもよい。なお、階段状構造を形成せずに、直接ベース材１００の上面にシード層および窒化物半導体層を形成してもよく、ただし、成長の方向性を満たす必要がある。
任意で、図２に示すように、シード層１０１と窒化物半導体層１１０との間に半導体層１４０をさらに有してもよく、半導体層がバッファ層として使用され、半導体層が、単層または多層の構造を有してもよく、半導体層の材料は、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮおよびＡｌＧａＩｎＮのうちの１種または複数種であり得る。
任意で、窒化物半導体層１１０および窒化物半導体層１２０における、後のデバイスのソース／ドレインに対応する領域において、相応のＮ－型ドーピングを行う。ドーピングは、ソース／ドレイン領域の接触抵抗を効果的に下げることができる。Ｎ－型ドーピング濃度は、１Ｅ１７～１Ｅ２０／ｃｍ３であり得る。
窒化物半導体層１１０を覆う、第１表面の方向での両側の窒化物半導体層１２０を除去して、窒化物半導体層１１０を露出する。窒化物半導体層１１０および窒化物半導体層１２０に化合物半導体層１３０を形成し、例えば、ＡｌＧａＮのものである。
窒化物半導体層１１０、窒化物半導体層１２０および化合物半導体層１３０がＩＩＩ族窒化物半導体を採用する場合、ＩＩＩ族窒化物半導体が極性を有するため、極性半導体の表面または２種の異なる極性半導体の界面で固定分極電荷が存在する。これらの固定分極電荷の存在により、移動可能な正孔および電子を吸引して二次元正孔ガス２ＤＨＧおよび二次元電子ガス２ＤＥＧを形成することができる。これらの二次元正孔ガス２ＤＨＧおよび二次元電子ガス２ＤＥＧの発生には、付加の電界が不要で、半導体内のドーピング効果にも依存せず、自発的に発生し、ドーピングが不要であるため、二次元キャリアガス（二次元正孔ガスよび二次元電子ガス）が受けるイオン散乱作用が大幅に減少し、キャリア移動度が比較的に高い。
窒化物半導体層１１０を覆う、

方向および＜０００１＞方向における窒化物半導体層１２０を除去して、窒化物半導体層１１０を露出する。窒化物半導体層１１０および窒化物半導体層１２０に化合物半導体層１３０を形成し、例えば、ＡｌＧａＮのものである。これによって、

方向における窒化物半導体層１１０および窒化物半導体層１２０内の、化合物半導体層１３０との界面で二次元正孔ガス２ＤＨＧが形成されるとともに、＜０００１＞方向における窒化物半導体層１１０および窒化物半導体層１２０内の、化合物半導体層１３０との界面で二次元電子ガス２ＤＥＧが形成される。
ＨＥＭＴデバイスの第１電極２００、第２電極２１０および第３電極２２０を形成する。第１電極２００～第３電極２２０の位置が、具体的に限定されなく、第１電極がデバイスのソースであり、第２電極がデバイスのドレインであり、第３電極がデバイスのゲートであることがあり得、第１電極および第２電極を、デバイスのチャネル層（１１０／１２０）と物理的に接触するとともに二次元電子キャリアガス（２ＤＥＧ）とオーミック接触するようにさせてもよく、第１電極および第２電極を、化合物半導体層１３０と直接物理的に接触するとともにオーミック接触を形成するようにさせてもよい。また、第３電極２２０は、化合物半導体層１３０において化合物半導体層１３０と絶縁性接触またはショットキー接触を形成することができる。絶縁性接触とは、第３電極と化合物半導体層１３０との間にゲート媒体層３００を形成することである。ゲート媒体層は、ＳｉＯ２、ＳｉＮ、高誘電率媒体材料などであり得る。ゲート媒体層３００により、化合物半導体層１３０に対する表面パッシベーション効果を得ることができ、デバイスのゲート漏れ電流の減少およびデバイスの電気電子分野での応用に有利である。
ゲートが直接化合物半導体層１３０において形成された場合、ゲート漏れ電流が比較的に大きく、この場合、化合物半導体層１３０が十分高い禁制帯幅を保つことができれば、媒体層の役割を果たすことができ、このように作製できたデバイスが無線周波数（ＲＦ）分野に応用されることが多い。
例示的に、図３に示すように、第１電極２００、第２電極２１０および第３電極２２０は、ベース材１００の第１平面に垂直な方向に配置される。第２電極２１０の方は、ベース材１００の第１平面１００１により近い。なお、第１電極を、ベース材１００の第１平面１００１により近いように配置してもよい。
図４～図１２および図３７を参照しながら、該構造の半導体デバイスを製造する製造方法を詳細に説明する。
ステップ１は、図４に示すように、ベース材１００を用意し、ベース材１００にフォトエッチングパターンを形成し、そして、その上面に対してエッチングを行って階段状構造を形成し、例示的に、エッチングの深さは、約５μｍである。階段状構造は、ベース材１００の第１平面１００１と、第１平面１００１に平行な第２平面１００２と、第１平面１００１および第２平面１００２のそれぞれと繋がる第３表面１００３とからなり、第３表面が、六方対称の格子構造を有し、六方対称格子構造を有する第３表面において窒化物半導体の核生成および成長が容易であり、これに対して、他の表面において窒化物半導体の核生成および成長が容易ではない。
ステップ２は、図５に示すように、第３表面にシード層１０１を形成し、シード層１０１を第３表面の一部の表面に形成させ、または第３表面の全部の表面に形成させる。シード層の材料は、例えばＧａＮ、ＡＬＮなどである。
シリコン材料である場合、Ｇａ原子のメルトバック効果のため、ＧａＮをベース材に直接成長させることができなく、一般的に、ベース材に例えばシード層などの構造を先に成長させて、さらにＧａＮエピタキシャル層を成長させるようにする必要がある。
ステップ３は、図６に示すように、シード層１０１を核としてベース材１００の第２平面１００２の制限下で、ベース材の第３表面に沿って上に向かうとともにベース材の第２平面に沿って側面に向かってバッファ層１４０をエピタキシャル成長させたあと、窒化物半導体層１１０を側方にエピタキシャル成長させる。なお、バッファ層が必須でないため、図７に示すように、シード層を核として窒化物半導体層１１０を側方にエピタキシャル成長させてもよい。
ステップ４は、図８に示すように、窒化物半導体層１１０を核としてさらに窒化物半導体層１２０を側方にエピタキシャル成長させる。窒化物半導体層１１０および窒化物半導体層１２０の材料は、同じであってもよく、異なってもよい。例えば、窒化物半導体層１１０を側方にエピタキシャル成長させる過程においてＮ－型ドーピングまたはＰ－型ドーピングを行う。なお、ここで、後にドレインが窒化物半導体層１１０に形成される形態を例として説明しているが、後にソースが窒化物半導体層１１０に形成される場合、窒化物半導体層１２０を側方にエピタキシャル成長させる過程においてＮ－型ドーピングまたはＰ－型ドーピングを行う。
任意で、窒化物半導体層１２０における、後にデバイスの第１電極および第２電極が形成された箇所に対応する領域（すなわちドレイン／ソース領域）において、相応のＮ－型ドーピングを行い、相応のドーピングが、相応の領域の接触抵抗を効果的に下げることができる。
ステップ５は、図９に示すように、窒化物半導体層１１０を覆う、

方向における窒化物半導体層１２０を除去し、窒化物半導体層１１０の

面を露出するとともに、窒化物半導体層１１０を覆う、＜０００１＞方向における窒化物半導体層１２０を除去し、窒化物半導体層１１０の（０００１）面を露出する。そして、図１０に示すように、窒化物半導体層１１０および窒化物半導体層１２０に化合物半導体層１３０を形成し、例えば、ＡｌＧａＮのものである。これによって、

方向における窒化物半導体層１１０および窒化物半導体層１２０内の、化合物半導体層１３０との界面で２ＤＨＧおよび移動不能なバックグラウンド負電荷を形成し、＜０００１＞方向における窒化物半導体層１１０および窒化物半導体層１２０内の、化合物半導体層１３０との界面で２ＤＥＧおよび移動不能なバックグラウンド正電荷を形成する。
ステップ６は、図１１に示すように、＜０００１＞方向における窒化物半導体層にデバイスの第１電極～第３電極を形成し、第１電極２００（ソース）、第２電極２１０（ドレイン）および第３電極２２０（ゲート）の位置が、具体的に限定されない。第１電極、第２電極を、デバイスのチャネル層（１１０／１２０）と物理的に接触するとともに二次元電子ガス（２ＤＥＧ）とオーミック接触するようにさせてもよく、第１電極および第２電極を、化合物半導体層１３０と直接物理的接触するとともにオーミック接触を形成するようにさせてもよい。また、第３電極は、化合物半導体層１３０において化合物半導体層１３０と絶縁性接触またはショットキー接触を形成することができる。
図１２に示すように、絶縁性接触とは、第３電極と化合物半導体層１３０との間にゲート媒体層３００を形成することである。ゲート媒体層３００の形成方法として、ＭＯＣＶＤチャンバー内に化合物半導体層１３０を形成したあと、その場で（ｉｎ－ｓｉｔｕ）成長させるようにしてもよく、化合物半導体層１３０と異なる成長設備で単独に成長させるようにしてもよい。ただし、その場で成長させたゲート媒体層の品質がより優れるため、絶縁層をその場で（ｉｎ－ｓｉｔｕ）成長させることが好ましい。
ゲート媒体層は、二酸化ケイ素、ＳｉＮ、高誘電率媒体材料などであり得、ゲート媒体層３００により、化合物半導体層１３０に対する表面パッシベーション効果を得ることができ、デバイスのゲート漏れ電流の減少、デバイスの電気電子分野での応用に有利である。第３電極が直接化合物半導体層１３０において形成された場合、このように作製できたデバイスが無線周波数（ＲＦ）デバイスに応用されることが多く、ゲート媒体層を有するデバイスは、そのゲート漏れ電流が比較的に大きいためである。
例示的に、第１電極～第３電極は、ベース材１００の第１平面に垂直な方向に配置し得る。第２電極のほうは、ベース材１００の第１平面１００１により近い。第３電極は、第２電極と第１電極との間に位置する。
任意で、窒化物半導体層１１０および窒化物半導体層１２０におけるＮチャネルのソース領域およびドレイン領域にＮ－型ドーピングが存在する場合、第１電極および第２電極がデバイスのチャネル層と物理的に接触し、このようにすれば、オーミック接触抵抗を下げることに有利である。
このため、第３表面で成長した規則な横断面を有するフィン状のＩＩＩ族窒化物ＨＥＭＴデバイスによれば、デバイスの集積度を向上させることができ、ゲート漏れ電流を効果的に減少させることができ、製造プロセスが簡単である。
任意で、図１３に示すように、窒化物半導体層１１０と窒化物半導体層１２０との間にＰ型埋め込み層１５０をさらに有する。
その具体的な製造方法は、図１４に示すように、ステップ４において、ＡｌＮシード層を核としてベース材１００の第２平面１００２の制限下で、窒化物半導体層１１０を側方にエピタキシャル成長させたあと、窒化物半導体層１２０を側方にエピタキシャル成長させる前に、先にＰ型埋め込み層を側方にエピタキシャル成長させて形成し、Ｐ型埋め込み層は、例えばＰ型ＧａＮ層である。そして、埋め込み層を核として窒化物半導体層１２０を側方にエピタキシャル成長させる。Ｐ型埋め込み層のドーピング濃度は、例えば１Ｅ１７～１Ｅ２０／ｃｍ３であり、１Ｅ＋１８／ｃｍ３～５Ｅ＋１９／ｃｍ３であることがより好ましい。Ｐ型ＧａＮ層は、チャネル層における二次元電子ガスを空乏化することができ、これによって、デバイスがノーマリオフ状態を有する。なお、ドーピングがグレーデッドドーピングであってもよく、ここで説明を省略する。任意で、Ｐ型埋め込み層の＜０００１＞方向における投影は、第３電極の該方向における投影範囲内に位置し、または、第３電極の該方向における投影と部分的に重なり合う。Ｐ型埋め込み層のドーピング濃度、サイズのパラメータなどは、デバイスのパラメータに基づいて設置することができ、その上の二次元電子ガスの９５％～１００％を空乏化できればよく、二次元電子ガスの濃度が高いほど、相応にドーピング濃度をそれに応じて上げることができる。
そして、図１５に示すように、窒化物半導体層１１０を覆う、＜０００１＞方向における窒化物半導体層１２０と埋め込み層を除去し、窒化物半導体層１１０の（０００１）面を露出するとともに、窒化物半導体層１１０を覆う、

方向における窒化物半導体層１２０と埋め込み層を除去し、窒化物半導体層１１０の

面を露出する。
なお、Ｐ型ＧａＮ層が形成される同時に、Ｐ型ＧａＮ層と二次元電子ガスチャネルとによりボディダイオードの構造が形成される。
Ｐ型ＧａＮ層により、デバイスがノーマリオフ状態を有するとともに、二次元電子ガスチャネルと合わせてデバイス構造に作製されるＰＮ構造を形成し、二次元電子ガスが該ＰＮ構造における「Ｎ」部分として構成される。電極の接続によりこのようなＰＮ構造を各種の回路に応用することができる。例示的に、回路応用において、ＰＮ構造は、ＨＥＭＴ電流方向に対する逆方向の電流を導通させることができ、回路の設計および機能を豊富にすることができる。
任意で、ボディ電極２３０をさらに有し、ボディ電極がＰ型埋め込み層に接続される。例示的に、図１６に示すように、ボディ電極は、化合物半導体層１３０、窒化物半導体層１２０の非極性または半極性面に対してエッチングを行うことにより、Ｐ型埋め込み層までの貫通孔をエッチングしたあと、さらに金属を充填してボディ電極２３０を形成する。
なお、図１７に示すように、ボディ電極の形成方法として、窒化物半導体層１１０を覆う、

方向における化合物半導体層１３０を完全または部分的に除去し、Ｐ型埋め込み層を露出し、そして露出したＰ型埋め込み層にボディ電極２３０を形成するようにしてもよい。
なお、ボディ電極２３０が存在しない場合、Ｐ型半導体埋め込み層の電位が変動するため、デバイスの閾値電圧を安定に制御することに不利である。
また、Ｐ型埋め込み層とＮ－型ＧａＮ半導体層１２０とによりＰＮ構造が形成され、ＰＮ構造が、第２電極（ソース電極）とボディ電極との電圧の設定により、回路の設計および機能を豊富にすることができる。
任意で、図１８に示すように、ボディ電極２３０をさらに有し、ボディ電極２３０が二次元正孔ガスと接触する。なお、ボディ電極２３０は、二次元正孔ガスと接触できればよく、その具体的な位置が限定されない。例示的に、

面の化合物半導体層１３０をエッチングし、

面の窒化物半導体層１２０を露出し、そして窒化物半導体層１２０にボディ電極２３０を形成する。自発効果およびピエゾ効果により、

方向における窒化物半導体層１１０および窒化物半導体層１２０内の、化合物半導体層１３０との界面で二次元正孔ガス（２ＤＨＧ）が形成され、このため、ボディ電極は、二次元正孔ガスを介してＰ型窒化物半導体埋め込み層と電気的に接続し、その電位を制御する。
なお、ボディ電極２３０が存在しない場合、Ｐ型半導体埋め込み層の電位が変動するため、デバイスの閾値電圧を安定に制御することに不利であり、これに対して、窒化物半導体層内において自発に形成した二次元正孔ガスを利用し、ボディ電極２３０が二次元正孔ガスを介してＰ型半導体埋め込み層と間接電気的に接続することにより、Ｐ型埋め込み層の電位を制御し、そして、ボディ電極の設置もより自在になる。任意で、上記のＰＮ構造は、このようなボディ電極と二次元正孔ガスとの接続方式で回路に応用してもよく、これによって、ＰＮ構造が、ＨＥＭＴ電流方向に対する逆方向の電流を導通させることができ、回路の設計および機能を豊富にすることができる。
窒化物半導体層内に二次元正孔ガスが自発に形成するとき移動不能なバックグラウンド負電荷が存在するため、バックグラウンド負電荷が二次元正孔ガスを吸引し、これによって、ボディ電極は、デバイスのオフ過程において、ドレイン電極が高電圧にあるため、２ＤＥＧが空乏化され、バックグラウンド正電荷が残され、ボディ電極と２ＤＨＧとの接続により、電界作用でゲート電極とドレイン電極との間の２ＤＨＧの全部または一部が空乏化され、バックグラウンド負電荷が露出される。バックグラウンド負電荷は、バックグラウンド正電荷による電界を部分的に相殺するとともに、デバイスの耐圧能力を向上させることができる。
任意で、窒化物半導体層１１０、埋め込み層および窒化物半導体層１２０に化合物半導体層１３０を形成する前に、化合物半導体層１６０をさらに形成する。図１９～図２１に示すように、その作製方法として、上記のステップ５において化合物半導体層１３０を堆積して形成させる前に、化合物半導体層１６０を先に成長させる。化合物半導体層１６０は、低ドープされた、または非意図的にドープされたＧａＮである。埋め込み層１３０により、相応のチャネルでの２ＤＥＧの９５～１００％を空乏化するとき、イオン散乱などの作用のため、デバイスが導通するときの抵抗が大幅に上げられ、化合物半導体層１６０が低ドープされたまたは非意図的にドープされたＧａＮである場合、化合物半導体層１６０の設置によれば、Ｐ型半導体埋め込み層によるイオン散乱作用を顕著に低下させることができ、したがって、デバイスのオン抵抗を下げることができる。
また、化合物半導体層１６０を設置することによれば、イオン散乱による電子移動度の低下を軽減させることができ、そして、窒化物半導体層１１０および窒化物半導体層１２０が禁制帯幅のより低い材料を採用することによれば、窒化物半導体層１１０および窒化物半導体層１２０と化合物半導体層１３０とのより大きい禁制帯幅差異を得ることができる。また、化合物半導体層１６０は、化合物半導体層１３０を成長させる前に形成されるため、プロセスに対する変動が小さい。例示的に、化合物半導体層１６０は、ＩｎＧａＮ、ＡｌＩｎＧａＮ、ＡｌＩｎＮまたはＡｌＮであり得る。
任意で、ベース材の第３表面１００３以外の他の表面に図２２に示す絶縁層３１０が形成される。任意で、絶縁層は、他の表面を完全に覆う。
なお、ベース材がＳｉベース材である場合、Ｓｉベース材の（１１１）面と

面とが性質上に差がないため、ベース材の第３表面１００３は、Ｓｉベース材の（１１１）面または

面であり得る。Ｓｉベース材は、（１１０）面または（１１２）面を採用するものであり得る。絶縁層の設置によれば、成長するときにＧａ原子のＳｉベース材に対するメルトバック作用を防止することができる。また、シード層、例えばＡｌＮの選択的成長が困難であるため、シリコンの第３表面に単結晶ＡｌＮが形成される以外、絶縁層３１０にも非晶質または多結晶のＡｌＮが生成しやすい。これらの非晶質または多結晶のＡｌＮがデバイスの構造および機能に悪影響を与える可能性があるため、非晶質または多結晶の部分をエッチングし、または成長するときにＣｌ２またはＨＣＬガスなどのＣｌ含有のエッチングガスを導入し、ガスの、単結晶ＡｌＮと多結晶／非晶質ＡｌＮとに対するエッチング選択比を利用して、絶縁層３１０における非晶質または多結晶のＡｌＮ層を除去し、第３表面１００３における単結晶ＡｌＮ層だけを残す。Ｇａ含有材料の窒化物半導体は、絶縁層に直接核生成、成長しにくいため、第３表面において形成された単結晶ＡｌＮ層だけで該窒化物半導体が選択的成長することが実現される。
多結晶または非晶質のＡｌＮ層は、本質的に１種の絶縁層であり、Ｇａ含有材料の窒化物半導体が多結晶または非晶質のＡｌＮ層に核生成、成長しにくいため、絶縁層３１０における多結晶または非晶質のＡｌＮ層を残してもよい。任意で、多結晶または非晶質のＡｌＮ層を除去してもよい。
Ａｌ２Ｏ３またはＳｉＣのベース材を採用する場合、上記の絶縁層をなしにしてもよい。これは、Ｇａ原子とＡｌ２Ｏ３またはＳｉＣとが両立できるため、メルトバック現象が発生しないからである。窒化物半導体は、六方対称の格子構造を有する第３表面でより核生成、成長しやすく、したがって、第３表面が選択的に成長させる能力をもつ。
Ａｌ２Ｏ３またはＳｉＣのベース材を採用する場合、絶縁層を有することにより、第３表面での核生成と成長のプロセスウィンドウがより大きく、より制御可能になる。したがって、Ａｌ２Ｏ３またはＳｉＣのベース材を採用する場合、第３表面１００３以外の他の表面に絶縁層３１０を形成してもよい。
第３表面１００３以外の他の表面に絶縁層３１０を形成する方法は、例示的に、下記の通りである。
図２３～図２５に示すように、ベース材においてエッチングを行って凸状台形状を形成し、凸状台が２つの対向する第３表面を有する、例示的に、ベース材がシリコンである場合、第３表面は、シリコンの（１１１）面である。そして、第３表面でＬＰＣＶＤなどの技術を利用してＳｉＮを成長させ、垂直配向のエッチング技術を利用して、側壁に形成されたＳｉＮのみを残す。そして、酸化技術によりＳｉＯ２を成長させ、第３表面において、ＳｉＮの保護でＳｉＯ２の成長がなく、シリコン片の他の表面にＳｉＯ２層が形成される。さらに、ＳｉＮとＳｉＯ２とのエッチング選択比を利用し、熱リン酸などによるウェットエッチングプロセスにより、第３表面のＳｉＮをエッチングし、他の表面における大部分の二酸化ケイ素を残す。
絶縁層の設計によれば、ベース材の材料のデバイス性能に対する影響を防止することができ、耐圧の向上および暗電流の低減に寄与できる。
以下、図２６～図３２を参照しながら、ソース、ドレインおよびゲートの作製方法を例示的に説明する。
ＨＥＭＴデバイスを形成したあと、堆積およびリフトオフまたは堆積およびレーザーポジショニングエッチングなどの方法でベース材の第１平面に形成された第１絶縁層３１０に比較的に厚い第１金属層２１０を形成し、第１金属層は、第１絶縁層に堆積される以外、デバイスの化合物半導体層１３０の（０００１）面にも少量に堆積され、そして、等方性エッチングによりデバイスの化合物半導体層１３０の（０００１）面における金属層を除去する。そして、第１金属層に同一面蒸着により第２絶縁層３２０を形成し、ＣＭＰ、およびエッチングバックまたは第２絶縁層３２０の成長厚さの精確制御により、デバイスのゲート領域に位置するように第２絶縁層の高さを設定して、ゲート領域での化合物半導体層１３０またはゲート媒体層を露出する。第１金属層の形成方法と同様、第２絶縁層に第２金属層２２０を形成する。同様に、第２金属層は、第２絶縁層に堆積される外、デバイスの化合物半導体層１３０の（０００１）面にも少量に堆積され、そして、等方性エッチングによりデバイスの化合物半導体層１３０の（０００１）面における金属層を除去する。そして、第２金属層に同一面蒸着により第３絶縁層３３０を形成し、エッチングバックまたは第３絶縁層の成長厚さの精確制御により、デバイスのソース領域に位置するように第３絶縁層の高さを設定して、ソース領域での化合物半導体層１３０または窒化物半導体層１２０を露出する。そして、同様に、第３絶縁層に第３金属層２００を形成し、フォトエッチングにより第１電極２００を形成する。これによって、図示のように、２つのデバイスの間にゲート、ソースおよびドレインを同時に形成する。
なお、第１電極および第２電極の位置は、互いに交換してもよく、第１電極および第２電極は、焼なましなどの工程により二次元電子ガスとオーミック接触を形成することができる。第３電極は、化合物半導体層１３０とショットキー接触を形成し、またはゲート媒体により化合物半導体層１３０から絶縁される。
上記のように、上記のベース材の上記特定面でＩＩＩ族窒化物半導体チャネル層および化合物半導体層１３０が成長しており、例えば、ＧａＮ材料またはＡｌＧａＮ材料のものであり、その表面が（０００１）面または

面である場合、ガリウム極性または窒素極性を有し、すなわち、＜０００１＞配向または

配向を有する。したがって、＜０００１＞方向におけるチャネル層内の、チャネル層と化合物半導体層１３０との界面に近い箇所に２ＤＥＧが存在し、＜０００－１＞方向におけるチャネル層内の、チャネル層と化合物半導体層１３０との界面に近い箇所に２ＤＨＧが存在する。
任意で、図３３に示すように、＜０００－１＞方向における化合物半導体層１３０が除去され、

方向において二次元電子ガス２ＤＨＧを形成することができなくなる。または、図３４に示すように、ＩＩＩ族窒化物半導体チャネル層の

面に第４絶縁層３４０を形成してチャネル層の

面を保護する。なお、第４絶縁層３４０は、保護用絶縁層として、ＩＩＩ族窒化物半導体チャネル層の、ベース材の第１平面および第２平面に平行な非極性面まで延在することができる。
二次元電子ガス２ＤＨＧの存在により、ソース、ドレインおよびゲートの電位変化に応答することができ、これによって、寄生容量およびリークパスを増加させる。
任意で、図３５に示すように、ＩＩＩ族窒化物デバイスは、上記の複数の電子チャネルのＩＩＩ族窒化物デバイスおよび複数の正孔チャネルのＩＩＩ族窒化物デバイスを含む。正孔チャネルのＩＩＩ族窒化物デバイスと電子チャネルのＩＩＩ族窒化物デバイスとが対応に設置される。
なお、電子チャネルのＩＩＩ族窒化物デバイスと対応に、

方向における窒化物半導体層１１０および窒化物半導体層１２０において第４電極２４０、第５電極２５０および第６電極２６０を形成する。第４電極～第６電極の位置が、具体的に限定されない。第４電極が正孔チャネルデバイスのソースであり、第５電極が正孔チャネルデバイスのドレインであり、第６電極が正孔チャネルデバイスのゲートであることができる。第４電極および第５電極のそれぞれを、デバイスのチャネル層（１１０／１２０）と物理的に接触するとともに二次元正孔ガスとオーミック接触するようにさせてもよく、または第４電極および第５電極を、化合物半導体層１３０と直接物理的に接触するとともにオーミック接触を形成するようにさせてもよい。第６電極２６０は、化合物半導体層１３０において化合物半導体層１３０と絶縁性接触またはショットキー接触を形成する。絶縁性接触とは、第６電極２６０と化合物半導体層１３０との間にゲート媒体層３００を形成することである。ゲート媒体層は、ＳｉＯ２、高誘電率媒体材料などのものであり得る。ゲート媒体層３００により、化合物半導体層１３０に対する表面パッシベーション効果を得ることができ、デバイスのゲート漏れ電流の減少およびデバイスの電気電子分野での応用に有利である。ゲート媒体層が直接化合物半導体層１３０において形成された場合、ゲート漏れ電流が比較的に大きく、このように作製できたデバイスが無線周波数（ＲＦ）分野に応用されることが多い。
例示的に、第４電極～第６電極は、ベース材１００の第１平面に垂直な方向に配置してもよい。第５電極の方は、ベース材１００の第１平面１００１により近い。なお、第４電極を、ベース材１００の第１平面１００１により近いように配置してもよい。第６電極は、第５電極と第４電極との間に位置する。
なお、電子チャネルのＩＩＩ族窒化物デバイスと対応に、正孔チャネルのＩＩＩ族窒化物デバイスの窒化物半導体層１１０および窒化物半導体層１２０における、デバイスのソース／ドレインに対応する領域において、相応のＰ－型ドーピングを行う。このようにすれば、オーミック接触抵抗を下げることに有利である。
なお、電子チャネルのＩＩＩ族窒化物デバイスと対応に、正孔チャネルにおいてＮ－型埋め込み層を有する。相応の設計により、Ｐ－型ドーピングのものの１つを、電子チャネルのＩＩＩ族窒化物デバイスのＮ型埋め込み層と重なり合うようにしてもよく、電子チャネルのＩＩＩ族窒化物デバイスにおいて、窒化物半導体層１１０および窒化物半導体層１２０における、デバイスのソース／ドレインに対応する領域において、相応のＮ－型ドーピングを行って正孔チャネルのＩＩＩ族窒化物デバイスのＮ型埋め込み層と重なり合うようにしてもよい。
なお、図３６に示すように、窒化物半導体層においてＰ－型埋め込み層およびＮ－型埋め込み層をともに有してもよい。電子チャネルのＩＩＩ族窒化物デバイスを形成する場合、Ｐ－型埋め込み層においてゲートを形成し、正孔チャネルのＩＩＩ族窒化物デバイスを形成する場合、Ｎ－型埋め込み層においてゲートを形成する。
他の電子チャネルのＩＩＩ族窒化物デバイスと、正孔チャネルのＩＩＩ族窒化物デバイスとは、構造が類似しているため、ここで説明を省略する。
規則な横断面を有するフィン状のＩＩＩ族窒化物デバイスにおける相応の極性面での電極の設定によれば、ＨＨＭＴおよびＨＥＭＴデバイスを同時に形成することができ、デバイスの集積度を向上させることができ、ゲート漏れ電流を効果的に減少させることができ、製造プロセスが簡単で、さらに、ＨＨＭＴとＨＥＭＴデバイスとにより相補型デバイスを形成することができる。
無線周波数電子デバイスを提供する。無線周波数電子デバイスは、例えば、パソコン、携帯電話、デジタルカメラなどの他の電子設備であり、上記のデバイスのいずれか１種を備える。
電気電子デバイスを提供する。電気電子デバイスは、携帯電話基地局、光通信システムなどの分野における電力増幅器に使用され、または電源デバイスであってもよく、電気電子デバイスが、上記のデバイスのいずれか１種を備える。
本開示に係る案は、少なくとも下記の効果の１つを実現することができる。半導体デバイス構造は、ゲート漏れ電流を減少させることができ、閾値電圧が高く、パワーが高く、信頼性が高く、低オン抵抗およびデバイスのノーマリオフ状態を実現することができ、安定な閾値電圧を提供することができ、したがって、半導体デバイスが優れるスイッチング特性を有する。
本開示に係る案は、下記の効果の少なくとも１つをさらに実現することができる。単位面積でより高いチャネル密度を実現することができ、デバイスの集積密度を向上させ、デバイスの構造および製造プロセスが比較的に簡単であり、生産コストを効果的に削減することができる。
上記記載は、具体的な実施形態を用いて本開示を説明したが、当業者であればわかるように、これらの説明は、例示的なものにすぎず、本開示の保護範囲を限定するものではない。当業者は、本開示の精神および原理を逸脱しない限り、本開示に対して各種の変形および変更を行ってもよく、これらの変形および変更も本開示の範囲に属する。
産業上の利用可能性
プロセスが簡単で、コストが低く、単位面積でより高いチャネル密度を実現することができ、電子チャネルおよび正孔チャネルを同時に有することができ、耐電圧が高く、パワーが高く、オン抵抗が低いなどの高い性能を持つ省エネの半導体デバイスを提供することができる。

Claims (14)

  1. ベース材を用意し、その上面に対してエッチングを行って、平行する第１平面および第２平面と、第１平面および第２平面のそれぞれと繋がる第３表面とを有する階段状構造を形成することと、
    前記第３表面を核として前記第２平面の制限下で、前記第２平面に垂直に上に向かってフィン状窒化物半導体層を側方にエピタキシャル成長させることと、
    前記窒化物半導体層に第１化合物半導体層（１３０）を形成して、同時に前記第１化合物半導体層（１３０）と前記窒化物半導体層との界面で二次元正孔ガスおよび移動不能なバックグラウンド負電荷、および／または二次元電子ガスおよび移動不能なバックグラウンド正電荷を形成することとを含み、
    前記第３表面の格子が、六方対称性を有し、
    前記窒化物半導体層を核としてＰ型埋め込み層を側方にエピタキシャル成長させ、そして前記埋め込み層を核として窒化物半導体層を側方にエピタキシャル成長させることをさらに含む
    ことを特徴とするフィン状電子チャネル半導体デバイスの製造方法。
  2. 前記第３表面にシード層を形成し、前記シード層を前記第３表面の一部の表面に形成させ、または前記シード層を前記第３表面の全部の表面に形成させることをさらに含む
    ことを特徴とする請求項１に記載の方法。
  3. 前記シード層を核としてバッファ層を側方にエピタキシャル成長させることをさらに含む
    ことを特徴とする請求項２に記載の方法。
  4. 前記埋め込み層と接続するボディ電極を形成することをさらに含む
    ことを特徴とする請求項１に記載の方法。
  5. 平行する第１平面および第２平面と、第１平面および第２平面のぞれぞれと繋がる第３表面とを有する階段状構造が形成され、前記第３表面の格子が六方対称性を有する、ベース材と、
    前記第３表面を核として前記第２平面の制限下で、前記第２平面に垂直に上に向かって側方にエピタキシャル成長したフィン状窒化物半導体層と、
    前記窒化物半導体層に形成された第１化合物半導体層（１３０）と、を備え、前記第１化合物半導体層と前記窒化物半導体層との界面で二次元電子ガスおよび／または二次元正孔ガスが形成されており、
    前記窒化物半導体層において形成されたＰ型埋め込み層をさらに備える
    ことを特徴とするフィン状電子チャネル半導体デバイス。
  6. 前記埋め込み層と接続するボディ電極をさらに備える
    ことを特徴とする請求項５に記載のフィン状電子チャネル半導体デバイス。
  7. 前記ベース材は、Ａｌ２Ｏ３、真性ＧａＮ、４Ｈ－ＳｉＣ、（１１０）面のシリコンまたは（１１２）面のシリコンから選択される
    ことを特徴とする請求項５または６に記載のフィン状電子チャネル半導体デバイス。
  8. ベース材を備え、前記ベース材の上面に垂直にフィン状窒化物半導体層がエピタキシャル成長されており、
    前記窒化物半導体層が、第１窒化物半導体層と第２窒化物半導体層とを含み、
    前記窒化物半導体層に第１化合物半導体層（１３０）が形成され、前記第１化合物半導体層（１３０）と前記窒化物半導体層との界面で二次元正孔ガスおよび／または二次元電子ガスが形成されており、
    前記第１窒化物半導体層と第２窒化物半導体層との間にＰ型埋め込み層が設けられている
    ことを特徴とするフィン状電子チャネル半導体デバイス。
  9. 前記Ｐ型埋め込み層と二次元電子ガスチャネルとによりボディダイオード構造が形成される
    ことを特徴とする請求項８に記載のフィン状電子チャネル半導体デバイス。
  10. 請求項５～７のいずれか１項に記載のフィン状電子チャネル半導体デバイスと、
    複数の正孔チャネル半導体デバイスと、を備え、
    前記正孔チャネル半導体デバイスが前記電子チャネル半導体デバイスと対向に設置されている
    ことを特徴とするフィン状相補型半導体デバイス。
  11. 請求項８または９に記載のフィン状電子チャネル半導体デバイスと、
    複数の正孔チャネル半導体デバイスと、を備え、
    前記正孔チャネル半導体デバイスが前記電子チャネル半導体デバイスと対向に設置されている
    ことを特徴とするフィン状相補型半導体デバイス。
  12. 請求項５～７のいずれか１項に記載のフィン状電子チャネル半導体デバイスを備える、無線周波数デバイス。
  13. 請求項１０に記載のフィン状相補型半導体デバイスを備える、無線周波数デバイス。
  14. 請求項５～７のいずれか１項に記載のフィン状電子チャネル半導体デバイスを備える、電気パワーデバイス。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102769350B1 (ko) * 2020-04-13 2025-02-14 광동 즈넝 테크놀로지 컴퍼니 리미티드 정공 채널 반도체 트랜지스터, 제조 방법 및 그 응용
CN113571516B (zh) * 2020-04-29 2024-02-06 广东致能科技有限公司 一种iii族氮化物半导体集成电路结构、制造方法及其应用
CN116072531B (zh) * 2023-03-07 2023-08-22 徐州致能半导体有限公司 一种在半导体功能区侧面制作电极的方法
US20240339320A1 (en) * 2023-04-07 2024-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Ceramic substrate structures and methods of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110224019A (zh) 2019-04-12 2019-09-10 广东致能科技有限公司 一种半导体器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5202312B2 (ja) * 2005-07-06 2013-06-05 インターナショナル レクティフィアー コーポレイション 第ｉｉｉ族窒化物エンハンスメント型デバイス
KR20110098579A (ko) * 2010-02-26 2011-09-01 전자부품연구원 질화물 반도체 소자 및 표면 전처리를 통한 질화물 반도체 소자 제조 방법
KR101882997B1 (ko) * 2011-09-30 2018-07-30 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
KR20160134872A (ko) 2011-12-19 2016-11-23 인텔 코포레이션 비평면 iii-n 트랜지스터
DE102012217073B4 (de) 2012-09-21 2024-11-28 Robert Bosch Gmbh Vertikales mikroelektronisches Bauelement
US8768271B1 (en) 2012-12-19 2014-07-01 Intel Corporation Group III-N transistors on nanoscale template structures
EP2765611A3 (en) 2013-02-12 2014-12-03 Seoul Semiconductor Co., Ltd. Vertical gallium nitride transistors and methods of fabricating the same
US11018253B2 (en) * 2016-01-07 2021-05-25 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices
US10985253B2 (en) * 2016-11-14 2021-04-20 Ecole polytechnique fédérale de Lausanne (EPFL) Semiconductor devices with multiple channels and three-dimensional electrodes
US10811526B2 (en) 2016-12-30 2020-10-20 Intel Corporation Stacked group III-nitride transistors for an RF switch and methods of fabrication
US10727328B2 (en) * 2017-11-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11257818B2 (en) * 2018-09-27 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based field effect transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
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CN110224019A (zh) 2019-04-12 2019-09-10 广东致能科技有限公司 一种半导体器件及其制造方法

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