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Description

本発明は、半導体装置に関する。
特許文献１は、ゲートパッドと、ポリシリコンからなるゲート連結配線と、ゲート連結配線上に形成され、ゲートパッドと一体的に連なるゲート金属配線とを含む半導体装置を開示している。ゲートパッドに電圧が印加されると、ゲート金属配線およびゲート連結配線を介して、能動領域に形成されたＭＯＳＦＥＴに電力が供給される。
特開２０１０－２３８８８５号公報
実用上、互いに並列に接続された複数の半導体装置（チップ）を有するモジュールが使用される場合がある。モジュールには、各チップのゲートに一括して電気的に接続されたゲート端子が設けられる。当該ゲート端子に制御電圧を与えることによって、各内蔵チップのゲートに同時に電圧が印加されてスイッチング動作が行われる。
しかしながら、このようなモジュールでは、オン時にノイズが発生し易いという課題がある。これは、ゲート抵抗に関して複数のチップ間でばらつきがあり、オン制御の初期において、相対的にゲート抵抗が低いチップに電流が集中するためである。また、ゲート抵抗のばらつきは、チップを製造する際の加工精度（エッチング寸法等）のばらつきによって生じるものであるから、これを排除することは難しい。
一方、各チップ内のゲート抵抗よりも大きな抵抗値を有する外付けのゲート抵抗を、チップ一つ一つに対して設けてもよいが、モジュールの構造が複雑になり、組み立てが難しいという別の課題が発生する。
そこで、本発明の目的は、簡単な構造で、複数の半導体装置を並列に接続して同時に使用してもノイズの発生を低減できる半導体装置を提供することである。
この発明の一実施形態は、半導体層と、前記半導体層に形成された複数のセルと、
前記複数のセルを制御するための電気接続用の制御パッドと、前記制御パッドを連続して囲むように、前記制御パッドの周囲に形成されたパッド周辺部と、前記制御パッドの下方に部分的に配置されたポリシリコンからなる内蔵抵抗であって、前記制御パッドと前記パッド周辺部とを電気的に接続する内蔵抵抗と、電気接続用の複数のソースパッドとを備え、前記制御パッドと前記パッド周辺部との間に空間が形成されるように、前記制御パッドは同じ層において前記パッド周辺部から物理的に分離されており、前記制御パッドは、前記半導体層の縁部周辺に形成されており、接続部材が接続される接続部分は、前記制御パッドの表面上に選択的に形成されており、前記内蔵抵抗は、平面図において前記接続部分を避けた領域に選択的に配置されている、半導体装置を提供する。
この発明の一実施形態では、前記接続部分が、平面図で前記制御パッドの表面領域の半分以上を占める。
この発明の一実施形態では、前記パッド周辺部から延びるゲートフィンガーをさらに備える。
この発明の一実施形態では、前記ゲートフィンガーが、前記パッド周辺部から３方向に延びる。
この発明の一実施形態では、前記ゲートフィンガーが、前記半導体装置の四隅に延びる部分を有する。
この発明の一実施形態では、前記ゲートフィンガーの幅が前記内蔵抵抗器の幅よりも狭い。
この発明の一実施形態では、前記内蔵抵抗は、平面図において長方形の形状を有する。
この発明の一実施形態では、前記制御パッドがアルミニウムを含む材料から構成されている。
この発明の一実施形態では、前記パッド周辺部がアルミニウムを含む材料から構成されている。
この発明の一実施形態では、前記ソースパッドのそれぞれは、アルミニウムを含む材料から構成されている。
この発明の一実施形態では、前記半導体装置は、平面図において長方形の形状を有し、前記制御パッドは、平面図で前記半導体装置の１辺の中央付近に設けられている。
この発明の一実施形態では、前記パッド周辺部が前記制御パッドと同じ厚さを有する。
この発明の一実施形態では、前記内蔵抵抗が、前記制御パッドの下方領域に部分的に配置され、前記内蔵抵抗と前記制御パッドとの間に層間膜が選択的に配置される。
この発明の一実施形態では、前記接続部分が前記制御パッドの中央部分に形成されている。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の一点鎖線IIで囲まれた領域の拡大図である。 図３ａおよび図３ｂは、図２の二点鎖線IIIで囲まれた領域の拡大図であって、図３ａは平面図を示し、図３ｂは図３ａの切断線IIIｂ－IIIｂで半導体装置を切断したときの断面図を示す。 図４は、セルの構造の変形例を示す図である。 図５は、本発明の一実施形態に係る半導体装置が適用されたモジュールの電気回路を示す電気回路図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。なお、図１では、明瞭化のため、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示している。
半導体装置１は、ＳｉＣが採用された半導体装置であって、たとえば、その最表面を法線方向から見た平面視（以下、単に「平面視」と言う。）において、四角形のチップ状に形成されている。
半導体装置１には、アクティブ領域２およびアクティブ領域２を取り囲む終端領域３が設定されている。アクティブ領域２は、この実施形態では、半導体装置１の内方領域において平面視略四角形状に形成されているが、その形状は特に制限されない。アクティブ領域２と終端領域３との間には、半導体装置１の耐圧を向上させるため、ガードリング（図示せず）が形成されていてもよい。
アクティブ領域２には、本発明の制御パッドの一例としてのゲートメタル４４、ソースメタル４３および本発明のフィンガーの一例としてのゲートフィンガー５が形成されている。そして、これらを覆うように、半導体装置１の最表面には、パッシベーション膜４０が形成されている。パッシベーション膜４０には、ゲートメタル４４の一部およびソースメタル４３の一部を、それぞれ、ゲートパッド４およびソースパッド６として露出させる開口４１，４２が形成されている。一方、ゲートフィンガー５は、その全体がパッシベーション膜４０に覆われている。
ゲートメタル４４、ゲートフィンガー５およびソースメタル４３は、たとえば、Ａｌ（アルミニウム）、ＡｌＣｕ（アルミニウム－銅合金）、Ｃｕ（銅）等のメタル配線からなる。
ポリシリコンよりも低抵抗なメタル配線でゲートフィンガー５を構成することによって、ゲートメタル４４から比較的距離がある位置（遠い位置）のトランジスタセル１８（図２参照）に対しても、ゲート電流を短時間で供給することができる。また、Ａｌであれば、その加工性が良いので（加工し易いので）、これらの配線の形成工程を簡単にすることができる。一方、ＡｌＣｕはＡｌが使用される場合に比べて、半導体装置１のパワーサイクル耐性を向上させることができると共に、ゲートパッド４に関してボンディングワイヤの接合強度を向上させることもできる。Ｃｕが使用される場合は、ＡｌおよびＡｌＣｕの場合よりも抵抗率を低減できる利点がある。
ゲートメタル４４は、アクティブ領域２の周縁部（終端領域３との境界付近）の一部に選択的に形成されている。ゲートフィンガー５は、ゲートパッド４の形成位置から、アクティブ領域２の周縁部に沿う方向およびアクティブ領域２の内方に向かう方向に分かれて延びている。これにより、アクティブ領域２には、ゲートメタル４４を挟んで互いに異なる方向に延びる複数のゲートフィンガー５で区画された部分およびゲートフィンガー５の外方領域に、セル領域７，４５が形成されている。
より具体的には、この実施形態では、ゲートメタル４４は、平面視四角形状に形成され、アクティブ領域２の一辺８の中央部に選択的に配置されている。なお、アクティブ領域２の一辺８（ゲートメタル４４が配置された辺）以外の辺は、一辺８の対辺９、およびこれらの辺８，９の両端部にそれぞれ連続する辺１０，１１である。
ゲートフィンガー５は、ゲートメタル４４の周囲を、間隔を空けて取り囲むパッド周辺部１２と、当該パッド周辺部１２から、アクティブ領域２の当該一辺８に沿う方向および当該一辺８に直交する方向のそれぞれに延びる第１フィンガー１３および第２フィンガー１４とを含む。
パッド周辺部１２は、ゲートメタル４４の周囲に沿う平面視四角環状に形成されている。
第１フィンガー１３は、パッド周辺部１２に対して辺１０およびその反対の辺１１に向かう方向に、辺８に沿って一対形成されている。
第２フィンガー１４は、第１フィンガー１３に直交する方向に辺９までアクティブ領域２を横切る直線状の主部位１５と、当該主部位１５に一体的に接続され、当該接続箇所から第１フィンガー１３に沿って延びる複数の枝部１６とを含む。枝部１６は、この実施形態では、主部位１５の先端部と主部位１５の途中部の二箇所に接続されて合計二対形成されているが、この数は特に制限されない。
こうして、アクティブ領域２には、第１フィンガー１３および第２フィンガー１４（主部位１５および枝部１６）によってセル領域７，４５が区画されている。この実施形態では、第２フィンガー１４の主部位１５と中央の枝部１６で形成された交差部の各角に一つずつ、合計４つの内側セル領域７が形成されている。また、アクティブ領域２の周縁とゲートフィンガー５との間には、アクティブ領域２の周縁に沿って環状の外側セル領域４５が形成されている。
ソースメタル４３は、内側および外側セル領域７，４５のほぼ全体を覆うように形成されている。パッシベーション膜４０には、ソースパッド６が各内側セル領域７に一つずつ配置されるように、合計４つの開口４２が形成されている。
また、ソースメタル４３には、ゲートメタル４４の形状に応じた凹部１７が形成されている。凹部１７は、ゲートメタル４４が第１フィンガー１３に対してアクティブ領域２の内方側にセットバックされて配置されており、このゲートメタル４４を回避するために形成された窪みである。
図２は、図１の一点鎖線IIで囲まれた領域の拡大図である。つまり、半導体装置１のゲートパッド４およびその近傍領域を拡大して示す図である。なお、図２では、明瞭化のため、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示している。
図２に示すように、ゲートフィンガー５（パッド周辺部１２、第１フィンガー１３および第２フィンガー１４）で区画された内側および外側セル領域７，４５には、複数のトランジスタセル１８が配列されている。
複数のトランジスタセル１８は、この実施形態では、内側および外側セル領域７，４５のそれぞれにおいて、平面視で行列状に配列されている。ゲートフィンガー５の近傍では、複数のトランジスタセル１８は、ゲートフィンガー５の形状に合わせて整列している。たとえば、複数のトランジスタセル１８は、パッド周辺部１２の角部の形状に合わせて屈曲して整列し、直線状の第２フィンガー１４の主部位１５の形状に合わせて直線状に整列している。ソースメタル４３は、これら複数のトランジスタセル１８を覆うように形成されている。
なお、図２では、明瞭化のため、ソースメタル４３で覆われた複数のトランジスタセル１８の一部のみを表している。また、複数のトランジスタセル１８の配列形態は、行列状に限らず、たとえば、ストライプ状、千鳥状等であってもよい。また、各トランジスタセル１８の平面形状は、四角形状に限らず、たとえば、円形状、三角形状、六角形状等であってもよい。
互いに隣り合うトランジスタセル１８の間には、本発明の制御電極の一例としてのゲート電極１９が形成されている。ゲート電極１９は、内側および外側セル領域７，４５においては、行列状のトランジスタセル１８の各間に配置され、全体として平面視格子状に形成されている。一方、このゲート電極１９は、内側および外側セル領域７，４５だけでなく、ゲートフィンガー５が配置された領域にも形成され、当該ゲートフィンガー５の下方の部分がゲートフィンガー５に対してコンタクトしている。
この実施形態では、ゲート電極１９の一部は、第１フィンガー１３および第２フィンガー１４の下方領域に形成され、コンタクト部として第１フィンガー１３および第２フィンガー１４に対向している。図２では、明瞭化のため、ゲート電極１９の当該下方領域に形成された部分を、ハッチングを付した領域で表している。これにより、互いに隣り合う内側セル領域７のゲート電極１９は、第２フィンガー１４を下方で横切るゲート電極１９を介して連続している。このゲート電極１９の連続形態は、ゲートメタル４４に隣り合う内側セル領域７と外側セル領域４５との間に関しても同様である。つまり、これらの領域のゲート電極１９は、第１フィンガー１３を下方で横切るゲート電極１９を介して連続している。
そして、第１フィンガー１３および第２フィンガー１４は、それぞれ、その下方領域に配置されたゲート電極１９に対して、ゲートコンタクト２０によって接続されている。ゲートコンタクト２０は、第１フィンガー１３および第２フィンガー１４の各側縁から間隔を空けたフィンガー中央部において、それぞれの長手方向に沿って直線状に形成されている。
また、この実施形態では、ゲートメタル４４の下方に複数の内蔵抵抗２１が配置されている。複数の内蔵抵抗２１を、ゲートメタル４４の平面形状の重心位置から互いにほぼ等距離の位置に配置することによって、複数の内蔵抵抗２１の配置に関して対称性を持たすことが好ましい。この実施形態では、複数の内蔵抵抗２１は、平面視四角形状のゲートメタル４４の重心Ｇから等距離にあるゲートメタル４４の各角部に一つずつ配置されている。これにより、４つの内蔵抵抗２１に対称性が与えられている。
このような対称性のパターンは、種々考えられ、たとえば、２つの内蔵抵抗２１が、対角関係にあるゲートメタル４４の２つの角部に一つずつ配置されていてもよいし、対辺関係にあるゲートメタル４４の２つの辺に一つずつ互いに向かい合うように配置されていてもよい。また、たとえば、ゲートメタル４４が平面視円形状の場合には、２つの内蔵抵抗２１が、当該ゲートメタル４４の直径の両端に一つずつ配置されていてもよいし、ゲートメタル４４が平面視三角形状の場合には、３つの内蔵抵抗２１が、当該ゲートメタル４４の３つの角部に一つずつ配置されていてもよい。
各内蔵抵抗２１は、ゲートメタル４４とゲートフィンガー５（パッド周辺部１２）との間の環状の隙間領域２６を横切って、これらに跨るように形成されている。これにより、内蔵抵抗２１は、ゲートメタル４４およびゲートフィンガー５のそれぞれに対向している。ゲートメタル４４およびゲートフィンガー５（パッド周辺部１２）は、それぞれ、その下方領域に配置された内蔵抵抗２１に対して、本発明のコンタクトビアの一例としてのパッド側コンタクト２２およびセル側コンタクト２３によって接続されている。
この実施形態では、４つの内蔵抵抗２１は、対辺関係にあるゲートメタル４４の２つの辺の各周縁部２４の下方から、当該辺に直交する外側方向に延びてパッド周辺部１２の下方に至っている。各内蔵抵抗２１は、平面視四角形状に形成されており、たとえば、２００μｍ□以下（２００μｍ×２００μｍ以下）の大きさを有している。実用上、内蔵抵抗２１の大きさが１つ当たり２００μｍ□以下であれば、ＳｉＣエピタキシャル層２８（図３ｂ参照）上の領域のうち内蔵抵抗２１のために犠牲になる領域の面積を小さくでき、省スペース化を図ることができる。
また、パッド側コンタクト２２およびセル側コンタクト２３は、それぞれ、ゲートメタル４４およびパッド周辺部１２の辺に沿って互いに平行な直線状に形成されている。
内蔵抵抗２１をゲートメタル４４の中央部を回避した周縁部２４の下方に配置し、さらに、内蔵抵抗２１が配置された領域の上方領域をパッシベーション膜４０で覆うことによって、ゲートメタル４４の中央部には、内蔵抵抗２１で取り囲まれた本発明のワイヤ領域としてのゲートパッド４が確保されている。ゲートパッド４は、ボンディングワイヤが接続される領域である。
すなわち、この実施形態では、内蔵抵抗２１が配置された、ゲートメタル４４の各角部を選択的にパッシベーション膜４０で覆い、ゲートメタル４４のその他の部分を開口４１から露出させている。これにより、半導体装置１の最表面には、各角部が内方に凹んだ平面視四角形状のゲートパッド４が露出している。このように、内蔵抵抗２１が配置された領域の上方領域をパッシベーション膜４０で覆うことによって、ボンディングワイヤの接合時に、ゲートメタル４４における内蔵抵抗２１と重なる部分にボンディングワイヤが誤って接合されることを防止できる。その結果、ボンディングワイヤの接合時に、超音波等の衝撃によって内蔵抵抗２１がダメージを受けたり、それによって破壊されたりすることを抑制することができる。
図３ａおよび図３ｂは、図２の二点鎖線IIIで囲まれた領域の拡大図であって、図３ａは平面図を示し、図３ｂは図３ａの切断線IIIｂ－IIIｂで半導体装置１を切断したときの断面図を示す。なお、図３ａおよび図３ｂでは、明瞭化のため、各構成要素の縮尺が図１および図２とは異なる場合があり、図３ａと図３ｂとの間でも各構成要素の縮尺が異なる場合がある。また、図３ａおよび図３ｂでは、明瞭化のため、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示している。
次に、内蔵抵抗２１およびその近傍領域のより詳細な構成を、半導体装置１の断面構造と共に説明する。
半導体装置１は、ＳｉＣ基板２７と、ＳｉＣエピタキシャル層２８とを含む。ＳｉＣエピタキシャル層２８は、ＳｉＣ基板２７に積層されており、この積層構造が本発明のＳｉＣ半導体層の一例として示されている。
ＳｉＣ基板２７およびＳｉＣエピタキシャル層２８は、それぞれ、ｎ＋型およびｎ－型のＳｉＣである。ｎ＋型のＳｉＣ基板２７の不純物濃度は、たとえば、１×１０１７ｃｍ－３～１×１０２１ｃｍ－３である。一方、ｎ－型のＳｉＣエピタキシャル層２８の不純物濃度は、たとえば、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３である。また、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。
内側セル領域７において、ＳｉＣエピタキシャル層２８の表面部に複数のトランジスタセル１８が形成されている。複数のトランジスタセル１８は、ｐ－型ボディ領域２９と、ｐ－型ボディ領域２９の周縁から間隔を空けた内方領域に選択的に形成されたｎ＋型ソース領域３０と、ｎ＋型ソース領域３０の周縁から間隔を空けた内方領域に選択的に形成されたｐ＋型ボディコンタクト領域３１とを含む。また、ＳｉＣエピタキシャル層２８のｎ－型の部分は、複数のトランジスタセル１８の共通のドレイン領域となっている。
図３ａに示すように、平面視では、パッド周辺部１２（ゲートフィンガー５）に沿うトランジスタセル１８を除いて、ｐ＋型ボディコンタクト領域３１を取り囲むようにｎ＋型ソース領域３０が形成され、さらに、ｎ＋型ソース領域３０を取り囲むようにｐ－型ボディ領域２９が形成されている。ｐ－型ボディ領域２９において、ｎ＋型ソース領域３０を取り囲む環状の領域は、半導体装置１のオン時にチャネルが形成されるチャネル領域３２である。なお、図３ａおよび図３ｂは図示しないが、外側セル領域４５の複数のトランジスタセル１８も同様の構成を有している。
一方、パッド周辺部１２（ゲートフィンガー５）に沿うトランジスタセル１８では、ｐ－型ボディ領域２９およびｐ＋型ボディコンタクト領域３１が、それぞれ、後述するｐ－型領域３４およびｐ＋型領域３３に電気的に接続されている。
ｐ－型ボディ領域２９の不純物濃度は、たとえば、１×１０１４ｃｍ－３～１×１０１９ｃｍ－３であり、ｎ＋型ソース領域３０の不純物濃度は、たとえば、１×１０１７ｃｍ－３～１×１０２１ｃｍ－３であり、ｐ＋型ボディコンタクト領域３１の不純物濃度は、たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。
これらの領域２９～３１を形成するには、たとえば、ＳｉＣエピタキシャル層２８の表面部に、イオン注入によってｐ－型ボディ領域２９が形成される。その後、ｐ－型ボディ領域２９の表面部に、ｎ型不純物およびｐ型不純物を順にイオン注入することによって、ｎ＋型ソース領域３０およびｐ＋型ボディコンタクト領域３１が形成される。これにより、領域２９～３１からなるトランジスタセル１８が形成される。ｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。
アクティブ領域２において内側および外側セル領域７，４５以外の領域、具体的には、ゲートメタル４４、ゲートフィンガー５および隙間領域２６の下方領域では、ＳｉＣエピタキシャル層２８の表面部にｐ－型領域３４が形成されている。ｐ－型領域３４の表面部には、ｐ＋型領域３３が形成されている。
ｐ＋型領域３３は、ＳｉＣエピタキシャル層２８の内蔵抵抗２１に対向する領域において、ｐ－型領域３４のｐ－型部分をＳｉＣ表面に選択的に露出させ、それ以外の領域においては、自身のｐ＋型部分がＳｉＣ表面に選択的に露出するように、ゲートメタル４４等の下方領域のほぼ全域に亘って形成されている。つまり、ゲートメタル４４およびゲートフィンガー５は、内蔵抵抗２１が配置された領域においてはｐ－型部分に対向しているが、それ以外の大部分の領域においては、ｐ＋型部分に対向している。また、ｐ＋型領域３３およびｐ－型領域３４は、それぞれ、ソースメタル４３の下方まで延びるように形成されており、ソースメタル４３（この実施形態では、ソースパッド６よりも外方部分）の下方において、ｐ＋型ボディコンタクト領域３１およびｐ－型ボディ領域２９に一体的に繋がっている。なお、図３ａでは、パッド周辺部１２（ゲートフィンガー５）に沿うトランジスタセル１８のｐ＋型ボディコンタクト領域３１とｐ＋型領域３３とを、ハッチングを付した領域で表している。実用上、ｐ＋型ボディコンタクト領域３１がソースメタル４３と共にグランド電位に固定され、これによってｐ＋型領域３３が０Ｖで安定する。そのため、この実施形態のように、ゲートメタル４４およびゲートフィンガー５の大部分はｐ＋型領域３３に対向させておくことが好ましい。
ｐ＋型領域３３およびｐ－型領域３４は、それぞれ、ｐ＋型ボディコンタクト領域３１およびｐ－型ボディ領域２９と同一の工程で形成され、その不純物濃度および深さも同じである。
ＳｉＣエピタキシャル層２８の表面には、本発明の絶縁膜の一例としてのゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、酸化シリコン等の絶縁材料からなり、たとえば、０．００１μｍ～１μｍの厚さを有している。ゲート絶縁膜３５は、ゲート電極１９および内蔵抵抗２１をＳｉＣエピタキシャル層２８から絶縁するための共通の絶縁膜である。
ゲート絶縁膜３５上には、ゲート電極１９および内蔵抵抗２１が形成されている。ゲート電極１９は、各トランジスタセル１８のチャネル領域３２に、ゲート絶縁膜３５を挟んで対向するように形成されている。一方、内蔵抵抗２１は、ｐ－型領域３４の露出ｐ－型部分に、ゲート絶縁膜３５を挟んで対向するように形成されている。
ゲート電極１９および内蔵抵抗２１は、いずれも、ｐ型のポリシリコンからなり、同一工程で形成されてもよい。この実施形態では、ゲート電極１９および内蔵抵抗２１は、ｐ型不純物としてＢ（ホウ素）を含んでいる。Ｂ（ホウ素）含有ポリシリコンは、Ｓｉ半導体装置で一般的に使用されるリン（Ｐ）含有ポリシリコンに対する比抵抗値が大きい。したがって、ホウ素含有ポリシリコン（内蔵抵抗２１）は、同じ抵抗値を実現する場合でも、リン含有ポリシリコンよりも小さな面積で済む。そのため、ＳｉＣエピタキシャル層２８上における内蔵抵抗２１の占有面積を小さくできるので、スペースの有効利用を図ることができる。
ポリシリコンに含まれるｐ型不純物の濃度は、ゲート電極１９および内蔵抵抗２１それぞれの設計抵抗値に合わせて適宜変更できる。当該濃度は、この実施形態では、内蔵抵抗２１のシート抵抗が１０Ω／□以上となるように設定されている。実用上、内蔵抵抗２１のシート抵抗が１０Ω／□以上であれば、内蔵抵抗２１の面積を大きくしなくても、内蔵抵抗２１全体の抵抗値を、複数の半導体装置１間の抵抗値のばらつきよりも簡単に大きくすることができる。たとえば、抵抗値のばらつきが０．１Ω～２０Ωである場合に、小さな面積で、内蔵抵抗２１の抵抗値を２Ω～４０Ωとすることができる。その結果、ＳｉＣエピタキシャル層２８上の領域のうち、内蔵抵抗２１のために犠牲になる領域の面積を小さくできるので、他の要素のレイアウトへの影響が少なくて済む。また、この場合、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値は、４Ω～５０Ωであることが好ましい。
また、ゲート電極１９および内蔵抵抗２１の厚さは、２μｍ以下であることが好ましい。内蔵抵抗２１の厚さを２μｍ以下にすることによって、内蔵抵抗２１全体の抵抗値を、複数の半導体装置１間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、内蔵抵抗２１が厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
ゲート絶縁膜３５上には、ゲート電極１９および内蔵抵抗２１を覆うように、層間膜３６が形成されている。層間膜３６は、酸化シリコン等の絶縁材料からなり、たとえば、０．１μｍ～５μｍの厚さを有している。
また、層間膜３６は、ゲート絶縁膜３５上の領域のうち、ゲート電極１９および内蔵抵抗２１が配置されていない領域（第１領域）に入り込むように形成されている。これにより、内蔵抵抗２１が配置されていない領域において、ＳｉＣエピタキシャル層２８とゲートメタル４４との距離（絶縁膜の厚さＴ）を大きくできるので、これらの間の容量を低減することができる。
この層間膜３６を貫通するように、パッド側コンタクト２２およびセル側コンタクト２３が形成されている。パッド側コンタクト２２およびセル側コンタクト２３は、それぞれ、ゲートメタル４４およびゲートフィンガー５（パッド周辺部１２）と一体的に形成されたメタルビアからなる。
また、層間膜３６には、ｎ＋型ソース領域３１およびｐ＋型ボディコンタクト領域３１に対してソースメタル４３からコンタクトをとるためのソースコンタクト４６が貫通して形成されている。ソースコンタクト４６は、ソースメタル４３と一体的に形成されたメタルビアからなる。
層間膜３６上には、ゲートメタル４４、ゲートフィンガー５およびソースメタル４３が、互いに間隔を空けて形成されている。
そして、ゲートメタル４４、ゲートフィンガー５およびソースメタル４３を覆うように、パッシベーション膜４０が層間膜３６上に形成されている。パッシベーション膜４０には、ゲートメタル４４およびソースメタル４３の一部を露出させる開口４１，４２が形成されている。
以上のように、半導体装置１によれば、図３ａおよび図３ｂに示すように、ゲートメタル４４とゲートフィンガー５（パッド周辺部１２）との間にポリシリコン抵抗（内蔵抵抗２１）が介在している。つまり、外部から複数のトランジスタセル１８へ続く電流経路の途中に、内蔵抵抗２１が介在している。
この内蔵抵抗２１の抵抗値を調節することによって、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値（ゲート抵抗）において、内蔵抵抗２１の抵抗値を支配的にすることができる。そのため、ゲート電極１９の抵抗値にばらつきのある複数の半導体装置１を並列に接続して使用する場合でも、内蔵抵抗２１の抵抗値を当該ばらつきよりも大きくしておくことによって、相対的にゲート電極１９の抵抗値が低い半導体装置１に対する電流の流れ込みを制限することができる。その結果、当該使用時のノイズの発生を低減することができる。
しかも、内蔵抵抗２１を構成するポリシリコンは、不純物の注入等によって簡単に抵抗値を制御できる材料であり、また、その加工に関しても、従来の半導体製造技術によって確立されている。したがって、内蔵抵抗２１の導入に当たって、半導体装置１自体およびこれを備えるモジュールの構造が複雑になることを回避することもできる。
なお、内蔵抵抗２１に関しても、ゲート電極１９と同様に、半導体装置１を製造する際の加工精度（エッチング寸法等）のばらつきによって、大きさや厚さにばらつきが生じる場合があるが、ゲート電極１９に比べて加工寸法が小さいものである。したがって、内蔵抵抗２１ばらつきが、ノイズ発生のきっかけになることは、ほとんどない。
また、内蔵抵抗２１がゲートメタル４４の下方でゲートメタル４４に接続されているため、外部から複数のトランジスタセル１８へ続く電流経路の入り口部でゲート電流の流れ込みを制限することができる。これにより、特定のトランジスタセル１８にだけ突入電流が流れることを防止することができる。
たとえば、図２において、内蔵抵抗２１がゲートフィンガー５の第１フィンガー１３や第２フィンガー１４の途中部に、これらのフィンガー１３，１４の迂回路として形成されている場合を考える。この場合、当該内蔵抵抗２１よりもゲートメタル４４に近い側では、内蔵抵抗２１に到達する前に、フィンガー１３，１４からゲートコンタクト２０を介してゲート電極１９に突入電流が流れる場合がある。これに対し、この実施形態のように、電流経路の入り口部でゲート電流を制限できれば、複数のトランジスタセル１８間におけるスイッチング速度のばらつきを低減することができる。
さらに、図２に示すように、内蔵抵抗２１が対称性を持って配置されている。この特徴によっても、複数のトランジスタセル１８間におけるスイッチング速度のばらつきを低減することができる。
また、図３ａおよび図３ｂに示すように、ＳｉＣエピタキシャル層２８において、内蔵抵抗２１に対向する領域が、１×１０１９ｃｍ－３以下の不純物濃度を有するｐ－型領域３４である。そのため、ゲート絶縁膜３５の絶縁破壊を良好に抑制することができる。さらに、ｐ－型領域は、ｎ型領域に比べてキャリアを蓄積し難いため、ゲート絶縁膜３５を挟んで互いに対向する内蔵抵抗２１とｐ－型領域３４との間の容量を低減することもできる。
また、図３ａおよび図３ｂに示すように、ゲートメタル４４と内蔵抵抗２１とは、メタルビアからなるパッド側コンタクト２２で接続されている。そのため、パッド側コンタクト２２の位置をＳｉＣエピタキシャル層２８の表面に沿って変更する加工やビアの径を変更する加工等で、外部から複数のトランジスタセル１８へ続く電流経路において、内蔵抵抗２１が寄与する抵抗値を簡単に調節することができる。
たとえば、図３ｂに破線で示すパッド側コンタクト３７のように、パッド側コンタクト２２よりもパッド周辺部１２に近づけるだけで、内蔵抵抗２１に対するコンタクト位置からパッド周辺部１２までの距離をＤ１からＤ２へと簡単に短くすることができる。これにより、内蔵抵抗２１の抵抗値を小さくすることができる。逆に、パッド周辺部１２から遠ざければ、内蔵抵抗２１の抵抗値を大きくすることができる。また、図３ａに破線で示すパッド側コンタクト３８のように、パッド側コンタクト２２よりもビア径を小さくするだけで、内蔵抵抗２１へ向かう電流経路の抵抗値を大きくすることができる。逆に、ビア径を大きくすれば、当該経路の抵抗値を小さくすることができる。
しかも、これらの加工は、パッド側コンタクト２２（ビア）を形成する際、距離設計やビア径設計に合わせたマスクを使用するだけでよいので、製造工程が複雑になることを防止することもできる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、トランジスタセル１８がプレーナゲート構造のＭＯＳＦＥＴセルである場合を取り上げたが、トランジスタセル１８は、図４に示すように、トレンチゲート構造のＭＯＳＦＥＴセルであってもよい。この場合、ゲート電極１９は、複数のトランジスタセル１８の各間に形成されたゲートトレンチ３９に、ゲート絶縁膜３５を介して埋設されている。
また、トランジスタセル１８は、プレーナゲート構造もしくはトレンチゲート構造のＩＧＢＴセルであってもよい。この場合、ｎ＋型ＳｉＣ基板２７に代えて、ｐ＋型ＳｉＣ基板２７を用いればよい。
また、内蔵抵抗２１は、ゲートメタル４４の下方の層間膜３６に埋め込まれている必要はなく、たとえば、層間膜３６の表面に、ゲートメタル４４とゲートフィンガー５と接続するポリシリコン配線を、本発明の内蔵抵抗として形成してもよい。
また、内蔵抵抗２１の材料として、ポリシリコンに代えて、ゲートメタル４４およびゲートフィンガー５と同じかそれよりも大きい抵抗値を有する材料（たとえば、Ａｌ（アルミニウム）、ＡｌＣｕ（アルミニウム－銅合金）、Ｃｕ（銅）等のメタル配線）を用いてもよい。内蔵抵抗２１がメタルであっても、ゲートメタル４４とゲートフィンガー５との間の距離を長くできるので、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値を大きくすることができる。
また、内蔵抵抗２１は、ゲートメタル４４の下方に形成されている必要はなく、たとえば、ゲートフィンガー５の下方に形成されていてもよい。
また、内蔵抵抗２１は、ゲートメタル４４の周縁部２４の一部に沿う直線状であってもよいし、ゲートメタル４４の周縁部２４の全周に沿う環状であってもよい。
また、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
図５は、本発明の一実施形態に係る半導体装置が適用されたモジュールの電気回路を示す電気回路図である。
モジュール１００は、複数の半導体装置（チップ）１０１～１０４と、ドレイン端子１０５と、ソース端子１０６と、ゲート端子１０７とを含んでいる。各半導体装置１０１～１０４は、図１～図３に示される半導体装置１から構成されている。各半導体装置１０１～１０４は、図４に示される半導体装置から構成されていてもよい。複数の半導体装置１０１～１０４は、並列に接続されている。
各半導体装置１０１～１０４は、並列に接続された複数のトランジスタセル１８（図２、図３ａおよび図３ｂ参照）と、並列に接続された４つの内蔵抵抗４１（図２、図３ａおよび図３ｂ参照）を含んでいる。図５では、並列に接続された複数のトランジスタセル１８を１つのトランジスタセルＴｒで表し、並列に接続された４つの内蔵抵抗４１を１つの抵抗Ｒで表している。
各半導体装置１０１～１０４のゲート電極は、それに内蔵されている内蔵抵抗Ｒを介して、モジュール１００のゲート端子１０７に接続されている。各半導体装置１０１～１０４のドレイン電極は、モジュール１００のドレイン端子１０５に接続されている。各半導体装置１０１～１０４のソース電極は、モジュール１００のソース端１０６に接続されている。
このモジュール１００では、各半導体装置１０１～１０４内に、各半導体装置１０１～１０４内のゲート抵抗よりも大きな抵抗値を有する内蔵抵抗Ｒが内蔵されている。したがって、このモジュール１００では、各半導体装置１０１～１０４内のゲート抵抗よりも大きな抵抗値を有する外付けのゲート抵抗を、各半導体装置１０１～１０４に設ける場合に比べて、モジュールの構造が簡単となる。
本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
この出願は、２０１３年１１月２８日に日本国特許庁に提出された特願２０１３－２４６４７４号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。
この明細書からはさらに以下のような特徴が抽出され得る。
「Ａ１」 ＳｉＣ半導体層と、
前記ＳｉＣ半導体層の表面側に形成され、制御パッドに入力される制御電圧をその制御電極に受けてオン／オフ制御される複数のトランジスタセルと、
前記制御パッドよりも前記ＳｉＣ半導体層側に配置され、前記制御パッドと前記制御電極とを電気的に接続するとともに、前記複数のトランジスタセルのオン抵抗値のばらつきを低減するための内蔵抵抗とを含み、
前記制御パッドの表面には、最表面に形成された表面絶縁膜から露出してボンディングワイヤが接続される第１のワイヤ領域が選択的に形成されており、
前記内蔵抵抗は、前記ＳｉＣ半導体層の法線方向から見た平面視において、前記第１のワイヤ領域を回避した領域に選択的に配置され、
前記複数のトランジスタセルの上方には、前記複数のトランジスタセルの一方の主電極が接続されかつ前記制御パッドとは異なる主電極パッドが配置されており、
前記主電極パッドの表面には、前記表面絶縁膜から露出してボンディングワイヤが接続される第２のワイヤ領域が選択的に形成されている、半導体装置。
この構成では、制御パッドよりもＳｉＣ半導体層側に配置され、制御パッドと制御電極とを電気的に接続するとともに、複数のトランジスタセルのオン抵抗値のばらつきを低減するための内蔵抵抗とを含む。この内蔵抵抗の抵抗値を調節することによって、制御電極の抵抗値および内蔵抵抗の抵抗値を合計した抵抗値（制御抵抗）において、内蔵抵抗の抵抗値を支配的にすることができる。そのため、制御電極の抵抗値にばらつきのある複数の半導体装置を並列に接続して使用する場合でも、内蔵抵抗の抵抗値を当該ばらつきよりも大きくしておくことによって、相対的に制御電極の抵抗値が低い半導体装置に対する電流の流れ込みを制限することができる。その結果、当該使用時のノイズの発生を低減することができる。
「Ａ２」 前記制御パッドは、前記表面絶縁膜に周囲を取り囲まれて独立して形成されており、
前記内蔵抵抗は、層間膜を介して前記制御パッドの下方領域の前記第１のワイヤ領域を外れた領域に配置されている、「Ａ１」に記載の半導体装置。
この構成によれば、制御パッドの下方、つまり、外部から複数のセルへ続く電流経路の入り口部で制御電流の流れ込みを制限することができる。これにより、特定のトランジスタセルにだけ突入電流が流れることを防止することができる。その結果、複数のトランジスタセル間におけるスイッチング速度のばらつきを低減することができる。
「Ａ３」 前記内蔵抵抗の一部は、前記制御パッドの下方領域に配置されており、
前記制御パッドの下方領域のうち前記内蔵抵抗が配置されていない第１領域には、前記層間膜が埋設されている、「Ａ２」に記載の半導体装置。
「Ａ４」 前記内蔵抵抗と前記ＳｉＣ半導体層との間に配置された絶縁膜をさらに含み、
前記第１領域には、前記絶縁膜の延長部で構成された膜が前記層間膜と前記ＳｉＣ半導体層との間に配置されている、「Ａ３」に記載の半導体装置。
この構成によれば、内蔵抵抗が配置されていない第１領域において、ＳｉＣ半導体層と制御パッドとの距離（絶縁膜の厚さ）を大きくできるので、これらの間の容量を低減することができる。
「Ａ５」 前記ＳｉＣ半導体層において、前記絶縁膜を挟んで前記内蔵抵抗に対向する領域には、１×１０１９ｃｍ－３以下の濃度を有する不純物領域が選択的に形成されている、「Ａ４」に記載の半導体装置。
この構成によれば、内蔵抵抗に対向する不純物領域の濃度が１×１０１９ｃｍ－３以下であるため、絶縁膜の絶縁破壊を良好に抑制することができる。その場合、ＳｉＣ半導体層がｎ型ＳｉＣ半導体層であり、当該半導体層が、絶縁膜を挟んで内蔵抵抗に対向する領域に１×１０１９ｃｍ－３以下のｐ－型領域を有していることが好ましい。ｐ－型領域は、ｎ型領域に比べてキャリアを蓄積し難いため、絶縁膜を挟んで互いに対向する内蔵抵抗とｐ－型領域との間の容量を低減することもできる。
「Ａ６」 前記内蔵抵抗の前記一部は、前記制御パッドの周縁部の下方に配置されており、
前記第１のワイヤ領域は、前記周縁部に取り囲まれた前記制御パッドの中央部に形成されている、「Ａ１」～「Ａ５」のいずれかに記載の半導体装置。
「Ａ７」 前記層間膜を貫通し、前記制御パッドと前記内蔵抵抗とを電気的に接続するコンタクトビアとを含む、「Ａ２」～「Ａ５」のいずれかに記載の半導体装置。
この構成によれば、コンタクトビアの位置をＳｉＣ半導体層の表面に沿って変更する加工やビアの径を変更する加工等で、外部から複数のトランジスタセルへ続く電流経路において、内蔵抵抗が寄与する抵抗値を簡単に調節することができる。しかも、これらの加工は、コンタクトビアを形成する際、距離設計やビア径設計に合わせたマスクを使用するだけでよいので、製造工程が複雑になることを防止することもできる。
「Ａ８」 前記内蔵抵抗は、前記ＳｉＣ半導体層の法線方向から見た平面視において、互いに対称性を持って複数配置されている、「Ａ１」～「Ａ７」のいずれかに記載の半導体装置。
この構成によれば、特定のトランジスタセルにだけ突入電流が流れることを防止できるので、複数のトランジスタセル間におけるスイッチング速度のばらつきを低減することができる。
「Ａ９」 前記制御電極は、ｐ型のポリシリコンからなる、「Ａ１」～「Ａ８」のいずれかに記載の半導体装置。
「Ａ１０」 前記制御電極は、ｐ型不純物としてＢ（ホウ素）を含んでいる、「Ａ９」に記載の半導体装置。
Ｂ（ホウ素）含有ポリシリコンは、Ｓｉ半導体装置で一般的に使用されるＰ（リン）含有ポリシリコンに対する比抵抗値が大きい。したがって、ホウ素含有ポリシリコン（内蔵抵抗）は、同じ抵抗値を実現する場合でも、リン含有ポリシリコンよりも小さな面積で済む。そのため、ＳｉＣ半導体層上における内蔵抵抗の占有面積を小さくできるので、スペースの有効利用を図ることができる。
「Ａ１１」 前記内蔵抵抗の抵抗値は、２Ω～４０Ωである、「Ａ１」～「Ａ１０」のいずれかに記載の半導体装置。
「Ａ１２」 前記制御電極の抵抗値および前記内蔵抵抗の抵抗値を合計した抵抗値は、４Ω～５０Ωである、「Ａ１」～「Ａ１１」のいずれかに記載の半導体装置。
「Ａ１３」 前記内蔵抵抗のシート抵抗は、１０Ω／□以上である、「Ａ１」～「Ａ１２」のいずれかに記載の半導体装置。
実用上、内蔵抵抗のシート抵抗が１０Ω／□以上であれば、内蔵抵抗の面積を大きくしなくても、内蔵抵抗全体の抵抗値を、複数の半導体装置間の抵抗値のばらつきよりも簡単に大きくすることができる。その結果、ＳｉＣ半導体層上の領域のうち内蔵抵抗のために犠牲になる領域の面積を小さくできるので、他の要素のレイアウトへの影響が少なくて済む。
「Ａ１４」 前記ＳｉＣ半導体層の法線方向から見た平面視において前記内蔵抵抗の大きさは、１つ当たり２００μｍ□以下である、「Ａ１」～「Ａ１３」のいずれかに記載の半導体装置。
実用上、内蔵抵抗の大きさが１つ当たり２００μｍ□以下であれば、ＳｉＣ半導体層上の領域のうち内蔵抵抗のために犠牲になる領域の面積を小さくでき、省スペース化を図ることができる。
「Ａ１５」 前記内蔵抵抗の厚さは、２μｍ以下である、請求項１～１４のいずれか一項に記載の半導体装置。
内蔵抵抗の厚さを２μｍ以下にすることによって、内蔵抵抗全体の抵抗値を、複数の半導体装置間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、内蔵抵抗が厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
「Ａ１６」 前記制御パッドと同様に前記半導体装置の表面側に配置され、前記複数のトランジスタセル領域を複数の領域に区画するように前記制御パッドから延びるフィンガーをさらに含み、
前記内蔵抵抗は、前記制御パッドと前記フィンガーとを電気的に接続している、「Ａ１」～「Ａ１５」のいずれかに記載の半導体装置。
このように、制御パッドからフィンガーが延びる形態のデバイスに対しても、本願発明の特徴を良好に適用することができる。
「Ａ１７」 前記フィンガーは、前記制御パッドの周囲を囲むように配置された部分を有する、「Ａ１６」に記載の半導体装置。
「Ａ１８」 前記フィンガーは、メタル配線からなる、「Ａ１６」に記載の半導体装置。ポリシリコンよりも低抵抗なメタル配線でフィンガーを構成することによって、制御パッドから比較的距離がある位置のセルに対しても、制御電流を短時間で供給することができる。
「Ａ１９」 前記メタル配線は、ＡｌまたはＡｌＣｕまたはＣｕのいずれか１つからなる、「Ａ１７」に記載の半導体装置。
前記メタル配線をＡｌから構成した場合、Ａｌは加工し易いので、フィンガーの形成工程を簡単にすることができる。前記メタル配線をＡｌＣｕから構成した場合、フィンガーがＡｌ配線の場合に比べて、パワーサイクル耐性を向上させることができる。前記メタル配線をＣｕから構成した場合、フィンガーがＡｌ配線、ＡｌＣｕ配線の場合に比べて、抵抗率を低減することができる。
「Ａ２０」 前記トランジスタセルがＭＯＳＦＥＴセルを構成しており、
前記制御パッドは、前記ＭＯＳＦＥＴセルの制御電極に接続され、
前記主電極パッドは前記ＭＯＳＦＥＴセルのソース電極に接続され、
前記ＳｉＣ半導体層の裏面側に形成されたドレイン電極を含む、「Ａ１」～「Ａ１９」のいずれかに記載の半導体装置。
「Ａ２１」 前記ＭＯＳＦＥＴセルは、プレーナゲート構造を含む、「Ａ２０」に記載の半導体装置。
「Ａ２２」 前記ＭＯＳＦＥＴセルは、トレンチゲート構造を含む、「Ａ２０」に記載の半導体装置。
「Ａ２３」 前記トランジスタセルがＩＧＢＴセルを構成しており、
前記制御パッドは、前記ＩＧＢＴセルの制御電極に接続され、
前記主電極パッドは前記ＩＧＢＴセルのエミッタ電極に接続され、
前記ＳｉＣ半導体層の裏面側に形成されたコレクタ電極を含む、「Ａ１」～「Ａ１９」のいずれかに記載の半導体装置。
「Ａ２４」 前記複数のトランジスタセルは、格子状に配置されている、「Ａ１」～「Ａ２３」のいずれかに記載の半導体装置。
「Ａ２５」 半導体層と、
前記半導体層の表面側に形成され、制御パッドに入力される制御電圧を制御電極に受けてオン／オフ制御される複数のトランジスタセルと、
前記複数のトランジスタセルが形成された領域を複数の領域に区画するように前記制御パッドから延び、前記制御パッドに電気的に接続されたフィンガーと、
前記制御パッドおよび前記フィンガーよりも前記半導体層側に配置され、前記制御パッドと前記フィンガーとを電気的に接続し、前記フィンガーと同じがそれよりも大きい抵抗値を有する材料からなる内蔵抵抗とを含み、
前記制御パッドの表面には、最表面に形成された表面絶縁膜から露出してボンディングワイヤがボンディングされる第１のワイヤ領域が選択的に形成されており、
前記内蔵抵抗は、前記半導体層の法線方向から見た平面視において、前記第１のワイヤ領域を回避した領域に選択的に配置され、
前記複数のトランジスタセルの上方には、前記複数のトランジスタセルの一方の主電極が接続されかつ前記制御パッドとは異なる主電極パッドが配置されており、
前記主電極パッドの表面には、前記表面絶縁膜から露出してボンディングワイヤが接続される第２のワイヤ領域が選択的に形成されている、半導体装置。
「Ａ２６」 前記内蔵抵抗は、メタルからなる、「Ａ２５」に記載の半導体装置。
「Ａ２７」 「Ａ１」乃至 「Ａ２６」のいずれかに記載の半導体装置を複数個並列接続したことを特徴とする半導体モジュール。
１ 半導体装置
２ アクティブ領域
４ ゲートパッド
５ ゲートフィンガー
７ 内側セル領域
１２ パッド周辺部
１３ 第１フィンガー
１４ 第２フィンガー
１５ 主部位
１６ 枝部
１８ トランジスタセル
１９ ゲート電極
２０ ゲートコンタクト
２１ 内蔵抵抗
２２ パッド側コンタクト
２３ セル側コンタクト
２４ 周縁部
２７ ＳｉＣ基板
２８ ＳｉＣエピタキシャル層
２９ ｐ－型ボディ領域
３０ ｎ＋型ボディ領域
３１ ｐ＋型ボディコンタクト領域
３２ チャネル領域
３３ ｐ＋型領域
３４ ｐ－型領域
３５ ゲート絶縁膜
３６ 層間膜
３７ パッド側コンタクト
３８ パッド側コンタクト
３９ ゲートトレンチ
４４ ゲートメタル

Claims (15)

  1. 平面視において長方形の形状を有する半導体装置であって、
    半導体層と、
    前記半導体層に形成された複数のセルと、
    前記複数のセルを制御するための電気接続用の制御パッドと、
    前記制御パッドを連続して囲むように、前記制御パッドの周囲に形成されたパッド周辺部と、
    前記制御パッドの下方に部分的に配置されたポリシリコンからなる複数の内蔵抵抗であって、前記制御パッドと前記パッド周辺部とを電気的に接続する複数の内蔵抵抗と、
    電気接続用の複数の出力パッドとを備え、
    前記セルは、前記半導体層の表面から形成されたトレンチと、当該トレンチの内側表面を覆うように形成されたゲート絶縁膜と、当該ゲート絶縁膜の内側に埋め込まれたゲート電極とを有し、
    前記制御パッドは同じ層において前記パッド周辺部から物理的に分離されており、
    接続部材が接続される接続部分が、前記制御パッドの表面上に選択的に形成されており、
    前記複数の内蔵抵抗は、それぞれ、平面視において前記接続部分を避けた領域に選択的に配置されており、
    前記制御パッドは、平面視で前記半導体装置の１辺の中央付近に設けられており、
    前記制御パッドは、前記半導体層の縁部周辺に形成されており、
    前記複数の内蔵抵抗は、平面視において、前記接続部分と前記半導体装置の４辺の前記制御パッドが配置されている側の辺との間に配置されかつ前記制御パッドにおける前記接続部分以外の領域の下方にその一部が配置されている内蔵抵抗を含む、半導体装置。
  2. 前記接続部分が、平面視で前記制御パッドの表面領域の半分以上を占める、請求項１に記載の半導体装置。
  3. 前記パッド周辺部から延びるゲートフィンガーをさらに備える、請求項１または２に記載の半導体装置。
  4. 前記ゲートフィンガーが、前記パッド周辺部から３方向に延びる、請求項３に記載の半導体装置。
  5. 前記ゲートフィンガーが、前記半導体装置の四隅に延びる部分を有する、請求項４に記載の半導体装置。
  6. 前記ゲートフィンガーの幅が前記内蔵抵抗の幅よりも狭い、請求項３～５のいずれか一項に記載の半導体装置。
  7. 前記内蔵抵抗は、平面視において長方形の形状を有する、請求項１～６のいずれか一項に記載の半導体装置。
  8. 前記制御パッドがアルミニウムを含む材料から構成されている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 前記パッド周辺部がアルミニウムを含む材料から構成されている、請求項１～８のいずれか一項に記載の半導体装置。
  10. 前記出力パッドのそれぞれは、アルミニウムを含む材料から構成されている、請求項１～９のいずれか一項に記載の半導体装置。
  11. 前記パッド周辺部が前記制御パッドと同じ厚さを有する、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 前記内蔵抵抗が、前記制御パッドの下方領域に部分的に配置され、前記内蔵抵抗と前記制御パッドとの間に層間膜が選択的に配置される、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 前記接続部分が前記制御パッドの中央部分に形成されている、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 前記パッド周辺部から、前記半導体装置の４辺のうち前記制御パッドが配置されている側の辺に対向する辺に向かって延び、平面視において、前記出力パッドを複数の出力パッドに分割するように配置されたゲートフィンガーをさらに備える、請求項１に記載の半導体装置。
  15. 前記ゲートフィンガーによって分割された複数の前記出力パッドは、前記ゲートフィンガーに対して線対称に配置されている、請求項１４に記載の半導体装置。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4141953B1 (en) 2013-11-28 2025-07-02 Rohm Co., Ltd. Semiconductor device
DE102015120747B4 (de) * 2015-11-30 2020-10-22 Infineon Technologies Austria Ag Transistorbauelement mit erhöhter gate-drain-kapazität
JP6941502B2 (ja) * 2016-09-30 2021-09-29 ローム株式会社 半導体装置および半導体パッケージ
US10692863B2 (en) 2016-09-30 2020-06-23 Rohm Co., Ltd. Semiconductor device and semiconductor package
US10403623B2 (en) * 2017-07-06 2019-09-03 General Electric Company Gate networks having positive temperature coefficients of resistance (PTC) for semiconductor power conversion devices
US10665713B2 (en) * 2017-09-28 2020-05-26 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP6958474B2 (ja) * 2017-09-28 2021-11-02 三菱電機株式会社 炭化珪素半導体装置
EP3531457B1 (en) * 2018-02-26 2022-07-20 Infineon Technologies Austria AG Transistor device with gate resistor
JP7172317B2 (ja) 2018-09-11 2022-11-16 富士電機株式会社 半導体装置
WO2020090925A1 (ja) * 2018-11-02 2020-05-07 ローム株式会社 半導体ユニット、半導体装置、バッテリユニット、及び車両
JP7139232B2 (ja) * 2018-12-07 2022-09-20 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP7234713B2 (ja) * 2019-03-14 2023-03-08 富士電機株式会社 半導体装置
EP3716340A1 (en) * 2019-03-25 2020-09-30 Infineon Technologies Austria AG Transistor device
FR3096832B1 (fr) * 2019-05-28 2022-05-13 St Microelectronics Rousset Structure de transistor
CN111403341B (zh) * 2020-03-28 2023-03-28 电子科技大学 降低窄控制栅结构栅电阻的金属布线方法
US12484286B2 (en) 2020-03-30 2025-11-25 Sumitomo Electric Industries, Ltd. Transistor and semiconductor device
CN119050153A (zh) * 2020-09-17 2024-11-29 罗姆股份有限公司 半导体装置
JP7471974B2 (ja) 2020-09-18 2024-04-22 株式会社東芝 半導体装置
US11664436B2 (en) 2021-03-01 2023-05-30 Wolfspeed, Inc. Semiconductor devices having gate resistors with low variation in resistance values
CN116998020A (zh) * 2021-03-22 2023-11-03 罗姆股份有限公司 半导体装置
TWI844493B (zh) * 2021-03-29 2024-06-01 日商新唐科技日本股份有限公司 半導體裝置
US11810912B2 (en) 2021-07-22 2023-11-07 Wolfspeed, Inc. Semiconductor devices having asymmetric integrated gate resistors for balanced turn-on/turn-off behavior
US20230023195A1 (en) * 2021-07-22 2023-01-26 Wolfspeed, Inc. Semiconductor devices having asymmetric integrated lumped gate resistors for balanced turn-on/turn-off behavior and/or multiple spaced-apart lumped gate resistors for improved power handling
JP7658827B2 (ja) * 2021-07-26 2025-04-08 三菱電機株式会社 半導体装置及びその製造方法
IT202100024752A1 (it) * 2021-09-28 2023-03-28 St Microelectronics Srl Dispositivo di potenza in carburo di silicio con resistenza integrata e relativo procedimento di fabbricazione
US20230120729A1 (en) * 2021-10-15 2023-04-20 Wolfspeed, Inc. Power semiconductor devices including multiple gate bond pads
US20230155013A1 (en) * 2021-11-18 2023-05-18 Renesas Electronics Corporation Semiconductor device
WO2025142732A1 (ja) * 2023-12-28 2025-07-03 ローム株式会社 半導体装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250948A (ja) 2000-03-03 2001-09-14 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2002083964A (ja) 2000-09-06 2002-03-22 Hitachi Ltd 半導体素子及びこれを用いた半導体装置と変換器
JP2002368218A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2003197914A (ja) 2001-12-28 2003-07-11 Fuji Electric Co Ltd 半導体装置
JP2004172448A (ja) 2002-11-21 2004-06-17 Renesas Technology Corp 半導体装置
JP2007042817A (ja) 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2008277365A (ja) 2007-04-26 2008-11-13 Nec Electronics Corp 半導体装置およびその製造方法
JP2010087124A (ja) 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2013045996A (ja) 2011-08-26 2013-03-04 Renesas Electronics Corp 半導体装置

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758781B2 (ja) * 1985-10-24 1995-06-21 三菱電機株式会社 電界効果型半導体装置
JPS62224074A (ja) * 1986-03-26 1987-10-02 Hitachi Ltd 絶縁ゲ−ト半導体装置
US4920388A (en) * 1987-02-17 1990-04-24 Siliconix Incorporated Power transistor with integrated gate resistor
JPS6418267A (en) * 1987-07-13 1989-01-23 Fuji Electric Co Ltd Semiconductor device
JPH01305576A (ja) * 1988-06-03 1989-12-08 Fujitsu Ltd Ｍｉｓ型電界効果トランジスタ
JPH04186872A (ja) * 1990-11-21 1992-07-03 Nec Corp 縦型ｍｏｓ電界効果トランジスタの製造方法
DE19512799C2 (de) * 1995-04-05 1998-11-12 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
JPH09219493A (ja) * 1996-02-08 1997-08-19 Hitachi Ltd 抵抗素子及びこの製造方法並びにそれが集積された半導体装置
US6236088B1 (en) * 1997-06-30 2001-05-22 Intersil Corporation Semiconductor device gate structure for thermal overload protection
JPH11312786A (ja) * 1998-04-30 1999-11-09 Hitachi Ltd 半導体集積回路
JP2000294770A (ja) 1999-04-09 2000-10-20 Rohm Co Ltd 半導体装置
JP3881840B2 (ja) * 2000-11-14 2007-02-14 独立行政法人産業技術総合研究所 半導体装置
JP2002246598A (ja) * 2001-02-15 2002-08-30 Nec Yamagata Ltd 半導体装置及びその製造方法
JP4846106B2 (ja) * 2001-02-16 2011-12-28 三菱電機株式会社 電界効果型半導体装置及びその製造方法
JP2002353452A (ja) * 2001-05-25 2002-12-06 Toshiba Corp 電力用半導体素子
KR100446293B1 (ko) * 2002-01-07 2004-09-01 삼성전자주식회사 저항체를 포함하는 반도체 소자 제조 방법
JP2005228851A (ja) * 2004-02-12 2005-08-25 Mitsubishi Electric Corp Ｉｇｂｔモジュール
KR100629357B1 (ko) * 2004-11-29 2006-09-29 삼성전자주식회사 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법
KR20070013132A (ko) * 2005-07-25 2007-01-30 삼성전자주식회사 박막트랜지스터 기판과 박막트랜지스터 기판의 제조방법
US20070176295A1 (en) * 2006-02-01 2007-08-02 International Business Machines Corporation Contact via scheme with staggered vias
JP5048273B2 (ja) * 2006-05-10 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置
US7443225B2 (en) * 2006-06-30 2008-10-28 Alpha & Omega Semiconductor, Ltd. Thermally stable semiconductor power device
EP2041791A1 (en) * 2006-07-03 2009-04-01 Freescale Semiconductor, Inc. Electrostatic discharge protection apparatus and method therefor
JP2008270492A (ja) 2007-04-19 2008-11-06 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP5138274B2 (ja) * 2007-05-25 2013-02-06 三菱電機株式会社 半導体装置
WO2009013886A1 (ja) * 2007-07-20 2009-01-29 Panasonic Corporation 炭化珪素半導体装置およびその製造方法
JP4442698B2 (ja) * 2007-07-25 2010-03-31 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2009295867A (ja) * 2008-06-06 2009-12-17 Rohm Co Ltd 半導体装置
JP2010016103A (ja) * 2008-07-02 2010-01-21 Panasonic Corp 半導体装置
JP2010153636A (ja) 2008-12-25 2010-07-08 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
US8324686B2 (en) * 2009-01-16 2012-12-04 Infineon Technologies Austria Ag Semiconductor device and method for manufacturing
JP2010238885A (ja) 2009-03-31 2010-10-21 Renesas Electronics Corp 半導体装置とその製造方法
JP5476028B2 (ja) * 2009-04-17 2014-04-23 株式会社日立製作所 パワー半導体スイッチング素子のゲート駆動回路及びインバータ回路
US8053809B2 (en) * 2009-05-26 2011-11-08 International Business Machines Corporation Device including high-K metal gate finfet and resistive structure and method of forming thereof
JP4962664B2 (ja) * 2009-10-14 2012-06-27 三菱電機株式会社 電力用半導体装置とその製造方法、ならびにパワーモジュール
JP4962665B2 (ja) 2010-04-06 2012-06-27 三菱電機株式会社 電力用半導体装置およびその製造方法、ならびにパワーモジュール
JP5805585B2 (ja) 2012-05-23 2015-11-04 日本電信電話株式会社 中継サーバおよび代理アクセス方法
CN105324833B (zh) * 2013-06-14 2018-02-02 新电元工业株式会社 半导体装置的制造方法以及半导体装置
CN103367164B (zh) * 2013-06-26 2015-11-11 株洲南车时代电气股份有限公司 一种栅极电极及其制备方法
EP4141953B1 (en) 2013-11-28 2025-07-02 Rohm Co., Ltd. Semiconductor device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250948A (ja) 2000-03-03 2001-09-14 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2002083964A (ja) 2000-09-06 2002-03-22 Hitachi Ltd 半導体素子及びこれを用いた半導体装置と変換器
JP2002368218A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2003197914A (ja) 2001-12-28 2003-07-11 Fuji Electric Co Ltd 半導体装置
JP2004172448A (ja) 2002-11-21 2004-06-17 Renesas Technology Corp 半導体装置
JP2007042817A (ja) 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2008277365A (ja) 2007-04-26 2008-11-13 Nec Electronics Corp 半導体装置およびその製造方法
JP2010087124A (ja) 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
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