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JP7444850B2 - 半導体装置、撮像装置および半導体装置の製造方法 - Google Patents
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半導体装置、撮像装置および半導体装置の製造方法 Download PDF

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Description

本開示は、半導体装置、撮像装置および半導体装置の製造方法に関する。詳しくは、半導体チップが積層されて構成された半導体装置、当該構成を採る撮像装置および当該半導体装置の製造方法に関する。
従来、２つの半導体チップが積層されて構成された半導体装置が使用されている。複数の半導体チップを３次元に配置することにより、半導体装置を小型化することができる。このような半導体装置として、例えば、基板に撮像素子が実装されて構成された撮像素子パッケージと基板に画像処理チップが実装されて構成された画像処理パッケージとが積層されて構成された撮像装置が提案されている（例えば、特許文献１参照。）。
この撮像装置においては、撮像素子パッケージでは撮像素子が基板にフリップチップ実装され、画像処理パッケージでは画像処理チップが基板にフリップチップ実装されるとともに封止材により封止される。この撮像素子および画像処理チップが対向する位置に撮像素子パッケージおよび画像処理パッケージが配置され、それぞれの基板に配置された配線同士の間に球状に構成された半田が配置されて、それぞれのパッケージが機械的および電気的に接続される。この際、撮像素子および画像処理チップの間には空隙が形成され、熱伝導が軽減される。
国際公開第２０１７／１２２４４９号
上述の従来技術では、それぞれのパッケージに配置された２つの基板が積層されるため、半導体装置が高背化するという問題がある。
本開示は、上述した問題点に鑑みてなされたものであり、半導体チップが積層されて構成された半導体装置を低背化することを目的としている。
本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、第１の半導体チップおよび当該第１の半導体チップに接続される第１の配線が配置される基板を備える第１のパッケージと、上記第１の半導体チップと信号のやりとりを行うとともに表面に上記信号を伝達するパッドが形成される第２の半導体チップと、上記表面の少なくとも一部を露出させながら第２の半導体チップを覆う封止部と、上記第２の半導体チップの表面および当該第２の半導体チップの表面に隣接する上記封止部の面に形成される絶縁層と、上記絶縁層に配置される開口部を介して上記パッドに接続されて上記絶縁層に隣接して形成されて上記信号を伝達する第２の配線とを備える第２のパッケージと、上記基板および上記封止部の間に配置されて上記第１の配線および上記第２の配線を接続する接続部とを具備する半導体装置である。
また、この第１の態様において、上記封止部は、上記第１の半導体チップと対向する領域に凹部を備えてもよい。
また、この第１の態様において、上記第２の半導体チップは、上記凹部および上記絶縁層の間に配置されてもよい。
また、この第１の態様において、上記第２の半導体チップは、上記凹部の側面の近傍に配置されてもよい。
また、この第１の態様において、上記凹部は、当該凹部に対応する開口部が形成された第２の封止部が上記封止部に隣接して配置されて形成されてもよい。
また、この第１の態様において、上記凹部は、当該凹部に嵌合する凸部が形成された支持基板に上記第２の半導体チップが配置されて上記封止部が上記第２の半導体チップを覆う形状に配置された後に上記支持基板を除去することにより形成されてもよい。
また、この第１の態様において、上記封止部は、自身を貫通するビアプラグを備えてもよい。
また、この第１の態様において、上記ビアプラグは、上記第２の配線に接続され、上記接続部は、上記ビアプラグを介して上記第１の配線および上記第２の配線を接続してもよい。
また、この第１の態様において、上記封止部は、上記第１の半導体チップと対向する領域に凹部を備え、上記ビアプラグは、上記凹部に配置されてもよい。
また、この第１の態様において、上記ビアプラグに隣接するとともに上記第１の半導体チップに対向する領域に配置される金属膜をさらに具備してもよい。
また、本開示の第２の態様は、入射光に基づいて画像信号を生成する撮像素子および当該撮像素子に接続される第１の配線が配置される基板を備える第１のパッケージと、上記撮像素子と信号のやりとりを行うとともに表面に上記信号を伝達するパッドが形成される第２の半導体チップと、上記表面の少なくとも一部を露出させながら第２の半導体チップを覆う封止部と、上記第２の半導体チップの表面および当該第２の半導体チップの表面に隣接する上記封止部の面に形成される絶縁層と、上記絶縁層に配置される開口部を介して上記パッドに接続されて上記絶縁層に隣接して形成されて上記信号を伝達する第２の配線とを備える第２のパッケージと、上記基板および上記封止部の間に配置されて上記第１の配線および上記第２の配線を接続する接続部とを具備する撮像装置である。
また、この第２の態様において、上記基板は、透明な部材により構成され、上記撮像素子は、上記基板を透過した上記入射光に基づいて上記画像信号を生成してもよい。
また、本開示の第３の態様は、第１の半導体チップおよび当該第１の半導体チップに接続される第１の配線が配置される基板を備える第１のパッケージにおける上記第１の半導体チップと信号のやりとりを行うとともに表面に上記信号を伝達するパッドが形成される第２の半導体チップの上記表面の少なくとも一部を露出させながら第２の半導体チップを覆う封止部を配置する封止工程、上記第２の半導体チップの表面および当該第２の半導体チップの表面に隣接する上記封止部の面に絶縁層を形成する絶縁層形成工程および上記絶縁層に形成される開口部を介して上記パッドに接続されて上記絶縁層に隣接して形成されて上記信号を伝達する第２の配線を形成する第２の配線形成工程を備える第２のパッケージ製造工程と、上記基板および上記封止部の間に配置される接続部により上記第１の配線および上記第２の配線を接続する接続工程とを具備する半導体装置の製造方法である。
以上のような態様により、第２のパッケージにおいて第２の半導体チップおよび封止部に隣接して絶縁層および配線層が形成されて第２の半導体チップのパッドの配線が封止部の領域に再配線されるという作用を奏する。第２のパッケージにおいては、基板が省略され、低背化が想定される。
本開示の実施の形態に係る半導体装置の構成例を示す図である。 本開示の第１の実施の形態に係る撮像装置の構成例を示す図である。 本開示の第１の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第２の実施の形態に係る撮像装置の構成例を示す図である。 本開示の第２の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第３の実施の形態に係る撮像装置の構成例を示す図である。 本開示の第３の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第４の実施の形態に係る撮像装置の構成例を示す図である。 本開示の第５の実施の形態に係る撮像装置の構成例を示す図である。 本開示の第５の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第６の実施の形態に係る撮像装置の構成例を示す図である。 本開示の実施の形態に係る撮像装置の構成例を示すブロック図である。 本技術が適用され得る撮像装置の一例であるカメラの概略的な構成例を示すブロック図である。
次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。また、以下の順序で実施の形態の説明を行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
６．第６の実施の形態
７．撮像装置の構成例
８．カメラへの応用例
＜１．第１の実施の形態＞
［半導体装置の構成］
図１は、本開示の実施の形態に係る半導体装置の構成例を示す図である。同図は、撮像装置１の構成例を表す図である。同図の撮像装置１を例に挙げて本開示の実施の形態における半導体装置を説明する。同図の撮像装置１は、第１のパッケージ１００と、第２のパッケージ２００と、接続部３０１とを備える。
第１のパッケージ１００は、基板１２０に撮像素子１１０が実装されて構成されたパッケージである。撮像素子１１０は、基板１２０の表面（同図における紙面の奥側）に実装される。
一方、第２のパッケージ２００は、後述する撮像制御チップ２１０を有するファンアウトウェハレベルパッケージ（ＦＯＷＬＰ：Fan Out Wafer Level Package）に構成される。このＦＯＷＬＰは、基板が省略され、撮像制御チップ２１０が封止部（封止部２２０）に埋め込まれるとともに撮像制御チップ２１０の表面に形成された端子（パッド）から配線を引き出す再配線の領域を撮像制御チップ２１０の周囲の封止部の領域に拡張したパッケージである。ＣＳＰ（Chip Size Package）と比較して、配線領域を広くすることができ、多くの端子を有する半導体チップの実装を容易に行うことができるパッケージである。また、再配線領域はウェハプロセスにより形成することができ、微細化が可能となる。同図の第２のパッケージ２００は、２つの撮像制御チップ２１０を備える例を表したものである。
接続部３０１は、第１のパッケージ１００と第２のパッケージ２００とを電気的に接続するものである。この接続部３０１には、例えば、球形状に構成された半田ボールを使用することができる。同図の撮像装置１は、複数の接続部３０１が第１のパッケージ１００および第２のパッケージ２００に配置される例を表したものである。なお、撮像装置１は、請求の範囲に記載の半導体装置の一例である。
［撮像装置の構成］
図２は、本開示の第１の実施の形態に係る撮像装置の構成例を示す図である。同図は、図１において説明した撮像装置１の構成例を表す断面図である。
第１のパッケージ１００は、撮像素子１１０と、基板１２０と、配線１４０と、バンプ１５０と、接着剤１６０とを備える。
撮像素子１１０は、照射された光を電気信号に変換する光電変換部を有する画素が２次元格子状に配置されて構成された半導体チップである。この撮像素子１１０は、照射された被写体からの光に基づく信号である画像信号を生成して撮像を行う。生成された画像信号は、後述する撮像制御チップ２１０に伝達される。また、同図の撮像素子１１０は、基板１２０を透過した入射光の撮像を行う。
バンプ１５０は、撮像素子１１０および配線１４０を電気的に接続するものである。このバンプ１５０は、例えば、撮像素子１１０のパッド（不図示）上に柱状に形成された銅（Ｃｕ）等の金属により構成することができる。例えば、めっき法により柱状に形成されたＣｕによるバンプ、リフローにより形成された半田によるバンプおよび金（Ａｕ）線により形成されたスタッドバンプ等をバンプ１５０として使用することができる。
基板１２０は、撮像素子１１０が実装される基板である。同図の基板１２０は表面に配線（配線１４０）が配置され、この表面に撮像素子１１０がフリップチップ実装される。また、同図の基板１２０は、ガラス等の透明な部材により構成される。この基板１２０を透過した入射光は、撮像素子１１０における画素が配置された面である受光面に照射される。
配線１４０は、基板１２０の表面に配置される配線である。この配線１４０は、撮像素子１１０と電気的に接続されて信号を伝達するものである。具体的には、配線１４０は、バンプ１５０を介して撮像素子１１０に接続される。この信号には、撮像素子１１０により出力される画像信号や撮像素子１１０に入力される制御信号が該当する。配線１４０は、例えば、Ｃｕ等の金属により構成することができる。
接着剤１６０は、撮像素子１１０を基板１２０に接着するものである。この接着剤１６０は、撮像素子１１０の周縁部に配置され、撮像素子１１０を基板１２０に接着する。これにより、上述のバンプ１５０による撮像素子１１０および配線１４０の間の接続を保護することができる。また、接着剤１６０および基板１２０により、撮像素子１１０の受光面を気密封止することができる。接着剤１６０には、例えば、エポキシ樹脂を使用することができる。
なお、撮像素子１１０は、請求の範囲に記載の第１の半導体チップの一例である。配線１４０は、請求の範囲に記載の第１の配線の一例である。
第２のパッケージ２００は、撮像制御チップ２１０と、封止部２２０と、絶縁層２３０と、配線層２４０とを備える。
撮像制御チップ２１０は、撮像素子１１０における撮像を制御する半導体チップである。この撮像制御チップ２１０は、制御信号を生成して撮像素子１１０に対して出力することにより、撮像を制御する。また、撮像制御チップ２１０は、撮像素子１１０により生成された画像信号の処理を行うこともできる。また、撮像制御チップ２１０は、画像信号を記憶するメモリにより構成することもできる。また、同図は、複数の撮像制御チップ２１０を配置する場合の例を表したものであるが、１つの撮像制御チップ２１０を配置する構成を採ることもできる。撮像制御チップ２１０の表面には絶縁膜２１２が配置される。この絶縁膜２１２は、例えば、窒化シリコン（ＳｉＮ）により構成され、撮像制御チップ２１０の表面の保護および絶縁を行う膜である。また、撮像制御チップ２１０の表面には、パッド２１１が形成される。このパッド２１１は、撮像制御チップ２１０に信号等を伝達する電極であり、絶縁膜２１２に形成された開口部に配置される。
封止部２２０は、撮像制御チップ２１０を封止するものである。この封止部２２０は、撮像制御チップ２１０の表面の少なくとも一部を露出させながら撮像制御チップ２１０を覆う形状に構成される。すなわち、撮像制御チップ２１０は、撮像制御チップ２１０の表面の少なくとも一部を露出させながら封止部２２０に埋め込まれた形状に配置される。同図においては、封止部２２０は、撮像制御チップ２１０の表面を露出させるとともに撮像制御チップ２１０の側面を覆う形状に構成される。封止部２２０は、例えば、エポキシ樹脂やポリイミド樹脂により構成することができる。また、封止部２２０の強度を向上させるため、フィラーをこれらの樹脂に分散させることもできる。また、同図の封止部２２０には、ビアプラグ２２１が配置される。このビアプラグ２２１は、封止部２２０を貫通する形状に構成され、後述する配線層２４０に接続される。ビアプラグ２２１は、例えば、柱状に形成された金属により構成することができる。
絶縁層２３０は、後述する配線層２４０を絶縁するものである。この絶縁層２３０は、撮像制御チップ２１０の表面および撮像制御チップ２１０の表面に隣接する封止部２２０の面に形成される。この撮像制御チップ２１０の表面に隣接する封止部２２０の面を封止部２２０の表面と想定すると、絶縁層２３０は、撮像制御チップ２１０および封止部２２０の表面に隣接して形成される。同図の絶縁層２３０には、撮像制御チップ２１０のパッド２１１に隣接する領域に開口部が形成される。絶縁層２３０は、例えば、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂およびフェノール樹脂等により構成することができる。
配線層２４０は、撮像素子１１０との間においてやり取りされる信号を伝達する配線である。この配線層２４０は、絶縁層２３０に形成された開口部を介して撮像制御チップ２１０のパッド２１１に接続されるとともに絶縁層２３０に隣接して形成される。同図の配線層２４０は、ビアプラグ２２１や後述するパッド２４１に接続される。この配線層２４０および絶縁層２３０は、多層構成にすることもできる。すなわち、複数の配線層２４０および絶縁層２３０を積層して多層配線を構成することができる。同図は、配線層２４０および絶縁層２３０が２層に構成される例を表したものである。また、最外層の絶縁層２３０には、パッド２４１が配置される。このパッド２４１は、内層に配置された配線層２４０に接続される。撮像装置１は外部の回路との間において信号のやり取りを行う。パッド２４１は、その際の信号を伝達する電極である。配線層２４０は、例えば、Ｃｕ、金（Ａｕ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびパラジウム（Ｐｄ）により構成することができる。
同図に表したように、撮像制御チップ２１０の表面に配置されたパッド２１１が配線層２４０により撮像制御チップ２１０の外側の封止部２２０の領域に配置されたビアプラグ２２１やパッド２４１に接続される。これにより、パッド２１１が撮像制御チップ２１０の外側の領域に再配置される。このように、撮像制御チップ２１０に配置されたパッドを再配置する配線層２４０は、再配線層と称される。また、再配線領域を封止部２２０の領域に広げて構成されたパッケージは、ＦＯＷＬＰと称される。多数のパッド２１１を有する撮像制御チップ２１０をＣＳＰと同規模の大きさのパッケージ２００に実装することができる。また、パッド２１１と比較して大きなサイズのパッド２４１を配置することもできる。
また、第２のパッケージ２００は、第１のパッケージ１００における基板１２０を省略することができるため、低背化が可能となる。
パッド２４１には、接続部５００が配置される。この接続部５００には、半田ボールを使用することができる。
なお、撮像制御チップ２１０は、請求の範囲に記載の第２の半導体チップの一例である。配線層２４０は、請求の範囲に記載の第２の配線の一例である。
接続部３０１は、第１のパッケージ１００および第２のパッケージ２００を接続するものである。具体的には、接続部３０１は、第１のパッケージ１００の配線１４０と第２のパッケージ２００のビアプラグ２２１とを接続する。前述のように、この接続部３０１には、半田ボールを使用することができる。また、同図に表したように、撮像素子１１０と撮像制御チップ２１０とが対向する位置に第１のパッケージ１００および第２のパッケージ２００が配置され、接続部３０１により接続される。この際、撮像素子１１０および撮像制御チップ２１０の間には、空隙４００が形成される。この空隙４００により、撮像素子１１０および撮像制御チップ２１０を絶縁することができる。接続部３０１は、この空隙４００と撮像素子１１０およびバンプ１５０の厚さとを加算した厚さ（高さ）に構成する必要がある。基板１２０および封止部２２０との間の間隔を確保するためである。
［撮像装置の製造方法］
図３乃至６を参照して撮像装置１の製造方法を説明する。
［第１のパッケージの製造方法］
図３は、本開示の第１の実施の形態に係る撮像装置の製造方法の一例を示す図である。同図は、撮像装置１の製造工程のうちの第１のパッケージ１００の製造工程の一例を表す図である。まず、基板１２０に配線１４０を形成する（図３におけるＡ）。これは、公知の方法により形成することができる。次に、基板１２０にバンプ１５０が配置された撮像素子１１０を実装する（図３におけるＢ）。これは、Ａｕ等により構成されたバンプ１５０においては圧接により行うことができ、半田等により構成されたバンプ１５０においては、半田を溶解させることにより行うことができる。次に、接着剤１６０を配置する（図３におけるＣ）。これは、ディスペンサ等により接着剤１６０を塗布し、この塗布した接着剤１６０を硬化させることにより行うことができる。これにより、第１のパッケージ１００を製造することができる。
次に、配線１４０に接続部３０１を配置する（図３におけるＤ）。これは、例えば、フラックスが塗布された配線１４０上に接続部３０１を配置し、接続部３０１を構成する半田を溶解させることにより行うことができる。
［第２のパッケージの製造方法］
図４乃至６は、本開示の第１の実施の形態に係る撮像装置の製造方法の一例を示す図である。図４乃至６は、第２のパッケージ２００の製造工程の一例を表す図である。まず、支持基板６０１に、撮像制御チップ２１０およびビアプラグ２２１を配置する。ここで支持基板６０１は、第２のパッケージ２００の製造工程において撮像制御チップ２１０等を支持する基板である。この支持基板６０１にパッド２１１が形成された撮像制御チップ２１０を配置する。この際、パッド２１１が形成された表面とは異なる面である裏面が支持基板６０１に隣接する向きに撮像制御チップ２１０を配置する（図４におけるＥ）。
次に、撮像制御チップ２１０およびビアプラグ２２１の周囲に封止部２２０を配置する（図４におけるＦ）。これは、例えば液状の封止部２２０を塗布法やスクリーン印刷法により配置し、封止部２２０を硬化させることにより行うことができる。また、金型を使用したモールド法により形成することもできる。当該工程は、請求の範囲に記載の封止工程の一例である。
次に、撮像制御チップ２１０の表面、封止部２２０の表面およびビアプラグ２２１の表面に隣接して絶縁層２３０を形成する（図４におけるＧ）。これは、例えば、塗布法により形成することができる。次に、撮像制御チップ２１０のパッド２１１およびビアプラグ２２１が配置される位置に開口部６０２を形成する（図４におけるＨ）。これは、フォトリソグラフィによりレジストを形成し、このレジストをマスクとしてエッチングを行うことにより形成することができる。なお、感光性レジストを絶縁層２３０に適用する場合には、絶縁層２３０を形成後に露光および現像を行うことにより開口部６０２を形成することができる。当該工程は、請求の範囲に記載の絶縁層形成工程の一例である。
次に、絶縁層２３０に隣接して配線層２４０を形成する。この際、絶縁層２３０に形成された開口部６０２を介して配線層２４０をパッド２１１に隣接して形成する（図５におけるＩ）。これは、めっき法により形成することができる。具体的には、スパッタリング法等により絶縁層２３０の表面にＴｉ等のバリア層およびＣｕ等のシード層を順に積層し、フォトリソグラフィにより形成されたレジストによるマスクを配置し、めっきによりＣｕ層を形成する。次に、レジストを剥離し、めっきによるＣｕ層が形成されなかった部分のバリア層およびシード層を除去することにより形成することができる。当該工程は、請求の範囲に記載の第２の配線形成工程の一例である。
この絶縁層２３０および配線層２４０の形成を複数回実行して多層の配線層２４０を形成するとともにパッド２４１を形成する（図５におけるＪ）。次に、支持基板６０１を除去する（図５におけるＫ）。以上の工程により、第２のパッケージ２００を形成することができる。当該工程は、請求の範囲に記載の第２のパッケージを形成する工程の一例である。
次に、第２のパッケージ２００のパッド２４１に接続部５００を配置する（図６におけるＬ）。これは、接続部３０１の配置と同様に行うことができる。次に、天地を反転させた第２のパッケージ２００のビアプラグ２２１と第１のパッケージ１００に配置された接続部３０１との位置合わせを行いながら、第２のパッケージ２００の上に第１のパッケージ１００を配置する（図６におけるＭ）。
最後に、接続部３０１により第１のパッケージ１００の配線１４０と第２のパッケージ２００のビアプラグ２２１とを接続する。具体的には、接続部３０１を再度溶解させてフラックスが塗布されたビアプラグ２２１に接合させる。当該工程は、請求の範囲に記載の接続工程の一例である。
以上の工程により、それぞれ製造された第１のパッケージ１００および第２のパッケージ２００を合体させ、撮像装置１を製造することができる。
以上説明したように、本開示の第１の実施の形態の撮像装置１は、ファンアウトウェハレベルパッケージにより構成された第２のパッケージ２００を配置することにより、低背化することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態の撮像装置１は、第１のパッケージ１００と対向する第２のパッケージ２００の面が平坦な面に構成されていた。これに対し、本開示の第２の実施の形態の撮像装置１は、第１のパッケージ１００と対向する第２のパッケージ２００の面に凹部を備える点で、上述の第１の実施の形態と異なる。
［撮像装置の構成］
図７は、本開示の第２の実施の形態に係る撮像装置の構成例を示す図である。同図は、図１と同様に、撮像装置１の構成例を表す断面図である。第２のパッケージ２００の撮像制御チップ２１０に対向する面に凹部２７０が配置され、第１のパッケージ１００および第２のパッケージ２００が接続部３０２により接続される点で、図１において説明した撮像装置１と異なる。
上述のように、第２のパッケージ２００には、凹部２７０が配置される。この凹部２７０は、第２のパッケージ２００の封止部２２０の第１のパッケージ１００と対向する面に第２の封止部２２２を配置することにより形成することができる。この第２の封止部２２２は、枠形状の樹脂により構成することができる。具体的には、第２の封止部２２２は、凹部２７０に対応する位置に開口部が形成された矩形形状の樹脂により構成することができる。また、この第２の封止部２２２には、ビアプラグ２２３が配置される。このビアプラグ２２３は、第２の封止部２２２を貫通するとともにビアプラグ２２１と結合する。ビアプラグ２２３を配置することにより、ビアプラグ２２１を第２の封止部２２２の表面に延在させることができる。ビアプラグ２２３は、ビアプラグ２２１と同様に、Ｃｕ等の金属により構成することができる。
同図において、撮像制御チップ２１０は、凹部２７０の底面に隣接して配置される。撮像制御チップ２１０は、凹部２７０および絶縁層２３０の間の封止部２２０の領域に配置されることとなる。
このようにして形成された凹部２７０に第１のパッケージ１００の撮像素子１１０を収納することができる。これにより、撮像素子１１０および撮像制御チップ２１０の間の空隙４００を確保しながら撮像装置１をさらに低背化することができる。なお、接続部３０２には、半田ボールの代わりに薄型の異方導電フィルム（ＡＣＦ：Anisotropic Conductive Film）を使用することができる。凹部２７０に撮像素子１１０が収納されることとなり、基板１２０および第２の封止部２２２の間隔を狭くすることが可能なためである。また、同図のバンプ１５０と同様のバンプを形成し、接続部３０２として使用することもできる。接続部３０１の代わりに接続部３０２を配置することにより、第１のパッケージ１００および第２のパッケージ２００の間の配線長を短くすることができ、信号の伝達の遅延時間を短縮することができる。
なお、同図の撮像装置１は、接着剤２６０がさらに配置される。この接着剤２６０は、基板１２０および第２の封止部２２２の間に配置されて、基板１２０および第２の封止部２２２を接着する。接着剤２６０を基板１２０および第２の封止部２２２の間に配置することにより、撮像素子１１０を気密封止することができる。また、接着剤２６０は、接続部３０２を覆う形状に配置され、接続部３０２による接合を保護する。
［第２のパッケージの製造方法］
図８は、本開示の第２の実施の形態に係る撮像装置の製造方法の一例を示す図である。同図は、第２のパッケージ２００の製造工程の一例を表す図であり、図５におけるＫと図６におけるＬの工程の間に実行する工程である。
同図におけるＡにおいて、第２のパッケージ２００の封止部２２０に第２の封止部２２２を配置する。これは、不図示の接着剤により第２の封止部２２２を封止部２２０に接着することにより行うことができる。次に、第２の封止部２２２のビアプラグ２２１に隣接する位置に開口部６０３を形成する。これは、第２の封止部２２２をエッチングすることにより行うことができる（同図におけるＡ）。
次に、開口部６０３にビアプラグ２２３を配置する（同図におけるＢ）。これは、例えば、めっき法等を使用してＣｕ等の柱状の金属を埋め込むことにより行うことができる。その後、接続部３０１の代わりに接続部３０２を配線１４０およびビアプラグ２２３の間に配置して接合することにより、撮像装置１を製造することができる。
これ以外の撮像装置１の構成は本開示の第１の実施の形態において説明した撮像装置１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第２の実施の形態の撮像装置１では、第２のパッケージ２００の封止部２２０に凹部２７０を配置し、この凹部２７０に第１のパッケージ１００の撮像素子１１０を収納する。これにより、撮像装置１をより低背化することができる。
＜３．第３の実施の形態＞
上述の第２の実施の形態の撮像装置１は、平坦に構成された封止部２２０の面に第２の封止部２２２を配置して凹部２７０を形成していた。これに対し、本開示の第３の実施の形態の撮像装置１は、封止部自身に凹部を形成する点で、上述の第２の実施の形態と異なる。
［撮像装置の構成］
図９は、本開示の第３の実施の形態に係る撮像装置の構成例を示す図である。同図は、図７と同様に、撮像装置１の構成例を表す断面図である。同図の撮像装置１は、第２の封止部２２２が省略され、封止部２２０の代わりに封止部２２４が配置される点で、図７において説明した撮像装置１と異なる。
封止部２２４は、封止部２２０と同様に撮像制御チップ２１０を封止するものである。この封止部２２４は、封止部２２０より肉厚に構成されるとともに、凹部２７０が形成される。この凹部２７０に撮像素子１１０が収納される。封止部２２４には、ビアプラグ２２３の代わりにビアプラグ２２５が配置される。このビアプラグ２２５は、ビアプラグ２２３より大きな厚さ（高さ）に構成されるビアプラグである。
［第２のパッケージの製造方法］
図１０は、本開示の第３の実施の形態に係る撮像装置の製造方法の一例を示す図である。同図は、第２のパッケージ２００の製造工程の一例を表す図であり、図４におけるＥおよびＦの代わりに実行する工程である。
同図におけるＡにおいて、支持基板６０１の代わりに支持基板６０４を使用し、撮像制御チップ２１０およびビアプラグ２２５を配置する。この支持基板６０４は、周囲に段差６０５が形成されることにより中央部に凸部６０６が配置された支持基板である。この凸部６０６は、凹部２７０と嵌合する形状に構成される。撮像制御チップ２１０は凸部６０６に配置し、ビアプラグ２２５は段差６０５に配置する（同図におけるＡ）。
次に、図４におけるＦと同様に、封止部２２４を配置する（同図におけるＢ）。その後、支持基板６０４を除去することにより、凸部６０６の高さに応じた深さの凹部２７０が封止部２２４に形成される。第２の封止部２２２の接合等の工程を省略配置することができ、撮像装置１の製造工程を簡略化することができる。
これ以外の撮像装置１の構成は本開示の第２の実施の形態において説明した撮像装置１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第３の実施の形態の撮像装置１では、凹部２７０が形成された封止部２２４を配置することにより、撮像装置１の製造工程を簡略化することができる。
＜４．第４の実施の形態＞
上述の第２の実施の形態の撮像装置１は、撮像素子１１０と第２のパッケージ２００とは、空隙４００を介して対向して配置されていた。これに対し、本開示の第４の実施の形態の撮像装置１は、第２のパッケージ２００の撮像素子１１０に対向する面に金属膜をさらに配置する点で、上述の第２の実施の形態と異なる。
［撮像装置の構成］
図１１は、本開示の第４の実施の形態に係る撮像装置の構成例を示す図である。同図は、図７と同様に、撮像装置１の構成例を表す断面図である。同図の撮像装置１は、金属膜２８０およびビアプラグ２２６をさらに備える点で、図７において説明した撮像装置１と異なる。
金属膜２８０は、第２のパッケージ２００における第１のパッケージ１００の撮像素子１１０に対向する面に配置される金属の膜である。同図の金属膜２８０は、第２のパッケージ２００の凹部２７０の底面に配置される。この金属膜２８０は、撮像素子１１０からの放射熱を伝熱することにより、撮像素子１１０を放熱するものである。金属膜２８０は、Ｃｕ等により構成することができる。
ビアプラグ２２６は、封止部２２０の第１のパッケージ１００に対向する面から絶縁層２３０および配線層２４０の領域への伝熱経路を構成するビアプラグである。このように、放熱性を向上させるために配置されるビアプラグは、サーマルビアと称される。同図のビアプラグ２２６は、凹部２７０に配置される。また、同図のビアプラグ２２６は、金属膜２８０に隣接して配置される。このビアプラグ２２６および金属膜２８０により撮像素子１１０からの放射熱を絶縁層２３０および配線層２４０が配置される側に放熱することができる。撮像素子１１０の温度上昇を低減することができる。
これ以外の撮像装置１の構成は本開示の第２の実施の形態において説明した撮像装置１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第４の実施の形態の撮像装置１は、金属膜２８０やビアプラグ２２６を配置することにより、撮像素子１１０の放熱経路を構成することができ、撮像素子１１０の温度上昇を低減することができる。
＜５．第５の実施の形態＞
上述の第３の実施の形態の撮像装置１は、撮像制御チップ２１０が凹部２７０および絶縁層２３０の間に配置されていた。これに対し、本開示の第５の実施の形態の撮像装置１は、撮像制御チップ２１０が凹部２７０の側面の近傍に配置される点で、上述の第３の実施の形態と異なる。
［撮像装置の構成］
図１２は、本開示の第５の実施の形態に係る撮像装置の構成例を示す図である。同図は、図９と同様に、撮像装置１の構成例を表す断面図である。第２のパッケージ２００の封止部２２４の代わりに封止部２２７を備え、撮像制御チップ２１０が凹部２７０の側面の近傍に配置される点で、図９において説明した撮像装置１と異なる。
同図の封止部２２７は、封止部２２４と同様に撮像制御チップ２１０を封止するものである。封止部２２４と同様に、封止部２２７には、凹部２７０が配置される。同図の撮像制御チップ２１０は、凹部２７０の側面の近傍に配置される。ここで、凹部２７０の側面とは、凹部２７０の底面に隣接する面である。同図の２つの撮像制御チップ２１０は、凹部２７０の対向する側面の近傍にそれぞれ配置される。封止部２２７が第１のパッケージ１００の外側の領域に展延されて構成され、当該領域に撮像制御チップ２１０が配置される。図９の撮像制御チップ２１０は、上面視において撮像装置１における撮像素子１１０と重なる位置に配置されていた。これに対し、同図の撮像制御チップ２１０は、上面視において撮像素子１１０と並置される位置に配置される。このため、封止部２２７は、図９の封止部２２４と比較して広い面積に構成されるとともに薄い膜厚に構成することができる。第２のパッケージ２００は、第１のパッケージ１００より広いサイズに構成されるとともに低背化される。
なお、封止部２２７には、ビアプラグ２２５の代わりにビアプラグ２２８が配置される。このビアプラグ２２８は、撮像制御チップ２１０の厚さと同じ厚さ（高さ）に構成されるビアプラグである。このビアプラグ２２８および配線層２４０を介して撮像素子１１０および撮像制御チップ２１０の間の信号の伝達が行われる。同図に表したように、撮像制御チップ２１０が接続部３０２に近接して配置されるため、図９の第２のパッケージ２００と比較して信号の伝達経路が短縮される。これにより、高速な信号の伝達が可能となる。また、撮像制御チップ２１０が撮像素子１１０から離隔されて配置されるため、撮像制御チップ２１０からのノイズの撮像素子１１０への放射が低減される。画像信号の低ノイズ化が可能となる。同様に、撮像制御チップ２１０が撮像素子１１０から離隔されるため、撮像制御チップ２１０からの輻射熱の影響が軽減される。撮像素子１１０の温度上昇を低減することができる。
なお、撮像装置１の構成は、この例に限定されない。例えば、凹部２７０の底面の封止部２２７および絶縁層２３０を穿孔して形成される貫通孔を配置することもできる。この貫通孔を配置することにより、リフロー半田付けを行う際の加熱による空隙４００の雰囲気の膨張を防ぐことができる。これにより、リフロー半田付けの際の撮像装置１の変形を軽減することができる。
［第２のパッケージの製造方法］
図１３は、本開示の第５の実施の形態に係る撮像装置の製造方法の一例を示す図である。同図は、第２のパッケージ２００の製造工程の一例を表す図であり、図４におけるＥおよびＦの代わりに実行する工程である。
同図におけるＡにおいて、図４の支持基板６０１の代わりに支持基板６０７を使用し、撮像制御チップ２１０およびビアプラグ２２８を配置する。支持基板６０７の周縁部には段差６０８が形成され、中央部には図１０において説明した凸部６０６が形成される。撮像制御チップ２１０およびビアプラグ２２８は、この段差６０８に配置される（同図におけるＡ）。
次に、封止部２２７を配置する（同図におけるＢ）。その後、絶縁層２３０および配線層２４０を形成し、支持基板６０７を除去することにより、凸部６０６の高さに応じた深さを有する凹部２７０が封止部２２７に形成される。撮像制御チップ２１０およびビアプラグ２２８を凹部２７０の側面の近傍に配置することができる。
これ以外の撮像装置１の構成は本開示の第３の実施の形態において説明した撮像装置１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第５の実施の形態の撮像装置１は、撮像制御チップ２１０を封止部２２７の凹部２７０の側面の近傍に配置することにより、封止部２２７の厚さを薄くすることができる。第２のパッケージ２００を低背化することができ、撮像装置１を低背化することができる。
＜６．第６の実施の形態＞
上述の第５の実施の形態の撮像装置１は、第２のパッケージ２００に撮像制御チップ２１０が配置されていた。これに対し、本開示の第６の実施の形態の撮像装置１は、厚さが異なる複数の半導体チップが第２のパッケージ２００に配置される点で、上述の第５の実施の形態と異なる。
［撮像装置の構成］
図１４は、本開示の第６の実施の形態に係る撮像装置の構成例を示す図である。同図は、図１２と同様に、撮像装置１の構成例を表す断面図である。第２のパッケージ２００において、撮像制御チップ２１０の代わりに撮像制御チップ２５０を備え、メモリチップ２５４をさらに備える点で、図１２において説明した撮像装置１と異なる。
メモリチップ２５４は、撮像素子１１０により生成された画像信号を記憶するメモリである。メモリチップ２５４は、絶縁膜２５６および絶縁膜２５６の開口部に配置されたパッド２５５を備える。撮像制御チップ２５０は、メモリチップ２５４と比較して高背に構成される撮像制御チップである。また、撮像制御チップ２５０は、比較的狭幅に構成される半導体チップである。撮像制御チップ２５０は、絶縁膜２５２および絶縁膜２５２の開口部に配置されたパッド２５１を備える。パッド２５１および２５５は、前述の配線層２４０に接続される。
同図の封止部２２７は、撮像制御チップ２５０およびメモリチップ２５４を封止する。メモリチップ２５４は凹部２７０および絶縁層２３０の間に配置され、撮像制御チップ２５０は凹部２７０の側面の近傍に配置される。比較的厚い撮像制御チップ２５０を凹部２７０の側面の近傍に配置することにより、比較的薄いメモリチップ２５４を凹部２７０の底面の近傍に配置することができる。封止部２２７の厚さを縮小することができる。
同図の第２のパッケージ２００は、例えば、図１３におけるＡの支持基板６０７の段差６０８に撮像制御チップ２５０を配置し、支持基板６０７の凸部６０６にメモリチップ２５４を配置して封止部２２７を形成することにより製造することができる。
なお、撮像装置１の構成は、この例に限定されない。他の機能を有する半導体チップを撮像制御チップ２５０およびメモリチップ２５４の代わりに配置することもできる。
これ以外の撮像装置１の構成は本開示の第５の実施の形態において説明した撮像装置１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第６の実施の形態の撮像装置１では、撮像制御チップ２５０を封止部２２７の凹部２７０の側面の近傍に配置し、メモリチップ２５４を封止部２２７の凹部２７０の底面の近傍に配置する。厚さが異なる複数の半導体チップを配置する場合において、最も薄い厚さの半導体チップを封止部２２７の凹部２７０の底面の近傍に配置する。これにより、撮像装置１を低背化することができる。
本開示の第４の実施の形態の撮像装置１の構成は、他の実施の形態に適用することができる。具体的には、図１１において説明した金属膜２８０およびビアプラグ２２６は、図９、１２および１３の撮像装置１に適用することができる。
＜７．撮像装置の構成例＞
本開示の半導体装置の一例である撮像装置の構成例について説明する。
［撮像装置の構成］
図１５は、本開示の実施の形態に係る撮像装置の構成例を示すブロック図である。同図の撮像装置１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３０と、制御部４０とを備える。
画素アレイ部１０は、画素１９が２次元格子状に配置されて構成されたものである。ここで、画素１９は、照射された光に応じた画像信号を生成するものである。この画素１９は、照射された光に応じた電荷を生成する光電変換部を有する。また画素１９は、画素回路をさらに有する。この画素回路は、光電変換部により生成された電荷に基づく画像信号を生成する。画像信号の生成は、後述する垂直駆動部２０により生成された制御信号により制御される。画素アレイ部１０には、信号線１１および１２がＸＹマトリクス状に配置される。信号線１１は、画素１９における画素回路の制御信号を伝達する信号線であり、画素アレイ部１０の行毎に配置され、各行に配置される画素１９に対して共通に配線される。信号線１２は、画素１９の画素回路により生成された画像信号を伝達する信号線であり、画素アレイ部１０の列毎に配置され、各列に配置される画素１９に対して共通に配線される。これら光電変換部および画素回路は、半導体基板に形成される。
垂直駆動部２０は、画素１９の画素回路の制御信号を生成するものである。この垂直駆動部２０は、生成した制御信号を同図の信号線１１を介して画素１９に伝達する。カラム信号処理部３０は、画素１９により生成された画像信号を処理するものである。このカラム信号処理部３０は、同図の信号線１２を介して画素１９から伝達された画像信号の処理を行う。カラム信号処理部３０における処理には、例えば、画素１９において生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換が該当する。カラム信号処理部３０により処理された画像信号は、撮像装置１の画像信号として出力される。制御部４０は、撮像装置１の全体を制御するものである。この制御部４０は、垂直駆動部２０およびカラム信号処理部３０を制御する制御信号を生成して出力することにより、撮像装置１の制御を行う。制御部４０により生成された制御信号は、信号線４１および４２により垂直駆動部２０およびカラム信号処理部３０に対してそれぞれ伝達される。
同図の撮像装置１の画素アレイ部１０を図２において説明した撮像素子１１０に適用することができる。また、同図の撮像装置１の垂直駆動部２０、カラム信号処理部３０および制御部４０を図２において説明した撮像制御チップ２１０に適用することができる。画素アレイ部１０に配置される画素１９は、光電変換部や画素回路等のアナログ信号を扱う回路により構成される。比較的低速の回路により構成され、比較的高い電源電圧が印加される。一方、垂直駆動部２０やカラム信号処理部３０は、制御信号の生成やアナログデジタル変換されたデジタルの画像信号の処理を行い、主にロジック回路により構成される。高速な回路により構成されるとともに、比較的低い電源電圧が印加される。
このように、画素アレイ部１０と垂直駆動部２０、カラム信号処理部３０および制御部４０とは性格が異なる回路により構成される。そこで、これらを異なる半導体チップである撮像素子１１０および撮像制御チップ２１０に分け、これらの回路に最適なプロセスによりそれぞれ形成することにより、撮像装置１の性能を向上させることができる。同図の画素アレイ部１０が第１のパッケージ１００に配置され、同図の垂直駆動部２０、カラム信号処理部３０および制御部４０が第２のパッケージ２００に配置される。この第１のパッケージ１００および第２のパッケージ２００を積層して配置し、接続部３０１により接続することにより、画素アレイ部１０と垂直駆動部２０やカラム信号処理部３０との間の配線経路を短縮することができる。
なお、撮像装置１の構成は、この例に限定されない。例えば、画素アレイ部１０および垂直駆動部２０を図２における撮像素子１１０に適用し、カラム信号処理部３０および制御部４０を図２における撮像制御チップ２１０に適用することもできる。
＜８．カメラへの応用例＞
本開示に係る技術（本技術）は、様々な製品に応用することができる。例えば、本技術は、カメラ等の撮像装置に搭載される撮像素子として実現されてもよい。
図１６は、本技術が適用され得る撮像装置の一例であるカメラの概略的な構成例を示すブロック図である。同図のカメラ１０００は、レンズ１００１と、撮像素子１００２と、撮像制御部１００３と、レンズ駆動部１００４と、画像処理部１００５と、操作入力部１００６と、フレームメモリ１００７と、表示部１００８と、記録部１００９とを備える。
レンズ１００１は、カメラ１０００の撮影レンズである。このレンズ１００１は、被写体からの光を集光し、後述する撮像素子１００２に入射させて被写体を結像させる。
撮像素子１００２は、レンズ１００１により集光された被写体からの光を撮像する半導体素子である。この撮像素子１００２は、照射された光に応じたアナログの画像信号を生成し、デジタルの画像信号に変換して出力する。
撮像制御部１００３は、撮像素子１００２における撮像を制御するものである。この撮像制御部１００３は、制御信号を生成して撮像素子１００２に対して出力することにより、撮像素子１００２の制御を行う。また、撮像制御部１００３は、撮像素子１００２から出力された画像信号に基づいてカメラ１０００におけるオートフォーカスを行うことができる。ここでオートフォーカスとは、レンズ１００１の焦点位置を検出して、自動的に調整するシステムである。このオートフォーカスとして、撮像素子１００２に配置された位相差画素により像面位相差を検出して焦点位置を検出する方式（像面位相差オートフォーカス）を使用することができる。また、画像のコントラストが最も高くなる位置を焦点位置として検出する方式（コントラストオートフォーカス）を適用することもできる。撮像制御部１００３は、検出した焦点位置に基づいてレンズ駆動部１００４を介してレンズ１００１の位置を調整し、オートフォーカスを行う。なお、撮像制御部１００３は、例えば、ファームウェアを搭載したＤＳＰ（Digital Signal Processor）により構成することができる。
レンズ駆動部１００４は、撮像制御部１００３の制御に基づいて、レンズ１００１を駆動するものである。このレンズ駆動部１００４は、内蔵するモータを使用してレンズ１００１の位置を変更することによりレンズ１００１を駆動することができる。
画像処理部１００５は、撮像素子１００２により生成された画像信号を処理するものである。この処理には、例えば、画素毎の赤色、緑色および青色に対応する画像信号のうち不足する色の画像信号を生成するデモザイク、画像信号のノイズを除去するノイズリダクションおよび画像信号の符号化等が該当する。画像処理部１００５は、例えば、ファームウェアを搭載したマイコンにより構成することができる。
操作入力部１００６は、カメラ１０００の使用者からの操作入力を受け付けるものである。この操作入力部１００６には、例えば、押しボタンやタッチパネルを使用することができる。操作入力部１００６により受け付けられた操作入力は、撮像制御部１００３や画像処理部１００５に伝達される。その後、操作入力に応じた処理、例えば、被写体の撮像等の処理が起動される。
フレームメモリ１００７は、１画面分の画像信号であるフレームを記憶するメモリである。このフレームメモリ１００７は、画像処理部１００５により制御され、画像処理の過程におけるフレームの保持を行う。
表示部１００８は、画像処理部１００５により処理された画像を表示するものである。この表示部１００８には、例えば、液晶パネルを使用することができる。
記録部１００９は、画像処理部１００５により処理された画像を記録するものである。この記録部１００９には、例えば、メモリカードやハードディスクを使用することができる。
以上、本開示が適用され得るカメラについて説明した。本技術は以上において説明した構成のうち、撮像素子１００２に適用され得る。具体的には、図１において説明した撮像装置１は、撮像素子１００２に適用することができる。撮像素子１００２に撮像装置１を適用することにより撮像素子１００２を低背化することができ、カメラ１０００を小型化することができる。
なお、ここでは、一例としてカメラについて説明したが、本開示に係る技術は、その他、例えば監視装置等に適用されてもよい。
最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
また、上述の実施の形態における図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
なお、本技術は以下のような構成もとることができる。
（１）第１の半導体チップおよび当該第１の半導体チップに接続される第１の配線が配置される基板を備える第１のパッケージと、
前記第１の半導体チップと信号のやりとりを行うとともに表面に前記信号を伝達するパッドが形成される第２の半導体チップと、前記表面の少なくとも一部を露出させながら第２の半導体チップを覆う封止部と、前記第２の半導体チップの表面および当該第２の半導体チップの表面に隣接する前記封止部の面に形成される絶縁層と、前記絶縁層に配置される開口部を介して前記パッドに接続されて前記絶縁層に隣接して形成されて前記信号を伝達する第２の配線とを備える第２のパッケージと、
前記基板および前記封止部の間に配置されて前記第１の配線および前記第２の配線を接続する接続部と
を具備する半導体装置。
（２）前記封止部は、前記第１の半導体チップと対向する領域に凹部を備える前記（１）に記載の半導体装置。
（３）前記第２の半導体チップは、前記凹部および前記絶縁層の間に配置される前記（２）に記載の半導体装置。
（４）前記第２の半導体チップは、前記凹部の側面の近傍に配置される前記（２）に記載の半導体装置。
（５）前記凹部は、当該凹部に対応する開口部が形成された第２の封止部が前記封止部に隣接して配置されて形成される前記（２）または（３）に記載の半導体装置。
（６）前記凹部は、当該凹部に嵌合する凸部が形成された支持基板に前記第２の半導体チップが配置されて前記封止部が前記第２の半導体チップを覆う形状に配置された後に前記支持基板を除去することにより形成される前記（２）から（４）の何れかに記載の半導体装置。
（７）前記封止部は、自身を貫通するビアプラグを備える前記（１）から（６）の何れかに記載の半導体装置。
（８）前記ビアプラグは、前記第２の配線に接続され、
前記接続部は、前記ビアプラグを介して前記第１の配線および前記第２の配線を接続する
前記（７）に記載の半導体装置。
（９）前記封止部は、前記第１の半導体チップと対向する領域に凹部を備え、
前記ビアプラグは、前記凹部に配置される
前記（７）に記載の半導体装置。
（１０）前記ビアプラグに隣接するとともに前記第１の半導体チップに対向する領域に配置される金属膜をさらに具備する前記（９）に記載の半導体装置。
（１１）入射光に基づいて画像信号を生成する撮像素子および当該撮像素子に接続される第１の配線が配置される基板を備える第１のパッケージと、
前記撮像素子と信号のやりとりを行うとともに表面に前記信号を伝達するパッドが形成される第２の半導体チップと、前記表面の少なくとも一部を露出させながら第２の半導体チップを覆う封止部と、前記第２の半導体チップの表面および当該第２の半導体チップの表面に隣接する前記封止部の面に形成される絶縁層と、前記絶縁層に配置される開口部を介して前記パッドに接続されて前記絶縁層に隣接して形成されて前記信号を伝達する第２の配線とを備える第２のパッケージと、
前記基板および前記封止部の間に配置されて前記第１の配線および前記第２の配線を接続する接続部と
を具備する撮像装置。
（１２）前記基板は、透明な部材により構成され、
前記撮像素子は、前記基板を透過した前記入射光に基づいて前記画像信号を生成する前記（１１）に記載の撮像装置。
（１３）第１の半導体チップおよび当該第１の半導体チップに接続される第１の配線が配置される基板を備える第１のパッケージにおける前記第１の半導体チップと信号のやりとりを行うとともに表面に前記信号を伝達するパッドが形成される第２の半導体チップの前記表面の少なくとも一部を露出させながら第２の半導体チップを覆う封止部を配置する封止工程、前記第２の半導体チップの表面および当該第２の半導体チップの表面に隣接する前記封止部の面に絶縁層を形成する絶縁層形成工程および前記絶縁層に形成される開口部を介して前記パッドに接続されて前記絶縁層に隣接して形成されて前記信号を伝達する第２の配線を形成する第２の配線形成工程を備える第２のパッケージ製造工程と、
前記基板および前記封止部の間に配置される接続部により前記第１の配線および前記第２の配線を接続する接続工程と
を具備する半導体装置の製造方法。
１ 撮像装置
１０ 画素アレイ部
２０ 垂直駆動部
３０ カラム信号処理部
４０ 制御部
１００ 第１のパッケージ
１１０ 撮像素子
１２０ 基板
１４０ 配線
１５０ バンプ
１６０、２６０ 接着剤
２００ 第２のパッケージ
２１０、２５０ 撮像制御チップ
２１１、２４１、２５１、２５５ パッド
２１２、２５２、２５６ 絶縁膜
２２０、２２４、２２７ 封止部
２２２ 第２の封止部
２２１、２２３、２２５、２２６、２２８ ビアプラグ
２３０ 絶縁層
２４０ 配線層
２５４ メモリチップ
２７０ 凹部
２８０ 金属膜
３０１、３０２、５００ 接続部
４００ 空隙
６０１、６０４、６０７ 支持基板
６０６ 凸部
１０００ カメラ
１００２ 撮像素子

Claims (10)

  1. 第１の半導体チップおよび当該第１の半導体チップに接続される第１の配線が配置される基板を備える第１のパッケージと、
    前記第１の半導体チップと信号のやりとりを行うとともに表面に前記信号を伝達するパッドが形成される第２の半導体チップと、前記第２の半導体チップの表面の少なくとも一部を露出させながら第２の半導体チップを覆う封止部と、前記第２の半導体チップの表面および当該第２の半導体チップの表面に隣接する前記封止部の面に形成される絶縁層と、前記絶縁層に配置される開口部を介して前記パッドに接続されて前記絶縁層に隣接して形成されて前記信号を伝達する第２の配線とを備える第２のパッケージと、
    前記封止部を貫通し、前記第２の配線に接続されたビアプラグと、
    前記基板および前記封止部の間に配置されて前記第１の配線と前記ビアプラグとを接続する接続部と、を具備し、
    前記第２のパッケージは、前記第１のパッケージと対向する面の前記第１の半導体チップと対向する領域に凹部を備える
    半導体装置。
  2. 前記第２の半導体チップは、前記凹部および前記絶縁層の間に配置される請求項１記載の半導体装置。
  3. 前記第２の半導体チップは、前記凹部の側面の近傍に配置される請求項１記載の半導体装置。
  4. 前記凹部は、当該凹部に対応する開口部が形成された第２の封止部を前記封止部の前記第１のパッケージと対向する面に配置することにより形成されている請求項１記載の半導体装置。
  5. 前記ビアプラグは、前記凹部に配置される請求項１記載の半導体装置。
  6. 前記ビアプラグに隣接するとともに前記第１の半導体チップに対向する領域に配置される金属膜をさらに具備する請求項５記載の半導体装置。
  7. 入射光に基づいて画像信号を生成する撮像素子および当該撮像素子に接続される第１の配線が配置される基板を備える第１のパッケージと、
    前記撮像素子と信号のやりとりを行うとともに表面に前記信号を伝達するパッドが形成される第２の半導体チップと、前記第２の半導体チップの表面の少なくとも一部を露出させながら第２の半導体チップを覆う封止部と、前記第２の半導体チップの表面および当該第２の半導体チップの表面に隣接する前記封止部の面に形成される絶縁層と、前記絶縁層に配置される開口部を介して前記パッドに接続されて前記絶縁層に隣接して形成されて前記信号を伝達する第２の配線とを備える第２のパッケージと、
    前記封止部を貫通し、前記第２の配線に接続されたビアプラグと、
    前記基板および前記封止部の間に配置されて前記第１の配線と前記ビアプラグとを接続する接続部と、を具備し、
    前記第２のパッケージは、前記第１のパッケージと対向する面の前記撮像素子と対向する領域に凹部を備える
    撮像装置。
  8. 前記基板は、透明な部材により構成され、
    前記撮像素子は、前記基板を透過した前記入射光に基づいて前記画像信号を生成する請求項７記載の撮像装置。
  9. 第１の半導体チップおよび当該第１の半導体チップに接続される第１の配線が配置される基板を備える第１のパッケージにおける前記第１の半導体チップと信号のやりとりを行うとともに表面に前記信号を伝達するパッドが形成される第２の半導体チップの表面の少なくとも一部を露出させながら第２の半導体チップを覆うとともにビアプラグを貫通させた封止部を配置する封止工程、前記第２の半導体チップの表面および当該第２の半導体チップの表面に隣接する前記封止部の面に絶縁層を形成する絶縁層形成工程、前記絶縁層に形成される開口部を介して前記パッドに接続されるとともに前記ビアプラグと接続されて前記絶縁層に隣接して形成されて前記信号を伝達する第２の配線を形成する第２の配線形成工程、および前記封止部の前記第１のパッケージと対向する面に枠形状の第２の封止部を配置することにより、前記第１の半導体チップと対向する領域に凹部を形成する工程を備える第２のパッケージ製造工程と、
    前記基板および前記封止部の間に配置される接続部により前記第１の配線と前記ビアプラグとを接続する接続工程と
    を具備する半導体装置の製造方法。
  10. 第１の半導体チップおよび当該第１の半導体チップに接続される第１の配線が配置される基板を備える第１のパッケージにおける前記第１の半導体チップと信号のやりとりを行うとともに表面に前記信号を伝達するパッドが形成される第２の半導体チップの表面の少なくとも一部を露出させながら第２の半導体チップを覆うとともにビアプラグを貫通させた封止部を配置する封止工程、前記第２の半導体チップの表面および当該第２の半導体チップの表面に隣接する前記封止部の面に絶縁層を形成する絶縁層形成工程および前記絶縁層に形成される開口部を介して前記パッドに接続されるとともに前記ビアプラグと接続されて前記絶縁層に隣接して形成されて前記信号を伝達する第２の配線を形成する第２の配線形成工程を備える第２のパッケージ製造工程と、
    前記基板および前記封止部の間に配置される接続部により前記第１の配線と前記ビアプラグとを接続する接続工程と、を具備し、
    前記封止工程は、凸部が形成された支持基板に配置された前記第２の半導体チップを覆う形状に前記封止部を配置した後に前記支持基板を除去することにより、前記封止部の前記第１のパッケージと対向する面の前記第１の半導体チップと対向する領域に凹部を形成する工程を含む
    半導体装置の製造方法。
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