JP6409575B2 - 積層型半導体装置 - Google Patents

Description

本開示は、半導体チップ上に他の電子部品を積層した積層型半導体装置に関する。

特許文献１は、光電変換領域が形成された第１の半導体チップと、第１の半導体チップ上における光電変換領域が形成されていない領域に設けられ、第１の半導体チップと電気的に接続された第２の半導体チップと、第１の半導体チップ、第２の半導体チップを収容するとともに、少なくとも光電変換領域と対向する領域が透光性材料で形成されたパッケージと、第２の半導体チップとパッケージを熱的に連結する熱伝導部材とを備える半導体モジュールを開示する。この半導体モジュールは、第２の半導体チップとパッケージを熱的に連結する熱伝導部材が設けられているため、第２の半導体チップからの発熱を、熱伝導部材を介してパッケージに放熱することが可能である。このような構成とすることで、第２の半導体チップで発生した熱が光電変換部側へ移動するのを抑制することができる。

特開２０１２−１２４３０５号公報

特許文献１に開示された技術では、第１の半導体チップ上における光電変換領域外に、第２の半導体チップとの接続電極および第１の半導体チップを搭載する基板との接続電極を設けるため、第１の半導体チップの平面サイズが大きくなり、ウエハ当たりのチップ取れ数が減少する。また、光電変換領域を形成した第１の半導体チップに第２の半導体チップを電気的に接続し、光電変換領域からの信号を外部に転送するため、変換した信号の取り出し端子を含めた上下チップの協調設計が必要になり、回路設計が煩雑になる。

本開示の積層型半導体装置は、第１の半導体チップ上に第２の半導体チップ等の電子部品を配置する構成において、第１の半導体チップの小型化を可能にし、また、上下チップの回路設計の複雑化を防止することに有効である。

本開示における積層型半導体装置は、主面に光電変換領域を備えた第１の半導体素子と、第１の半導体素子の側端面より外方に拡張された拡張部と、拡張部の第１の面に形成された再配線層と、第１の半導体素子の主面の、光電変換領域外から拡張部に亘って配置され、第１の半導体素子および再配線層と電気的に接続された第２の半導体素子と、再配線層に形成され、再配線層を介して第２の半導体素子と電気的に接続する第１の電極パッドを備える。

本開示における積層型半導体装置は、光電変換領域を備えた下側の半導体素子の平面サイズを抑制しつつ、上側の半導体素子を積層することにより生じる機能障害やチップ設計制約を回避するのに有効である。

図１Ａは、第１の実施形態に係る積層型半導体装置の構成を示した図であり、図１Ｂに示すＩａ−Ｉａ線に沿った断面図である。 図１Ｂは、第１の実施形態に係る積層型半導体装置の構成を示した平面図である。 図２は、第１の実施形態に係る積層型半導体装置における、第１、第２の半導体素子の内部回路と動作を示したブロック図である。 図３は、第１の実施形態に係る積層型半導体装置の他の構成を示した断面図である。 図４は、第１の実施形態に係る積層型半導体装置の再配線層の構成例を示した断面図である。 図５は、第１の実施形態に係る積層型半導体装置の再配線層の構成例を示した断面図である。 図６は、第１の実施形態に係る積層型半導体装置の再配線層の構成例を示した断面図である。 図７は、第１の実施形態に係る積層型半導体装置の再配線層の構成例を示した断面図である。 図８は、第１の実施形態の変形例１に係る積層型半導体装置の構成を示した断面図である。 図９は、第１の実施形態の変形例１に係る積層型半導体装置の他の構成を示した断面図である。 図１０Ａは、第１の実施形態の変形例２に係る積層型半導体装置の構成を示した図であり、図１０Ｂに示すＩａ−Ｉａ線に沿った断面図である。 図１０Ｂは、第１の実施形態の変形例２に係る積層型半導体装置の構成を示した平面図である。 図１１は、第１の実施形態の変形例２に係る積層型半導体装置の他の構成を示した断面図である。 図１２は、第１の実施形態の変形例２に係る積層型半導体装置の他の構成を示した断面図である。 図１３Ａは、第２の実施形態の変形例に係る積層型半導体装置の構成を示した図であり、図１３Ｂに示すＩａ−Ｉａ線に沿った断面図である。 図１３Ｂは、第２の実施形態の変形例に係る積層型半導体装置の構成を示した平面図である。

以下、本開示の積層型半導体装置について図面を参照しながら説明する。但し、詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。

（第１の実施形態）
図１Ａおよび図１Ｂは、本実施形態にかかる積層型半導体装置の構成を模式的に示す断面図と平面図である。

図１Ａに示す積層型半導体装置１００は、第１の半導体素子１と、第１の半導体素子１の側端面から外方に拡張された拡張部２と、第１の半導体素子１と拡張部２とに亘って載置された第２の半導体素子３と、第１の半導体素子１および第２の半導体素子３を封止するパッケージ４とを有する。

パッケージ４は、基台５と、基台５上に形成された側壁部６と、第１の半導体素子１の主面を覆うように配置された透光性カバー７とを備える。基台５は、樹脂基板やセラミック基板などの配線基板であってもよい。側壁部６は、図１Ｂに示すように、第１の半導体素子１および第２の半導体素子３の周囲を囲むように形成される。側壁部６は、基台５と一体に形成されても、独立して形成されてもよい。例えば、セラミック基板を採用する場合は、側壁部６もセラミック製で一体に焼成されるため製造工程が簡略化できる。独立して形成される場合は、各々に最適な材質を選択することができる。例えば樹脂によって形成すると加工が容易である。透光性カバー７は板状であり、材料は例えば透光性樹脂やガラスである。透光性カバー７は接着剤等で側壁部６に固着される。

第１の半導体素子１は、シリコン基板に回路が形成されて成る半導体素子（半導体チップ）であり、主面に、光電変換回路が行列状に配置された光電変換領域８を備える。光電変換領域８では、透光性カバー７を通過した入射光を受光して電気信号に変換する。第１の半導体素子１の裏面は、接着層９を介して基台５に固着されている。接着層９は、例えば金属ペーストである。

拡張部２は、第１の半導体素子１の側端面から外方に拡張されて成り、材料は、例えば成型、加工が容易なエポキシ等の樹脂が適している。第１の半導体素子１の主面から拡張部２の第１の面に亘っては、再配線と、再配線を覆う保護膜とを含む再配線層１０が形成されている。再配線は、一般的にはフォトリソグラフィーを用いた電気めっきにより形成するため、配線厚みは約３〜５μｍ程度、幅は任意で作成可能である。半導体チップ内部の配線と比較して寸法が大きく、電気抵抗が小さいのが特徴である。再配線には、電気めっきなど簡易な工程で形成可能で、電気伝導性にも優れた銅が適している。保護膜には、ポリイミド（ＰＩ：Ｐｏｌｙｉｍｉｄｅ）やポリベンゾオキサゾール（ＰＢＯ：ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）等の樹脂を適用すると、加工が容易であり、高い保護効果を果たす。

再配線層１０には、第２の半導体素子３の搭載領域において、第１の半導体素子１の領域に配置された第１の電極と、拡張部の領域に配置された第２の電極とが形成される。また、第２の半導体素子３の搭載領域より外周には電極パッド１１が配置される。

図１Ａに示すように、電極パッド１１は第１の接続部材１２を介して基台５の電極パッド１３に接続される。再配線層１０の電極パッド１１は、銅やニッケルにより形成されてもよいし、銅／はんだやニッケル／金などの積層構造であってもよい。はんだの組成は、例えば機械的特性に優れた錫−銀系、錫−銅系、錫−ビスマス系、錫−インジウム系の合金がある。第１の接続部材１２は、導電性の部材であり、例えば銅ワイヤや金ワイヤである。

図１Ｂに示すように、第１の半導体素子１の光電変換領域８は再配線層１０の開口部より露出している。また、基台５の電極パッド１３と接続される再配線層１０上の電極パッド１１は、第２の半導体素子３の搭載領域外であれば、拡張部２の領域だけでなく、第１の半導体素子１の領域にも配置されていてもよい。

第２の半導体素子３は、シリコン基板に回路が形成されて成る半導体素子（半導体チップ）であり、主面に第１の半導体素子１と電気的なやりとりを行う回路を有する。例えば、第１の半導体素子１の光電変換部を駆動する駆動回路や、第１の半導体素子１からのアナログの画像電気信号をデジタル信号に変換するアナログフロントエンド（ＡＦＥ：Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）回路を含む。

第２の半導体素子３は、光電変換領域８への集光を妨げないよう、光電変換領域８を避けて、第１の半導体素子１の周縁部から拡張部２に亘って配置される。第２の半導体素子３の主面には第３の電極と第４の電極が配置され、第３の電極が第１の半導体素子１の領域に、第４の電極が拡張部２の領域に向かい合うよう搭載される。このとき、第３の電極は接合部材を介して再配線層１０の第１の電極と、第４の電極は接合部材を介して再配線層１０の第２の電極と、それぞれ接続される。接合部材は導電性の部材であり、例えば金属バンプである。第２の半導体素子３と第１の半導体素子１の主面および拡張部２の第１の面との隙間には、接合部の補強のために接着層１４が形成されてもよい。接着層１４は、例えば接着力強化剤であるアンダーフィル材であり、その材料としては、液状エポキシ樹脂、樹脂シート、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等から採用できる。

以上、本実施形態の積層型半導体装置１００では、第２の半導体素子３を配置する領域や電極パッド１１を配置する領域を、拡張部２の第１の面で確保できる。すなわち、第１の半導体素子１においては、光電変換領域８の外周部において、基台５との接続端子のための領域を確保する必要がなくなり、第２の半導体素子３を搭載する領域も縮小できる。すなわち、外部接続のために第１の半導体素子１の平面チップサイズを大きくする必要が無く、製造コストの悪化を防止することが出来る。

また、第２の半導体素子３を第１の半導体素子１に形成された光電変換領域８から十分離れた位置に配置することが出来る。これにより、透光性カバー７と光電変換領域８との間の光路が、第２の半導体素子３や、接続部を保護する樹脂やフィルムなどにより遮られるのを防止することができる。さらに、第２の半導体素子３の発熱や、製造過程で第１の半導体素子１と第２の半導体素子３を局所的に加熱して接合する際の熱が、光電変換領域８へ伝わりにくくなるため、熱による機能障害を防止することができる。

さらに、電極パッド１１の配置など、第２の半導体素子３からの外部への電気的な引き出しは拡張部２で行うため、その分第１の半導体素子１および第２の半導体素子３の回路設計が容易になり、チップ設計期間や設計コストの悪化を防止することができる。

なお、本開示の効果は、第１の半導体素子１が高画素化するとより顕著になる。すなわち、高画素化に伴い第２の半導体素子３の回路規模が増大し、チップサイズが大きくなった場合も、拡張部２の領域を調整することで第２の半導体素子３の搭載領域を確保できるため、第１の半導体素子１のサイズは小さく保つことができる。また、第２の半導体素子３の端子数が増加しても、拡張部２側に接合部を確保するよう電極の配置を調整できるため、簡易な回路設計で対応できる。

図２は、積層型半導体装置１００における第１の半導体素子１と第２の半導体素子３の内部回路の一例、および動作の一例を模式的に示すブロック図である。

第１の半導体素子１の光電変換領域８には、行列状に配置された複数の光電変換回路１５と、光電変換回路１５の列毎に対応して設けられた垂直転送部１６ａと、水平転送部１６ｂとが配置される。各光電変換部１５は、入射光を光電変換して信号電荷を生成する。垂直転送部１６ａは、各光電変換回路１５で生成された信号電荷を読み出し、水平転送部１６ｂに転送する。水平転送部１６ｂは、転送された信号電荷を同じ第１の半導体素子１内の出力回路部１７に転送する。出力回路部１７は、転送された信号電荷をアナログの画像電気信号に変換して第２の半導体素子３に出力する。

第２の半導体素子３は、駆動回路１８と、ＡＦＥ回路１９と、タイミングジェネレータ（ＴＧ：Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）２０とを備える。駆動回路１８は、ＴＧ２０で生成されるタイミング信号に基づいて駆動パルスを生成し、第１の半導体素子１に出力する。ここで、駆動パルスには、垂直転送部１６ａ、水平転送部１６ｂおよび出力回路部１７のそれぞれを駆動する駆動パルスが含まれる。第１の半導体素子１では、これらの駆動パルスにもとづいて、上述のような光電変換回路１５で生成された信号電荷の読み出しから、出力回路部１７からの画像電気信号の出力までの一連の動作が行われる。ＡＦＥ回路１９は、ＴＧ２０で生成されるタイミング信号に基づいて、出力回路部１７から出力されたアナログの画像電気信号を、デジタル信号に変換（ＡＤＣ：Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）する。ＡＤＣの前処理として、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）、自動利得調整（ＡＧＣ：Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）を行ってもよい。変換されたデジタル信号は、第２の半導体素子３の外部に出力される。

第１の半導体素子１から第２の半導体素子３に出力される画像電気信号は、再配線層１０の第１の電極から第２の半導体素子の第３の電極へ送られる。また、第２の半導体素子３から出力されるデジタル信号は、第２の半導体素子３の第４の電極から再配線層１０の第２の電極へ送られた後、第２の電極と電気的に接続された電極パッド１１から第１の接続部材１２を介してパッケージ４の電極パッド１３に送られる。その後、パッケージ４の外部端子（図示せず）を介して積層型半導体装置１００の外部に出力される。

前述の内部回路の一例では、第１の半導体素子１がＣＣＤイメージセンサの場合を説明したが、ＣＭＯＳイメージセンサや、その他のメカニズムによるイメージセンサであってもよい。ＣＭＯＳイメージセンサを用いれば、消費電力の抑制に有効である。要するに、被写体像を撮像して画像データを生成するものであればよい。また、第２の半導体素子３に実装する回路は、前述の駆動回路１８、ＡＦＥ回路１９、ＴＧ２０に限らず、それらを含まないものであっても、もしくはその他の機能を備えたものであってもよい。要するに、画像電気信号を受けてデジタル信号を出力するものであれば、物理的にどのように構成してもよい。

また、第２の半導体素子３の代わりに、もしくは第２の半導体素子に加えて、半導体素子以外の電子部品を搭載してもよい。また、ＡＦＥ回路１９の機能は、ＡＤＣは必須だが、その他の機能は選択的に搭載できる。

なお、第１の半導体素子１の外側に設けられる拡張部２は、前述の図１Ａおよび図１Ｂの形態に限らず、第２の半導体素子３の搭載領域、外部との接続端子である電極パッド１３の配置領域を確保できればよい。例えば、図１Ａの積層型半導体装置１００では、第１の半導体素子１の側面のみを覆っているが、図３のように第１の半導体素子１ｂの側面および裏面を覆う拡張部２ｂのように構成してもよい。このとき、拡張部２ｂの裏面が接着層９ｂを介して基台５と固着されている。図３に示す積層型半導体装置１１０では、第１の半導体素子１ｂの側面から裏面に連続して拡張部２ｂを備えることにより、第１の半導体素子１ｂと拡張部２ｂからなる拡張型半導体素子にかかる熱応力が安定し、反りが改善する。ひいては、製造工程上の歩留が良好になり、製品信頼性も向上するという効果が得られる。また、拡張部２は図１Ｂのように第１の半導体素子１の側面四方に形成されることが必須ではなく、対向する一対の側面にのみ形成されてもよい。例えば、引き出すべき電極パッド１３の数が少ない場合や、狭ピッチで配置できる場合は拡張部２の領域も最小限にして積層型半導体装置１００としての小型化を図ることもできる。

また、第１の半導体素子１の光電変換領域８上には、各光電変換回路１５に対応した複数のマイクロレンズからなるレンズ層が配置されてもよい（図示せず）。マイクロレンズは、透光性カバー７を通過して半導体装置１００内に入射した光を、各光電変換回路１５に効率よく集光するためのものである。レンズ層は、半球状の微細なレンズをアレイ状に配置したものであってもよく、特定の屈折率分布を有する微細なリングを同心円状に配置したデジタルマイクロレンズであってもよい。

また、第１の半導体素子１と第２の半導体素子３の接合部において、第１の電極と第３の電極による接合部のピッチは、第２の電極と第４の電極による接合部のピッチよりも狭ピッチであることが望ましい。

（第１の実施形態の再配線層の例）
前述の積層型半導体装置１００における再配線層１０の構成例を、再配線層１０を模式的に示した図４〜７を用いて説明する。

図４に示す例では、第１の半導体素子１の主面上と拡張部２の第１の面上には、再配線２１ａと、再配線２１ａを覆う保護膜２２ａとを含む再配線層１０ａが形成され、保護膜２２ａは、第１の半導体素子１から拡張部２に亘って境界を跨いで連続的に形成されている。より詳しくは、第１の半導体素子１の主面に形成された電極２３、および電極２３の一部を露出して主面を覆う絶縁膜２４の上に、再配線層１０ａが配置される。再配線２１ａは、絶縁膜２４の開口部から露出した電極２３に接続する一方、保護膜２２ａの開口部２５ａから露出して第１の電極２６と接続する。拡張部２の第１の面にも、再配線２１ａと保護膜２２ａが形成される。第２の電極２７は、保護膜２２ａの開口部２８ａから露出した再配線２１ａと接続し、電極パッド１１は保護膜２２ａの開口部２９ａから露出した再配線２１ａと接続するよう形成される。第１の電極２６、第２の電極２７はそれぞれ、第２の半導体素子３に設けられた第３の電極、第４の電極と接合される電極であり、第２の半導体素子３からの出力信号は、第２の電極２７と再配線２１ａを介して電極パッド１１へ引き出される。

図５に示す例では、第１の半導体素子１と拡張部２の界面近傍の領域には再配線層１０ｂを形成しない。すなわち、再配線層１０ｂは第１の半導体素子１の主面上と拡張部２の第１の面上に分断されて配置され、保護膜２２ｂも、第１の半導体素子１と拡張部２の境界を跨がない。この点で図４に示す例とは異なる。上記構成により、第１の半導体素子１と拡張部２の界面近傍の熱応力による再配線層１０ｂの断線を防止することができる。

図６に示す再配線層１０ｃでは、再配線２１ｃと保護膜２２ｃが、第１の半導体素子１から拡張部２に亘って境界を跨いで連続的に形成されている。詳しくは、開口部２５ｃにおいて第１の電極２６と接続された再配線２１ｃが、第１の半導体素子１と拡張部２との境界を跨いで第２の電極２７の真下まで引き出され、開口部２８ｃにおいて第２の電極２７と接続される。また、図示しないが、再配線２１ｃを電極パッド１１の直下まで引き出して電極パッド１１と接続させる構成にしてもよい。上記構成により、第１の半導体素子１内部の配線より寸法が大きく電気抵抗が小さい再配線２１ｃを伝送経路として優先的に用いることができるため、より安定した電気信号の転送が可能となる。

図７に示す例では、再配線層１０ｄの層数を２層にする。詳しくは、電極２３の一部を露出して第１の半導体素子１の主面を覆う絶縁膜２４の上に、再配線層１０ｄの１層目の保護膜２２ｄを形成する。保護膜２２ｄは、電極２３を露出する絶縁膜２４の開口部に沿って開口し、この開口において再配線２１ｄが電極２３と接続する。保護膜２２ｄは第１の半導体素子１と拡張部２との境界を跨いで拡張部２の第１の面上にまで形成される。保護膜２２ｄ上に形成された再配線２１ｄも、第１の半導体素子１と拡張部２との境界を跨いで第２の電極２７の真下まで引き出される。１層目の保護膜２２ｄおよび再配線２１ｄ上に、２層目の保護膜２２ｅが形成される。２層目の保護膜２２ｅは、第１の半導体素子１の領域において再配線２１ｄを露出する開口部２５ｄを有し、開口部２５ｄにおいて、第１の電極２６と再配線２１ｄが接続される。また、拡張部２の領域において再配線２１ｄを露出する開口部２８ｄを有し、開口部２８ｄにおいて、第２の電極２７と再配線２１ｄが接続される。なお、再配線層の層数は１層、２層に限られるものではなく、３層以上形成することもできる。

上記構成により、第１の半導体素子１と拡張部２の境界を再配線２１ｄが直接跨ぐことがないため、第１の半導体素子１と拡張部２の界面近傍の熱応力による再配線２１ｃの断線を防止することができる。

また、図示しないが、第１の半導体素子１と拡張部２の界面近傍の熱応力による再配線層１０の断線を防止する他の構成例として、第１の半導体素子１と拡張部２の境界において、他の領域よりも再配線２１の厚みを厚く、もしくは線幅を広くしてもよい。

（第１の実施形態の変形例１）
図１Ａおよび図１Ｂに示した積層型半導体装置１００では、再配線層１０の電極パッド１１は、ワイヤ状の第１の接続部材１２によって、基台５の電極パッド１３と接続されている。この構成では、電極パッド１１と電極パッド１３は、ワイヤ接続を行えるだけの間隔を水平方向にとる必要があり、積層型半導体装置１００としての平面サイズに影響する。

図８は、第１の実施形態の変形例１にかかる積層型半導体装置の構成を模式的に示す断面図である。

図８に示す積層型半導体装置１２０は、再配線層１０ｅの電極パッド１１ｅと、基台５の電極パッド１３ｅを接続する手段として、拡張部２の第１の面から反対側の第２の面まで貫通する貫通電極２９を備える。

貫通電極２９は、拡張部２の第１の面側において、再配線層１０ｅの電極パッド１１ｅと接続され、第２の面側において、第２の接続部材３０を介して基台５の電極パッド１３ｅと接続される。貫通電極２９は拡張部２に形成された貫通孔を導電体で充填するか、または貫通孔の内壁を、めっき等の手法により導電性材料で被覆して形成する。第２の接続部材３０は導電性部材であり、例えば金属バンプやＡＣＦである。

第１の半導体素子１の電極パッド１１ｅとパッケージ４の電極パッド１３ｅとの接続を、ワイヤではなく拡張部２に形成した貫通電極２９を介して行うため、再配線層１０ｅの電極パッド１１ｅは、第２の半導体素子３の搭載領域とオーバーラップするように配置できる。すなわち、拡張部２の領域において、第２の電極２７と電極パッド１１ｅは再配線層１０ｅの上と下にオーバーラップして形成してもよい。

上記構成によれば、拡張部２の直下で第１の半導体素子１とパッケージ４とを接合することができるため、前述のワイヤ接続タイプの積層型半導体装置１００、１１０に比してパッケージの小型化を図ることが出来る。

本変形例の他の態様として、図９に示すように、透光性カバー７の代わりに、第１の半導体素子１の光電変換領域８を覆うガラス３１を透明接着剤３２などで張り合わせることもできる。すると、透光性カバー７を載置する側壁部６や側壁部６を固着する基台５が不要になるため、パッケージ４を省いた積層型半導体装置１３０として構成することもでき、さらなる小型化を図ることが出来る。積層型半導体装置１３０は、第１の半導体素子１と拡張部２とから成る拡張型半導体チップのチップサイズパッケージ（ＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）となり、例えば第２の接続部材３０を外部端子として、モジュールのマザー基板にそのまま搭載することも可能である。

（第１の実施形態の変形例２）
図１Ａおよび図１Ｂに示した積層型半導体装置１００では、再配線層１０は第１の半導体素子１および拡張部２に形成されている。この構成では、第１の半導体素子１と拡張部２との界面は、拡張部２の材料と第１の半導体素子１の材料の熱膨張収縮差による熱応力の集中箇所となり、再配線層１０の損傷や断線を引き起こすおそれがある。

図１０Ａおよび図１０Ｂは、第１の実施形態の変形例２にかかる積層型半導体装置の構成を模式的に示す断面図と平面図である。

図１０Ａに示す積層型半導体装置１４０は、第１の半導体素子１の主面を避けて、拡張部２の第１の面上に配置された再配線層１０ｆを備える。

再配線層１０ｆは、第２の半導体素子３の第４の電極と接続される第２の電極２７と、第２の電極２７の外側に配置され、第１の接続部材１２を介して基台５の電極パッド１３と接続される電極パッド１１を有する。第１の半導体素子から出力された画像電気信号は、第１の半導体素子の主面に形成された電極から接合部材を介して第２の半導体素子３の第３の電極へと送られる。また、第２の半導体素子３でＡ／Ｄ変換されたデジタル信号は、第４の電極から再配線層１０ｆの第２の電極に送られ、さらに電極パッド１１を経て基台５の電極パッド１３に転送される。

上記構成により、熱応力の集中箇所となる第１の半導体素子１と拡張部２の境界を再配線層１０ｆが跨らずに形成されるため、第１の半導体素子１から出力された電気画像信号は第２の半導体素子３を経路にして拡張部２に転送され、パッケージ４側に転送されるため、信号の安定化および画質の向上、さらに半導体装置としての信頼性の向上を図ることが出来る。

図１０Ｂでは、第１の半導体素子１と拡張部２の境界が再配線層１０ｆの内側の端部と面一に描いているが、本変形例２では再配線層１０ｆは第１の半導体素子１と拡張部２の境界を跨がなければよく、再配線層１０ｆの端部が拡張部２寄りに形成されていてもよい。

本変形例２の構成では、再配線層１０ｆの有無により、第２の半導体素子３の第３の電極と第４の電極とにそれぞれ接続する、第１の半導体素子１の主面の電極と再配線層１０ｆの第２の電極間で生じる高さの差を考慮する必要がある。接合部材との接合面の高さについて、第２の電極２７の方が第１の半導体素子１の主面の電極よりも高くなると、同じ接合部材を用いた際に、電極の高低差により接合信頼性が低下するおそれがある。

この課題に対し、図１１に示す構成では、高さの差を是正するため第１の半導体素子１の主面に形成する電極の厚みを調整し、再配線層１０ｇの第２の電極２７と同じ高さになるよう形成している。具体的には、絶縁膜２４の開口部で第１の半導体素子１の電極２３と接続する第５の電極３３ｇの高さを、第２の電極２７の高さと同じにしている。上記構成により、同じ接合部材を用いた場合も、電極の高低差による不具合が生じず、第１の半導体素子１と第２の半導体素子３の接合信頼性が確保できる。

また、図１２では、リフロー時に接合部材の高さを調整するよう、再配線層１０ｈの第２の電極２７の平面サイズを大きく形成している。具体的には、第２の電極２７ｈの平面サイズを第５の電極３３ｈの平面サイズより大きくし、第５の電極３３ｈの高さは第２の電極２７ｈよりも低いままとした。上記構成により、例えば接合部材にはんだなどを用いて接続する際に、平面サイズが大きい分、第２の電極２７ｈにおける溶融はんだの濡れ広がりが大きくなり、接合部材自体の高さが低くなるため、第５の電極３３ｈと第２の電極２７ｈの高さの差を吸収することになり、接合信頼性が確保できる。

なお、図１１と図１２の特徴を組み合わせてもよい。すなわち、第１の電極を第２の電極より厚く形成し、かつ第２の電極の平面サイズを第１の電極のそれより大きく形成して接合信頼性を確保してもよい。

（第２の実施形態）
図１３Ａおよび図１３Ｂは、本実施形態にかかる積層型半導体装置の構成を模式的に示す断面図と平面図である。以下、第１の実施形態およびその変形例との相違点を中心に説明するため、説明を簡略化したり、省略したりする構成もある。

図１３Ａに示す積層型半導体装置２００は、第１の半導体素子１と、第１の半導体素子１の主面に載置された第２の半導体素子３と、第１の半導体素子１および第２の半導体素子３の側端面から外方に拡張された拡張部２ｃと、第１の半導体素子１および第２の半導体素子３を封止するパッケージ４とを有する。

第２の半導体素子３は、光電変換領域８への集光を妨げないよう、光電変換領域８を避けて、第１の半導体素子１の周縁部から側端面より外側に飛び出して配置される。第２の半導体素子３の主面には、第３の電極が配置された第１の領域と、第４の電極が配置された第２の領域がある。第１の領域が第１の半導体素子１の主面の電極と接合され、第２の領域は第４の電極を除いて拡張部２ｃに覆われる。第１の半導体素子１の主面と第２の半導体素子３の第１の領域の隙間には、接合部の補強のために接着層１４が形成されてもよい。

拡張部２ｃは、第１の半導体素子１の側端面および第２の半導体素子３の側端面の両方から外方に拡張され、一体に形成されて成る。拡張部２ｃには、第２の半導体素子３の第４の電極と接続し、拡張部２ｃの裏面まで貫通する貫通電極２９ｂが形成される。貫通電極２９ｂは第２の接続部材３０を介して基台５の電極パッド１３ｅと接続する。

図１３Ｂでは、拡張部２ｃは第１の半導体素子１の四方に形成しているが、拡張部２ｃは貫通電極２９ｂによる第２の半導体素子３からの外部引き出しを主な役割とするため、これに限られるものではない。例えば、第２の半導体素子３が配置された対向する２辺に沿ってのみ形成されてもよいし、辺の端から端までではなく、部分的に形成されても構わない。また、図１３Ｂにおいて、拡張部２ｃと側壁部６との間に空隙を有するが、よりパッケージの小型化のために拡張部２ｃと側壁部６とが接触していてもよい。

以上、本実施の形態の積層型半導体装置２００では、第２の半導体素子３は、第１の半導体素子１と接続する第１の領域のみオーバーラップし、それ以外は第１のチップから外側に飛び出して配置することができる。すなわち、第１の半導体素子１のチップサイズは所望の光電変換領域８を確保できればよく、光電変換領域８の外周部に、基台５との接続端子のための領域を確保する必要がなくなり、第２の半導体素子３を搭載する領域も縮小できるため小型化が可能である。すなわち、外部接続のために第１の半導体素子１の平面チップサイズを大きくする必要が無く、製造コストの悪化を防止することが出来る。

また、第２の半導体素子３を第１の半導体素子１に形成された光電変換領域８から十分離れた位置に配置することが出来る。これにより、透光性カバー７と光電変換領域８との間の光路が、第２の半導体素子３や、接続部を保護する樹脂やフィルムなどにより遮られるのを防止することができる。さらに、第２の半導体素子３の発熱や、製造過程で第１の半導体素子１と第２の半導体素子３を局所的に加熱して接合する際の熱が、光電変換領域８へ伝わりにくくなるため、熱による機能障害を防止することができる。

さらに、第２の半導体素子３からの外部への電気的な引き出しは拡張部２ｃで行うため、その分第１の半導体素子１および第２の半導体素子３の回路設計が容易になり、チップ設計期間や設計コストの悪化を防止することができる。

さらに、拡張部２ｃに形成した貫通電極２９ｂにより第２の半導体素子３の第４の電極の直下で基台５の電極パッド１３ｅと接続できるため、第２の半導体素子３からの外部引き出しに伴う水平方向のサイズ拡大が生じず、積層型半導体装置２００のさらなる小型化が図れる。

また、第１の実施形態およびその変形例と比しての効果は以下がある。第１の半導体素子１からの電気信号を第２の半導体素子３と貫通電極２９ｂを介して取り出すことが出来るため、再配線層の形成が不要となり、工程の簡易化と製造コスト削減の効果が得られる。また、再配線の形成工程においてマスクの合わせズレ要因で発生する電極パッドやバンプの形成ズレを回避できるため、バンプのピッチ縮小によるバンプ配置可能数を増加させることも可能になる。したがって、高画素のイメージセンサチップの小型化や製造コスト削減により効果的である。

本実施形態の他の態様として、図９と同様、透光性カバー７の代わりに、第１の半導体素子１の光電変換領域８を覆うガラス３１を透明接着剤３２などで張り合わせることもできる。すなわち、積層型半導体装置２００からパッケージ４を省いたチップサイズパッケージ（ＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）として実現することが可能であり、さらなる小型化を図ることが出来る。

（他の態様）
以上、本出願において開示する技術の例示として、第１の実施形態およびその変形例、第２の実施形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記第１の実施の形態および変形例、第２の実施形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

以下、他の態様の例をまとめて説明する。

第１の半導体素子１に載置される第２の半導体素子３の個数は２基に限定されず、１基でも、３基以上であってもよい。第２の半導体素子３を３基以上載置する場合は、各第２の半導体素子からパッケージ４に亘る熱伝導部材を設けることで、放熱効果を得ることが可能である。また、第２の半導体素子の個数を１基とする場合には、その分、第１の半導体素子１に形成される光電変換領域８の面積を拡張することができる。光電変換領域８を拡張しない場合には、第１の半導体素子１の一辺を縮小し、チップサイズを小さくすることが可能である。

第１の半導体素子１、第２の半導体素子３の平面形状は矩形に限らず、特に限定されるものではない。ただし、ウエハ１枚あたりの取れ数を増やすために、矩形が効率的である。

第２の半導体素子３の第１の半導体素子１へのフリップチップ接続について、接合部材は金やはんだで形成されたバンプに限定されず、表面活性接合など他の接合方法を採用することも可能である。

第１の半導体素子１は、光電変換領域８を備えるイメージセンサチップに限定されるものではない。例えば、光ピックアップ等の受光素子や、ＬＥＤ素子や半導体レーザ素子等の発光素子を備える半導体モジュールにおいても、本開示の構成を適用することができる。また、光電変換領域８に代えて、光学系以外のセンサ構造を備えた半導体チップ（ＭＥＭＳ等）であってもよい。発光素子を備える半導体モジュールを例に具体的に説明すると、発光素子が形成されている半導体チップが第１の半導体素子１に、発光素子を駆動する駆動回路が形成された半導体チップが第２の半導体チップに、それぞれ相当する。

パッケージ４の外部端子は、基台５の裏面にペリフェラル又はエリア状に形成してもよいし、側面に外部リード線として配置してもよい。また、外部リード線の形状は特に限定されるものではない。

基台５は、配線基板に限らず、リードフレームであってもよい。その場合、第１の半導体素子１はダイパッドに搭載される。電極パッド１３の代わりにインナーリードが第１の接続部材１２と電極パッド１１、または第２の接続部材３０と貫通電極２９を介して第２の半導体素子３の電極と電気的に接続する。

なお、前述の全ての実施形態およびその変形例において、サイズや位置関係について「同じ」という言葉で表記したものは、製造上の誤差を担保するものであり、多少の誤差があっても実質的に同じ範囲を含むものである。

以上のように、本開示における技術の例示として、添付図面および詳細な説明により実施の形態および変形例を説明した。添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態および変形例は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示は、受光または発光領域を備えた面側に電子部品を積層する積層型半導体装置に適用可能である。特に、イメージセンサチップを備えた撮像半導体装置および撮像モジュールなどに有効である。

１，１ｂ 第１の半導体素子
２，２ｂ，２ｃ 拡張部
３ 第２の半導体素子
４ パッケージ
７ 透光性カバー
８ 光電変換領域
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ 再配線層
１１，１１ｅ，１３，１３ｅ 電極パッド
２１ａ，２１ｃ，２１ｄ 再配線
２６ 第１の電極
２７，２７ｈ 第２の電極
２９，２９ｂ 貫通電極

Claims (16)

1. 主面に光電変換領域を備えた第１の半導体素子と、
   前記第１の半導体素子の側端面より外方に拡張された拡張部と、
   前記拡張部の第１の面に形成された再配線層と、
   前記第１の半導体素子の主面の、前記光電変換領域外から前記拡張部に亘って配置された電子部品と、
   前記再配線層に形成された第１の電極パッドと、
   前記第１の半導体素子の主面上で、前記電子部品と対向する領域に配置された第１の電極と、
   前記拡張部の前記再配線層において、前記電子部品と対向する領域に配置された第２の電極と、
   前記電子部品の、前記第１の半導体素子の主面および前記拡張部の第１の面と対向する面に配置された第３、第４の電極と、を備え、
   前記再配線層は、前記第１の半導体素子の主面の、前記電子部品と対向する領域から前記拡張部の第１の面に亘って形成され、
   前記第１の電極は、前記再配線層に形成され、
   前記第２の電極は、前記第１の電極よりも平面サイズが大きく形成され、
   前記電子部品は、前記第１の半導体素子および前記再配線層と電気的に接続し、
   前記第１の電極パッドは前記再配線層を介して前記電子部品と電気的に接続することにより、前記電子部品は前記第１の半導体素子および拡張部にフリップチップ接続され、
   前記フリップチップ接続は、前記第１の電極と前記第３の電極が接続され、前記第２の電極と前記第４の電極とが接続されることにより行われ、
   前記第１の電極と前記第３の電極による接合部のピッチは、前記第２の電極と前記第４の電極による接合部のピッチよりも狭ピッチであることを特徴とする積層型半導体装置。
2. 前記再配線層は、前記第１の半導体素子と前記拡張部との境界を跨ぎ、連続的に形成されることを特徴とする請求項１記載の積層型半導体装置。
3. 前記再配線層は、再配線と保護膜とを有し、前記再配線が前記第１の半導体素子と前記拡張部との境界を跨ぎ、前記第１の電極と前記第２の電極とを接続していることを特徴とする請求項１記載の積層型半導体装置。
4. 前記第１の電極と前記第２の電極とを接続する再配線と、前記第１の半導体素子の主面および拡張部の第１の面との間には、前記保護膜が配置されていることを特徴とする請求項３記載の積層型半導体装置。
5. 前記再配線は、前記第１の半導体素子と前記拡張部の境界近傍における厚みが他の領域の配線厚みと比して厚いことを特徴とする請求項３または４記載の積層型半導体装置。
6. 前記再配線は、前記第１の半導体素子と前記拡張部の境界近傍における幅が他の領域の配線幅と比して広いことを特徴とする請求項３または４記載の積層型半導体装置。
7. 前記再配線層は、前記第１の半導体素子と前記拡張部との境界を避けて、断続的に形成されることを特徴とする請求項１記載の積層型半導体装置。
8. 前記第１の電極は、前記第２の電極よりも厚く形成されることを特徴とする請求項１記載の積層型半導体装置。
9. 前記再配線層は、前記第１の半導体素子の主面を避けて形成されることを特徴とする請求項１記載の積層型半導体装置。
10. 前記第１の半導体素子を搭載する基台を含むパッケージと、
    前記基台の、前記第１の半導体素子の搭載面に形成された第２の電極パッドと、
    前記再配線層の第１の電極パッドと、前記基台の第２の電極パッドとを接続する接続部材とをさらに備えることを特徴とする請求項１〜９のいずれか１項記載の積層型半導体装置。
11. 前記接続部材はボンディングワイヤであり、
    前記第２の電極パッドは前記拡張部よりも外側に配置されることを特徴とする請求項１０記載の積層型半導体装置。
12. 前記接続部材は、前記拡張部を第１の面から反対側の面まで貫通する貫通電極と、前記拡張部と前記基台との間に配置されたバンプとを含み、
    前記第２の電極パッドは前記拡張部の直下に配置されることを特徴とする請求項１０記載の積層型半導体装置。
13. 主面に光電変換領域を備えた第１の半導体素子と、
    前記第１の半導体素子の主面の、前記光電変換領域外に配置され、前記第１の半導体素子の主面と対向する第１の領域と、前記第１の半導体素子側端面より外側に飛び出した第２の領域とを有する電子部品と、
    前記第１の半導体素子の側端面および前記電子部品の側端面より外方に拡張され、一体に形成されて成る拡張部と、
    前記拡張部を、前記電子部品の第２の領域の真下から裏面まで貫通する貫通電極と 前記拡張部の裏面において前記貫通電極と接続する接続部材とを備え、
    前記電子部品は、前記第１の領域において、前記第１の半導体素子と電気的に接続することを特徴とする積層型半導体装置。
14. 前記第１の半導体素子の主面に形成された前記光電変換領域と対向する位置に、透光性部材が配置されることを特徴とする請求項１〜１３のいずれか１項記載の積層型半導体装置。
15. 前記電子部品は第２の半導体素子であることを特徴とする請求項１〜１４のいずれか１項記載の積層型半導体装置。
16. 前記拡張部は樹脂材料により形成されることを特徴とする請求項１〜１５のいずれか１項記載の積層型半導体装置。

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