JP7516803B2 - Semiconductor device and method for manufacturing the same - Google Patents
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Description
本発明は半導体装置、及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
近年半導体装置の高速、高集積化が進む中で、ＦＣ－ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ－Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）用配線基板に対しても、半導体素子との接続端子の狭ピッチ化、基板配線の微細化が求められている。一方、ＦＣ－ＢＧＡ用配線基板とマザーボードとの接続は、従来とほぼ変わらないピッチの接続端子での接続が要求されている。この半導体素子との接続端子の狭ピッチ化、基板配線の微細化のため、シリコン上に配線を形成して半導体素子接続用の基板（シリコンインターポーザ）とし、これをＦＣ－ＢＧＡ用配線基板に接続する方式が知られている。例えば、特許文献１には、シリコンからなる基板に逆テーパー状の穴を設け、基板表面に形成された径が大きい方の開口部内に導体ボールを設けたインターポーザが記載されている。また、特許文献２には、配線基板の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）等で平坦化してから微細配線を形成することが記載されている。また、支持基板の上に微細な配線層を形成しＦＣ－ＢＧＡ用配線基板に搭載した後、支持基板を剥離することで狭ピッチな配線基板を形成する方法も知られている。 In recent years, as semiconductor devices have become faster and more highly integrated, there is a demand for narrower pitches for connection terminals with semiconductor elements and finer board wiring for FC-BGA (Flip Chip-Ball Grid Array) wiring boards. On the other hand, there is a demand for connection between FC-BGA wiring boards and motherboards with connection terminals at almost the same pitch as before. In order to narrow the pitch of connection terminals with semiconductor elements and finer board wiring, a method is known in which wiring is formed on silicon to form a substrate (silicon interposer) for connecting semiconductor elements, and this is connected to the FC-BGA wiring board. For example, Patent Document 1 describes an interposer in which a reverse tapered hole is formed in a silicon substrate, and a conductor ball is provided in the opening with a larger diameter formed on the substrate surface. Patent Document 2 describes that the surface of the wiring substrate is planarized by CMP (Chemical Mechanical Polishing) or the like before forming fine wiring. Another known method is to form a fine wiring layer on a support substrate, mount it on an FC-BGA wiring board, and then peel off the support substrate to form a narrow-pitch wiring board.
シリコンインターポーザは、シリコンウェハを利用して、半導体前工程用の設備を用いて製作されている。シリコンウェハは形状、サイズに制限があり、１枚のウエハから製作できるインターポーザの数が少なく、製造設備も高価であるため、インターポーザも高価となる。また、シリコンウェハが半導体であることから、伝送特性も劣化するという問題がある。 Silicon interposers are manufactured using silicon wafers with equipment for semiconductor front-end processing. Silicon wafers are limited in shape and size, and only a small number of interposers can be manufactured from a single wafer. In addition, the manufacturing equipment is expensive, so the interposers are also expensive. In addition, because silicon wafers are semiconductors, there is the problem that their transmission characteristics deteriorate.
また、ＦＣ－ＢＧＡ用配線基板の表面の平坦化を行いその上に微細配線層を形成する方式においては、シリコンインターポーザに見られる伝送特性劣化は小さいが、ＦＣ－ＢＧＡ用配線基板の製造不良と、難易度の高い微細配線形成時の不良との通算で同一基板面内収率が低下する問題や、ＦＣ－ＢＧＡ用配線基板の反り、歪みに起因した半導体素子の実装における問題がある。 In addition, in the method of flattening the surface of the FC-BGA wiring board and forming a fine wiring layer on top of it, the deterioration of transmission characteristics seen in silicon interposers is small, but there are problems with the combined yield within the same board due to manufacturing defects in the FC-BGA wiring board and defects during the highly difficult formation of the fine wiring, as well as problems with mounting semiconductor elements due to warping and distortion of the FC-BGA wiring board.
一方、支持基板の上に微細な配線層を形成し、これをＦＣ－ＢＧＡ用配線基板に搭載しようとすると、次のような問題があった。すなわち、ＦＣ－ＢＧＡ用配線基板に搭載した後に支持基板を剥離するため、搭載時の封止樹脂が支持基板まで濡れ上がって支持基板の剥離を妨げる問題と、剥離時にかかる力や内部に貯蔵されている応力で配線基板全体が反るため、半導体素子を実装する際に不具合を生じる問題である。 On the other hand, forming a fine wiring layer on a support substrate and mounting it on an FC-BGA wiring board poses the following problems. Namely, because the support substrate is peeled off after mounting on the FC-BGA wiring board, the sealing resin used during mounting wets the support substrate and prevents it from being peeled off. Also, the force applied during peeling and the stress stored inside the substrate cause the entire wiring substrate to warp, resulting in problems when mounting semiconductor elements.
そこで本発明は、上記問題に鑑みなされたものであり、歩留まり良く安価に製造できる半導体措置及び半導体装置の製造方法を提供することを目的とする。 The present invention has been made in consideration of the above problems, and aims to provide a method for manufacturing semiconductor devices and semiconductor devices that can be manufactured at low cost with high yields.
上記の課題を解決するために、本発明に係る半導体装置は、第一配線基板と、第一配線基板の主面上に搭載され、第一配線基板とは逆側の面に半導体素子実装用のパッドを有する第二配線基板と、第二配線基板上に搭載された少なくとも１つの半導体素子とを備え、第一配線基板と第二配線基板の配線層は１層以上で、有機絶縁樹脂と銅配線で構成されており、第一配線基板の配線幅が、第二配線基板の配線幅より大きく、第二配線基板と半導体素子の間に第一封止樹脂が充填されており、半導体素子の側面は第一封止樹脂とは異なる第二封止樹脂で封止されており、第一配線基板と第二配線基板は、はんだ接合で電気的に導通しており、第一配線基板と第二配線基板の間には、第三封止樹脂が充填され、第一封止樹脂及び第三封止樹脂の弾性率は６～１１ＧＰａの範囲であり、かつ、線膨張係数は１１～３０ｐｐｍ／Ｄｅｇ．Ｃの範囲であり、第二封止樹脂の弾性率は１１～２０ＧＰａの範囲であり、かつ、線膨張係数は６～１０ｐｐｍ／Ｄｅｇ．Ｃの範囲であり、第三封止樹脂は第二配線基板と第二封止樹脂の界面を保護するように封止されているものである。 In order to solve the above problems, a semiconductor device according to the present invention includes a first wiring board, a second wiring board mounted on a main surface of the first wiring board and having a pad for mounting a semiconductor element on a surface opposite to the first wiring board, and at least one semiconductor element mounted on the second wiring board, the first wiring board and the second wiring board each have one or more wiring layers composed of an organic insulating resin and copper wiring, the wiring width of the first wiring board is larger than the wiring width of the second wiring board, a first sealing resin is filled between the second wiring board and the semiconductor element, the side of the semiconductor element is sealed with a second sealing resin different from the first sealing resin, the first wiring board and the second wiring board are electrically connected by solder bonding, a third sealing resin is filled between the first wiring board and the second wiring board, the elastic modulus of the first sealing resin and the third sealing resin is in the range of 6 to 11 GPa and the linear expansion coefficient is in the range of 11 to 30 ppm/Deg.C, the elastic modulus of the second sealing resin is in the range of 11 to 20 GPa and the linear expansion coefficient is in the range of 6 to 10 ppm/Deg.C. C, and the third sealing resin is used for sealing so as to protect the interface between the second wiring board and the second sealing resin.
また、本発明に係る半導体装置の製造方法は、ビルドアップ基板からなる第一配線基板と、第一配線基板と接合される第二配線基板とを備える半導体装置の製造方法であって、支持体の主面上に剥離層を形成し、剥離層上に第一配線基板と接合するための電極を含む配線層を形成する工程と、半導体素子と電気的に接合するための電極を形成する工程と、を含む第二配線基板を形成する工程と、第二配線基板上に少なくとも一つの半導体素子を搭載する工程と、第二配線基板と半導体素子の間を、弾性率が６～１１ＧＰａの範囲であり、かつ、線膨張係数が１１～３０ｐｐｍ／Ｄｅｇ．Ｃの範囲である第一封止樹脂で封止する工程と、第二配線基板と半導体素子を、弾性率が１１～２０ＧＰａの範囲であり、かつ、線膨張係数が６～１０ｐｐｍ／Ｄｅｇ．Ｃの範囲である第二封止樹脂で封止する工程と、第二配線基板の支持体及び剥離層を除去する工程と、第一配線基板との接合面の電極にはんだを形成する工程と、第二配線基板を個片化する工程と第一配線基板を第二配線基板にはんだ接続する工程と、第一配線基板と第二配線基板の間に、弾性率が６～１１ＧＰａの範囲であり、かつ、線膨張係数が１１～３０ｐｐｍ／Ｄｅｇ．Ｃの範囲である第三封止樹脂を充填する工程とを含むものである。 Further, a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device including a first wiring board made of a build-up board and a second wiring board bonded to the first wiring board, the method including the steps of forming a release layer on a main surface of a support, forming a wiring layer on the release layer including an electrode for bonding to the first wiring board, and forming an electrode for electrically bonding to a semiconductor element, forming a second wiring board including a step of mounting at least one semiconductor element on the second wiring board, sealing the space between the second wiring board and the semiconductor element with a first sealing resin having an elastic modulus in the range of 6 to 11 GPa and a linear expansion coefficient in the range of 11 to 30 ppm/Deg.C, and sealing the second wiring board and the semiconductor element with a first sealing resin having an elastic modulus in the range of 11 to 20 GPa and a linear expansion coefficient in the range of 6 to 10 ppm/Deg.C. The method includes a step of sealing the first wiring board with a second sealing resin having a modulus of elasticity in the range of 6 to 11 GPa and a linear expansion coefficient in the range of 11 to 30 ppm/Deg.C , a step of removing the support and the peeling layer of the second wiring board, a step of forming solder on the electrode on the bonding surface with the first wiring board, a step of singulating the second wiring board, a step of soldering the first wiring board to the second wiring board, and a step of filling between the first wiring board and the second wiring board with a third sealing resin having a modulus of elasticity in the range of 6 to 11 GPa and a linear expansion coefficient in the range of 11 to 30 ppm/Deg.C .
本発明によれば、平滑性の高い配線基板上に半導体素子を実装でき、支持基板の剥離時の不具合を避けることが可能となる。また、半導体素子と第二配線基板は一括で第一配線基板に搭載できることから、実装工程での収率を向上させることができる。 According to the present invention, a semiconductor element can be mounted on a highly smooth wiring board, and defects that may occur when the support board is peeled off can be avoided. In addition, since the semiconductor element and the second wiring board can be mounted on the first wiring board at the same time, the yield rate in the mounting process can be improved.
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかとする。 Issues, configurations, and advantages other than those mentioned above will become clear from the explanation of the embodiments below.
以下に、本発明の実施形態について図面を参照し説明する。本実施形態は、第一配線基板、第二配線基板を含む複合配線基板からなる半導体装置に関する。なお、この実施形態により本発明が限定されるものではない。ただし、以下に説明する各図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適宜省略する。また、各図面は説明を容易にするために適宜誇張して表現している。 Below, an embodiment of the present invention will be described with reference to the drawings. This embodiment relates to a semiconductor device consisting of a composite wiring board including a first wiring board and a second wiring board. Note that the present invention is not limited to this embodiment. However, in the drawings described below, corresponding parts are given the same reference numerals, and the description of overlapping parts will be omitted as appropriate. Also, each drawing is appropriately exaggerated to make the description easier.
図１は本発明に係る複合配線基板からなる半導体装置Ａの一例を示す断面図である。 Figure 1 is a cross-sectional view showing an example of a semiconductor device A made of a composite wiring board according to the present invention.
本発明の一実施形態に係る複合配線基板からなる半導体装置Ａは、第一配線基板１の一方の面に、有機絶縁樹脂１４と銅配線で形成された第二配線基板２が搭載されており、第二配線基板２上に少なくとも一つの半導体素子３が搭載されている。第一配線基板１と第二配線基板２の配線幅の関係は、第一配線基板１＞第二配線基板２であり、半導体素子３間を導通するとともに、半導体素子３の信号はＦａｎ Ｏｕｔする構造となる。 In a semiconductor device A made of a composite wiring board according to one embodiment of the present invention, a second wiring board 2 formed of an organic insulating resin 14 and copper wiring is mounted on one side of a first wiring board 1, and at least one semiconductor element 3 is mounted on the second wiring board 2. The relationship between the wiring widths of the first wiring board 1 and the second wiring board 2 is first wiring board 1 > second wiring board 2, and the semiconductor elements 3 are electrically connected to each other, and the signal of the semiconductor element 3 is Fan Out.
第二配線基板２の配線幅は、一例としてＬｉｎｅ／Ｓｐａｃｅ＝１／１～５／５μｍであり、第一配線基板１の線幅は、一例としてＬｉｎｅ／Ｓｐａｃｅ＝８／８～２５／２５μｍである。第二配線基板２では、少なくとも一つの搭載されている半導体素子３の信号線を引き回すことが可能ではあれば、適宜配線幅を変更して構わない。 The wiring width of the second wiring board 2 is, for example, Line/Space = 1/1 to 5/5 μm, and the line width of the first wiring board 1 is, for example, Line/Space = 8/8 to 25/25 μm. In the second wiring board 2, the wiring width may be changed as appropriate as long as it is possible to route the signal lines of at least one mounted semiconductor element 3.
また、第二配線基板２に使用される有機絶縁樹脂１４は感光性材料であり、感光性のエポキシ系樹脂、ポリイミド、ポリアミド系の少なくとも一種が使用されており、所望の配線幅を得ることが可能であれば、配線形成方法は、Ｄａｍａｓｃｅｎｅ：ダマシン、ＳＡＰ： Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ等の方式から適宜プロセスを選択してよい。 The organic insulating resin 14 used in the second wiring board 2 is a photosensitive material, and at least one of photosensitive epoxy resin, polyimide, and polyamide resin is used. If it is possible to obtain the desired wiring width, the wiring formation method may be appropriately selected from methods such as Damascene and SAP (Semi Additive Process).
第二配線基板２の第一配線基板１への接続用電極２１は第二配線基板２の有機絶縁樹脂１４と面一構造となっており、第一配線基板１との接合用はんだ接合面積を確保することが容易であり、第二配線基板２と第一配線基板１との接合性を確保することが容易となる。 The electrodes 21 for connecting the second wiring board 2 to the first wiring board 1 are flush with the organic insulating resin 14 of the second wiring board 2, making it easy to ensure a solder joint area for joining with the first wiring board 1 and easy to ensure the jointability between the second wiring board 2 and the first wiring board 1.
次に、第二配線基板２に搭載された半導体素子３は、はんだ接合されており、第二配線基板２と半導体素子３の間を封止する第一封止樹脂１１が充填されており、半導体素子３の側面は第一封止樹脂１１とは異なる第二封止樹脂１２で封止されている。 Next, the semiconductor element 3 mounted on the second wiring board 2 is solder-joined, a first sealing resin 11 is filled between the second wiring board 2 and the semiconductor element 3 to seal the space between the second wiring board 2 and the semiconductor element 3, and the sides of the semiconductor element 3 are sealed with a second sealing resin 12 that is different from the first sealing resin 11.
第二配線基板２と半導体素子３の間を封止する第一封止樹脂１１は、第二配線基板２と半導体素子３のはんだ接合部３０を保護する材料であり、液状樹脂を毛細間現象で注入するアンダーフィル材、もしくは、接合前にシート状樹脂をあらかじめ配置し接合時に空間を充填する異方性導電フィルム（ＡＣＦ）または、フィルム状接続材料（ＮＣＦ）や、接合前に液状の樹脂を予め配置し接合時に空間を充填する非導電ペースト（ＮＣＰ）などを用いてもよい。 The first sealing resin 11 that seals between the second wiring board 2 and the semiconductor element 3 is a material that protects the solder joint 30 between the second wiring board 2 and the semiconductor element 3, and may be an underfill material in which liquid resin is injected by capillary action, or an anisotropic conductive film (ACF) or film-like connecting material (NCF) in which a sheet-like resin is placed before bonding and fills the space during bonding, or a non-conductive paste (NCP) in which a liquid resin is placed before bonding and fills the space during bonding.
第一封止樹脂１１の構成材料については、例えば、エポキシ樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びポリアミド樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が用いられる。 The material used for the first sealing resin 11 is, for example, one of epoxy resin, urethane resin, silicone resin, polyester resin, oxetane resin, and polyamide resin, or a mixture of two or more of these resins, to which silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like is added as a filler.
第一封止樹脂１１に、弾性率が６～１１ＧＰａの範囲であり、かつ、線膨張係数が１１～３０ｐｐｍ／Ｄｅｇ．Ｃの範囲の樹脂材料を用いることで、半導体素子３と第二配線基板２との線膨張係数差による応力を抑制でき、高い接合性を確保することができる。 By using a resin material for the first sealing resin 11 with an elastic modulus in the range of 6 to 11 GPa and a linear expansion coefficient in the range of 11 to 30 ppm/Deg. C, it is possible to suppress the stress caused by the difference in the linear expansion coefficient between the semiconductor element 3 and the second wiring board 2, and to ensure high bonding properties.
半導体素子３の側面を封止する第二封止樹脂１２は、第一封止樹脂１１とは異なる材料であり、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ウレタン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が使用され、コンプレッションモールド、トランスファーモールド等によって形成される。 The second sealing resin 12 that seals the side surface of the semiconductor element 3 is made of a different material from the first sealing resin 11, and is made of a resin that is a mixture of one or more of epoxy resin, silicone resin, acrylic resin, urethane resin, polyester resin, and oxetane resin, with silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like added as a filler, and is formed by compression molding, transfer molding, or the like.
また、第二封止樹脂１２に、弾性率が１１～２０ＧＰａの範囲であり、かつ線膨張係数が６～１０ｐｐｍ／Ｄｅｇ．Ｃの範囲の樹脂材料を用いることで第二配線基板２の反り抑制が可能となり、第一配線基板１への搭載が容易となる。 In addition, by using a resin material for the second sealing resin 12 with an elastic modulus in the range of 11 to 20 GPa and a linear expansion coefficient in the range of 6 to 10 ppm/Deg. C, it is possible to suppress warping of the second wiring board 2, making it easier to mount it on the first wiring board 1.
第一配線基板１と第二配線基板２は、はんだ接合部３１で電気的に導通しており、第一配線基板１と第二配線基板２の隙間には、第三封止樹脂１３が充填され、第三封止樹脂１３は第二配線基板２と第二封止樹脂１２の界面を保護するように封止されている。 The first wiring board 1 and the second wiring board 2 are electrically connected by solder joints 31, and the gap between the first wiring board 1 and the second wiring board 2 is filled with a third sealing resin 13, which seals the interface between the second wiring board 2 and the second sealing resin 12 to protect it.
第一配線基板１と第二配線基板２のはんだ接合部３１を保護する第三封止樹脂１３については、第一配線基板１と第二配線基板２の隙間にボイドなく封止することが可能であれば、第一封止樹脂１１と同様の材料、同様の方式を使用しても構わない。また、第一封止樹脂１１あに使用される材料の範囲内で、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等のフィラー材料の粒径、充填量を適宜変更しても構わない。 For the third sealing resin 13 that protects the solder joints 31 of the first wiring board 1 and the second wiring board 2, the same material and method as the first sealing resin 11 may be used as long as it is possible to seal the gap between the first wiring board 1 and the second wiring board 2 without creating voids. In addition, within the range of materials used in the first sealing resin 11, the particle size and filling amount of the filler material such as silica, titanium oxide, aluminum oxide, magnesium oxide, or zinc oxide may be appropriately changed.
また、第三封止樹脂１３に、弾性率が６～１１ＧＰａの範囲であり、かつ、線膨張係数が１１～３０ｐｐｍ／Ｄｅｇ．Ｃの範囲の樹脂材料を用いることで、半導体素子３と第二配線基板２との線膨張係数差による応力を抑制でき、第二配線基板２と第一配線基板１の線膨張係数差による応力を抑制でき、高い接合信頼性を確保することが可能となる。 In addition, by using a resin material for the third sealing resin 13 with an elastic modulus in the range of 6 to 11 GPa and a linear expansion coefficient in the range of 11 to 30 ppm/Deg. C, it is possible to suppress the stress due to the difference in the linear expansion coefficient between the semiconductor element 3 and the second wiring board 2, and the stress due to the difference in the linear expansion coefficient between the second wiring board 2 and the first wiring board 1, and it is possible to ensure high bonding reliability.
第三封止樹脂１３については、第二配線基板２と第二封止樹脂１２の界面を保護するように封止形成することで、半導体素子３、第二配線基板２、第二封止樹脂１２とのＣＴＥ（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ、熱膨張率）差による応力による剥離を抑制し、高い信頼性を確保することができる。 The third sealing resin 13 is formed to seal and protect the interface between the second wiring board 2 and the second sealing resin 12, thereby suppressing peeling caused by stress due to differences in CTE (coefficient of thermal expansion) between the semiconductor element 3, the second wiring board 2, and the second sealing resin 12, and ensuring high reliability.
次に、図２から図６を用いて、本発明の一実施形態に係る複合基板を備える半導体装置Ａの製造工程の一例を説明する。 Next, an example of a manufacturing process for a semiconductor device A including a composite substrate according to one embodiment of the present invention will be described with reference to Figures 2 to 6.
まず、図２Ａに示すように、支持体１００の一方の面に、後の工程で支持体１００を剥離するために必要な剥離層１０１を形成する。 First, as shown in FIG. 2A, a release layer 101 is formed on one side of the support 100, which is necessary for peeling off the support 100 in a later process.
剥離層１０１は、例えば、ＵＶ光などの光を吸収して発熱、昇華、または変質によって剥離可能となる樹脂でもよく、熱によって発泡により剥離可能となる樹脂でもよい。 The peeling layer 101 may be, for example, a resin that absorbs light such as UV light and becomes peelable by generating heat, sublimating, or changing in quality, or a resin that becomes peelable by foaming due to heat.
ＵＶ光などの光によって剥離可能となる樹脂を用いる場合、剥離層１０１を設けた側とは反対側の面から支持体１００に光を照射して、第二配線基板２から、支持体１００を取り去る。この場合、支持体１００は、透明性を有する必要があり、例えばガラスを用いることができる。ガラスは平坦性に優れており、第二配線基板２の微細なパターン形成に向いている。また、ガラスはＣＴＥが小さく歪みにくいことから、パターン配置精度及び平坦性の確保に優れており、半導体素子３を搭載する際に位置ズレによる接合不良の抑制が可能となる。支持体１００としてガラスを用いる場合、ガラスの厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば０．４ｍｍ以上、好ましくは１．１ｍｍ以上の厚みであるが、製造工程での搬送等を考慮すると２．０ｍｍ以下のであることが望ましい。また、ガラスのＣＴＥは３ｐｐｍ以上１５ｐｐｍ以下が好ましく、半導体素子３のＣＴＥの観点から９ｐｐｍ程度がより好ましい。ここでは、支持体１００として、例えばガラスを用いる。 When using a resin that can be peeled off by light such as UV light, the support 100 is irradiated with light from the side opposite to the side where the peeling layer 101 is provided, and the support 100 is removed from the second wiring board 2. In this case, the support 100 needs to be transparent, and for example, glass can be used. Glass has excellent flatness and is suitable for forming fine patterns on the second wiring board 2. In addition, since glass has a small CTE and is not easily distorted, it is excellent in ensuring pattern placement accuracy and flatness, and it is possible to suppress poor bonding due to misalignment when mounting the semiconductor element 3. When glass is used as the support 100, it is desirable for the glass to have a thick thickness from the viewpoint of suppressing the occurrence of warping in the manufacturing process, for example, a thickness of 0.4 mm or more, preferably 1.1 mm or more, but it is desirable for the thickness to be 2.0 mm or less in consideration of transportation in the manufacturing process. In addition, the CTE of the glass is preferably 3 ppm or more and 15 ppm or less, and more preferably about 9 ppm from the viewpoint of the CTE of the semiconductor element 3. Here, glass is used as the support 100, for example.
一方、剥離層１０１に前記熱によって発泡する樹脂を用いた場合は、歪みの少ない例えばメタルやセラミックスなどを用いることができる。 On the other hand, if the release layer 101 is made of a resin that foams when exposed to heat, materials with less distortion, such as metal or ceramics, can be used.
本発明の一実施形態では、剥離層１０１としてＵＶ光を吸収して剥離可能となる樹脂を用い、支持体１００にはガラスを用いる。 In one embodiment of the present invention, the peelable layer 101 is made of a resin that absorbs UV light and becomes peelable, and the support 100 is made of glass.
次いで、図２Ｂに示すように、第二配線基板２を形成するにあたり、剥離層１０１上にシード層１０２を形成する。シード層１０２は配線形成において、電解めっきの給電層として作用する。シード層１０２については、例えば、例えば、スパッタ法、またはＣＶＤ法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、これらの単独もしくは複数組み合わせたものを適用することができる。本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、チタン層、続いて銅層を順次スパッタリング法で形成する。チタンと銅層の合計の膜厚は、電解めっきの給電層として１μｍ以下とするのが好ましい。本発明の一実施形態ではＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍを形成した。 Next, as shown in FIG. 2B, in forming the second wiring board 2, a seed layer 102 is formed on the peeling layer 101. The seed layer 102 acts as a power supply layer for electrolytic plating in forming the wiring. The seed layer 102 is formed, for example, by a sputtering method or a CVD method, and may be, for example, Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, ITO, IZO, AZO, ZnO, PZT, TiN, Cu 3 N 4 , or a combination of these. In the present invention, a titanium layer and then a copper layer are formed in sequence by a sputtering method, taking into consideration the electrical characteristics, ease of manufacture, and cost. The total thickness of the titanium and copper layers is preferably 1 μm or less as a power supply layer for electrolytic plating. In one embodiment of the present invention, Ti: 50 nm and Cu: 300 nm were formed.
次に、図２Ｃに示すようにシード層１０２上に第二配線基板２を形成する。第二配線基板２の形成については、Ｄａｍａｓｃｅｎｅ：ダマシン、ＳＡＰ： Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ等の方式から適宜プロセスを選択してよい。Ｄａｍａｓｃｅｎｅ：ダマシン工法の場合は、有機絶縁樹脂１４を積層後にフォトリソグラフィーよりパターン形成、シード形成した後に電解銅めっき処理を行う。電解銅めっき処理後は、ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇによって平坦化処理をおこなう。ＳＡＰ工法の場合はレジスト積層し、フォトリソグラフィーよりパターン形成、電解銅めっき処理をした後にレジストパターンを除去し、有機絶縁樹脂１４を積層する。第二配線基板２の層数は１層以上であり、第二配線基板２の線幅に応じて、適宜設定して構わない。本発明では、第二配線基板２の線幅はＬｉｎｅ／Ｓｐａｃｅ：２／２μｍとし、層数を４層とし、ＳＡＰ工法で形成している。 Next, as shown in FIG. 2C, the second wiring board 2 is formed on the seed layer 102. For the formation of the second wiring board 2, an appropriate process may be selected from methods such as Damascene and SAP: Semi Additive Process. In the case of the Damascene method, after laminating the organic insulating resin 14, a pattern is formed by photolithography, a seed is formed, and then an electrolytic copper plating process is performed. After the electrolytic copper plating process, a planarization process is performed by CMP: Chemical Mechanical Polishing. In the case of the SAP method, a resist is laminated, a pattern is formed by photolithography, and an electrolytic copper plating process is performed, after which the resist pattern is removed, and the organic insulating resin 14 is laminated. The number of layers of the second wiring board 2 is one or more, and may be set appropriately depending on the line width of the second wiring board 2. In the present invention, the line width of the second wiring board 2 is Line/Space: 2/2 μm, the number of layers is 4, and it is formed by the SAP method.
有機絶縁樹脂１４は、感光性のエポキシ系樹脂、ポリイミド、ポリアミド系の少なくとも一つの材料を用いて、スピンコート法により形成する。本実施形態では、有機絶縁樹脂１４として例えば、感光性のエポキシ系樹脂をスピンコート法により形成する。感光性のエポキシ樹脂は比較的低温で硬化することができ、形成後の硬化による収縮が少ないため、その後の微細パターン形成に優れる。 The organic insulating resin 14 is formed by spin coating using at least one of photosensitive epoxy resin, polyimide, and polyamide materials. In this embodiment, for example, photosensitive epoxy resin is formed as the organic insulating resin 14 by spin coating. Photosensitive epoxy resin can be cured at a relatively low temperature and shrinks little due to curing after formation, making it excellent for subsequent fine pattern formation.
有機絶縁樹脂１４としては、感光性のエポキシ系樹脂を用いてスピンコート法により形成する他、絶縁樹脂フィルムを、真空ラミネータを用いて、真空下で加熱・加圧を行って形成することも可能であり、この場合は平坦性の良い絶縁膜を形成することができる。 The organic insulating resin 14 can be formed by spin coating using a photosensitive epoxy resin, or an insulating resin film can be formed by applying heat and pressure under vacuum using a vacuum laminator, in which case an insulating film with good flatness can be formed.
第二配線基板２の半導体素子搭載用電極２０については、必要層数を形成後に表面処理を実施することにより形成できる。表面処理については、電解めっきとして、Ｓｎ、ＳｎＡｇ、Ｎｉ／Ｓｎ、Ｎｉ／ＳｎＡｇ、Ｎｉ／Ｃｕ／Ｓｎ、Ｎｉ／Ｃｕ／ＳｎＡｇ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、無電解めっきとしてはＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ、水溶性プレフラックス）による表面処理、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、錫等の表面処理を、半導体素子３の接続端子のはんだ種にあわせて、適宜実施して良い。本発明では電解Ｎｉ／ＳｎＡｇ処理を使用している。 The electrodes 20 for mounting the semiconductor element on the second wiring board 2 can be formed by performing a surface treatment after forming the required number of layers. As for the surface treatment, electrolytic plating such as Sn, SnAg, Ni/Sn, Ni/SnAg, Ni/Cu/Sn, Ni/Cu/SnAg, Ni/Au, Ni/Pd/Au, and electroless plating such as OSP (Organic Solderability Preservative, water-soluble preflux), Ni/Au, Ni/Pd/Au, tin, etc. may be appropriately performed according to the type of solder of the connection terminal of the semiconductor element 3. In the present invention, electrolytic Ni/SnAg treatment is used.
次に図３Ａ～図３Ｃに示す半導体素子３の搭載工程を説明する。 Next, the process of mounting the semiconductor element 3 shown in Figures 3A to 3C will be described.
図３Ａに示す、第二配線基板２への半導体素子３の搭載は、マウント＆リフロー、ＴＣＢ（Ｔｈｅｒｍａｌ Ｃｏｍｐｒｅｓｓｉｏｎ Ｂｏｎｄｉｎｇ）などを利用して行う。ＴＣＢについては、はんだ接合後に第一封止樹脂１１を毛細間現象で注入するＴＣ－ＣＵＦ、ＮＣＰ：Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅを載せいてから半導体素子３を搭載するＴＣ－ＮＣＰ、半導体素子３にフィルム状の樹脂を先乗せしてから、第二配線基板２とはんだ接合を行うＴＣ－ＮＣＦ、ＴＣ－ＡＣＦ方式がある。 As shown in FIG. 3A, the semiconductor element 3 is mounted on the second wiring board 2 by mount & reflow, TCB (Thermal Compression Bonding), etc. TCB includes TC-CUF, which injects the first sealing resin 11 by capillary action after soldering, TC-NCP, which places NCP (Non Conductive Paste) and then mounts the semiconductor element 3, and TC-NCF and TC-ACF methods, which place a film-like resin on the semiconductor element 3 first and then solder-bond it to the second wiring board 2.
本発明では、図３Ｂに示すように、はんだ接合後に第一封止樹脂１１を毛細間現象で注入するＴＣ－ＣＵＦを使用している。半導体素子３の搭載方法については、半導体素子３のサイズ、搭載に使用する設備の観点から、適宜変更しても良い。ただし、第二配線基板２と、半導体素子３の接合ピッチがファインである場合、ＴＣＢのいずれかを選択することが好ましい。 In the present invention, as shown in FIG. 3B, TC-CUF is used, in which the first sealing resin 11 is injected by capillary action after solder bonding. The mounting method of the semiconductor element 3 may be changed as appropriate, taking into consideration the size of the semiconductor element 3 and the equipment used for mounting. However, if the bonding pitch between the second wiring board 2 and the semiconductor element 3 is fine, it is preferable to select either TCB.
次に、図３Ｃに示すように、半導体素子３の側面を保護するために第二封止樹脂１２で封止を行う。第二封止樹脂１２で使用される材料は、顆粒、液状、タブレット形状であり、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ウレタン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が使用されおり、コンプレッションモールド、もしくはトランスファーモールドによって形成される。樹脂形状、組成、形成方法については、支持体１００への第二配線基板２の面付によって、適宜設定して構わない。本発明では、液状のエポキシ樹脂を使用し、コンプレッションモールドで成形している。 Next, as shown in FIG. 3C, the semiconductor element 3 is sealed with a second sealing resin 12 to protect its side surface. The material used for the second sealing resin 12 is in the form of granules, liquid, or tablets, and is made of one of epoxy resin, silicon resin, acrylic resin, urethane resin, polyester resin, and oxetane resin, or a mixture of two or more of these resins, to which silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like is added as a filler, and is formed by compression molding or transfer molding. The resin shape, composition, and forming method may be appropriately set depending on the surface attachment of the second wiring board 2 to the support 100. In the present invention, a liquid epoxy resin is used, and the molding is performed by compression molding.
次に、図３Ｄに示すように第二封止樹脂１２で封止した第二配線基板２に対し、半導体素子３の上面の第二封止樹脂１２を除去する。半導体素子３上の第二封止樹脂１２があると第二封止樹脂１２のＣＴＥの影響により反りの発生、場合によって、第二配線基板２と第二封止樹脂１２の界面で剥離が発生する可能性がある。半導体素子３上の第二封止樹脂１２の除去はＣＭＰ、グラインド加工等によって除去を行う。本発明ではグラインド加工によって半導体素子３上の第二封止樹脂１２の除去を行っている。 Next, as shown in FIG. 3D, the second sealing resin 12 is removed from the top surface of the semiconductor element 3 with respect to the second wiring board 2 sealed with the second sealing resin 12. If the second sealing resin 12 is present on the semiconductor element 3, warping may occur due to the influence of the CTE of the second sealing resin 12, and in some cases peeling may occur at the interface between the second wiring board 2 and the second sealing resin 12. The second sealing resin 12 on the semiconductor element 3 is removed by CMP, grinding, or the like. In the present invention, the second sealing resin 12 on the semiconductor element 3 is removed by grinding.
次に、図４Ａ～図４Ｃに示す、支持体１００、並びに剥離層１０１、シード層１０２の除去工程について説明する。 Next, the process of removing the support 100, the release layer 101, and the seed layer 102 shown in Figures 4A to 4C will be described.
図４Ａに示すように、支持体１００の除去については、第二配線基板２とは対となる面より、レーザ光１０３を剥離層１０１に照射する。レーザ光１０３により剥離層１０１は支持体との密着性が低下し図４Ｂに示すように、支持体１００の除去が可能となる。 As shown in FIG. 4A, to remove the support 100, the peeling layer 101 is irradiated with laser light 103 from the surface that faces the second wiring substrate 2. The laser light 103 reduces the adhesion of the peeling layer 101 to the support, making it possible to remove the support 100 as shown in FIG. 4B.
次に、剥離層１０１をドライエッチング、溶剤洗浄、超音波洗浄等によって除去する。ドライエッチングを使用する場合、使用するガスはＯ２、Ａｒ、ＣＦ４等のガス種を少なくとも一種のガスを使用しエッチングを行う。溶剤洗浄の場合は、アセトン、トルエン、ＭＥＫ、メタノール等の溶剤を使用する。超音波洗浄の場合は、発振周波数２８ｋＨｚ～１ＭＨｚの範囲で除去を行う。剥離層１０１の除去については、これらの除去方法をいずれか一つ以上を組み合わせて行ってもよい。 Next, the peeling layer 101 is removed by dry etching, solvent cleaning, ultrasonic cleaning, or the like. When dry etching is used, at least one of gases such as O2 , Ar, and CF4 is used for etching. When solvent cleaning is used, a solvent such as acetone, toluene, MEK, and methanol is used. When ultrasonic cleaning is used, removal is performed at an oscillation frequency in the range of 28 kHz to 1 MHz. The removal of the peeling layer 101 may be performed by combining one or more of these removal methods.
シード層１０２の除去について説明する。本発明の実施形態では、剥離層１０１側から順にチタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去することで、図４Ｃに示すように第一配線基板１との接続用電極２１を露出させることが可能となる。 The removal of the seed layer 102 will now be described. In this embodiment of the present invention, titanium and copper are used, in that order, from the peeling layer 101 side. By dissolving and removing them with an alkaline etching agent and an acidic etching agent, respectively, it becomes possible to expose the connection electrode 21 with the first wiring board 1 as shown in FIG. 4C.
次に図５に示すように、第一配線基板１との接続用電極２１上に、はんだ形成を行う。はんだ形成については、第一配線基板１との接続用電極２１に無電解めっき処理にてＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ 水溶性プレフラックスによる表面処理）膜、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、錫を形成した後にフラックス印刷をし、はんだボールを搭載しリフロー、もしくは電解めっき処理でＳｎ、ＳｎＡｇ、Ｎｉ／Ｓｎ、Ｎｉ／ＳｎＡｇ、Ｎｉ／Ｃｕ／Ｓｎ、Ｎｉ／Ｃｕ／ＳｎＡｇ、Ｓｎフラックスを印刷した後にはんだボールを搭載する方法、もしくは、電解めっき処理にてＳｎ、ＳｎＡｇ、Ｎｉ／Ｓｎ、Ｎｉ／ＳｎＡｇ、Ｎｉ／Ｃｕ／Ｓｎ、Ｎｉ／Ｃｕ／ＳｎＡｇを形成してリフロー、または、直接印刷ではんだペーストを印刷しリフローを行う方法がある。本発明の実施形態では、無電解めっき処理にてフラックス印刷をし、はんだボールを搭載しリフローを行っている。 Next, as shown in Figure 5, solder is formed on the electrode 21 for connection to the first wiring board 1. The solder may be formed by forming an OSP (Organic Solderability Preservative surface treatment with a water-soluble preflux), Ni/Au, Ni/Pd/Au, or tin on the electrodes 21 for connection to the first wiring board 1 by electroless plating, then printing the flux, mounting a solder ball, and then performing reflow; alternatively, Sn, SnAg, Ni/Sn, Ni/SnAg, Ni/Cu/Sn, Ni/Cu/SnAg, or Sn flux may be printed by electrolytic plating, and then a solder ball may be mounted; alternatively, Sn, SnAg, Ni/Sn, Ni/SnAg, Ni/Cu/Sn, or Ni/Cu/SnAg may be formed by electrolytic plating, and then performing reflow; or a solder paste may be printed by direct printing, and then performing reflow. In this embodiment of the invention, flux is printed using electroless plating, solder balls are mounted, and reflow is performed.
ボール搭載後の第二配線基板２については、ウエハ、もしくはパネル形状より、ピースサイズに個片化を行う。個片化方式についてはブレードダイシング、レーザダイシング、プラズマダイシング等の方式が挙げられるが、方式については適宜設定して良い。本発明では、ブレードダイシングを使用しピースサイズに個片化を行っている。 After the balls are mounted, the second wiring substrate 2 is diced into pieces according to the wafer or panel shape. Examples of dicing methods include blade dicing, laser dicing, and plasma dicing, and the method may be selected as appropriate. In the present invention, blade dicing is used to diced into pieces.
次に図６に示す、第一配線基板１と半導体素子３を搭載した第二配線基板２の搭載について説明をする。第一配線基板１と半導体素子３を搭載した第二配線基板２の搭載はマウント＆リフロー、ＴＣＢなどを使用して搭載する。ＴＣＢについては、はんだ接合後に第一封止樹脂１１を毛細間現象で注入するＴＣ－ＣＵＦ、ＮＣＰ：Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅを載せいてから半導体素子３を搭載するＴＣ－ＮＣＰ、半導体素子３にフィルム状の樹脂を先乗せしてから、第二配線基板２とはんだ接合を行うＴＣ－ＮＣＦ、ＴＣ－ＡＣＦ方式がある。 Next, the mounting of the first wiring board 1 and the second wiring board 2 carrying the semiconductor element 3, as shown in Figure 6, will be explained. The first wiring board 1 and the second wiring board 2 carrying the semiconductor element 3 are mounted using mount & reflow, TCB, or the like. For TCB, there are the TC-CUF method, in which the first sealing resin 11 is injected by capillary action after soldering, the TC-NCP method, in which NCP (Non Conductive Paste) is placed and then the semiconductor element 3 is mounted, and the TC-NCF and TC-ACF methods, in which a film-like resin is placed on the semiconductor element 3 before soldering it to the second wiring board 2.
本発明の実施形態では、第一配線基板１に、半導体素子３を搭載した第二配線基板２を搭載しマウント＆リフロー方式で第一配線基板１と半導体素子３を搭載した第二配線基板２とのはんだ接合を行い、図７に示すように第三封止樹脂１３を毛細管現象で第一配線基板１と第二配線基板２の隙間に注入することで、複合配線基板を備える半導体装置Ａを得ることができる。 In an embodiment of the present invention, a second wiring board 2 carrying a semiconductor element 3 is mounted on a first wiring board 1, and the first wiring board 1 and the second wiring board 2 carrying the semiconductor element 3 are soldered together using a mount and reflow method. As shown in FIG. 7, a third sealing resin 13 is injected into the gap between the first wiring board 1 and the second wiring board 2 by capillary action, thereby obtaining a semiconductor device A equipped with a composite wiring board.
以上、本発明の一実施形態を例示したが、本発明は上記実施形態に限定されたものではなく、本発明の実施形態の技術的思想が逸脱しない限り、配線基板としての用途を考慮し、要求される他の物性である剛性、強度、耐衝撃性などを向上する目的で、他の層や構造を任意に形成できることはいうまでもない。 Although one embodiment of the present invention has been exemplified above, the present invention is not limited to the above embodiment, and it goes without saying that other layers and structures can be formed as desired for the purpose of improving other required physical properties such as rigidity, strength, and impact resistance, taking into consideration the use as a wiring board, as long as the technical concept of the embodiment of the present invention is not deviated from.
本発明によれば、平滑性の高い配線基板上に半導体素子を実装でき、支持基板の剥離時の不具合を避けることが可能となる。また、半導体素子と第二配線基板は一括で第一配線基板に搭載できることから、実装工程での収率を向上させることができ、安価に提供することが可能となる。 According to the present invention, a semiconductor element can be mounted on a highly smooth wiring board, and defects that occur when the support board is peeled off can be avoided. In addition, since the semiconductor element and the second wiring board can be mounted on the first wiring board at the same time, the yield in the mounting process can be improved, and it can be provided at a low cost.
本発明は、複合配線基板を備えた半導体装置及びその製造方法として利用できる。 The present invention can be used as a semiconductor device equipped with a composite wiring board and a manufacturing method thereof.
Ａ ： 複合配線基板からなる半導体装置
１ ： 第一配線基板（ＦＣ－ＢＧＡ）
２ ： 第二配線基板（インターポーザ）
３ ： 半導体素子
１１ ： 第一封止樹脂
１２ ： 第二封止樹脂
１３ ： 第三封止樹脂
１４ ： 有機絶縁樹脂材料
２０ ： 半導体素子搭載用電極
２１ ： 第一配線基板接合用電極
３０ ： はんだ接合部
３１ ： はんだ接合部
１００： 支持体
１０１： 剥離層
１０２： シード層
１０３： レーザ光
A: Semiconductor device made of a composite wiring board 1: First wiring board (FC-BGA)
2: Second wiring board (interposer)
3: semiconductor element 11: first sealing resin 12: second sealing resin 13: third sealing resin 14: organic insulating resin material 20: semiconductor element mounting electrode 21: first wiring board bonding electrode 30: solder joint portion 31: solder joint portion 100: support 101: peeling layer 102: seed layer 103: laser light
Claims (6)
前記第一配線基板の主面上に搭載され、前記第一配線基板とは逆側の面に半導体素子実装用のパッドを有する第二配線基板と、
前記第二配線基板上に搭載された少なくとも１つの半導体素子とを備え、
前記第一配線基板と前記第二配線基板の配線層は１層以上で、有機絶縁樹脂と銅配線で構成されており、
前記第一配線基板の配線幅が、前記第二配線基板の配線幅より大きく、
前記第二配線基板と前記半導体素子の間に第一封止樹脂が充填されており、前記半導体素子の側面は前記第一封止樹脂とは異なる第二封止樹脂で封止されており、
前記第一配線基板と前記第二配線基板は、はんだ接合で電気的に導通しており、
前記第一配線基板と前記第二配線基板の間には、第三封止樹脂が充填され、
前記第一封止樹脂及び前記第三封止樹脂の弾性率は６～１１ＧＰａの範囲であり、かつ、線膨張係数は１１～３０ｐｐｍ／Ｄｅｇ．Ｃの範囲であり、前記第二封止樹脂の弾性率は１１～２０ＧＰａの範囲であり、かつ、線膨張係数は６～１０ｐｐｍ／Ｄｅｇ．Ｃの範囲であり、
前記第三封止樹脂は前記第二配線基板と前記第二封止樹脂の界面を保護するように封止されていることを特徴とする、半導体装置。 A first wiring substrate;
a second wiring board mounted on a main surface of the first wiring board and having a pad for mounting a semiconductor element on a surface opposite to the first wiring board;
at least one semiconductor element mounted on the second wiring substrate;
The wiring layer of the first wiring board and the second wiring board is one or more layers, and is made of an organic insulating resin and a copper wiring,
a wiring width of the first wiring board is larger than a wiring width of the second wiring board;
a first sealing resin is filled between the second wiring board and the semiconductor element, and a side surface of the semiconductor element is sealed with a second sealing resin different from the first sealing resin;
the first wiring board and the second wiring board are electrically connected by soldering;
a third sealing resin is filled between the first wiring board and the second wiring board;
The first sealing resin and the third sealing resin have an elastic modulus in the range of 6 to 11 GPa and a linear expansion coefficient in the range of 11 to 30 ppm/Deg. C, and the second sealing resin has an elastic modulus in the range of 11 to 20 GPa and a linear expansion coefficient in the range of 6 to 10 ppm/Deg. C;
The semiconductor device according to claim 1, wherein the third sealing resin is formed to protect an interface between the second wiring substrate and the second sealing resin.
支持体の主面上に剥離層を形成し、前記剥離層上に前記第一配線基板と接合するための電極を含む配線層を形成する工程と、半導体素子と電気的に接合するための電極を形成する工程と、を含む前記第二配線基板を形成する工程と、
前記第二配線基板上に少なくとも一つの半導体素子を搭載する工程と、前記第二配線基板と半導体素子の間を、弾性率が６～１１ＧＰａの範囲であり、かつ、線膨張係数が１１～３０ｐｐｍ／Ｄｅｇ．Ｃの範囲である第一封止樹脂で封止する工程と、
前記第二配線基板と半導体素子を、弾性率が１１～２０ＧＰａの範囲であり、かつ、線膨張係数が６～１０ｐｐｍ／Ｄｅｇ．Ｃの範囲である第二封止樹脂で封止する工程と、
前記第二配線基板の支持体及び剥離層を除去する工程と、
前記第一配線基板との接合面の電極にはんだを形成する工程と、第二配線基板を個片化する工程と
前記第一配線基板を前記第二配線基板にはんだ接続する工程と、
前記第一配線基板と前記第二配線基板の間に、弾性率が６～１１ＧＰａの範囲であり、かつ、線膨張係数が１１～３０ｐｐｍ／Ｄｅｇ．Ｃの範囲である第三封止樹脂を充填する工程とを含むことを特徴とする、半導体装置の製造方法。 A method for manufacturing a semiconductor device including a first wiring board made of a build-up board and a second wiring board joined to the first wiring board, comprising:
forming a second wiring substrate, the second wiring substrate being formed on the main surface of a support, the second wiring substrate being formed on the main surface of the ...
a step of mounting at least one semiconductor element on the second wiring board, and a step of sealing between the second wiring board and the semiconductor element with a first sealing resin having an elastic modulus in the range of 6 to 11 GPa and a linear expansion coefficient in the range of 11 to 30 ppm/Deg. C ;
a step of sealing the second wiring board and the semiconductor element with a second sealing resin having an elastic modulus in the range of 11 to 20 GPa and a linear expansion coefficient in the range of 6 to 10 ppm/Deg. C ;
removing the support and the release layer of the second wiring substrate;
forming solder on an electrode on a bonding surface with the first wiring board; dividing the second wiring board into individual pieces; and solder-connecting the first wiring board to the second wiring board.
and filling a space between the first wiring board and the second wiring board with a third sealing resin having an elastic modulus in the range of 6 to 11 GPa and a linear expansion coefficient in the range of 11 to 30 ppm/Deg.C .
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