JP7574115B2 - Computer equipment - Google Patents
Computer equipment Download PDFInfo
- Publication number
- JP7574115B2 JP7574115B2 JP2021044010A JP2021044010A JP7574115B2 JP 7574115 B2 JP7574115 B2 JP 7574115B2 JP 2021044010 A JP2021044010 A JP 2021044010A JP 2021044010 A JP2021044010 A JP 2021044010A JP 7574115 B2 JP7574115 B2 JP 7574115B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- link
- cpu
- register
- supply circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
Description
本開示は、コンピュータ装置に関する。 This disclosure relates to a computer device.
パーソナルコンピュータやサーバ等のコンピュータ装置の機能を拡張するために、エンドポイントデバイスがＰＣＩｅ（Peripheral Component Interconnect Express）リンクを介してコンピュータ装置に接続されることがある。エンドポイントデバイスの一例として、ＩＯ（Input Output）デバイス、ＰＣＩｅカード等が挙げられる。 In order to expand the functionality of a computer device such as a personal computer or a server, an endpoint device may be connected to the computer device via a PCIe (Peripheral Component Interconnect Express) link. Examples of endpoint devices include an IO (Input Output) device and a PCIe card.
コンピュータ装置の起動時には、コンピュータ装置に接続されているエンドポイントデバイスが存在するか否かの判定（以下では「接続有無判定」と呼ぶことがある）が行われるとともに、コンピュータ装置とエンドポイントデバイスとの間で、ＰＣＩｅリンクのリンク幅及びリンクスピードについてのネゴシエーション（以下では「リンクネゴシエーション」と呼ぶことがある）が行われる。 When a computer device starts up, it determines whether or not there is an endpoint device connected to the computer device (hereinafter, sometimes referred to as "connection presence/absence determination"), and negotiates the link width and link speed of the PCIe link between the computer device and the endpoint device (hereinafter, sometimes referred to as "link negotiation").
しかし、接続有無判定やリンクネゴシエーションが偶発的な不良等により失敗することがある。接続有無判定やリンクネゴシエーションが失敗すると、コンピュータ装置及びエンドポイントデバイスがＰＣＩｅリンクに正常にアクセスできない状態でコンピュータ装置が起動してしまう。このため、エンドポイントデバイスの使用が困難であることや、期待する性能をエンドポイントデバイスが発揮していないことが、コンピュータ装置の起動後に判明する場合がある。この場合、オペレータによって手動でエンドポイントデバイスがリセットされることによりＰＣＩｅリンクのリカバリ（以下では「リンクリカバリ」と呼ぶことがある）が試みられていた。さらに、エンドポイントデバイスのリセットだけではＰＣＩｅリンクのリカバリが困難な場合には、オペレータによって手動でコンピュータ装置が再起動されることによりリンクリカバリが試みられていた。 However, connection determination and link negotiation may fail due to an accidental malfunction or the like. If connection determination or link negotiation fails, the computer device starts up in a state in which the computer device and the endpoint device cannot normally access the PCIe link. For this reason, it may become clear after the computer device starts up that the endpoint device is difficult to use or does not perform as expected. In this case, the operator manually resets the endpoint device to attempt recovery of the PCIe link (hereinafter sometimes referred to as "link recovery"). Furthermore, if it is difficult to recover the PCIe link by simply resetting the endpoint device, the operator manually restarts the computer device to attempt link recovery.
そこで、本開示では、コンピュータ装置とエンドポイントデバイスとの間のリンクに発生する異常（以下では「リンク異常」と呼ぶことがある）を自動的かつ確実にリカバリできる技術を提案する。 Therefore, this disclosure proposes a technology that can automatically and reliably recover from an abnormality that occurs in the link between a computer device and an endpoint device (hereinafter, sometimes referred to as a "link abnormality").
本開示のコンピュータ装置は、電源供給ユニットと、第一電源回路と、第二電源回路と、第三電源回路と、ＣＰＵと、集積回路とを有する。前記電源供給ユニットは、第一電源と第二電源とを供給する。前記第一電源回路は、前記第一電源の供給によって動作して第三電源を供給する。前記第二電源回路は、前記第二電源の供給によって動作して第四電源を供給する。前記第三電源回路は、前記第四電源の供給によって動作して第五電源を供給する。前記ＣＰＵは、前記第三電源または前記第五電源の供給によって動作し、前記第三電源または前記第五電源の供給によって動作するエンドポイントデバイスと接続されている。前記集積回路は、前記第四電源の供給によって動作して前記第一電源回路及び前記第三電源回路のオン及びオフを制御することにより前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給の有無を制御する。また、前記集積回路は、前記ＣＰＵと前記エンドポイントデバイスとの間のリンクに異常があるときに、前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給を一旦停止した後に前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給を再開する。 The computer device of the present disclosure includes a power supply unit, a first power supply circuit, a second power supply circuit, a third power supply circuit, a CPU, and an integrated circuit. The power supply unit supplies a first power supply and a second power supply. The first power supply circuit operates by being supplied with the first power supply and supplies a third power supply. The second power supply circuit operates by being supplied with the second power supply and supplies a fourth power supply. The third power supply circuit operates by being supplied with the fourth power supply and supplies a fifth power supply. The CPU operates by being supplied with the third power supply or the fifth power supply, and is connected to an endpoint device that operates by being supplied with the third power supply or the fifth power supply. The integrated circuit operates by being supplied with the fourth power supply and controls the on and off of the first power supply circuit and the third power supply circuit, thereby controlling the presence or absence of the supply of the third power supply and the fifth power supply to the CPU and the endpoint device. In addition, when there is an abnormality in the link between the CPU and the endpoint device, the integrated circuit temporarily stops the supply of the third power supply and the fifth power supply to the CPU and the endpoint device, and then resumes the supply of the third power supply and the fifth power supply to the CPU and the endpoint device.
開示の技術によれば、リンク異常を自動的かつ確実にリカバリできる。 The disclosed technology allows link abnormalities to be recovered automatically and reliably.
以下、本開示の実施例を図面に基づいて説明する。 The following describes an embodiment of this disclosure with reference to the drawings.
［実施例］
＜コンピュータ装置の構成＞
図１は、本開示の実施例のコンピュータ装置の構成例を示す図である。図１において、コンピュータ装置１は、電源供給ユニット１０と、メイン電源供給回路１１と、ＣＰＬＤ（Complex Programmable Logic Device）電源供給回路１２と、スタンバイ電源供給回路１３と、ＣＰＬＤ１４と、ＣＰＵ（Central Processing Unit）１５と、チップセット１６と、電圧モニタ１７とを有する。ＣＰＬＤ１４は、レジスタＲ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６，Ｒ１７を有する。チップセット１６は、レジスタＲ２１，Ｒ２２，Ｒ２３を有する。ＣＰＬＤ１４は、集積回路の一例である。
[Example]
<Configuration of Computer Device>
Fig. 1 is a diagram showing an example of the configuration of a computer device according to an embodiment of the present disclosure. In Fig. 1, the
また、コンピュータ装置１には、ＡＣ（Alternating Current）電源２が接続される。また、コンピュータ装置１には、ＩＯデバイス３及びＰＣＩｅカード４の何れか一方または双方が接続可能である。ＩＯデバイス３は、レジスタＲ４１を有する。ＰＣＩｅカード４は、レジスタＲ４２を有する。ＩＯデバイス３及びＰＣＩｅカード４は、エンドポイントデバイスの一例である。
An alternating current (AC)
ＡＣ電源２は電源供給ユニット１０に供給され、電源供給ユニット１０は、ＡＣ電源２をＤＣ（Direct Current）電源に変換し、ＤＣ電源を第一メイン電源ＭＰ１としてメイン電源供給回路１１に供給するとともに、ＤＣ電源を第一スタンバイ電源ＳＰ１としてＣＰＬＤ電源供給回路１２に供給する。
The
メイン電源供給回路１１は、電源供給ユニット１０からの第一メイン電源ＭＰ１の供給によって動作して、第二メイン電源ＭＰ２をＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４に供給する。 The main power supply circuit 11 operates by receiving the first main power MP1 from the power supply unit 10, and supplies the second main power MP2 to the CPU 15, chipset 16, voltage monitor 17, IO device 3, and PCIe card 4.
ＣＰＬＤ電源供給回路１２は、電源供給ユニット１０からの第一スタンバイ電源ＳＰ１の供給によって動作して、ＣＰＬＤ電源ＣＰＰをスタンバイ電源供給回路１３、ＣＰＬＤ１４及び電圧モニタ１７に供給する。 The CPLD power supply circuit 12 operates by receiving the first standby power supply SP1 from the power supply unit 10, and supplies the CPLD power supply CPP to the standby power supply circuit 13, the CPLD 14, and the voltage monitor 17.
スタンバイ電源供給回路１３は、ＣＰＬＤ電源供給回路１２からのＣＰＬＤ電源ＣＰＰの供給によって動作して、第二スタンバイ電源ＳＰ２をＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４に供給する。 The standby power supply circuit 13 operates by receiving the CPLD power supply CPP from the CPLD power supply circuit 12, and supplies the second standby power supply SP2 to the CPU 15, chipset 16, voltage monitor 17, IO device 3, and PCIe card 4.
ＣＰＵ１５、チップセット１６、ＩＯデバイス３及びＰＣＩｅカード４は、メイン電源供給回路１１からの第二メイン電源ＭＰ２の供給、または、スタンバイ電源供給回路１３からの第二スタンバイ電源ＳＰ２の供給によって動作する。ＩＯデバイス３及びＰＣＩｅカード４の各々は、ＰＣＩｅリンクを介してＣＰＵ１５及びチップセット１６に接続される。ＣＰＵ１５とＩＯデバイス３との間でのデータのやりとり、及び、ＣＰＵ１５とＰＣＩｅカード４との間でのデータのやりとりは、チップセット１６を介して行われる。また、ＣＰＵ１５及びチップセット１６は、ローカルバスを介してＣＰＬＤ１４に接続されている。 The CPU 15, chipset 16, IO device 3, and PCIe card 4 operate by the supply of the second main power MP2 from the main power supply circuit 11, or the supply of the second standby power SP2 from the standby power supply circuit 13. The IO device 3 and PCIe card 4 are each connected to the CPU 15 and chipset 16 via a PCIe link. Data exchange between the CPU 15 and the IO device 3, and data exchange between the CPU 15 and the PCIe card 4 is performed via the chipset 16. The CPU 15 and chipset 16 are also connected to the CPLD 14 via a local bus.
電圧モニタ１７は、ＣＰＬＤ電源供給回路１２からのＣＰＬＤ電源ＣＰＰの供給、メイン電源供給回路１１からの第二メイン電源ＭＰ２の供給、または、スタンバイ電源供給回路１３からの第二スタンバイ電源ＳＰ２の供給によって動作する。電圧モニタ１７は、第一メイン電源ＭＰ１の電圧、第二メイン電源ＭＰ２の電圧、及び、第二スタンバイ電源ＳＰ２の電圧を監視する。電圧モニタ１７は、Ｉ２Ｃ（Inter-Integrated Circuit）インターフェースを介してＣＰＬＤ１４に接続されている。 The voltage monitor 17 operates by the supply of the CPLD power supply CPP from the CPLD power supply circuit 12, the supply of the second main power supply MP2 from the main power supply circuit 11, or the supply of the second standby power supply SP2 from the standby power supply circuit 13. The voltage monitor 17 monitors the voltage of the first main power supply MP1, the voltage of the second main power supply MP2, and the voltage of the second standby power supply SP2. The voltage monitor 17 is connected to the CPLD 14 via an I2C (Inter-Integrated Circuit) interface.
ＣＰＬＤ１４は、ＣＰＬＤ電源供給回路１２からのＣＰＬＤ電源ＣＰＰの供給によって動作する。ＣＰＬＤ１４は、メイン電源供給回路１１及びスタンバイ電源供給回路１３のオン及びオフを制御することにより、ＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４への第二メイン電源ＭＰ２及び第二スタンバイ電源ＳＰ２の供給の有無を制御する。 The CPLD 14 operates by receiving a CPLD power supply CPP from the CPLD power supply circuit 12. The CPLD 14 controls the on/off of the main power supply circuit 11 and the standby power supply circuit 13, thereby controlling the supply or non-supply of the second main power MP2 and the second standby power SP2 to the CPU 15, the chipset 16, the voltage monitor 17, the IO device 3, and the PCIe card 4.
レジスタＲ１１には、リンク無効リトライ回数が記憶される。リンク無効リトライ回数は、ＰＣＩｅリンクが有効から無効にされる制御（以下では「リンク無効制御」と呼ぶことがある）によるリンクリカバリの発生回数を示す。リンク無効リトライ回数は、リンク無効制御が行われたときにインクリメントされ、ＯＳ（Operating System）の起動直前に“０”にクリアされる。 Register R11 stores the number of link invalid retry attempts. The number of link invalid retry attempts indicates the number of times link recovery has occurred due to control in which the PCIe link is changed from enabled to disabled (hereinafter, may be referred to as "link invalid control"). The number of link invalid retry attempts is incremented when link invalid control is performed, and is cleared to "0" immediately before the OS (Operating System) is started.
レジスタＲ１２には、システムリセットリトライ回数が記憶される。システムリセットリトライ回数は、システムリセットによるリンクリカバリの発生回数を示す。システムリセットリトライ回数は、システムリセットが行われたときにインクリメントされ、ＯＳ（Operating System）の起動直前に“０”にクリアされる。 Register R12 stores the number of system reset retries. The number of system reset retries indicates the number of times link recovery has occurred due to a system reset. The number of system reset retries is incremented when a system reset is performed, and is cleared to "0" immediately before the OS (Operating System) is started.
レジスタＲ１３には、スタンバイリセットリトライ回数が記憶される。スタンバイリセットリトライ回数は、スタンバイリセットによるリンクリカバリの発生回数を示す。スタンバイリセットリトライ回数は、スタンバイリセットが行われたときにインクリメントされ、ＯＳ（Operating System）の起動直前に“０”にクリアされる。 Register R13 stores the standby reset retry count. The standby reset retry count indicates the number of times link recovery has occurred due to a standby reset. The standby reset retry count is incremented when a standby reset is performed, and is cleared to "0" immediately before the OS (Operating System) starts up.
レジスタＲ１４には、システムリセットの実行指示の有無が記憶される。システムリセットの実行指示が無いときはレジスタＲ１４には“０”がセットされ、システムリセットの実行指示が有ったときにレジスタＲ１４が“１”にセットされる。 Register R14 stores whether or not there is an instruction to execute a system reset. When there is no instruction to execute a system reset, register R14 is set to "0", and when there is an instruction to execute a system reset, register R14 is set to "1".
レジスタＲ１５には、スタンバイリセットの実行指示の有無が記憶される。スタンバイリセットの実行指示が無いときはレジスタＲ１５には“０”がセットされ、スタンバイリセットの実行指示が有ったときにレジスタＲ１５が“１”にセットされる。 Register R15 stores whether or not there is an instruction to execute a standby reset. When there is no instruction to execute a standby reset, register R15 is set to "0", and when there is an instruction to execute a standby reset, register R15 is set to "1".
レジスタＲ１６には、ＣＰＵ１５及びチップセット１６と、ＩＯデバイス３との間のＰＣＩｅリンク（以下では「ＩＯデバイスリンク」と呼ぶことがある）のリンク幅（以下では「ＩＯデバイスリンク幅」と呼ぶことがある）であって、ＣＰＵ１５とＩＯデバイス３との間でのリンクネゴシエーション時にＣＰＵ１５が認識したＩＯデバイスリンク幅が記憶される。 Register R16 stores the link width (hereinafter sometimes referred to as the "IO device link width") of the PCIe link (hereinafter sometimes referred to as the "IO device link") between the CPU 15 and chipset 16 and the IO device 3, which is the IO device link width recognized by the CPU 15 during link negotiation between the CPU 15 and the IO device 3.
レジスタＲ１７には、ＣＰＵ１５及びチップセット１６と、ＰＣＩｅカード４との間のＰＣＩｅリンク（以下では「ＰＣＩｅカードリンク」と呼ぶことがある）のリンク幅（以下では「ＰＣＩｅカードリンク幅」と呼ぶことがある）であって、ＣＰＵ１５とＰＣＩｅカード４との間でのリンクネゴシエーション時にＣＰＵ１５が認識したＰＣＩｅカードリンク幅が記憶される。 Register R17 stores the link width (hereinafter sometimes referred to as the "PCIe card link width") of the PCIe link (hereinafter sometimes referred to as the "PCIe card link") between the CPU 15 and chipset 16 and the PCIe card 4, which is the PCIe card link width recognized by the CPU 15 during link negotiation between the CPU 15 and the PCIe card 4.
レジスタＲ２１には、チップセット１６が各エンドポイントデバイスと通信可能な最大リンクスピード（以下では「チップセット最大スピード」と呼ぶことがある）が、エンドポイントデバイス毎に記憶される。 Register R21 stores the maximum link speed at which the chipset 16 can communicate with each endpoint device (hereinafter sometimes referred to as the "chipset maximum speed") for each endpoint device.
レジスタＲ２２には、各ＰＣＩｅリンクに接続されるエンドポイントデバイスが検出されているか否か（つまり、各エンドポイントデバイスの実装状態）が、ＰＣＩｅリンク毎に記憶される。ＰＣＩｅリンクに接続されるエンドポイントデバイスが検出されているときは（つまり、エンドポイントデバイスが実装されているときは）、レジスタＲ２２が“１”にセットされ、ＰＣＩｅリンクに接続されるエンドポイントデバイスが検出されていないときは（つまり、エンドポイントデバイスが実装されていないときは）、レジスタＲ２２が“０”にセットされる。 Register R22 stores, for each PCIe link, whether or not an endpoint device connected to the PCIe link has been detected (i.e., the implementation status of each endpoint device). When an endpoint device connected to the PCIe link has been detected (i.e., when an endpoint device is implemented), register R22 is set to "1", and when an endpoint device connected to the PCIe link has not been detected (i.e., when an endpoint device is not implemented), register R22 is set to "0".
レジスタＲ２３には、ＰＣＩｅリンクの状態（以下では「リンク状態」と呼ぶことがある）がＰＣＩｅリンク毎に記憶される。リンク状態には、ＣＰＵ１５とＩＯデバイス３との間でのリンクネゴシエーションの成否（以下では「ネゴシエーション成否」と呼ぶことがある）と、ＰＣＩｅリンクの現在のリンクスピード（以下では「現在リンクスピード」と呼ぶことがある）と、ＰＣＩｅリンクの現在のリンク幅（以下では「現在リンク幅」と呼ぶことがある）とが含まれる。リンクネゴシエーションが成功したときはネゴシエーション結果が“１”にセットされ、リンクネゴシエーションが失敗したときはネゴシエーション結果が“０”にセットされる。また、現在リンクスピード及び現在リンク幅は、チップセット１６によって一定時間毎に測定されて更新される。 Register R23 stores the state of the PCIe link (hereinafter sometimes referred to as the "link state") for each PCIe link. The link state includes the success or failure of link negotiation between the CPU 15 and the IO device 3 (hereinafter sometimes referred to as "negotiation success or failure"), the current link speed of the PCIe link (hereinafter sometimes referred to as the "current link speed"), and the current link width of the PCIe link (hereinafter sometimes referred to as the "current link width"). If the link negotiation is successful, the negotiation result is set to "1", and if the link negotiation is unsuccessful, the negotiation result is set to "0". In addition, the current link speed and current link width are measured and updated by the chipset 16 at regular intervals.
レジスタＲ４１には、ＩＯデバイス３がチップセット１６と通信可能な最大リンクスピード（以下では「ＩＯデバイス最大スピード」と呼ぶことがある）が記憶される。 Register R41 stores the maximum link speed at which IO device 3 can communicate with chipset 16 (hereinafter referred to as "IO device maximum speed").
レジスタＲ４２には、ＰＣＩｅカード４がチップセット１６と通信可能な最大リンクスピード（以下では「ＰＣＩｅカード最大スピード」と呼ぶことがある）が記憶される。 Register R42 stores the maximum link speed at which the PCIe card 4 can communicate with the chipset 16 (hereinafter sometimes referred to as the "PCIe card maximum speed").
＜コンピュータ装置における処理手順＞
図２及び図３は、本開示の実施例のコンピュータ装置における処理手順の一例を示すフローチャートである。図２に示すフローチャートは、コンピュータ装置１の電源が投入されたときに開始される。
<Processing Procedure in Computer Device>
2 and 3 are flowcharts showing an example of a processing procedure in the computer device according to the embodiment of the present disclosure. The flowchart shown in Fig. 2 starts when the
ステップＳ１００では、電源供給ユニット１０が第一スタンバイ電源ＳＰ１を投入する。これにより、ＣＰＬＤ電源供給回路１２への第一スタンバイ電源ＳＰ１の供給が開始される。 In step S100, the power supply unit 10 turns on the first standby power supply SP1. This starts the supply of the first standby power supply SP1 to the CPLD power supply circuit 12.
次いで、ステップＳ１０５では、ＣＰＬＤ電源供給回路１２がＣＰＬＤ電源ＣＰＰを投入する。これにより、スタンバイ電源供給回路１３、ＣＰＬＤ１４及び電圧モニタ１７へのＣＰＬＤ電源ＣＰＰの供給が開始される。 Next, in step S105, the CPLD power supply circuit 12 turns on the CPLD power supply CPP. This starts supplying the CPLD power supply CPP to the standby power supply circuit 13, the CPLD 14, and the voltage monitor 17.
次いで、ステップＳ１１０では、ステップＳ１０５でのＣＰＬＤ電源ＣＰＰの供給開始により、ＣＰＬＤ１４が起動する。 Next, in step S110, the CPLD 14 is started by starting the supply of the CPLD power supply CPP in step S105.
次いで、ステップＳ１１５では、ＣＰＬＤ１４が、第一メイン電源ＭＰ１の投入指示を電源供給ユニット１０へ出力し、この投入指示に従って、電源供給ユニット１０が第一メイン電源ＭＰ１を投入する。これにより、メイン電源供給回路１１及び電圧モニタ１７への第一メイン電源ＭＰ１の供給が開始される。 Next, in step S115, the CPLD 14 outputs an instruction to turn on the first main power source MP1 to the power supply unit 10, and in accordance with this instruction, the power supply unit 10 turns on the first main power source MP1. This starts the supply of the first main power source MP1 to the main power supply circuit 11 and the voltage monitor 17.
次いで、ステップＳ１２０では、ＣＰＬＤ１４が、第二メイン電源ＭＰ２の投入指示をメイン電源供給回路１１へ出力し、この投入指示に従って、メイン電源供給回路１１が第二メイン電源ＭＰ２を投入する。これにより、ＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４への第二メイン電源ＭＰ２の供給が開始される。 Next, in step S120, the CPLD 14 outputs an instruction to turn on the second main power supply MP2 to the main power supply circuit 11, and in accordance with this instruction, the main power supply circuit 11 turns on the second main power supply MP2. This starts the supply of the second main power supply MP2 to the CPU 15, chipset 16, voltage monitor 17, IO device 3, and PCIe card 4.
次いで、ステップＳ１２５では、ＣＰＬＤ１４が、第二スタンバイ電源ＳＰ２の投入指示をスタンバイ電源供給回路１３へ出力し、この投入指示に従って、スタンバイ電源供給回路１３が第二スタンバイ電源ＳＰ２を投入する。これにより、ＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４への第二スタンバイ電源ＳＰ２の供給が開始される。 Next, in step S125, the CPLD 14 outputs an instruction to turn on the second standby power supply SP2 to the standby power supply circuit 13, and in accordance with this instruction, the standby power supply circuit 13 turns on the second standby power supply SP2. This starts the supply of the second standby power supply SP2 to the CPU 15, chipset 16, voltage monitor 17, IO device 3, and PCIe card 4.
次いで、ステップＳ１３０では、ＣＰＵ１５が、ＢＩＯＳ（Basic Input Output System）を起動させる。以降のステップＳ１３５，Ｓ１４０，Ｓ１４５，Ｓ１５５，Ｓ１６０，Ｓ１６５の処理は、ＣＰＵ１５がＢＩＯＳを実行することにより行われる。 Next, in step S130, the CPU 15 starts the BIOS (Basic Input Output System). The subsequent steps S135, S140, S145, S155, S160, and S165 are performed by the CPU 15 executing the BIOS.
ステップＳ１３５では、ＣＰＵ１５がＩＯデバイス３及びＰＣＩｅカード４とリンクネゴシエーションを行う。ＣＰＵ１５は、リンクネゴシエーションの結果として、ネゴシエーション成否をＲ２３にセットし、ＩＯデバイス３及びＰＣＩｅカード４の実装状態をレジスタＲ２２にセットする。また、ＣＰＵ１５は、リンクネゴシエーションによりＩＯデバイスリンク幅及びＰＣＩｅカードリンク幅の認識を試み、認識したＩＯデバイスリンク幅をレジスタＲ１６に記憶させ、認識したＰＣＩｅリンク幅をレジスタＲ１７に記憶させる。ＣＰＵ１５がＩＯデバイスリンク幅を認識できなかったときはレジスタＲ１６の値が初期値の“０”で維持され、ＣＰＵ１５がＰＣＩｅカードリンク幅を認識できなかったときはレジスタＲ１７の値が初期値の“０”で維持される。 In step S135, the CPU 15 performs link negotiation with the IO device 3 and the PCIe card 4. As a result of the link negotiation, the CPU 15 sets the success or failure of the negotiation in R23, and sets the mounting status of the IO device 3 and the PCIe card 4 in register R22. The CPU 15 also attempts to recognize the IO device link width and the PCIe card link width through the link negotiation, stores the recognized IO device link width in register R16, and stores the recognized PCIe link width in register R17. When the CPU 15 cannot recognize the IO device link width, the value of register R16 is maintained at the initial value of "0", and when the CPU 15 cannot recognize the PCIe card link width, the value of register R17 is maintained at the initial value of "0".
次いで、ステップＳ１４０では、ＣＰＵ１５は、ｎを“１”に初期化する。 Next, in step S140, the CPU 15 initializes n to "1".
次いで、ステップＳ１４５では、ＣＰＵ１５は、ＰＣＩｅリンクＬｎ（ｎ＝１，２，…）が確立済みか否かを判定する。ここで、ＩＯデバイスリンクがＰＣＩｅリンクＬ１に相当し、ＰＣＩｅカードリンクがＰＣＩｅリンクＬ２に相当する。ＣＰＵ１５は、レジスタＲ１６の値が“０”でないときにＩＯデバイスリンクが確立済みであると判定する一方で、レジスタＲ１６の値が“０”であるときにＩＯデバイスリンクが確立していないと判定する。また、ＣＰＵ１５は、レジスタＲ１７の値が“０”でないときにＰＣＩｅカードリンクが確立済みであると判定する一方で、レジスタＲ１７の値が“０”であるときにＰＣＩｅカードリンクが確立していないと判定する。ＰＣＩｅリンクＬｎが確立済みであるときは（ステップＳ１４５：Ｙｅｓ）、処理はステップＳ１５０へ進み、ＰＣＩｅリンクＬｎが確立していないときは（ステップＳ１４５：Ｎｏ）、ステップＳ１５０の処理が行われることなく、処理はステップＳ１５５へ進む。 Next, in step S145, the CPU 15 determines whether or not the PCIe link Ln (n=1, 2, ...) has been established. Here, the IO device link corresponds to the PCIe link L1, and the PCIe card link corresponds to the PCIe link L2. The CPU 15 determines that the IO device link has been established when the value of the register R16 is not "0", and determines that the IO device link has not been established when the value of the register R16 is "0". The CPU 15 also determines that the PCIe card link has been established when the value of the register R17 is not "0", and determines that the PCIe card link has not been established when the value of the register R17 is "0". When the PCIe link Ln has been established (step S145: Yes), the process proceeds to step S150, and when the PCIe link Ln has not been established (step S145: No), the process proceeds to step S155 without performing the process of step S150.
ステップＳ１５０では、ＰＣＩｅリンクＬｎのチェック処理（以下では「リンクチェック処理」と呼ぶことがある）が行われる。リンクチェック処理の詳細については後述する。 In step S150, a check process for the PCIe link Ln (hereinafter sometimes referred to as a "link check process"). Details of the link check process will be described later.
ステップＳ１５５では、ＣＰＵ１５は、ｎが所定値Ｎに達したか否かを判定する。図１に示すように、コンピュータ装置１が、ＩＯデバイスリンク及びＰＣＩｅカードリンクの最大２つのＰＣＩｅリンクを有する場合（つまり、コンピュータ装置１に最大２つのエンドポイントデバイスを接続可能な場合）、所定値Ｎは“２”に設定される。ｎがＮに達していないときは（ステップＳ１５５：Ｎｏ）、処理はステップＳ１６０へ進み、ｎがＮに達しているときは（ステップＳ１５５：Ｙｅｓ）、処理はステップＳ１６５へ進む。
In step S155, the CPU 15 determines whether n has reached a predetermined value N. As shown in FIG. 1, when the
ステップＳ１６０では、ＣＰＵ１５はｎをインクリメントする。ステップＳ１６０の処理後、処理はステップＳ１４５に戻る。 In step S160, the CPU 15 increments n. After processing in step S160, processing returns to step S145.
ステップＳ１６５では、ＣＰＵ１５は、レジスタＲ１１，Ｒ１２，Ｒ１３に記憶されているすべてのリトライ回数を“０”にクリアする。 In step S165, the CPU 15 clears all retry counts stored in registers R11, R12, and R13 to "0."
次いで、ステップＳ１７０では、ＣＰＵ１５は、ＯＳを起動する。ＯＳの起動により、コンピュータ装置１における処理手順は終了する。
Next, in step S170, the CPU 15 starts the OS. When the OS starts, the processing procedure in the
図３は、図２のステップＳ１５０の処理（リンクチェック処理）の詳細を示す。図３に示すリンクチェック処理のフローチャートは、ＰＣＩｅリンクＬｎについて実行される。また、図３において、ステップＳ２００～Ｓ２５０，Ｓ２７０，Ｓ２７５，Ｓ３００，Ｓ３０５の処理は、ＣＰＵ１５がＢＩＯＳを実行することにより行われる。 Figure 3 shows details of the process (link check process) of step S150 in Figure 2. The flow chart of the link check process shown in Figure 3 is executed for the PCIe link Ln. In Figure 3, the processes of steps S200 to S250, S270, S275, S300, and S305 are performed by the CPU 15 executing the BIOS.
図３において、ステップＳ２００では、ＣＰＵ１５は、レジスタＲ２２の実装状態が“１”であるか否かを判定する。実装状態が“１”であるときは（ステップＳ２００：Ｙｅｓ）、処理はステップＳ２０５へ進み、実装状態が“０”であるときは（ステップＳ２００：Ｎｏ）、処理はステップＳ２７０へ進む。 In FIG. 3, in step S200, the CPU 15 determines whether the mounting state of the register R22 is "1." If the mounting state is "1" (step S200: Yes), the process proceeds to step S205. If the mounting state is "0" (step S200: No), the process proceeds to step S270.
ステップＳ２０５では、ＣＰＵ１５は、レジスタＲ２３のネゴシエーション成否が“１”であるか否かを判定する。ネゴシエーション成否が“１”であるときは（ステップＳ２０５：Ｙｅｓ）、処理はステップＳ２１０へ進み、ネゴシエーション成否が“０”であるときは（ステップＳ２０５：Ｎｏ）、処理はステップＳ２２５へ進む。 In step S205, the CPU 15 determines whether the negotiation success/failure in register R23 is "1". If the negotiation success/failure is "1" (step S205: Yes), the process proceeds to step S210, and if the negotiation success/failure is "0" (step S205: No), the process proceeds to step S225.
ステップＳ２１０では、ＣＰＵ１５は、レジスタＲ２３の現在リンクスピードが、レジスタＲ２１のチップセット最大スピードと、エンドポイントデバイスＥＤｎ（ｎ＝１，２，…）がチップセット１６と通信可能な最大リンクスピード（以下では「エンドポイントデバイスＥＤｎ最大スピード」と呼ぶことがある）とのうちの最小値（以下では「スピード最小値」と呼ぶことがある）に等しいか否かを判定する。ここで、ＩＯデバイス３がエンドポイントデバイスＥＤ１に相当し、ＰＣＩｅカード４がエンドポイントデバイスＥＤ２に相当する。よって、レジスタＲ４１に記憶されているＩＯデバイス最大スピードがエンドポイントデバイスＥＤ１最大スピードに相当し、レジスタＲ４２に記憶されているＰＣＩｅカード最大スピードがエンドポイントデバイスＥＤ２最大スピードに相当する。ＣＰＵ１５は、ｎが“１”のときはレジスタＲ４１からＩＯデバイス最大スピードを取得し、ｎが“２”のときはレジスタＲ４２からＰＣＩｅカード最大スピードを取得する。現在リンクスピードがスピード最小値に等しいときは（ステップＳ２１０：Ｙｅｓ）、処理はステップＳ２１５へ進み、現在リンクスピードがスピード最小値と異なるときは（ステップＳ２１０：Ｎｏ）、処理はステップＳ２２５へ進む。 In step S210, the CPU 15 determines whether the current link speed of the register R23 is equal to the minimum value (hereinafter sometimes referred to as the "minimum speed") of the chipset maximum speed of the register R21 and the maximum link speed at which the endpoint device EDn (n=1, 2, ...) can communicate with the chipset 16 (hereinafter sometimes referred to as the "endpoint device EDn maximum speed"). Here, the IO device 3 corresponds to the endpoint device ED1, and the PCIe card 4 corresponds to the endpoint device ED2. Therefore, the IO device maximum speed stored in the register R41 corresponds to the endpoint device ED1 maximum speed, and the PCIe card maximum speed stored in the register R42 corresponds to the endpoint device ED2 maximum speed. When n is "1", the CPU 15 obtains the IO device maximum speed from the register R41, and when n is "2", obtains the PCIe card maximum speed from the register R42. If the current link speed is equal to the minimum speed (step S210: Yes), processing proceeds to step S215; if the current link speed is different from the minimum speed (step S210: No), processing proceeds to step S225.
ステップＳ２１５では、ＣＰＵ１５は、レジスタＲ２３の現在リンク幅が、チップセット１６とエンドポイントデバイスＥＤｎ（ｎ＝１，２，…）との間のＰＣＩｅリンク（以下では「エンドポイントデバイスＥＤｎリンク」と呼ぶことがある）のリンク幅（以下では「エンドポイントデバイスＥＤｎリンク幅」と呼ぶことがある）に等しいか否かを判定する。ここで、レジスタＲ１６に記憶されているＩＯデバイスリンク幅がエンドポイントデバイスＥＤ１リンク幅に相当し、レジスタＲ１７に記憶されているＰＣＩｅカードリンク幅がエンドポイントデバイスＥＤ２リンク幅に相当する。ＣＰＵ１５は、ｎが“１”のときはレジスタＲ１６からＩＯデバイスリンク幅を取得し、ｎが“２”のときはレジスタＲ１７からＰＣＩｅカードリンク幅を取得する。現在リンク幅がエンドポイントデバイスＥＤｎリンク幅に等しいときは（ステップＳ２１５：Ｙｅｓ）、処理はステップＳ２２０へ進み、現在リンク幅がエンドポイントデバイスＥＤｎリンク幅と異なるときは（ステップＳ２１５：Ｎｏ）、処理はステップＳ２２５へ進む。 In step S215, the CPU 15 determines whether the current link width of the register R23 is equal to the link width (hereinafter sometimes referred to as the "endpoint device EDn link width") of the PCIe link (hereinafter sometimes referred to as the "endpoint device EDn link") between the chipset 16 and the endpoint device EDn (n = 1, 2, ...). Here, the IO device link width stored in the register R16 corresponds to the endpoint device ED1 link width, and the PCIe card link width stored in the register R17 corresponds to the endpoint device ED2 link width. The CPU 15 acquires the IO device link width from the register R16 when n is "1", and acquires the PCIe card link width from the register R17 when n is "2". If the current link width is equal to the endpoint device EDn link width (step S215: Yes), processing proceeds to step S220; if the current link width is different from the endpoint device EDn link width (step S215: No), processing proceeds to step S225.
ここで、エンドポイントデバイスＥＤｎリンクに異常があるときに、ネゴシエーション成否が“０”になったり、現在リンクスピードがスピード最小値と異なることになったり、または、現在リンク幅がエンドポイントデバイスＥＤｎリンク幅と異なることになる。 If there is an abnormality in the endpoint device EDn link, the negotiation success/failure will be "0", the current link speed will be different from the minimum speed value, or the current link width will be different from the endpoint device EDn link width.
ステップＳ２２０では、ＣＰＵ１５は、ｎをＮに更新する。ステップＳ２２０の処理によりリンクチェック処理が終了し、処理はステップＳ１５５（図２）へ進むため、ステップＳ２２０でｎがＮに更新されることにより、リンクチェック処理の終了後にステップＳ１６５，Ｓ１７０（図２）の処理が行われる。 In step S220, the CPU 15 updates n to N. The link check process ends with the processing of step S220, and the process proceeds to step S155 (FIG. 2). As a result of updating n to N in step S220, the processes of steps S165 and S170 (FIG. 2) are performed after the link check process ends.
一方で、ステップＳ２２５では、ＣＰＵ１５は、レジスタＲ１１のリンク無効リトライ回数が所定値Ｍ未満であるか否かを判定する。所定値Ｍは、例えば“３”に設定される。リンク無効リトライ回数がＭ未満であるときは（ステップＳ２２５：Ｙｅｓ）、処理はステップＳ２３０へ進み、リンク無効リトライ回数がＭ以上であるときは（ステップＳ２２５：Ｎｏ）、処理はステップＳ２４５へ進む。 On the other hand, in step S225, the CPU 15 determines whether the number of link invalid retries in register R11 is less than a predetermined value M. The predetermined value M is set to, for example, "3." If the number of link invalid retries is less than M (step S225: Yes), the process proceeds to step S230. If the number of link invalid retries is equal to or greater than M (step S225: No), the process proceeds to step S245.
ステップＳ２３０では、ＣＰＵ１５は、レジスタＲ１１のリンク無効リトライ回数をインクリメントする。 In step S230, the CPU 15 increments the link invalidation retry count in register R11.
次いで、ステップＳ２３５では、ＣＰＵ１５は、エンドポイントデバイスＥＤｎリンクを一旦無効にする。 Next, in step S235, the CPU 15 temporarily disables the endpoint device EDn link.
次いで、ステップＳ２４０では、ＣＰＵ１５は、ステップＳ２３５で一旦無効にしたエンドポイントデバイスＥＤｎリンクを再度有効にする。エンドポイントデバイスＥＤｎリンクが一旦無効なった後に再度有効になることで、リンクネゴシエーションが再度実行される。ステップＳ２４０の処理によりリンクチェック処理が終了し、処理はステップＳ１５５（図２）へ進む。 Next, in step S240, the CPU 15 re-enables the endpoint device EDn link that was temporarily disabled in step S235. Link negotiation is performed again by re-enabling the endpoint device EDn link after it was temporarily disabled. The link check process ends with the process of step S240, and the process proceeds to step S155 (Figure 2).
一方で、ステップＳ２４５では、ＣＰＵ１５は、レジスタＲ１２のシステムリセットリトライ回数がＭ未満であるか否かを判定する。システムリセットリトライ回数がＭ未満であるときは（ステップＳ２４５：Ｙｅｓ）、処理はステップＳ２５０へ進み、システムリセットリトライ回数がＭ以上であるときは（ステップＳ２４５：Ｎｏ）、処理はステップＳ２７０へ進む。 On the other hand, in step S245, the CPU 15 determines whether the system reset retry count in register R12 is less than M. If the system reset retry count is less than M (step S245: Yes), the process proceeds to step S250. If the system reset retry count is M or greater (step S245: No), the process proceeds to step S270.
ステップＳ２５０では、ＣＰＵ１５は、レジスタＲ１４のシステムリセットを“１”にセットする。 In step S250, the CPU 15 sets the system reset in register R14 to "1".
ステップＳ２５０でレジスタＲ１４のシステムリセットが“１”にセットされたため、ＣＰＬＤ１４は、ステップＳ２５５において、レジスタＲ１２のシステムリセットリトライ回数をインクリメントし、ステップＳ２６０において、ＣＰＵ１５及びチップセット１６をリセットする。ステップＳ２６０の処理後、処理はステップＳ２６５へ進む。 Since the system reset in register R14 was set to "1" in step S250, the CPLD 14 increments the system reset retry count in register R12 in step S255, and resets the CPU 15 and chipset 16 in step S260. After processing in step S260, the process proceeds to step S265.
ステップＳ２６５では、再起動したＣＰＵ１５がＢＩＯＳを起動させる。ステップＳ２６５の処理によりリンクチェック処理が終了し、処理はステップＳ１５５（図２）へ進む。 In step S265, the restarted CPU 15 starts the BIOS. The link check process ends with the processing in step S265, and the process proceeds to step S155 (Figure 2).
一方で、ステップＳ２７０では、ＣＰＵ１５は、レジスタＲ１３のスタンバイリセットリトライ回数がＭ未満であるか否かを判定する。スタンバイリセットリトライ回数がＭ未満であるときは（ステップＳ２７０：Ｙｅｓ）、処理はステップＳ２７５へ進み、スタンバイリセットリトライ回数がＭ以上であるときは（ステップＳ２７０：Ｎｏ）、処理はステップＳ３００へ進む。 On the other hand, in step S270, the CPU 15 determines whether the standby reset retry count in register R13 is less than M. If the standby reset retry count is less than M (step S270: Yes), the process proceeds to step S275, and if the standby reset retry count is M or greater (step S270: No), the process proceeds to step S300.
ステップＳ２７５では、ＣＰＵ１５は、レジスタＲ１５のスタンバイリセットを“１”にセットする。 In step S275, the CPU 15 sets the standby reset of register R15 to "1".
ステップＳ２７５でレジスタＲ１５のスタンバイリセットが“１”にセットされたため、ＣＰＬＤ１４は、ステップＳ２８０において、レジスタＲ１３のスタンバイリセットリトライ回数をインクリメントする。 Because the standby reset in register R15 was set to "1" in step S275, CPLD14 increments the standby reset retry count in register R13 in step S280.
また、ステップＳ２７５でレジスタＲ１５のスタンバイリセットが“１”にセットされたため、ＣＰＬＤ１４は、ステップＳ２８５において、メイン電源供給回路１１及びスタンバイ電源供給回路１３を一旦オフにすることにより、ＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４への第二メイン電源ＭＰ２及び第二スタンバイ電源の供給を一旦停止する。また、ステップＳ２８５では、ＣＰＬＤ１４は、電源供給ユニット１０へ第一メイン電源ＭＰ１の供給停止指示を出力し、この供給停止指示に従って、電源供給ユニット１０は、メイン電源供給回路１１及び電圧モニタ１７への第一メイン電源ＭＰ１の供給を一旦停止する。 In addition, since the standby reset of register R15 was set to "1" in step S275, the CPLD 14 temporarily stops the supply of the second main power MP2 and the second standby power to the CPU 15, the chipset 16, the voltage monitor 17, the IO device 3, and the PCIe card 4 by temporarily turning off the main power supply circuit 11 and the standby power supply circuit 13 in step S285. Also, in step S285, the CPLD 14 outputs an instruction to the power supply unit 10 to stop the supply of the first main power MP1, and in accordance with this supply stop instruction, the power supply unit 10 temporarily stops the supply of the first main power MP1 to the main power supply circuit 11 and the voltage monitor 17.
次いで、ステップＳ２９０では、ＣＰＬＤ１４は、電圧モニタ１７によって監視されている第一メイン電源ＭＰ１の電圧、第二メイン電源ＭＰ２の電圧、及び、第二スタンバイ電源ＳＰ２の電圧のすべてが０［Ｖ］になるまで待機する（ステップＳ２９０：Ｎｏ）。第一メイン電源ＭＰ１の電圧、第二メイン電源ＭＰ２の電圧、及び、第二スタンバイ電源ＳＰ２の電圧のすべてが０［Ｖ］になると（ステップＳ２９０：Ｙｅｓ）、処理はステップＳ２９５へ進む。 Next, in step S290, the CPLD 14 waits until the voltages of the first main power supply MP1, the second main power supply MP2, and the second standby power supply SP2 monitored by the voltage monitor 17 all reach 0 V (step S290: No). When the voltages of the first main power supply MP1, the second main power supply MP2, and the second standby power supply SP2 all reach 0 V (step S290: Yes), the process proceeds to step S295.
ステップＳ２９５では、ＣＰＬＤ１４は、メイン電源供給回路１１及びスタンバイ電源供給回路１３を再度オンにすることにより、ＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４への第二メイン電源ＭＰ２及び第二スタンバイ電源の供給を再開する。また、ステップＳ２９５では、ＣＰＬＤ１４は、電源供給ユニット１０へ第一メイン電源ＭＰ１の供給再開指示を出力し、この供給再開指示に従って、電源供給ユニット１０は、メイン電源供給回路１１及び電圧モニタ１７への第一メイン電源ＭＰ１の供給を再開する。ステップＳ２９５の処理後、処理はステップＳ２６５へ進み、ステップＳ２６５の処理によりリンクチェック処理が終了する。 In step S295, the CPLD 14 resumes the supply of the second main power MP2 and the second standby power to the CPU 15, the chipset 16, the voltage monitor 17, the IO device 3, and the PCIe card 4 by turning on the main power supply circuit 11 and the standby power supply circuit 13 again. Also in step S295, the CPLD 14 outputs an instruction to the power supply unit 10 to resume the supply of the first main power MP1, and in accordance with this supply resume instruction, the power supply unit 10 resumes the supply of the first main power MP1 to the main power supply circuit 11 and the voltage monitor 17. After processing in step S295, the process proceeds to step S265, and the link check process ends with the processing in step S265.
一方で、ステップＳ３００では、ＣＰＵ１５は、エンドポイントデバイスＥＤｎリンクを無効にする。 On the other hand, in step S300, the CPU 15 disables the endpoint device EDn link.
次いで、ステップＳ３０５では、ＣＰＵ１５は、ｎをＮに更新する。ステップＳ３０５の処理によりリンクチェック処理が終了し、処理はステップＳ１５５（図２）へ進むため、ステップＳ３０５でｎがＮに更新されることにより、リンクチェック処理の終了後にステップＳ１６５，Ｓ１７０（図２）の処理が行われる。 Next, in step S305, the CPU 15 updates n to N. The link check process ends with the processing of step S305, and the process proceeds to step S155 (FIG. 2). As a result of updating n to N in step S305, the processes of steps S165 and S170 (FIG. 2) are performed after the link check process ends.
ここで、ステップＳ２３５，Ｓ２４０の処理に要する時間は、ステップＳ２６０の処理に要する時間より短く、ステップＳ２６０の処理に要する時間は、ステップＳ２８５～Ｓ２９５の処理に要する時間より短い。 Here, the time required for processing steps S235 and S240 is shorter than the time required for processing step S260, which is shorter than the time required for processing steps S285 to S295.
以上、実施例について説明した。 The above explains the examples.
以上のように、本開示のコンピュータ装置（実施例のコンピュータ装置１）は、電源供給ユニット（実施例の電源供給ユニット１０）と、第一電源回路（実施例のメイン電源供給回路１１）と、第二電源回路（実施例のＣＰＬＤ電源供給回路１２）と、第三電源回路（実施例のスタンバイ電源供給回路１３）と、ＣＰＵ（実施例のＣＰＵ１５）と、集積回路（実施例のＣＰＬＤ１４）とを有する。電源供給ユニットは、第一電源（実施例の第一メイン電源ＭＰ１）と第二電源（実施例の第一スタンバイ電源ＳＰ１）とを供給する。第一電源回路は、第一電源の供給によって動作して第三電源（実施例の第二メイン電源ＭＰ２）を供給する。第二電源回路は、第二電源の供給によって動作して第四電源（実施例のＣＰＬＤ電源ＣＰＰ）を供給する。第三電源回路は、第四電源の供給によって動作して第五電源（実施例の第二スタンバイ電源ＳＰ２）を供給する。ＣＰＵは、第三電源または第五電源の供給によって動作し、第三電源または第五電源の供給によって動作するエンドポイントデバイス（実施例のＩＯデバイス３／ＰＣＩｅカード４）と接続されている。集積回路は、第四電源の供給によって動作して第一電源回路及び第三電源回路のオン及びオフを制御することによりＣＰＵ及びエンドポイントデバイスへの第三電源及び第五電源の供給の有無を制御する。また、集積回路は、ＣＰＵとエンドポイントデバイスとの間のリンク（実施例のＩＯデバイスリンク／ＰＣＩｅカードリンク）に異常があるときに、ＣＰＵ及びエンドポイントデバイスへの第三電源及び第五電源の供給を一旦停止した後にＣＰＵ及びエンドポイントデバイスへの第三電源及び第五電源の供給を再開する第一リカバリ処理（実施例のステップＳ２８５～Ｓ２９５の処理）を行う。
As described above, the computer device of the present disclosure (
このように、第四電源を第三電源及び第五電源と分離することにより、リンク異常の発生時に集積回路の動作を継続したままで集積回路が第三電源及び第五電源の制御を行うことが可能になるので、リンク異常を自動的かつ確実にリカバリできる。 In this way, by separating the fourth power supply from the third and fifth power supplies, when a link abnormality occurs, the integrated circuit can control the third and fifth power supplies while continuing to operate, so that the link abnormality can be automatically and reliably recovered from.
また、集積回路は、リンクに異常があるときに、第一リカバリ処理が行われる前に、ＣＰＵをリセットする処理である第二リカバリ処理（実施例のステップＳ２６０の処理）を行う。さらに、ＣＰＵは、リンクに異常があるときに、第一リカバリ処理及び第二リカバリ処理が行われる前に、リンクを一旦無効にした後にリンクを再度有効にする処理である第三リカバリ処理（実施例のステップＳ２３５，Ｓ２４０の処理）を行う。 When an abnormality occurs in the link, the integrated circuit performs a second recovery process (step S260 in the embodiment) which resets the CPU before the first recovery process is performed. Furthermore, when an abnormality occurs in the link, the CPU performs a third recovery process (steps S235 and S240 in the embodiment) which disables the link and then re-enables the link before the first and second recovery processes are performed.
第三リカバリ処理に要する時間は第二リカバリ処理に要する時間より短く、第二リカバリ処理に要する時間は第一リカバリ処理に要する時間より短いため、こうすることで、リンクリカバリによるコンピュータ装置の起動時間の増加を抑えることができる。 The time required for the third recovery process is shorter than the time required for the second recovery process, which in turn is shorter than the time required for the first recovery process, thereby making it possible to suppress an increase in the startup time of the computer device due to link recovery.
１ コンピュータ装置
１０ 電源供給ユニット
１１ メイン電源供給回路
１２ ＣＰＬＤ電源供給回路
１３ スタンバイ電源供給回路
１４ ＣＰＬＤ
１５ ＣＰＵ
１６ チップセット
１７ 電圧モニタ
３ ＩＯデバイス
４ ＰＣＩｅカード
1 Computer device 10 Power supply unit 11 Main power supply circuit 12 CPLD power supply circuit 13 Standby power supply circuit 14 CPLD
15 CPU
16 Chipset 17 Voltage monitor 3 IO device 4 PCIe card
Claims (3)
前記第一電源の供給によって動作して第三電源を供給する第一電源回路と、
前記第二電源の供給によって動作して第四電源を供給する第二電源回路と、
前記第四電源の供給によって動作して第五電源を供給する第三電源回路と、
前記第三電源または前記第五電源の供給によって動作するＣＰＵであって、前記第三電源または前記第五電源の供給によって動作するエンドポイントデバイスと接続された前記ＣＰＵと、
前記第四電源の供給によって動作して前記第一電源回路及び前記第三電源回路のオン及びオフを制御することにより前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給の有無を制御し、前記ＣＰＵと前記エンドポイントデバイスとの間のリンクに異常があるときに、前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給を一旦停止した後に前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給を再開する第一リカバリ処理を行う集積回路と、
を具備するコンピュータ装置。 a power supply unit that supplies a first power source and a second power source;
a first power supply circuit that is operated by the supply of the first power supply and supplies a third power supply;
a second power supply circuit that is operated by the second power supply and supplies a fourth power supply;
a third power supply circuit that is operated by being supplied with the fourth power supply and supplies a fifth power supply;
a CPU that operates by being supplied with the third power source or the fifth power source, the CPU being connected to an endpoint device that operates by being supplied with the third power source or the fifth power source;
an integrated circuit that operates by being supplied with the fourth power source and controls on and off of the first power supply circuit and the third power supply circuit to control whether or not the third power supply and the fifth power supply are supplied to the CPU and the endpoint device, and performs a first recovery process in which, when an abnormality occurs in a link between the CPU and the endpoint device, the supply of the third power supply and the fifth power supply to the CPU and the endpoint device is temporarily stopped, and then the supply of the third power supply and the fifth power supply to the CPU and the endpoint device is resumed;
A computer device comprising:
前記リンクに異常があるときに、前記第一リカバリ処理が行われる前に、前記ＣＰＵをリセットする処理である第二リカバリ処理を行う、
請求項１に記載のコンピュータ装置。 The integrated circuit comprises:
performing a second recovery process, which is a process of resetting the CPU, before performing the first recovery process when an abnormality occurs in the link;
The computer device of claim 1 .
請求項２に記載のコンピュータ装置。 the CPU performs a third recovery process, which is a process of temporarily disabling the link and then re-enabling the link, when an abnormality occurs in the link, before performing the first recovery process and the second recovery process;
3. The computer device of claim 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021044010A JP7574115B2 (en) | 2021-03-17 | 2021-03-17 | Computer equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021044010A JP7574115B2 (en) | 2021-03-17 | 2021-03-17 | Computer equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022143479A JP2022143479A (en) | 2022-10-03 |
| JP7574115B2 true JP7574115B2 (en) | 2024-10-28 |
Family
ID=83454134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021044010A Active JP7574115B2 (en) | 2021-03-17 | 2021-03-17 | Computer equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7574115B2 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003256240A (en) | 2002-02-28 | 2003-09-10 | Toshiba Corp | Information processing apparatus and fault recovery method thereof |
| JP2008293181A (en) | 2007-05-23 | 2008-12-04 | Sharp Corp | Information processing apparatus and information processing method |
| JP2013142992A (en) | 2012-01-10 | 2013-07-22 | Onkyo Corp | Communication device and connection detecting method |
| JP2021018731A (en) | 2019-07-23 | 2021-02-15 | 株式会社Pfu | Computer device and rebooting method |
-
2021
- 2021-03-17 JP JP2021044010A patent/JP7574115B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003256240A (en) | 2002-02-28 | 2003-09-10 | Toshiba Corp | Information processing apparatus and fault recovery method thereof |
| JP2008293181A (en) | 2007-05-23 | 2008-12-04 | Sharp Corp | Information processing apparatus and information processing method |
| JP2013142992A (en) | 2012-01-10 | 2013-07-22 | Onkyo Corp | Communication device and connection detecting method |
| JP2021018731A (en) | 2019-07-23 | 2021-02-15 | 株式会社Pfu | Computer device and rebooting method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2022143479A (en) | 2022-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3025233B1 (en) | Robust hardware/software error recovery system | |
| CN107666423B (en) | Processing unit for providing redundant processors and method for uninterrupted data communication | |
| EP2348414A2 (en) | Desktop Management Interface redundancy in multiple processor computer systems | |
| JP7574115B2 (en) | Computer equipment | |
| CN111581144A (en) | Vehicle-mounted camera hot-plug self-recovery method and device and storage medium | |
| JP5773166B2 (en) | Computer control method, computer and computer system | |
| CN113742165A (en) | Double-master control equipment and master-slave control method | |
| WO2025092959A1 (en) | Fault processing system, fault diagnosis method, and intelligent driving device | |
| EP2784677A1 (en) | Processing apparatus, program and method for logically separating an abnormal device based on abnormality count and a threshold | |
| JP2003150279A (en) | Management system and backup management method in computer system | |
| JP6669979B1 (en) | Information processing system and relay device | |
| US7428660B2 (en) | Starting control method, duplex platform system, and information processor | |
| JP3231561B2 (en) | Backup memory control method | |
| CN111078452A (en) | BMC firmware image recovery method and device | |
| JPH1153225A (en) | Fault handling device | |
| JP6364773B2 (en) | Information processing apparatus, information processing system, memory replication method, and computer program | |
| JP7198065B2 (en) | Computer system and control method | |
| CN111427719B (en) | Method and device for improving reliability and abnormal restarting performance of SOC (system on chip) system | |
| JP7600878B2 (en) | Information processing device and recovery method | |
| CN107179911A (en) | A kind of method and apparatus for restarting management engine | |
| JPH11202986A (en) | Uninterruptible power supply system | |
| JP2008250929A (en) | Link fault diagnostic method, disk array system and link fault diagnostic program | |
| JPH08287030A (en) | Apparatus and method for automatic restart of multi-system computer system | |
| JP6424134B2 (en) | Computer system and computer system control method | |
| JP6710128B2 (en) | Communication device and communication device recovery method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20231215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240814 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20241001 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20241016 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7574115 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |