JP7574115B2

JP7574115B2 - コンピュータ装置

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Publication number: JP7574115B2
Application number: JP2021044010A
Authority: JP
Inventors: 孝喜田村
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 2021-03-17
Filing date: 2021-03-17
Publication date: 2024-10-28
Anticipated expiration: 2041-03-17
Also published as: JP2022143479A

Description

本開示は、コンピュータ装置に関する。

パーソナルコンピュータやサーバ等のコンピュータ装置の機能を拡張するために、エンドポイントデバイスがＰＣＩｅ（Peripheral Component Interconnect Express）リンクを介してコンピュータ装置に接続されることがある。エンドポイントデバイスの一例として、ＩＯ（Input Output）デバイス、ＰＣＩｅカード等が挙げられる。

コンピュータ装置の起動時には、コンピュータ装置に接続されているエンドポイントデバイスが存在するか否かの判定（以下では「接続有無判定」と呼ぶことがある）が行われるとともに、コンピュータ装置とエンドポイントデバイスとの間で、ＰＣＩｅリンクのリンク幅及びリンクスピードについてのネゴシエーション（以下では「リンクネゴシエーション」と呼ぶことがある）が行われる。

特開２００２－３１２０７２号公報特開２０１１－１２８７９５号公報

しかし、接続有無判定やリンクネゴシエーションが偶発的な不良等により失敗することがある。接続有無判定やリンクネゴシエーションが失敗すると、コンピュータ装置及びエンドポイントデバイスがＰＣＩｅリンクに正常にアクセスできない状態でコンピュータ装置が起動してしまう。このため、エンドポイントデバイスの使用が困難であることや、期待する性能をエンドポイントデバイスが発揮していないことが、コンピュータ装置の起動後に判明する場合がある。この場合、オペレータによって手動でエンドポイントデバイスがリセットされることによりＰＣＩｅリンクのリカバリ（以下では「リンクリカバリ」と呼ぶことがある）が試みられていた。さらに、エンドポイントデバイスのリセットだけではＰＣＩｅリンクのリカバリが困難な場合には、オペレータによって手動でコンピュータ装置が再起動されることによりリンクリカバリが試みられていた。

そこで、本開示では、コンピュータ装置とエンドポイントデバイスとの間のリンクに発生する異常（以下では「リンク異常」と呼ぶことがある）を自動的かつ確実にリカバリできる技術を提案する。

本開示のコンピュータ装置は、電源供給ユニットと、第一電源回路と、第二電源回路と、第三電源回路と、ＣＰＵと、集積回路とを有する。前記電源供給ユニットは、第一電源と第二電源とを供給する。前記第一電源回路は、前記第一電源の供給によって動作して第三電源を供給する。前記第二電源回路は、前記第二電源の供給によって動作して第四電源を供給する。前記第三電源回路は、前記第四電源の供給によって動作して第五電源を供給する。前記ＣＰＵは、前記第三電源または前記第五電源の供給によって動作し、前記第三電源または前記第五電源の供給によって動作するエンドポイントデバイスと接続されている。前記集積回路は、前記第四電源の供給によって動作して前記第一電源回路及び前記第三電源回路のオン及びオフを制御することにより前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給の有無を制御する。また、前記集積回路は、前記ＣＰＵと前記エンドポイントデバイスとの間のリンクに異常があるときに、前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給を一旦停止した後に前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給を再開する。

開示の技術によれば、リンク異常を自動的かつ確実にリカバリできる。

図１は、本開示の実施例のコンピュータ装置の構成例を示す図である。図２は、本開示の実施例のコンピュータ装置における処理手順の一例を示すフローチャートである。図３は、本開示の実施例のコンピュータ装置における処理手順の一例を示すフローチャートである。

以下、本開示の実施例を図面に基づいて説明する。

［実施例］
＜コンピュータ装置の構成＞
図１は、本開示の実施例のコンピュータ装置の構成例を示す図である。図１において、コンピュータ装置１は、電源供給ユニット１０と、メイン電源供給回路１１と、ＣＰＬＤ（Complex Programmable Logic Device）電源供給回路１２と、スタンバイ電源供給回路１３と、ＣＰＬＤ１４と、ＣＰＵ（Central Processing Unit）１５と、チップセット１６と、電圧モニタ１７とを有する。ＣＰＬＤ１４は、レジスタＲ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６，Ｒ１７を有する。チップセット１６は、レジスタＲ２１，Ｒ２２，Ｒ２３を有する。ＣＰＬＤ１４は、集積回路の一例である。

また、コンピュータ装置１には、ＡＣ（Alternating Current）電源２が接続される。また、コンピュータ装置１には、ＩＯデバイス３及びＰＣＩｅカード４の何れか一方または双方が接続可能である。ＩＯデバイス３は、レジスタＲ４１を有する。ＰＣＩｅカード４は、レジスタＲ４２を有する。ＩＯデバイス３及びＰＣＩｅカード４は、エンドポイントデバイスの一例である。

ＡＣ電源２は電源供給ユニット１０に供給され、電源供給ユニット１０は、ＡＣ電源２をＤＣ（Direct Current）電源に変換し、ＤＣ電源を第一メイン電源ＭＰ１としてメイン電源供給回路１１に供給するとともに、ＤＣ電源を第一スタンバイ電源ＳＰ１としてＣＰＬＤ電源供給回路１２に供給する。

メイン電源供給回路１１は、電源供給ユニット１０からの第一メイン電源ＭＰ１の供給によって動作して、第二メイン電源ＭＰ２をＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４に供給する。

ＣＰＬＤ電源供給回路１２は、電源供給ユニット１０からの第一スタンバイ電源ＳＰ１の供給によって動作して、ＣＰＬＤ電源ＣＰＰをスタンバイ電源供給回路１３、ＣＰＬＤ１４及び電圧モニタ１７に供給する。

スタンバイ電源供給回路１３は、ＣＰＬＤ電源供給回路１２からのＣＰＬＤ電源ＣＰＰの供給によって動作して、第二スタンバイ電源ＳＰ２をＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４に供給する。

ＣＰＵ１５、チップセット１６、ＩＯデバイス３及びＰＣＩｅカード４は、メイン電源供給回路１１からの第二メイン電源ＭＰ２の供給、または、スタンバイ電源供給回路１３からの第二スタンバイ電源ＳＰ２の供給によって動作する。ＩＯデバイス３及びＰＣＩｅカード４の各々は、ＰＣＩｅリンクを介してＣＰＵ１５及びチップセット１６に接続される。ＣＰＵ１５とＩＯデバイス３との間でのデータのやりとり、及び、ＣＰＵ１５とＰＣＩｅカード４との間でのデータのやりとりは、チップセット１６を介して行われる。また、ＣＰＵ１５及びチップセット１６は、ローカルバスを介してＣＰＬＤ１４に接続されている。

電圧モニタ１７は、ＣＰＬＤ電源供給回路１２からのＣＰＬＤ電源ＣＰＰの供給、メイン電源供給回路１１からの第二メイン電源ＭＰ２の供給、または、スタンバイ電源供給回路１３からの第二スタンバイ電源ＳＰ２の供給によって動作する。電圧モニタ１７は、第一メイン電源ＭＰ１の電圧、第二メイン電源ＭＰ２の電圧、及び、第二スタンバイ電源ＳＰ２の電圧を監視する。電圧モニタ１７は、Ｉ２Ｃ（Inter-Integrated Circuit）インターフェースを介してＣＰＬＤ１４に接続されている。

ＣＰＬＤ１４は、ＣＰＬＤ電源供給回路１２からのＣＰＬＤ電源ＣＰＰの供給によって動作する。ＣＰＬＤ１４は、メイン電源供給回路１１及びスタンバイ電源供給回路１３のオン及びオフを制御することにより、ＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４への第二メイン電源ＭＰ２及び第二スタンバイ電源ＳＰ２の供給の有無を制御する。

レジスタＲ１１には、リンク無効リトライ回数が記憶される。リンク無効リトライ回数は、ＰＣＩｅリンクが有効から無効にされる制御（以下では「リンク無効制御」と呼ぶことがある）によるリンクリカバリの発生回数を示す。リンク無効リトライ回数は、リンク無効制御が行われたときにインクリメントされ、ＯＳ（Operating System）の起動直前に“０”にクリアされる。

レジスタＲ１２には、システムリセットリトライ回数が記憶される。システムリセットリトライ回数は、システムリセットによるリンクリカバリの発生回数を示す。システムリセットリトライ回数は、システムリセットが行われたときにインクリメントされ、ＯＳ（Operating System）の起動直前に“０”にクリアされる。

レジスタＲ１３には、スタンバイリセットリトライ回数が記憶される。スタンバイリセットリトライ回数は、スタンバイリセットによるリンクリカバリの発生回数を示す。スタンバイリセットリトライ回数は、スタンバイリセットが行われたときにインクリメントされ、ＯＳ（Operating System）の起動直前に“０”にクリアされる。

レジスタＲ１４には、システムリセットの実行指示の有無が記憶される。システムリセットの実行指示が無いときはレジスタＲ１４には“０”がセットされ、システムリセットの実行指示が有ったときにレジスタＲ１４が“１”にセットされる。

レジスタＲ１５には、スタンバイリセットの実行指示の有無が記憶される。スタンバイリセットの実行指示が無いときはレジスタＲ１５には“０”がセットされ、スタンバイリセットの実行指示が有ったときにレジスタＲ１５が“１”にセットされる。

レジスタＲ１６には、ＣＰＵ１５及びチップセット１６と、ＩＯデバイス３との間のＰＣＩｅリンク（以下では「ＩＯデバイスリンク」と呼ぶことがある）のリンク幅（以下では「ＩＯデバイスリンク幅」と呼ぶことがある）であって、ＣＰＵ１５とＩＯデバイス３との間でのリンクネゴシエーション時にＣＰＵ１５が認識したＩＯデバイスリンク幅が記憶される。

レジスタＲ１７には、ＣＰＵ１５及びチップセット１６と、ＰＣＩｅカード４との間のＰＣＩｅリンク（以下では「ＰＣＩｅカードリンク」と呼ぶことがある）のリンク幅（以下では「ＰＣＩｅカードリンク幅」と呼ぶことがある）であって、ＣＰＵ１５とＰＣＩｅカード４との間でのリンクネゴシエーション時にＣＰＵ１５が認識したＰＣＩｅカードリンク幅が記憶される。

レジスタＲ２１には、チップセット１６が各エンドポイントデバイスと通信可能な最大リンクスピード（以下では「チップセット最大スピード」と呼ぶことがある）が、エンドポイントデバイス毎に記憶される。

レジスタＲ２２には、各ＰＣＩｅリンクに接続されるエンドポイントデバイスが検出されているか否か（つまり、各エンドポイントデバイスの実装状態）が、ＰＣＩｅリンク毎に記憶される。ＰＣＩｅリンクに接続されるエンドポイントデバイスが検出されているときは（つまり、エンドポイントデバイスが実装されているときは）、レジスタＲ２２が“１”にセットされ、ＰＣＩｅリンクに接続されるエンドポイントデバイスが検出されていないときは（つまり、エンドポイントデバイスが実装されていないときは）、レジスタＲ２２が“０”にセットされる。

レジスタＲ２３には、ＰＣＩｅリンクの状態（以下では「リンク状態」と呼ぶことがある）がＰＣＩｅリンク毎に記憶される。リンク状態には、ＣＰＵ１５とＩＯデバイス３との間でのリンクネゴシエーションの成否（以下では「ネゴシエーション成否」と呼ぶことがある）と、ＰＣＩｅリンクの現在のリンクスピード（以下では「現在リンクスピード」と呼ぶことがある）と、ＰＣＩｅリンクの現在のリンク幅（以下では「現在リンク幅」と呼ぶことがある）とが含まれる。リンクネゴシエーションが成功したときはネゴシエーション結果が“１”にセットされ、リンクネゴシエーションが失敗したときはネゴシエーション結果が“０”にセットされる。また、現在リンクスピード及び現在リンク幅は、チップセット１６によって一定時間毎に測定されて更新される。

レジスタＲ４１には、ＩＯデバイス３がチップセット１６と通信可能な最大リンクスピード（以下では「ＩＯデバイス最大スピード」と呼ぶことがある）が記憶される。

レジスタＲ４２には、ＰＣＩｅカード４がチップセット１６と通信可能な最大リンクスピード（以下では「ＰＣＩｅカード最大スピード」と呼ぶことがある）が記憶される。

＜コンピュータ装置における処理手順＞
図２及び図３は、本開示の実施例のコンピュータ装置における処理手順の一例を示すフローチャートである。図２に示すフローチャートは、コンピュータ装置１の電源が投入されたときに開始される。

ステップＳ１００では、電源供給ユニット１０が第一スタンバイ電源ＳＰ１を投入する。これにより、ＣＰＬＤ電源供給回路１２への第一スタンバイ電源ＳＰ１の供給が開始される。

次いで、ステップＳ１０５では、ＣＰＬＤ電源供給回路１２がＣＰＬＤ電源ＣＰＰを投入する。これにより、スタンバイ電源供給回路１３、ＣＰＬＤ１４及び電圧モニタ１７へのＣＰＬＤ電源ＣＰＰの供給が開始される。

次いで、ステップＳ１１０では、ステップＳ１０５でのＣＰＬＤ電源ＣＰＰの供給開始により、ＣＰＬＤ１４が起動する。

次いで、ステップＳ１１５では、ＣＰＬＤ１４が、第一メイン電源ＭＰ１の投入指示を電源供給ユニット１０へ出力し、この投入指示に従って、電源供給ユニット１０が第一メイン電源ＭＰ１を投入する。これにより、メイン電源供給回路１１及び電圧モニタ１７への第一メイン電源ＭＰ１の供給が開始される。

次いで、ステップＳ１２０では、ＣＰＬＤ１４が、第二メイン電源ＭＰ２の投入指示をメイン電源供給回路１１へ出力し、この投入指示に従って、メイン電源供給回路１１が第二メイン電源ＭＰ２を投入する。これにより、ＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４への第二メイン電源ＭＰ２の供給が開始される。

次いで、ステップＳ１２５では、ＣＰＬＤ１４が、第二スタンバイ電源ＳＰ２の投入指示をスタンバイ電源供給回路１３へ出力し、この投入指示に従って、スタンバイ電源供給回路１３が第二スタンバイ電源ＳＰ２を投入する。これにより、ＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４への第二スタンバイ電源ＳＰ２の供給が開始される。

次いで、ステップＳ１３０では、ＣＰＵ１５が、ＢＩＯＳ（Basic Input Output System）を起動させる。以降のステップＳ１３５，Ｓ１４０，Ｓ１４５，Ｓ１５５，Ｓ１６０，Ｓ１６５の処理は、ＣＰＵ１５がＢＩＯＳを実行することにより行われる。

ステップＳ１３５では、ＣＰＵ１５がＩＯデバイス３及びＰＣＩｅカード４とリンクネゴシエーションを行う。ＣＰＵ１５は、リンクネゴシエーションの結果として、ネゴシエーション成否をＲ２３にセットし、ＩＯデバイス３及びＰＣＩｅカード４の実装状態をレジスタＲ２２にセットする。また、ＣＰＵ１５は、リンクネゴシエーションによりＩＯデバイスリンク幅及びＰＣＩｅカードリンク幅の認識を試み、認識したＩＯデバイスリンク幅をレジスタＲ１６に記憶させ、認識したＰＣＩｅリンク幅をレジスタＲ１７に記憶させる。ＣＰＵ１５がＩＯデバイスリンク幅を認識できなかったときはレジスタＲ１６の値が初期値の“０”で維持され、ＣＰＵ１５がＰＣＩｅカードリンク幅を認識できなかったときはレジスタＲ１７の値が初期値の“０”で維持される。

次いで、ステップＳ１４０では、ＣＰＵ１５は、ｎを“１”に初期化する。

次いで、ステップＳ１４５では、ＣＰＵ１５は、ＰＣＩｅリンクＬｎ（ｎ＝１，２，…）が確立済みか否かを判定する。ここで、ＩＯデバイスリンクがＰＣＩｅリンクＬ１に相当し、ＰＣＩｅカードリンクがＰＣＩｅリンクＬ２に相当する。ＣＰＵ１５は、レジスタＲ１６の値が“０”でないときにＩＯデバイスリンクが確立済みであると判定する一方で、レジスタＲ１６の値が“０”であるときにＩＯデバイスリンクが確立していないと判定する。また、ＣＰＵ１５は、レジスタＲ１７の値が“０”でないときにＰＣＩｅカードリンクが確立済みであると判定する一方で、レジスタＲ１７の値が“０”であるときにＰＣＩｅカードリンクが確立していないと判定する。ＰＣＩｅリンクＬｎが確立済みであるときは（ステップＳ１４５：Ｙｅｓ）、処理はステップＳ１５０へ進み、ＰＣＩｅリンクＬｎが確立していないときは（ステップＳ１４５：Ｎｏ）、ステップＳ１５０の処理が行われることなく、処理はステップＳ１５５へ進む。

ステップＳ１５０では、ＰＣＩｅリンクＬｎのチェック処理（以下では「リンクチェック処理」と呼ぶことがある）が行われる。リンクチェック処理の詳細については後述する。

ステップＳ１５５では、ＣＰＵ１５は、ｎが所定値Ｎに達したか否かを判定する。図１に示すように、コンピュータ装置１が、ＩＯデバイスリンク及びＰＣＩｅカードリンクの最大２つのＰＣＩｅリンクを有する場合（つまり、コンピュータ装置１に最大２つのエンドポイントデバイスを接続可能な場合）、所定値Ｎは“２”に設定される。ｎがＮに達していないときは（ステップＳ１５５：Ｎｏ）、処理はステップＳ１６０へ進み、ｎがＮに達しているときは（ステップＳ１５５：Ｙｅｓ）、処理はステップＳ１６５へ進む。

ステップＳ１６０では、ＣＰＵ１５はｎをインクリメントする。ステップＳ１６０の処理後、処理はステップＳ１４５に戻る。

ステップＳ１６５では、ＣＰＵ１５は、レジスタＲ１１，Ｒ１２，Ｒ１３に記憶されているすべてのリトライ回数を“０”にクリアする。

次いで、ステップＳ１７０では、ＣＰＵ１５は、ＯＳを起動する。ＯＳの起動により、コンピュータ装置１における処理手順は終了する。

図３は、図２のステップＳ１５０の処理（リンクチェック処理）の詳細を示す。図３に示すリンクチェック処理のフローチャートは、ＰＣＩｅリンクＬｎについて実行される。また、図３において、ステップＳ２００～Ｓ２５０，Ｓ２７０，Ｓ２７５，Ｓ３００，Ｓ３０５の処理は、ＣＰＵ１５がＢＩＯＳを実行することにより行われる。

図３において、ステップＳ２００では、ＣＰＵ１５は、レジスタＲ２２の実装状態が“１”であるか否かを判定する。実装状態が“１”であるときは（ステップＳ２００：Ｙｅｓ）、処理はステップＳ２０５へ進み、実装状態が“０”であるときは（ステップＳ２００：Ｎｏ）、処理はステップＳ２７０へ進む。

ステップＳ２０５では、ＣＰＵ１５は、レジスタＲ２３のネゴシエーション成否が“１”であるか否かを判定する。ネゴシエーション成否が“１”であるときは（ステップＳ２０５：Ｙｅｓ）、処理はステップＳ２１０へ進み、ネゴシエーション成否が“０”であるときは（ステップＳ２０５：Ｎｏ）、処理はステップＳ２２５へ進む。

ステップＳ２１０では、ＣＰＵ１５は、レジスタＲ２３の現在リンクスピードが、レジスタＲ２１のチップセット最大スピードと、エンドポイントデバイスＥＤｎ（ｎ＝１，２，…）がチップセット１６と通信可能な最大リンクスピード（以下では「エンドポイントデバイスＥＤｎ最大スピード」と呼ぶことがある）とのうちの最小値（以下では「スピード最小値」と呼ぶことがある）に等しいか否かを判定する。ここで、ＩＯデバイス３がエンドポイントデバイスＥＤ１に相当し、ＰＣＩｅカード４がエンドポイントデバイスＥＤ２に相当する。よって、レジスタＲ４１に記憶されているＩＯデバイス最大スピードがエンドポイントデバイスＥＤ１最大スピードに相当し、レジスタＲ４２に記憶されているＰＣＩｅカード最大スピードがエンドポイントデバイスＥＤ２最大スピードに相当する。ＣＰＵ１５は、ｎが“１”のときはレジスタＲ４１からＩＯデバイス最大スピードを取得し、ｎが“２”のときはレジスタＲ４２からＰＣＩｅカード最大スピードを取得する。現在リンクスピードがスピード最小値に等しいときは（ステップＳ２１０：Ｙｅｓ）、処理はステップＳ２１５へ進み、現在リンクスピードがスピード最小値と異なるときは（ステップＳ２１０：Ｎｏ）、処理はステップＳ２２５へ進む。

ステップＳ２１５では、ＣＰＵ１５は、レジスタＲ２３の現在リンク幅が、チップセット１６とエンドポイントデバイスＥＤｎ（ｎ＝１，２，…）との間のＰＣＩｅリンク（以下では「エンドポイントデバイスＥＤｎリンク」と呼ぶことがある）のリンク幅（以下では「エンドポイントデバイスＥＤｎリンク幅」と呼ぶことがある）に等しいか否かを判定する。ここで、レジスタＲ１６に記憶されているＩＯデバイスリンク幅がエンドポイントデバイスＥＤ１リンク幅に相当し、レジスタＲ１７に記憶されているＰＣＩｅカードリンク幅がエンドポイントデバイスＥＤ２リンク幅に相当する。ＣＰＵ１５は、ｎが“１”のときはレジスタＲ１６からＩＯデバイスリンク幅を取得し、ｎが“２”のときはレジスタＲ１７からＰＣＩｅカードリンク幅を取得する。現在リンク幅がエンドポイントデバイスＥＤｎリンク幅に等しいときは（ステップＳ２１５：Ｙｅｓ）、処理はステップＳ２２０へ進み、現在リンク幅がエンドポイントデバイスＥＤｎリンク幅と異なるときは（ステップＳ２１５：Ｎｏ）、処理はステップＳ２２５へ進む。

ここで、エンドポイントデバイスＥＤｎリンクに異常があるときに、ネゴシエーション成否が“０”になったり、現在リンクスピードがスピード最小値と異なることになったり、または、現在リンク幅がエンドポイントデバイスＥＤｎリンク幅と異なることになる。

ステップＳ２２０では、ＣＰＵ１５は、ｎをＮに更新する。ステップＳ２２０の処理によりリンクチェック処理が終了し、処理はステップＳ１５５（図２）へ進むため、ステップＳ２２０でｎがＮに更新されることにより、リンクチェック処理の終了後にステップＳ１６５，Ｓ１７０（図２）の処理が行われる。

一方で、ステップＳ２２５では、ＣＰＵ１５は、レジスタＲ１１のリンク無効リトライ回数が所定値Ｍ未満であるか否かを判定する。所定値Ｍは、例えば“３”に設定される。リンク無効リトライ回数がＭ未満であるときは（ステップＳ２２５：Ｙｅｓ）、処理はステップＳ２３０へ進み、リンク無効リトライ回数がＭ以上であるときは（ステップＳ２２５：Ｎｏ）、処理はステップＳ２４５へ進む。

ステップＳ２３０では、ＣＰＵ１５は、レジスタＲ１１のリンク無効リトライ回数をインクリメントする。

次いで、ステップＳ２３５では、ＣＰＵ１５は、エンドポイントデバイスＥＤｎリンクを一旦無効にする。

次いで、ステップＳ２４０では、ＣＰＵ１５は、ステップＳ２３５で一旦無効にしたエンドポイントデバイスＥＤｎリンクを再度有効にする。エンドポイントデバイスＥＤｎリンクが一旦無効なった後に再度有効になることで、リンクネゴシエーションが再度実行される。ステップＳ２４０の処理によりリンクチェック処理が終了し、処理はステップＳ１５５（図２）へ進む。

一方で、ステップＳ２４５では、ＣＰＵ１５は、レジスタＲ１２のシステムリセットリトライ回数がＭ未満であるか否かを判定する。システムリセットリトライ回数がＭ未満であるときは（ステップＳ２４５：Ｙｅｓ）、処理はステップＳ２５０へ進み、システムリセットリトライ回数がＭ以上であるときは（ステップＳ２４５：Ｎｏ）、処理はステップＳ２７０へ進む。

ステップＳ２５０では、ＣＰＵ１５は、レジスタＲ１４のシステムリセットを“１”にセットする。

ステップＳ２５０でレジスタＲ１４のシステムリセットが“１”にセットされたため、ＣＰＬＤ１４は、ステップＳ２５５において、レジスタＲ１２のシステムリセットリトライ回数をインクリメントし、ステップＳ２６０において、ＣＰＵ１５及びチップセット１６をリセットする。ステップＳ２６０の処理後、処理はステップＳ２６５へ進む。

ステップＳ２６５では、再起動したＣＰＵ１５がＢＩＯＳを起動させる。ステップＳ２６５の処理によりリンクチェック処理が終了し、処理はステップＳ１５５（図２）へ進む。

一方で、ステップＳ２７０では、ＣＰＵ１５は、レジスタＲ１３のスタンバイリセットリトライ回数がＭ未満であるか否かを判定する。スタンバイリセットリトライ回数がＭ未満であるときは（ステップＳ２７０：Ｙｅｓ）、処理はステップＳ２７５へ進み、スタンバイリセットリトライ回数がＭ以上であるときは（ステップＳ２７０：Ｎｏ）、処理はステップＳ３００へ進む。

ステップＳ２７５では、ＣＰＵ１５は、レジスタＲ１５のスタンバイリセットを“１”にセットする。

ステップＳ２７５でレジスタＲ１５のスタンバイリセットが“１”にセットされたため、ＣＰＬＤ１４は、ステップＳ２８０において、レジスタＲ１３のスタンバイリセットリトライ回数をインクリメントする。

また、ステップＳ２７５でレジスタＲ１５のスタンバイリセットが“１”にセットされたため、ＣＰＬＤ１４は、ステップＳ２８５において、メイン電源供給回路１１及びスタンバイ電源供給回路１３を一旦オフにすることにより、ＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４への第二メイン電源ＭＰ２及び第二スタンバイ電源の供給を一旦停止する。また、ステップＳ２８５では、ＣＰＬＤ１４は、電源供給ユニット１０へ第一メイン電源ＭＰ１の供給停止指示を出力し、この供給停止指示に従って、電源供給ユニット１０は、メイン電源供給回路１１及び電圧モニタ１７への第一メイン電源ＭＰ１の供給を一旦停止する。

次いで、ステップＳ２９０では、ＣＰＬＤ１４は、電圧モニタ１７によって監視されている第一メイン電源ＭＰ１の電圧、第二メイン電源ＭＰ２の電圧、及び、第二スタンバイ電源ＳＰ２の電圧のすべてが０［Ｖ］になるまで待機する（ステップＳ２９０：Ｎｏ）。第一メイン電源ＭＰ１の電圧、第二メイン電源ＭＰ２の電圧、及び、第二スタンバイ電源ＳＰ２の電圧のすべてが０［Ｖ］になると（ステップＳ２９０：Ｙｅｓ）、処理はステップＳ２９５へ進む。

ステップＳ２９５では、ＣＰＬＤ１４は、メイン電源供給回路１１及びスタンバイ電源供給回路１３を再度オンにすることにより、ＣＰＵ１５、チップセット１６、電圧モニタ１７、ＩＯデバイス３及びＰＣＩｅカード４への第二メイン電源ＭＰ２及び第二スタンバイ電源の供給を再開する。また、ステップＳ２９５では、ＣＰＬＤ１４は、電源供給ユニット１０へ第一メイン電源ＭＰ１の供給再開指示を出力し、この供給再開指示に従って、電源供給ユニット１０は、メイン電源供給回路１１及び電圧モニタ１７への第一メイン電源ＭＰ１の供給を再開する。ステップＳ２９５の処理後、処理はステップＳ２６５へ進み、ステップＳ２６５の処理によりリンクチェック処理が終了する。

一方で、ステップＳ３００では、ＣＰＵ１５は、エンドポイントデバイスＥＤｎリンクを無効にする。

次いで、ステップＳ３０５では、ＣＰＵ１５は、ｎをＮに更新する。ステップＳ３０５の処理によりリンクチェック処理が終了し、処理はステップＳ１５５（図２）へ進むため、ステップＳ３０５でｎがＮに更新されることにより、リンクチェック処理の終了後にステップＳ１６５，Ｓ１７０（図２）の処理が行われる。

ここで、ステップＳ２３５，Ｓ２４０の処理に要する時間は、ステップＳ２６０の処理に要する時間より短く、ステップＳ２６０の処理に要する時間は、ステップＳ２８５～Ｓ２９５の処理に要する時間より短い。

以上、実施例について説明した。

以上のように、本開示のコンピュータ装置（実施例のコンピュータ装置１）は、電源供給ユニット（実施例の電源供給ユニット１０）と、第一電源回路（実施例のメイン電源供給回路１１）と、第二電源回路（実施例のＣＰＬＤ電源供給回路１２）と、第三電源回路（実施例のスタンバイ電源供給回路１３）と、ＣＰＵ（実施例のＣＰＵ１５）と、集積回路（実施例のＣＰＬＤ１４）とを有する。電源供給ユニットは、第一電源（実施例の第一メイン電源ＭＰ１）と第二電源（実施例の第一スタンバイ電源ＳＰ１）とを供給する。第一電源回路は、第一電源の供給によって動作して第三電源（実施例の第二メイン電源ＭＰ２）を供給する。第二電源回路は、第二電源の供給によって動作して第四電源（実施例のＣＰＬＤ電源ＣＰＰ）を供給する。第三電源回路は、第四電源の供給によって動作して第五電源（実施例の第二スタンバイ電源ＳＰ２）を供給する。ＣＰＵは、第三電源または第五電源の供給によって動作し、第三電源または第五電源の供給によって動作するエンドポイントデバイス（実施例のＩＯデバイス３／ＰＣＩｅカード４）と接続されている。集積回路は、第四電源の供給によって動作して第一電源回路及び第三電源回路のオン及びオフを制御することによりＣＰＵ及びエンドポイントデバイスへの第三電源及び第五電源の供給の有無を制御する。また、集積回路は、ＣＰＵとエンドポイントデバイスとの間のリンク（実施例のＩＯデバイスリンク／ＰＣＩｅカードリンク）に異常があるときに、ＣＰＵ及びエンドポイントデバイスへの第三電源及び第五電源の供給を一旦停止した後にＣＰＵ及びエンドポイントデバイスへの第三電源及び第五電源の供給を再開する第一リカバリ処理（実施例のステップＳ２８５～Ｓ２９５の処理）を行う。

このように、第四電源を第三電源及び第五電源と分離することにより、リンク異常の発生時に集積回路の動作を継続したままで集積回路が第三電源及び第五電源の制御を行うことが可能になるので、リンク異常を自動的かつ確実にリカバリできる。

また、集積回路は、リンクに異常があるときに、第一リカバリ処理が行われる前に、ＣＰＵをリセットする処理である第二リカバリ処理（実施例のステップＳ２６０の処理）を行う。さらに、ＣＰＵは、リンクに異常があるときに、第一リカバリ処理及び第二リカバリ処理が行われる前に、リンクを一旦無効にした後にリンクを再度有効にする処理である第三リカバリ処理（実施例のステップＳ２３５，Ｓ２４０の処理）を行う。

第三リカバリ処理に要する時間は第二リカバリ処理に要する時間より短く、第二リカバリ処理に要する時間は第一リカバリ処理に要する時間より短いため、こうすることで、リンクリカバリによるコンピュータ装置の起動時間の増加を抑えることができる。

１コンピュータ装置
１０電源供給ユニット
１１メイン電源供給回路
１２ＣＰＬＤ電源供給回路
１３スタンバイ電源供給回路
１４ＣＰＬＤ
１５ＣＰＵ
１６チップセット
１７電圧モニタ
３ＩＯデバイス
４ＰＣＩｅカード

Claims

第一電源と第二電源とを供給する電源供給ユニットと、
前記第一電源の供給によって動作して第三電源を供給する第一電源回路と、
前記第二電源の供給によって動作して第四電源を供給する第二電源回路と、
前記第四電源の供給によって動作して第五電源を供給する第三電源回路と、
前記第三電源または前記第五電源の供給によって動作するＣＰＵであって、前記第三電源または前記第五電源の供給によって動作するエンドポイントデバイスと接続された前記ＣＰＵと、
前記第四電源の供給によって動作して前記第一電源回路及び前記第三電源回路のオン及びオフを制御することにより前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給の有無を制御し、前記ＣＰＵと前記エンドポイントデバイスとの間のリンクに異常があるときに、前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給を一旦停止した後に前記ＣＰＵ及び前記エンドポイントデバイスへの前記第三電源及び前記第五電源の供給を再開する第一リカバリ処理を行う集積回路と、
を具備するコンピュータ装置。
前記集積回路は、
前記リンクに異常があるときに、前記第一リカバリ処理が行われる前に、前記ＣＰＵをリセットする処理である第二リカバリ処理を行う、
請求項１に記載のコンピュータ装置。
前記ＣＰＵは、前記リンクに異常があるときに、前記第一リカバリ処理及び前記第二リカバリ処理が行われる前に、前記リンクを一旦無効にした後に前記リンクを再度有効にする処理である第三リカバリ処理を行う、
請求項２に記載のコンピュータ装置。