Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7595415B2 - 半導体装置、半導体装置の製造方法、半導体装置の製造装置 - Google Patents
[go: Go Back, main page]

JP7595415B2 - 半導体装置、半導体装置の製造方法、半導体装置の製造装置 - Google Patents

半導体装置、半導体装置の製造方法、半導体装置の製造装置 Download PDF

Info

Publication number
JP7595415B2
JP7595415B2 JP2020010742A JP2020010742A JP7595415B2 JP 7595415 B2 JP7595415 B2 JP 7595415B2 JP 2020010742 A JP2020010742 A JP 2020010742A JP 2020010742 A JP2020010742 A JP 2020010742A JP 7595415 B2 JP7595415 B2 JP 7595415B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor device
partial region
electrode
pits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020010742A
Other languages
English (en)
Other versions
JP2021118262A5 (ja
JP2021118262A (ja
Inventor
肇 名古
純平 田島
年輝 彦坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2020010742A priority Critical patent/JP7595415B2/ja
Priority to US17/014,333 priority patent/US11469304B2/en
Publication of JP2021118262A publication Critical patent/JP2021118262A/ja
Publication of JP2021118262A5 publication Critical patent/JP2021118262A5/ja
Priority to US17/875,998 priority patent/US11757006B2/en
Application granted granted Critical
Publication of JP7595415B2 publication Critical patent/JP7595415B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4405—Cleaning of reactor or parts inside the reactor by using reactive gases
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3216—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3416—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H10P14/3244—Layer structure
    • H10P14/3248—Layer structure consisting of two layers

Landscapes

  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、半導体装置の製造装置に関する。
例えば、トランジスタなどの半導体装置において、特性の向上が望まれる。
特許第５７５８８８０号公報
本発明の実施形態は、特性を向上できる半導体装置、半導体装置の製造方法、半導体装置の製造装置を提供する。
本発明の実施形態によれば、半導体装置は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、Ａｌｘ２Ｉｎ１－ｘ２Ｎ（０＜ｘ２＜１、ｘ１＜ｘ２）を含む第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられＡｌｘ３Ｇａ１－ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む中間領域と、を含む。前記第２半導体層は第１面及び第２面を含む。前記第１半導体層から前記第２半導体層への第１方向において、前記第２面は、前記中間領域と前記第１面との間にある。前記第２半導体層は、前記第１面に設けられた複数の第１ピットを含む。前記複数の第１ピットの幅は、２００ｎｍ以上である。前記複数の第１ピットの前記第１面における密度は、５×１０７／ｃｍ２以上１×１０８／ｃｍ２以下である。
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図２は、半導体装置を例示する模式的断面図である。 図３は、半導体装置を例示する模式的断面図である。 図４は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図５は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図６は、半導体装置の試料を例示する模式的断面図である。 図７は、半導体装置の特性を例示するグラフ図である。 図８は、半導体装置の特性を例示するグラフ図である。 図９は、半導体装置の特性を例示するグラフ図である。 図１０は、半導体装置を例示する模式的断面図である。 図１１は、半導体装置の特性を例示するグラフ図である。 図１２は、実施形態に係る半導体装置を例示する模式的断面図である。 図１３は、第２実施形態に係る半導体装置の製造方法を例示するフローチャート図である。 図１４は、第３実施形態に係る半導体装置の製造装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、第１半導体層１０、第２半導体層２０、及び、中間領域３０を含む。この例では、基板１８ｓ、第４半導体層１４、及び、第５半導体層１５が設けられる。基板１８ｓ、第４半導体層１４、及び、第５半導体層１５は、半導体装置１１０に含まれても良い。
第１半導体層１０は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む。第１半導体層１０は、例えば、ＧａＮを含む。第１半導体層１０におけるＡｌの組成比は、例えば、０以上０．０５以下である。
第２半導体層２０は、Ａｌｘ２Ｉｎ１－ｘ２Ｎ（０＜ｘ２＜１、ｘ１＜ｘ２）を含む。第２半導体層２０は、ＡｌＩｎＮを含む。第２半導体層２０におけるＡｌの組成比は、例えば、０．０５を越え、０．４以下である。
中間領域３０は、第１半導体層１０と第２半導体層２０との間に設けられる。中間領域３０は、Ａｌｘ３Ｇａ１－ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む。中間領域３０は、例えばＡｌＮを含む。中間領域３０におけるＡｌの組成比は、例えば、０．５以上である。
例えば、基板１８ｓと第２半導体層２０との間に、中間領域３０がある。基板１８ｓと中間領域３０との間に、第１半導体層１０がある。基板１８ｓは、例えば、シリコンを含む。１つの例において、基板１８ｓは、シリコン基板である。
第４半導体層１４は、ＡｌＮを含む。第５半導体層１５は、ＡｌＧａＮを含む。基板１８ｓと第１半導体層１０との間に、第５半導体層１５がある。基板１８ｓと第５半導体層１５との間に、第４半導体層１４がある。
例えば、基板１８ｓの上に、第４半導体層１４が設けられる。第４半導体層１４の上に、第５半導体層１５が設けられる。第５半導体層１５の上に、第１半導体層１０が設けられる。第１半導体層１０の上に、中間領域３０が設けられる。中間領域３０の上に、第２半導体層２０が設けられる。
例えば、第１半導体層１０の、第２半導体層２０の側の部分に、キャリア領域（例えば、２次元電子ガス）が形成される。このような半導体層を用いることで、高い移動度が得られる。半導体装置１１０は、例えば、ＨＥＭＴ（High Electron Mobility Transistor）となる。
第１半導体層１０から第２半導体層２０への方向を第１方向とする。第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第１半導体層１０及び第２半導体層２０は、Ｘ－Ｙ平面に沿って広がる層状である。
図１に示すように、第２半導体層２０は、第１面２０ａ及び第２面２０ｂを含む。第１半導体層１０から第２半導体層２０への第１方向（Ｚ軸方向）において、第２面２０ｂは、中間領域３０と第１面２０ａとの間にある。第１面２０ａは、例えば、上面である。第２面２０ｂは、下面である。
図１に示すように、第２半導体層２０は、第１ピット２１を含む。第１ピット２１は、第１面２０ａに設けられる。第１面２０ａに複数の第１ピット２１が設けられる。図１では、複数の第１ピット２１の１つが例示されている。
複数の第１ピット２１の幅（第１幅ｗ１）は、２００ｎｍ以上である。第１幅ｗ１は、第１方向（Ｚ軸方向）と交差する１つの方向に沿う、第１ピット２１の長さに対応する。後述するように、第１面２０ａに、幅が２００ｎｍ以下のピットが設けられても良い。第１面２０ａに設けられる複数のピットのうちで、幅が２００ｎｍ以上のピットが第１ピット２１に対応する。例えば、複数の第１ピット２１の幅の最小値は、２００ｎｍである。
図１に示すように、第１ピット２１の開口部の幅は、Ｚ軸方向に沿って変化しても良い。第１幅ｗ１は、第１面２０ａの高さにおける開口部の幅に対応する。
実施形態においては、中間領域３０が設けられる。これにより、例えば高い移動度が得られる。特性を向上できる半導体装置が提供できる。
以下、半導体装置におけるピットの例について説明する。
図２及び図３は、半導体装置を例示する模式的断面図である。
図２及び図３は、第２半導体層２０の表面（第１面２０ａ）のＡＦＭ像である。図２は、半導体装置１１０に対応する。図３は、参考例の半導体装置１１９に対応する。既に説明したように、半導体装置１１０においては、第１半導体層１０と第２半導体層２０との間に中間領域３０（例えばＡｌＮ）が設けられる。半導体装置１１９においては、中間領域３０が設けられず、第２半導体層２０は、第１半導体層１０と接する。
図２に示すように、半導体装置１１０においては、第１面２０ａに複数のピット２０Ｐがある。複数のピット２０Ｐの少なくとも１つが、第１ピット２１に対応する。図２に示すように、複数のピット２０Ｐの一部が、幅が小さいピット（後述する第２ピット２２など）を含んでも良い。
図３に示すように、参考例の半導体装置１１９においては、第１面２０ａに複数のピット２０Ｐが無い。
半導体装置１１０及び半導体装置１１９の特性が測定される。半導体装置１１０において、移動度は１１７９ｃｍ２／Ｖｓである。半導体装置１１９において、移動度は３９２ｃｍ２／Ｖｓである。このように、ピットを有する半導体装置１１０においては、高い移動度が得られることが分かった。
例えば、ＧａＮなどの第１半導体層１０とＡｌＩｎＮの第２半導体層２０と、を組み合わせた構成において、第２半導体層２０におけるＡｌの組成比を調整することで、第２半導体層２０におけるａ軸の格子長を第１半導体層１０におけるａ軸の格子長と整合させることができる。これにより、半導体層における歪みを０または小さくすることができる。これにより、例えば、格子歪みがある場合に比べて、自発分極効果が大きくなる。例えば、格子歪みがある場合に比べて、障壁効果を高くすることができる。これにより、高い濃度のキャリア領域（２次元電子ガス）が得られる。
しかしながら、上記の参考例の半導体装置１１９のように、中間領域３０が設けられない場合は、移動度は小さいことが分かった。これは、Ｉｎの濃度のばらつきが特性に悪影響を与えることが原因と考えられる。例えば、Ｉｎを含む窒化物半導体においては、Ｉｎの濃度が不均一になりやすい。特に、第２半導体層２０の成長温度が低い場合には、Ｉｎの濃度の不均一性が大きくなる。第２半導体層２０の高濃度のＩｎが第１半導体層１０に拡散すると、キャリア領域が局所的に消失すると考えられる。これにより、半導体装置１１９においては、高い移動度が得られることが困難である。
実施形態においては、第１半導体層１０と第２半導体層２０との間に中間領域３０が設けられる。これにより、上記のようなＩｎの悪影響が抑制されると考えられる。これにより、中間領域３０が設けられることで高い移動度が得られると考えられる。
半導体装置１１０において、第１半導体層１０は、ＧａＮを含み、第２半導体層２０は、ＡｌＩｎＮを含み、中間領域３０は、ＡｌＮを含む。中間領域３０はＡｌＮを含む場合、Ｉｎの濃度の影響が生じにくいため、キャリア領域の局所的な消失がより効果的に抑制できると考えられる。実施形態において、例えば、第２半導体層２０におけるＩｎの組成比は、０．１５以上０．２以下である。例えば、第２半導体層２０におけるＩｎの組成比は、０．１７以上０．１８以下でも良い。格子長がより整合する。
中間領域３０の第１方向（Ｚ軸方向）に沿う厚さｔ３（図１参照）は、０．５ｎｍ以上１．５ｎｍ以下である。第２半導体層２０の第１方向に沿う厚さｔ２（図１参照）は、例えば、３ｎｍ以上２０ｎｍ以下である。第１半導体層１０の第１方向に沿う厚さｔ１は、例えば、１μｍ以上３μｍ以下である。
半導体装置１１０の構成において、幅が２００ｎｍ以上の第１ピット２１が適切な濃度で設けられることで、高い移動度が得られる。以下、ピット２０Ｐの幅（サイズ）の例について説明する。
図４及び図５は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図２及び図１に示すように、複数の第１ピット２１の幅（第１幅ｗ１）は、２００ｎｍ以上である。第１幅ｗ１は、第１ピット２１のＸ－Ｙ平面に沿う長さの最大値に対応する。
図２に示すように、第１面２０ａには、幅が小さいピット２０Ｐも存在する。ピット２０Ｐは、例えば、複数の第２ピット２２を含む。ピット２０Ｐは、例えば、複数の第３ピット２３を含んでも良い。
図４に示すように、第２半導体層２０は、第１面２０ａに設けられた複数の第２ピット２２を含む。複数の第２ピット２２の幅（第２幅ｗ２）は、６０ｎｍ以上１２０ｎｍ以下である。第２幅ｗ２は、第１方向（Ｚ軸方向）と交差する１つの方向に沿う、第２ピット２２の長さ（最大値）に対応する。
図２及び図５に示すように、第２半導体層２０は、第１面２０ａに設けられた複数の第３ピット２３を含んでも良い、複数の第３ピット２３の幅（第３幅ｗ３）は、６０ｎｍ以上２００ｎｍ未満である。第３幅ｗ３は、第１方向（Ｚ軸方向）と交差する１つの方向に沿う、第３ピット２３の長さ（最大値）に対応する。複数の第３ピット２３の一部が、複数の第２ピット２２に対応する。
図６は、半導体装置の試料を例示する模式的断面図である。
図６に示すように、試料１１１において、電極として、Ｔｉ／Ａｌ／Ｎｉ／Ａｕの積層膜が設けられる。これにより、移動度などが評価される。試料１１１の作成条件が変更される。種々の幅及び密度のピット２０Ｐが生じる。
図７は、半導体装置の特性を例示するグラフ図である。
図７は、上記の試料１１１の特性の評価結果を例示している。図７には、上記の参考例の半導体装置１１９の特性も例示されている。図７の横軸は、幅が２００ｎｍ以上である第１ピット２１の密度Ｄｐ１である。縦軸は、移動度μである。
図７に示すように、参考例の半導体装置１１９において、第１ピット２１の密度Ｄｐ１は実質的に０である。半導体装置１１９において、移動度μは低い。
図７に示すように、試料１１１において、密度Ｄｐ１が、５×１０７／ｃｍ２以上１×１０８／ｃｍ２以下のときに高い移動度μが得られる。
密度Ｄｐ１が過度に低いときは、第１半導体層１０と中間領域３０とにおける格子整合差による応力蓄積に伴い、中間領域３０において欠陥が導入されると考えられる。密度Ｄｐ１が過度に高いときは、力の蓄積は回避されるものの、不純物の導入、または、第２半導体層２０の成分の拡散などが生じると考えられる。実施形態においては、密度Ｄｐ１は５×１０７／ｃｍ２以上１×１０８／ｃｍ２以下であることが好ましい。これにより、高い移動度μが得られる。
適度な密度で、比較的大きい幅の第１ピット２１が設けられることで、適正な結晶性を維持した中間領域３０の形成が可能となる。これにより、第１半導体層１０のキャリア領域との良好な界面形成が可能となると考えられる。
図８は、半導体装置の特性を例示するグラフ図である。
図８は、上記の試料１１１の特性の評価結果を例示している。図８の横軸は、幅が２００ｎｍ以下の第２ピット２２の密度Ｄｐ２である。縦軸は、移動度μである。
図８に示すように、幅が小さい第２ピット２２の密度Ｄｐ２が変化しても、移動度μに相関は見られない。
図９は、半導体装置の特性を例示するグラフ図である。
図９は、上記の試料１１１の特性の評価結果を例示している。図７の横軸は、幅が８０ｎｍ以上２００ｎｍ未満の第３ピット２３と、幅が２００ｎｍ以上の第１ピット２１と、の合計の密度ＤｐＴである。縦軸は、移動度μである。
図９に示すように、種々の幅のピット２０Ｐの密度ＤｐＴが変化しても、移動度μはあまり変化しない。
図７～図９から分かるように、移動度μには、幅が２００ｎｍ以上の第１ピット２１の密度Ｄｐ１が大きく関係していることが分かった。
実施形態においては、幅が２００ｎｍ以上の複数の第１ピット２１の第１面２０ａにおける密度Ｄｐ１は、５×１０７／ｃｍ２以上１×１０８／ｃｍ２以下であることが好ましい。実施形態において、幅が８０ｎｍ以上２００ｎｍ未満の複数の第３ピット２３の第１面２０ａにおける密度は、５×１０７／ｃｍ２以上５×１０８／ｃｍ２以下である。例えば、幅が６０ｎｍ以上１２０ｎｍ以下の複数の第２ピット２２の第１面２０ａにおける密度は、１×１０８／ｃｍ２以上５×１０８／ｃｍ２以下である。
実施形態において、例えば、複数の第１ピット２１の幅（第１幅ｗ１）は、３００ｎｍ以下である。幅が過度に大きいと、例えば、不純物（例えばＣなど）が導入され易くなる。幅が過度に大きいと、例えば、第２半導体層２０に含まれる元素の拡散などにより、特性が劣化し易くなる。
図１に示すように、実施形態において、複数の第１ピット２１の少なくとも１つの底２１ｂは、第１半導体層１０にある。
実施形態において、例えば、中間領域３０は、島状または網状でも良い。完全な膜状でない場合も、第２半導体層２０から第１半導体層１０への拡散（例えばＩｎの拡散など）を抑制できると考えられる。
図１０は、半導体装置を例示する模式的断面図である。
図１０は、第２半導体層２０を形成する前の状態の中間領域３０の状態を例示している。図１０に示すように、中間領域３０の上面３０ａにピット３１が存在する。ピット３１の底３１ｂは、第１半導体層１０中にある。第１半導体層１０の成長中にピット３１が形成される。ピット３１は、中間領域３０を形成した後も残る。このようなピット３１を含む中間領域３０の上に第２半導体層２０が形成される。第２半導体層２０の第１面２０ａに生じるピット２０Ｐは、ピット３１を起点としている。
ピット３１の第１方向（Ｚ軸方向）に沿う深さを深さｄｚとする。以下、深さｄｚの例について説明する。
図１１は、半導体装置の特性を例示するグラフ図である。
図１１の横軸は、中間領域３０の形成の処理時間ｔｍである。縦軸は、ピット３１の深さｄｚである。ピット３１の深さｄｚは、中間領域３０の上面３０ａの高さを基準にした距離である。処理時間ｔｍが長いと、中間領域３０の厚さｔ３が厚くなる。
図１１に示すように、処理時間ｔｍが長いと、深さｄｚが深くなる。このことから、中間領域３０の形成中に、ピット３１の底部及び側面が除去されると考えられる。中間領域３０となる膜の形成と、ピット３１の側壁のエッチングと、が同時に進行すると考えられる。
例えば、深さｄｚが深いと、中間領域３０の上に形成される第２半導体層２０におけるピット２０Ｐの幅が大きくできると考えられる。例えば、中間領域３０の形成の処理時間を長くすることで、第２半導体層２０におけるピット２０Ｐの幅を大きくできる。
図１２は、実施形態に係る半導体装置を例示する模式的断面図である。
図１２に示すように、実施形態に係る半導体装置１２０は、第１半導体層１０、第２半導体層２０及び中間領域３０に加えて、第１電極５１、第２電極５２、第３電極５３及び絶縁部材６１を含む。半導体装置１２０における、第１半導体層１０、第２半導体層２０及び中間領域３０の構成は、半導体装置１１０における、第１半導体層１０、第２半導体層２０及び中間領域３０の構成と同様で良い。以下、第１電極５１、第２電極５２、第３電極５３及び絶縁部材６１の例について説明する。
第１電極５１から第２電極５２への方向は、第１方向（Ｚ軸方向）と交差する第２方向に沿う。第２方向は、例えば、Ｘ軸方向である。第３電極５３の第２方向における位置は、第１電極５１の第２方向における位置と、第２電極５２の第２方向における位置と、の間にある。
第１半導体層１０は、第１部分領域１０ａ、第２部分領域１０ｂ、第３部分領域１０ｃ、第４部分領域１０ｄ、及び、第５部分領域１０ｅを含む。第１部分領域１０ａから第１電極５１への方向は、第１方向（Ｚ軸方向）に沿う。第２部分領域１０ｂから第２電極５２への方向は、第１方向に沿う。第３部分領域１０ｃは、第２方向（例えばＸ軸方向）において、第１部分領域１０ａと第２部分領域１０ｂとの間にある。第３部分領域１０ｃから第３電極５３への方向は、第１方向（Ｚ軸方向）に沿う。
第４部分領域１０ｄは、第２方向（Ｘ軸方向）において、第１部分領域１０ａと第３部分領域１０ｃとの間にある。第５部分領域１０ｅは、第２方向において、第３部分領域１０ｃと第２部分領域１０ｂとの間にある。
第２半導体層２０は、第６部分領域２０ｆ及び第７部分領域２０ｇを含む。第４部分領域１０ｄから第６部分領域２０ｆへの方向は、第１方向（Ｚ軸方向）に沿う。第５部分領域１０ｅから第７部分領域２０ｇへの方向は、第１方向に沿う。
絶縁部材６１は、第１絶縁領域６１ｐを含む。第１絶縁領域６１ｐは、第１方向（Ｚ軸方向）において、第３部分領域１０ｃと第３電極５３との間に設けられる。
第１電極５１は、例えば、ソース電極として機能する。第２電極５２は、例えば、ドレイン電極として機能する。第３電極５３は、例えば、ゲート電極として機能する。第１絶縁領域６１ｐは、例えば、ゲート絶縁膜として機能する。
半導体装置１２０において、高い移動度が得られる。
（第２実施形態）
図１３は、第２実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図１３に示すように、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層１０の上に、Ａｌｘ３Ｇａ１－ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む中間領域３０を形成する（ステップＳ１１０）。
中間領域３０の上に、Ａｌｘ２Ｉｎ１－ｘ２Ｎ（０＜ｘ２＜１、ｘ１＜ｘ２）を含む第２半導体層２０を形成する（ステップＳ１２０）。
中間領域３０の形成は、Ａｌを含むガスと、アンモニアを含むガスと、水素を含むガスと、を含む第１ガスを用いて中間領域３０を形成することを含む。第２半導体層２０の形成は、Ａｌを含むガスと、Ｉｎを含むガスと、アンモニアを含むガスと、窒素を含むガスと、を含む第２ガスを用いて第２半導体層２０を形成することを含む。
このように、中間領域３０の形成において、水素を含む第１ガスが用いられる。水素は、例えばキャリアガスである。このような第１ガスを用いることで、深く適切な幅のピット３１が得られる。
第２半導体層２０の形成において、窒素を含む第２ガスが用いられる。窒素は、例えばキャリアガスである。このような第２ガスを用いることで、上記のような複数の第１ピット２１を含む第２半導体層２０が効率良く得られる。
（第３実施形態）
図１４は、第３実施形態に係る半導体装置の製造装置を例示する模式的断面図である。 図１４に示すように、第３実施形態に係る半導体装置の製造装置５１０は、処理室５２５と、ステージ５３１と、を含む。ステージ５３１は、処理室５２５の中に設けられる。ステージ５３１には、処理体（ウェーハ）が置かれることが可能である。
処理室５２５は、第１インレット５２１及び第２インレット５２２を含む。第１インレット５２１は、第１ガスｇ１及び第２ガスｇ２の少なくともいずれかを導入可能である。第１ガスｇ１は、Ａｌ、アンモニア及び水素を含む。第２ガスは、Ａｌ、Ｉｎ、アンモニア及び窒素を含む。第１ガスｇ１は、例えば、中間領域３０の形成に用いられる。第２ガスｇ２は、第２半導体層２０の形成に用いられる。
第２インレット５２２は、第３ガスｇ３を導入可能である。第３ガスｇ３は、塩素を含む。第３ガスｇ３は、例えば、処理室５２５のクリーニングに用いられる。第３ガスｇ３用の第２インレット５２２を設け、必要なときに処理室５２５をクリーニングすることで、不要な残留元素を効果的に除去できる。
図１４に示すように、処理室５２５にドレイン５２３が設けられる。ドレイン５２３からガスが排出される。
実施形態は、以下の構成（例えば技術案）を含んでも良い。
（構成１）
Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、
Ａｌｘ２Ｉｎ１－ｘ２Ｎ（０＜ｘ２＜１、ｘ１＜ｘ２）を含む第２半導体層と、
前記第１半導体層と前記第２半導体層との間に設けられＡｌｘ３Ｇａ１－ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む中間領域と、
を備え、
前記第２半導体層は第１面及び第２面を含み、
前記第１半導体層から前記第２半導体層への第１方向において、前記第２面は、前記中間領域と前記第１面との間にあり、
前記第２半導体層は、前記第１面に設けられた複数の第１ピットを含み、
前記複数の第１ピットの幅は、２００ｎｍ以上であり、
前記複数の第１ピットの前記第１面における密度は、５×１０７／ｃｍ２以上１×１０８／ｃｍ２以下である、半導体装置。
（構成２）
前記第２半導体層は、前記第１面に設けられた複数の第２ピットを含み、
前記複数の第２ピットの幅は、６０ｎｍ以上１２０ｎｍ以下であり、
前記複数の第２ピットの前記第１面における密度は、１×１０８／ｃｍ２以上５×１０８／ｃｍ２以下である、構成１記載の半導体装置。
（構成３）
前記第２半導体層は、前記第１面に設けられた複数の第３ピットを含み、
前記複数の第３ピットの幅は、８０ｎｍ以上２００ｎｍ未満であり、
前記複数の第３ピットの前記第１面における密度は、５×１０７／ｃｍ２以上５×１０８／ｃｍ２以下である、構成１記載の半導体装置。
（構成４）
前記第１半導体層は、ＧａＮを含み、
前記第２半導体層は、ＡｌＩｎＮを含み、
前記中間領域は、ＡｌＮを含む、構成１～３のいずれか１つに記載の半導体装置。
（構成５）
前記第２半導体層におけるＩｎの組成比は、０．１５以上０．２以下である、構成４記載の半導体装置。
（構成６）
前記中間領域の前記第１方向に沿う厚さは、０．５ｎｍ以上１．５ｎｍ以下である、構成１～５のいずれか１つに記載の半導体装置。
（構成７）
前記第２半導体層の前記第１方向に沿う厚さは、３ｎｍ以上２０ｎｍ以下である、構成１～６のいずれか１つに記載の半導体装置。
（構成８）
前記第１半導体層の前記第１方向に沿う厚さは、１μｍ以上３μｍ以下である、構成１～７のいずれか１つに記載の半導体装置。
（構成９）
基板をさらに備え、
前記基板と前記第２半導体層との間に前記中間領域があり、
前記基板と前記中間領域との間に前記第１半導体層がある、構成１～８のいずれか１つに記載の半導体装置。
（構成１０）
前記基板は、シリコンを含む、構成９記載の半導体装置。
（構成１１）
ＡｌＮを含む第４半導体層と、
ＡｌＧａＮを含む第５半導体層と、
をさらに備え、
前記基板と前記第１半導体層との間に前記第５半導体層があり、
前記基板と前記第５半導体層との間に前記第４半導体層がある、構成９または１０に記載の半導体装置。
（構成１２）
前記複数の第１ピットの前記幅は、３００ｎｍ以下である、構成１～１１のいずれか１つに記載の半導体装置。
（構成１３）
前記複数の第１ピットの少なくとも１つの底は、前記第１半導体層にある、構成１～１２のいずれか１つに記載の半導体装置。
（構成１４）
前記複数の第１ピットの少なくとも１つは、前記第１半導体層中のピットを起点とする、構成１～１３のいずれか１つに記載の半導体装置。
（構成１５）
前記中間領域は、島状または網状である、構成１～１４のいずれか１つに記載の半導体装置。
（構成１６）
前記第２半導体層におけるＩｎの組成比は、０．１７以上０．１８以下である、構成４記載の半導体装置。
（構成１７）
第１電極と、
第２電極と、
第３電極と、
絶縁部材と、
をさらに備え、
前記第１電極から前記第２電極への方向は、前記第１方向と交差する第２方向に沿い、
前記第３電極の前記第２方向における位置は、前記第１電極の前記第２方向における位置と、前記第２電極の前記第２方向における位置と、の間にあり、
前記第１半導体層は、第１部分領域、第２部分領域、第３部分領域、第４部分領域、及び、第５部分領域を含み、
前記第１部分領域から前記第１電極への方向は、前記第１方向に沿い、
前記第２部分領域から前記第２電極への方向は、前記第１方向に沿い、
前記第３部分領域は、前記第２方向において前記第１部分領域と前記第２部分領域との間にあり、前記第３部分領域から前記第３電極への方向は、前記第１方向に沿い、
前記第４部分領域は、前記第２方向において前記第１部分領域と前記第３部分領域との間にあり、
前記第５部分領域は、前記第２方向において前記第３部分領域と前記第２部分領域との間にあり、
前記第２半導体層は、第６部分領域及び第７部分領域を含み、
前記第４部分領域から前記第６部分領域への方向は、前記第１方向に沿い、
前記第５部分領域から前記第７部分領域への方向は、前記第１方向に沿い、
前記絶縁部材は、前記第１方向において前記第３部分領域と前記第３電極との間に設けられた第１絶縁領域を含む、構成１～１６のいずれか１つに記載の半導体装置。
（構成１８）
Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層の上に、Ａｌｘ３Ｇａ１－ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む中間領域を形成し、
前記中間領域の上にＡｌｘ２Ｉｎ１－ｘ２Ｎ（０＜ｘ２＜１、ｘ１＜ｘ２）を含む第２半導体層を形成し、
前記中間領域の形成は、Ａｌを含むガスと、アンモニアを含むガスと、水素を含むガスと、を含む第１ガスを用いて前記中間領域を形成することを含み、
前記第２半導体層の形成は、Ａｌを含むガスと、Ｉｎを含むガスと、アンモニアを含むガスと、窒素を含むガスと、を含む第２ガスを用いて前記第２半導体層を形成することを含む、半導体装置の製造方法。
（構成１９）
前記第２半導体層は、複数の第１ピットを含み、
前記複数の第１ピットの幅は、２００ｎｍ以上であり、
前記複数の第１ピットの密度は、５×１０７／ｃｍ２以上１×１０８／ｃｍ２以下である、構成１８記載の半導体装置の製造方法。
（構成２０）
処理室と、
前記処理室の中に設けられ処理体が置かれるステージと、
を備え、
前記処理室は、
Ａｌ、アンモニア及び水素を含む第１ガス、及び、Ａｌ、Ｉｎ、アンモニア及び窒素を含む第２ガスの少なくともいずれかを導入可能な第１インレットと、
塩素を含む第３ガスを導入可能な第２インレットと、
を含む、半導体装置の製造装置。
実施形態によれば、特性を向上できる半導体装置、半導体装置の製造方法、半導体装置の製造装置を提供できる。
実施形態において「窒化物半導体」は、ＢｘＩｎｙＡｌｚＧａ１－ｘ－ｙ－ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含む。上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体層、中間領域、電極及び絶縁部材などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置、半導体装置の製造方法、半導体装置の製造装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置、半導体装置の製造方法、半導体装置の製造装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１半導体層、 １０ａ～１０ｅ…第１～第５部分領域、 １４…第４半導体層、 １５…第５半導体層、 １８ｓ…基板、 ２０…第２半導体層、 ２０Ｐ…ピット、 ２０ａ、２０ｂ…第１、第２面、 ２０ｆ…第６部分領域、 ２０ｇ…第７部分領域、 ２１…第１ピット、 ２１ｂ…底、 ２２…第２ピット、 ２３…第３ピット、 ３０…中間領域、 ３０ａ…上面、 ３１…ピット、 ３１ｂ…底、 ５１～５３…第１～第３電極、 ６１…絶縁部材、 ６１ｐ…第１絶縁領域、 μ…移動度、 １１０…半導体装置、 １１１…試料、 １１９、１２０…半導体装置、 ５１０…製造装置、 ５２１、５２２…第１、第２インレット、 ５２３…ドレイン、 ５２５…処理室、 ５３１…ステージ、 Ｄｐ１、Ｄｐ２、ＤｐＴ…密度、 ｄｚ…深さ、 ｇ１～ｇ３…第１～第３ガス、 ｔ１～ｔ３…厚さ、 ｔｍ…処理時間、 ｗ１～ｗ３…第１～第３幅

Claims (9)

  1. Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、
    Ａｌｘ２Ｉｎ１－ｘ２Ｎ（０＜ｘ２＜１、ｘ１＜ｘ２）を含む第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられＡｌｘ３Ｇａ１－ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む中間領域と、
    を備え、
    前記第２半導体層は第１面及び第２面を含み、
    前記第１半導体層から前記第２半導体層への第１方向において、前記第２面は、前記中間領域と前記第１面との間にあり、
    前記第２半導体層は、前記第１面に設けられた複数の第１ピットを含み、
    前記複数の第１ピットの幅は、２００ｎｍ以上であり、
    前記複数の第１ピットの前記第１面における密度は、５×１０７／ｃｍ２以上１×１０８／ｃｍ２以下であり、
    前記複数の第１ピットの少なくとも１つの底は、前記第１半導体層にあり、
    前記第１半導体層の、前記第２半導体層側の部分に、２次元電子ガスが形成される、半導体装置。
  2. 前記第１半導体層は、ＧａＮを含み、
    前記第２半導体層は、ＩｎＡｌＮを含み、
    前記中間領域は、ＡｌＮを含む、請求項１に記載の半導体装置。
  3. 前記第２半導体層におけるＩｎの組成比は、０．１５以上０．２以下である、請求項２記載の半導体装置。
  4. 前記中間領域の前記第１方向に沿う厚さは、０．５ｎｍ以上１．５ｎｍ以下である、請求項１～３のいずれか１つに記載の半導体装置。
  5. 基板をさらに備え、
    前記基板と前記第２半導体層との間に前記中間領域があり、
    前記基板と前記中間領域との間に前記第１半導体層がある、請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記基板は、シリコンを含む、請求項５に記載の半導体装置。
  7. ＡｌＮを含む第４半導体層と、
    ＡｌＧａＮを含む第５半導体層と、
    をさらに備え、
    前記基板と前記第１半導体層との間に前記第５半導体層があり、
    前記基板と前記第５半導体層との間に前記第４半導体層がある、請求項５または６に記載の半導体装置。
  8. 前記中間領域は、島状または網状である、請求項１～７のいずれか１つに記載の半導体装置。
  9. 第１電極と、
    第２電極と、
    第３電極と、
    絶縁部材と、
    をさらに備え、
    前記第１電極から前記第２電極への方向は、前記第１方向と交差する第２方向に沿い、
    前記第３電極の前記第２方向における位置は、前記第１電極の前記第２方向における位置と、前記第２電極の前記第２方向における位置と、の間にあり、
    前記第１半導体層は、第１部分領域、第２部分領域、第３部分領域、第４部分領域、及び、第５部分領域を含み、
    前記第１部分領域から前記第１電極への方向は、前記第１方向に沿い、
    前記第２部分領域から前記第２電極への方向は、前記第１方向に沿い、
    前記第３部分領域は、前記第２方向において前記第１部分領域と前記第２部分領域との間にあり、前記第３部分領域から前記第３電極への方向は、前記第１方向に沿い、
    前記第４部分領域は、前記第２方向において前記第１部分領域と前記第３部分領域との間にあり、
    前記第５部分領域は、前記第２方向において前記第３部分領域と前記第２部分領域との間にあり、
    前記第２半導体層は、第６部分領域及び第７部分領域を含み、
    前記第４部分領域から前記第６部分領域への方向は、前記第１方向に沿い、
    前記第５部分領域から前記第７部分領域への方向は、前記第１方向に沿い、
    前記絶縁部材は、前記第１方向において前記第３部分領域と前記第３電極との間に設けられた第１絶縁領域を含む、請求項１～８のいずれか１つに記載の半導体装置。
JP2020010742A 2020-01-27 2020-01-27 半導体装置、半導体装置の製造方法、半導体装置の製造装置 Active JP7595415B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020010742A JP7595415B2 (ja) 2020-01-27 2020-01-27 半導体装置、半導体装置の製造方法、半導体装置の製造装置
US17/014,333 US11469304B2 (en) 2020-01-27 2020-09-08 Semiconductor device, method for manufacturing semiconductor device, and manufacturing apparatus of semiconductor device
US17/875,998 US11757006B2 (en) 2020-01-27 2022-07-28 Semiconductor device, method for manufacturing semiconductor device, and manufacturing apparatus of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020010742A JP7595415B2 (ja) 2020-01-27 2020-01-27 半導体装置、半導体装置の製造方法、半導体装置の製造装置

Publications (3)

Publication Number Publication Date
JP2021118262A JP2021118262A (ja) 2021-08-10
JP2021118262A5 JP2021118262A5 (ja) 2022-04-14
JP7595415B2 true JP7595415B2 (ja) 2024-12-06

Family

ID=76970609

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020010742A Active JP7595415B2 (ja) 2020-01-27 2020-01-27 半導体装置、半導体装置の製造方法、半導体装置の製造装置

Country Status (2)

Country Link
US (2) US11469304B2 (ja)
JP (1) JP7595415B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7595415B2 (ja) * 2020-01-27 2024-12-06 株式会社東芝 半導体装置、半導体装置の製造方法、半導体装置の製造装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011118433A1 (ja) 2010-03-24 2011-09-29 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子
JP2018117064A (ja) 2017-01-19 2018-07-26 住友電気工業株式会社 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110221039A1 (en) * 2010-03-12 2011-09-15 Sinmat, Inc. Defect capping for reduced defect density epitaxial articles
JP6319975B2 (ja) 2013-09-11 2018-05-09 学校法人 名城大学 窒化物半導体混晶の製造方法
JP6604036B2 (ja) 2015-06-03 2019-11-13 富士通株式会社 化合物半導体装置及びその製造方法
JP2017085006A (ja) * 2015-10-29 2017-05-18 富士通株式会社 化合物半導体装置及びその製造方法
JP2017178767A (ja) * 2016-03-25 2017-10-05 パナソニック株式会社 結晶製造方法及び気相成長装置
JP6819956B2 (ja) 2016-12-13 2021-01-27 学校法人 名城大学 半導体多層膜反射鏡、これを用いた垂直共振器型発光素子及びこれらの製造方法。
JP2018101701A (ja) 2016-12-20 2018-06-28 住友電工デバイス・イノベーション株式会社 半導体基板およびその製造方法
JP7595415B2 (ja) * 2020-01-27 2024-12-06 株式会社東芝 半導体装置、半導体装置の製造方法、半導体装置の製造装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011118433A1 (ja) 2010-03-24 2011-09-29 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子
JP2018117064A (ja) 2017-01-19 2018-07-26 住友電気工業株式会社 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法

Also Published As

Publication number Publication date
US20210234008A1 (en) 2021-07-29
US20220367644A1 (en) 2022-11-17
JP2021118262A (ja) 2021-08-10
US11757006B2 (en) 2023-09-12
US11469304B2 (en) 2022-10-11

Similar Documents

Publication Publication Date Title
JP2022136128A (ja) 半導体装置及びその製造方法
JP4530171B2 (ja) 半導体装置
KR101720589B1 (ko) 이 모드(Ｅ-ｍｏｄｅ) 고 전자 이동도 트랜지스터 및 그 제조방법
JP6120841B2 (ja) Ｉｉｉ−ｖエピタキシャル層を成長させるための方法
CN103515419B (zh) 用于硅衬底上的iii‑v族氮化物层的梯度氮化铝镓和超晶格缓冲层
KR101932327B1 (ko) 반도체 웨이퍼 및 방법
US7091524B2 (en) Semiconductor device and method for fabricating the same
JP7068676B2 (ja) Ｉｉｉａ－ｎ族デバイスのための非エッチ気体冷却エピタキシャルスタック
US10269899B2 (en) Method for forming FinFET devices
US10115589B2 (en) Epitaxial substrate for electronic devices, electronic device, method for producing the epitaxial substrate for electronic devices, and method for producing the electronic device
JP7595415B2 (ja) 半導体装置、半導体装置の製造方法、半導体装置の製造装置
JP2009224758A (ja) 複合半導体基板とその製造方法
US10411098B2 (en) Semiconductor device and manufacturing method thereof
US20170069748A1 (en) Semiconductor device and method of manufacturing a semiconductor device
JP2021166232A (ja) 半導体装置
JP2016219590A (ja) 半導体基板の製造方法、及び半導体装置の製造方法
US11101404B2 (en) Method for manufacturing semiconductor device and semiconductor device
TWI646228B (zh) 半導體基板及其製造方法
JP6019558B2 (ja) 窒化物電子デバイス、窒化物電子デバイスを作製する方法
JP7698510B2 (ja) 窒化物半導体、半導体装置及び窒化物半導体の製造方法
TWI873703B (zh) 半導體結構與其製作方法
TWI844049B (zh) 具有包含氮化鋁銦的阻障層的半導體結構及其生長方法
JP2025163988A (ja) ウエーハ、及び、半導体装置
CN117393504A (zh) 用于缺陷检查的阱调节
JP2017152513A (ja) 半導体装置の製造方法およびエッチング方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220406

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230403

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230616

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230830

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20230908

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20231124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240911

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241126

R150 Certificate of patent or registration of utility model

Ref document number: 7595415

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150