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JP7597110B2 - 表示装置および電子機器 - Google Patents
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Description

本開示は、表示装置およびそれを備える電子機器に関する。
有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という。）素子等の発光素子を基板上に複数配列した表示装置は自発光のため、消費電力が低いという特性を有しているため、種々の電気機器への応用が期待されている。
上記表示装置では、複数の発光素子をそれぞれ駆動する複数の画素回路とそれらの周辺回路とを同一の単結晶シリコン基板上にシリコン半導体微細プロセスを用いて形成することで、表示装置の小型化と高精細化を両立させる技術が提案されている（例えば特許文献１、２参照）。このような技術で製造された小型の表示装置は、電子ビューファインダ等への応用が期待されている。
特許文献３では、シリコン半導体微細プロセスを用いた表示装置として、複数の発光部（発光素子）２０がＳｉ層（シリコン基板）１３Ａの第１の面に設けられ、上記複数の発光部（発光素子）２０をそれぞれ駆動するための複数の駆動トランジスタＴｒ２がＳｉ層１３Ａの第２の面に設けられた構造を有するものが提案されている。
特許５８７０５４６号公報 特許６０３１９５４号公報 特開２０１４－１９４５１７号公報
しかしながら、特許文献３に記載の技術では、貫通電極１３Ｖと駆動トランジスタＴｒ２のソース／ドレイン領域（拡散層）１３２Ａの接続が配線１２１で行われるため（特許文献３の図１等参照）、配線１２１以外の配線の引き回し自由度が低下するという問題がある。
本開示の目的は、配線の引き回し自由度の低下を抑制することができる表示装置およびそれを備える電子機器を提供することにある。
上述の課題を解決するために、第１の開示は、
第１の面と第２の面とを有する駆動基板と、
第１の面に設けられた複数の発光素子と
を備え、
駆動基板は、
第２の面に設けられ、複数の発光素子をそれぞれ駆動する複数の駆動トランジスタと、
第１の面と第２の面の間を貫通する複数の貫通電極と、
第２の面に設けられ、各駆動トランジスタの拡散層と各貫通電極を接続する複数の接続部と
を備え、
接続部は、半導体層または半導体化合物層を備える表示装置である。
第２の開示は、第１の開示の表示装置を備える電子機器である。
本開示の第１の実施形態に係る表示装置の全体構成の一例を示す概略図である。 画素回路の構成の一例を示す回路図である。 本開示の第１の実施形態に係る表示装置の構成の一例を示す断面図である。 図３の一部を拡大して表す断面図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 参考例に係る表示装置の構成を示す断面図である。 本開示の第２の実施形態に係る表示装置の構成の一例を示す断面図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 表示装置の製造方法の一例を説明するための工程図である。 モジュールの概略構成の一例を表す平面図である。 デジタルスチルカメラの外観の一例を示す正面図である。 デジタルスチルカメラの外観の一例を示す背面図である。 ヘッドマウントディスプレイの外観の一例を斜視図である。 テレビジョン装置の外観の一例を示す斜視図である。
本開示の実施形態について以下の順序で説明する。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。
１ 第１の実施形態
１－１ 表示装置の構成
１－２ 表示装置の製造方法
１－３ 作用効果
２ 第２の実施形態
２－１ 表示装置の構成
２－２ 表示装置の製造方法
２－３ 作用効果
３ 変形例
４ 応用例
＜１ 第１の実施形態＞
［１－１ 表示装置の構成］
図１は、本開示の第１の実施形態に係る表示装置１０の全体構成の一例を示す概略図である。表示装置１０は、いわゆる有機ＥＬ（Electro Luminescence）表示装置である。表示装置１０は、各種の電子機器に用いて好適なものであり、表示領域１１０Ａと、表示領域１１０Ａの周縁に設けられた周辺領域１１０Ｂとを有している。
表示領域１１０Ａ内には、複数のサブ画素１００Ｒ、１００Ｇ、１００Ｂがマトリクス状に配置されている。サブ画素１００Ｒは赤色を表示し、サブ画素１００Ｇは緑色を表示し、サブ画素１００Ｂは青色を表示する。
なお、以下の説明において、サブ画素１００Ｒ、１００Ｇ、１００Ｂを特に区別しない場合には、サブ画素１００という。また、以下の説明において、行方向とは、上記マトリクス状の配列の行方向を意味し、列方向とは、上記マトリクス状の配列の列方向を意味する。
同色を表示するサブ画素１００Ｒ、１００Ｇ、１００Ｂの列が、繰り返し行方向に配置されている。行方向に並ぶ３つのサブ画素１００Ｒ、１００Ｇ、１００Ｂの組み合わせが一つの画素（ピクセル）を構成している。
また、表示領域１１０Ａには、列方向に延設された複数の信号線１１１Ａと、行方向に延設された複数の走査線１１２Ａとが設けられている。各信号線１１１Ａと各走査線１１２Ａとの各交差点に対応してサブ画素１００が設けられている。各信号線１１１Ａは信号線駆動回路１１１と接続され、各走査線１１２Ａは走査線駆動回路１１２と接続されている。
周辺領域１１０Ｂには、映像表示用のドライバである信号線駆動回路１１１および走査線駆動回路１１２が設けられている。信号線駆動回路１１１は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧を、信号線１１１Ａを介して選択されたサブ画素１００に供給するものである。走査線駆動回路１１２は、入力されるクロックパルスに同期してスタートパルスを順にシフト（転送）するシフトレジスタ等によって構成される。走査線駆動回路１１２は、各サブ画素１００への映像信号の書き込みに際し行単位でそれらを走査し、各走査線１１２Ａに走査信号を順次供給するものである。
図２は、サブ画素１００を駆動する画素回路１２０の構成の一例を示す回路図である。表示領域１１０Ａ内には、複数のサブ画素１００それぞれに対応して複数の画素回路１２０が設けられている。画素回路１２０は、アクティブ型の画素回路である。画素回路１２０は、駆動トランジスタＴｒ１の閾値電圧Ｖthの補正と発光素子１２の発光の制御を行うことが可能に構成されている。閾値電圧Ｖthの補正および発光素子１２の発光の制御の方法としては、例えば特許第５１４１１９２号公報に記載の方法を用いることができる。
画素回路１２０は、駆動トランジスタＴｒ１と、書込トランジスタＴｒ２と、容量素子（キャパシタ）Ｃｓとを備える。駆動トランジスタＴｒ１が有する一方のソース／ドレイン領域（拡散層）は、電源供給線１１３に接続され、電源供給線駆動回路（図示せず）により規定電位に設定される。駆動トランジスタＴｒ１が有する他方のソース／ドレイン領域（拡散層）は、発光素子１２が有する第１の電極に接続されると共に、容量素子Ｃｓの一方の電極に接続されている。駆動トランジスタＴｒ１が有するゲート電極は、書込トランジスタＴｒ２の一方のソース／ドレイン領域に接続されると共に、容量素子Ｃｓの他方の電極に接続されている。
書込トランジスタＴｒ２が有する他方のソース／ドレイン領域は、信号線１１１Ａと接続され、信号線駆動回路１１１からの映像信号が供給される。書込トランジスタＴｒ２が有するゲート電極は、走査線１１２Ａと接続され、走査線駆動回路１１２からの走査信号が供給される。
表示装置１０は、例えば、ＯＬＥＤ素子またはＭｉｃｒｏ－ＯＬＥＤ素子等の自発光素子をアレイ状に形成したマイクロディスプレイである。表示装置１０は、ＶＲ（Virtual Reality）用、ＭＲ（Mixed Reality）用もしくはＡＲ（Augmented Reality）用の表示装置、電子ビューファインダ（Electronic View Finder：ＥＶＦ）または小型プロジェクタ等に用いて好適なものである。
図３は、本開示の第１の実施形態に係る表示装置１０の構成の一例を示す断面図である。図４は、図３の一部を拡大して表す断面図である。表示装置１０は、トップエミッション方式の表示装置であり、第１の面Ｓ１および第２の面Ｓ２を有する駆動基板（第１の基板）１１と、駆動基板１１の第１の面Ｓ１上に設けられた絶縁層１３および複数の発光素子１２と、複数の発光素子１２上に設けられた保護層１４と、保護層１４上に設けられたカラーフィルタ１５と、カラーフィルタ１５上に設けられた充填樹脂層１６と、充填樹脂層１６上に設けられた対向基板（第２の基板）１７とを備える。さらに、表示装置１０は、駆動基板１１の第２の面Ｓ２上に設けられた絶縁層１８と、絶縁層１８上に設けられた多層配線層１９と、多層配線層１９上に設けられた支持基板１１Ａとを備える。なお、対向基板１７側がトップ側となり、駆動基板１１側がボトム側となる。
（駆動基板）
駆動基板１１は、いわゆるバックプレーンである。駆動基板１１は、駆動基板１１の本体である半導体基板２０の第２の面Ｓ２上に画素回路１２０が形成されたものである。画素回路１２０は、上述した駆動トランジスタＴｒ１と、書込トランジスタＴｒ２と、容量素子Ｃｓ以外に、貫通電極２４と、接続部２５とをさらに備える。なお、図３、図４では、書込トランジスタＴｒ２と容量素子Ｃｓの図示は省略されている。
駆動基板１１の本体である半導体基板２０は、シリコン基板であることが好ましい。このシリコン基板は、例えば、単結晶シリコンまたはポリシリコン（多結晶シリコン）により構成されている。
（駆動トランジスタ）
駆動トランジスタＴｒ１は、発光素子１２を駆動する。複数の駆動トランジスタＴｒ１は、駆動基板１１の第２の面Ｓ２に設けられている。駆動トランジスタＴｒ１は、例えばＰ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。駆動トランジスタＴｒ１は、ゲート電極２１と、第１の拡散層であるソース／ドレイン領域２２と、第２の拡散層であるソース／ドレイン領域２３とを備える。駆動トランジスタＴｒ１のチャネルは、例えば、単結晶シリコンまたはポリシリコンにより構成されている。
ゲート電極２１は、離隔して設けられたソース／ドレイン領域２２とソース／ドレイン領域２３の間の領域上に設けられている。ゲート電極２１は、例えば、駆動基板１１の第２の面Ｓ２上に設けられたゲート絶縁層２１Ａと、ゲート絶縁層２１Ａ上に設けられたポリシリコン層２１Ｂと、ポリシリコン層２１Ｂ上に設けられたシリサイド層２１Ｃとを備える。ゲート電極２１は、両サイドにサイドウォール２１Ｄ、２１Ｅをさらに備えていてもよい。
ゲート絶縁層２１Ａは、例えば、シリコン酸化層により構成されている。ポリシリコン層２１Ｂは、例えば、Ｐ＋型のポリシリコン層である。ここで、Ｐ＋型のポリシリコン層とは、Ｐ型の不純物をＰ－型の拡散領域２２Ａに比べて高濃度にドーピングしたポリシリコン層をいう。
シリサイド層２１Ｃは、シリコンと金属との化合物を含む。金属は、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）およびニッケル（Ｎｉ）からなる群より選ばれる少なくとも１種を含む。サイドウォール２１Ｄ、２１Ｅは、シリコン酸化層により構成されている。
半導体基板２０は、第２の面Ｓ２側にＮ型半導体ウェル領域（以下「Ｎ型ウェル領域」という。）２０Ａを有している。ソース／ドレイン領域２２、２３は、Ｎ型ウェル領域２０Ａ中に設けられたＰ型半導体領域である。ソース／ドレイン領域２２とソース／ドレイン領域２３とは、半導体基板２０の第２の面Ｓ２側に離隔して設けられている。
ソース／ドレイン領域２２は、Ｐ－型の拡散領域（第１の拡散領域）２２Ａと、Ｐ＋型の拡散領域（第２の拡散領域）２２Ｂとを備える。ここで、Ｐ－型の拡散領域２２Ｂとは、Ｐ型の不純物をＰ＋型の拡散領域２２Ａに比べて低濃度にドーピングした低濃度の不純物領域のことをいう。一方、Ｐ＋型の拡散領域２２Ｂとは、Ｐ型の不純物をＰ－型の拡散領域２２Ａに比べて高濃度にドーピングした高濃度の不純物拡散領域をいう。
Ｐ＋型の拡散領域２２Ｂは、Ｐ－型の拡散領域２２Ａ内に設けられる。Ｐ＋型の拡散領域２２Ｂは、Ｐ－型の拡散領域２２Ａの表面側（半導体基板２０の第２の面Ｓ２側）に位置している。Ｐ＋型の拡散領域２２Ｂの少なくとも一部は、ゲート電極２１と接続部２５の間の領域に位置している。
Ｐ＋型の拡散領域２３Ｂは、Ｐ－型の拡散領域２３Ａ内に設けられる。Ｐ＋型の拡散領域２３Ｂは、Ｐ－型の拡散領域２３Ａの表面側（半導体基板２０の第２の面Ｓ２側）に位置している。
ソース／ドレイン領域２２は、シリサイド層２２ＣをＰ＋型の拡散領域２２Ｂの表面に備える。シリサイド層２２Ｃは、駆動基板１１の第２の面Ｓ２のうち、ゲート電極２１と接続部２５の間の部分に設けられている。シリサイド層２２Ｃの材料としては、ゲート電極２１のシリサイド層２１Ｃと同様の材料を例示することができる。シリサイド層２２Ｃは、ゲート電極２１のシリサイド層２１Ｃと同様の材料により構成されていてもよいし、ゲート電極２１のシリサイド層２１Ｃとは異なる材料により構成されていてもよい。
ソース／ドレイン領域２３は、シリサイド層２３ＣをＰ＋型の拡散領域２３Ｂの表面に備える。シリサイド層２３Ｃの材料としては、ゲート電極２１のシリサイド層２１Ｃと同様の材料を例示することができる。シリサイド層２３Ｃは、ゲート電極２１のシリサイド層２１Ｃと同様の材料により構成されていてもよいし、ゲート電極２１のシリサイド層２１Ｃとは異なる材料により構成されていてもよい。
（貫通電極）
貫通電極２４は、発光素子１２と接続部２５とを接続する。貫通電極２４は、駆動基板１１の第１の面Ｓ１と第２の面Ｓ２の間を貫通する。貫通電極２４は、例えばピラー状を有している。貫通電極２４は、例えば、ポリシリコン、単結晶シリコンまたは金属等の導電材を含む。貫通電極２４と駆動基板１１との間のリーク電流を抑制するためには、貫通電極２４は、ポリシリコンまたは単結晶シリコンを含む好ましい。金属としては、タングステン（Ｗ）が好ましい。
（分離領域）
駆動基板１１は、分離領域２６を備え、この分離領域２６内に貫通電極２４が設けられていてもよい。具体的には、分離領域２６は、コンタクトホール２４Ｈを有し、このコンタクトホール２４Ｈ内に貫通電極２４が設けられていてもよい。分離領域２６は、貫通電極２４と半導体基板２０とを分離する。これにより、貫通電極２４と駆動基板１１との間にリーク電流が流れることを抑制することができる。分離領域２６は、例えば、酸化シリコン層等の酸化層により構成される。
分離領域２６は、第１の分離領域２６Ａと第２の分離領域２６Ｂとを備える。第１の分離領域２６Ａは、貫通電極２４とソース／ドレイン領域２２との間に流れるリーク電流を抑制する。第１の分離領域２６Ａは、駆動基板１１の第２の面Ｓ２側にソース／ドレイン領域２２に隣接して設けられている。第１の分離領域２６Ａは、駆動トランジスタＴｒ１と、駆動基板１１の第２の面Ｓ２に設けられた他の素子とを分離する素子間分離（Shallow Trench Isolation）領域であってもよい。第１の分離領域２６Ａの幅は、第２の分離領域２６Ｂの幅よりも広くなっていてもよい。
第２の分離領域２６Ｂは、半導体基板２０のうちソース／ドレイン領域２２よりも深い部分と貫通電極２４との間に流れるリーク電流を抑制する。第２の分離領域２６Ｂは、例えば、ピラー状を有する。第２の分離領域２６Ｂは、半導体基板２０の第１の面Ｓ１から第１の分離領域２６Ａまで延設され、第１の分離領域２６Ａと結合されている。
（接続部）
複数の接続部２５は、駆動基板１１の第２の面Ｓ２に設けられている。接続部２５は、駆動トランジスタＴｒ１のソース／ドレイン領域（拡散層）２２と貫通電極２４を接続する。また、接続部２５は、コンタクトホール２４Ｈをエッチングにより形成する際には、エッチングストッパ層として機能する。
接続部２５は、例えば、駆動基板１１の第２の面Ｓ２上に設けられたポリシリコン層２５Ａと、ポリシリコン層２５Ａ上に設けられたシリサイド層２５Ｂとを備える。接続部２５がシリサイド層２５Ｂを備えることで、駆動トランジスタＴｒ１と貫通電極２４の間の寄生抵抗を低減することができる。但し、シリサイド層２５Ｂは、必要に応じて備えられるものであり、備えられていなくてもよい。接続部２５は、両サイドにサイドウォール２５Ｃ、２５Ｄをさらに備えていてもよい。
ポリシリコン層２５Ａは、半導体層の一例である。ポリシリコン層２５Ａは、例えば、Ｐ＋型のポリシリコン層である。ポリシリコン層２５Ａの材料としては、ゲート電極２１のポリシリコン層２１Ｂと同様の材料を例示することができる。ポリシリコン層２５Ａは、ゲート電極２１のポリシリコン層２１Ｂと同様の材料により構成されていてもよいし、ゲート電極２１のポリシリコン層２１Ｂとは異なる材料により構成されていてもよい。
シリサイド層２５Ｂは、半導体化合物層の一例である。シリサイド層２５Ｂの材料としては、ゲート電極２１のシリサイド層２１Ｃと同様の材料を例示することができる。シリサイド層２５Ｂは、ゲート電極２１のシリサイド層２１Ｃと同様の材料により構成されていてもよいし、ゲート電極２１のシリサイド層２１Ｃとは異なる材料により構成されていてもよい。サイドウォール２５Ｃ、２５Ｄは、例えばシリコン酸化層により構成されている。
接続部２５と半導体基板２０の間に流れるリーク電流を抑制するためには、接続部２５は、ソース／ドレイン領域２２と第１の分離領域２６Ａとからなる領域内に設けられていることが好ましい。すなわち、接続部２５は、半導体基板２０の第１の面Ｓ１において、ソース／ドレイン領域２２と第１の分離領域２６Ａとのみ接触していることが好ましい。
（絶縁層）
絶縁層１８は、駆動基板１１の第２の面Ｓ２上に設けられている。絶縁層１８には、導電性プラグ１８Ａおよび導電性プラグ１８Ｂ等が設けられている。導電性プラグ１８Ａは、多層配線層１９の配線１９Ａとゲート電極２１のシリサイド層２１Ｃとを接続する。導電性プラグ１８Ｂは、電源供給線（図示せず）とソース／ドレイン領域２３とを接続する。
（多層配線層）
多層配線層１９は、絶縁層１８上に設けられている。多層配線層１９は、配線１９Ａ等の配線層を複数備える。
（支持基板）
支持基板１１Ａは、多層配線層１９上に設けられている。支持基板１１Ａは、駆動基板１１を支持する。支持基板１１Ａは、例えば、シリコンにより構成されている。
（発光素子）
複数の発光素子１２は、駆動基板１１の一主面にマトリクス状に配置されている。発光素子１２は、白色ＯＬＥＤ素子または白色Ｍｉｃｒｏ－ＯＬＥＤ（ＭＯＬＥＤ）素子である。第１の実施形態においては、表示装置１０におけるカラー化の方式として、白色ＯＬＥＤ素子とカラーフィルタ１５とを用いる方式が用いられる。なお、カラー化の方式はこれに限定されるものではなく、ＲＧＢの塗り分け方式等を用いてもよい。また、単色のフィルタを用いるようにしてよい。
発光素子１２は、駆動基板１１の第１の面Ｓ１上に、第１の電極（例えばアノード）１２Ａ、有機層１２Ｂ、および第２の電極（例えばカソード）１２Ｃがこの順序で積載されたものである。
（第１の電極）
第１の電極１２Ａは、サブ画素１００毎に電気的に分離して設けられている。第１の電極１２Ａは、反射層としての機能も兼ねており、できるだけ反射率が高く、かつ仕事関数が大きい金属層によって構成されることが、発光効率を高める上で好ましい。金属層の構成材料としては、例えば、クロム（Ｃｒ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、鉄（Ｆｅ）、タングステン（Ｗ）、銀（Ａｇ）等の金属元素の単体および合金のうちの少なくとも１種を用いることができる。合金の具体例としては、複数の金属層の積層膜により構成されていてもよい。
（第２の電極）
第２の電極１２Ｃは、表示領域１１０Ａ内においてすべてのサブ画素１００に共通の電極として設けられている。第２の電極１２Ｃは、有機層１２Ｂで発生した光に対して透過性を有する透明電極である。ここで、透明電極には、半透過性反射層も含まれるものとする。第２の電極１２Ｃは、例えば、金属または金属酸化物により構成される。金属としては、例えば、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ナトリウム（Ｎａ）等の金属元素の単体および合金のうちの少なくとも１種を用いることができる。合金としては、例えば、マグネシウム（Ｍｇ）と銀（Ａｇ）との合金（ＭｇＡｇ合金）、またはアルミニウム（Ａｌ）とリチウム（Ｌｉ）との合金（ＡｌＬｉ合金）が好適である。金属酸化物としては、例えば、インジウム酸化物と錫酸化物の混合体（ＩＴＯ）、インジウム酸化物と亜鉛酸化物の混合体（ＩＺＯ）または酸化亜鉛（ＺｎＯ）等の金属酸化物を用いることができる。
（絶縁層）
絶縁層１３は、第１の電極１２Ａをサブ画素１００毎に電気的に分離するためのものである。絶縁層１３は、第１の電極１２Ａの間に設けられると共に、第１の電極１２Ａの周縁部を覆っている。より具体的には、絶縁層１３は、各第１の電極１２Ａに対応する部分に開口を有し、第１の電極１２Ａの上面（第２の電極１２Ｃとの対向面）の周縁部から第１の電極１２Ａの側面（端面）にかけて覆っている。
絶縁層１３は、例えば有機材料または無機材料により構成される。有機材料としては、例えばポリイミドまたはアクリル樹脂等が挙げられる。無機材料としては、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンまたは酸化アルミニウム等を用いることができる。
（有機層）
有機層１２Ｂは、第１の電極１２Ａと第２の電極１２Ｃの間に設けられている。有機層１２Ｂは、表示領域１１０Ａ内においてすべてのサブ画素１００に共通の有機層として設けられている。有機層１２Ｂは、例えば、第１の電極１２Ａの側から正孔注入層、正孔輸送層、発光層、電子輸送層がこの順序で積層された構成を有する。なお、有機層の構成はこれに限定されるものではなく、発光層以外の層は必要に応じて設けられるものである。
正孔注入層は、発光層への正孔注入効率を高めるためのものであると共に、リークを抑制するためのバッファ層である。正孔輸送層は、発光層への正孔輸送効率を高めるためのものである。発光層は、電界をかけることにより電子と正孔との再結合が起こり、光を発生するものである。電子輸送層は、発光層への電子輸送効率を高めるためのものである。電子輸送層と第２の電極１２Ｃとの間には、電子注入層を設けてもよい。この電子注入層は、電子注入効率を高めるためのものである。
（保護層）
保護層１４は、発光素子１２を外気と遮断し、外部環境から発光素子１２内部への水分浸入を抑制するためのものである。また、第２の電極１２Ｃが金属層により構成されている場合には、保護層１４は、この金属層の酸化を抑制する機能も有していてもよい。
保護層１４は、例えば、吸湿性が低い無機材料により構成される。無機材料は、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＮＯ）、酸化チタン（ＴｉＯ）および酸化アルミニウム（ＡｌＯ）のうちの少なくとも１種を含む。保護層１４は、単層構造であってもよいが、厚さを大きくする場合には多層構造としてもよい。保護層１４における内部応力を緩和するためである。保護層１４が、高分子樹脂により構成されていてもよい。高分子樹脂は、熱硬化型樹脂および紫外線硬化型樹脂のうちの少なくとも１種を含む。
（カラーフィルタ）
カラーフィルタ１５は、例えば、オンチップカラーフィルタ（On Chip Color Filter：ＯＣＣＦ）である。カラーフィルタ１５は、例えば、赤色フィルタ、緑色フィルタおよび青色フィルタを備える。赤色フィルタ、緑色フィルタ、青色フィルタはそれぞれ、サブ画素１００Ｒの発光素子１２、サブ画素１００Ｇの発光素子１２、サブ画素１００Ｂの発光素子１２に対向して設けられている。これにより、サブ画素１００Ｒ、サブ画素１００Ｇ、サブ画素１００Ｂ内の各発光素子１２から発せられた白色光がそれぞれ、上記の赤色フィルタ、緑色フィルタおよび青色フィルタを透過することによって、赤色光、緑色光、青色光がそれぞれ表示面から出射される。また、各色のカラーフィルタ間、すなわちサブ画素１００間の領域には、遮光層（図示せず）が設けられていてもよい。なお、カラーフィルタ１５は、オンチップカラーフィルタに限定されるものではなく、対向基板１７の一主面に設けられたものであってもよい。
（充填樹脂層）
充填樹脂層１６は、カラーフィルタ１５と対向基板１７とを接着する接着層としての機能を有している。充填樹脂層１６は、例えば、熱硬化型樹脂および紫外線硬化型樹脂のうちの少なくとも１種を含む。
（対向基板）
対向基板１７は、対向基板１７の一方の面と、複数の発光素子１２が設けられた駆動基板１１の第１の面Ｓ１とが対向するように設けられている。対向基板１７は、充填樹脂層１６と共に、発光素子１２およびカラーフィルタ１５等を封止するものである。対向基板１７は、カラーフィルタ１５からから出射される各色光に対して透明なガラス等の材料により構成される。
［１－２ 表示装置の製造方法］
以下、図５Ａから図５Ｋを参照して、本開示の第１の実施形態に係る表示装置１０の製造方法の一例について説明する。
まず、半導体基板２０の第１の面Ｓ１から第２の面Ｓ２を貫通する第２の分離領域２６Ｂを半導体基板２０に複数形成する（図５Ａ参照）。次に、各第２の分離領域２６Ｂの上部（半導体基板２０の第２の面Ｓ２側の端部）にそれぞれ第１の分離領域２６Ａを形成した後、半導体基板２０の第２の面Ｓ２にイオンを注入することにより複数のＮ型ウェル領域２０Ａを形成する。Ｎ型ウェル領域２０Ａの形成後、例えば半導体基板２０の第２の面Ｓ２を酸化することにより、半導体基板２０の第２の面Ｓ２にゲート絶縁層２１Ａを形成する（図５Ｂ参照）。
次に、ホウ素等のＰ型不純物を各Ｎ型ウェル領域２０Ａにイオン注入することにより、Ｐ－型の拡散領域２２Ｂ、２３Ｂをそれぞれ複数形成する。次に、ゲート絶縁層２１Ａを部分的に除去し、各拡散領域２２Ａの表面のうち第１の分離領域２６Ａに隣接する部分に、拡散領域２２Ａの表面が露出する表面露出部２２Ｄを形成する（図５Ｃ参照）。
次に、例えばＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン層２５Ｅを半導体基板２０の第２の面Ｓ２上に形成する（図５Ｄ参照）。次に、例えばフォトリソグラフィおよびエッチングによりポリシリコン層２５Ｅをパターニングすることにより、複数のゲート電極２１およびポリシリコン層２５Ａを半導体基板２０の第２の面Ｓ２上に形成する（図５Ｅ参照）。
次に、例えばＣＶＤ法により酸化層を半導体基板２０上に形成した後、上記酸化層をエッチバックすることにより、サイドウォール２１Ｄ、２１Ｅを各ゲート電極２１に形成すると共に、サイドウォール２５Ｃ、２５Ｄをポリシリコン層２５Ａに形成する。サイドウォール２５Ｃ、２５Ｄとポリシリコン層２５Ａとにより接続部２５が構成される。
その後、ホウ素等のＰ型不純物を各ゲート電極２１のポリシリコン層２１Ｂ、各接続部２５のポリシリコン層２５Ａ、各Ｐ－型の拡散領域２２Ｂおよび各Ｐ－型の拡散領域２３Ｂに注入する。これにより、各ゲート電極２１のポリシリコン層２１Ｂおよび各接続部２５のポリシリコン層２５Ａは、Ｐ＋型のポリシリコン層となる。また、各Ｐ－型の拡散領域２２Ａ、各Ｐ－型の拡散領域２３ＡにそれぞれＰ＋型の拡散領域２２Ｂ、Ｐ＋型の拡散領域２３Ｂが形成される（図５Ｆ参照）。この際、Ｐ型不純物は、上記Ｐ－型の拡散領域２２Ａ、２３Ａの形成工程よりも高濃度で注入される。
次に、各ゲート電極２１および各接続部２５の上部をシリサイド化すると共に、各Ｐ＋型の拡散領域２２Ｂおよび各Ｐ＋型の拡散領域２３Ｂの表面をシリサイド化する。これにより、各ゲート電極２１、各接続部２５の上部にそれぞれシリサイド層２１Ｃ、シリサイド層２５Ｂが形成される共に、各Ｐ＋型の拡散領域２２Ｂ、各Ｐ＋型の拡散領域２３Ｂの表面にそれぞれシリサイド層２２Ｃ、シリサイド層２３Ｃが形成される（図５Ｇ参照）。以上により、駆動基板１１が得られる。
次に、例えばＣＶＤ法により、半導体基板２０の第２の面Ｓ２上に絶縁層１８を形成した後、例えばＣＭＰ（Chemical Mechanical Polishing）等により絶縁層１８の表面を研磨し、平坦化する。次に、例えばフォトリソグラフィおよびエッチングにより絶縁層１８にコンタクトホール１８ＡＨを形成した後、例えばＣＶＤ法により絶縁層１８上にタングステン層を形成し、コンタクトホール１８ＡＨをタングステン層で埋める。次に、例えばＣＭＰ等によりタングステン層を研磨し、コンタクトホール１８ＡＨ内以外のタングステン層を除去する。これにより、導電性プラグ１８Ａがコンタクトホール１８ＡＨ内に形成される（図５Ｈ参照）。次に、絶縁層１８上に配線１９Ａを含む多層配線層１９を形成する（図５Ｉ参照）。この多層配線層１９の構成は、使用する回路の仕様に応じて選択される。
次に、多層配線層１９に支持基板１１Ａを接着し、支持基板１１Ａと共に駆動基板１１等を反転した後、例えばＣＭＰ等により駆動基板１１の第１の面Ｓ１を研磨することにより、半導体基板２０を所望の厚さに調整する。次に、例えばドライエッチングにより、半導体基板２０を貫通するコンタクトホール２４Ｈを分離領域２６に形成する。この際、接続部２５は、エッチングストッパ層として機能する。その後、このコンタクトホール２４Ｈに導電材料を埋め込み、例えばＣＭＰにより半導体基板２０の第１の面Ｓ１を研磨し平坦化する。これにより、導電性プラグ１８Ａがコンタクトホール２４Ｈ内に形成される（図５Ｊ参照）。
次に、例えばスパッタリング法により、金属層を駆動基板１１の第１の面Ｓ１上に形成した後、例えばフォトリソグラフィおよびエッチングを用いて、金属層をパターニングすることにより、発光素子１２毎（すなわちサブ画素１００毎）に分離された複数の第１の電極１２Ａを形成する（図５Ｋ参照）。
次に、例えばＣＶＤ法により、絶縁層１３を形成する。次に、フォトリソグラフィおよびエッチングを用いて、絶縁層１３をパターニングする。次に、例えば蒸着法により、正孔注入層、正孔輸送層、発光層、電子輸送層を複数の第１の電極１２Ａ上および絶縁層１３上にこの順序で積層することにより、有機層１２Ｂを形成する。次に、例えばスパッタリング法により、第２の電極１２Ｃを有機層１２Ｂ上に形成する。これにより、駆動基板１１の第１の面Ｓ１上に複数の発光素子１２が形成される。
次に、例えば蒸着法またはＣＶＤ法により、保護層１４を第２の電極１２Ｃ上に形成した後、例えばフォトリソグラフィにより、保護層１４上にカラーフィルタ１５を形成する。なお、保護層１４の段差やカラーフィルタ１５自体の膜厚差による段差を平坦化するために、カラーフィルタ１５の上、下または上下両方に平坦化層を形成してもよい。次に、例えばＯＤＦ（One Drop Fill）方式により、充填樹脂層１６によりカラーフィルタ１５を覆った後、対向基板１７を充填樹脂層１６上に載置する。次に、例えば充填樹脂層１６に熱を加えるか、または充填樹脂層１６に紫外線を照射し、充填樹脂層１６を硬化させることにより、充填樹脂層１６を介して駆動基板１１と対向基板１７とを貼り合せる。これにより、表示装置１０が封止される。なお、充填樹脂層１６が熱硬化型樹脂および紫外線硬化型樹脂の両方を含む場合には、充填樹脂層１６に紫外線を照射し仮硬化させた後、充填樹脂層１６に熱を加えて本硬化させるようにしてもよい。以上により、図３に示す表示装置１０が得られる。
［１－３ 作用効果］
図６は、参考例に係る表示装置４１０の構成を示す断面図である。表示装置４１０の駆動基板４１１では、駆動トランジスタＴｒ１のソース／ドレイン領域（拡散層）２２と貫通電極２４とは、絶縁層４１８の導電性プラグ４１８Ａ、４１８Ｂおよび多層配線層４１９の配線４１９Ａにより接続されている。このため、多層配線層４１９に含まれる、配線４１９Ａ以外の配線４１９Ｂ等の引き回し自由度が低下する。
また、製造歩留まりの観点で不利な最小加工寸法を多用することになるため、歩留まり低下の低下を招きやすい。
また、発光素子１２を駆動する第１の電極１２Ａに一般的なＬＳＩで使用される電圧（例えば１．２Ｖまたは３．３Ｖ）より高い電圧を加える場合（液晶素子やＯＬＥＤ素子で必要な場合が多い。）、信頼性の観点から、貫通電極２４に繋がる配線４１９Ａは隣接する配線４１９Ｂ等との間隔を他より離す必要があるため、配線４１９Ｂ等の引き回し自由度が低下する。
これに対して、上述したように、第１の実施形態に係る表示装置１０の駆動基板１１では、駆動トランジスタＴｒ１のソース／ドレイン領域（拡散層）２２と貫通電極２４とは、接続部２５により接続されている。このため、参考例の配線４１９Ａ等を削減することができる。したがって、第１の実施形態に係る表示装置１０では、多層配線層１９に含まれる配線１９Ａ等の引き回し自由度を向上することができる。
また、配線４１９Ａの削減により得られた領域を有効活用することができる。例えば、多層配線層１９に含まれる配線１９Ａ等を太くしたり、配線間のスペースを広げることで、表示装置１０の製造の歩留まりを向上することができる。
また、第１の実施形態において貫通電極２４を接続部２５に重ね合わせる（すなわち、アライメントする）場合には、参考例において貫通電極２４を導電性プラグ４１８Ａに重ね合わせる場合に比べ、貫通電極２４を重ね合わせるパターン（すなわち接続部２５）の大きさや形状等の自由度を向上することができる。これにより、表示装置１０の製造の歩留まりを向上すると共に、ソース／ドレイン領域（拡散層）２２と貫通電極２４の間における抵抗のバラつきを抑制することができる。
また、製造歩留まりの観点で不利な最小加工寸法の使用を減らすことができるため、歩留まり低下を抑制することができる。
また、配線４１９Ａの削減により多層配線層１９にてスペースが得られるため、上述のように、信頼性の観点から、多層配線層１９に含まれる配線間の間隔を離す必要がある場合でも、配線の引き回し自由度の低下を抑制することができる。
駆動基板１１が分離領域２６（すなわち第１の分離領域２６Ａおよび第２の分離領域２６Ｂ）内に貫通電極２４を備えている。これにより、半導体基板２０と貫通電極２４の間に流れるリーク電流を抑制することができる。
貫通電極２４は、半導体基板２０の第２の面Ｓ２側において第１の分離領域２６Ａ内に設けられている。これにより、接続部２５のポリシリコン層２５Ａが半導体基板２０と接触する面積を低減することができる。したがって、半導体基板２０と半導体基板２０の間に流れるリーク電流を抑制することができる。
＜２ 第２の実施形態＞
［２－１ 表示装置の構成］
図７は、本開示の第２の実施形態に係る表示装置１０Ａの全体構成の一例を示す概略図である。第２の実施形態に係る表示装置１０Ａは、接続部２５（図３参照）に代えて、接続部２７を備える点において、第１の実施形態に係る表示装置１０とは異なっている。
接続部２７は、接続部２５と同様に、駆動トランジスタＴｒ１のソース／ドレイン領域（拡散層）２２と貫通電極２４を接続する。接続部２５は、例えば、シリサイド層により構成されている。シリサイド層は、半導体化合物層の一例である。接続部２５を構成するシリサイド層の材料としては、ゲート電極２１のシリサイド層２１Ｃと同様の材料を例示することができる。接続部２７を構成するシリサイド層が、ゲート電極２１のシリサイド層２１Ｃと同様の材料により構成されていてもよいし、ゲート電極２１のシリサイド層２１Ｃとは異なる材料により構成されていてもよい。
［２－２ 表示装置の製造方法］
以下、図５Ａ、図５Ｂ、図８Ａから図８Ｄを参照して、本開示の第２の実施形態に係る表示装置１０Ａの製造方法の一例について説明する。
まず、第２の分離領域２６Ｂの形成（図５Ａ参照）からゲート絶縁層２１Ａの形成工程（図５Ｂ参照）までを第１の実施形態に係る表示装置１０の製造方法と同様に実施する。次に、ホウ素等のＰ型不純物を各Ｎ型ウェル領域２０Ａにイオン注入することにより、Ｐ－型の拡散領域２２Ｂ、２３Ｂをそれぞれ複数形成する。
次に、例えばＣＶＤ法によりポリシリコン層２５Ｅを半導体基板２０の第２の面Ｓ２上に形成する（図８Ａ参照）。次に、例えばフォトリソグラフィおよびエッチングによりポリシリコン層２５Ｅをパターニングすることにより、複数のゲート電極２１を半導体基板２０の第２の面Ｓ２上に形成する（図８Ｂ参照）。
次に、例えばＣＶＤ法により酸化層を半導体基板２０上に形成した後、上記酸化層をエッチバックすることにより、サイドウォール２１Ｄ、２１Ｅを各ゲート電極２１に形成する（図８Ｃ参照）。次に、例えばＣＶＤ法によりポリシリコン層２７Ａを半導体基板２０の第２の面Ｓ２上に形成した後、例えばフォトリソグラフィおよびエッチングによりポリシリコン層２７Ａをパターニングすることにより、各分離領域２６上にポリシリコン層２７Ａをそれぞれ残す。
次に、ホウ素等のＰ型不純物を各ポリシリコン層２１Ｂ、各ポリシリコン層２７Ａ、各Ｐ－型の拡散領域２２Ａおよび各Ｐ－型の拡散領域２３Ａに注入する。これにより、各ポリシリコン層２１Ｂおよび各ポリシリコン層２７ＡがＰ＋型のポリシリコン層となる。また、各Ｐ－型の拡散領域２２Ａ、各Ｐ－型の拡散領域２３ＡにそれぞれＰ＋型の拡散領域２２Ｂ、Ｐ＋型の拡散領域２３Ｂが形成される。
次に、各ゲート電極２１の上部、各Ｐ＋型の拡散領域２３Ｂの表面、各Ｐ＋型の拡散領域２２Ｂの表面および各ポリシリコン層２７Ａの全体をシリサイド化することにより、シリサイド層２１Ｃ、シリサイド層２３Ｃおよび接続部（シリサイド層）２７を形成する（図８Ｄ参照）。以上により、駆動基板１１が得られる。
次に、絶縁層１８の形成工程以降を第１の実施形態に係る表示装置１０の製造方法と同様に実施する。以上により、図７に示す表示装置１０Ａが得られる。
［２－３ 作用効果］
上述したように、第２の実施形態に係る表示装置１０Ａの駆動基板１１では、駆動トランジスタＴｒ１のソース／ドレイン領域（拡散層）２２と貫通電極２４とは、シリサイド層により構成された接続部２７により接続されている。このため、第１の実施形態に係る表示装置１０に比べて、駆動トランジスタＴｒ１と貫通電極２４の間の寄生抵抗を低減することができる。
＜３ 変形例＞
（変形例１）
上述の第１、第２の実施形態では、半導体基板２０が第１の分離領域２６Ａと第２の分離領域２６Ｂとを備える例について説明したが、半導体基板２０が第２の分離領域２６Ｂを備えていなくてもよいし、第１の分離領域２６Ａおよび第２の分離領域２６Ｂを備えていなくてもよい。
（変形例２）
上述の第１の実施形態では、接続部２５のポリシリコン層２５Ａの不純物濃度が、駆動トランジスタＴｒ１のポリシリコン層２１Ｂの不純物濃度とほぼ同様である例について説明したが、接続部２５のポリシリコン層２５Ａの不純物濃度が、駆動トランジスタＴｒ１のポリシリコン層２１Ｂの不純物濃度と異なっていてもよい。例えば、接続部２５のポリシリコン層２５Ａの不純物濃度が、駆動トランジスタＴｒ１のポリシリコン層２１Ｂの不純物濃度よりも高くてもよい。この場合、接続部２５のポリシリコン層２５Ａとソース／ドレイン領域２２との接触抵抗、および接続部２５のポリシリコン層２５Ａと貫通電極２４との接触抵抗を低減することができる。また、駆動トランジスタＴｒ１と貫通電極２４の間の寄生抵抗を低減することもできる。
（変形例３）
上述の第１の実施形態では、接続部２５がポリシリコン層２５Ａとシリサイド層２５Ｂとを備える例について説明したが、接続部２５の全体がシリサイド層により構成されていてもよい。この場合、駆動トランジスタＴｒ１と貫通電極２４の間の寄生抵抗を低減することができる。
（変形例４）
上述の第１、第２の実施形態では、ゲート電極２１がゲート絶縁層２１Ａとポリシリコン層２１Ｂとシリサイド層２１Ｃとを備える例について説明したが、ゲート電極２１がゲート絶縁層２１Ａとシリサイド層２１Ｃとを備えるようにしてもよい。この場合、駆動トランジスタＴｒ１と貫通電極２４の間の寄生抵抗を低減することができる。
（変形例５）
上述の第１、第２の実施形態では、駆動基板１１が半導体基板２０上に画素回路１２０が形成された構成を有する例について説明したが、ガラス基板上に画素回路１２０が形成された構成を有していてもよい。
（変形例６）
上述の第１、第２の実施形態では、駆動トランジスタＴｒ１がＰ型のＭＯＳＦＥＴである例について説明したが、駆動トランジスタＴｒ１がＮ型のＭＯＳＦＥＴであってもよい。なお、上述の第１、第２の実施形態において、書込トランジスタＴｒ２は、Ｐ型のＭＯＳＦＥＴであってもよいし、Ｎ型のＭＯＳＦＥＴであってもよい。
（変形例７）
上述の第１、第２の実施形態では、発光素子１２がＯＬＥＤ素子等である例について説明したが、発光素子１２が無機エレクトロルミネッセンス（Inorganic Electro-Luminescence：ＩＥＬ）素子または半導体レーザー素子等の自発光型の発光素子であってもよい。
（変形例８）
上述の第１の実施形態では、ソース／ドレイン領域（拡散層）２２の表面にシリサイド層２２Ｃが備えられている例について説明したが、ソース／ドレイン領域２２の表面にシリサイド層２２Ｃが備えられていなくてもよい。すなわち、ソース／ドレイン領域２２の表面がノンシリサイドであってもよい。この場合、接続部２５とＮ型ウェル領域２０Ａとの間のリーク電流を抑制することができる。
（変形例９）
上述の第１の実施形態では、接続部２５がポリシリコン層２５Ａとシリサイド層２５Ｂを備える例について説明したが、接続部２５がポリシリコン層２５Ａとシリサイド層２５Ｂに代えて金属層を備えるようにしてもよい。上述の第２の実施形態では、接続部２７がシリサイド層により構成されている例について説明したが、接続部２５が金属層により構成されていてもよい。金属層は、例えば、Ｔａ、ＴａＮまたはＮｂにより構成されていてもよいし、ＷＮ層およびＲｕＯ２層の２層の金属層により構成されていてもよい。
ゲート電極２１がメタルゲート電極であってもよい。具体的には、ゲート電極２１が、ポリシリコン層２１Ｂに代えて金属層を備えるようにしてもよい。ゲート電極２１がメタルゲート電極である場合、ゲート電極２１の金属層と、接続部２５、２７の金属層とが、同一の金属材料により構成されていてもよいし、異なる金属材料により構成されていてもよい。駆動トランジスタＴｒ１がＰ型のＭＯＳＦＥＴである場合、ゲート電極２１の金属層は、例えばＴａ、ＴａＮまたはＮｂにより構成されている。駆動トランジスタＴｒ１がＮ型のＭＯＳＦＥＴである場合、ゲート電極２１の金属層は、例えばＷＮ層およびＲｕＯ２層の２層の金属層により構成されている。
＜４ 応用例＞
（電子機器）
上述の第１、第２の実施形態およびその変形例のいずれかに係る表示装置１０、１０Ａは、例えば、図９に示したようなモジュールとして、種々の電子機器に組み込まれる。特にビデオカメラや一眼レフカメラの電子ビューファインダまたはヘッドマウント型ディスプレイ等の高解像度が要求され、目の近くで拡大して使用されるものに適する。このモジュールは、駆動基板１１の一方の短辺側に、対向基板等により覆われず露出した領域２１０を有し、この領域２１０に、信号線駆動回路１１１および走査線駆動回路１１２の配線を延長して外部接続端子（図示せず）が形成されている。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（Flexible Printed Circuit：ＦＰＣ）２２０が接続されていてもよい。
（具体例１）
図１０Ａ、図１０Ｂは、デジタルスチルカメラ３１０の外観の一例を示す。このデジタルスチルカメラ３１０は、レンズ交換式一眼レフレックスタイプのものであり、カメラ本体部（カメラボディ）３１１の正面略中央に交換式の撮影レンズユニット（交換レンズ）３１２を有し、正面左側に撮影者が把持するためのグリップ部３１３を有している。
カメラ本体部３１１の背面中央から左側にずれた位置には、モニタ３１４が設けられている。モニタ３１４の上部には、電子ビューファインダ（接眼窓）３１５が設けられている。撮影者は、電子ビューファインダ３１５を覗くことによって、撮影レンズユニット３１２から導かれた被写体の光像を視認して構図決定を行うことが可能である。電子ビューファインダ３１５としては、上述の第１、第２の実施形態およびその変形例のいずれかに係る表示装置１０、１０Ａを用いることができる。
（具体例２）
図１１は、ヘッドマウントディスプレイ３２０の外観の一例を示す。ヘッドマウントディスプレイ３２０は、例えば、眼鏡形の表示部３２１の両側に、使用者の頭部に装着するための耳掛け部３２２を有している。表示部３２１としては、上述の第１、第２の実施形態およびその変形例のいずれかに係る表示装置１０、１０Ａを用いることができる。
（具体例３）
図１２は、テレビジョン装置３３０の外観の一例を示す。このテレビジョン装置３３０は、例えば、フロントパネル３３２およびフィルターガラス３３３を含む映像表示画面部３３１を有し、この映像表示画面部３３１は、上述の第１、第２の実施形態およびその変形例のいずれかに係る表示装置１０、１０Ａにより構成されている。
以上、本開示の第１、第２の実施形態および変形例について具体的に説明したが、本開示は、上述の第１、第２の実施形態および変形例に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。
例えば、上述の第１、第２の実施形態および変形例において挙げた構成、方法、工程、形状、材料および数値等はあくまでも例に過ぎず、必要に応じてこれと異なる構成、方法、工程、形状、材料および数値等を用いてもよい。
上述の第１、第２の実施形態および変形例の構成、方法、工程、形状、材料および数値等は、本開示の主旨を逸脱しない限り、互いに組み合わせることが可能である。
上述の第１、第２の実施形態および変形例に例示した材料は、特に断らない限り、１種を単独でまたは２種以上を組み合わせて用いることができる。
また、本開示は以下の構成を採用することもできる。
（１）
第１の面と第２の面とを有する駆動基板と、
前記第１の面に設けられた複数の発光素子と
を備え、
前記駆動基板は、
前記第２の面に設けられ、複数の前記発光素子をそれぞれ駆動する複数の駆動トランジスタと、
前記第１の面と前記第２の面の間を貫通する複数の貫通電極と、
前記第２の面に設けられ、前記各駆動トランジスタの拡散層と前記各貫通電極を接続する複数の接続部と
を備え、
前記接続部は、半導体層または半導体化合物層を備える表示装置。
（２）
前記半導体層は、ポリシリコン層であり、
前記半導体化合物層は、シリサイド層である（１）に記載の表示装置。
（３）
前記接続部は、前記半導体層上に設けられた半導体化合物層をさらに備える（１）または（２）に記載の表示装置。
（４）
前記半導体層は、ポリシリコン層であり、
前記半導体化合物層は、シリサイド層である（３）に記載の表示装置。
（５）
前記拡散層の表面は、ノンシリサイドである（１）から（４）のいずれかに記載の表示装置。
（６）
前記接続部は、第１のポリシリコン層を備え、
前記駆動トランジスタのゲート電極は、第２のポリシリコン層を備え、
前記第１のポリシリコン層と前記第２のポリシリコン層とは、同一の材料により構成されている（１）から（５）のいずれかに記載の表示装置。
（７）
前記接続部は、第１のポリシリコン層を備え、
前記駆動トランジスタのゲート電極は、第２のポリシリコン層を備え、
前記第１のポリシリコン層と前記第２のポリシリコン層とは、異なる材料により構成されている（１）から（５）のいずれかに記載の表示装置。
（８）
前記駆動基板は、該駆動基板の本体である半導体基板と前記貫通電極とを分離する分離領域を備える（１）から（７）のいずれかに記載の表示装置。
（９）
前記貫通電極は、タングステンを含む（１）から（８）のいずれかに記載の表示装置。
（１０）
前記貫通電極は、ポリシリコンを含む（１）から（８）のいずれかに記載の表示装置。
（１１）
前記貫通電極は、単結晶シリコンを含む（１）から（８）のいずれかに記載の表示装置。
（１２）
前記発光素子は、有機発光ダイオード素子である（１）から（９）のいずれかに記載の表示装置。
（１３）
前記駆動基板は、前記駆動トランジスタの閾値電圧Ｖthの補正と前記発光素子の発光の制御を行う画素回路を備え、
前記画素回路は、前記駆動トランジスタと信号書込トランジスタと容量素子とを備える（１）から（１２）のいずれかに記載の表示装置。
（１４）
前記駆動トランジスタのチャネルは、単結晶シリコンにより構成されている（１）から（１３）のいずれかに記載の表示装置。
（１５）
（１）から（１４）のいずれかに記載の前記表示装置を備える電子機器。
１０、１０Ａ、４１０ 表示装置
１１、４１１ 駆動基板
１１Ａ 支持基板
１２ 発光素子
１２Ａ 第１の電極
１２Ｂ 有機層
１２Ｃ 第２の電極
１３ 絶縁層
１４ 保護層
１５ カラーフィルタ
１６ 充填樹脂層
１７ 対向基板
１８、４１８ 絶縁層
１８Ａ、１８Ｂ、４１８Ａ、４１８Ｂ 導電性プラグ
１９、４１９ 多層配線層
１９Ａ、４１９Ａ、４１９Ｂ 配線
２０ 半導体基板
２０Ａ Ｎ型半導体ウェル領域
２１ ゲート電極
２１Ａ ゲート絶縁層
２１Ｂ ポリシリコン層
２１Ｃ シリサイド層
２１Ｄ、２１Ｅ サイドウォール
２２、２３ ソース／ドレイン領域（拡散層）
２２Ａ、２３Ａ Ｐ－型の拡散領域
２２Ｂ、２３Ｂ Ｐ＋型の拡散領域
２２Ｃ、２３Ｃ ポリシリコン層
２４ 貫通電極
２５、２７ 接続部
２５Ａ ポリシリコン層（半導体層）
２５Ｂ シリサイド層（半導体化合物層）
２５Ｃ、２５Ｄ サイドウォール
２６ 分離領域
２６Ａ 第１の分離領域
２６Ｂ 第２の分離領域
１００Ｒ、１００Ｇ、１００Ｂ サブ画素
１１０Ａ 表示領域
１１０Ｂ 周辺領域
１１１ 信号線駆動回路
１１１Ａ 信号線
１１２ 走査線駆動回路
１１２Ａ 走査線
３１０ デジタルスチルカメラ（電子機器）
３２０ ヘッドマウントディスプレイ（電子機器）
３３０ テレビジョン装置（電子機器）
Ｃｓ 容量素子
Ｓ１ 第１の面
Ｓ２ 第２の面
Ｔｒ１ 駆動トランジスタ
Ｔｒ２ 書込トランジスタ

Claims (15)

  1. 第１の面と第２の面とを有する駆動基板と、
    前記第１の面に設けられた複数の発光素子と
    を備え、
    前記駆動基板は、
    前記第２の面に設けられ、複数の前記発光素子をそれぞれ駆動する複数の駆動トランジスタと、
    前記第１の面と前記第２の面の間を貫通する複数の貫通電極と、
    前記第２の面に設けられ、前記各駆動トランジスタの拡散層と前記各貫通電極を接続する複数の接続部と
    を備え、
    前記接続部は、半導体層または半導体化合物層を備える表示装置。
  2. 前記半導体層は、ポリシリコン層であり、
    前記半導体化合物層は、シリサイド層である請求項１に記載の表示装置。
  3. 前記接続部は、前記半導体層上に設けられた半導体化合物層をさらに備える請求項１に記載の表示装置。
  4. 前記半導体層は、ポリシリコン層であり、
    前記半導体化合物層は、シリサイド層である請求項３に記載の表示装置。
  5. 前記拡散層の表面は、ノンシリサイドである請求項１に記載の表示装置。
  6. 前記接続部は、第１のポリシリコン層を備え、
    前記駆動トランジスタのゲート電極は、第２のポリシリコン層を備え、
    前記第１のポリシリコン層と前記第２のポリシリコン層とは、同一の材料により構成されている請求項１に記載の表示装置。
  7. 前記接続部は、第１のポリシリコン層を備え、
    前記駆動トランジスタのゲート電極は、第２のポリシリコン層を備え、
    前記第１のポリシリコン層と前記第２のポリシリコン層とは、異なる材料により構成されている請求項１に記載の表示装置。
  8. 前記駆動基板は、該駆動基板の本体である半導体基板と前記貫通電極とを分離する分離領域を備える請求項１に記載の表示装置。
  9. 前記貫通電極は、タングステンを含む請求項１に記載の表示装置。
  10. 前記貫通電極は、ポリシリコンを含む請求項１に記載の表示装置。
  11. 前記貫通電極は、単結晶シリコンを含む請求項１に記載の表示装置。
  12. 前記発光素子は、有機発光ダイオード素子である請求項１に記載の表示装置。
  13. 前記駆動基板は、前記駆動トランジスタの閾値電圧Ｖthの補正と前記発光素子の発光の制御を行う画素回路を備え、
    前記画素回路は、前記駆動トランジスタと信号書込トランジスタと容量素子とを備える請求項１に記載の表示装置。
  14. 前記駆動トランジスタのチャネルは、単結晶シリコンにより構成されている請求項１に記載の表示装置。
  15. 請求項１に記載の前記表示装置を備える電子機器。
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