JP7601434B2 - 集積回路、コンピュータシステムおよびデータ処理方法 - Google Patents

Description

本願は、集積回路、コンピュータシステムおよびデータ処理方法、例えば、ベクトルギャザー命令に係るロードパケットのメモリシステムへの発行に関する。

ベクトルギャザー命令とは、特許文献１に例示されているように、メモリシステム上のアドレスを含むアドレスポインタをベクトルレジスタ上にセットしておき、このアドレスの指すデータをベクトルレジスタに読み込むことを指示する命令である。ベクトルギャザー命令は、ベクトルロード命令または単にギャザー命令と呼ばれることがある。通例、ベクトルギャザー命令は、メモリアドレスから各１ワードのデータの読み出しを示すロードパケットに分解され、分解されたロードパケットはメモリシステムに対して発行される。この段階では、複数のメモリアドレス間の関連性は考慮されない。メモリシステムからは、ロードパケットに対するリプライパケットが１ワードのデータごとに返却される。

近年では、メモリシステムにおいて、１ワードに限らず、一度に複数ワードのデータの読み書きを実行できるようにして高集積化ならびに高速化が図られている。メモリシステムの処理単位内に読み込み対象とする複数ワード分のデータを含めることで、１回の処理で複数ワードのデータを読み出すことができる。

特許第２７１６２５４号公報 特許第５９２６７５４号公報

高集積化に関し、複数のコアとメモリシステムをチップ内ネットワークで接続してなるマルチコアシステムが普及している。マルチコアシステムでは、チップ内ネットワークにおけるデータ伝送の頻出が性能低下を招く要因となりうる。そのため、ロードパケット数およびリプライパケット数を減少させてネットワークの混雑を回避または緩和することが望ましい。その場合、一度に複数ワードのデータをロードできるロードパケットを生成し、複数ワードのデータに対するリプライパケットを返却して、ロードパケット数とリプライパケット数を減少させることが考えられる。

例えば、特許文献２には、限定範囲ベクトルメモリアクセス命令を用いて、複数ワードのデータをロードする手法について記載されている。限定範囲ベクトルメモリアクセス命令は、メモリシステムの限定範囲を指定する命令と、限定範囲における複数のインデックスを示すベクトルギャザー命令が指示される。しかしながら、ベクトルレジスタにおけるメモリシステム上のメモリアドレスは、命令の実行時に計算させる。そのため、命令の実行前にメモリアドレスがメモリシステムの限定範囲に含まれているか否かを判定し、限定範囲を指定する命令と、限定範囲内の複数のインデックスを示すベクトルギャザー命令を生成することができない。

本願は、上述の課題を解決すべくなされたものであり、メモリシステムを備えるコンピュータシステムの性能向上を実現することを主目的としている。

上記目的を達成するために、本願の第１態様に係る演算回路は、取得されるベクトルギャザー命令で指示される複数のメモリアドレスにそれぞれ対応する要素領域を複数個含む処理単位がメモリシステムに存在するか否かを判定し、前記処理単位が存在する場合、当該処理単位における前記要素領域ごとの要素番号とオフセットを示すロードパケットを前記メモリシステムに出力し、前記メモリシステムから入力されるリプライパケットの前記要素番号に対応して含まれるデータ要素をベクトルレジスタに書き込み、前記メモリアドレスを格納するアドレスレジスタを備え、使用状態を未使用とするアドレスレジスタに格納されるメモリアドレスに対応する要素領域を複数個含む処理単位が存在するか否かを判定し、前記ロードパケットを出力するとき、前記複数の要素領域に対応するメモリアドレスが記憶されているアドレスレジスタの使用状態を使用済に変更する。

本願の第２態様に係る演算回路におけるデータ処理方法は、前記演算回路は、メモリアドレスを格納するアドレスレジスタを備え、前記演算回路が、取得されるベクトルギャザー命令で指示される複数の取得されるメモリアドレスにそれぞれ対応する要素領域を複数個含む処理単位がメモリシステムに存在するか否かを判定し、前記処理単位が存在する場合、当該処理単位における前記要素領域ごとの要素番号とオフセットを示すロードパケットを前記メモリシステムに出力し、前記メモリシステムから入力されるリプライパケットの前記要素番号に対応して含まれるデータ要素をベクトルレジスタに書き込み、使用状態を未使用とするアドレスレジスタに格納されるメモリアドレスに対応する要素領域を複数個含む処理単位が存在するか否かを判定し、前記ロードパケットを出力するとき、前記複数の要素領域に対応するメモリアドレスが記憶されているアドレスレジスタの使用状態を使用済に変更する。

本願の一態様によれば、コンピュータシステムの性能向上を実現することができる。

本実施形態に係るコンピュータシステムの構成例を示す概略ブロック図である。 本実施形態に係るベクトルギャザー命令の動作例を示す説明図である。 本実施形態に係る処理単位の構成例を示す構成図である。 本実施形態に係るメモリアドレスの構成例を示す構成図である。 本実施形態に係るコアの構成例を示す概略ブロック図である。 本実施形態に係るベクトルユニットの構成例を示す概略ブロック図である。 本実施形態に係るロードパケット生成回路の構成例を示す概略ブロック図である。 本実施形態に係る複数要素検出回路の構成例を示す構成図である。 本実施形態に係るロードパケットによる読み出し対象とするデータ要素の判定ルールの第一例を示す図である。 本実施形態に係るロードパケットによる読み出し対象とするデータ要素の判定ルールの第二例を示す図である。 本実施形態に係るロードパケットによる読み出し対象とするデータ要素の判定ルールの第三例を示す図である。 本実施形態に係るロードパケットによる読み出し対象とするデータ要素の判定ルールの第四例を示す図である。 本実施形態に係るロードパケットによる読み出し対象とするデータ要素の判定ルールの第五例を示す図である。 本実施形態に係るロードパケットによる読み出し対象とするデータ要素の判定ルールの第六例を示す図である。 本実施形態に係るロードパケットによる読み出し対象とするデータ要素の判定ルールの第七例を示す図である。 本実施形態に係るロードパケットによる読み出し対象とするデータ要素の判定ルールの第八例を示す図である。 本実施形態に係るロードパケットの一例を示す構成図である。 本実施形態に係るリプライパケットの一例を示す構成図である。 本実施形態に係るベクトルギャザー動作の動作例を示す説明図である。 本実施形態に係るベクトルユニットからロードパケット生成回路へのメモリアドレスの送信例を示す説明図である。 本実施形態の最小構成例に係る演算回路を例示する概略ブロック図である。

以下、本願の実施形態について、図面を参照して説明する。図１は、本実施形態に係るコンピュータシステムの構成例を示す概略ブロック図である。本実施形態に係るコンピュータシステムは、複数のコア１０１とメモリシステム１０３とを備える。個々のコア１０１は、それぞれチップ内ネットワーク１０２を経由して各種のデータを伝送可能にメモリシステム１０３と有線で接続される。本実施形態では、コア１０１の数は１個でもよいし、２個以上のいずれの個数であってもよい。個々のコア１０１は、プロセッサコアに相当する。コア１０１ごとに独立な演算処理がなされうる。個々のコア１０１は、命令列の解釈、実行などを実行するための論理回路を備える。

次に、本実施形態に係るコア５０１の構成例について説明する。図５は、本実施形態に係るコア５０１の構成例を示す概略ブロック図である。コア５０１の構成は、図１に例示される個々のコア１０１の構成と同様である。コア５０１は、スカラーユニット５０２、ベクトルユニット５０３およびロードパケット生成回路５０５を含んで構成される。
スカラーユニット５０２は、自部に提供される各種の命令をデコードし、各種のスカラ演算を実行する演算回路である。
ベクトルユニット５０３は、各種のベクトル演算を行う演算回路である。
ロードパケット生成回路５０５は、データの読み出しの指示を通知するためのロードパケットを生成する。ロードパケット生成回路５０５は、生成したロードパケットをメモリシステム５０４に出力する。

次に、本実施形態に係るベクトルユニット６０１について説明する。図６は、本実施形態に係るベクトルユニット６０１の構成例を示す概略ブロック図である。ベクトルユニット６０１の構成は、図５に例示されるベクトルユニット５０３の構成と同様である。
ベクトルユニット６０１は、ベクトルレジスタファイル６０２と演算器６０３を含んで構成される。ベクトルレジスタファイル６０２は、１個または複数個のベクトルレジスタを備える。個々のベクトルレジスタは、複数の要素レジスタを備える。ベクトルレジスタファイル６０２におけるベクトルレジスタの個数は１個または２個以上であれば、何個であってもよい。個々のベクトルレジスタにおける要素レジスタの個数は、２個以上であれば何個であってもよい。以下の説明では、ベクトルレジスタファイル６０２におけるベクトルレジスタの個数を６４個とし、個々のベクトルレジスタにおける要素レジスタの個数を６４個とする場合を例示する。ロードパケット生成回路７０１は、個々のベクトルレジスタから８個の要素レジスタにそれぞれ格納されたメモリアドレスを同時に読み出し可能と仮定する。

次に、本実施形態に係るロードパケット生成回路７０１について説明する。図７は、本実施形態に係るロードパケット生成回路７０１の構成例を示す概略ブロック図である。ロードパケット生成回路７０１の構成は、図５に例示されるロードパケット生成回路５０５の構成と同様である。
ロードパケット生成回路７０１は、複数要素検出回路７０２とロードパケット発行回路７０３を含んで構成される。複数要素検出回路７０２は、ベクトルレジスタから読み出される８個のメモリアドレスを特定し、メモリシステムにおいて特定したメモリアドレスで指示される要素領域を複数個含む処理単位の有無を検出する。

ロードパケット発行回路７０３は、複数要素検出回路７０２による検出結果として、複数個のデータ要素の読み出し、または、１個のデータ要素の読み出しを指示するためのロードパケットを生成する。ロードパケット生成回路７０１は、生成したロードパケットをメモリシステム５０４に発行する。なお、以下の説明では、ロードパケット生成回路７０１は、同時に２個または１個のデータ要素の読み出しを指示する場合を主に例示するが、これには限られない。ロードパケット生成回路７０１は、同一の処理単位内における３個以上Ｎ個（後述）以下のデータ要素の存在を判定したことに応じて、３個以上Ｎ個以下のデータ要素の読み出しを指示可能としてもよい。

次に、本実施形態に係る複数要素検出回路７０２について説明する。図８は、本実施形態に係る複数要素検出回路７０２の構成例を示す構成図である。複数要素検出回路７０２は、Ｎ個のアドレスレジスタＡ８０１～Ｈ８０８と、Ｎ（Ｎ－１）／２個の比較器８０９～８１６を備える。Ｎは、読出アドレス数に相当する自然数である。読出アドレス数は、複数要素検出回路７０２がベクトルレジスタから同時に読出が指示されるアドレスの数である。図８の例では、読出アドレス数Ｎは８個である。読出アドレス数は、８個に限られず、２個以上７個以下でもよいし、９個以上であってもよい。

複数要素検出回路７０２は、ベクトルレジスタから読み出した８個のメモリアドレスを、それぞれアドレスレジスタＡ８０１～Ｈ８０８に書き込む。複数要素検出回路７０２は、８個のアドレスレジスタＡ８０１～Ｈ８０８のそれぞれに格納されたメモリアドレスに基づいて、それぞれのメモリアドレスに対応する要素領域を複数個含む処理単位が存在するか否かを判定する。図８の例では、アドレスレジスタＡ８０１～Ｈ８０８のうち、いずれか２個のそれぞれに格納されたメモリアドレスに対応する要素領域を含む処理単位の存否が判定される。ここで、２１個（（８－１）×（８－２）／２）の比較器は、それぞれ２個のメモリアドレスからなるメモリアドレスの組ごとに、それぞれの上位アドレスを比較する。複数要素検出回路７０２は、それぞれの上位アドレスが同一か否かにより、２個のメモリアドレスのそれぞれに対応する要素領域が同一の処理単位に属するか否かを判定することができる。同一と判定された上位アドレスにより、その処理単位が指示される。

なお、処理単位とは、メモリシステム５０４において一度にデータを読み書き可能とする単位を指す。本実施形態では、１個の処理単位において複数のデータ要素のアクセスを可能とする。図３の例では、メモリシステム５０４の処理単位３０１は、６４バイトの記憶領域を占める。処理単位３０１は、８ワードに区分され、各ワードは８バイトの記憶領域を占める。各ワードの領域は、それぞれオフセットで指示される。データ要素Ａ ３０２は、オフセット０ｘ８で指示される。データ要素Ｂ ３０３は、オフセット０ｘ２０で指示される。

上位アドレスとは、メモリアドレスを構成する複数ビットの一部をなす上位ビットで表される部分を指す。メモリアドレスの他の一部をなす下位ビットで表される部分がオフセットに相当する。図４の例では、メモリアドレス４０１は、６４ビットで表される。上位アドレス４０３は、５８ビットで表され、メモリシステムの処理単位を示す。オフセット４０２は、６ビットで表され、１個の処理単位内の個々の要素領域を指す。従って、複数のメモリアドレス間で上位アドレス４０３が一致することは、それぞれのメモリアドレスに係る要素領域が、同一の処理単位に存在することを意味する。

次に、本実施形態に係るロードパケットの一例について説明する。ロードパケットは、ロードパケット発行回路７０３によりメモリシステム５０４に対して発行される。図１７は、本実施形態に係るロードパケットの一例を示す構成図である。オフセットもしくは要素番号の数（以下、「要素数」と呼ぶことがある）は、それぞれメモリアドレスの数に相当する。図１７の例では、いずれも２個である。

ロードパケット１７０１は、上位アドレス１７０２、オフセット０ １７０３、オフセット１ １７０４、要素番号０ １７０５、 要素番号１ １７０５、種別１７０７およびベクトルレジスタ番号１７０８を含んで構成される。種別１７０７は、有効な要素数を示す。この例では、要素数として、２要素または１要素が指示される。ベクトルレジスタ番号１７０８は、メモリアドレスの取得元であるベクトルレジスタを示す。即ち、ロードパケット１７０１は、上位アドレス１７０２で指示される処理単位のうち、２個のオフセット０、１でそれぞれ指示される要素領域からのデータ要素の読み取りをメモリシステム５０４に対して指示する指令を含む。要素番号０、１は、それぞれ２個のデータ要素もしくは要素領域に対応付けられ、ロードパケット１７０１に対する応答とするリプライパケットに含まれる。

次に、本実施形態に係るリプライパケットの一例について説明する。リプライパケットは、メモリシステム５０４によりベクトルユニット５０３に返送される。図１８は、本実施形態に係るリプライパケットの一例を示す構成図である。図１８の例では、要素数は２個である。

リプライパケット１８０１は、要素番号０ １８０２、要素番号１ １８０３、データ０ １８０４、データ１ １８０５およびベクトルレジスタ番号１８０６を格納して構成される。データ０ １８０４、データ１ １８０５は、それぞれ要素番号０ １８０２、要素番号１ １８０３に対応付けられ、上位アドレス１７０２で指示される処理単位のうち、オフセット０ １７０３、オフセット１ １７０４で指示される要素領域に格納された要素データである。種別１８０７は、有効な要素数を示す。例えば、種別１８０７として２と設定される場合、要素番号０ １８０２、要素番号１ １８０３、データ０ １８０４、データ１ １８０５がいずれも有効であることが示される。例えば、種別１８０７として１と設定される場合、先頭の１組の要素番号０ １８０２、データ０ １８０４が有効であり、後続の要素番号１ １８０３、データ１ １８０５が無効であることが示される。

次に本実施形態に係るベクトルギャザー命令に対する動作例について説明する。図２は、本実施形態に係るベクトルギャザー命令の動作例を示す説明図である。ベクトルギャザー命令は、メモリシステムに記憶されているデータから複数のデータ要素を読み出し、読み出したデータ要素をベクトルレジスタに書き込むことを指示する命令である。図２の例では、ベクトルレジスタＶ０ ２０１において、ｎ個のメモリアドレスＡ０ ２０２、Ａ１ ２０３、Ａ２ ２０４、…、Ａｎ－１ ２０６が格納されている。ベクトルギャザー命令により、メモリシステム２０７のｎ個のメモリアドレスで指示される要素領域のそれぞれに格納される要素データＤ０ ２０８、Ｄ１ ２０９、Ｄ２ ２１０、…、Ｄｎ－１ ２１２の読み出しと、読み出した要素データのベクトルレジスタＶ１ ２１３への書き込みが指示される。

図１９は、本実施形態に係るベクトルギャザー動作の動作例を示す説明図である。次の説明では、ベクトルギャザー動作は、図５に例示されるコア５０１により実行される場合を例とする。スカラーユニット１９０１は、自部に提供される命令をデコードする。デコードした命令がベクトルギャザー命令であるとき、スカラーユニット１９０１は、当該ベクトルギャザー命令に基づいてベクトルギャザー指示１９０４、１９０５を生成する。スカラーユニット１９０１は、生成したベクトルギャザー指示１９０４、１９０５を、それぞれベクトルユニット１９０２とロードパケット生成回路１９０３に対して発行する。ベクトルギャザー指示１９０４は、データの読み取り先を示すメモリアドレスが格納されているベクトルレジスタのベクトルレジスタ番号と、ギャザー結果を格納するベクトルレジスタ、即ち、データの書き込み先とするベクトルレジスタのベクトルレジスタ番号を示す。

ベクトルユニット１９０２には、スカラーユニット１９０１からベクトルギャザー指示１９０４が入力される。ベクトルユニット１９０２は、ベクトルギャザー指示１９０４のベクトルレジスタ番号で指示されるベクトルレジスタに格納されているメモリアドレス１９０６を読み出す。ベクトルユニット１９０２は、読み出したメモリアドレス１９０６をロードパケット生成回路１９０３に送付する。図１９の例では、一度に８個のメモリアドレス１９０６が読み出され、読み出されたメモリアドレス１９０６がロードパケット生成回路１９０３に送付される。

ロードパケット生成回路１９０３には、ベクトルユニット１９０２からメモリアドレス１９０６が送付される。ロードパケット生成回路１９０３は、メモリアドレス１９０６に基づいてロードパケット１９０８を生成する。ロードパケット生成回路１９０３は、ベクトルレジスタから読み出される８個のメモリアドレス１９０６を特定し、メモリシステム１９０７において特定したメモリアドレス１９０６により指示される要素領域を複数個含む処理単位の有無を検出する。ロードパケット発行回路７０３は、検出結果として、一度に複数個のデータ要素の読み出し、または、１個のデータ要素の読み出しを指示するためのロードパケット１９０８を生成する。ロードパケット１９０８のデータ構成は、図１７に例示されるロードパケット１７０１のデータ構成と同様となりうる。ロードパケット生成回路１９０３は、生成したロードパケット１９０８をメモリシステム１９０７に送付する。

メモリシステム１９０７には、ロードパケット生成回路１９０３からロードパケット１９０８が入力される。メモリシステム１９０７は、ロードパケット１９０８で通知されるオフセットで指示される要素領域からデータ要素を読み出す。メモリシステム１９０７は、読み出したデータ要素と、オフセットに対応付けられた要素番号とを含むリプライパケット１９０９を生成する。リプライパケット１９０９のデータ構成は、図１８に例示されるリプライパケット１８０１のデータ構成と同様となりうる。メモリシステム１９０７は、生成したリプライパケット１９０９をロードパケット１９０８に対する応答としてベクトルユニット１９０２に返信する。
ベクトルユニット１９０２は、メモリシステム１９０７から受信したリプライパケット１９０９に格納されるデータ要素をベクトルレジスタに書き込む。

次に、ベクトルレジスタへの書き込み処理の例に関して、より詳細に説明する。
図２０は、本実施形態に係るベクトルユニット１９０２からロードパケット生成回路１９０３へのメモリアドレスの送信例を示す説明図である。ベクトルユニット１９０２は、ベクトルレジスタファイル２００１のベクトルレジスタから、ベクトルギャザー指示で指示されるメモリアドレスが格納されている要素領域からアドレス要素を読み出す。アドレス要素は、メモリアドレスの要素をなすデータ素片である。ベクトルユニット１９０２は、読み出したアドレス要素をロードパケット生成回路１９０３に送信する。図２０の例では、６４個のアドレス要素０ ２００２～６３ ２００３が、ベクトルレジスタから８要素ずつ順次読み出されロードパケット生成回路１９０３に送信される。

ロードパケット生成回路１９０３は、８要素ごとにベクトルユニット１９０２から入力されるアドレス要素をメモリアドレスとしてアドレスレジスタＡ ２００４～Ｈ ２００５にそれぞれ書き込む。なお、ロードパケット生成回路１９０３は、アドレスレジスタの使用状態を示す使用状態情報を保持してもよい。ロードパケット生成回路１９０３は、例えば、メモリアドレスを書き込むごとに、書き込み先のアドレスレジスタに係る使用状態情報に示される使用状態を未使用にリセットする。ロードパケット生成回路１９０３は、メモリアドレスを格納しているアドレスレジスタのうち、ロードパケットの生成に用いられるメモリアドレスを格納しているアドレスレジスタの使用状態情報に示される使用状態を使用済に設定してもよい。

ロードパケット生成回路１９０３の複数要素検出回路（図７）は、アドレスレジスタＡ ２００４～Ｈ ２００５に格納された８個のメモリアドレスのうち、２個のメモリアドレスの組ごとに、それぞれのメモリアドレスにより指示される要素領域が同一処理単位に属すか否かを検出する。図９～１６は、ロードパケット生成回路１９０３により、個々の比較器による比較結果に基づき、１個のロードパケットによる読み出し対象とするデータ要素の判定に用いる判定ルールを例示する。この判定において、２個のデータ要素を読み出すか、１個のデータ要素を読み出すかが判定される。ロードパケット生成回路１９０３は、図９～１６のそれぞれに例示される判定ルールに基づく判定を実行し、それぞれの判定結果に基づいてロードパケットを生成し、生成したロードパケットをメモリシステム１９０７に送信する。

図９に例示される判定ルールは、アドレスレジスタＡに格納されたメモリアドレスとアドレスレジスタＢ～Ｈに格納されたメモリアドレスのいずれかとの比較結果に基づいてロードパケットの生成に用いられる。当該判定ルールは、比較結果に応じて次の処理（Ａ１）～（Ａ８）を指示する。

（Ａ１）アドレスレジスタＡの上位アドレスとアドレスレジスタＢの上位アドレスが一致するとき、アドレスレジスタＡとアドレスレジスタＢのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＢの使用状態情報に示される使用状態を使用済みに変更する。
（Ａ２）アドレスレジスタＡの上位アドレスとアドレスレジスタＣの上位アドレスが一致するとき、アドレスレジスタＡとアドレスレジスタＣのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＣの使用状態情報に示される使用状態を使用済に変更する。

（Ａ３）アドレスレジスタＡの上位アドレスとアドレスレジスタＤの上位アドレスが一致するとき、アドレスレジスタＡとアドレスレジスタＤのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＤの使用状態情報に示される使用状態を使用済みに変更する。
（Ａ４）アドレスレジスタＡの上位アドレスとアドレスレジスタＥの上位アドレスが一致するとき、アドレスレジスタＡとアドレスレジスタＥのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＥの使用状態情報に示される使用状態を使用済に変更する。

（Ａ５）アドレスレジスタＡの上位アドレスとアドレスレジスタＦの上位アドレスが一致するとき、アドレスレジスタＡとアドレスレジスタＦのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＦの使用状態情報に示される使用状態を使用済に変更する。
（Ａ６）アドレスレジスタＡの上位アドレスとアドレスレジスタＧの上位アドレスが一致するとき、アドレスレジスタＡとアドレスレジスタＧのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＧの使用状態情報に示される使用状態を使用済みに変更する。

（Ａ７）アドレスレジスタＡの上位アドレスとアドレスレジスタＨの上位アドレスが一致するとき、アドレスレジスタＡとアドレスレジスタＨのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＨの使用状態情報に示される使用状態を使用済に変更する。
（Ａ８）アドレスレジスタＡの上位アドレスとアドレスレジスタＢ～Ｈの上位アドレスのいずれもが一致しないとき、アドレスレジスタＡに格納されたメモリアドレスに格納されるデータ要素だけを取得するための１つのロードパケットを生成する。

図１０に例示される判定ルールは、アドレスレジスタＢに格納されたメモリアドレスとアドレスレジスタＣ～Ｈに格納されたメモリアドレスのいずれかとの比較結果に基づいてロードパケットの生成に用いられる。当該判定ルールは、アドレスレジスタＢの使用状態情報に示される使用状態が未使用を示す場合に実行され、当該使用状態が使用済を示す場合には実行されない。当該判定ルールは、次の処理（Ｂ１）～（Ｂ７）を指示する。

（Ｂ１）アドレスレジスタＢの上位アドレスとアドレスレジスタＣの上位アドレスが一致するとき、アドレスレジスタＢとアドレスレジスタＣのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＣの使用状態情報に示される使用状態を使用済に変更する。
（Ｂ２）アドレスレジスタＢの上位アドレスとアドレスレジスタＤの上位アドレスが一致するとき、アドレスレジスタＢとアドレスレジスタＤのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＤの使用状態情報に示される使用状態を使用済みに変更する。

（Ｂ３）アドレスレジスタＢの上位アドレスとアドレスレジスタＥの上位アドレスが一致するとき、アドレスレジスタＢとアドレスレジスタＥのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＥの使用状態情報に示される使用状態を使用済に変更する。
（Ｂ４）アドレスレジスタＢの上位アドレスとアドレスレジスタＦの上位アドレスが一致するとき、アドレスレジスタＢとアドレスレジスタＦのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＦの使用状態情報に示される使用状態を使用済に変更する。

（Ｂ５）アドレスレジスタＢの上位アドレスとアドレスレジスタＧの上位アドレスが一致するとき、アドレスレジスタＢとアドレスレジスタＧのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＧの使用状態情報に示される使用状態を使用済みに変更する。
（Ｂ６）アドレスレジスタＢの上位アドレスとアドレスレジスタＨの上位アドレスが一致するとき、アドレスレジスタＢとアドレスレジスタＨのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＨの使用状態情報に示される使用状態を使用済に変更する。
（Ｂ７）アドレスレジスタＢの上位アドレスとアドレスレジスタＣ～Ｈの上位アドレスのいずれもが一致しないとき、アドレスレジスタＢに格納されたメモリアドレスに格納されるデータ要素だけを取得するための１つのロードパケットを生成する。

図１１に例示される判定ルールは、アドレスレジスタＣに格納されたメモリアドレスとアドレスレジスタＤ～Ｈに格納されたメモリアドレスのいずれかとの比較結果に基づいてロードパケットの生成に用いられる。当該判定ルールは、アドレスレジスタＣの使用状態情報に示される使用状態が未使用を示す場合に実行され、当該使用状態が使用済を示す場合には実行されない。当該判定ルールは、次の処理（Ｃ１）～（Ｃ６）を指示する。

（Ｃ１）アドレスレジスタＣの上位アドレスとアドレスレジスタＤの上位アドレスが一致するとき、アドレスレジスタＣとアドレスレジスタＤのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＤの使用状態情報に示される使用状態を使用済みに変更する。
（Ｃ２）アドレスレジスタＣの上位アドレスとアドレスレジスタＥの上位アドレスが一致するとき、アドレスレジスタＣとアドレスレジスタＥのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＥの使用状態情報に示される使用状態を使用済に変更する。

（Ｃ３）アドレスレジスタＣの上位アドレスとアドレスレジスタＦの上位アドレスが一致するとき、アドレスレジスタＣとアドレスレジスタＦのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＦの使用状態情報に示される使用状態を使用済に変更する。
（Ｃ４）アドレスレジスタＣの上位アドレスとアドレスレジスタＧの上位アドレスが一致するとき、アドレスレジスタＣとアドレスレジスタＧのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＧの使用状態情報に示される使用状態を使用済みに変更する。

（Ｃ５）アドレスレジスタＣの上位アドレスとアドレスレジスタＨの上位アドレスが一致するとき、アドレスレジスタＣとアドレスレジスタＨのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＨの使用状態情報に示される使用状態を使用済に変更する。
（Ｃ６）アドレスレジスタＣの上位アドレスとアドレスレジスタＤ～Ｈの上位アドレスのいずれもが一致しないとき、アドレスレジスタＣに格納されたメモリアドレスに格納されるデータ要素だけを取得するための１つのロードパケットを生成する。

図１２に例示される判定ルールは、アドレスレジスタＤに格納されたメモリアドレスとアドレスレジスタＥ～Ｈに格納されたメモリアドレスのいずれかとの比較結果に基づいてロードパケットの生成に用いられる。当該判定ルールは、アドレスレジスタＤの使用状態情報に示される使用状態が未使用を示す場合に実行され、当該使用状態が使用済を示す場合には実行されない。当該判定ルールは、次の処理（Ｄ１）～（Ｄ５）を指示する。

（Ｄ１）アドレスレジスタＤの上位アドレスとアドレスレジスタＥの上位アドレスが一致するとき、アドレスレジスタＤとアドレスレジスタＥのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＥの使用状態情報に示される使用状態を使用済に変更する。
（Ｄ２）アドレスレジスタＤの上位アドレスとアドレスレジスタＦの上位アドレスが一致するとき、アドレスレジスタＤとアドレスレジスタＦのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＦの使用状態情報に示される使用状態を使用済に変更する。

（Ｄ３）アドレスレジスタＤの上位アドレスとアドレスレジスタＧの上位アドレスが一致するとき、アドレスレジスタＤとアドレスレジスタＧのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＧの使用状態情報に示される使用状態を使用済みに変更する。
（Ｄ４）アドレスレジスタＤの上位アドレスとアドレスレジスタＨの上位アドレスが一致するとき、アドレスレジスタＤとアドレスレジスタＨのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＨの使用状態情報に示される使用状態を使用済に変更する。
（Ｄ５）アドレスレジスタＤの上位アドレスとアドレスレジスタＥ～Ｈの上位アドレスのいずれもが一致しないとき、アドレスレジスタＤに格納されたメモリアドレスに格納されるデータ要素だけを取得するための１つのロードパケットを生成する。

図１３に例示される判定ルールは、アドレスレジスタＥに格納されたメモリアドレスとアドレスレジスタＦ～Ｈに格納されたメモリアドレスのいずれかとの比較結果に基づいてロードパケットの生成に用いられる。当該判定ルールは、アドレスレジスタＥの使用状態情報に示される使用状態が未使用を示す場合に実行され、当該使用状態が使用済を示す場合には実行されない。当該判定ルールは、次の処理（Ｅ１）～（Ｅ４）を指示する。

（Ｅ１）アドレスレジスタＥの上位アドレスとアドレスレジスタＦの上位アドレスが一致するとき、アドレスレジスタＥとアドレスレジスタＦのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＦの使用状態情報に示される使用状態を使用済に変更する。
（Ｅ２）アドレスレジスタＥの上位アドレスとアドレスレジスタＧの上位アドレスが一致するとき、アドレスレジスタＥとアドレスレジスタＧのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＧの使用状態情報に示される使用状態を使用済みに変更する。

（Ｅ３）アドレスレジスタＥの上位アドレスとアドレスレジスタＨの上位アドレスが一致するとき、アドレスレジスタＥとアドレスレジスタＨのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＨの使用状態情報に示される使用状態を使用済に変更する。
（Ｅ４）アドレスレジスタＥの上位アドレスとアドレスレジスタＦ～Ｈの上位アドレスのいずれもが一致しないとき、アドレスレジスタＥに格納されたメモリアドレスに格納されるデータ要素だけを取得するための１つのロードパケットを生成する。

図１４に例示される判定ルールは、アドレスレジスタＦに格納されたメモリアドレスとアドレスレジスタＧ～Ｈに格納されたメモリアドレスのいずれかとの比較結果に基づいてロードパケットの生成に用いられる。当該判定ルールは、アドレスレジスタＦの使用状態情報に示される使用状態が未使用を示す場合に実行され、当該使用状態が使用済を示す場合には実行されない。当該判定ルールは、次の処理（Ｆ１）～（Ｆ３）を指示する。

（Ｆ１）アドレスレジスタＦの上位アドレスとアドレスレジスタＧの上位アドレスが一致するとき、アドレスレジスタＦとアドレスレジスタＧのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＧの使用状態情報に示される使用状態を使用済みに変更する。
（Ｆ２）アドレスレジスタＦの上位アドレスとアドレスレジスタＨの上位アドレスが一致するとき、アドレスレジスタＦとアドレスレジスタＨのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＨの使用状態情報に示される使用状態を使用済に変更する。
（Ｆ３）アドレスレジスタＦの上位アドレスとアドレスレジスタＧ、Ｈの上位アドレスのいずれもが一致しないとき、アドレスレジスタＦに格納されたメモリアドレスに格納されるデータ要素だけを取得するための１つのロードパケットを生成する。

図１５に例示される判定ルールは、アドレスレジスタＧに格納されたメモリアドレスとアドレスレジスタＨに格納されたメモリアドレスとの比較結果に基づいてロードパケットの生成に用いられる。当該判定ルールは、アドレスレジスタＧの使用状態情報に示される使用状態が未使用を示す場合に実行され、当該使用状態が使用済を示す場合には実行されない。当該判定ルールは、次の処理（Ｇ１）、（Ｇ２）を指示する。

（Ｇ１）アドレスレジスタＧの上位アドレスとアドレスレジスタＨの上位アドレスが一致するとき、アドレスレジスタＦとアドレスレジスタＨのそれぞれに格納されたメモリアドレスに格納されるデータ要素を取得するための１つのロードパケットを生成し、アドレスレジスタＨの使用状態情報に示される使用状態を使用済に変更する。
（Ｇ２）アドレスレジスタＧの上位アドレスとアドレスレジスタＨの上位アドレスと一致しないとき、アドレスレジスタＧに格納されたメモリアドレスに格納されるデータ要素だけを取得するための１つのロードパケットを生成する。

図１６に例示される判定ルールは、アドレスレジスタＧの使用状態情報に示される使用状態が未使用を示す場合に実行され、当該使用状態が使用済を示す場合には実行されない。当該判定ルールは、アドレスレジスタＧに格納されたメモリアドレスに格納されるデータ要素だけを取得するための１つのロードパケットを生成する。

ロードパケット生成回路１９０３のロードパケット発行回路（図７）は、上記の判定ルールによる判定結果に従って、ロードパケットを生成し、生成したロードパケットをメモリシステム１９０７に送付する。
２個のデータ要素の読み出しに係るロードパケットを生成する際、ロードパケット発行回路は、特定された２個のメモリアドレスのそれぞれのオフセットと要素番号としてオフセット０、１と要素番号０、１をそれぞれ対応付けて含める。また、ロードパケット発行回路は、それらのメモリアドレスの上位アドレスと、種別として読み出しに係る要素数２をロードパケットに含める。

１個のデータ要素の読み出しに係るロードパケットを生成する際、ロードパケット発行回路は、特定された１個のメモリアドレスのオフセット０、要素番号０を対応付けて含め、さらにメモリアドレスの上位アドレスと種別として読み出しに係る要素数１をロードパケットに含める。なお、ロードパケット発行回路は、ベクトルギャザー指示から書き込み先となるベクトルレジスタ番号を抽出し、抽出したベクトルレジスタ番号をロードパケットに含める。

メモリシステム１９０７は、ロードパケット生成回路１９０３から入力されるロードパケットに格納された上位アドレスで指示される処理単位を特定する。メモリシステム１９０７は、ロードパケットに格納された種別に基づいて特定した処理単位から２個のデータ要素を読み出すか、１個のデータ要素を読み出すかを判定する。メモリシステム１９０７は、ロードパケットに格納されたオフセットを用いて、処理単位のうちデータ要素を読み出す要素領域を特定する。メモリシステム１９０７は、ロードパケットにおいてオフセットに対応付けられた要素番号と、そのオフセットに基づいて特定された要素領域から読み出されたデータ要素を対応付けて含めリプライパケットを生成する。ここで、メモリシステム１９０７は、ロードパケットに格納された種別とベクトルレジスタ番号をリプライパケットに含める。メモリシステム１９０７は、生成したリプライパケットをロードパケットの入力元となるコア（図５）に送付する。

コアのベクトルユニット（図５）は、メモリシステム１９０７から受信したリプライパケットに記述された種別に基づいて、２個のデータ要素を書き込むか、１個のデータ要素を書き込むかを判定する。ベクトルユニットは、受信したリプライパケットからベクトルレジスタ番号と要素番号ごとに対応するデータ要素を読み出す。ベクトルユニットは、ベクトルレジスタ番号で指示されるベクトルレジスタの要素番号ごとに指示される要素領域に対応するデータ要素を書き込む。

上記の説明では、図１７に示されるように、データ要素の要素数を示す種別をロードパケットに含める場合を例にしたが、これには限られない。ロードパケット生成回路１９０３は、種別に代え、要素番号０以外の各要素番号（例えば、要素番号１）に対応付けて、有効か否かを示す有効性ビットを含めてロードパケットを生成してもよい。ロードパケットの送信先となるメモリシステム１９０７は、ロードパケットに記述された有効性ビットに基づいて要素番号ごとの有効性を判定し、対応するオフセットで指示される要素領域から要素データの読み出しの要否を判定することができる。種別により有効な要素数を指示し、ロードパケットにおいて格納順に指示された要素数の要素番号を特定する場合よりも、複数の要素番号を用いて多様な有効性のパターンを指示することができる。

また、図１８に示されるように、リプライパケットに種別を含める場合を例にしたが、これには限られない。メモリシステムは、種別に代え、要素番号０以外の各要素番号に対応付けて、有効性ビットを含めてリプライパケットを生成してもよい。リプライパケットの送信先となるコアのベクトルユニットは、受信したリプライパケットに記述された有効性ビットに基づいて要素番号ごとの有効性を判定し、対応する要素データの書き込みの要否を判定することができる。

次に、本実施形態に係る最小構成例について説明する。図２１は、本実施形態の最小構成例に係る演算回路２１０２を示す概略ブロック図である。演算回路２１０２は、取得されるメモリアドレスにそれぞれ対応する要素領域を複数個含む処理単位がメモリシステム２１０４に存在するか否かを判定する。演算回路２１０２は、かかる処理単位が存在する場合、当該処理単位における要素領域ごとの要素番号とオフセットを示すロードパケットをメモリシステム２１０４に出力する。演算回路２１０２は、メモリシステム２１０４から入力されるリプライパケットの要素番号に対応して含まれるデータ要素をベクトルレジスタ２１０６に書き込む。

この構成によれば、演算回路２１０２は、命令により指示されるメモリアドレスに対応する要素領域を複数個含む処理単位がメモリシステム２１０４に存在する場合、その処理単位における要素領域のオフセットを示すロードパケットをメモリシステム２１０４に発行する。また、演算回路２１０２は、ロードパケットに対する応答として取得されるリプライパケットにより個々の要素領域から読み出されるデータ要素を取得し、ベクトルレジスタ２１０６に書き込むことができる。１個のロードパケットの発行により要素領域内に格納される複数のデータ要素を読み出すことができる。そのため、各１個のデータ要素を読み出す場合よりもロードパケットの個数ならびにリプライパケットの個数を減らすことができる。そのため、演算回路２１０２とメモリシステム２１０４とを接続するチップ内ネットワークの負荷が軽減され、演算回路２１０２とメモリシステム２１０４を含むコンピュータシステムの性能を向上することができる。

なお、本実施形態は、演算回路２１０２とメモリシステム２１０４を備えるコンピュータシステムとして実現されてもよい。メモリシステム２１０４は、指示されるメモリアドレスに対応する要素領域を複数個含む処理単位からロードパケットで指示されるオフセットごとにデータ要素を読み出し、当該データ要素と当該オフセットに対応する要素番号を含むリプライパケットを生成する。

メモリアドレスは、それぞれ上位アドレスとオフセットを有し、演算回路２１０２は、複数のメモリアドレス間で上位アドレスが同一であるとき、複数のメモリアドレスのそれぞれに対応する要素領域を複数個含む処理単位が存在すると判定し、ロードパケットに同一と判定した上位アドレスを含めてもよい。
この構成によれば、上位アドレスを用いて、指示されるメモリアドレスに対応する複数の要素領域を有する処理単位の存在の有無が判定され、その処理単位を示す上位アドレスがメモリシステム２１０４に通知される。そのため、メモリシステム２１０４は、データ要素の読み出しに係る処理単位を容易に特定することができる。

演算回路２１０２は、ロードパケットに上位アドレスが同一なメモリアドレスの要素数を含めてもよい。
この構成によれば、読み出し対象となる有効なデータ要素の個数がメモリシステム２１０４に通知される。

演算回路２１０２は、ロードパケットに要素番号の有効性を示す有効性フラグを含めてもよい。
この構成によれば、読み出し対象となる有効なデータ要素がメモリシステム２１０４に通知される。

演算回路２１０２は、メモリアドレスを格納するアドレスレジスタを備え、使用状態を未使用とするアドレスレジスタに格納されるメモリアドレスに対応する要素領域を複数個含む処理単位が存在するか否かを判定し、ロードパケットを出力するとき、前記複数の要素領域に対応するメモリアドレスが記憶されているアドレスレジスタの使用状態を使用済に変更してもよい。
この構成によれば、ロードパケットの出力によりデータ要素の読み出し対象として指示したメモリアドレスに対して、再度のデータ要素を読み出すことが回避される。

演算回路２１０２は、ロードパケットにベクトルレジスタのベクトルレジスタ番号を含めてもよい。また、本実施形態は、かかる演算回路とメモリシステム２１０４を備えるコンピュータシステムとして実現されてもよい。
この構成により、メモリシステム２１０４にデータ要素の書き込み先とするベクトルレジスタ番号を通知し、読み出し対象とするデータ要素とともに当該ベクトルレジスタ番号を含むリプライパケットを生成させることができる。データ要素の書き込みにおいて、ロードパケットの送信に対するリプライパケットの受信状態を管理せずに、リプライパケットを参照してデータ要素の書き込み先とするベクトルレジスタを特定することができる。

上記のようなベクトルギャザー命令は、行列演算に係るアプリケーションプログラム（以下、「アプリケーション」と呼ぶ）の実行に際し、しばしば実行されることがある。演算対象となる行列は、密行列よりも疎行列の方が一般的である。疎行列とは、非ゼロ要素が少ない行列である。そのため、疎行列ベクトル積の演算性能がアプリケーション全体の演算性能に対して支配的となりがちである。コンピュータシステムは、疎行列ベクトル積の演算の際、疎行列の非ゼロ要素だけをメモリシステムの連続領域に格納することがある。その場合、メモリシステムに格納される非ゼロ要素へのアクセスは連続アクセスとなる。他方、メモリシステムに格納されるベクトルへのアクセスは非連続アクセスとなる。疎行列の非ゼロ要素に対応するベクトルの要素がアクセスされるためである。その場合には、ベクトルへのアクセスではベクトルギャザー命令が使用されうる。本実施形態によりベクトルギャザー命令に対する性能を向上することで疎行列ベクトル性能が高いコンピュータシステムを実現することができる。

以上、本願のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０１…コア、１０２…チップ内ネットワーク、１０３…メモリシステム、２０１、２１３…ベクトルレジスタ、２０７…メモリシステム、３０１…処理単位、４０１…メモリアドレス、４０２…オフセット、４０３…上位アドレス、５０１…コア、５０２…スカラーユニット、５０３…ベクトルユニット、５０４…メモリシステム、５０５…ロードパケット生成回路、６０１…ベクトルユニット、６０２…ベクトルレジスタファイル、６０３…演算器、７０１…ロードパケット生成回路、７０２…複数要素検出回路、７０３…ロードパケット発行回路、８０１～８０８…アドレスレジスタ、８１０～８１６…比較器、１９０１…スカラーユニット、１９０２…ベクトルユニット、１９０３…ロードパケット生成回路、１９０７…メモリシステム、２００１…ベクトルレジスタファイル、２００４、２００５…アドレスレジスタ、２１０２…演算回路、２１０４…メモリシステム、２１０６…ベクトルレジスタ

Claims (8)

1. 取得されるベクトルギャザー命令で指示される複数のメモリアドレスにそれぞれ対応する要素領域を複数個含む処理単位がメモリシステムに存在するか否かを判定し、
   前記処理単位が存在する場合、当該処理単位における前記要素領域ごとの要素番号とオフセットを示すロードパケットを前記メモリシステムに出力し、
   前記メモリシステムから入力されるリプライパケットの前記要素番号に対応して含まれるデータ要素をベクトルレジスタに書き込み、
   前記メモリアドレスを格納するアドレスレジスタを備え、
   使用状態を未使用とするアドレスレジスタに格納されるメモリアドレスに対応する要素領域を複数個含む処理単位が存在するか否かを判定し、
   前記ロードパケットを出力するとき、前記複数の要素領域に対応するメモリアドレスが記憶されているアドレスレジスタの使用状態を使用済に変更する
   演算回路。
2. 前記メモリアドレスは、それぞれ上位アドレスとオフセットを有し、
   複数のメモリアドレス間で上位アドレスが同一であるとき、
   前記複数のメモリアドレスのそれぞれに対応する要素領域を複数個含む処理単位が存在すると判定し、
   前記ロードパケットに前記同一の上位アドレスを含める
   請求項１に記載の演算回路。
3. 前記ロードパケットに上位アドレスが同一な前記メモリアドレスの要素数を含める
   請求項１に記載の演算回路。
4. 前記ロードパケットに前記要素番号の有効性を示す有効性フラグを含める
   請求項１に記載の演算回路。
5. 前記ロードパケットに前記ベクトルレジスタのベクトルレジスタ番号を含める
   請求項１に記載の演算回路。
6. 演算回路とメモリシステムを備えるコンピュータシステムであって、
   前記演算回路は、
   取得されるベクトルギャザー命令で指示される複数のメモリアドレスにそれぞれ対応する要素領域を複数個含む処理単位が前記メモリシステムに存在するか否かを判定し、
   前記処理単位が存在する場合、当該処理単位における前記要素領域ごとの要素番号とオフセットを示すロードパケットを前記メモリシステムに出力し、
   前記メモリシステムから入力されるリプライパケットの前記要素番号に対応して含まれるデータ要素をベクトルレジスタに書き込み、
   前記メモリシステムは、
   前記処理単位から前記ロードパケットで指示されるオフセットごとにデータ要素を読み出し、
   当該データ要素と前記オフセットに対応する要素番号を含む前記リプライパケットを生成する
   コンピュータシステム。
7. 前記ロードパケットに前記ベクトルレジスタのベクトルレジスタ番号を含める前記演算回路を複数個備える請求項６に記載のコンピュータシステム。
8. 演算回路におけるデータ処理方法であって、
   前記演算回路は、メモリアドレスを格納するアドレスレジスタを備え、
   前記演算回路が、
   取得されるベクトルギャザー命令で指示される複数のメモリアドレスにそれぞれ対応する要素領域を複数個含む処理単位がメモリシステムに存在するか否かを判定し、
   前記処理単位が存在する場合、当該処理単位における前記要素領域ごとの要素番号とオフセットを示すロードパケットを前記メモリシステムに出力し、
   前記メモリシステムから入力されるリプライパケットの前記要素番号に対応して含まれるデータ要素をベクトルレジスタに書き込み、
   使用状態を未使用とするアドレスレジスタに格納されるメモリアドレスに対応する要素領域を複数個含む処理単位が存在するか否かを判定し、
   前記ロードパケットを出力するとき、前記複数の要素領域に対応するメモリアドレスが記憶されているアドレスレジスタの使用状態を使用済に変更する
   データ処理方法。

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