JP7609966B2 - 制御線の配線構造、それを有する鉄道用電力変換器、制御線敷設方法 - Google Patents

Description

本発明は、制御線の配線構造、それを有する鉄道用電力変換器、制御線敷設方法に関する。

近年、鉄道や電気自動車、風力発電等のパワーエレクトロニクス機器には交流と直流、あるいは交流と交流の間で電力を変換する電力変換器が広く使われている。この電力変換器には高電圧・大電流の制御が可能なパワーデバイスと呼ばれる半導体素子が使われており、特に高電圧の電力変換器にはIGBT（Insulated Gate Bipolar Transistor）と呼ばれるパワーデバイスが使われている。IGBTは、高速スイッチングが可能というMOSゲートデバイスの長所と、導通抵抗が小さいというバイポーラデバイスの長所を併せ持つ半導体素子である。

前述のIGBTの損失を低減する様々な技術も開発されている。例えば複数のゲート電極を設け、それらに所定のシーケンスで電圧を印加することにより、IGBTのスイッチング損失を低減する技術がある。これらの素子は、複数のゲートを有することからマルチゲート半導体素子とも呼ばれている。特許文献１ではデュアルゲートIGBTの記載がある。デュアルゲートIGBTは、１つのコレクタ端子と１つのエミッタ端子に対し、2つのゲート端子(スイッチングゲートGsおよびキャリア制御ゲートGc)を有するパワー半導体素子である。2つのゲート端子に入力するゲート信号を制御することによって、従来のIGBTよりもスイッチング損失を低減できる。もう一例としては、特許文献２に記載されているMOS制御ダイオードがある。ダイオード損失を低減するために、ダイオードにMOS構造の絶縁ゲートGdを設け、このゲート電圧を印加することで、内部の電荷量を制御できるようにしたのがMOS制御ダイオードである。

特開2019-161720号公報 特開2015-204723号公報

後述するようにIGBTではゲート配線のインダクタンス低減が必要である。そのため、ゲート配線と補助エミッタ配線（以下、両者を併せて「制御線」という）を近接させるほか、撚り合わせることもあった。さらに、マルチゲートIGBTの場合、ゲート配線が複数となるために補助エミッタ配線と単に隣接させただけでは、全てのゲート配線と補助エミッタ配線を同じ距離で近接させることがレイアウト上難しく、ゲート配線毎にインダクタンスの差が生じてしまう。

インダクタンスに差が生じると複数あるゲートの動作遅延がばらついてしまい、マルチゲートIGBTを精度よく制御することが困難であるという問題があった。本発明は上記課題を解決するためになされたものであり、その目的とするところは、インダクタンスを均等に低減するようにした制御線の配線構造を提供することにある。

上記課題解決を解決する本発明は、主端子対と主端子対に流れる電流を制御する複数の制御端子とを有するマルチゲート半導体素子から、制御端子に印加する制御電圧で主端子対に流れる電流を制御するゲートドライバまでの間を接続する制御線の配線構造であって、制御端子を含む端子とゲートドライバとの間に接続された第１の電流経路と第２の電流経路を有し、第１の電流経路と第２の電流経路とは、それぞれに流れる電流により形成される電磁場を相殺するように隣接して敷設された。

本発明によれば、インダクタンスを均等に低減するようにした制御線の配線構造を提供できる。

本発明が適用されるパワー半導体素子を用いたインバータの回路図である。 本発明が適用されるデュアルゲートIGBTを採用したインバータの回路図である。 本発明が適用されるデュアルゲートIGBTとMOS制御ダイオードを採用したインバータの回路図である。 本発明の実施例１に係る制御線の配線構造を示す斜視図及び断面模式図である。 本発明の原理を説明する図である。 本発明の実施例２に係る制御線の配線構造を示す斜視図及び断面模式図である。 本発明の実施例３に係る制御線の配線構造を示す斜視図及び断面模式図である。 本発明の実施例４に係る制御線の配線構造を示す斜視図及び断面模式図である。 本発明の実施例５に係る制御線の配線構造を示す斜視図である。

図１～図３を参照して、本発明の適用対象となる電力変換器の構成を説明する。なお、以下に示す２レベルの三相インバータは一例に過ぎず、３レベルのほか単相インバータ、又はAC-DCコンバータにも本発明を適用できる。図１は、本発明が適用されるパワー半導体素子を用いたインバータの回路図である。

すなわち、図１は、電力変換器として、三相モータ003を可変速制御する２レベルの三相インバータを例示している。このような、高電圧・大電流の三相インバータは、パワー半導体素子として、IGBT 011g～032g及びダイオード011d～032dを使用することが一般的である。IGBT 011g～032gは、ゲート端子にオンオフ信号を入力することで導通状態と非導通状態を切替えることが可能であり、これによりインバータ主回路の電圧電流を制御する。

例えば、上アームIGBT 011gのゲート信号がオンとなり、下アームIGBT 012gがオフ状態であれば、上アームが導通状態であるので、インバータ出力(端子)010には、入力側のDC電圧と同じ電圧が出力される。IGBT 011gには並列にフライホイールダイオード011dが接続されている。例えば、上アームのIGBT 011gがオン状態でIGBT 011gからモータ側へ電流が流れている状態からIGBT 011gがオフに遷移すると、電流は下アームのフリーホイールダイオード012dに転流する。

つぎに、ゲートドライバ（ゲート駆動回路）とゲート配線（制御線）について説明する。IGBTのオンオフ信号は、制御論理部に搭載されているマイコン等からのPWM信号に基づきゲートドライバが出力する。このゲートドライバの信号をパワー半導体素子へ伝達する手段がゲート配線である。このゲート配線を実装する際には、つぎの点で注意を要する。例えば、ゲート配線が長い場合には、ゲート配線のインダクタンスが大きくなるので、ノイズ電流が流れた際に意図しないゲート電圧変動が生じる可能性がある。

また、インバータにおける主回路配線の電流によって生じた磁界の影響を受けることでも不要なゲート電圧変動が生じ、IGBTの誤動作を引き起こしたりする。また、ゲート配線のインダクタンスが大きい場合には、このゲートドライバの信号がパワー半導体素子までを伝達される時間が長くなり、この信号遅延によって、所望のインバータ出力が得られないこともある。

図２は、本発明が適用されるデュアルゲートIGBT 011gd～032gdを採用したインバータの回路図である。図２のインバータに示すように、マルチゲート半導体素子、すなわちデュアルゲートIGBT 011gd～032gdの実用化が進められつつある。各IGBT 011gd～032gdには、スイッチングゲート（第１制御端子）Gsとキャリア制御ゲート（第２制御端子）Gcと補助エミッタEsと、これらに対応するそれぞれの端子を有している。これら各端子は、ゲートドライバ011k～032kに接続される。これらのゲート配線（制御線）221～223（図４）は、従来のIGBTを駆動するゲート配線と同様に、回路の誤動作や、信号遅延を抑制するために、低インダクタンスにする必要がある。

図３は、本発明が適用されるデュアルゲートIGBT 011gd～032gdとMOS制御ダイオード011dm～032dmを採用したインバータの回路図である。これにより、MOS制御ダイオード011dm～032dmも含めた実用化が進められつつある。図３に例示するデュアルゲートIGBT 011gd～032gdは、MOS制御ゲート（第３制御端子）Gdが加わることにより、各アームを構成する半導体素子と各ゲートドライバ011k～032kとを接続するゲート配線は各４本となる。これらのゲート配線（制御線）221～224（図６）も、図２に示したIGBTを駆動するゲート配線と同様に、低インダクタンスにする必要がある。

実施例１は、例えば、図２の回路構成でデュアルゲートIGBT 011gd,012gdを採用したインバータ装置を実現する制御線の配線構造である。図４は、本発明の実施例１に係る制御線の配線構造（以下、「実施例１の配線構造」ともいう）を示す斜視図及び断面模式図である。その斜視図は、電力変換器における上下アーム１対分、すなわち２レベル相当の１相分について、形状を説明するため支持基台等を除去した図である。また、図４において、破線丸囲み部は、A-A'線における断面構造を示した断面模式図であり、これも相互位置関係を説明するため、絶縁支持体等を除去した図である。

図４の符号211は、２レベル変換装置の上アームを構成するデュアルゲートIGBT 011gdを内部に実装したモジュール（以下、「IGBTモジュール」という)211であり、符号11は、下アームを構成するデュアルゲートIGBT 012gdを内部に実装したモジュール（以下、「IGBTモジュール」という)11である。

IGBTモジュール11には、コレクタ主端子12とエミッタ主端子13が設けられ、主回路配線と接続する。主回路配線は、図示を省略しているが、板状の導体(ブスバー)で構成する場合が多い。例えば、IGBTモジュール11のコレクタ主端子12は、一枚のブスバーにより、IGBTモジュール211のエミッタ主端子213と接続し、エミッタ主端子13は別のブスバーにより、電源の負電位側に接続する。また、IGBTモジュール211のコレクタ主端子212も一枚のブスバーにより、電源の高電位側に接続する。

IGBTモジュール11には、３つのゲート端子が設けられ、スイッチングゲートGsを構成するゲート端子121とキャリア制御ゲートGcを構成するゲート端子123と、これらの端子の基準電位となる補助エミッタEsを構成するエミッタ端子122を有している。

これらの３つのゲート端子には、それぞれに対応する３つのゲート配線ブスバー221,222,223が接続されている。これらのゲート配線は、ゲートドライバ114に接続されており、ゲートドライバ114からの駆動信号をIGBTモジュール11に伝達する役割を担う。

この実施例１の特徴は、２つのゲート配線ブスバー221とゲート配線ブスバー223が補助エミッタ配線ブスバー222にそれぞれ対向して、反対側に配置されている点にある。補助エミッタ配線ブスバー222は、ゲート配線ブスバー221とゲート配線ブスバー223の双方に対して対向配置している。これらゲート配線は、対向配置している構造であるため、図５を用いて説明する原理によって、低インダクタンス化を実現できる。

図５は、図４におけるA-A’方向に垂直な方向(ゲート配線の長手方向)でのゲート配線（制御線）221～223の断面構造を示したものであり、図４における矢印は、各ゲート配線ブスバー221～223を流れるゲート電流Igc,Igsを示している。IGBTのゲートを駆動する際に流れるゲート電流Igc,Igsは、インパルスに近い波形であるため、高周波成分を多く含んでいる。

交流電流は周波数が高いほど表皮効果が顕著に作用して導体表面近くを流れる。この表皮効果と同様の原理により、平行配置の２本の導体に高周波成分が流れるとき、多くの電流が各導体断面の偏った位置に偏在して流れる。２本の導体相互における電流の偏在位置が、近接位置か遠隔位置かは、電流の相互方向によって決まる。相互に逆方向なら近接位置であり、同一方向なら遠隔位置である。

実施例１において、ゲート電流は、対向配置されたゲート配線（221,223）と補助エミッタ配線（222）を互いに往復方向に流される。すなわち、相互に逆方向のため、２本相互における電流の偏在位置は、近接位置となる。このような近接効果によって、それぞれの導体の電流は互いに近接する面の近くを流れる。また、スイッチングゲートGsを駆動するゲート電流Igsと、キャリア制御ゲートGcを駆動するためのゲート電流Igcは、両者間に介在する補助エミッタ配線（222）に対し、それぞれが互いに逆方向に流される。したがって、図５の矢印に示すように、各導体中で対向面に近接して偏った分布で流れる。

上述のように、ゲート配線ブスバー221のIgsと、補助エミッタ配線ブスバー222中のゲート電流Igsとは、近接して流れるために、これらの電流によって生じる磁束はキャンセルされる。同様にゲート配線ブスバー223のゲート電流Igcと、補助エミッタ配線ブスバー222中のゲート電流Igcとも、近接して流れるために、これらの電流によって生じる磁束はキャンセルされる。このように、何れのゲート電流に対しても、磁束がキャンセルされるために、実施例１の配線構造は低インダクタンスとなる。

なお、実施例１に近い効果を得るため、同様の原理によりゲート配線それぞれに対して補助エミッタ配線を設けて、それぞれを対向させることで磁束をキャンセルして低インダクタンス化を実現することも考えられる。その場合、ゲート配線それぞれに補助エミッタ配線を準備することで、配線数が多くなり、配線構造が複雑となる。

これに対し、実施例１の配線構造を採用すれば、小型かつ省面積のブスバー構造で低インダクタンス化を実現し、ゲートの誤作動を遅延やノイズ混入を防ぐことが可能となる。また、実施例１の配線構造によれば、ゲート配線ブスバーGsと、ゲート配線ブスバーGcとは、補助エミッタ配線ブスバー222を介して遠くなる反対側に配置されたことで、これらの間の干渉も防ぐことが可能となり、ゲートの安定動作を実現できる。

なお、実施例１の配線構造は、それぞれが板状であって、各配線ブスバーの幅Ｗと、各配線間の距離ｄがＷ＞ｄの条件を満たすことが望ましい。このような条件を満たすことで、配線のインダクタンス値を十分に低減することが可能である。

また、各配線ブスバーの材質としては、高周波電流に対する表皮深さが小さい銅が望ましい(対向するブスバーの表面に、より電流が集中するので、磁束のキャンセル効果が大きく、インダクタンスが小さくなる)。しかしながら、軽量化の観点から、アルミニウムを採用した場合でも、銅と比較して効果が著しく損なわれることはない。

実施例２は、例えば、図３の回路構成でデュアルゲートIGBT 011gd～032gdとMOS制御ダイオード011dm～032dmを採用したインバータ装置を実現する制御線の配線構造である。実施例２は、実施例１の配線構造に対し、MOS制御ダイオード012dmを制御するゲート端子124とゲート配線ブスバー224を加えたものである。その他の点では実施例１と同様であるため、同一効果の部位には同一符号を付して説明の重複を避ける。

図６は、本発明の実施例２に係る制御線の配線構造（以下、「実施例２の配線構造」ともいう）を示す斜視図及び断面模式図である。その斜視図は、電力変換器における上下アーム１対分、すなわち２レベル相当の１相分について、形状を説明するため支持基台等を除去した図である。また、図６において、破線丸囲み部は、A-A'線における断面構造を示した断面模式図であり、これも相互位置関係を説明するため、絶縁支持体等を除去した図である。

この実施例２の特徴であるゲート配線ブスバー224は、実施例１のゲートブスバー配線221～223と同様の経路でゲートドライバ114,012kまで接続されている。実施例２のゲート配線ブスバー221～224の階層構造において、MOS制御ダイオード012dmのゲート配線ブスバー224は、デュアルゲートIGBT 012gdのゲート配線ブスバー223よりも外側 (紙面では上側)に配置されている。

MOS制御ダイオード012dmを制御するゲート配線も、ノイズや誤作動を抑制するために、可能な限り、低インダクタンスであることが望まれる。そのため、このゲート配線224も、補助エミッタ配線222とラミネート化するように、並走させた構造である。しかしながら、ゲート配線224は、それと補助エミッタ配線222の中間に、デュアルゲートIGBT 012gdを駆動するゲート配線223が配置されている。そのため、ゲート配線224と補助エミッタ配線222とは、両者の配線間隔が開くことになる。したがって、ゲート配線224は、往復電流による磁束のキャンセル効果が小さく、インダクタンスがゲート配線223よりも大きくなる。しかし、その害は、つぎの理由により微小である。

インバータ装置においてIGBT 011gd～032gdのゲート駆動タイミングとMOSダイオード制御タイミングを比較すると、つぎのとおりである。まず、IGBT 011gd～032gdのゲート信号のオンあるいはオフのタイミングでは、IGBTに印加される主回路電圧(あるいは主回路電流)が大きく変化する。これに対し、MOS制御ダイオード011dm～032dmのオンあるいはオフタイミングでは、これらのダイオードに印加される主回路電圧変化(あるいは電流の変化)は微小である。したがって、MOS制御ダイオード011dm～032dmのオンあるいはオフタイミングでゲート配線への誘起されるノイズ発生は微小である。

このように、部分的なインダクタンスを比較するならば、IGBTのゲート配線223よりも、MOS制御ダイオード012dmのゲート配線224の方が大きくても問題ない。したがって、インダクタンスの低減を部分的に考慮する場合には、実施例２のように、IGBTのゲート配線223を補助エミッタ配線222となるべく近接することにより、こちらのインダクタンスを最小にすることが望ましい。

すべてのゲート配線のインダクタンスを最小にするには、補助エミッタ配線をさらに増やすか、配線幅を追加して、そこにMOSダイオードのゲート配線を並走することも可能であるが、ゲート配線構造の面積や体積が大きくなってしまう。そうならいように、低インダクタンス化と小型化を両立できる実施例２の構造は有効である。

なお、実施例２では、デュアルゲートIGBT 011gd,012gdとMOS制御ダイオード011dm,012dmの併用を想定して、３本のゲート配線ブスバー221,223,224について説明した。これにとどまらず、さらに複数のゲート端子を有するパワー半導体素子を使用する場合においても、主回路電圧(あるいは主回路電流)が大きく変化させるゲート信号が入力されるゲート配線を補助エミッタ配線の近くに配置し、それ以外のゲート配線をその外側に配置すれば、ゲート配線の低インダクタンス化と小型化とは両立させることが可能である。

図７に示す実施例３は、図６に示す実施例２の制御線を絶縁材料225で封止している点に特徴があり、その他、同効の部位を同一符号で示すとおりである。図７は、本発明の実施例３に係る制御線の配線構造（以下、「実施例３の配線構造」ともいう）を示す斜視図及び断面模式図である。ゲート配線ブスバー221～224そのものは、実施例２と同様であり、銅バー等で構成されているが、実施例３の配線構造では、これらゲート配線ブスバー221～224が絶縁材料225によって封止されている。

ゲート配線ブスバー221～224は、薄い銅板等で構成されており、配線長が長くなる場合には、重力で変形することがあり、近接する銅板間がショートする可能性がある。そこで、図７に示すように、絶縁材225で封止して保持することで、導体間の距離を保ち、かつ支持部を設けて固定することにより、絶縁を確保するとともに部材の支持を行うことが有効である。

図８に示す実施例４は、図６に示す実施例２の変形例である。実施例２と比較すると、MOSダイオードのゲート配線を、他の配線とは積層せずに、補助エミッタ配線の隣に並走させている点に特徴があり、その他、同効の部位を同一符号で示すとおりである。図８は、本発明の実施例４に係る制御線の配線構造（以下、「実施例４の配線構造」ともいう）を示す斜視図及び断面模式図である。図８の破線丸囲み部は図８におけるA-A'における断面構造を示した図である。

図８に示す実施例４の配線構造は、図７の実施例３と同様に、IGBT側のゲート配線221,223側のインダクタンスは最小になるが、ダイオード側のゲート配線224のインダクタンスは、補助エミッタ配線の主面とは対向していないために、磁束のキャンセルが弱く、インダクタンスの低減は小さい。しかしながら実施例２でも述べたように、ダイオードのゲート配線のインダクタンスは最小にする必要がないので、この実施例４の配線構造でも効果を損ねることが少ない。

図９は、本発明の実施例５に係る制御線の配線構造（以下、「実施例５の配線構造」ともいう）を示す斜視図である。実施例１（図４）から実施例４（図８）において、主に制御線の配線構造について説明したが、それらの応用形態である実施例５（図９）は、主回路側の配線構造まで例示している。すなわち、図９に示す実施例５のように、IGBTモジュール11と211の直上に、板金状の主回路配線311,312,313を結合することが可能である。

上アームモジュールのコレクタ端子は、電源の高電位側を構成する主回路配線311に接続される。上アームモジュールのエミッタ端子と下アームのコレクタ端子は、主回路配線312に接続され、インバータ出力(端子)010（図１～図３）としてモータ側に接続される。下アームモジュールのエミッタ端子は、電源の低電位側を構成する主回路配線313に接続される。これら主回路配線311,312,313により、インバータの一相分が構成される。

主回路配線311,312,313には大電流が流れるので、その近傍には大きな磁束が生じる。この磁束が制御線に誘導電流を生じさせ、誤動作の原因となる可能性がある。例えば、銅線でなるゲート配線及び補助エミッタ配線が、ツイストペアされた制御線として用いられる場合がある。ツイストペアされた制御線には、各端子への接続箇所の近傍でツイストペアに撚られないだけでなく、フレキシブル構造が原因で撚りがほどける等により、２本の線間距離が大きく開く箇所が生じることがある。このような箇所は、磁束の影響を受けやすい。

ツイストペアされた制御線は、磁束の影響を避けるために、主回路配線から相当の距離が確保できるように、遠ざける必要がある。したがって、ツイストペアされた制御線を有するIGBTモジュール直上には、主回路配線を配置することが困難であった。そこで、制御線を剛性のある堅牢なブスバーで構成すれば、ゲート配線と補助エミッタ配線との線間距離を均等に小さく維持できる。実施例５は、そのような構成をより確実に実現するため、IGBTモジュール11,211の直上に、主回路配線311,312,313を配置した。その結果、ブスバーで構成された制御線は、主回路配線311,312,313に流れる大電流による磁束の影響を受けにくい。

［補足］
ここで、実施例１～４の制御線や実施例５の配線構造と、ラミネートブスバーとを対比する。ラミネートブスバーとは、IGBTのほか、駆動回路等を内蔵したIPM（Intelligent Power Module）といったパワー半導体素子を用いたパワー回路（電力変換器）において、高速スイッチング時における異常電圧を抑制し、高速動作をさせるための特性改善を狙った積層配線構造である。このラミネートブスバーは、絶縁フィルムシートと金属導体とを積層ラミネートすることによって、数層複合構造を形成し、下記１～４の課題を解決できる。

１．導体間インダクタンス低減による高速スイッチング化
２．組立スペースの縮小化
３．電気接続部の高信頼性
４．部品点数削減による配線の合理化と組立作業時間の短縮

このように、ラミネートブスバーは、IGBTを用いたインバータにおいて、ゲート配線の低インダクタンスを実現する。ラミネートブスバーは、ゲート配線と補助エミッタ配線に板状の導体バーを採用し、これらの導体バー幅Ｗよりも、狭い間隔ｄで対向配置した構造を有する。すなわち、幅Ｗ＞間隔ｄである。また、一般的な銅導体に代えて、アルミ導体を使った軽量ラミネートブスバーも実現できる。

この構造により、ゲート配線と補助エミッタ配線を往復して流れる電流が発生させる磁束がキャンセルされるため、配線の低インダクタンスを実現できる。デュアルゲートIGBT 011gd～032gdを採用したインバータに適用するには、スイッチングゲートGsに一対のラミネートブスバーと、キャリア制御ゲートGcに一対のラミネートブスバーと、をそれぞれ設けることで、双方の配線のインダクタンスを低減することが可能である。

しかしながら、デュアルゲートIGBT 011gd～032gd及びMOS制御ダイオード011dm～032dm（マルチゲート半導体素子）で構成されたインバータは、そうでないIGBTインバータと比較すると、２倍以上の配線が必要になる。そのため、マルチゲート半導体素子によるインバータに、ラミネートブスバーを適用した場合は、配線構造に要する体積や面積が問題になる。また、配線数増加に伴いインバータ装置（電力変換器）も大型化してしまう。

そこで、実施例１～５の配線構造は、マルチゲート半導体素子を採用した電力変換器において、ゲート配線構造の体積や面積の増加を抑制し、装置の大型化を回避するとともに、インダクタンスを低減して敷設できるようにしたものである。なお、マルチゲート半導体素子とは、デュアルゲートIGBT 011gd～032gdやMOS制御ダイオード011dm～032dm等、複数のゲート制御端子Gs,Gc,Gd,Esを有するパワー半導体素子をいう。

本発明の実施形態に係る制御線の配線構造（以下、単に「配線構造」ともいう）は、つぎのように総括できる。
［１］この配線構造は、マルチゲート半導体素子からゲートドライバまでを接続するゲート配線及び補助エミッタ配線である。このマルチゲート半導体素子は、例えば、コレクタ・エミッタ、又ドレイン・ソース等の主端子対と、それに対応する複数の制御端子としてのゲート、とを備える。ゲートドライバは、制御端子に印加する制御電圧で主端子対に流れる制御電流を制御する。

この配線構造は、制御電流がゲートドライバと制御端子との間を第１の電流経路と第２の電流経路で流通する制御線で構成される。これらの第１の電流経路と第２の電流経路とは隣接し、それぞれに流れる電流により形成される電磁場を相殺するように敷設される。この配線構造によれば、インダクタンスを均等に低減できる。

その結果、指令に対して動作遅延のばらつきなく高精度にマルチゲート半導体素子を動作させることが可能となる。これにより１kV以上で駆動される鉄道用電力変換器電力変換器を高精度に制御することできるようになる。また、電力変換器を使った電源の安定化やモータの滑らかな駆動などに効果がある。また、複数のゲート配線を１本の配線に集約できるので、配線を敷設する空間を低減でき、電力変換器の小型化に貢献できる。

［２］図６の実施例２に示すように、上記［１］の配線構造において、マルチゲート半導体素子011gd,012gd（図２）は、高電位側の第１主端子212と、低電位側の第２主端子213と、複数の制御端子Gs,Gc,Gdと、これら複数の制御端子Gs,Gc,Gdに印加する電圧の基準となる制御電圧基準端子Esと、を備える。

この制御線221～224は、図３の回路図に示すデュアルゲートIGBT 011gd,012gd及びMOS制御ダイオード011dm,012dmを採用したインバータに好適である。各IGBTには、複数の制御端子Gs,Gc,Gd,Esとして、スイッチングゲート（第１制御端子）Gsと、キャリア制御ゲート（第２制御端子）Gcと、補助エミッタEsと、に加えてMOS制御ゲート（第３制御端子）Gdと、それぞれの端子を有している。これら各端子は、ゲートドライバ114に接続される。

複数の制御端子Gs,Gc,Gd,Esは、つぎのように接続される。まず、第１制御端子Gsは、板状の第１制御信号導体221でゲートドライバ114,011kに接続される。同様に、第２制御端子Gcも、板状の第２制御信号導体223でゲートドライバ114,011kに接続される。同様に、制御電圧基準端子Esも、板状の制御電圧基準導体222でゲートドライバ114,011kに接続される。これら第１制御信号導体221と第２制御信号導体223は、制御電圧基準導体222に近接して配置される。

各導体221,223,222は板状であり、それぞれの広い面積の各主面は、つぎのような相互位置関係に配置される。まず全体的に、各導体221,223は、制御電圧基準導体222の主面と並行に配置される。また、制御電圧基準導体222は、第１制御信号導体221と第２制御信号導体223の中間に配置される。

この配線構造は、インバータ等の電力変換器に好適である。すなわち、図３の回路図に示すデュアルゲートIGBT 011gd～032gd及びMOS制御ダイオード011dm～032dmを採用したインバータにおいて、各アームを構成する半導体素子とゲートドライバを接続するゲート配線（制御線）は４本となるが、上述の制御電圧基準導体222を、第１制御信号導体221と第２制御信号導体223の中間に配置したことにより、大型化を避けられる。

この配線構造において、ゲート電流は、対向配置されたゲート配線と補助エミッタ配線を互いに往復方向に流される。すなわち、相互に逆方向のため、相互配線間を近接して流れ、しかもこれらの電流によって生じる磁束はキャンセルされる。このように、何れのゲート電流に対しても、磁束がキャンセルされるために、この配線構造は低インダクタンスにできるので、回路の誤動作や、信号遅延を抑制できる。

［３］図６の実施例２に示すように、上記［１］の配線構造において、各IGBTには、スイッチングゲート（第１制御端子）Gsと、キャリア制御ゲート（第２制御端子）Gcと、補助エミッタEsと、に加えてMOS制御ゲート（第３制御端子）Gdと、それぞれの端子を有し、これら各端子は、ゲートドライバ114に接続される。

複数の制御端子Gs,Gc,Gd,Esは、つぎのような相互位置関係に配置される。第３制御端子（MOS制御ゲート）Gdは、板状の第３制御信号導体224でゲートドライバ114,011kに接続される。第３制御信号導体224は、第１制御信号導体221もしくも第２制御信号導体223に近接し、それらの主面が並行となるように配置される。このように、板状の導電体どうしの広い主面が、相互に対面する配置であれば、近接する逆電流の磁束キャンセル効果で、より低インダクタンス化が図れる。

［４］図８の実施例４に示すように、上記［１］の配線構造において、複数の制御端子Gs,Gc,Gd,Esは、つぎのような相互位置関係に配置される。第３制御端子（MOS制御ゲート）Gdは板状の第３制御信号導体224で、ゲートドライバ114,011kに接続される。第３制御信号導体224は、制御電圧基準導体222に近接して配置される。しかし、第３制御信号導体224の主面は、他の導体の主面に対して並行に対向配置する必要は無い。したがって、第３制御信号導体224と、制御電圧基準導体222と、による逆電流は近接せず、これらの磁束キャンセル効果は少なく、低インダクタンス化も少ないがそれでも良い理由はつぎのとおりである。

MOS制御ダイオード011dm～032dmのオンあるいはオフタイミングではダイオードに印加される主回路電圧変化(あるいは電流の変化)は微小である。したがって、MOS制御ダイオード011dm～032dmのオンあるいはオフタイミングでゲート配線への誘起されるノイズ発生は微小である。

複数のゲート端子Gs,Gc,Gd,Esを有するマルチゲート半導体素子011gd～032gd（図３）を使用する場合においても、主回路電圧(あるいは主回路電流)が大きく変化させるゲート信号が入力されるゲート配線を補助エミッタ配線の近くに配置し、それ以外のゲート配線、すなわち、第３制御端子（MOS制御ゲート）Gdに接続された板状の第３制御信号導体224をその外側に配置すれば、この配線構造（ゲート配線）の低インダクタンス化と小型化とは両立させることが可能である。

［５］図７の実施例３に示すように、上記［２］の配線構造において、第１制御信号導体221、第２制御信号導体223及び制御電圧基準導体222は、絶縁材（絶縁体）225によって電気的に隔てられるとともに、封止して保持されている。実施例３の配線構造は、線の長さ全体に及んで、平行に配置された導体間の距離を保ち、絶縁を確保するとともに確実な支持部により固定される。その結果、実施例３の配線構造、すなわち、薄い銅板等で構成されたゲート配線ブスバー221～224は、配線長が長くなる場合にも、重力で変形することなく、近接する銅板間がショートする危険も避けられる。

［６］図９の実施例５に示すように、上記［１］の配線構造において、第１主回路導体311と、第２主回路導体312と、をマルチゲート半導体素子011gd,012gd（図３）の直上に配置した。第１主回路導体311は板状であり、マルチゲート半導体素子011gdの第１主端子212に接続される。第２主回路導体312も板状であり、マルチゲート半導体素子011gdの第２主端子213に接続される。

［７］上記［１］の配線構造において、これを形成する配線ブスバー221～224の幅Ｗと、各配線ブスバー221～224相互間の距離ｄとは、Ｗ＞ｄの条件を満たすことが好ましい。このような条件を満たすことで、表皮効果や近接効果を高める作用が強められ、各配線ブスバー221～224のインダクタンス値を十分に低減できる。

［８］上記［１］～［７］の何れかの配線構造を１kV以上で駆動される鉄道用電力変換器に採用すると良い。その鉄道用電力変換器を搭載する鉄道車両は、高精度に制御できて、電源の安定化やモータの滑らかな駆動等のため、乗り心地を良くする効果が得られる。また、電力変換器そのものを小型化し、かつ品質性能を向上し、生産及び補修の容易さからコストダウンにもつながる。

001:電源、002:平滑コンデンサ、003:モータ、010,020,030:インバータ出力、011g～32g:IGBT、011d～032d:ダイオード、011k～032k,114,214:ゲートドライバ（ゲート駆動回路）、011gd～032gd:デュアルゲートIGBT、011dm～032dm:MOS制御ダイオード、11,211:デュアルゲートIGBT 011gd,012gdモジュール、12,212:コレクタ（第１）主端子、13,213:エミッタ（第２）主端子、121:スイッチングゲート端子、122:補助エミッタ端子、123:キャリア制御ゲート端子、124:MOS制御ダイオード011dm,012dmのゲート端子、221:スイッチングゲート配線ブスバー（制御線、導体バー）、222:補助エミッタ配線ブスバー（制御線、導体バー）、223:キャリア制御ゲート配線ブスバー（制御線、導体バー）、224:（MOS制御ダイオード011dm,012dmの）ゲート配線ブスバー（制御線、導体バー）、225:絶縁材、311,312,313:主回路配線、ｄ:（各配線ブスバー221～224間の）距離、Gs:スイッチングゲート（第１制御端子）、Gc:キャリア制御ゲート（第２制御端子）、Es:補助エミッタ、Ｗ:（配線ブスバー221～224の）幅

Claims (9)

1. 主端子対と該主端子対に流れる電流を制御する複数の制御端子とを有するマルチゲート半導体素子から、前記制御端子に印加する制御電圧で前記主端子対に流れる電流を制御するゲートドライバまでの間を接続する制御線の配線構造であって、
   前記マルチゲート半導体素子は、
   高電位側の第１主端子と、
   低電位側の第２主端子と、
   複数の制御端子と、
   前記複数の制御端子に印加する電圧の基準となる制御電圧基準端子と、
   を備え、
   前記複数の制御端子のうち、
   スイッチングゲートである第１制御端子は、板状の第１制御信号導体でゲートドライバに接続され、
   キャリア制御ゲートである第２制御端子は、板状の第２制御信号導体でゲートドライバに接続され、
   前記制御電圧基準端子は、板状の制御電圧基準導体でゲートドライバに接続され、
   前記第１制御信号導体と前記第２制御信号導体は、前記制御電圧基準導体に近接され、
   前記第１制御信号導体および前記第２制御信号導体の主面は、
   制御電圧基準導体の主面と並行に配置され、
   前記第１制御信号導体と前記第２制御信号導体の中間に、前記制御電圧基準導体が配置され、
   前記複数の制御端子のうち、
   MOS制御ゲートである第３制御端子は、板状の第３制御信号導体でゲートドライバに接続され、
   前記第３制御信号導体は、第１制御信号導体もしくは第２制御信号導体に近接し、相互の主面が並行となるように配置される、または制御電圧基準導体と近接して配置される、の何れか一方であり、
   前記制御端子を含む端子と前記ゲートドライバとの間に接続された第１の電流経路と第２の電流経路を有し、
   前記第１の電流経路と前記第２の電流経路とは、それぞれに流れる電流により形成される電磁場を相殺するように隣接して敷設された、
   制御線の配線構造。
2. 第１制御信号導体、第２制御信号導体及び制御電圧基準導体は、絶縁体によって封止することで電気的に隔てられている、
   請求項１に記載の制御線の配線構造。
3. 前記マルチゲート半導体素子の第１主端子と接続する板状の第１主回路導体と、
   前記マルチゲート半導体素子の第２主端子と接続する板状の第２主回路導体と、
   を前記マルチゲート半導体素子の直上に配置した、
   請求項１に記載の制御線の配線構造。
4. 当該制御線を形成する配線ブスバーの幅Ｗと、各配線ブスバー相互間の距離ｄがＷ＞ｄの条件を満たす、
   請求項１に記載の制御線の配線構造。
5. 請求項１乃至４の何れか１項に記載の制御線の配線構造を有する鉄道用電力変換器。
6. 主端子対と該主端子対を流れる電流を制御する複数の制御端子とを有するマルチゲート半導体素子から前記制御端子に印加する制御電圧で前記主端子対に流れる電流を制御するゲートドライバまでを接続する制御線の敷設方法であって、
   前記マルチゲート半導体素子は、複数の制御端子と、前記複数の制御端子に印加する電圧の基準となる制御電圧基準端子と、高電位側の第１主端子と、低電位側の第２主端子と、を備えたものを用い、
   前記複数の制御端子のうち、
   スイッチングゲートである第１制御端子は、板状の第１制御信号導体を用いてゲートドライバに接続し、
   キャリア制御ゲートである第２制御端子は、板状の第２制御信号導体を用いてゲートドライバに接続し、
   前記制御電圧基準端子は、板状の制御電圧基準導体を用いてゲートドライバに接続し、
   前記第１制御信号導体と前記第２制御信号導体は、前記制御電圧基準導体に近接させ、
   前記第１制御信号導体および前記第２制御信号導体の主面は、
   制御電圧基準導体の主面と並行に配置し、
   前記第１制御信号導体と前記第２制御信号導体の中間に、前記制御電圧基準導体を配置し、
   前記複数の制御端子のうち、
   MOS制御ゲートである第３制御端子は、板状の第３制御信号導体を用いてゲートドライバに接続し、
   前記第３制御信号導体は、第１制御信号導体もしくも第２制御信号導体に近接させるとともに、相互の主面が並行になるように配置する、または制御電圧基準導体と近接させて配置する、の何れか一方であり、
   前記制御端子を含む端子と、前記ゲートドライバと、の間を第１の電流経路と第２の電流経路で接続し、
   前記第１の電流経路と前記第２の電流経路とは隣接し、それぞれに流れる電流により形成される電磁場を相殺するように敷設された、
   制御線敷設方法。
7. 第１制御信号導体、第２制御信号導体及び制御電圧基準導体を、絶縁体によって封止することで電気的絶縁を確保するとともに固定した、
   請求項６に記載の制御線敷設方法。
8. 前記マルチゲート半導体素子の第１主端子と接続する板状の第１主回路導体と、
   前記マルチゲート半導体素子の第２主端子と接続する板状の第２主回路導体と、
   を前記マルチゲート半導体素子の直上に配置する、
   請求項６に記載の制御線敷設方法。
9. 前記制御線を形成する配線ブスバーの幅Ｗと、各配線ブスバー間の距離ｄと、の関係がＷ＞ｄの条件を満たす、
   請求項６に記載の制御線敷設方法。