JP7612546B2 - 半導体装置 - Google Patents

Description

本発明の実施形態は、半導体装置に関する。

半導体装置は、回路を構成するトランジスタ及び抵抗素子を含む。トランジスタ及び抵抗素子は、素子領域内に形成される。各素子領域は、素子分離絶縁体により囲まれた領域である。一般に、各素子は、別々の素子領域に形成される。

特許第６３８３３２５号公報

面積が縮小された半導体装置を提供しようとするものである。

一実施形態による半導体装置は、第１面を有する基板と、絶縁体と、第１素子と、第１導電体と、を含む。上記絶縁体は、上記基板中の上記第１面に接する領域において上記第１面に沿って第１領域を囲む。上記第１素子は、上記第１領域中に設けられ、上記基板の上記第１面の上方に設けられるとともに第１抵抗率を有するゲート電極を含む。上記第１導電体は、上記第１領域中で上記基板の上記第１面の上方に設けられ、上記ゲート電極に含まれる材料と同じ材料を含み、上記第１抵抗率と異なる第２抵抗率を有し、前記第１面に沿って前記ゲート電極を連続的に又は間隔を有しつつ囲むように延びる。

図１は、第１実施形態の半導体装置の平面構造を示す。 図２は、第１実施形態の半導体装置の素子領域中の構成要素の平面構造を示す。 図３は、第１実施形態の半導体装置の一部の断面を示す。 図４は、第１実施形態の半導体装置の一部の断面を示す。 図５は、第１実施形態の半導体装置の一部の断面を示す。 図６は、第１実施形態の変形例の半導体装置の素子領域中の構成要素の平面構造を示す。 図７は、第１実施形態の変形例の半導体装置の素子領域中の構成要素の平面構造を示す。 図８は、第１実施形態の変形例の半導体装置の素子領域中の構成要素の平面構造を示す。 図９は、第２実施形態の半導体装置の平面構造を示す。 図１０は、第２実施形態の半導体装置の素子領域の平面構造を示す。 図１１は、第２実施形態の半導体装置の一部の断面を示す。 図１２は、第２実施形態の変形例の半導体装置の素子領域中の構成要素の平面構造を示す。 図１３は、第２実施形態の変形例の半導体装置の素子領域中の構成要素の平面構造を示す。 図１４は、第３実施形態の半導体装置の素子領域の平面構造を示す。 図１５は、第３実施形態の半導体装置の素子領域の断面を示す。 図１６は、第３実施形態の変形例の半導体装置の素子領域中の構成要素の平面構造を示す。 図１７は、第３実施形態の変形例の半導体装置の素子領域中の構成要素の平面構造を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。或る実施形態と後続の実施形態のそれぞれでの略同一の機能及び構成を有する構成要素についても、後続の実施形態での構成要素の参照符号の末尾にさらなる数字又は文字が付加されることにより、先行する実施形態での構成要素と区別される。例えば、第２実施形態での或る具体的な構成要素Ａは、構成要素Ａｂと称され得る。或る構成要素について記述される点以外の点については、先行する実施形態での略同一の機能及び構成を有する構成要素について記述される点が全て適用される。

各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。

図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。

以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。

１．第１実施形態
１．１．構造（構成）
図１は、第１実施形態の半導体装置の平面構造を示し、ｚ軸に沿って上方から観察された場合のｘｙ面に沿った構造を示す。半導体装置１は、例えば、四角形状の半導体チップであり、半導体の基板２１（図示せず）に形成されている。半導体装置１は、素子領域３を含む。素子領域３は、例えば、四角形状を有する。素子領域３は、素子分離絶縁体４により囲まれている。

素子分離絶縁体４は、ＳＴＩ（Shallow Trench Isolation）によって、基板の中に形成されている。素子分離絶縁体４は、基板２１の表面を含んだ領域に設けられている。素子分離絶縁体４は、図５に示される後述の絶縁体３１と同じ断面構造を有する。

素子領域３中には、素子５及び導電体７が形成されている。素子５は、半導体チップに形成されるどのような素子であってもよい。素子５の例は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む。

導電体７は、素子領域３の縁と面し、素子領域３の縁に沿って延びる。すなわち、導電体７は、素子領域３の４つの辺に沿う４つの直線部分を有する。

図２は、第１実施形態の半導体装置１の素子領域３中の構成要素の平面構造の例を示す。図２は、ｚ軸に沿って上方から観察された場合のｘｙ面に沿った構造を示す。図２は、素子５がＭＯＳＦＥＴである例を示す。以下、素子５は、トランジスタ５と称される場合がある。図２は、素子領域３のいくつかの構成要素のみを示す。

図２に示されるように、半導体装置１は、導電体７、及び導電体１１を含む。導電体１１は、トランジスタ５の一部を構成し、トランジスタ５のゲート電極として機能する。トランジスタ５の構造の例は、後にさらに記述される。導電体１１は、以下、ゲート電極１１と称される場合がある。

導電体１１は、ｘｙ面に沿って格子の形状を有する。すなわち、複数の部分１１Ａ及び２つの部分１１Ｂを含む。部分１１Ａは、直線形状を有し、ｙ軸に沿って延び、ｘ軸に沿って間隔を有して並ぶ。部分１１Ｂは、ｘ軸に沿って延びる。一方の部分１１Ｂは、部分１１Ａのそれぞれの上端と接続されている。他方の部分１１Ｂは、部分１１Ａのそれぞれの下端と接続されている。導電体１１は、例えば、キャリアの導入によって導電性を有するポリシリコンを含むか、そのようなポリシリコンから実質的になる。本明細書及び特許請求の範囲において、或る構成要素が或る材料から「実質的になる」又は「実質的に構成される」との記載は、構成要素に意図せぬ不純物が含まれることを許容することを意味するために使用されている。

導電体１１は、全体、又はｚ軸に沿って上側の表面を含む領域においてシリサイド（金属シリサイド）を含んでいてもよい。

導電体７は、素子領域３の縁に沿って延び、導電体１１を囲む。より具体的には、導電体７は、４つの部分７Ａを含む。１つの部分７Ａは、ｘ軸に沿って延び、素子領域３の下端に沿う。１つの部分７Ａは、ｘ軸に沿って延び、素子領域３の上端に沿う。１つの部分７Ａは、ｙ軸に沿って延び、素子領域３の右端に沿う。１つの部分７Ａは、ｙ軸に沿って延び、素子領域３の左端に沿う。素子領域の３の隣り合う２つの辺にそれぞれ沿う２つの部分７Ａは、互いに接続されている。又は、素子領域の３の隣り合う２つの辺にそれぞれ沿う２つの部分７Ａは、導電体７の部分７Ｂによって接続されていてもよい。図１は、そのような例を示す。各部分７Ｂは、素子領域３の角を含む領域中に位置し、ｘ軸に沿って延びる１つの部分７Ａとｙ軸に沿って延びる１つの部分７Ａとを接続する。部分７Ｂは、例えば、ｘ軸及びｙ軸と交わり、例えば、ｘ軸に対して４５度の角度を有する。

導電体７は、導電体１１の部分１１Ａが設けられる領域と、その外側で導電体１１（特に部分１１Ａ）が設けられない領域の境界に位置する。導電体７は、以下の目的で設けられている。すなわち、導電体１１の部分１１Ａが密集する領域での部分１１Ａの密度と、素子領域３の外側での部分１１Ａの密度と、に大きな差がある。この差は、２つの領域の境界において、部分１１Ａを形成するためのプロセスに影響を与える。このことは、最も外側の部分１１Ａの形状が他の部分１１Ａの形状を大きく異ならせ得る。導電体７は、このような、複数の部分１１Ａの形状が互いに大きく異なり得ることを緩和できる。

導電体７は、導電体１１と同じ材料に由来し、或る材料の一部に由来する。すなわち、導電体７及び導電体１１は、或る材料の部分的な除去によって形成された材料をベースと形成されている。導電体１１がポリシリコンを含むかポリシリコンから実質的になる例に基づくと、導電体７はポリシリコンを含むか、ポリシリコンから実質的になる。

一方、導電体７は、導電体１１の抵抗率（又は導電率）と異なる抵抗を有する。本明細書及び特許請求の範囲において、或る構成要素が有する「抵抗率」は、この構成要素の平均的な抵抗率であり、又は、構成要素の或る一部の抵抗率であってもよい。

導電体７は、導電体１１の抵抗率と異なる抵抗率を有するために、導電体１１に含まれるキャリア（不純物）の種類と異なる種類のキャリアを含む。加えて（又は）、導電体７は、導電体１１の抵抗率と異なる抵抗率を有するために、導電体１１に含まれるキャリアの量と異なる量のキャリアを含む。例えば、導電体７に含まれる或るキャリアの濃度は、導電体１１に含まれる同じキャリアの濃度より低い。或る構成要素のキャリアの濃度は、この構成要素の平均的な濃度であってもよいし、或る部分での濃度であってもよい。加えて（又は）、導電体１１の抵抗率と異なる抵抗率を有するために、導電体７は、導電体１１に占めるシリサイドの割合と異なる割合でシリサイドを含む。例えば、導電体７のシリサイドの割合は、導電体１１のシリサイドの割合より低く、例えば、ゼロである。或る構成要素のシリサイドの割合は、この構成要素の平均的な濃度であってもよいし、或る部分での濃度であってもよい。

導電体７は、抵抗（抵抗素子又は抵抗要素）として使用されることが可能である。その目的で、導電体７は、導電体１１と異なる抵抗率を有するように抵抗率を調整されている。具体的には、導電体７は、導電体７が抵抗として使用される回路において望まれる大きさの抵抗を有することを可能にする量及び（又は）種類のキャリアを含み、また（又は）、シリサイドの割合を有する。以下、導電体７は、抵抗７と称される場合がある。

抵抗７は、半導体装置１で使用される任意の抵抗として使用されることが可能である。抵抗７は、例えば、トランジスタ５とともに回路を構成し、トランジスタ５の近くのノードと接続される抵抗として使用されることが可能である。そのような抵抗の使用の形態の例は、トランジスタ５と抵抗７がＥＳＤ（ElectroStatic Discharge）保護回路の一部を構成するケースでの抵抗である。具体的には、抵抗７は、トランジスタ５のゲートとソースとの間に接続される抵抗として使用され得る。又は、抵抗７は、トランジスタ５のプルダウン用の抵抗として使用されることが可能である。具体的には、抵抗７は、トランジスタ５のソースとグランドの間に接続され得る。

図３に示されるように、抵抗としての使用のために、導電体７は、少なくとも２か所において、互いに独立した２つの導電体とそれぞれ接する。図３は、第１実施形態の半導体装置の一部の断面を示す。図３は、導電体７が、上面において２つのコンタクトプラグＣＰ１及びＣＰ２と接している例を示す。導電体７のうちの、少なくともコンタクトプラグＣＰ１とＣＰ２の間の部分が抵抗として機能できる。

図４は、第１実施形態の半導体装置の一部の断面を概略的に示し、図２のＩＶ－ＩＶ線に沿った断面を示す。図４では、図が不要に複雑になることを避ける等の目的で、基板２１の内部の構成要素を含むいくつかの構成要素が省略されている。
図４に示されるように、例えばシリコンの基板２１のｚ軸上で上側の表面（上面）の上方に、導電体１１（導電体１１の部分１１Ａ）、及び抵抗７（抵抗７の部分７Ａ）が設けられている。図４は、ゲート電極１１の上面を含む一部（上部）がシリサイド１２を含むとともに、抵抗７がシリサイドを含まない例を示す。

図５は、第１実施形態の半導体装置の一部の断面を示し、図２のＶ－Ｖ線に沿った断面を示す。図２は素子５がトランジスタである例に基づき、図２を参照して記述されるようにトランジスタ５は、ＭＯＳＦＥＴである限り、どのような構造を有していてもよい。そのようなトランジスタ５の例は、ＤＭＯＳ（Double Diffused Metal Oxide Semiconductor field effect transistor）、ＬＤＭＯＳ（Laterally Disused Metal Oxide Semiconductor field effect transistor）、ＤＥＭＯＳ（Drain Extended Metal Oxide Semiconductor field effect transistor）、ＥＤＭＯＳ（Extended Drain Metal Oxide Semiconductor field effect transistor）を含む。図５は、例として、トランジスタ５がＬＤＭＯＳであるケースを示す。

図５に示されるように、半導体装置１は、シリコン等の半導体の基板２１を含む。基板２１は、ｐ型を有する。ｐ型の構成要素及び領域は、ｐ型のキャリアを含む。ｐ型の構成要素又は領域は、ｎ型不純物およびｐ型不純物の両方を含んでいる場合、ｎ型不純物の濃度より高いｐ型不純物の濃度を有する。

基板２１の上面を含む領域にｎ型のディープウェル又は不純物領域（ディープｎウェル）２２が形成されている。ディープｎウェル２２の上面を含む領域にｐ型のウェル又は不純物領域（ｐウェル）２３が設けられている。ｎ型の構成要素及び領域は、ｎ型のキャリアを含む。ｎ型の構成要素又は領域は、ｎ型不純物およびｐ型不純物の両方を含んでいる場合、ｐ型不純物の濃度より高いｎ型不純物の濃度を有する。

ディープｎウェル２２の上面を含む領域にｎ型のドリフト領域（不純物領域）２４が設けられている。ｎ型ドリフト領域２４は、ｐウェル２３と接していてもよい。

ディープｎウェル２２の上面を含む領域にｎ型のウェル（不純物領域）２５が設けられている。ｎウェル２５は、ｎ型ドリフト領域２４よりもｐウェル２３から遠くに位置する。ｎウェル２５は、ｎ型ドリフト領域２４と接する。

ディープｎウェル２２の上面を含む領域に、絶縁体（絶縁体層）３１が設けられている。絶縁体３１の一部は、ｎウェル２５の上面を含む領域に位置する。

ｐウェル２３の表面を含む領域は、トランジスタ５のボディー領域として機能する。ボディー領域のうちの、上面を含む領域はチャネル領域として機能する。チャネル領域は、トランジスタ５がオンしている間にチャネルが形成される領域である。

ｐウェル２３の上面を含む領域に、ｎ^＋型ソース領域３４が設けられている。導電型を示す「ｎ」または「ｐ」の上付き文字「＋」および「－」は、相対的なキャリア濃度を示す。例えば、ｐ^＋型の領域は、ｐ型の領域より高いキャリア濃度を有する。キャリア濃度は、当該キャリア濃度を有する領域が、ｐ型不純物及びｎ型不純物の両方を含んでいる場合、ｎ型不純物によって相殺される分のｐ型不純物を除いたｐ型不純物の濃度を指す。ｎ型についても同様であり、ｐ型不純物についての記述の中の「ｎ」と「ｐ」を置換した記述が、ｎ型についての記述として当てはまる。ｎ^＋型ソース領域３４の表面上にシリサイド１９が設けられている。

ｎ型ドリフト領域２４及びｎウェル２５の上面を含む領域に絶縁体３６が設けられている。絶縁体３６は、ｎ型ドリフト領域２４及びｎウェル２５に亘って広がる。絶縁体３６の底面は、ｎ型ドリフト領域２４の底面と重ならず、よって、絶縁体３６の下方にｎ型ドリフト領域２４の一部が位置する。絶縁体３６のｘ軸に沿って並ぶ２つの縁のうち、ｎウェル２５から遠い方の縁は、ｎ型ドリフト領域２４の２つの縁のうちのｎウェル２５から遠い方の縁と重ならない。

ｎウェル２５の上面を含む領域に、ｎ^＋型ドレイン領域３７が設けられている。ｎ^＋型ドレイン領域３７の表面上にシリサイド１９が設けられている。

基板２１の上面上、すなわち、ディープｎウェル２２の上面上に、絶縁体３８が設けられている。絶縁体３８は、ｐウェル２３、ｎ型ドリフト領域２４、及びｎウェル２５の上面上に位置する。絶縁体３８の一部は、トランジスタ５のゲート絶縁体として機能する。

絶縁体３８の上面の一部にゲート電極１１が設けられている。ゲート電極１１は、ｘ軸に沿って延び、少なくとも、ｐウェル２３の上方の領域と、絶縁体３６の上方の領域とに亘って連続して設けられている。ゲート電極１１の上部は、シリサイド１２を含む。絶縁体３８のうちのゲート電極１１の下方の部分は、トランジスタ５のゲート絶縁体として機能する。

ゲート電極１１のｘ軸に沿って並ぶ２つの側面は、側壁絶縁体４２により覆われている。側壁絶縁体４２の一部は、ｐウェル２３の上方に位置する。

１．２．利点（効果）
第１実施形態によれば、以下に記述されるように、必要な面積を抑制された半導体装置１が提供されることが可能である。

参考及び比較のための半導体装置１００が簡単に記述される。半導体装置１００は、半導体装置１と同じく、回路の実現のために抵抗を要する。抵抗は、素子領域３と別の素子領域中に形成される。各素子領域は、周囲を素子分離絶縁体で囲まれている必要がある。このため、素子領域の形成は、素子領域の面積だけでなく素子分離絶縁体の形成のための領域も必要とし、素子領域の数が多いことは、素子領域と素子分離絶縁体のための領域のための大きな面積を必要とする。

半導体装置１００は、第１実施形態の半導体装置１の導電体７に代えて、ダミーゲート電極１０１を含む。ダミーゲート電極１０１は、導電体７と同じ構造を有し、導電体７と同じく、ゲート電極１１の形成の際の形状のばらつき抑制する。一方、ダミーゲート電極１０１は、導電体７と異なり、ゲート電極１１と同じ抵抗率を有する。すなわち、ゲート電極１１と異なる性質を付与されていない。よって、ダミーゲート電極１０１は、半導体装置１００の製造の間のみ機能を有し、半導体装置１００の完成後には機能を奏さない。そこで、ダミーゲート電極１０１の活用の余地がある。

第１実施形態の半導体装置１は、導電体７を含む。導電体７は、半導体装置１の製造の間は、ゲート電極１１の形成の際のゲート電極１１の形状のばらつき抑制を１つの目的として設けられ、ゲート電極１１の形成後は機能を有さず、トランジスタ５の機能及び特性に影響しない。一方、導電体７は、ダミーゲート電極１０１と異なり、ゲート電極１１と異なる抵抗率を有するように抵抗率を調整されている。抵抗率の調整によって、導電体７は、望まれる大きさの抵抗を有することが可能である。よって、導電体７が、半導体装置１中の回路の抵抗として使用されることが可能である。半導体装置１の製造の間でのみ役割を担う構成要素が半導体装置１の完成後にも使用されることにより、トランジスタ５の形成及び特性に影響を与えることなく、素子領域３中に抵抗が形成されることが可能である。このことは、トランジスタ５と抵抗を１つの素子領域３に集約されることを意味し、半導体装置１００のように素子領域３とは別の素子領域に抵抗が形成される場合よりも、半導体装置１の面積のうちの抵抗の形成に必要な領域を削減する。

１．３．変形例
導電体７は、素子領域３の縁の全体に亘っていなくてもよい。さらに、導電体７は、独立した複数の部分を含んでいてもよい。図６乃至図８は、そのような例を示し、第１実施形態の変形例の半導体装置１の素子領域３中の構成要素の平面構造の例を示す。図６乃至図８は、図２と同じ領域を示す。

図６に示されるように、導電体７に代えて導電体７ｂが設けられている。導電体７ｂは、導電体７と同じく、素子領域３の縁に沿って延び、トランジスタ５を囲む。導電体７ｂは、部分７Ｃ及び部分７Ｄからなる。部分７Ｃは、形状を除いて、導電体７と同じである。すなわち、部分７Ｃは、導電体７と同じく、導電体１１と異なる抵抗率を有するように抵抗率を調整されている。すなわち、導電体７は、部分的に、導電体１１と異なる抵抗率を有するように抵抗率を調整されている。部分７Ｃは、導電体７と同じく、望まれる大きさの抵抗を有することを可能にする種類及び（又は）濃度のキャリアを含み、また（又は）、シリサイドの割合を有する。部分７Ｃは、導電体７と同じく、抵抗として使用されることが可能である。

一方、部分７Ｄは、導電体１１と実質的に同じ抵抗率を有し、すなわち、抵抗率を調整されていない。このため、部分７Ｄは、例えば、導電体１１と同じ種類及び実質的に同じ濃度のキャリアを含み、また（又は）上部においてシリサイドを含む。本明細書及び特許請求の範囲において「実質的に同じ」は、同じであることを意図されているものの、製造のばらつき等に起因して不可避的に生じる違いを許容することを意味する。

部分７Ｃは、導電体７ｂのうちの任意の部分を占めることが可能である。すなわち、部分７Ｃは、部分７Ｃが求められる大きさの抵抗を有するサイズを有する。図６は、各部分７Ｃが、導電体７のうちの素子領域３の縁に沿う４つの直線部分の一部を占める例を示す。すなわち、１つの部分７Ｃは、導電体７のうちの素子領域３の右辺に沿う直線部分の中央を含む部分に位置する。１つの部分７Ｃは、導電体７のうちの素子領域３の左辺に沿う直線部分の中央を含む部分に位置する。１つの部分７Ｃは、導電体７のうちの素子領域３の上辺に沿う直線部分の中央を含む部分に位置する。１つの部分７Ｃは、導電体７のうちの素子領域３の下辺に沿う直線部分の中央を含む部分に位置する。各部分７Ｄは、素子領域３の角を含む領域に位置する。

部分７Ｃのサイズの調整を通じて、部分７Ｃによって実現される抵抗の大きさが調整されることが可能である。

図６は、部分７Ｃが、素子領域３の縁の全ての辺に沿う位置に設けられる例を示す。変形例は、この形態に限られない。例えば、部分７Ｃは、４つの直線部分のうちの１つ、２つ、又は３つのみに位置することが可能である。部分７Ｃは、４つの直線部分のいずれに位置していてもよい。例えば、部分７Ｃは、ｙ軸に沿って上側の直線部分と下側の直線部分だけに位置することが可能である。又は、部分７Ｃは、ｙ軸に沿って左側の直線部分と右側の直線部分だけに位置することが可能である。

図７に示されるように、部分７Ｄが設けられなくてもよい。

図８に示されるように、部分７Ｃ及び部分７Ｄが独立していてもよい。例えば、部分７Ｄは直線形状を有し、ｙ軸に沿って延び、素子領域３の左辺とトランジスタ５との間、及び（又は）素子領域３の右辺とトランジスタ５との間に位置する。部分７Ｃは、ｘ軸に沿って延び、素子領域３の上辺とトランジスタ５との間、及び（又は）素子領域３の下辺とトランジスタ５との間に位置する。

２．第２実施形態
第２実施形態は、抵抗として機能する導電体の構造の点で、第１実施形態と異なる。

２．１．構造（構成）
図９は、第２実施形態の半導体装置の平面構造を示し、ｚ軸に沿って上方から観察された場合のｘｙ面に沿った構造を示す。第２実施形態の半導体装置１ｂは、導電体１５を含む。導電体１５は、導電体７と同じく、素子領域３の縁と面し、素子領域３の縁に沿って延びる。

半導体装置１ｂは、キャパシタ８をさらに含む。キャパシタ８は、トランジスタ５が形成される素子領域３とは別の素子領域中に形成される。また、キャパシタ８は、必ずしもキャパシタに限られず、例えば２層の導電体（例えば、ポリシリコン）を有する別素子として設けられ、半導体装置１ｂに混載されていてもよい。

図１０は、第２実施形態の半導体装置１ｂの素子領域３中の構成要素の平面構造の例を示す。図１０は、ｚ軸に沿って上方から観察された場合のｘｙ面に沿った構造を示す。図１０は、素子領域３のいくつかの構成要素のみを示す。

図１０に示されるように、導電体１３は、第１実施形態の導電体７と同じ構造を有する。すなわち、導電体１３は、４つの部分１３Ａ及び４つの部分１３Ｂを含む。部分１３Ａ及び１３Ｂは、導電体７の部分７Ａ及び７Ｂとそれぞれ同じ構造を有し、導電体７の部分７Ａ及び７Ｂと同じように配置されている。導電体１３は、導電体７と同じく、導電体１１の部分１１Ａのうちの最も外側の部分１１Ａの形状が他の部分１１Ａの形状と大きく異なり得ることを緩和し得る。すなわち、導電体１３は、ダミーゲート電極として機能し得る。導電体１３は、例えば、電気的にフローティングしており、半導体装置１中の電位を印加される構成要素と電気的に接続されておらず、半導体装置１の動作の間、電位を印可されない。以下、導電体１３は、ダミーゲート電極１３と称される場合がある。

ダミーゲート電極１３は、導電体１１と同じ材料に由来し、或る材料の一部に由来する。すなわち、ダミーゲート電極１３及び導電体１１は、或る材料の部分的な除去によって形成された材料をベースとして形成されている。導電体１１がポリシリコンを含むかポリシリコンから実質的になる例に基づくと、ダミーゲート電極１３はポリシリコンを含むか、ポリシリコンから実質的になる。また、ダミーゲート電極１３は、導電体１１に含まれるキャリアと実質的に同じ種類及び（又は）量のキャリアを含む。また、ダミーゲート電極１３は、導電体１１と同様に、シリサイドを含んでも良いし、含まなくてもよい。ダミーゲート電極１３がシリサイドを含む場合、ダミーゲート電極１３のシリサイドの割合は、導電体１１のシリサイドの割合と実質的に同じであってもよい。

導電体１５は、素子領域３の縁に沿って延び、ダミーゲート電極１３の外縁に沿って延び、ダミーゲート電極１３を囲む。より具体的には、導電体１５は、４つの部分１５Ａ及び４つの部分１５Ｂを含む。１つの部分１５Ａは、ｘ軸に沿って延び、素子領域３の下端に沿う。１つの部分１５Ａは、ｘ軸に沿って延び、素子領域３の上端に沿う。１つの部分１５Ａは、ｙ軸に沿って延び、素子領域３の右端に沿う。１つの部分１５Ａは、ｙ軸に沿って延び、素子領域３の左端に沿う。各部分１５Ｂは、素子領域３の角を含む領域に位置し、ｘ軸に沿って延びる１つの部分１５Ａとｙ軸に沿って延びる１つの部分１５Ａとに接続されている。部分１５Ｂは、例えば、ｘ軸及びｙ軸と交わり、例えば、ｘ軸に対して４５度の角度を有する。導電体１５は、部分的に、ダミーゲート電極１３の上面上に位置する。導電体１５の構造及び位置は、後にさらに記述される。

導電体１５は、抵抗（抵抗素子又は抵抗要素）として使用されることが可能である。抵抗として使用される場合、導電体１５は、導電体７と同じく、上面において、コンタクトプラグＣＰ１及びＣＰ２と接続される。以下、導電体１５は、抵抗１５と称される場合がある。抵抗１５は、半導体装置１で使用される任意の抵抗として使用されることが可能である。抵抗１５は、第１実施形態の抵抗７の用途と同じ用途で使用されることが可能である。

図１１は、第２実施形態の半導体装置の一部の断面を概略的に示し、図１０のＸＩ－ＸＩ線に沿った断面を示す。図１１は、キャパシタ８の断面も示す。図１１に示されるように、基板２１のｚ軸上で上側の表面（上面）の上方に、ゲート電極１１（ゲート電極１１の部分１１Ａ）、及びダミーゲート電極１３（ダミーゲート電極１３の部分１３Ａ）が設けられている。図１１では、図が不要に複雑になることを避ける等の目的で、基板４の内部の構成要素及びシリサイド１２を含むいくつかの構成要素が省略されている。

キャパシタ８は、導電体４５、絶縁体４６、及び導電体４７を含む。導電体４５は、基板２１の上面上又は上方に位置する。導電体４５、ゲート電極１１、及びダミーゲート電極１３は、同じ導電体に由来し、或る導電体の一部からなる。すなわち、導電体４５、ゲート電極１１、及びダミーゲート電極１３は、或る導電体の部分的な除去によって形成される。よって、導電体４５は、例えばポリシリコンを含むか、ポリシリコンから実質的になる。絶縁体４６は、導電体４５の上面上に位置する。導電体４７は絶縁体４６の上面上に位置する。

ダミーゲート電極１３の上面上の領域の一部から基板２１の上面の上方の一部の領域に亘って絶縁体５１が連続的に設けられている。絶縁体５１は、ｘｙ面において、ダミーゲート電極１３の外縁に沿って延び、ダミーゲート電極１３を囲む。絶縁体５１の内側の端は、ダミーゲート電極１３の上面上に位置する。絶縁体５１及び絶縁体４６は、同じ絶縁体に由来し、或る絶縁体の一部からなる。すなわち、絶縁体４６及び絶縁体５１は、或る絶縁体の部分的な除去によって形成される。

導電体１５は、絶縁体５１の上面上に設けられており、例えば、絶縁体５１の上面を覆う。導電体１５及び導電体４７は、同じ導電体に由来し、或る導電体の一部からなる。すなわち、導電体１５及び導電体４７は、或る導電体の部分的な除去によって形成される。導電体１５及び導電体４７は、例えばポリシリコンを含むか、ポリシリコンから実質的になる。一方、導電体１５は、抵抗として使用され、よって望まれる大きさの抵抗を有するために、導電体１５は、導電体４７と異なる抵抗率を有するように抵抗率を調整されることが可能である。具体的には、導電体１５は、導電体１５が抵抗として使用される回路において望まれる大きさの抵抗を有することを可能にする種類及び（又は）濃度のキャリアを含む。

以上の構造によって、トランジスタ５は、絶縁体４６を挟む１層目の導電体４５及び２層目の導電体４７を含んだキャパシタ８と、１つの半導体装置１ｂに混載されている。

２．２．利点
第２実施形態の半導体装置１ｂは、ダミーゲート電極１３の上面上から基板２１の上面の上方に亘る導電体１５を含む。導電体１５は、抵抗として使用される。ダミーゲート電極１３は、ゲート電極１１の形成の際の形状のばらつき抑制を１つの目的として設けられ、ゲート電極１１の形成後は機能を有さず、トランジスタ５の機能及び特性に影響しない。そのようなダミーゲート電極１３の周囲の領域を有効に利用して導電体１５が設けられ、導電体１５が抵抗として使用される。このため、トランジスタ５の形成及び特性に影響を与えることなく、素子領域３中に抵抗が形成されることが可能である。このことは、トランジスタ５と抵抗を１つの素子領域３に集約されることを意味する。よって、第１実施形態と同じ利点を得らえる。

また、第１実施形態によれば、絶縁体５１はキャパシタ８の絶縁体４６と同じ絶縁体から形成され、導電体１５はキャパシタ８の導電体４７と同じ導電体から形成される。絶縁体５１及び導電体４７の成形は、絶縁体５１及び導電体４７が形成されるか否かに関わらず形成されるキャパシタ８の絶縁体４６及び導電体４７の成形のための工程によって行われることが可能である。よって、導電体１５のキャリアの導入のための工程を除いて、絶縁体５１及び導電体４７の形成のための追加の工程は不要であり、絶縁体５１及び導電体４７が容易に形成されることが可能である
２．３．変形例
導電体１５は、素子領域３の縁の全体に亘っていなくてもよい。さらに、導電体１５は、独立した複数の部分を含んでいてもよい。図１２及び図１３は、そのような例を示し、第２実施形態の変形例の半導体装置１ｂの素子領域３中の構成要素の平面構造の例を示す。図１２及び図１３は、図１０と同じ領域を示す。

図１２に示されるように、導電体１５に代えて導電体１５ｂが設けられている。導電体１５ｂは、導電体１５と同じく、素子領域３の縁に沿って延び、トランジスタ５を囲む。導電体１５ｂは、部分１５Ｃ及び部分１５Ｄからなる。部分１５Ｃは、形状を除いて、導電体１５と同じである。すなわち、部分１５Ｃは、導電体１５と同じく、望まれる大きさの抵抗を有することを可能にする種類及び（又は）濃度のキャリアを含み、また（又は）、シリサイドの割合を有する。部分１５Ｃは、導電体１５と同じく、抵抗として使用されることが可能である。

一方、部分１５Ｄは、導電体１１と実質的に同じ抵抗率を有し、すなわち、抵抗率を調整されていない。このため、部分１５Ｄは、例えば、導電体１１と同じ種類及び実質的に同じ濃度のキャリアを含み、また（又は）上部においてシリサイドを含む。

部分１５Ｃは、導電体１５ｂのうちの任意の部分を占めることが可能である。すなわち、部分１５Ｃは、部分１５Ｃが求められる大きさの抵抗を有するサイズを有する。図１２は、各部分１５Ｃが、導電体１５のうちの素子領域３の縁に沿う４つの直線部分の一部を占める例を示す。すなわち、１つの部分１５Ｃは、導電体１５のうちの素子領域３の右辺に沿う直線部分の中央を含む部分に位置する。１つの部分１５Ｃは、導電体１５のうちの素子領域３の左辺に沿う直線部分の中央を含む部分に位置する。１つの部分１５Ｃは、導電体１５のうちの素子領域３の上辺に沿う直線部分の中央を含む部分に位置する。１つの部分１５Ｃは、導電体１５のうちの素子領域３の下辺に沿う直線部分の中央を含む部分に位置する。各部分１５Ｄは、素子領域３の角を含む領域に位置する。

導電体１５の部分１５Ｃのサイズの調整を通じて、部分１５Ｃによって実現される抵抗の大きさが調整されることが可能である。

図１２は、部分１５Ｃが、素子領域３の縁の全ての辺に沿う位置に設けられる例を示す。変形例は、この形態に限られない。例えば、部分１５Ｃは、４つの直線部分の１つ、２つ、又は３つのみに位置することが可能である。部分１５Ｃは、４つの直線部分のいずれに位置していてもよい。例えば、部分１５Ｃは、ｙ軸に沿って上側の直線部分と下側の直線部分だけに位置することが可能である。又は、部分１５Ｃは、ｙ軸に沿って左側の直線部分と右側の直線部分だけに位置することが可能である。

図１３に示されるように、部分１５Ｄが設けられなくてもよい。

３．第３実施形態
第３実施形態は、抵抗として機能する導電体の位置の点で、第２実施形態と異なる。

３．１．構造（構成）
図１４は、第３実施形態の半導体装置の平面構造を示し、ｚ軸に沿って上方から観察された場合のｘｙ面に沿った構造を示す。第３実施形態の半導体装置１ｃは、第２実施形態の半導体装置１ｂに類似し、第２実施形態の半導体装置１ｂと異なり、ダミーゲート電極１３を含まない。

導電体１５は、第２実施形態でのダミーゲート電極１３の周囲に代えて、ゲート電極１１の外縁に沿う。

図１５は、第３実施形態の半導体装置の一部の断面を概略的に示し、図１４のＸＶ－ＸＶ線に沿った断面を示す。図１５では、図が不要に複雑になることを避ける等の目的で、基板４の内部の構成要素及びシリサイド１２を含むいくつかの構成要素が省略されている。

図１５に示されるように、絶縁体５１は、ゲート電極１１の外縁、すなわち、最も外側の部分１１Ａの上面上の領域の一部から基板２１の上面の上方の一部の領域に亘る。絶縁体５１は、ゲート電極１１を囲む。絶縁体５１の内側の端は、ゲート電極１１の最も外側の部分１１Ａの上面上に位置する。導電体１５は、絶縁体５１の上面上に設けられており、例えば、絶縁体５１の上面を覆う。

３．２．利点
第３実施形態の半導体装置１ｃは、ゲート電極１１の外縁の部分の上面の上方から基板２１の上面の上方に亘る導電体１５を含む。導電体１５は、抵抗として使用される。よって、ダミーゲート電極１３が設けられない場合であっても、導電体１５が設けられることが可能である。よって、第２実施形態と同じ利点が得られる。

３．３．変形例
導電体１５は、素子領域３の縁の全体に亘っていなくてもよい。さらに、導電体１５は、独立した複数の部分を含んでいてもよい。図１６及び図１７は、そのような例を示し、第２実施形態の変形例の半導体装置１ｂの素子領域３中の構成要素の平面構造の例を示す。図１６及び図１７は、図１４と同じ領域を示す。

図１６に示されるように、導電体１５に代えて導電体１５ｂが設けられている。導電体１５ｂは、導電体１５と同じく、素子領域３の縁に沿って延び、トランジスタ５を囲む。導電体１５ｂは、部分１５Ｃ及び部分１５Ｄからなる。

部分１５Ｃは、導電体１５ｂのうちの任意の部分を占めることが可能である。すなわち、部分１５Ｃは、部分１５Ｃが求められる大きさの抵抗を有するサイズを有する。図１６は、各部分１５Ｃが、導電体１５のうちのゲート電極１１の外縁に沿う４つの直線部分の一部を占める例を示す。すなわち、１つの部分１５Ｃは、導電体１５のうちのゲート電極１１の右辺に沿う直線部分の中央を含む部分に位置する。１つの部分１５Ｃは、導電体１５のうちのゲート電極１１の左辺に沿う直線部分の中央を含む部分に位置する。１つの部分１５Ｃは、導電体１５のうちのゲート電極１１の上辺に沿う直線部分の中央を含む部分に位置する。１つの部分１５Ｃは、導電体１５のうちのゲート電極１１の下辺に沿う直線部分の中央を含む部分に位置する。

図１６は、部分１５Ｃは、４つの直線部分の１つ、２つ、又は３つのみに位置することが可能である。部分１５Ｃは、４つの直線部分のいずれに位置していてもよい。例えば、部分１５Ｃは、ｙ軸に沿って上側の直線部分と下側の直線部分だけに位置することが可能である。又は、部分１５Ｃは、ｙ軸に沿って左側の直線部分と右側の直線部分だけに位置することが可能である。

図１７に示されるように、部分１５Ｄが設けられなくてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

実施形態は、以下の態様を取り得る。
［１］
第１面を有する基板と、
前記基板中の前記第１面に接する領域において前記第１面に沿って第１領域を囲む絶縁体と、
前記第１領域中に設けられ、前記基板の前記第１面の上方に設けられるとともに第１抵抗率を有するゲート電極を含んだ第１素子と、
前記第１領域中で前記基板の前記第１面の上方に設けられ、前記ゲート電極に含まれる材料と同じ材料を含み、前記第１抵抗率と異なる第２抵抗率を有する第１導電体と、
を備える半導体装置。
［２］
前記第１導電体は、前記第１面の上方から見て前記第１領域の縁と前記第１素子との間に位置する、
［１］に記載の半導体装置。
［３］
前記ゲート電極及び前記第１導電体は、少なくとも一部が同一方向に延びる、
［１］又は［２］に記載の半導体装置。
［４］
前記第１導電体は、前記第１素子を囲む、
［１］乃至［３］のいずれか１項に記載の半導体装置。
［５］
前記第１導電体は、前記ゲート電極に含まれる不純物と異なる不純物を含むか、前記ゲート電極に含まれる不純物の濃度と異なる濃度の不純物を含む、
［１］乃至［４］のいずれか１項に記載の半導体装置。
［６］
前記ゲート電極は、第１割合でシリサイドを含み、
前記第１導電体は、前記第１割合より低い第２割合でシリサイドを含む、
［１］乃至［５］のいずれか１項に記載の半導体装置。
［７］
第１面を有する基板と、
前記基板中の前記第１面に接する領域において前記第１面に沿って第１領域を囲む絶縁体と、
前記第１領域中に設けられ、前記基板の前記第１面の上方に設けられるとともに第１抵抗率を有するゲート電極を含んだ第１素子と、
前記第１領域中で前記基板の前記第１面の上方に設けられ、前記ゲート電極に含まれる材料と同じ材料を含み、前記第１素子を囲む第１導電体と、
前記第１導電体の上面上の第１絶縁体と、
前記第１絶縁体上の第２導電体と、
を備える半導体装置。
［８］
前記第１絶縁体及び前記第２導電体は、前記第１素子を囲む、
［７］に記載の半導体装置。
［９］
前記ゲート電極及び前記第１導電体は、同じ種類又は実質的に同じ濃度の不純物を含み、
前記第２導電体は、前記ゲート電極又は前記第１導電体と異なる種類又は濃度の不純物を含む、
［７］又は［８］に記載の半導体装置。
［１０］
第１面を有する基板と、
前記第１領域中に設けられ、前記基板の前記第１面の上方に設けられるとともに第１抵抗率を有するゲート電極を含んだ第１素子と、
前記ゲート電極の外縁の部分の上面上の第１絶縁体と、
前記第１絶縁体上に設けられ、前記第１抵抗率と異なる第２抵抗率を有する第２導電体と、
を備える半導体装置。
［１１］
前記ゲート電極は、間隔を有して並ぶ複数の第１部分及び前記複数の第１部分を接続する第２部分を含み、
前記ゲート電極の前記外縁の前記部分は、前記複数の第１部分のうちの最も端の第１部分、又は前記第２部分である、
［１０］に記載の半導体装置。
［１２］
前記第１領域の外側の第２領域中で前記基板の上方に設けられ、前記ゲート電極の材料と同じ材料を含む第３導電体と、
前記第３導電体の上方に設けられ、前記第２導電体に含まれる材料と同じ材料を含む第４導電体と、
を含んだ第２素子をさらに備え、
前記第１素子と、前記第２素子は前記半導体装置に混載されている、
［７］乃至［１１］のいずれか１項に記載の半導体装置。
［１３］
前記第２素子は、キャパシタであり、前記第３導電体上の第２絶縁体をさらに備え、
前記第４導電体は、前記第２絶縁体上に設けられている、
［１２］に記載の半導体装置。
［１４］
前記第２導電体は、前記第４導電体と異なる種類又は濃度の不純物を含む、
［１２］に記載の半導体装置。

１…半導体装置、３…素子領域、４…素子分離絶縁体、５…素子(トランジスタ)、７…導電体（抵抗）、８…キャパシタ、１１…導電体（ゲート電極）、１２…シリサイド、１３…導電体（ダミーゲート電極）、１５…導電体（抵抗）、１９…シリサイド、２１…基板、２２…ディープｎウェル、２３…ｐウェル、２４…ｎ型ドリフト領域、２５…ｎウェル、３１…絶縁体、３４…ｎ^＋型ソース領域、３６…絶縁体、３７…ｎ^＋型ドレイン領域、３８…絶縁体、４２…側壁絶縁体、４５…導電体、４６…絶縁体、４７…導電体、５１…絶縁体。

Claims (9)

1. 第１面を有する基板と、
   前記基板中の前記第１面に接する領域において前記第１面に沿って第１領域を囲む絶縁体と、
   前記第１領域中に設けられ、前記基板の前記第１面の上方に設けられるとともに第１抵抗率を有するゲート電極を含んだ第１素子と、
   前記第１領域中で前記基板の前記第１面の上方に設けられ、前記ゲート電極に含まれる材料と同じ材料を含み、前記第１抵抗率と異なる第２抵抗率を有し、前記第１面に沿って前記ゲート電極を連続的に又は間隔を有しつつ囲むように延びる第１導電体と、
   を備える半導体装置。
2. 前記第１導電体は、前記第１面の上方から見て前記第１領域の縁と前記第１素子との間に位置する、
   請求項１に記載の半導体装置。
3. 前記ゲート電極及び前記第１導電体は、少なくとも一部が同一方向に延びる、
   請求項１又は請求項２に記載の半導体装置。
4. 前記第１導電体は、前記ゲート電極に含まれる不純物と異なる不純物を含むか、前記ゲート電極に含まれる不純物の濃度と異なる濃度の不純物を含む、
   請求項１乃至請求項３のいずれか１項に記載の半導体装置。
5. 前記ゲート電極は、第１割合でシリサイドを含み、
   前記第１導電体は、前記第１割合より低い第２割合でシリサイドを含む、
   請求項１乃至請求項４のいずれか１項に記載の半導体装置。
6. 第１面を有する基板と、
   前記基板中の前記第１面に接する領域において前記第１面に沿って第１領域を囲む絶縁体と、
   前記第１領域中に設けられ、前記基板の前記第１面の上方に設けられるとともに第１抵抗率を有するゲート電極を含んだ第１素子と、
   前記第１領域中で前記基板の前記第１面の上方に設けられ、前記ゲート電極に含まれる材料と同じ材料を含み、前記第１素子を囲む第１導電体と、
   前記第１導電体の上面上の第１絶縁体と、
   前記第１絶縁体上の第２導電体と、
   を備える半導体装置。
7. 前記第１絶縁体及び前記第２導電体は、前記第１素子を囲む、
   請求項６に記載の半導体装置。
8. 前記第１領域の外側の第２領域中で前記基板の上方に設けられ、前記ゲート電極の材料と同じ材料を含む第３導電体と、
   前記第３導電体の上方に設けられ、前記第２導電体に含まれる材料と同じ材料を含む第４導電体と、
   を含んだ第２素子をさらに備え、
   前記第１素子と、前記第２素子は前記半導体装置に混載されている、
   請求項６又は請求項７に記載の半導体装置。
9. 前記第２導電体は、前記第４導電体と異なる種類又は濃度の不純物を含む、
   請求項８に記載の半導体装置。