JP7614968B2

JP7614968B2 - 半導体記憶装置およびシステム

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Publication number: JP7614968B2
Application number: JP2021118962A
Authority: JP
Inventors: 朋也佐貫; 圭祐中塚; 大輔藤原; 俊雄藤澤
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2021-07-19
Filing date: 2021-07-19
Publication date: 2025-01-16
Anticipated expiration: 2041-07-19
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Description

実施形態は、半導体記憶装置およびシステムに関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

米国特許出願公開第２０１９／０２１３１７７号明細書

高速動作可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、メモリセルアレイと、読出し動作の実行のための第１コマンドと、１以上のビット線群を指定する第１アドレス情報とを受け取り、前記第１コマンドに基づいて、前記メモリセルアレイから、前記１以上のビット線群を介し、前記１以上のビット線群に含まれないビット線を介さずに、第１データを読み出し、前記第１データを出力する、ように構成される制御回路とを含む。

第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置のメモリセルアレイの回路構成の一例を示す図。第１実施形態に係る半導体記憶装置のメモリセルアレイの断面構造の一部の一例を示す断面図。第１実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値電圧分布の一例を示す図。第１実施形態に係る半導体記憶装置が読出し動作を実行する際のビット誤り率を低減させる閾値電圧分布の形成を説明するための図。第１実施形態に係る半導体記憶装置のメモリセルアレイの断面構造の一部を模式的に示した図中に、或るストリングユニット中の各群選択トランジスタの閾値電圧の設定の一例を示す図。当該ストリングユニット中の各群選択トランジスタＧＣＴの閾値電圧の設定を一覧にした表を示す図。第１実施形態に係る半導体記憶装置のメモリセルアレイの或るブロックに係る群選択ワード線の本数に応じて何個のビット線群が構成され得るかを一覧にした表を示す図。第１実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置のドライバセットおよびロウデコーダモジュールの構成の一例を示す図。第１実施形態に係る半導体記憶装置の或るドライバ回路および或る電圧転送回路の構成の一例を示す図。第１実施形態に係る半導体記憶装置が書込み動作を実行する際の、選択ブロックに係る種々の配線に印加される電圧の時間変化を示すタイミングチャートの一例を示す図。第１実施形態に係る半導体記憶装置が実行する或る読出し動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。第１実施形態に係るメモリコントローラが読出し動作を半導体記憶装置に実行させるためのコマンドセットを生成する際に用いるテーブルの一例を示す図。第１実施形態に係る半導体記憶装置により実行される複数ブロックからのデータの読出しを概念的に説明するための図。第１実施形態に係る半導体記憶装置が当該読出し動作を実行する際の、或る選択ブロックに係る種々の配線に印加される電圧の時間変化を示すタイミングチャートの一例を示す図。第１実施形態に係る半導体記憶装置が或るブロックからのデータの読出しを或るビット線群の単位で実行する場合の、群選択ワード線それぞれへの電圧の印加を説明するための図。第１実施形態の第１変形例に係る半導体記憶装置のドライバセットおよびロウデコーダモジュールの構成の一例を示す図。第１実施形態の第１変形例に係る半導体記憶装置の或るドライバ回路および２つの電圧転送回路の構成の一例を示す図。第１実施形態の第２変形例に係る半導体記憶装置のドライバセットおよびロウデコーダモジュールに関係する構成の一例を示す図。第２実施形態に係る半導体記憶装置の或るストリングユニット中の各群選択トランジスタの閾値電圧の設定の一例を一覧にした表を示す図。第２実施形態に係る半導体記憶装置のメモリセルアレイの或るブロックに係る群選択ワード線の本数に応じて何個のビット線群が構成され得るかを一覧にした表を示す図。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素には共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合には、当該共通する参照符号に添え字を付して区別する。複数の構成要素について特に区別を要さない場合には、当該複数の構成要素には、共通する参照符号のみを付し、添え字は付さない。

各機能ブロックを、ハードウェアおよびソフトウェアのいずれかまたは両方を組み合わせたものにより実現することが可能である。また、各機能ブロックが以下に説明されるように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックにより実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。また、以下の説明における各機能ブロックおよび各構成要素の名称は便宜的なものであり、各機能ブロックおよび各構成要素の構成および動作を限定するものではない。

＜第１実施形態＞
以下、第１実施形態に係る半導体記憶装置１について説明する。

［構成例］
（１）メモリシステム
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。

メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含み、ホスト装置４により制御される。メモリシステム３は、例えば、ＳＤ^ＴＭカードのようなメモリカード、または、ＳＳＤ（Solid State Drive）等である。

半導体記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置４からホストコマンドを受信し、当該ホストコマンドに基づいて半導体記憶装置１を制御する。当該制御により、半導体記憶装置１のメモリセルアレイに書込みデータを記憶させる動作（以下、書込み動作と称する。）、および、半導体記憶装置１のメモリセルアレイから読出しデータを読み出す動作（以下、読出し動作と称する。）等の、種々の動作が実行される。

メモリコントローラ２は、ホストインタフェース回路２１、ＣＰＵ（Central Processing Unit）２２、ＲＡＭ（Random Access Memory）２３、ＲＯＭ（Read Only Memory）２４、メモリインタフェース回路２５、およびＥＣＣ（Error Check and Correction）回路２６を含む。メモリコントローラ２は、例えばＳｏＣ（System-on-a-Chip）として構成される。

ホストインタフェース回路２１は、ホストインタフェースを介してホスト装置４に接続され、メモリコントローラ２とホスト装置４との間の通信を司る。例えば、ホストインタフェース回路２１は、ホスト装置４からメモリコントローラ２に送られるホストコマンドを受信する。

ＲＯＭ２４はファームウェア（プログラム）を格納する。ＲＡＭ２３は、当該ファームウェアを保持可能であり、ＣＰＵ２２の作業領域として使用される。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェアがＣＰＵ２２により実行される。これにより、メモリコントローラ２は、書込み動作および読出し動作等を含む種々の動作、ならびに、ホストインタフェース回路２１およびメモリインタフェース回路２５の機能の一部を実行する。

ＲＡＭ２３はさらに、例えば、データを一時的に保持し、バッファおよびキャッシュとして機能する。ＲＡＭ２３のうちバッファとして機能する部分を、データバッファ２３１として説明する。データバッファ２３１は、ホスト装置４からホストインタフェース回路２１を介して送信される書込みデータを受信し、当該書込みデータを一時的に保持する。データバッファ２３１はさらに、ホストインタフェース回路２１を介してホスト装置４に送信される読出しデータを一時的に保持する。データバッファ２３１は、揮発性のメモリであっても不揮発性のメモリであってもよい。

メモリインタフェース回路２５は、メモリインタフェースを介して半導体記憶装置１に接続され、メモリコントローラ２と半導体記憶装置１との間の通信を司る。メモリインタフェースは、例えば、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、リードイネーブル信号ｂＲＥ、ライトプロテクト信号ｂＷＰ、レディ／ビジー信号ｂＲ／Ｂ、ならびに信号ＤＱ＜０＞～ＤＱ＜７＞を伝送する。以下、信号ＤＱ＜０＞～ＤＱ＜７＞を信号ＤＱ＜７：０＞と表記する。メモリインタフェースはさらに、信号ＳＢＧを伝送し得る。信号ＳＢＧは、例えば、信号ＤＱ＜７：０＞の伝送に用いられる信号線とは異なる信号線を用いて伝送される。信号ＳＢＧは、例えば、半導体記憶装置１が信号ＤＱ＜７：０＞の受信に用いる外部端子とは異なる外部端子を介して半導体記憶装置１により受信される。

メモリインタフェース回路２５は、例えば、ホスト装置４からのホストコマンドに基づいてコマンドセットを生成し、信号ＤＱ＜７：０＞を介して当該コマンドセットを半導体記憶装置１に送信する。コマンドセットは、例えば、コマンドＣＭＤおよびアドレス情報ＡＤＤ１を含む。コマンドセットは、コマンドＣＭＤおよびアドレス情報ＡＤＤ１に加えて書込みデータＤＡＴを含み得る。メモリインタフェース回路２５は、当該ホストコマンドに基づいてアドレス情報ＡＤＤ２を生成し得、信号ＳＢＧを介してアドレス情報ＡＤＤ２を半導体記憶装置１に送信する。アドレス情報ＡＤＤ２は、例えば、或る読出し動作においてアドレス情報ＡＤＤ１とともに用いられるアドレス情報である。一方、メモリインタフェース回路２５は、半導体記憶装置１から信号ＤＱ＜７：０＞を介して送信される読出しデータＤＡＴを受信する。本明細書では、参照を容易にするため、メモリインタフェース回路２５がそれぞれ送信および受信する書込みデータおよび読出しデータのいずれにも、このように参照符号ＤＡＴを付して説明を行う。以下、書込みデータおよび読出しデータを総称してデータＤＡＴとも称する。

ＥＣＣ回路２６は、データバッファ２３１に保持される書込みデータを受信する。ＥＣＣ回路２６は、当該書込みデータにエラー訂正符号を付加する。当該エラー訂正符号が付された書込みデータが書込みデータＤＡＴである。ＥＣＣ回路２６は、書込みデータＤＡＴを、例えばデータバッファ２３１またはメモリインタフェース回路２５等に供給する。

ＥＣＣ回路２６は、メモリインタフェース回路２５を介して、半導体記憶装置１から送信された読出しデータＤＡＴを受信する。ＥＣＣ回路２６は、エラー訂正符号に基づいて、当該読出しデータＤＡＴにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、当該読出しデータＤＡＴにエラーが存在すると判定する場合、エラー訂正符号に基づいて、当該読出しデータＤＡＴにエラー訂正処理を行う。ＥＣＣ回路２６は、当該エラー訂正処理後の読出しデータを、例えばデータバッファ２３１等に供給する。

（２）半導体記憶装置
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。

半導体記憶装置１は、メモリセルアレイ１０、センスアンプモジュール１１、ロウデコーダモジュール１２、入出力回路１３、レジスタ１４、ロジック制御回路１５、シーケンサ１６、レディ／ビジー制御回路１７、電圧生成回路１８、およびドライバセット１９を含む。

メモリセルアレイ１０は、ブロックＢＬＫ０～ＢＬＫ（ｎ－１）（ｎは１以上の整数）を含む。ブロックＢＬＫは各々、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位となる。半導体記憶装置１では、例えば、ＳＬＣ（Single-Level Cell）方式、ＭＬＣ（Multi-Level Cell）方式、ＴＬＣ（Three-Level Cell）方式、またはＱＬＣ（Quad-Level Cell）方式を適用可能である。ＳＬＣ方式では各メモリセルに１ビットのデータが保持され、ＭＬＣ方式では各メモリセルに２ビットのデータが保持され、ＴＬＣ方式では各メモリセルに３ビットのデータが保持され、ＱＬＣ方式では各メモリセルに４ビットのデータが保持される。なお、５ビット以上のデータが各メモリセルに保持されるようにしてもよい。

入出力回路１３は、メモリコントローラ２との間での信号ＤＱ＜７：０＞の入出力を制御する。信号ＤＱ＜７：０＞は、例えば、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ１、およびステータス情報ＳＴＳを含む。コマンドＣＭＤは、例えば、ホスト装置４からのホストコマンドに応じた処理を半導体記憶装置１に実行させるためのコマンドを含む。アドレス情報ＡＤＤ１は、例えばカラムアドレスおよびロウアドレスを含む。ロウアドレスは、例えば、ブロックアドレス、ページアドレス、ストリングアドレス、およびプレーンアドレスを含む。プレーンアドレスは、例えば、ブロックアドレスに含まれていてもよい。ステータス情報ＳＴＳは、例えば、半導体記憶装置１において実行される書込み動作および読出し動作の結果に関する情報を含む。

より具体的には、入出力回路１３は、入力回路および出力回路を含み、入力回路および出力回路が次の処理を行う。入力回路は、信号ＤＱ＜７：０＞を介して、メモリコントローラ２から書込みデータＤＡＴ、アドレス情報ＡＤＤ１、およびコマンドＣＭＤを受信する。入力回路は、書込みデータＤＡＴをセンスアンプモジュール１１に転送し、アドレス情報ＡＤＤ１およびコマンドＣＭＤをレジスタ１４に転送する。出力回路は、レジスタ１４からステータス情報ＳＴＳを受信し、センスアンプモジュール１１から読出しデータＤＡＴを受信する。出力回路は、信号ＤＱ＜７：０＞を介して、ステータス情報ＳＴＳおよび読出しデータＤＡＴをメモリコントローラ２に送信する。ここで、入出力回路１３とセンスアンプモジュール１１は、データバスを介して接続される。データバスは、例えば、信号ＤＱ０～ＤＱ７にそれぞれ対応付けられる８本のデータ線ＩＯ０～ＩＯ７を含む。なお、データ線ＩＯの本数は、８本に限定されるものではなく、例えば１６本または３２本であってもよく、任意に設定可能である。

入出力回路１３はさらに、メモリコントローラ２からの信号ＳＢＧの入力を制御する。より具体的には、上記入力回路が、信号ＳＢＧを介して、メモリコントローラ２からアドレス情報ＡＤＤ２を受信する。当該入力回路は、アドレス情報ＡＤＤ２をレジスタ１４に転送する。

レジスタ１４は、ステータスレジスタ１４１、アドレスレジスタ１４２、およびコマンドレジスタ１４３を含む。

ステータスレジスタ１４１は、ステータス情報ＳＴＳを保持し、当該ステータス情報ＳＴＳを、シーケンサ１６の指示に基づいて入出力回路１３に転送する。

アドレスレジスタ１４２は、入出力回路１３から転送されるアドレス情報ＡＤＤ１を保持し、当該アドレス情報ＡＤＤ１をシーケンサ１６に転送する。アドレスレジスタ１４２は、アドレス情報ＡＤＤ１中のカラムアドレスをセンスアンプモジュール１１に転送し、アドレス情報ＡＤＤ１中のロウアドレスをロウデコーダモジュール１２に転送する。アドレスレジスタ１４２は、例えば、当該ロウアドレスをドライバセット１９に転送する。

アドレスレジスタ１４２はさらに、入出力回路１３から転送されるアドレス情報ＡＤＤ２を保持し、当該アドレス情報ＡＤＤ２をシーケンサ１６に転送する。アドレスレジスタ１４２はさらに、例えば、当該アドレス情報ＡＤＤ２をドライバセット１９およびセンスアンプモジュール１１に転送する。

なお、本明細書において、アドレスレジスタ１４２が何らかのアドレス情報を或る構成要素に転送し当該アドレス情報に基づいて当該構成要素が動作すると説明する場合、アドレスレジスタ１４２は当該構成要素に当該アドレス情報を必ずしも転送しなくてもよい。代わりに、例えば、当該アドレス情報を受信したシーケンサ１６が当該アドレス情報に基づいて当該構成要素の動作を制御してもよい。

コマンドレジスタ１４３は、入出力回路１３から転送されるコマンドＣＭＤを保持し、当該コマンドＣＭＤをシーケンサ１６に転送する。

ロジック制御回路１５は、メモリコントローラ２から、例えば、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、リードイネーブル信号ｂＲＥ、およびライトプロテクト信号ｂＷＰを受信する。ロジック制御回路１５は、これらの信号に基づいて、入出力回路１３およびシーケンサ１６を制御する。

チップイネーブル信号ｂＣＥは、半導体記憶装置１をイネーブルにするために使用される。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱ＜７：０＞を介してコマンドＣＭＤが送信される期間を入出力回路１３に通知するために使用される。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱ＜７：０＞を介してアドレス情報ＡＤＤ１が送信される期間を入出力回路１３に通知するために使用される。ライトイネーブル信号ｂＷＥおよびリードイネーブル信号ｂＲＥはそれぞれ、入出力回路１３による信号ＤＱ＜７：０＞の入力および出力を可能にするために使用される。ライトプロテクト信号ｂＷＰは、半導体記憶装置１におけるデータの書込みおよび消去を禁止するために使用される。

シーケンサ１６は、レジスタ１４からコマンドＣＭＤならびにアドレス情報ＡＤＤ１を受信し、当該コマンドＣＭＤならびにアドレス情報ＡＤＤ１にしたがって半導体記憶装置１全体の動作を制御する。シーケンサ１６はさらに、アドレスレジスタ１４２からアドレス情報ＡＤＤ２を受信する。シーケンサ１６による半導体記憶装置１全体の動作の制御は、アドレス情報ＡＤＤ２に基づいていてもよい。シーケンサ１６は、例えば、センスアンプモジュール１１、ロウデコーダモジュール１２、電圧生成回路１８、およびドライバセット１９等を制御して、書込み動作および読出し動作等の各種動作を実行する。

シーケンサ１６は、ステータス情報ＳＴＳを生成し、当該ステータス情報ＳＴＳをステータスレジスタ１４１に送信する。

レディ／ビジー制御回路１７は、シーケンサ１６による制御にしたがってレディ／ビジー信号ｂＲ／Ｂを生成し、レディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。レディ／ビジー信号ｂＲ／Ｂは、半導体記憶装置１がレディ状態とビジー状態とのいずれにあるかをメモリコントローラ２に通知するために使用される。レディ状態では、半導体記憶装置１はメモリコントローラ２からのコマンドを受け付ける。ビジー状態では、半導体記憶装置１は、メモリコントローラ２からの、例えばメモリセルアレイ１０へのアクセスを伴う動作の実行のためのコマンドを受け付けない。

電圧生成回路１８は、シーケンサ１６による制御に基づいて各種電圧を生成し、生成した電圧をドライバセット１９に供給する。

ドライバセット１９は、例えば、アドレスレジスタ１４２からロウアドレスを受信し、当該ロウアドレスをデコードする。ドライバセット１９は、当該デコードの結果に基づいて、電圧生成回路１８から供給される電圧等から、例えば、各種動作で使用される各種電圧を、メモリセルアレイ１０、センスアンプモジュール１１、およびロウデコーダモジュール１２等に供給する。ドライバセット１９はさらに、例えば、アドレスレジスタ１４２からアドレス情報ＡＤＤ２を受信し、当該アドレス情報ＡＤＤ２をデコードする。ドライバセット１９による上記各種電圧の供給は、アドレス情報ＡＤＤ２のデコードの結果に基づいていてもよい。

センスアンプモジュール１１は、アドレスレジスタ１４２からカラムアドレスを受信し、当該カラムアドレスをデコードする。センスアンプモジュール１１は、当該デコードの結果に基づいて、メモリコントローラ２とメモリセルアレイ１０との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプモジュール１１は、メモリコントローラ２から入出力回路１３を介して書込みデータＤＡＴを受信し、当該書込みデータＤＡＴを、メモリセルアレイ１０に転送する。また、センスアンプモジュール１１は、メモリセルアレイ１０内のメモリセルから読出しデータＤＡＴを読み出し、当該読出しデータＤＡＴを、入出力回路１３を介してメモリコントローラ２に出力する。センスアンプモジュール１１はさらに、例えば、アドレスレジスタ１４２からアドレス情報ＡＤＤ２を受信し、当該アドレス情報ＡＤＤ２をデコードする。センスアンプモジュール１１による読出しデータＤＡＴの読出し、および、読出しデータの入出力回路１３への転送は、アドレス情報ＡＤＤ２のデコードの結果に基づいていてもよい。

ロウデコーダモジュール１２は、アドレスレジスタ１４２からロウアドレスを受信し、当該ロウアドレスをデコードする。ロウデコーダモジュール１２は、当該デコードの結果に基づいて、メモリセルアレイ１０のブロックＢＬＫの中から、読出し動作および書込み動作等の各種動作を実行する対象の或るブロックＢＬＫ（以下、選択ブロックＢＬＫ（ｓｅｌ）とも称する。）を選択する。ロウデコーダモジュール１２は、当該選択ブロックＢＬＫ（ｓｅｌ）に、ドライバセット１９から供給される電圧を転送可能である。ロウデコーダモジュール１２は、上記デコードの結果に基づいて複数のブロックＢＬＫを選択してもよく、ロウデコーダモジュール１２により、当該選択ブロックＢＬＫ（ｓｅｌ）の各々への電圧転送が可能となる。

上記で説明したメモリセルアレイ１０、センスアンプモジュール１１、およびロウデコーダモジュール１２の組み合わせは、或るプレーンＰＢを構成する。半導体記憶装置１は例えば複数のプレーンＰＢを含み、プレーンＰＢは各々、上述したプレーンＰＢと同様の構成を有する。

（３）メモリセルアレイ
図３は、第１実施形態に係る半導体記憶装置１のメモリセルアレイ１０の回路構成の一例を示す。メモリセルアレイ１０の回路構成の一例として、メモリセルアレイ１０に含まれるブロックＢＬＫ０およびＢＬＫ１の回路構成の一例が示されている。

以下、或る１つのブロックＢＬＫの回路構成に着目して説明する。ブロックＢＬＫ０およびＢＬＫ１のいずれについても以下の説明が成り立つ。メモリセルアレイ１０に含まれる他のブロックＢＬＫの各々についても、以下の説明が成り立つ。

当該ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。当該複数のＮＡＮＤストリングＮＳは、ｍ本のビット線ＢＬ０、ＢＬ１、・・・、およびＢＬ（ｍ－１）（ｍは１以上の整数）に１対１に対応付けられている。各ＮＡＮＤストリングＮＳは、対応付けられたビット線ＢＬに接続され、例えば、９６個のセルトランジスタＣＴ０～ＣＴ９５、ならびに、選択トランジスタＳＴ１およびＳＴ２を含む。各セルトランジスタＣＴは、制御ゲート（以下、ゲートとも称する。）および電荷蓄積層を含んでいる。各セルトランジスタＣＴは、メモリセルとして、データを不揮発に記憶することが可能である。本明細書では、セルトランジスタＣＴのうちメモリセルとして機能するものを各々、メモリセルトランジスタとも称する。選択トランジスタＳＴ１およびＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。

各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、当該ＮＡＮＤストリングＮＳに対応付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、セルトランジスタＣＴ０～ＣＴ９５が直列接続される。より具体的には、選択トランジスタＳＴ１のソースがセルトランジスタＣＴ９５のドレインに接続され、セルトランジスタＣＴ９５のソースがセルトランジスタＣＴ９４のドレインに接続され、セルトランジスタＣＴ９４のソースがセルトランジスタＣＴ９３のドレインに接続され、・・・、セルトランジスタＣＴ１のソースがセルトランジスタＣＴ０のドレインに接続され、セルトランジスタＣＴ０のソースが選択トランジスタＳＴ２のドレインに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

選択トランジスタＳＴ１およびＳＴ２、ならびに、セルトランジスタＣＴ０～ＣＴ９５、それぞれのゲートに接続される配線について、整数ｊおよび整数ｋを用いて説明する。次の説明は、図３の例では、ｊが０から３の整数の各々のケースについて成り立ち、また、ｋが０から９５の整数の各々のケースについて成り立つ。

ストリングユニットＳＵｊに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤｊに共通して接続される。当該ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。当該ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳそれぞれのセルトランジスタＣＴｋのゲートは、ワード線ＷＬｋに共通して接続される。これらセレクトゲート線ＳＧＤおよびＳＧＳならびにワード線ＷＬは、例えば、ブロック毎に設けられている。

ビット線ＢＬの各々は、当該ブロックＢＬＫのストリングユニットＳＵそれぞれに含まれる対応付けられたＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに接続される。これらのビット線ＢＬは、例えば、メモリセルアレイ１０の異なるブロックＢＬＫにおいても同様に接続されることにより、ブロックＢＬＫ間で共有される。このようなビット線ＢＬは、例えば、プレーンＰＢ毎に設けられている。この場合、異なるプレーンＰＢそれぞれのブロックＢＬＫ間では、例えば、同一のビット線ＢＬが上述したように共有されてはいない。

ソース線ＳＬは、当該ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のソースに共通して接続されることにより、当該ブロックＢＬＫのストリングユニットＳＵ間で共有される。当該ソース線ＳＬは、例えば、異なるブロックＢＬＫにおいても同様に接続されることにより、ブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ中の、１つのワード線ＷＬに共通して接続されるセルトランジスタＣＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のセルトランジスタＣＴの各々がメモリセルとして機能するとき、当該セルトランジスタＣＴそれぞれに保持される同位の１ビットのデータの集合を、例えば「１ページデータ」と称する。例えばＭＬＣ方式等により各メモリセルに複数ビットのデータが保持される場合には、１つのセルユニットＣＵには、このような「１ページデータ」が複数保持され得る。

以上、メモリセルアレイ１０の回路構成について説明したが、メモリセルアレイ１０の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。各ＮＡＮＤストリングＮＳが含むセルトランジスタＣＴならびに選択トランジスタＳＴ１およびＳＴ２の各々の個数を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数それぞれは、ＮＡＮＤストリングＮＳ中のセルトランジスタＣＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。

本明細書では、各セルトランジスタＣＴがデータの保持に電荷蓄積層を用いる場合について説明を行うが、各セルトランジスタＣＴの構成はこれに限定されない。例えば、各セルトランジスタＣＴは、電荷蓄積層の代わりに浮遊ゲートを用いてデータの保持を行ってもよい。

図４は、第１実施形態に係る半導体記憶装置１のメモリセルアレイ１０の断面構造の一部の一例を示す断面図である。図４の例では、層間絶縁体が省略されている。図４に示される参照符号ＧＷＬについては、後続する図面に係る説明において言及する。

メモリセルアレイ１０の構造の一部を、導電体４１、４２、および４９、メモリピラー４３、ならびにコンタクトプラグ４８が構成する。

半導体記憶装置１は、半導体基板４０を含む。ここで、半導体基板４０の面に平行な例えば互いに直交する２方向を第１方向Ｄ１および第２方向Ｄ２として定義する。当該面に交わり当該面を基準にメモリセルアレイ１０が形成される方向を第３方向Ｄ３として定義する。第３方向Ｄ３は、第１方向Ｄ１および第２方向Ｄ２に直交するものとして説明するが、必ずしもこれに限定されない。以下、第３方向Ｄ３を「上」とし、第３方向Ｄ３と反対方向を「下」として説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。

半導体基板４０の上方に、絶縁体を介して導電体４１が設けられる。導電体４１は、ソース線ＳＬとして機能する。導電体４１の上方に、複数層の導電体４２が、隣り合う導電体との間に絶縁体を介して順次積層される。図４では、９８層の導電体４２が積層され、当該９８層の導電体４２は、下方から上方に向かってそれぞれセレクトゲート線ＳＧＳ、ワード線ＷＬ０、ワード線ＷＬ１、ワード線ＷＬ２、・・・、ワード線ＷＬ９５、および或るセレクトゲート線ＳＧＤとして機能する。

複数層の導電体４２中にメモリピラー４３が設けられる。メモリピラー４３は、例えばＤ３方向に延びる。メモリピラー４３は、ピラー状の半導体４４の側面に、トンネル絶縁層４５、電荷蓄積層４６、およびブロック絶縁層４７が順次設けられた構成を有する。半導体４４は、下端において導電体４１に達する。メモリピラー４３のうち１つの導電体４２と交わる部分が、１つのセルトランジスタＣＴ、選択トランジスタＳＴ１、または選択トランジスタＳＴ２として機能する。図４では、下方から上方に向かって順に、選択トランジスタＳＴ２、セルトランジスタＣＴ０、セルトランジスタＣＴ１、セルトランジスタＣＴ２、・・・、セルトランジスタＣＴ９５、および選択トランジスタＳＴ１として機能する部分が設けられる。当該選択トランジスタＳＴ２、セルトランジスタＣＴ０～ＣＴ９５、および選択トランジスタＳＴ１は、或るＮＡＮＤストリングＮＳに含まれる。半導体４４が、ＮＡＮＤストリングＮＳの電流経路として機能し、各セルトランジスタＣＴのチャネルが形成される領域となる。

半導体４４の上端は、コンタクトプラグ４８を介して、導電体４９に接続される。導電体４９は、例えば第１方向Ｄ１に延び、或るビット線ＢＬとして機能する。また、導電体４１上には、導電体ＬＩが設けられる。導電体ＬＩは、例えば第２方向Ｄ２および第３方向Ｄ３に延び、ソース線コンタクトとして機能する。導電体ＬＩは、第２方向Ｄ２に沿って例えばライン形状を有する。２つの導電体ＬＩの間に、例えば、１つのストリングユニットＳＵが配置される。

（４）メモリセルトランジスタの閾値電圧
セルトランジスタＣＴのゲートに印加する電圧を高くしていくと、当該セルトランジスタＣＴはオフ状態からオン状態に切り替えられる。オフ状態は、当該セルトランジスタＣＴを電流が流れるチャネルが形成されていない状態であり、オン状態は、当該チャネルが形成されている状態である。このようにセルトランジスタＣＴがオフ状態からオン状態にちょうど切り替えられるときの当該電圧が、当該セルトランジスタＣＴの閾値電圧と称される。閾値電圧は負の電圧であることもある。

図５を参照して、メモリセルとして機能する各セルトランジスタＣＴの閾値電圧に関連する説明を行う。
図５は、図３に示したメモリセルアレイ１０の各セルトランジスタＣＴがＴＬＣ方式により３ビットのデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す。

セルトランジスタＣＴは、閾値電圧に基づいて、上記３ビットのデータを保持する。書込み動作では、セルトランジスタＣＴの電荷蓄積層に電子を注入することにより当該セルトランジスタＣＴの閾値電圧を上昇させるプログラム動作が行われる。

図５は、このような閾値電圧の制御の結果として形成される８つの閾値電圧分布の一例として、セルトランジスタＣＴの閾値電圧が或る値であるようなセルトランジスタＣＴの数を、当該値を変数としてプロットしたグラフの一例を概略的に示す。横軸は、セルトランジスタＣＴの閾値電圧Ｖｔｈの値を示している。縦軸は、セルトランジスタＣＴの数を示している。

８つの閾値電圧分布はそれぞれ、例えば“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートに対応付けられる。セルトランジスタＣＴの閾値電圧に応じて、当該セルトランジスタＣＴが、これらのステートのいずれかにあるものとして区別される。セルトランジスタＣＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートにある順に、当該セルトランジスタＣＴの閾値電圧が高くなる。例えば、“Ｅｒ”ステートに“１１１”（“上位ビット／中位ビット／下位ビット”）データが割り当てられ、“Ａ”ステートに“１１０”データが割り当てられ、“Ｂ”ステートに“１００”データが割り当てられ、“Ｃ”ステートに“０００”データが割り当てられ、“Ｄ”ステートに“０１０”データが割り当てられ、“Ｅ”ステートに“０１１”データが割り当てられ、“Ｆ”ステートに“００１”データが割り当てられ、“Ｇ”ステートに“１０１”データが割り当てられる。各ステートに割り当てられたデータが、当該ステートにあるセルトランジスタＣＴに記憶されているデータである。

書込み動作では、セルトランジスタＣＴの閾値電圧が目標の電圧に達したか否かを確認するベリファイ動作が行われる。ベリファイ動作において使用されるベリファイ電圧が設定される。具体的には、“Ａ”ステートに対応付けられてベリファイ電圧ＶＶＡが設定され、“Ｂ”ステートに対応付けられてベリファイ電圧ＶＶＢが設定され、“Ｃ”ステートに対応付けられてベリファイ電圧ＶＶＣが設定され、“Ｄ”ステートに対応付けられてベリファイ電圧ＶＶＤが設定され、“Ｅ”ステートに対応付けられてベリファイ電圧ＶＶＥが設定され、“Ｆ”ステートに対応付けられてベリファイ電圧ＶＶＦが設定され、“Ｇ”ステートに対応付けられてベリファイ電圧ＶＶＧが設定される。

或るセルトランジスタＣＴのゲートにベリファイ電圧ＶＶＡが印加された場合について説明する。当該セルトランジスタＣＴがオン状態にあれば、当該セルトランジスタＣＴの閾値電圧が目標の電圧に達していないことが分かる。一方、当該セルトランジスタＣＴがオフ状態にあれば、当該セルトランジスタＣＴの閾値電圧が目標の電圧に達したことが分かる。これにより、例えば“１１０”データの書込み動作の結果、書込み対象のセルトランジスタＣＴの閾値電圧が目標の電圧に達したか否かを確認することが可能となる。他のベリファイ電圧についても同様である。

読出し動作では、セルトランジスタＣＴがいずれのステートにあるかが判定される。読出し動作において使用される読出し電圧が設定される。具体的には、“Ａ”ステートに対応付けられて読出し電圧ＶＲＡが設定され、“Ｂ”ステートに対応付けられて読出し電圧ＶＲＢが設定され、“Ｃ”ステートに対応付けられて読出し電圧ＶＲＣが設定され、“Ｄ”ステートに対応付けられて読出し電圧ＶＲＤが設定され、“Ｅ”ステートに対応付けられて読出し電圧ＶＲＥが設定され、“Ｆ”ステートに対応付けられて読出し電圧ＶＲＦが設定され、“Ｇ”ステートに対応付けられて読出し電圧ＶＲＧが設定される。

或るセルトランジスタＣＴのゲートに読出し電圧ＶＲＡが印加された場合について説明する。当該セルトランジスタＣＴがオン状態にあれば、当該セルトランジスタＣＴが“Ｅｒ”ステートにあることが分かる。一方、当該セルトランジスタＣＴがオフ状態にあれば、当該セルトランジスタＣＴが“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートのいずれかにあることが分かる。これにより、セルトランジスタＣＴが“Ｅｒ”ステートにあるのか、あるいは、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートのいずれかにあるのかを判定することが可能となる。他の読出し電圧についても同様である。

読出し動作を実行する前に、セルトランジスタＣＴの電荷蓄積層に蓄積された電子の一部が時間の経過とともに電荷蓄積層から抜け、これにより当該セルトランジスタＣＴの閾値電圧が低下していることがある。このような閾値電圧の低下に対処するため、各読出し電圧は、当該読出し電圧と同一のステートに対応付けられて設定されたベリファイ電圧より低く設定される。すなわち、読出し電圧ＶＲＡはベリファイ電圧ＶＶＡよりも低く、読出し電圧ＶＲＢはベリファイ電圧ＶＶＢよりも低く、読出し電圧ＶＲＣはベリファイ電圧ＶＶＣよりも低く、読出し電圧ＶＲＤはベリファイ電圧ＶＶＤよりも低く、読出し電圧ＶＲＥはベリファイ電圧ＶＶＥよりも低く、読出し電圧ＶＲＦはベリファイ電圧ＶＶＦよりも低く、読出し電圧ＶＲＧはベリファイ電圧ＶＶＧよりも低い。

さらに、最も高い“Ｇ”ステートにあるセルトランジスタＣＴの閾値電圧より常に高くなるように、読出しパス電圧ＶＲＥＡＤが設定される。或るセルトランジスタＣＴのゲートに読出しパス電圧ＶＲＥＡＤが印加されると、当該セルトランジスタＣＴは、記憶するデータにかかわらずオン状態になる。

なお、以上で説明した１つのセルトランジスタＣＴに記憶するデータのビット数と、閾値電圧分布に対するデータの割当てはあくまで一例に過ぎず、これに限定されない。

図６は、第１実施形態に係る半導体記憶装置１が読出し動作を実行する際のビット誤り率（ＢＥＲ：Bit Error Rate）を低減させる閾値電圧分布の形成を説明するための図である。図６は、図３に示したメモリセルアレイ１０の各セルトランジスタＣＴが、ＱＬＣ方式により４ビットのデータを保持する場合の、閾値電圧分布、読出し電圧、およびベリファイ電圧の一例を示す。

図６は、プログラム動作について図５を参照して説明したのと同様の制御の結果として形成される１６個の閾値電圧分布の一例として、図５と同様、セルトランジスタＣＴの閾値電圧が或る値であるようなセルトランジスタＣＴの数を、当該値を変数としてプロットしたグラフの一例を概略的に示す。

１６個の閾値電圧分布はそれぞれ、例えば“Ｅｒ”ステート、“ａ”ステート、“ｂ”ステート、“ｃ”ステート、“ｄ”ステート、“ｅ”ステート、“ｆ”ステート、“ｇ”ステート、“ｈ”ステート、“ｉ”ステート、“ｊ”ステート、“ｋ”ステート、“ｌ”ステート、“ｍ”ステート、“ｎ”ステート、および“ｏ”ステートに対応付けられる。セルトランジスタＣＴの閾値電圧に応じて、当該セルトランジスタＣＴが、これらのステートのいずれかにあるものとして区別される。セルトランジスタＣＴが“Ｅｒ”ステート、“ａ”ステート、“ｂ”ステート、“ｃ”ステート、“ｄ”ステート、“ｅ”ステート、“ｆ”ステート、“ｇ”ステート、“ｈ”ステート、“ｉ”ステート、“ｊ”ステート、“ｋ”ステート、“ｌ”ステート、“ｍ”ステート、“ｎ”ステート、および“ｏ”ステートにある順に、当該セルトランジスタＣＴの閾値電圧が高くなる。

これらのステートそれぞれに対応付けられて、図５を参照して説明したのと同様に用いられるベリファイ電圧が設定される。具体的には、電圧が低い方から順に、電圧Ｖｖａ、電圧Ｖｖｂ、電圧Ｖｖｃ、電圧Ｖｖｄ、電圧Ｖｖｅ、電圧Ｖｖｆ、電圧Ｖｖｇ、電圧Ｖｖｈ、電圧Ｖｖｉ、電圧Ｖｖｊ、電圧Ｖｖｋ、電圧Ｖｖｌ、電圧Ｖｖｍ、電圧Ｖｖｎ、および電圧Ｖｖｏが設定される。

これらのステートそれぞれに対応付けられて、図５を参照して説明したのと同様に用いられる読出し電圧が設定される。具体的には、電圧が低い方から順に、電圧Ｖｒａ、電圧Ｖｒｂ、電圧Ｖｒｃ、電圧Ｖｒｄ、電圧Ｖｒｅ、電圧Ｖｒｆ、電圧Ｖｒｇ、電圧Ｖｒｈ、電圧Ｖｒｉ、電圧Ｖｒｊ、電圧Ｖｒｋ、電圧Ｖｒｌ、電圧Ｖｒｍ、電圧Ｖｒｎ、および電圧Ｖｒｏが設定される。

各読出し電圧は、当該読出し電圧と同一のステートに対応付けられて設定されたベリファイ電圧より低い。図５を参照して説明した読出しパス電圧ＶＲＥＡＤは、最も高い“ｏ”ステートにあるセルトランジスタＣＴの閾値電圧より常に高い。

ＱＬＣ方式で書込み動作を実行する際の制御を、半導体記憶装置１がＴＬＣ方式で書込み動作を実行する際に活用する場合について説明する。

ＱＬＣ方式での書込み動作では、各セルトランジスタＣＴの閾値電圧が、電圧Ｖｖｂ、電圧Ｖｖｄ、電圧Ｖｖｆ、電圧Ｖｖｈ、電圧Ｖｖｊ、電圧Ｖｖｌ、および電圧Ｖｖｎのいずれかに達するように、プログラム動作およびベリファイ動作が実行されることが可能である。

半導体記憶装置１は、メモリコントローラ２からＴＬＣ方式の書込み動作の実行のためのコマンドを受け付けた場合、例えば、このようなＱＬＣ方式での書込み動作をＴＬＣ方式の書込み動作の代わりに実行する。このように実行される書込み動作では、具体的には次に説明する制御が行われる。

セルトランジスタＣＴの閾値電圧をＴＬＣ方式で電圧ＶＶＡに達しさせる制御の代わりに、当該閾値電圧をＱＬＣ方式で電圧Ｖｖｂに達しさせる制御が行われる。この結果、図６に示した“ｂ”ステートの閾値電圧分布が形成されるが、当該閾値電圧分布が、“Ａ”ステートの閾値電圧分布とみなされる。

セルトランジスタＣＴの閾値電圧をＴＬＣ方式で電圧ＶＶＢに達しさせる制御の代わりに、当該閾値電圧をＱＬＣ方式で電圧Ｖｖｄに達しさせる制御が行われる。この結果、図６に示した“ｄ”ステートの閾値電圧分布が形成されるが、当該閾値電圧分布が、“Ｂ”ステートの閾値電圧分布とみなされる。

セルトランジスタＣＴの閾値電圧をＴＬＣ方式で電圧ＶＶＣに達しさせる制御の代わりに、当該閾値電圧をＱＬＣ方式で電圧Ｖｖｆに達しさせる制御が行われる。この結果、図６に示した“ｆ”ステートの閾値電圧分布が形成されるが、当該閾値電圧分布が、“Ｃ”ステートの閾値電圧分布とみなされる。

セルトランジスタＣＴの閾値電圧をＴＬＣ方式で電圧ＶＶＤに達しさせる制御の代わりに、当該閾値電圧をＱＬＣ方式で電圧Ｖｖｈに達しさせる制御が行われる。この結果、図６に示した“ｈ”ステートの閾値電圧分布が形成されるが、当該閾値電圧分布が、“Ｄ”ステートの閾値電圧分布とみなされる。

セルトランジスタＣＴの閾値電圧をＴＬＣ方式で電圧ＶＶＥに達しさせる制御の代わりに、当該閾値電圧をＱＬＣ方式で電圧Ｖｖｊに達しさせる制御が行われる。この結果、図６に示した“ｊ”ステートの閾値電圧分布が形成されるが、当該閾値電圧分布が、“Ｅ”ステートの閾値電圧分布とみなされる。

セルトランジスタＣＴの閾値電圧をＴＬＣ方式で電圧ＶＶＦに達しさせる制御の代わりに、当該閾値電圧をＱＬＣ方式で電圧Ｖｖｌに達しさせる制御が行われる。この結果、図６に示した“ｌ”ステートの閾値電圧分布が形成されるが、当該閾値電圧分布が、“Ｆ”ステートの閾値電圧分布とみなされる。

セルトランジスタＣＴの閾値電圧をＴＬＣ方式で電圧ＶＶＧに達しさせる制御の代わりに、当該閾値電圧をＱＬＣ方式で電圧Ｖｖｎに達しさせる制御が行われる。この結果、図６に示した“ｎ”ステートの閾値電圧分布が形成されるが、当該閾値電圧分布が、“Ｇ”ステートの閾値電圧分布とみなされる。

図５および図６それぞれのグラフでは示されていないが、或るステートの閾値電圧分布は、グラフ上で隣り合うステートの閾値電圧分布と部分的に重なることがある。

半導体記憶装置１がＴＬＣ方式で書込み動作を実行する際にこのようにＱＬＣ方式での制御を活用した場合、ＱＬＣ方式での制御が活用されなかった場合と比較して、形成される８個の閾値電圧分布の各々が隣の閾値電圧分布とグラフ上で重なる部分の割合は小さい。これは、このように書き込まれたデータを半導体記憶装置１が読出し動作で読み出す場合にはビット誤り率が低減されることを意味する。

上記では、メモリセルアレイ１０の各セルトランジスタＣＴがＴＬＣ方式により３ビットのデータを保持する場合について、半導体記憶装置１がＱＬＣ方式での制御を活用して読出し動作におけるビット誤り率を低減させ得ることを説明した。半導体記憶装置１は、各メモリセルにＱＬＣ方式より大きいビット数のデータを保持させる他の制御を活用してもよい。このように、半導体記憶装置１は、メモリセルアレイ１０の各セルトランジスタＣＴに保持させたいデータのビット数より大きいビット数のデータを保持させるのに用いられる制御を活用して書込み動作を実行可能である。

（５）群選択トランジスタ
以下、或るビット線ＢＬに接続されるＮＡＮＤストリングＮＳ中のセルトランジスタＣＴを各々、当該ビット線ＢＬに接続されるセルトランジスタＣＴと称して説明を行う。

図３で示したビット線ＢＬ０～ＢＬ（ｍ－１）は各々、複数のビット線群ＢＬＧのいずれかに含まれる。当該ビット線群ＢＬＧは各々、例えば複数のビット線ＢＬにより構成される。１つのビット線群ＢＬＧを構成するビット線ＢＬの本数は、すべてのビット線群ＢＬＧの間で同一であってもよいし同一でなくてもよい。本明細書では便宜的にビット線群ＢＬＧという名称を用いるが、１本のビット線ＢＬから構成されるビット線群ＢＬＧがあってもよい。これらビット線群ＢＬＧは、例えば、図２を参照して説明したプレーンＰＢの単位で定義される。

半導体記憶装置１は、図２に示したプレーンＰＢの或るブロックＢＬＫを対象とする読出し動作を、ビット線群ＢＬＧの単位で実行可能である。以降では、半導体記憶装置１が、当該プレーンＰＢのいずれのブロックＢＬＫを対象とする場合にも、読出し動作をビット線群ＢＬＧの単位で実行可能な場合について説明する。以下、当該プレーンＰＢの１つのブロックＢＬＫを例に挙げて説明する。当該プレーンＰＢの別のブロックＢＬＫについても、以下の説明が成り立つ。

ビット線群ＢＬＧの単位での読出し動作の実行は、当該ブロックＢＬＫに係る複数のワード線ＷＬに接続されるセルトランジスタＣＴそれぞれの閾値電圧の設定により可能とされる。以下、このようなワード線ＷＬの各々を群選択ワード線ＧＷＬとも称し、このようなセルトランジスタＣＴの各々を群選択トランジスタＧＣＴとも称する。

図７は、第１実施形態に係る半導体記憶装置１のメモリセルアレイ１０の断面構造の一部を模式的に示した図中に、当該ブロックＢＬＫの或るストリングユニットＳＵ中の各群選択トランジスタＧＣＴの閾値電圧の設定の一例を示す。以下、当該ストリングユニットＳＵを例に挙げて説明するが、当該ブロックＢＬＫの他のストリングユニットＳＵについても、以下の説明が成り立つ。以下、ビット線ＢＬ０～ＢＬ（ｍ－１）が３２個のビット線群ＢＬＧを構成する場合を例に挙げて説明するが、ビット線ＢＬ０～ＢＬ（ｍ－１）が構成するビット線群ＢＬＧの数は３２個に限定されるものではない。

例えば、ワード線ＷＬ９５が群選択ワード線ＧＷＬ０として機能し、ワード線ＷＬ９４が群選択ワード線ＧＷＬ１として機能し、ワード線ＷＬ９３が群選択ワード線ＧＷＬ２として機能し、・・・、ワード線ＷＬ６５が群選択ワード線ＧＷＬ３０として機能し、ワード線ＷＬ６４が群選択ワード線ＧＷＬ３１として機能する。

ビット線ＢＬ０～ＢＬ（ｍ－１）の各々について、当該ビット線ＢＬに接続されるセルトランジスタＣＴのうち、群選択ワード線ＧＷＬ０～ＧＷＬ３１にそれぞれ接続されるセルトランジスタＣＴ９５、ＣＴ９４、ＣＴ９３、・・・、およびＣＴ６４が各々、群選択トランジスタＧＣＴとして機能する。より具体的には、セルトランジスタＣＴ９５が群選択トランジスタＧＣＴ０として機能し、セルトランジスタＣＴ９４が群選択トランジスタＧＣＴ１として機能し、セルトランジスタＣＴ９３が群選択トランジスタＧＣＴ２として機能し、・・・、セルトランジスタＣＴ６５が群選択トランジスタＧＣＴ３０として機能し、セルトランジスタＣＴ６４が群選択トランジスタＧＣＴ３１として機能する。図７では、参照のため、群選択トランジスタＧＣＴとして機能するセルトランジスタＣＴが、符号ＧＣＴＧが付された枠により囲まれている。

図７の例では、ビット線群ＢＬＧ０をｐ本のビット線ＢＬ０、ＢＬ１、・・・、およびＢＬ（ｐ－１）が構成し、ビット線群ＢＬＧ１をｑ本のビット線ＢＬｐ、ＢＬ（ｐ＋１）、・・・、およびＢＬ（ｐ＋ｑ－１）が構成し、・・・、ビット線群ＢＬＧ３１をｒ本のビット線ＢＬ（ｍ－ｒ）、ＢＬ（ｍ－ｒ＋１）、・・・、およびＢＬ（ｍ－１）が構成する。なお、ｐ、ｑ、およびｒの各々は１以上の整数であり、ｐ、ｑ、およびｒの和はｍより小さい。ビット線ＢＬ０～ＢＬ（ｍ－１）がこのようなビット線群ＢＬＧ０～ＢＬＧ３１を構成するためには、各群選択トランジスタＧＣＴの閾値電圧が次に説明するようになっている。

先ず、各群選択トランジスタＧＣＴの閾値電圧は、電圧ＶＬより低いか、電圧ＶＬより高く電圧ＶＨより低い。電圧ＶＬは、電圧ＶＲＡ等のいずれかの読出し電圧と一致していてもよい。電圧ＶＬがいずれかの読出し電圧と一致している場合、電圧ＶＨは、電圧ＶＬに一致する読出し電圧より高いいずれかの読出し電圧と一致していてもよい。あるいは、電圧ＶＨは、電圧ＶＲＥＡＤと一致していてもよい。

以下、群選択トランジスタＧＣＴの閾値電圧が電圧ＶＬより低い場合、当該群選択トランジスタＧＣＴの閾値電圧がタイプ“０”に分類されると説明し、群選択トランジスタＧＣＴの閾値電圧が電圧ＶＬより高く電圧ＶＨより低い場合、当該群選択トランジスタＧＣＴの閾値電圧がタイプ“１”に分類されると説明する。

図７の例では、各ビット線ＢＬについて、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴ０～ＧＣＴ３１のうち、タイプ“１”に分類される閾値電圧の群選択トランジスタＧＣＴ、の数は１である。各群選択トランジスタＧＣＴのこのような閾値電圧は、例えば、図５を参照して説明したプログラム動作の場合と同様に制御されたものである。

ビット線群ＢＬＧ０を構成するビット線ＢＬ０、ＢＬ１、・・・、およびＢＬ（ｐ－１）の各々について、当該ビット線ＢＬに係る群選択トランジスタＧＣＴについて次の条件が満たされる。すなわち、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ０の閾値電圧がタイプ“１”に分類され、他のトランジスタＧＣＴの閾値電圧が各々、タイプ“０”に分類される。

ビット線群ＢＬＧ１を構成するビット線ＢＬｐ、ＢＬ（ｐ＋１）、・・・、およびＢＬ（ｐ＋ｑ－１）の各々について、当該ビット線ＢＬに係る群選択トランジスタＧＣＴについて次の条件が満たされる。すなわち、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ１の閾値電圧がタイプ“１”に分類され、他のトランジスタＧＣＴの閾値電圧が各々、タイプ“０”に分類される。

同様に、ビット線群ＢＬＧ２を構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ２の閾値電圧のみがタイプ“１”に分類される。さらに、ビット線群ＢＬＧ３を構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ３の閾値電圧のみがタイプ“１”に分類される。以下、同様である。

最後に、ビット線群ＢＬＧ３１を構成するビット線ＢＬ（ｍ－ｒ）、ＢＬ（ｍ－ｒ＋１）、・・・、およびＢＬ（ｍ－１）の各々について、当該ビット線ＢＬに係る群選択トランジスタＧＣＴについて次の条件が満たされる。すなわち、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ３１の閾値電圧がタイプ“１”に分類され、他のトランジスタＧＣＴの閾値電圧が各々、タイプ“０”に分類される。

以上、ビット線ＢＬ０～ＢＬ（ｍ－１）の各々について、当該ビット線ＢＬに接続されるセルトランジスタＣＴのうちセルトランジスタＣＴ９５、ＣＴ９４、ＣＴ９３、・・・、およびＣＴ６４が各々、群選択トランジスタＧＣＴとして機能することを説明した。当該ビット線ＢＬに接続される残りのセルトランジスタＣＴ０、ＣＴ１、・・・、およびＣＴ６３が各々、メモリセルトランジスタＭＣＴとして機能する。以下では、各セルトランジスタＣＴ０をメモリセルトランジスタＭＣＴ０とも称し、各セルトランジスタＣＴ１をメモリセルトランジスタＭＣＴ１とも称し、・・・、各セルトランジスタＣＴ６３をメモリセルトランジスタＭＣＴ６３とも称する。図７では、参照のため、メモリセルトランジスタＭＣＴとして機能するセルトランジスタＣＴが、符号ＭＣＴＧが付された枠により囲まれている。

図７の例では、当該ブロックＢＬＫに係るワード線ＷＬのうち、群選択ワード線ＧＷＬとして機能するワード線ＷＬは、ビット線ＢＬ側に位置するものから順に選ばれている。既に図４にも示したように、群選択ワード線ＧＷＬは、群選択ワード線ＧＷＬとして機能しないワード線ＷＬと、ビット線ＢＬとの間にある。このため、群選択ワード線ＧＷＬは、センスアンプモジュール１１による、ワード線ＷＬに接続されるメモリセルトランジスタＭＣＴへのビット線ＢＬを介してのアクセスを、可能とするか否かの制御のために用いられ得る。

図７の例では、同一のビット線群ＢＬＧを構成する複数のビット線ＢＬが互いに隣り合うように示されているが、同一のビット線群ＢＬＧを構成するビット線ＢＬは互いに隣り合っている必要はない。

図８は、図７を参照して説明した各群選択トランジスタＧＣＴの閾値電圧の設定を一覧にした表を示す。

表では、ビット線群ＢＬＧの各々について、当該ビット線群ＢＬＧを構成するビット線ＢＬに係る群選択トランジスタＧＣＴの各々の閾値電圧の設定が示されている。より具体的には、当該ビット線群ＢＬＧを構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの各々の閾値電圧の設定が示されている。表中の０および１はそれぞれ、タイプ“０”に分類される閾値電圧、および、タイプ“１”に分類される閾値電圧を示している。

続いて、或るブロックＢＬＫに係るワード線ＷＬのうち群選択ワード線ＧＷＬとして用いられるワード線ＷＬの本数に応じて、ビット線ＢＬ０～ＢＬ（ｍ－１）が何個のビット線群ＢＬＧを構成し得るかについて説明する。

図７および図８の例では、或るビット線群ＢＬＧを構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、或る群選択ワード線ＧＷＬに接続されるトランジスタＧＣＴの閾値電圧のみがタイプ“１”に分類される。これはいずれのビット線群ＢＬＧについても成り立つが、ビット線群ＢＬＧが異なると当該群選択ワード線ＧＷＬが異なっていた。このように、図７および図８の例では、ビット線群ＢＬＧはそれぞれ群選択ワード線ＧＷＬに１対１に対応付けられていた。図７および図８の例では、このような対応付けが可能な数だけのビット線群ＢＬＧが構成されていた。すなわち、３２本の群選択ワード線ＧＷＬから１本を選ぶ選び方の数だけのビット線群ＢＬＧが構成されていた。

図９は、第１実施形態に係る半導体記憶装置１のメモリセルアレイ１０の或るブロックＢＬＫに係る群選択ワード線ＧＷＬの本数に応じて、ビット線ＢＬ０～ＢＬ（ｍ－１）が何個のビット線群ＢＬＧを構成し得るかを一覧にした表を示す。

群選択ワード線ＧＷＬから図７の例と同様に１本を選ぶ選び方の数だけのビット線群ＢＬＧが構成され得、ゆえに、群選択ワード線ＧＷＬの数と同じ数だけのビット線群ＢＬＧが構成され得ることが示されている。

表中に、群選択ワード線ＧＷＬの数が３２の場合に３２個のビット線群ＢＬＧが構成され得ることが示されている。これは、図７および図８の例に対応している。

（６）センスアンプモジュール
図１０は、第１実施形態に係る半導体記憶装置１のセンスアンプモジュール１１の構成の一例を示すブロック図である。以下で説明するセンスアンプモジュール１１の構成は一例に過ぎず、センスアンプモジュール１１としては種々の構成が適用可能である。

センスアンプモジュール１１は、例えばｍ個のセンスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）を含む。ｍ個のセンスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）はそれぞれ、例えば、ｍ本のビット線ＢＬ０～ＢＬ（ｍ－１）に１対１に対応付けられている。

各センスアンプユニットＳＡＵは、例えば、センスアンプ回路ＳＡ、ならびに、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬを含む。各センスアンプユニットＳＡＵに含まれるラッチ回路の数は、例えば、各メモリセルトランジスタＭＣＴが保持するデータのビット数に基づく。センスアンプ回路ＳＡ、ならびに、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬについて、或るセンスアンプユニットＳＡＵに着目して説明する。

センスアンプ回路ＳＡは、当該センスアンプユニットＳＡＵに対応付けられたビット線ＢＬに接続される。センスアンプ回路ＳＡ、ならびに、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬは、バスＤＢＵＳに共通して接続される。

センスアンプ回路ＳＡは、書込み動作において、当該ビット線ＢＬに電圧を印加する。センスアンプ回路ＳＡは、読出し動作において、当該ビット線ＢＬを流れる電流、または、当該ビット線ＢＬの電位の変化、をセンスすることによりメモリセルトランジスタＭＣＴに記憶されるデータを読み出す。読出し動作においては、センスアンプ回路ＳＡに、例えばシーケンサ１６により制御信号ＳＴＢが供給される。センスアンプ回路ＳＡは、制御信号ＳＴＢがアサートされるタイミングで当該データを確定させ、当該データをバスＤＢＵＳ上に出力する。

ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬは、例えば、当該バスＤＢＵＳを介してデータを受信し、受信したデータを一時的に保持する。

ラッチ回路ＸＤＬは、或るバスＸＢＵＳに接続される。ラッチ回路ＸＤＬは、当該バスＸＢＵＳを介して入出力回路１３に接続される。

ラッチ回路ＸＤＬは、当該センスアンプユニットＳＡＵと、入出力回路１３との間での、データの送受信を可能にする。書込み動作において、半導体記憶装置１がメモリコントローラ２から受信したデータの或るビットは、先ずラッチ回路ＸＤＬに保持され、その後、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ、あるいはセンスアンプ回路ＳＡに転送される。読出し動作において、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ、あるいはセンスアンプ回路ＳＡ中のデータは、先ずラッチ回路ＸＤＬに転送されて保持され、その後、入出力回路１３に転送された後に半導体記憶装置１の外部に出力される。このように、ラッチ回路ＸＤＬは、入出力回路１３とセンスアンプ回路ＳＡとの間に直列に接続された、半導体記憶装置１のキャッシュメモリとして機能する。

読出し動作では、例えば、複数のビット線ＢＬそれぞれを介して複数のメモリセルトランジスタＭＣＴから読み出されたデータが、このように、複数のラッチ回路ＸＤＬに転送されて保持され、その後、入出力回路１３に転送された後に半導体記憶装置１の外部に出力される。

（７）ドライバセットおよびロウデコーダモジュール
図１１は、第１実施形態に係る半導体記憶装置１のドライバセット１９およびロウデコーダモジュール１２の構成の一例を示す。

ドライバセット１９は、ドライバ回路ＤＣ０、ＤＣ１、ＤＣ２、・・・、およびＤＣ（ｎ－１）を含む。ロウデコーダモジュール１２は、電圧転送回路ＴＣ０、ＴＣ１、ＴＣ２、・・・、およびＴＣ（ｎ－１）を含む。

ドライバ回路ＤＣ０、ＤＣ１、ＤＣ２、・・・、およびＤＣ（ｎ－１）はそれぞれ、電圧転送回路ＴＣ０、ＴＣ１、ＴＣ２、・・・、およびＴＣ（ｎ－１）に、登場順で１対１に対応付けられている。電圧転送回路ＴＣ０、ＴＣ１、ＴＣ２、・・・、およびＴＣ（ｎ－１）はそれぞれ、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・、およびＢＬＫ（ｎ－１）に、登場順で１対１に対応付けられている。ドライバ回路ＤＣ０、ＤＣ１、ＤＣ２、・・・、およびＤＣ（ｎ－１）はそれぞれ、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・、およびＢＬＫ（ｎ－１）にも、登場順で１対１に対応付けられている。

各ドライバ回路ＤＣは、例えば、９６本の配線ＣＧ０～ＣＧ９５、４本の配線ＣＸＤ０～ＣＸＤ３、および配線ＣＸＳに接続される。当該配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳは、当該ドライバ回路ＤＣに対応付けられている電圧転送回路ＴＣに接続される。このような配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳ、の組は、例えばドライバ回路ＤＣ毎に設けられている。

各電圧転送回路ＴＣは、例えば、図３を参照して説明した９６本のワード線ＷＬ０～ＷＬ９５、４本のセレクトゲート線ＳＧＤ０～ＳＧＤ３、およびセレクトゲート線ＳＧＳに接続される。当該ワード線ＷＬ０～ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０～ＳＧＤ３およびＳＧＳは、当該電圧転送回路ＴＣに対応付けられているブロックＢＬＫ中のセルトランジスタＣＴまたは選択トランジスタＳＴとの間で、図３を参照して説明した接続関係にある。当該ワード線ＷＬ０～ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０～ＳＧＤ３およびＳＧＳはそれぞれ、当該電圧転送回路ＴＣに接続される配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳに、登場順で１対１に対応付けられている。このようなワード線ＷＬ０～ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０～ＳＧＤ３およびＳＧＳ、の組は、例えば、電圧転送回路ＴＣ毎すなわちブロックＢＬＫ毎に設けられている。

電圧生成回路１８は、読出し動作で使用される電圧ＶＣＧＲＶおよびＶＲＥＡＤ等の各種電圧を生成し、生成した電圧をドライバセット１９に供給する。電圧ＶＣＧＲＶは、図５を参照して説明したベリファイ電圧または読出し電圧の総称である。電圧生成回路１８はさらに、電圧ＶＨおよび電圧ＶＬを生成し、電圧ＶＨおよび電圧ＶＬをドライバセット１９に供給する。ドライバセット１９には、例えば、電圧生成回路１８から供給されるこれらの電圧以外に、電圧ＶＳＳ等も供給される。電圧ＶＳＳは或る基準電圧である。

各ドライバ回路ＤＣは、例えば、ブロックアドレス、ページアドレス、およびストリングアドレス等に基づいて、当該ドライバ回路ＤＣに接続される配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳに各々、ドライバセット１９に供給される電圧のうち或る電圧を転送する。各ドライバ回路ＤＣは、読出し動作の際には、アドレス情報ＡＤＤ２にも基づいて当該転送を行ってもよい。

当該ドライバ回路ＤＣに対応付けられた電圧転送回路ＴＣは、当該配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳをそれぞれ、当該電圧転送回路ＴＣに接続されるワード線ＷＬ０～ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０～ＳＧＤ３およびＳＧＳのうち対応付けられた配線に電気的に接続することを可能にする。当該電気的な接続により、当該配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳに転送された電圧がそれぞれ、当該ワード線ＷＬ０～ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０～ＳＧＤ３およびＳＧＳに転送され、さらに、当該電圧転送回路ＴＣに対応付けられるブロックＢＬＫに転送される。

図１２は、第１実施形態に係る半導体記憶装置１のドライバ回路ＤＣ０および電圧転送回路ＴＣ０の構成の一例を示す。以下、ドライバ回路ＤＣ０および電圧転送回路ＴＣ０について説明するが、例えば、他のドライバ回路ＤＣおよび当該ドライバ回路ＤＣに対応付けられた電圧転送回路ＴＣについても同様の説明が成り立つ。

ドライバ回路ＤＣ０は、例えば、ドライバＣＧｄｒｖ０、ＣＧｄｒｖ１、・・・、ＣＧｄｒｖ９５、ＣＸＤｄｒｖ０、ＣＸＤｄｒｖ１、ＣＸＤｄｒｖ２、ＣＸＤｄｒｖ３、およびＣＸＳｄｒｖを含む。

図１１を参照して説明した、ドライバ回路ＤＣ０と、配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳとの間の接続について、より詳細に説明する。

ドライバＣＧｄｒｖ０は配線ＣＧ０に接続され、ドライバＣＧｄｒｖ１は配線ＣＧ１に接続され、ドライバＣＧｄｒｖ２は配線ＣＧ２に接続され、・・・、ドライバＣＧｄｒｖ９５は配線ＣＧ９５に接続される。ドライバＣＸＤｄｒｖ０は配線ＣＸＤ０に接続され、ドライバＣＸＤｄｒｖ１は配線ＣＸＤ１に接続され、ドライバＣＸＤｄｒｖ２は配線ＣＸＤ２に接続され、ドライバＣＸＤｄｒｖ３は配線ＣＸＤ３に接続される。ドライバＣＸＳｄｒｖは配線ＣＸＳに接続される。

ドライバＣＧｄｒｖ０～ＣＧｄｒｖ９５、ＣＸＤｄｒｖ０～ＣＸＤｄｒｖ３、およびＣＸＳｄｒｖは各々、配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳ、のうち接続される配線に、ドライバセット１９に供給される電圧のうち或る電圧を転送する。

電圧転送回路ＴＣ０は、ブロックデコーダＢＤ０およびトランジスタ群ＴＧ０を含む。トランジスタ群ＴＧ０は、トランジスタＴＷＴｒ０、ＴＷＴｒ１、・・・、ＴＷＴｒ９５、ＴＤＴｒ０、ＴＤＴｒ１、ＴＤＴｒ２、ＴＤＴｒ３、およびＴＳＴｒを含む。これらのトランジスタは各々、例えばｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタのような電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。

ブロックデコーダＢＤ０の出力端は、トランジスタＴＷＴｒ０、ＴＷＴｒ１、・・・、ＴＷＴｒ９５、ＴＤＴｒ０、ＴＤＴｒ１、ＴＤＴｒ２、ＴＤＴｒ３、およびＴＳＴｒ、それぞれのゲートに接続される。

トランジスタＴＷＴｒ０の第１端は配線ＣＧ０に接続され、トランジスタＴＷＴｒ０の第２端はワード線ＷＬ０に接続される。トランジスタＴＷＴｒ１の第１端は配線ＣＧ１に接続され、トランジスタＴＷＴｒ１の第２端はワード線ＷＬ１に接続される。以下、同様であり、トランジスタＴＷＴｒ９５の第１端は配線ＣＧ９５に接続され、トランジスタＴＷＴｒ９５の第２端はワード線ＷＬ９５に接続される。

トランジスタＴＤＴｒ０の第１端は配線ＣＸＤ０に接続され、トランジスタＴＤＴｒ０の第２端はセレクトゲート線ＳＧＤ０に接続される。トランジスタＴＤＴｒ１の第１端は配線ＣＸＤ１に接続され、トランジスタＴＤＴｒ１の第２端はセレクトゲート線ＳＧＤ１に接続される。以下、同様であり、トランジスタＴＤＴｒ３の第１端は配線ＣＸＤ３に接続され、トランジスタＴＤＴｒ３の第２端はセレクトゲート線ＳＧＤ３に接続される。

トランジスタＴＳＴｒの第１端は配線ＣＸＳに接続され、トランジスタＴＳＴｒの第２端はセレクトゲート線ＳＧＳに接続される。

ブロックデコーダＢＤ０は、ブロックアドレスをデコードする。ブロックデコーダＢＤ０は、当該ブロックアドレスが、ブロックデコーダＢＤ０を含む電圧転送回路ＴＣ０に対応付けられたブロックＢＬＫ０に割り当てられたブロックアドレスと一致する場合、ブロックデコーダＢＤ０の出力端から出力する電圧のレベルを上げる。これにより、当該出力端にそれぞれゲートが接続されるトランジスタＴＷＴｒ０、ＴＷＴｒ１、・・・、ＴＷＴｒ９５、ＴＤＴｒ０、ＴＤＴｒ１、ＴＤＴｒ２、ＴＤＴｒ３、およびＴＳＴｒはオン状態にされる。これにより、図１１を参照して説明したように、配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳがそれぞれ、ワード線ＷＬ０～ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０～ＳＧＤ３およびＳＧＳに電気的に接続される。

［動作例］
以下、メモリコントローラ２が半導体記憶装置１にコマンドセットを送信し、半導体記憶装置１が当該コマンドセットに基づいて動作する、いくつかの動作例について詳細に説明する。

以下の説明では、書込み対象または読出し対象のメモリセルトランジスタＭＴのことを、選択メモリセルトランジスタＭＣＴと称する。選択メモリセルトランジスタＭＣＴは、上述した選択ブロックＢＬＫ（ｓｅｌ）に含まれる。選択ブロックＢＬＫ（ｓｅｌ）に係るワード線ＷＬのうち、選択メモリセルトランジスタＭＣＴに接続されるワード線ＷＬを選択ワード線ＷＬ（ｓｅｌ）と称し、他のワード線ＷＬを非選択ワード線ＷＬ（ｕｓｅｌ）と称する。選択メモリセルトランジスタＭＣＴが含まれるストリングユニットＳＵをストリングユニットＳＵ（ｓｅｌ）と称する。選択ブロックＢＬＫ（ｓｅｌ）に係るセレクトゲート線ＳＧＤのうち、ストリングユニットＳＵ（ｓｅｌ）に係るセレクトゲート線ＳＧＤを選択セレクトゲート線ＳＧＤ（ｓｅｌ）と称し、他のセレクトゲート線ＳＧＤを非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）と称する。

（１）書込み動作
図１３は、第１実施形態に係る半導体記憶装置１が書込み動作を実行する際の、選択ブロックＢＬＫ（ｓｅｌ）に係る種々の配線に印加される電圧の時間変化を示すタイミングチャートの一例を示す。以下で説明する書込み動作は一例に過ぎず、本実施形態に係る書込み動作はこれに限定されるものではない。以降の説明において、或る配線に印加される電圧が説明される場合、その後にその配線に他の電圧が印加されることが明示的に説明されない限り、その配線に対するその電圧の印加が継続されているものとする。

以降の説明における、ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳへの電圧の印加は、例えば、シーケンサ１６による電圧生成回路１８、ドライバセット１９、およびロウデコーダモジュール１２の制御により実現される。ソース線ＳＬへの電圧の印加は、例えば、シーケンサ１６による電圧生成回路１８およびドライバセット１９の制御により実現される。ビット線ＢＬへの電圧の印加は、例えば、シーケンサ１６による電圧生成回路１８およびセンスアンプモジュール１１の制御により実行される。

以下、非選択ワード線ＷＬ（ｕｓｅｌ）については、或る１つの非選択ワード線ＷＬ（ｕｓｅｌ）に印加される電圧の制御を説明する。これは、他の非選択ワード線ＷＬ（ｕｓｅｌ）に印加される電圧も同様に制御されるためである。非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）についても同じ理由で、或る１つの非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）に印加される電圧の制御を説明する。群選択ワード線ＧＷＬについても同じ理由で、或る１つの群選択ワード線ＧＷＬに印加される電圧の制御を説明する。さらに、ビット線ＢＬについても同じ理由で、或る１つのビット線ＢＬに印加される電圧の制御を説明する。

図１３の例の書込み動作の開始前、ワード線ＷＬ（ｓｅｌ）、ＷＬ（ｕｓｅｌ）、およびＧＷＬ、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳ、ビット線ＢＬ、ならびにソース線ＳＬの各々に、電圧ＶＳＳが印加されている。

先ず、プログラム動作が実行される。具体的には次の通りである。

時刻Ｔ００において次に説明する制御が行われる。
プログラム動作により、ビット線ＢＬに接続される選択メモリセルトランジスタＭＣＴの閾値電圧を上昇させる場合、当該ビット線ＢＬに印加される電圧が電圧ＶＳＳに維持される。一方、当該プログラム動作により、当該閾値電圧を上昇させない場合、当該ビット線ＢＬに印加される電圧が電圧ＶＳＳから電圧ＶＢＬ１に上げられる。

ソース線ＳＬに印加される電圧が電圧ＶＳＳから電圧ＶＣＥＬＳＲＣ１に変更される。電圧ＶＣＥＬＳＲＣ１は、電圧ＶＳＳとは別の基準電圧である。選択セレクトゲート線ＳＧＤ（ｓｅｌ）に印加される電圧が電圧ＶＳＳから電圧ＶＳＧＤ１に上げられる。

続いて、時刻Ｔ０１において、選択セレクトゲート線ＳＧＤ（ｓｅｌ）に印加される電圧が電圧ＶＳＧＤ１から電圧ＶＳＧＤ２に下げられる。電圧ＶＳＧＤ２は、電圧ＶＳＳより高く電圧ＶＢＬ１より低い。電圧ＶＳＧＤ２は、ビット線ＢＬに電圧ＶＳＳが印加されている場合は当該ビット線ＢＬに接続される選択トランジスタＳＴ１がオン状態にあるようにし、ビット線ＢＬに電圧ＶＢＬ１が印加されている場合は当該選択トランジスタＳＴ１がオフ状態にあるようにする電圧である。なお、上述した選択セレクトゲート線ＳＧＤ（ｓｅｌ）への電圧ＶＳＧＤ１の印加は、例えば、電圧ＶＳＳにより電位が安定されていた選択セレクトゲート線ＳＧＤ（ｓｅｌ）の電位が電圧ＶＳＧＤ２により安定されるまでの時間を短縮するためのものである。選択セレクトゲート線ＳＧＤ（ｓｅｌ）には、電圧ＶＳＧＤ１が印加されることなく電圧ＶＳＧＤ２が印加されるようにしてもよい。

このように電圧が印加される配線の電位が安定した後、次に説明する制御が行われる。なお、セレクトゲート線ＳＧＳには電圧ＶＳＳが印加されており、ゆえに、当該ビット線ＢＬに接続される選択トランジスタＳＴ２はオフ状態にある。

時刻Ｔ０２において、選択ワード線ＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＳＳから電圧ＶＰＧＭに上げられ、非選択ワード線ＷＬ（ｕｓｅｌ）および群選択ワード線ＧＷＬに印加される電圧が各々、電圧ＶＳＳから電圧ＶＰＡＳＳに上げられる。電圧ＶＰＡＳＳは電圧ＶＰＧＭより低い。電圧ＶＰＧＭは、選択メモリセルトランジスタＭＣＴの電荷蓄積層に電子を注入して当該選択メモリセルトランジスタＭＣＴの閾値電圧を上昇させるために用いられる電圧である。電圧ＶＰＡＳＳは、オン状態の選択トランジスタＳＴ１を含むＮＡＮＤストリングＮＳでは、電圧ＶＰＡＳＳが印加される非選択ワード線ＷＬ（ｓｅｌ）等に接続されるメモリセルトランジスタＭＣＴがオン状態にあるようにするが当該メモリセルトランジスタＭＣＴへのプログラムを抑制可能な高さの電圧である。さらに、電圧ＶＰＡＳＳは、オフ状態の選択トランジスタＳＴ１を含むＮＡＮＤストリングＮＳでは、電圧ＶＰＧＭの印加による選択メモリセルトランジスタＭＣＴの閾値電圧の上昇を抑制できる程度にカップリングによりチャネルの電位を上昇させることができる高さの電圧である。

続いて、時刻Ｔ０３において、ビット線ＢＬ、ソース線ＳＬ、選択セレクトゲート線ＳＧＤ（ｓｅｌ）、選択ワード線ＷＬ（ｓｅｌ）、非選択ワード線ＷＬ（ｕｓｅｌ）、および群選択ワード線ＧＷＬに印加される電圧が各々、電圧ＶＳＳに変更される。

このようにしてプログラム動作が実行され、続いてベリファイ動作が実行される。具体的には次の通りである。

時刻Ｔ０４において次に説明する制御が行われる。
選択セレクトゲート線ＳＧＤ（ｓｅｌ）およびセレクトゲート線ＳＧＳに印加される電圧が各々、電圧ＶＳＳから電圧ＶＳＧに上げられる。選択ワード線ＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＳＳから電圧ＶＣＧＲＶに変更される。非選択ワード線ＷＬ（ｕｓｅｌ）および群選択ワード線ＧＷＬに印加される電圧が各々、電圧ＶＳＳから電圧ＶＲＥＡＤに上げられる。電圧ＶＳＧは、選択トランジスタＳＴのゲートに印加された場合に当該選択トランジスタＳＴがオン状態になるような電圧である。電圧ＶＣＧＲＶは、図５を参照して説明したベリファイ電圧ＶＶＡ、ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、およびＶＶＧのいずれかである。

このように電圧が印加される配線の電位が安定した後、次に説明する制御が行われる。
時刻Ｔ０５において、ビット線ＢＬに印加される電圧が電圧ＶＳＳから電圧ＶＢＬ２に上げられ、ソース線に印加される電圧が電圧ＶＳＳから電圧ＶＣＥＬＳＲＣ２に変更される。電圧ＶＢＬ２は、例えば、当該ビット線ＢＬに接続される選択メモリセルトランジスタＭＣＴがオン状態にあるときに、当該ビット線ＢＬに読出し電流を流すことを可能とする電圧である。電圧ＶＣＥＬＳＲＣ２は、電圧ＶＳＳとは別の基準電圧である。電圧ＶＣＥＬＳＲＣ２は、電圧ＶＣＥＬＳＲＣ１と一致していてもよい。

このように電圧が印加される配線の電位が安定した後、ビット線ＢＬに接続されるセンスアンプ回路ＳＡが、例えば、当該ビット線ＢＬ上の電流をセンスする。これにより、プログラム動作の結果、例えば、当該ビット線ＢＬに接続される選択メモリセルトランジスタＭＣＴの閾値電圧が目標の電圧に達したか否かが確認される。

続いて、時刻Ｔ０６において、ビット線ＢＬ、ソース線ＳＬ、選択セレクトゲート線ＳＧＤ（ｓｅｌ）、セレクトゲート線ＳＧＳ、選択ワード線ＷＬ（ｓｅｌ）、非選択ワード線ＷＬ（ｕｓｅｌ）、および群選択ワード線ＧＷＬに印加される電圧が各々、電圧ＶＳＳに変更される。

このようにして、プログラム動作に続くベリファイ動作が実行される。書込み動作では、このようなプログラム動作とベリファイ動作との組み合わせが繰り返され得る。図１３では、最後のベリファイ動作において配線に印加される電圧の時間変化も示されている。具体的には次の通りである。

時刻Ｔ０７において次に説明する制御が行われる。
選択セレクトゲート線ＳＧＤ（ｓｅｌ）およびセレクトゲート線ＳＧＳに印加される電圧が各々、電圧ＶＳＳから電圧ＶＳＧに上げられる。選択ワード線ＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＳＳから電圧ＶＣＧＲＶに変更される。非選択ワード線ＷＬ（ｕｓｅｌ）および群選択ワード線ＧＷＬに印加される電圧が各々、電圧ＶＳＳから電圧ＶＲＥＡＤに上げられる。当該電圧ＶＣＧＲＶは、上記で説明した電圧ＶＣＧＲＶのうち、時刻Ｔ０４で用いられる電圧ＶＣＧＲＶとは異なっていてもよい。

このように電圧が印加される配線の電位が安定した後、次に説明する制御が行われる。
時刻Ｔ０８において、ビット線ＢＬに印加される電圧が電圧ＶＳＳから電圧ＶＢＬ２に上げられ、ソース線に印加される電圧が電圧ＶＳＳから電圧ＶＣＥＬＳＲＣ２に変更される。

続いて、時刻Ｔ０９において、ビット線ＢＬ、ソース線ＳＬ、選択セレクトゲート線ＳＧＤ（ｓｅｌ）、セレクトゲート線ＳＧＳ、選択ワード線ＷＬ（ｓｅｌ）、非選択ワード線ＷＬ（ｕｓｅｌ）、および群選択ワード線ＧＷＬに印加される電圧が各々、電圧ＶＳＳに変更される。

以上、第１実施形態に係る半導体記憶装置１が実行する書込み動作に関連して説明を行った。図７を参照して説明したように、各群選択トランジスタＧＣＴの閾値電圧が、タイプ“０”かタイプ“１”に分類されるようにするために、同様の書込み動作が用いられ得る。或る群選択トランジスタＧＣＴの閾値電圧を上昇させる場合、当該群選択トランジスタＧＣＴのゲートに接続される群選択ワード線ＧＷＬに印加される電圧が、上記で選択ワード線ＷＬ（ｓｅｌ）について説明したのと同様に制御される。他の配線それぞれに印加される電圧の制御は、上記で説明した書込み動作と同様である。

（２）読出し動作
第１実施形態に係る半導体記憶装置１は、図２に示したプレーンＰＢのブロックＢＬＫ（ｓｅｌ）を対象とする読出し動作を、ビット線群ＢＬＧの単位で実行可能である。より具体的には、半導体記憶装置１は、複数のビット線群ＢＬＧから例えば１つのビット線群ＢＬＧを選択し、当該ブロックＢＬＫ（ｓｅｌ）のうち、当該ビット線群ＢＬＧに接続されるメモリセルトランジスタＭＣＴ、に記憶されるデータを読み出し可能である。以下、選択されるビット線群ＢＬＧに符号ＢＬＧ（ｓｅｌ）を付す。

（２－１）コマンドシーケンス
図１４は、第１実施形態に係る半導体記憶装置１が実行する或る読出し動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。以下では、参照を容易にするため、これまで説明してきた読出しデータＤＡＴを、読出しデータＤｏｕｔと称する。以降の説明において、或る信号に関連してレベルという用語を用いる場合、特別な言及がない限り、当該信号の電圧のレベルに言及している。以降の説明において、或る信号が或るレベルであることが説明される場合、その後に当該信号を他のレベルに変更する制御について明示的に説明されない限り、説明されたレベルに当該信号は維持されているものとする。

半導体記憶装置１は、半導体記憶装置１がレディ状態にある間、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラ２に送信し、一方、半導体記憶装置１がビジー状態にある間、レディ／ビジー信号ｂＲ／ＢをLレベルでメモリコントローラ２に送信する。

例えば、半導体記憶装置１がメモリコントローラ２にレディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラ２に送信している間に、すなわち、半導体記憶装置１がレディ状態である間に、メモリコントローラ２は次のように動作する。

メモリコントローラ２は、読出し動作を半導体記憶装置１に実行させるためのコマンドセットを生成して信号ＤＱ＜７：０＞を介して当該コマンドセットを半導体記憶装置１に送信する。当該コマンドセットは、コマンド“００ｈ”、アドレス情報ＡＤＤ１、およびコマンド“３０ｈ”を含む。メモリコントローラ２はさらに、アドレス情報ＡＤＤ２を生成して信号ＳＢＧを介して当該アドレス情報ＡＤＤ２を半導体記憶装置１に送信する。半導体記憶装置１は当該コマンドセットおよび当該アドレス情報ＡＤＤ２を受信して読出し動作を開始する。より具体的には次の通りである。

メモリコントローラ２は、コマンド“００ｈ”を生成し、当該コマンド“００ｈ”を半導体記憶装置１に送信する。コマンド“００ｈ”は、読出し動作を半導体記憶装置１に実行させるために使用されるコマンドである。ロジック制御回路１５は、入出力回路１３がコマンド“００ｈ”を取り込んでコマンド“００ｈ”をコマンドレジスタ１４３に転送することを可能とする。

続いて、メモリコントローラ２は、例えば５サイクルにわたるアドレス情報ＡＤＤ１を生成し、当該アドレス情報ＡＤＤ１を半導体記憶装置１に送信する。当該アドレス情報ＡＤＤ１は、例えばカラムアドレスおよびロウアドレスを含む。当該ロウアドレスは、ブロックアドレスおよびプレーンアドレスを含む。ブロックアドレスは、読出し対象のブロックＢＬＫ（ｓｅｌ）＿１を指定する。プレーンアドレスは、対象のプレーンＰＢを指定する。当該カラムアドレスは、例えば、読出し動作の起点の複数のラッチ回路ＸＤＬを指定する。アドレス情報ＡＤＤ１は、５サイクルにわたるものに限定されず、任意のサイクル数にわたるものであってもよい。プレーンアドレスが指定するプレーンＰＢが、図２で示したプレーンＰＢである場合について説明する。当該プレーンＰＢでは、図７を参照して説明したようにビット線群ＢＬＧが定義されている。当該ロウアドレスは、ワード線ＷＬ（ｓｅｌ）を指定するページアドレス、および、ストリングユニットＳＵ（ｓｅｌ）を指定するストリングアドレスも含む。ロジック制御回路１５は、入出力回路１３がアドレス情報ＡＤＤ１を取り込んでアドレス情報ＡＤＤ１をアドレスレジスタ１４２に転送することを可能とする。

メモリコントローラ２は、アドレス情報ＡＤＤ２を生成し、信号ＳＢＧを介してアドレス情報ＡＤＤ２を半導体記憶装置１に送信する。当該アドレス情報ＡＤＤ２は上記アドレス情報ＡＤＤ１に関係付けられている。当該アドレス情報ＡＤＤ２は、例えば或るビット線群ＢＬＧ（ｓｅｌ）＿１を指定する。例えばロジック制御回路１５が、入出力回路１３がアドレス情報ＡＤＤ２を取り込んでアドレス情報ＡＤＤ２をアドレスレジスタ１４２に転送することを可能とする。ロジック制御回路１５による当該制御は、例えば、メモリコントローラ２から送信されロジック制御回路１５が受信する何らかのタイミング制御信号に基づくものであってもよい。当該タイミング制御信号は、例えば、ライトイネーブル信号ｂＷＥと同期されていてもよい。図１４では、アドレス情報ＡＤＤ１と、当該アドレス情報ＡＤＤ１に対応付けられたアドレス情報ＡＤＤ２とが、メモリコントローラ２により実質的に同一の期間に送信されているように示されているが、アドレス情報ＡＤＤ２が送信される期間はこれに限定されるものではない。本明細書では、アドレス情報ＡＤＤ２が１つの信号ＳＢＧを介して送信されるものとして記載されるが、アドレス情報ＡＤＤ２は複数の信号を介して送信されるものであってもよい。アドレス情報ＡＤＤ２は、任意のサイクル数にわたるものであってもよい。

メモリコントローラ２は、このようなアドレス情報ＡＤＤ１とアドレス情報ＡＤＤ２との組み合わせの生成および送信を、複数回行い得る。図１４では、アドレス情報ＡＤＤ１の生成および送信がｓ回行われ、アドレス情報ＡＤＤ２の生成および送信もｓ回行われる場合について示されている。上記コマンドセットにｓ回のアドレス情報ＡＤＤ１が含まれる。以下では、このようにアドレス情報ＡＤＤ１およびアドレス情報ＡＤＤ２の生成および送信がそれぞれｓ回行われる場合について説明するが、アドレス情報ＡＤＤ１およびアドレス情報ＡＤＤ２の生成および送信は１回だけ行われるものであってもよい。図１４では、各回についてアドレス情報ＡＤＤ１が示されているが、１回目のアドレス情報ＡＤＤ１、２回目のアドレス情報ＡＤＤ１、・・・、およびｓ回目のアドレス情報ＡＤＤ１をまとめたアドレス情報が送信されているとみなすことも可能である。アドレス情報ＡＤＤ２についても同様である。

２回目のアドレス情報ＡＤＤ１のブロックアドレスは、読出し対象の別のブロックＢＬＫ（ｓｅｌ）＿２を指定する。３回目のアドレス情報ＡＤＤ１のブロックアドレスは、読出し対象であるさらに別のブロックＢＬＫ（ｓｅｌ）＿３を指定する。以下、同様であり、ｓ回目のアドレス情報ＡＤＤ１のブロックアドレスは、読出し対象であるさらに別のブロックＢＬＫ（ｓｅｌ）＿ｓを指定する。このように、いずれの回についても、当該回のアドレス情報ＡＤＤ１のブロックアドレスは、他の回のアドレス情報ＡＤＤ１のブロックアドレスが指定するのとは異なるブロックＢＬＫを指定する。

さらに、各回のアドレス情報ＡＤＤ１のプレーンアドレスは、他の回のアドレス情報ＡＤＤ１のプレーンアドレスと、例えば共通のプレーンＰＢを指定する。以下、共通のプレーンＰＢが指定されたものとして説明する。各回のアドレス情報ＡＤＤ１のページアドレスは、他の回のアドレス情報ＡＤＤ１のページアドレスが指定するワード線ＷＬと共通のワード線ＷＬを指定してもよいし異なるワード線ＷＬを指定してもよい。各回のアドレス情報ＡＤＤ１のストリングアドレスは、他の回のアドレス情報ＡＤＤ１のストリングアドレスが指定するストリングユニットＳＵと共通のストリングユニットＳＵを指定してもよいし異なるストリングユニットＳＵを指定してもよい。

２回目のアドレス情報ＡＤＤ２は、１回目のアドレス情報ＡＤＤ２が指定するのとは別のビット線群ＢＬＧ（ｓｅｌ）＿２を指定する。３回目のアドレス情報ＡＤＤ２は、さらに別のビット線群ＢＬＧ（ｓｅｌ）＿３を指定する。以下、同様であり、ｓ回目のアドレス情報ＡＤＤ２は、さらに別のビット線群ＢＬＧ（ｓｅｌ）＿ｓを指定する。このように、いずれの回についても、当該回のアドレス情報ＡＤＤ２は、他の回のアドレス情報ＡＤＤ２が指定するのとは異なるビット線群ＢＬＧを指定する。

このように送信されるアドレス情報ＡＤＤ１およびＡＤＤ２が、上述したように、入出力回路１３に取り込まれてアドレスレジスタ１４２に転送される。

続いて、メモリコントローラ２は、コマンド“３０ｈ”を生成し、当該コマンド“３０ｈ”を半導体記憶装置１に送信する。コマンド“３０ｈ”は、半導体記憶装置１に、コマンド“００ｈ”の受信以降に受信したアドレス情報ＡＤＤ１に基づいて読出し動作を実行させるために使用されるコマンドである。ロジック制御回路１５は、入出力回路１３がコマンド“００ｈ”を取り込んでコマンド“００ｈ”をコマンドレジスタ１４３に転送することを可能とする。

シーケンサ１６は、コマンド“３０ｈ”を受信することに応じて、ロジック制御回路１５に、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。シーケンサ１６は、コマンド“３０ｈ”を受信することに応じて、電圧生成回路１８、ドライバセット１９、センスアンプモジュール１１、およびロウデコーダモジュール１２等を制御して、読出し動作を開始する。

当該読出し動作では、各回のアドレス情報ＡＤＤ１が指定するブロックＢＬＫ（ｓｅｌ）中の、当該アドレス情報ＡＤＤ１に関係付けられているアドレス情報ＡＤＤ２が指定するビット線群ＢＬＧ（ｓｅｌ）のビット線ＢＬに接続されるメモリセルトランジスタＭＣＴが、読出し動作の対象となり得る。より具体的には次の通りである。

ブロックＢＬＫ（ｓｅｌ）＿１中の、ビット線群ＢＬＧ（ｓｅｌ）＿１のビット線ＢＬに接続されるメモリセルトランジスタＭＣＴが、読出し動作の対象となり得る。さらに、ブロックＢＬＫ（ｓｅｌ）＿２中の、ビット線群ＢＬＧ（ｓｅｌ）＿２のビット線ＢＬに接続されるメモリセルトランジスタＭＣＴが、読出し動作の対象となり得る。さらに、ブロックＢＬＫ（ｓｅｌ）＿３中の、ビット線群ＢＬＧ（ｓｅｌ）＿３のビット線ＢＬに接続されるメモリセルトランジスタＭＣＴが、読出し動作の対象となり得る。以下、同様であり、ブロックＢＬＫ（ｓｅｌ）＿ｓ中の、ビット線群ＢＬＧ（ｓｅｌ）＿ｓのビット線ＢＬに接続されるメモリセルトランジスタＭＣＴも、読出し動作の対象となり得る。

当該読出し動作により読み出されたデータＤｏｕｔは、センスアンプモジュール１１のラッチ回路ＸＤＬに転送される。この後に、シーケンサ１６は、レディ／ビジー制御回路１７に、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。

メモリコントローラ２は、半導体記憶装置１がレディ状態であることを示すレディ／ビジー信号ｂＲ／Ｂを受信することに応じて、コマンド“０５ｈ”、アドレス情報ＡＤＤ１、およびコマンド“Ｅ０ｈ”を含むコマンドセットを生成して当該コマンドセットを信号ＤＱ＜７：０＞を介して半導体記憶装置１に送信する。半導体記憶装置１は当該コマンドセットを受信する。コマンド“０５ｈ”およびコマンド“Ｅ０ｈ”は、半導体記憶装置１に、読出し動作によりラッチ回路ＸＤＬに転送された読出しデータをメモリコントローラ２へ出力させるために使用されるコマンドである。シーケンサ１６は、コマンド“Ｅ０ｈ”を受信することに応じて、半導体記憶装置１に、読出し動作によりラッチ回路ＸＤＬに転送されたデータＤｏｕｔをメモリコントローラ２へ出力させる。なお、上述したコマンド“０５ｈ”、アドレス情報ＡＤＤ１、およびコマンド“Ｅ０ｈ”は、必ずしも用いられなくてもよい。この場合、半導体記憶装置１は、例えば、メモリコントローラ２から送信されるリードイネーブル信号ｂＲＥのトグルをトリガとして、データＤｏｕｔをメモリコントローラ２へ出力してもよい。

上記では、半導体記憶装置１がメモリコントローラ２から、ビット線群ＢＬＧを指定するアドレス情報ＡＤＤ２を、信号ＳＢＧを介して受信するものとして説明を行った。しかしながら、本実施形態はこれに限定されない。メモリコントローラ２により信号ＤＱ＜７：０＞を介して送信される、読出し動作を半導体記憶装置１に実行させるためのコマンドセット中に、ビット線群ＢＬＧを指定するアドレス情報が含まれるようにしてもよい。また、メモリコントローラ２がアドレス情報ＡＤＤ２を半導体記憶装置１に送信することを示すようなプレフィクスコマンドが、図１４に示したコマンドセットの前に送信されるようにしてもよい。

図１５は、読出し動作を半導体記憶装置１に実行させるためのコマンドセットをメモリコントローラ２が生成する際に用いるテーブルの一例を示す。

当該テーブルは、図１５に示されるように論理アドレスと物理アドレスとを対応付けて示すものであり、論理アドレスと物理アドレスとの変換に用いられる。当該テーブルは論物変換テーブルとも称される。

メモリコントローラ２は、例えば、ホスト装置４からホストコマンドを受信する。当該ホストコマンドは、論理アドレスを含む、または、論理アドレスに対応付けられた情報を含む。

メモリコントローラ２は、書込み動作の実行のためのホストコマンドを受信した場合、例えば、或る物理アドレスに基づいて、書込み動作の実行のためのコマンドセットに含めるアドレス情報を生成する。当該物理アドレスは、或るプレーンＰＢ、或るブロックＢＬＫ、或るストリングユニットＳＵ、或るワード線ＷＬ、および、実行される動作の起点の複数のラッチ回路ＸＤＬを指定する。当該アドレス情報に基づいて、半導体記憶装置１により、上述したような書込み動作がビット線ＢＬ０～ＢＬ（ｍ－１）を介してページ単位で実行される。メモリコントローラ２は、受信したホストコマンドに係る論理アドレスと、当該物理アドレスとの対応付けを、例えばＲＡＭ２３に記憶される論物変換テーブルに書き込む。このようにして、読出し動作の際に用いられる論物変換テーブルが生成される。

メモリコントローラ２は、読出し動作の実行のためのホストコマンドを受信した場合、当該論物変換テーブルを参照して、受信したホストコマンドに係る論理アドレスに対応付けられた物理アドレスを取得する。メモリコントローラ２は、例えば、当該物理アドレスに基づいてアドレス情報ＡＤＤ１を生成する。アドレス情報ＡＤＤ１は、例えば、物理アドレスが指定していたのと同一のプレーンＰＢ、ブロックＢＬＫ、ストリングユニットＳＵ、ワード線ＷＬ、および複数のラッチ回路ＸＤＬを指定する。すなわち、アドレス情報ＡＤＤ１は、読出し動作の対象の領域をページ単位で指定する。メモリコントローラ２は、上記ホストコマンドに基づいて、当該アドレス情報ＡＤＤ１を含む、読出し動作の実行のためのコマンドセットを生成する。メモリコントローラ２はさらに、上記ホストコマンドに基づいて、当該論物変換テーブルを参照せずに、アドレス情報ＡＤＤ２を生成し得る。アドレス情報ＡＤＤ２は、例えば、読出し動作の実行の単位の或るビット線群ＢＬＧを指定する。

（２－２）複数のブロックからの並行読出し
図１６は、図１４を参照して説明した複数ブロックＢＬＫ（ｓｅｌ）からのデータＤｏｕｔの読出しを概念的に説明するための図である。図１６では、参照を容易にすることを目的として、各ビット線群ＢＬＧを構成するビット線ＢＬの本数が４本とされている。

図１６では、図１４の例のブロックＢＬＫ（ｓｅｌ）＿１およびビット線群ＢＬＧ（ｓｅｌ）＿１がそれぞれ、ブロックＢＬＫ１およびビット線群ＢＬＧ１であり、図１４の例のブロックＢＬＫ（ｓｅｌ）＿２およびビット線群ＢＬＧ（ｓｅｌ）＿２がそれぞれ、ブロックＢＬＫ３およびビット線群ＢＬＧ４であり、図１４の例のブロックＢＬＫ（ｓｅｌ）＿３およびビット線群ＢＬＧ（ｓｅｌ）＿３がそれぞれ、ブロックＢＬＫ５およびビット線群ＢＬＧ３であり、・・・、図１４の例のブロックＢＬＫ（ｓｅｌ）＿ｓおよびビット線群ＢＬＧ（ｓｅｌ）＿ｓがそれぞれ、ブロックＢＬＫ６およびビット線群ＢＬＧ５である場合の例が示されている。

各回のアドレス情報ＡＤＤ１のブロックアドレスが指定するブロックＢＬＫに対応付けられているドライバ回路ＤＣおよび電圧転送回路ＴＣが次のように動作する。当該ドライバ回路ＤＣは、例えば、当該アドレス情報ＡＤＤ１中のページアドレスおよびストリングアドレス、ならびに、当該アドレス情報ＡＤＤ１に関係付けられているアドレス情報ＡＤＤ２に基づいて、当該電圧転送回路ＴＣに各種電圧を供給する。当該電圧転送回路ＴＣは、供給された各種電圧を、当該ブロックアドレスに基づいて、当該ブロックＢＬＫに転送する。図１６の例では、ドライバ回路ＤＣ１および電圧転送回路ＴＣ１、ドライバ回路ＤＣ３および電圧転送回路ＴＣ３、ドライバ回路ＤＣ５および電圧転送回路ＴＣ５、ならびに、ドライバ回路ＤＣ６および電圧転送回路ＴＣ６が、このように動作する。センスアンプモジュール１１は、例えば、各回のアドレス情報ＡＤＤ２が指定するビット線群ＢＬＧ（ｓｅｌ）のビット線ＢＬにそれぞれ対応付けられているセンスアンプユニットＳＡＵをアクティブにする。センスアンプモジュール１１は、アクティブにしたセンスアンプユニットＳＡＵを用いて、次のように各ブロックＢＬＫ（ｓｅｌ）からデータを読み出す。

ブロックＢＬＫ１からは、ビット線群ＢＬＧ１のビット線ＢＬを介してデータが読み出され、ブロックＢＬＫ３からは、ビット線群ＢＬＧ４のビット線ＢＬを介してデータが読み出され、ブロックＢＬＫ５からは、ビット線群ＢＬＧ３のビット線ＢＬを介してデータが読み出され、・・・、ブロックＢＬＫ６からは、ビット線群ＢＬＧ５のビット線ＢＬを介してデータが読み出される。

このように、異なるブロックＢＬＫ（ｓｅｌ）からは異なるビット線群ＢＬＧ（ｓｅｌ）のビット線を介してデータが読み出されるため、センスアンプモジュール１１は、これらのブロックＢＬＫ（ｓｅｌ）から並行してデータを読み出し可能である。

センスアンプモジュール１１は、アクティブにしたセンスアンプユニットＳＡＵを用いて読み出したデータを、データバスを介して入出力回路１３に転送し、入出力回路１３を介してメモリコントローラ２に出力する。当該データのサイズは、例えば、アクティブにされたセンスアンプユニットＳＡＵの数に比例する。すなわち、当該データのサイズは、ビット線群ＢＬＧ（ｓｅｌ）を構成するビット線の数に比例する。

（２－３）タイミングチャート
上記では、読出し動作において、複数のブロックＢＬＫ（ｓｅｌ）のそれぞれからビット線群ＢＬＧ単位で並行してデータが読み出され得ることを説明した。以下、このようなブロックＢＬＫ（ｓｅｌ）のうち或るブロックＢＬＫ（ｓｅｌ）からの、或るビット線群ＢＬＧ（ｓｅｌ）単位でのデータの読出しに着目して説明する。

図１７は、第１実施形態に係る半導体記憶装置１が当該読出し動作を実行する際の、当該選択ブロックＢＬＫ（ｓｅｌ）に係る種々の配線に印加される電圧の時間変化を示すタイミングチャートの一例を示す。以下で説明する読出し動作は一例に過ぎず、本実施形態に係る読出し動作はこれに限定されるものではない。

以下の説明では、当該選択ブロックＢＬＫ（ｓｅｌ）に係る群選択ワード線ＧＷＬをそれぞれ次のように称する。

図７を参照して説明したように、当該ビット線群ＢＬＧ（ｓｅｌ）を構成するビット線ＢＬの各々について、当該ビット線ＢＬには、タイプ“１”に分類される閾値電圧の群選択トランジスタＧＣＴが１つ接続されている。これらタイプ“１”に分類される閾値電圧の群選択トランジスタＧＣＴに接続される群選択ワード線ＧＷＬを群選択ワード線ＧＷＬ（ｓｅｌ）と称し、他の群選択ワード線ＧＷＬを群選択ワード線ＧＷＬ（ｕｓｅｌ）と称する。群選択ワード線ＧＷＬ（ｓｅｌ）は、図８を参照して説明したように当該ビット線群ＢＬＧ（ｓｅｌ）に対応付けられている群選択ワード線ＧＷＬである。

以下、図１３の例と同様の理由で、非選択ワード線ＷＬ（ｕｓｅｌ）については或る１つの非選択ワード線ＷＬ（ｕｓｅｌ）に印加される電圧の制御を説明し、非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）についても或る１つの非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）に印加される電圧の制御を説明し、群選択ワード線ＧＷＬ（ｕｓｅｌ）についても或る１つの群選択ワード線ＧＷＬ（ｕｓｅｌ）に印加される電圧の制御を説明し、ビット線ＢＬについても或る１つのビット線ＢＬに印加される電圧の制御を説明する。

図１７の例の読出し動作の開始前、ワード線ＷＬ（ｓｅｌ）、ＷＬ（ｕｓｅｌ）、ＧＷＬ（ｓｅｌ）、およびＧＷＬ（ｕｓｅｌ）、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳ、ビット線ＢＬ、ならびにソース線ＳＬの各々に、電圧ＶＳＳが印加されている。

時刻Ｔ１０において次に説明する制御が行われる。
セレクトゲート線ＳＧＤ（ｓｅｌ）およびＳＧＳに印加される電圧が各々、電圧ＶＳＳから電圧ＶＳＧに上げられる。選択ワード線ＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＳＳから電圧ＶＣＧＲＶに変更される。非選択ワード線ＷＬ（ｕｓｅｌ）に印加される電圧が電圧ＶＳＳから電圧ＶＲＥＡＤに上げられる。

群選択ワード線ＧＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＳＳから電圧ＶＨに変更される。群選択ワード線ＧＷＬ（ｕｓｅｌ）に印加される電圧が電圧ＶＳＳから電圧ＶＬに変更される。図１７の例では、電圧ＶＬは電圧ＶＳＳより高い。

続いて、時刻Ｔ１１において、ビット線ＢＬに印加される電圧が電圧ＶＳＳから電圧ＶＢＬ２に上げられ、ソース線ＳＬに印加される電圧が電圧ＶＳＳから電圧ＶＣＥＬＳＲＣ２に変更される。

このように電圧が印加される配線の電位が安定した後、ビット線群ＢＬＧ（ｓｅｌ）のビット線ＢＬの各々について、当該ビット線ＢＬに接続されるセンスアンプ回路ＳＡが、例えば、当該ビット線ＢＬを流れる電流をセンスする。これは、当該ビット線ＢＬに接続される各群選択トランジスタＧＣＴがオン状態にあることにより可能とされる。当該センスアンプ回路ＳＡは、当該電流のセンスに基づいて、当該ビット線ＢＬに接続される選択メモリセルトランジスタＭＣＴに記憶されるデータを読み出す。

続いて、時刻Ｔ１２において、ビット線ＢＬ、ソース線ＳＬ、選択セレクトゲート線ＳＧＤ（ｓｅｌ）、セレクトゲート線ＳＧＳ、選択ワード線ＷＬ（ｓｅｌ）、非選択ワード線ＷＬ（ｕｓｅｌ）、群選択ワード線ＧＷＬ（ｓｅｌ）、および群選択ワード線ＧＷＬ（ｕｓｅｌ）に印加される電圧が各々、電圧ＶＳＳに変更される。

図１８は、当該ブロックＢＬＫ（ｓｅｌ）からのデータの読出しがビット線群ＢＬＧ１の単位で実行される場合の、当該ブロックＢＬＫ（ｓｅｌ）に係る群選択ワード線ＧＷＬそれぞれへの電圧の印加を説明するための図である。図１８の例では、各群選択トランジスタＧＣＴの閾値電圧が、図７で示されたように設定されている。

ビット線群ＢＬＧ１を構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ１の閾値電圧のみがタイプ“１”に分類され、他のトランジスタＧＣＴの閾値電圧はタイプ“０”に分類される。ゆえに、トランジスタＧＣＴ１に接続される群選択ワード線ＧＷＬ１が群選択ワード線ＧＷＬ（ｓｅｌ）であり、他の群選択ワード線ＧＷＬが群選択ワード線ＧＷＬ（ｕｓｅｌ）である。したがって、図１７の例の時刻Ｔ１１から時刻Ｔ１２まで、群選択ワード線ＧＷＬ１に電圧ＶＨが印加され、他の群選択ワード線ＧＷＬには電圧ＶＬが印加されている。各種配線へのこのような電圧の印加は、例えば、アドレス情報ＡＤＤ２がビット線群ＢＬＧ１を指定することに基づいて制御される。

以下、ビット線群ＢＬＧ１の或るビット線ＢＬに着目して説明するが、ビット線群ＢＬＧ１の他のビット線ＢＬについても、以下の説明は成り立つ。

上述したように群選択ワード線ＧＷＬにそれぞれ電圧が印加されると、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴそれぞれのゲートには次のように電圧が印加される。タイプ“１”に分類される閾値電圧のトランジスタＧＣＴ１のゲートに、群選択ワード線ＧＷＬ１を介して当該閾値電圧より高い電圧ＶＨが印加される。タイプ“０”に分類される閾値電圧の他のトランジスタＧＣＴのゲートに、他の群選択ワード線ＧＷＬをそれぞれ介して、これらの閾値電圧より高い電圧ＶＬが印加される。

これにより、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴはすべてオン状態になる。この結果、当該ビット線ＢＬに接続されるセンスアンプ回路ＳＡは、例えば、当該ビット線ＢＬを流れる電流をセンスすることにより選択メモリセルトランジスタＭＣＴに記憶されるデータを読み出し可能である。

一方、他のビット線群ＢＬＧについては次の通りである。以下、ビット線群ＢＬＧ０の或るビット線ＢＬを例に挙げて説明する。ビット線群ＢＬＧ１以外のビット線群ＢＬＧの他のビット線ＢＬについても同様の説明が成り立つ。

上述したように群選択ワード線ＧＷＬにそれぞれ電圧が印加されると、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴ０のゲートに、群選択ワード線ＧＷＬ０を介して電圧ＶＬが印加される。当該群選択トランジスタＧＣＴ０の閾値電圧はタイプ“１”に分類され、当該閾値電圧は電圧ＶＬより高い。

これにより、当該群選択トランジスタＧＣＴ０はオフ状態にある。この結果、当該ビット線ＢＬと選択ワード線ＷＬ（ｓｅｌ）とに接続されるメモリセルトランジスタＭＣＴがオン状態になったとしても、当該メモリセルトランジスタＭＣＴのオン状態は当該ビット線ＢＬを流れる電流等に影響を及ぼさない。

このようにして、当該ブロックＢＬＫ（ｓｅｌ）からの、ビット線群ＢＬＧ１の単位でのデータ読出しが可能である。当該データ読出しは、他のビット線群ＢＬＧのビット線ＢＬをそれぞれ流れる電流等に影響を及ぼさない。このことは、半導体記憶装置１が他のブロックＢＬＫから別のビット線群ＢＬＧの単位でデータを読み出し得ることを意味する。したがって、図１４および図１６を参照して説明したように、半導体記憶装置１は、複数のブロックＢＬＫからそれぞれ異なるビット線群ＢＬＧを介して並行してデータを読み出し可能である。

上記では、同一のプレーンＰＢの複数ブロックＢＬＫ（ｓｅｌ）から並行してデータが読み出される場合の例について説明した。しかしながら、既に上述しているように、単一のブロックＢＬＫ（ｓｅｌ）のみから、或る１つのビット線群ＢＬＧを介してデータが読み出されるようにしてもよい。

上記では、１つのブロックＢＬＫ（ｓｅｌ）から単一のビット線群ＢＬＧを介してデータが読み出される場合の例について説明した。しかしながら、１つのブロックＢＬＫ（ｓｅｌ）から２以上の任意の数のビット線群ＢＬＧを介してデータが読み出されるようにしてもよい。

例えば、図１８の例で、或るブロックＢＬＫ（ｓｅｌ）からビット線群ＢＬＧ０およびＢＬＧ１の単位でデータが読み出される場合について説明する。図１４を参照して説明した、当該ブロックＢＬＫ（ｓｅｌ）を指定するアドレス情報ＡＤＤ１に関係付けられたアドレス情報ＡＤＤ２が、例えばビット線群ＢＬＧ０およびＢＬＧ１を指定する。

ビット線群ＢＬＧ０を構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ０の閾値電圧のみがタイプ“１”に分類される。これらトランジスタＧＣＴ０に接続される群選択ワード線ＧＷＬ０を群選択ワード線ＧＷＬ（ｓｅｌ）とする。さらに、ビット線群ＢＬＧ１を構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ１の閾値電圧のみがタイプ“１”に分類される。これらトランジスタＧＣＴ１に接続される群選択ワード線ＧＷＬ１も群選択ワード線ＧＷＬ（ｓｅｌ）とする。残りの群選択ワード線ＧＷＬを群選択ワード線ＧＷＬ（ｕｓｅｌ）とする。

図１８の例と同様、群選択ワード線ＧＷＬ（ｓｅｌ）である群選択ワード線ＧＷＬ０およびＧＷＬ１に電圧ＶＨが印加されるようにする。一方、他の群選択ワード線ＧＷＬには電圧ＶＬが印加されるようにする。これにより、当該ブロックＢＬＫ（ｓｅｌ）からビット線群ＢＬＧ０およびＢＬＧ１を介してデータを読み出すことが可能となる。並行してデータが読み出され得る他のブロックＢＬＫ（ｓｅｌ）からは、ビット線群ＢＬＧ０およびＢＬＧ１のいずれも含まない１以上のビット線群ＢＬＧの単位でデータを読み出すことが可能である。

［効果］
第１実施形態に係る半導体記憶装置１のメモリセルアレイ１０に係るビット線ＢＬ０～ＢＬ（ｍ－１）は各々、複数のビット線群ＢＬＧのいずれかに含まれる。

図７および図８の例では、或るビット線群ＢＬＧを構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧は次のようになっている。或る群選択ワード線ＧＷＬに接続される群選択トランジスタＧＣＴの閾値電圧はタイプ“１”に分類される。他の群選択ワード線ＧＷＬにそれぞれ接続される群選択トランジスタＧＣＴの閾値電圧は各々、タイプ“０”に分類される。これはいずれのビット線群ＢＬＧについても成り立つが、ビット線群ＢＬＧが異なると当該群選択ワード線ＧＷＬが異なる。

半導体記憶装置１は、或るブロックＢＬＫ（ｓｅｌ）を対象とする読出し動作において、このようなビット線群ＢＬＧから例えば１つのビット線群ＢＬＧを選択し、当該ビット線群ＢＬＧ（ｓｅｌ）に接続される選択メモリセルトランジスタＭＣＴに記憶されるデータを読み出し可能である。より具体的には次の通りである。

図１７の例では、時刻Ｔ１１から時刻Ｔ１２まで、半導体記憶装置１は、当該ブロックＢＬＫ（ｓｅｌ）に係る群選択ワード線ＧＷＬにそれぞれ、次のように電圧を印加する。半導体記憶装置１は、群選択ワード線ＧＷＬ（ｓｅｌ）に電圧ＶＨを印加し、他の群選択ワード線ＧＷＬ（ｕｓｅｌ）に電圧ＶＬを印加する。

当該ビット線群ＢＬＧ（ｓｅｌ）を構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴは、次のように、いずれかの群選択ワード線ＧＷＬに接続されている。タイプ“１”に分類される閾値電圧の群選択トランジスタＧＣＴは、群選択ワード線ＧＷＬ（ｓｅｌ）に接続されている。タイプ“０”に分類される閾値電圧の群選択トランジスタＧＣＴは各々、いずれかの群選択ワード線ＧＷＬ（ｕｓｅｌ）に接続されている。

上述したように群選択ワード線ＧＷＬにそれぞれ電圧が印加されると、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴそれぞれのゲートには次のように電圧が印加される。タイプ“１”に分類される閾値電圧のトランジスタＧＣＴのゲートに、群選択ワード線ＧＷＬ（ｓｅｌ）を介して当該閾値電圧より高い電圧ＶＨが印加される。タイプ“０”に分類される閾値電圧の他のトランジスタＧＣＴのゲートに、他の群選択ワード線ＧＷＬ（ｕｓｅｌ）をそれぞれ介して、これらの閾値電圧より高い電圧ＶＬが印加される。これにより、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴはすべてオン状態になる。この結果、当該ビット線ＢＬに接続されるセンスアンプ回路ＳＡは、例えば、当該ビット線ＢＬを流れる電流をセンスすることにより選択メモリセルトランジスタＭＣＴに記憶されるデータを読み出し可能である。

一方、他のビット線群ＢＬＧの各ビット線ＢＬについては次の通りである。
上述したように群選択ワード線ＧＷＬにそれぞれ電圧が印加されると、当該ビット線ＢＬに接続される、タイプ“１”に分類される閾値電圧の群選択トランジスタＧＣＴ、のゲートに、群選択ワード線ＧＷＬ（ｕｓｅｌ）を介して当該閾値電圧より低い電圧ＶＬが印加される。これにより、当該群選択トランジスタＧＣＴはオフ状態にある。この結果、当該ビット線ＢＬと選択ワード線ＷＬ（ｓｅｌ）とに接続されるメモリセルトランジスタＭＣＴがオン状態になったとしても、当該メモリセルトランジスタＭＣＴのオン状態は当該ビット線ＢＬを流れる電流等に影響を及ぼさない。

このようにして、半導体記憶装置１は、当該ブロックＢＬＫ（ｓｅｌ）を対象とする読出し動作をビット線群ＢＬＧ単位で実行可能である。図９を参照して説明したように、当該ブロックＢＬＫ（ｓｅｌ）に係るワード線ＷＬのうち群選択ワード線ＧＷＬとして用いられるワード線ＷＬの本数と同じ数だけのビット線群ＢＬＧが構成され得る。より多くのビット線群ＢＬＧが構成されると、各ビット線群ＢＬＧはより少ない数のビット線ＢＬから構成され得る。各ビット線群ＢＬＧがより少ない数のビット線ＢＬから構成される場合、上記読出し動作は、より少ない数のビット線ＢＬの単位で実行され、当該読出し動作により、より小さいサイズのデータが読み出される。

したがって、第１実施形態に係る半導体記憶装置１によれば、所望のデータのサイズが小さい場合に、余分なデータを読み出すことなく、所望のデータのサイズの単位でのデータ読出しが可能となる。これは、グラフデータベース等で要求される例えば数１０バイト単位でのデータアクセスを可能とする。例えば、余分なデータを含むデータの読出しが行われる場合には、余分なデータも半導体記憶装置とメモリコントローラとの間で伝送されることにより、所望のデータの転送が遅延してしまうことが生じ、また、半導体記憶装置とメモリコントローラとの間のメモリインタフェースの一部が占有されてしまうことが生ずる。第１実施形態に係る半導体記憶装置１によれば、所望のデータのサイズの単位でのデータ読出しが可能となることから、このような所望のデータの転送の遅延が生じず、また、メモリインタフェースの一部の占有が生じない。このようなデータ読出しは、読出し対象のブロックＢＬＫ（ｓｅｌ）に係る群選択ワード線ＧＷＬのうち１本だけに電圧ＶＨを印加し他の群選択ワード線ＧＷＬには電圧ＶＬを印加するという簡単な制御により可能とされる。

上述したように、或るブロックＢＬＫ（ｓｅｌ）からの、或るビット線群ＢＬＧ（ｓｅｌ）単位でのデータ読出しは、他のビット線群ＢＬＧのビット線ＢＬをそれぞれ流れる電流等に影響を及ぼさない。このことは、半導体記憶装置１が他のブロックＢＬＫから別のビット線群ＢＬＧの単位でデータを読み出し得ることを意味する。したがって、図１４および図１６を参照して説明したように、半導体記憶装置１は、複数のブロックＢＬＫからそれぞれ異なるビット線群ＢＬＧを介して並行してデータを読み出し可能である。

したがって、第１実施形態に係る半導体記憶装置１によれば、ランダムリードのアクセス速度が向上し、所望のデータの移動効率が向上し得る。これにより、データベースに記憶させたデータの移動効率の向上を目的として、半導体記憶装置が当該データをいったん読み出してソートしてから当該データベースに再書き込みする必要はなくなる。このような再書き込みは、半導体記憶装置の特性の劣化およびアクセス性能の劣化につながる。したがって、半導体記憶装置１によれば、このような特性の劣化およびアクセス性能の劣化が防がれる。

さらに、半導体記憶装置１は、ＴＬＣ方式の書込み動作の実行のためのコマンドを受け付けた場合、図６を参照して説明したように、ＱＬＣ方式での制御を活用して書込み動作を実行可能である。これにより形成される閾値電圧分布の各々が隣の閾値電圧分布とグラフ上で重なる部分の割合は、ＱＬＣ方式での制御が活用されなかった場合と比較して小さい。これにより、半導体記憶装置１が読出し動作を実行する際のビット誤り率が低減される。

例えば、半導体記憶装置が、データＤＡＴ中のエラー訂正符号の割合を維持したまま、より少ない数のビット線ＢＬの単位で読出し動作を実行する場合、読出し動作が実行される頻度が増加することにより、ＥＣＣ回路によるエラー訂正処理が失敗する頻度も増加し得る。ゆえに、半導体記憶装置がリトライリードを実行する頻度も増加し得る。しかしながら、第１実施形態に係る半導体記憶装置１によると、上述したようにビット誤り率が低減され、このため、当該エラー訂正処理が失敗する頻度が減少する。このため、半導体記憶装置１によれば、データＤＡＴ中のエラー訂正符号の割合を維持したまま半導体記憶装置１がより少ない数のビット線ＢＬの単位で読出し動作を実行する場合であっても、上記リトライリードの頻度を増加させないことが可能である。

さらに、第１実施形態に係るメモリコントローラ２に関連して説明する。メモリコントローラ２は、半導体記憶装置１に上記読出し動作の実行のためのコマンドセットを生成し、当該コマンドセットを半導体記憶装置１に送信する。半導体記憶装置１は、当該コマンドセットに基づいて上記読出し動作を実行する。メモリコントローラ２は、例えば、ホスト装置４から受信したホストコマンドに基づいて、図１５に示したような論物変換テーブルを参照して、上記コマンドセットに含めるアドレス情報ＡＤＤ１を生成する。アドレス情報ＡＤＤ１は、例えば、プレーンＰＢ、ブロックＢＬＫ、ストリングユニットＳＵ、ワード線ＷＬ、および複数のラッチ回路ＸＤＬを指定する。すなわち、アドレス情報ＡＤＤ１は、読出し動作の対象の領域を、書込み動作の場合と同じページ単位で指定する。一方、メモリコントローラ２は、上記ホストコマンドに基づいて、当該論物変換テーブルを参照せずに、アドレス情報ＡＤＤ２を生成する。アドレス情報ＡＤＤ２は、例えば、読出し動作の実行の単位の或るビット線群ＢＬＧを指定する。半導体記憶装置１は、当該アドレス情報ＡＤＤ２にも基づいて上記読出し動作を当該ビット線群ＢＬＧの単位で実行する。

このように、メモリコントローラ２は、読出し動作の実行の単位の或るビット線群ＢＬＧを指定するアドレス情報ＡＤＤ２を、論物変換テーブルを参照せずに生成する。例えばこのようにビット線群ＢＬＧを示す情報も論物変換テーブルから得られるようにする場合、当該論物変換テーブルの容量が大きくなってしまい、ゆえに、読出し動作に用いられるアドレス情報をメモリコントローラが生成するのに要する時間が長くなってしまう。しかしながら、第１実施形態に係るメモリコントローラ２によれば、上述したように、ビット線群ＢＬＧを示す情報は論物変換テーブルに基づかずに生成される。これにより、論物変換テーブルの容量が大きくなるのを防ぐことができ、また、読出し動作に用いられるアドレス情報をメモリコントローラ２が生成するのに要する時間は長くならない。

［変形例］
（１）第１変形例
ドライバセット１９およびロウデコーダモジュール１２に係る構成は、図１１および図１２を参照して説明したものに限定されない。以下に、別の例を説明する。以下では、図１１および図１２を参照して説明したのと相違する箇所を中心に説明する。

図１９は、第１実施形態の第１変形例に係る半導体記憶装置１のドライバセット１９およびロウデコーダモジュール１２の構成の一例を示す。

ドライバセット１９は、ドライバ回路ＤＣ０およびＤＣ２を含む。ドライバ回路ＤＣ０は電圧転送回路ＴＣ０およびＴＣ１に接続される。ドライバ回路ＤＣ２は電圧転送回路ＴＣ２およびＴＣ３に接続される。

図２０は、第１実施形態の第１変形例に係る半導体記憶装置１のドライバ回路ＤＣ０および電圧転送回路ＴＣ０およびＴＣ１の構成の一例を示す。以下、ドライバ回路ＤＣ０ならびに電圧転送回路ＴＣ０およびＴＣ１について説明するが、例えば、ドライバ回路ＤＣ２ならびに電圧転送回路ＴＣ２およびＴＣ３についても、同様の説明が成り立つ。

ドライバ回路ＤＣ０と電圧転送回路ＴＣ０は、図１２を参照して説明したように、配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳを介して接続される。電圧転送回路ＴＣ０とブロックＢＬＫ０は、図１２を参照して説明したように、ワード線ＷＬ０～ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０～ＳＧＤ３およびＳＧＳを介して接続される。

電圧転送回路ＴＣ１は、図１２を参照して説明したように、電圧転送回路ＴＣ０と同様の構成を有する。より具体的には次の通りである。電圧転送回路ＴＣ１は、ブロックデコーダＢＤ１およびトランジスタ群ＴＧ１を含む。トランジスタ群ＴＧ１は、トランジスタＴＷＴｒ０、ＴＷＴｒ１、・・・、ＴＷＴｒ９５、ＴＤＴｒ０、ＴＤＴｒ１、ＴＤＴｒ２、ＴＤＴｒ３、およびＴＳＴｒを含む。ブロックデコーダＢＤ１の出力端は、トランジスタ群ＴＧ１のトランジスタＴＷＴｒ０、ＴＷＴｒ１、・・・、ＴＷＴｒ９５、ＴＤＴｒ０、ＴＤＴｒ１、ＴＤＴｒ２、ＴＤＴｒ３、およびＴＳＴｒ、それぞれのゲートに接続される。以下、トランジスタ群ＴＧ１に含まれる各トランジスタに着目して、ドライバ回路ＤＣ０と電圧転送回路ＴＣ１との間の接続関係について説明する。電圧転送回路ＴＣ１は、次のように、ドライバ回路ＤＣ０に接続される各種配線に接続される。なお、電圧転送回路ＴＣ１とブロックＢＬＫ１との間の接続関係は、図１２を参照して、電圧転送回路ＴＣ０とブロックＢＬＫ０との間の接続について説明したのと同様である。

トランジスタＴＷＴｒ０の第１端が配線ＣＧ０に接続される。トランジスタＴＷＴｒ１の第１端が配線ＣＧ１に接続される。以下、同様であり、トランジスタＴＷＴｒ９５の第１端が配線ＣＧ９５に接続される。トランジスタＴＤＴｒ０の第１端が配線ＣＸＤ０に接続される。トランジスタＴＤＴｒ１の第１端が配線ＣＸＤ１に接続される。以下、同様であり、トランジスタＴＤＴｒ３の第１端が配線ＣＸＤ３に接続される。トランジスタＴＳＴｒの第１端が配線ＣＸＳに接続される。

アドレス情報ＡＤＤ１のブロックアドレスがブロックＢＬＫ０およびＢＬＫ１のいずれかを指定している場合、ドライバ回路ＤＣ０は、例えば、当該アドレス情報ＡＤＤ１中のページアドレス、およびストリングアドレス等に基づいて、当該ドライバ回路ＤＣに接続される配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳに各々、ドライバセット１９に供給される電圧のうち或る電圧を転送する。ドライバ回路ＤＣ０は、読出し動作の際には、アドレス情報ＡＤＤ２にも基づいて当該転送を行ってもよい。

電圧転送回路ＴＣ０およびＴＣ１の各々は、当該配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳをそれぞれ、当該電圧転送回路ＴＣに接続されるワード線ＷＬ０～ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０～ＳＧＤ３およびＳＧＳのうち対応付けられた配線に電気的に接続することを可能にする。当該電気的な接続は、図１２を参照して説明したように、電圧転送回路ＴＣ０およびＴＣ１に含まれるブロックデコーダＢＤによるブロックアドレスのデコードの結果に基づく。このような電気的な接続により、ドライバ回路ＤＣ０により当該配線ＣＧ０～ＣＧ９５、ＣＸＤ０～ＣＸＤ３、およびＣＸＳに転送された電圧がそれぞれ、ブロックＢＬＫ０およびＢＬＫ１のいずれか一方に転送される。

図１９および図２０の例においても、半導体記憶装置１は、各ブロックＢＬＫを対象とする読出し動作をビット線群ＢＬＧの単位で実行し得る。図１９および図２０の例では、図１６を参照して説明したように、半導体記憶装置１は、ブロックＢＬＫ０およびＢＬＫ１のいずれかのブロックＢＬＫと、ブロックＢＬＫ２およびＢＬＫ３のいずれかのブロックＢＬＫとから、並行してデータを読み出し可能である。図１９および図２０の例では、並行してデータが読み出されない複数のブロックＢＬＫがそれぞれ電圧転送回路ＴＣを介して同一のドライバ回路ＤＣに接続されている。第１実施形態の第１変形例に係る半導体記憶装置１によると、このようにドライバ回路ＤＣの数が削減されることにより回路規模の削減が可能とされ得る。

（２）第２変形例
上記では、半導体記憶装置１が、図２に示したプレーンＰＢのいずれのブロックＢＬＫを対象とする読出し動作もビット線群ＢＬＧの単位で実行可能な場合について説明した。以下では、半導体記憶装置１が、当該プレーンＰＢの或るブロックＢＬＫを対象とする読出し動作をビット線群ＢＬＧの単位で実行しない場合について説明する。

図２１は、第１実施形態の第２変形例に係る半導体記憶装置１のドライバセット１９およびロウデコーダモジュール１２に関係する構成の一例を示す。

ドライバセット１９は、ドライバ回路ＤＣ０、ＤＣ１、ＤＣ２、・・・、およびＤＣｓ（ｓは１以上ｎ未満の整数）を含む。ロウデコーダモジュール１２は、図１１の例と同じく、電圧転送回路ＴＣ０、ＴＣ１、ＴＣ２、・・・、およびＴＣ（ｎ－１）を含む。電圧転送回路ＴＣ０、ＴＣ１、ＴＣ２、・・・、およびＴＣ（ｎ－１）はそれぞれ、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・、およびＢＬＫ（ｎ－１）に、登場順で１対１に対応付けられている。

以下、図１１および図１２を参照して説明したのと相違する箇所を中心に説明する。
ドライバ回路ＤＣｓは、図１９および図２０を参照して説明したのと同様に、電圧転送回路ＴＣｓ、ＴＣ（ｓ＋１）、ＴＣ（ｓ＋２）、・・・、およびＴＣ（ｎ－１）に接続される。各電圧転送回路ＴＣは、当該電圧転送回路ＴＣに対応付けられているブロックＢＬＫに、図１１を参照して説明したように接続されている。

ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・、およびＢＬＫ（ｓ－１）の各ブロックＢＬＫについては、図７を参照して行った説明が成り立つ。

ブロックＢＬＫｓ、ＢＬＫ（ｓ＋１）、ＢＬＫ（ｓ＋２）、・・・、およびＢＬＫ（ｎ－１）の各ブロックＢＬＫについて次の説明が成り立つ。当該ブロックＢＬＫに係るワード線ＷＬはいずれも、図７を参照して説明した群選択ワード線ＧＷＬとして用いられず、当該ブロックＢＬＫのセルトランジスタＣＴはいずれも群選択トランジスタＧＣＴとして用いられない。

図２１の例においても、半導体記憶装置１は、ブロックＢＬＫ０～ＢＬＫ（ｓ－１）の各々については、当該ブロックＢＬＫを対象とする読出し動作をビット線群ＢＬＧの単位で実行可能であり、さらに、これらのブロックＢＬＫのうち複数のブロックＢＬＫから並行してデータを読み出し可能である。図２１では、これらのブロックＢＬＫのうち複数のブロックＢＬＫから並行してデータが読み出される様子が図１６の例と同様に示されている。

図２１の例では、ブロックＢＬＫｓ～ＢＬＫ（ｎ－１）の各々については、当該ブロックＢＬＫを対象とする読出し動作を、ビット線ＢＬ０～ＢＬ（ｍ－１）を介してページ単位で実行する。当該読出し動作では、例えば、ビット線ＢＬ０～ＢＬ（ｍ－１）にそれぞれ対応付けられているセンスアンプユニットＳＡＵがアクティブにされる。

なお、ビット線群ＢＬＧの単位での読出し動作の対象となるブロックＢＬＫ０～ＢＬＫ（ｓ－１）について、第１変形例で説明したように、並行してデータが読み出されない複数のブロックＢＬＫがそれぞれ電圧転送回路ＴＣを介して同一のドライバ回路ＤＣに接続されていてもよい。

＜第２実施形態＞
以下、第２実施形態に係る半導体記憶装置１ａについて説明する。

第１実施形態に係る半導体記憶装置１ａとの区別のため符号１ａを用いるが、半導体記憶装置１ａの構成は、次に説明する箇所を除いて第１実施形態に係る半導体記憶装置１の構成と同じである。

半導体記憶装置１ａは、第１実施形態に係る半導体記憶装置１と同様、図２に示したプレーンＰＢの或るブロックＢＬＫを対象とする読出し動作を、ビット線群ＢＬＧの単位で実行可能である。以降では、半導体記憶装置１ａが、第１実施形態に係る半導体記憶装置１と同様に、当該プレーンＰＢのいずれのブロックＢＬＫを対象とする場合にも、読出し動作をビット線群ＢＬＧの単位で実行可能な場合について説明する。以下、当該プレーンＰＢの１つのブロックＢＬＫを例に挙げて説明する。当該プレーンＰＢの別のブロックＢＬＫについても、以下の説明が成り立つ。図７の例と同様、ビット線群ＢＬＧの単位での読出し動作の実行は、当該ブロックＢＬＫに係る複数の群選択ワード線ＧＷＬに接続される群選択トランジスタＧＣＴそれぞれの閾値電圧の設定により可能とされる。

図２２は、第２実施形態に係る半導体記憶装置１ａの当該ブロックＢＬＫの或るストリングユニットＳＵ中の各群選択トランジスタＧＣＴの閾値電圧の設定の一例を一覧にした表を示す。以下、当該ストリングユニットＳＵを例に挙げて説明するが、当該ブロックＢＬＫの他のストリングユニットＳＵについても、以下の説明が成り立つ。以下、ビット線ＢＬ０～ＢＬ（ｍ－１）が３５個のビット線群ＢＬＧを構成する場合を例に挙げて説明するが、ビット線ＢＬ０～ＢＬ（ｍ－１）が構成するビット線群ＢＬＧの数は３５個に限定されるものではない。

図７の例と同じく、群選択ワード線ＧＷＬ０～ＧＷＬ６が定義される。さらに、図７の例と同じく、ビット線ＢＬ０～ＢＬ（ｍ－１）の各々について、当該ビット線ＢＬに接続されるセルトランジスタＣＴのうち、群選択トランジスタＧＣＴ０～ＧＣＴ６が定義される。

表では、図８の表と同様、ビット線群ＢＬＧの各々について、当該ビット線群ＢＬＧを構成するビット線ＢＬに係る群選択トランジスタＧＣＴの各々の閾値電圧の設定が示されている。

ビット線群ＢＬＧ０を構成するビット線ＢＬの各々について、当該ビット線ＢＬに係る群選択トランジスタＧＣＴについて次の条件が満たされる。すなわち、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ０、ＧＣＴ１、およびＧＣＴ２の閾値電圧が各々、タイプ“１”に分類され、他のトランジスタＧＣＴ３～ＧＣＴ６の閾値電圧が各々、タイプ“０”に分類される。

同様に、ビット線群ＢＬＧ１を構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ０、ＧＣＴ１、およびＧＣＴ３の閾値電圧が各々、タイプ“１”に分類される。さらに、ビット線群ＢＬＧ２を構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ０、ＧＣＴ１、およびＧＣＴ４の閾値電圧が各々、タイプ“１”に分類される。さらに、ビット線群ＢＬＧ３を構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ０、ＧＣＴ１、およびＧＣＴ５の閾値電圧が各々、タイプ“１”に分類される。さらに、ビット線群ＢＬＧ４を構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、トランジスタＧＣＴ０、ＧＣＴ１、およびＧＣＴ６の閾値電圧が各々、タイプ“１”に分類される。以下、同様であり、図２２の表に示される通りである。

以上、ビット線ＢＬ０～ＢＬ（ｍ－１）の各々について、当該ビット線ＢＬに接続されるセルトランジスタＣＴのうち７個のセルトランジスタＣＴが各々、群選択トランジスタＧＣＴとして機能することを説明した。当該ビット線ＢＬに接続される残りのセルトランジスタＣＴが各々、メモリセルトランジスタＭＣＴとして機能する。

図２２の例では、或るビット線群ＢＬＧを構成するビット線ＢＬの各々について、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴの閾値電圧のうち、或る３本の群選択ワード線ＧＷＬにそれぞれ接続される群選択トランジスタＧＣＴの閾値電圧が各々、タイプ“１”に分類され、他のトランジスタＧＣＴの閾値電圧が各々、タイプ“０”に分類される。これはいずれのビット線群ＢＬＧについても成り立つが、ビット線群ＢＬＧが異なると当該３本の群選択ワード線ＧＷＬの組み合わせが異なっていた。このように、図２２の例では、ビット線群ＢＬＧはそれぞれ３本の群選択ワード線ＧＷＬの組み合わせに１対１に対応付けられていた。図２２の例では、このような対応付けが可能な数だけのビット線群ＢＬＧが構成されていた。すなわち、７本の群選択ワード線ＧＷＬから３本の組み合わせを選ぶ選び方の数だけのビット線群ＢＬＧが構成されていた。

このように、或るブロックＢＬＫに係るワード線ＷＬのうち２ｔ（ｔは１以上の整数）本のワード線ＷＬが群選択ワード線ＧＷＬとして用いられる場合、ビット線ＢＬ０～ＢＬ（ｍ－１）が構成し得るビット線群ＢＬＧの数としては、次のものが考えられる。以下の説明では、互いに異なるｈ個の中からｉ個の組み合わせを選ぶ選び方の総数を_ｈＣ_ｉと示す。ｉは１以上の整数であり、ｈはｉ以上の整数である。

２ｔ本の群選択ワード線ＧＷＬから１本を選ぶ選び方の数である_２ｔＣ_１、２ｔ本の群選択ワード線ＧＷＬから２本の組み合わせを選ぶ選び方の数である_２ｔＣ_２、２ｔ本の群選択ワード線ＧＷＬから３本の組み合わせを選ぶ選び方の数である_２ｔＣ_３、同様に、_２ｔＣ_４、_２ｔＣ_５、_２ｔＣ_６、_２ｔＣ_７、・・・・。

これらのうち最大の数は、_２ｔＣ_ｔである。すなわち、或るブロックＢＬＫに係るワード線ＷＬのうち２ｔ本のワード線ＷＬが群選択ワード線ＧＷＬとして用いられる場合、ビット線ＢＬ０～ＢＬ（ｍ－１）は最大で_２ｔＣ_ｔ個のビット線群ＢＬＧを構成し得る。

同様に、或るブロックＢＬＫに係るワード線ＷＬのうち（２ｔ＋１）本のワード線ＷＬが群選択ワード線ＧＷＬとして用いられる場合、ビット線ＢＬ０～ＢＬ（ｍ－１）が構成し得るビット線群ＢＬＧの数としては、次のものが考えられる。

（２ｔ＋１）本の群選択ワード線ＧＷＬから１本を選ぶ選び方の数である_２ｔ＋１Ｃ_１、（２ｔ＋１）本の群選択ワード線ＧＷＬから２本の組み合わせを選ぶ選び方の数である_２ｔ＋１Ｃ_２、（２ｔ＋１）本の群選択ワード線ＧＷＬから３本の組み合わせを選ぶ選び方の数である_２ｔ＋１Ｃ_３、同様に、_２ｔ＋１Ｃ_４、_２ｔ＋１Ｃ_５、_２ｔ＋１Ｃ_６、_２ｔ＋１Ｃ_７、・・・・。

これらのうち最大の数は、_２ｔ＋１Ｃ_ｔおよび_２ｔ＋１Ｃ_ｔ＋１である。すなわち、或るブロックＢＬＫに係るワード線ＷＬのうち（２ｔ＋１）本のワード線ＷＬが群選択ワード線ＧＷＬとして用いられる場合、ビット線ＢＬ０～ＢＬ（ｍ－１）は最大で_２ｔ＋１Ｃ_ｔおよび_２ｔ＋１Ｃ_ｔ＋１個のビット線群ＢＬＧを構成し得る。

図２３は、第２実施形態に係る半導体記憶装置１ａのメモリセルアレイ１０の或るブロックＢＬＫに係る群選択ワード線ＧＷＬの本数に応じて、ビット線ＢＬ０～ＢＬ（ｍ－１）が何個のビット線群ＢＬＧを構成し得るかを一覧にした表を示す。

群選択ワード線ＧＷＬの本数が２ｔ本の場合、２ｔ本の群選択ワード線ＧＷＬからｔ本の組み合わせを選ぶ選び方の数だけのビット線群ＢＬＧが構成され得、ゆえに、_２ｔＣ_ｔ個のビット線群ＢＬＧが構成され得ることが示されている。

群選択ワード線ＧＷＬの本数が（２ｔ＋１）本の場合、（２ｔ＋１）本の群選択ワード線ＧＷＬからｔ本の組み合わせを選ぶ選び方の数だけのビット線群ＢＬＧが構成され得、ゆえに、_２ｔ＋１Ｃ_ｔ個のビット線群ＢＬＧが構成され得ることが示されている。

表中に、群選択ワード線ＧＷＬの数が７の場合に３５個のビット線群ＢＬＧが構成され得ることが示されている。これは、図２２の例に対応している。

次に、半導体記憶装置１ａの動作は、次に説明する箇所を除いて第１実施形態に係る半導体記憶装置１の動作と同じである。

図２２を参照して説明したブロックＢＬＫからのビット線群ＢＬＧ単位でのデータの読出しは、図１７を参照して説明した通りに実行される。第２実施形態に係る半導体記憶装置１ａでは、当該ブロックＢＬＫ（ｓｅｌ）に係る群選択ワード線ＧＷＬ（ｓｅｌ）は３本である。当該３本の群選択ワード線ＧＷＬ（ｓｅｌ）の組み合わせは、図２２を参照して説明したようにビット線群ＢＬＧ（ｓｅｌ）に対応付けられている３本の群選択ワード線ＧＷＬの組み合わせである。

当該ブロックＢＬＫ（ｓｅｌ）からのデータの読出しがビット線群ＢＬＧ１の単位で実行される場合の、当該ブロックＢＬＫ（ｓｅｌ）に係る群選択ワード線ＧＷＬそれぞれへの電圧の印加について説明する。

群選択ワード線ＧＷＬ０、ＧＷＬ１、およびＧＷＬ３が群選択ワード線ＧＷＬ（ｓｅｌ）である。一方、他の群選択ワード線ＧＷＬが群選択ワード線ＧＷＬ（ｕｓｅｌ）である。したがって、図１７の例の時刻Ｔ１１から時刻Ｔ１２まで、群選択ワード線ＧＷＬ０、ＧＷＬ１、およびＧＷＬ３に電圧ＶＨが印加され、他の群選択ワード線ＧＷＬには電圧ＶＬが印加されている。

上述したように群選択ワード線ＧＷＬにそれぞれ電圧が印加されると、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴそれぞれのゲートには次のように電圧が印加される。タイプ“１”に分類される閾値電圧のトランジスタＧＣＴ０、ＧＣＴ１、およびＧＣＴ３のゲートに、群選択ワード線ＧＷＬ０、ＧＷＬ１、およびＧＷＬ３をそれぞれ介して、これらの閾値電圧より高い電圧ＶＨが印加される。タイプ“０”に分類される閾値電圧の他のトランジスタＧＣＴのゲートに、他の群選択ワード線ＧＷＬをそれぞれ介して、これらの閾値電圧より高い電圧ＶＬが印加される。

上述したように群選択ワード線ＧＷＬにそれぞれ電圧が印加されると、当該ビット線ＢＬに接続される群選択トランジスタＧＣＴ２のゲートに、群選択ワード線ＧＷＬ２を介して電圧ＶＬが印加される。当該群選択トランジスタＧＣＴ２の閾値電圧は、タイプ“１”に分類され、当該閾値電圧は電圧ＶＬより高い。

これにより、当該群選択トランジスタＧＣＴ２はオフ状態にある。この結果、当該ビット線ＢＬと選択ワード線ＷＬ（ｓｅｌ）とに接続されるメモリセルトランジスタＭＣＴがオン状態になったとしても、当該メモリセルトランジスタＭＣＴのオン状態は当該ビット線ＢＬを流れる電流等に影響を及ぼさない。

このようにして、当該ブロックＢＬＫ（ｓｅｌ）からの、ビット線群ＢＬＧ１の単位でのデータ読出しが可能である。当該データ読出しは、他のビット線群ＢＬＧのビット線ＢＬをそれぞれ流れる電流等に影響を及ぼさない。このことは、半導体記憶装置１ａが他のブロックＢＬＫから別のビット線群ＢＬＧの単位でデータを読み出し得ることを意味する。したがって、図１４および図１６を参照して説明したように、半導体記憶装置１ａは、複数のブロックＢＬＫからそれぞれ異なるビット線群ＢＬＧを介して並行してデータを読み出し可能である。

第２実施形態に係る半導体記憶装置１ａによると、第１実施形態に係る半導体記憶装置１について説明したように、例えば所望のデータのサイズの単位でのデータ読出しが可能となり、また、所望のデータの移動効率が向上し得る。第２実施形態に係る半導体記憶装置１ａによると次のような効果も奏せられる。

第１実施形態に係る半導体記憶装置１では、図７を参照して説明したように、ビット線ＢＬ０～ＢＬ（ｍ－１）が３２個のビット線群ＢＬＧを構成するのに、或るブロックＢＬＫに係るワード線ＷＬのうち３２本のワード線ＷＬが群選択ワード線ＧＷＬとして用いられている。これに対して、第２実施形態に係る半導体記憶装置１ａでは、図２２を参照して説明したように、ビット線ＢＬ０～ＢＬ（ｍ－１）が３５個のビット線群ＢＬＧを構成するのに、或るブロックＢＬＫに係るワード線ＷＬのうち７本のワード線ＷＬが群選択ワード線ＧＷＬとして用いられている。すなわち、半導体記憶装置１ａでは、図７の例と比較して、用いられる群選択ワード線ＧＷＬの本数は少ないが、より多い数のビット線群ＢＬＧが構成されている。

したがって、第２実施形態に係る半導体記憶装置１ａによると、第１実施形態に係る半導体記憶装置１と比較して、或るプレーンＰＢにおいて同程度の数のビット線群ＢＬＧが設けられることにより同程度のサイズの単位でのデータ読出しが可能とされつつ、メモリセルトランジスタＭＣＴとして用いられるセルトランジスタＣＴの数を多くすることができる。

＜他の実施形態＞
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

本明細書において、同一、一致、一定、および維持等の表記は、実施形態に記載の技術を実施する際に設計の範囲での誤差がある場合も含むことを意図して用いている。実質的に同一というように、これらの表記に実質的という用語を重ねて用いている場合についても同じである。また、或る電圧を印加または供給するとの表記は、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとの両方を含むことを意図して用いている。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、１０…メモリセルアレイ、１１…センスアンプモジュール、１２…ロウデコーダモジュール、１３…入出力回路、１４…レジスタ、１４１…ステータスレジスタ、１４２…アドレスレジスタ、１４３…コマンドレジスタ、１５…ロジック制御回路、１６…シーケンサ、１７…レディ／ビジー制御回路、１８…電圧生成回路、１９…ドライバセット、２…メモリコントローラ、２１…ホストインタフェース回路、２２…ＣＰＵ、２３…ＲＡＭ、２３１…データバッファ、２４…ＲＯＭ、２５…メモリインタフェース回路、２６…ＥＣＣ回路、３…メモリシステム、４…ホスト装置、４０…半導体基板、４１，４２，４９…導電体、４３…メモリピラー、４４…半導体、４５…トンネル絶縁層、４６…電荷蓄積層、４７…ブロック絶縁層、４８…コンタクトプラグ、ＰＢ…プレーン、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＣＴ…セルトランジスタ、ＳＴ…選択トランジスタ、ＬＩ…導電体、ＢＬＧ…ビット線群、ＧＷＬ…群選択ワード線、ＧＣＴ…群選択トランジスタ、ＭＣＴ…メモリセルトランジスタ、ＳＡＵ…センスアンプユニット、ＳＡ…センスアンプ回路、ＸＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ…ラッチ回路、ＤＢＵＳ，ＸＢＵＳ…バス、ＤＣ…ドライバ回路、ＴＣ…電圧転送回路、ＣＧ，ＣＸＤ，ＣＸＳ…配線、ＢＤ…ブロックデコーダ、ＴＧ…トランジスタ群、ＴＤＴｒ，ＴＷＴｒ，ＴＳＴｒ…トランジスタ、ＣＸＤｄｒｖ，ＣＧｄｒｖ，ＣＸＳｄｒｖ…ドライバ。

Claims

メモリセルアレイと、
読出し動作の実行のための第１コマンドと、１以上のビット線群を指定する第１アドレス情報とを受け取り、前記第１コマンドに基づいて、前記メモリセルアレイから、前記１以上のビット線群を介し、前記１以上のビット線群に含まれないビット線を介さずに、第１データを読み出し、前記第１データを出力する、ように構成される制御回路と
を備える、半導体記憶装置。
前記第１アドレス情報は、前記第１コマンドの受け取りに用いられる外部端子とは異なる外部端子を介して受け取られる、請求項１に記載の半導体記憶装置。
前記第１データのサイズは、前記１以上のビット線群に含まれるビット線の数に基づく、請求項１に記載の半導体記憶装置。
前記制御回路はさらに、第２アドレス情報を受け取る、ように構成され、
前記第１データの読出しは、前記第２アドレス情報にさらに基づく、
請求項１に記載の半導体記憶装置。
前記メモリセルアレイは、同一プレーンの第１ブロックおよび第２ブロックを含み、
前記第１データは、前記第１ブロックから読み出された第２データと、前記第２ブロックから読み出された第３データとを含む、
請求項１に記載の半導体記憶装置。
前記制御回路はさらに、前記第１ブロックおよび前記第２ブロックを指定する第２アドレス情報を受け取る、ように構成され、
前記第１データの読出しは、前記第２アドレス情報にさらに基づく、
請求項５に記載の半導体記憶装置。
前記１以上のビット線群は第１ビット線群および第２ビット線群を含み、
前記第２データは、前記第２ビット線群を介さずに前記第１ビット線群を介して読み出され、前記第３データは、前記第１ビット線群を介さずに前記第２ビット線群を介して読み出される、
請求項５に記載の半導体記憶装置。
前記第２データが読み出される期間と前記第３データが読み出される期間は少なくとも一部において重なる、請求項５に記載の半導体記憶装置。
前記制御回路は、
前記第１ブロックを対象とする動作のために前記第１ブロックに電圧を供給する第１ドライバ回路と、
前記第１ドライバ回路が前記第１ブロックに電圧を供給している間に、前記第２ブロックを対象とする動作のために前記第２ブロックに電圧を供給する第２ドライバ回路と
を備える、
請求項５に記載の半導体記憶装置。
前記メモリセルアレイは第１ブロックを含み、
前記半導体記憶装置は、前記第１ブロックに係る、第１ワード線、第２ワード線、第３ワード線、および第４ワード線をさらに備え、
前記制御回路はさらに、前記第１コマンドに基づいて、前記第１ワード線に第１電圧を印加し、前記第２ワード線に前記第１電圧より高い第２電圧を印加し、前記第３ワード線に第３電圧を印加し、前記第４ワード線に前記第３電圧より高い第４電圧を印加する間に、前記第１ブロックから第２データを読み出す、ように構成され、
前記第２データは前記第１データに含まれる、
請求項１に記載の半導体記憶装置。
前記第２電圧は前記第４電圧より低い、請求項１０に記載の半導体記憶装置。
前記メモリセルアレイは第１ブロックを含み、
前記半導体記憶装置は、前記第１ブロックに係る、複数のビット線群にそれぞれ１対１に対応付けられた複数のワード線をさらに備え、
前記第１アドレス情報は第１ビット線群を指定し、
前記制御回路はさらに、前記第１コマンドに基づいて、前記複数のワード線のうち、前記第１ビット線群に対応付けられた第１ワード線に第１電圧を印加し、前記複数のワード線のうち前記第１ワード線の他のワード線に前記第１電圧とは異なる第２電圧を印加する間に、前記第１ブロックから第２データを読み出す、ように構成され、
前記第２データは前記第１データに含まれる、
請求項１に記載の半導体記憶装置。
前記第２データは、前記第１ビット線群を介し、前記第１ビット線群に含まれないビット線を介さずに、前記第１ブロックから読み出される、請求項１２に記載の半導体記憶装置。
前記メモリセルアレイは第１ブロックを含み、
前記半導体記憶装置は、前記第１ブロックに係る、複数のビット線群にそれぞれ１対１に対応付けられる複数のワード線をさらに備え、
前記第１アドレス情報は第１ビット線群および第２ビット線群を指定し、
前記制御回路はさらに、前記第１コマンドに基づいて、前記複数のワード線のうち、前記第１ビット線群に対応付けられる第１ワード線と、前記第２ビット線群に対応付けられる第２ワード線とに第１電圧を印加し、前記複数のワード線のうち前記第１ワード線と前記第２ワード線の他のワード線に前記第１電圧より低い第２電圧を印加する間に、前記第１ブロックから第２データを読み出す、ように構成され、
前記第２データは前記第１データに含まれる、
請求項１に記載の半導体記憶装置。
前記第２データは、前記第１ビット線群および前記第２ビット線群を介し、前記第１ビット線群と前記第２ビット線群とのいずれにも含まれないビット線を介さずに、前記第１ブロックから読み出される、請求項１４に記載の半導体記憶装置。
前記メモリセルアレイは第１ブロックを含み、
前記半導体記憶装置は、前記第１ブロックに係る、複数のビット線群に対応付けられる複数のワード線をさらに備え、
前記複数のビット線群の各々は、前記複数のワード線のうち、前記複数のワード線の半分の数のワード線に、または、当該半分の数に最も近い整数の数のワード線に対応付けられ、
前記複数のビット線群の各ビット線群について、当該ビット線群に対応付けられるワード線の組み合わせは、前記複数のビット線群のうちの他のビット線群に対応付けられるワード線の組み合わせと異なり、
前記第１アドレス情報は第１ビット線群を指定し、
前記制御回路はさらに、前記第１コマンドに基づいて、前記複数のワード線のうち、前記第１ビット線群に対応付けられるワード線に第１電圧を印加し、前記複数のワード線のうち前記第１ビット線群に対応付けられていないワード線に前記第１電圧とは異なる第２電圧を印加する間に、前記第１ブロックから第２データを読み出す、ように構成され、
前記第２データは前記第１データに含まれる、
請求項１に記載の半導体記憶装置。
前記第２データは、前記第１ビット線群を介し、前記第１ビット線群に含まれないビット線を介さずに、前記第１ブロックから読み出される、請求項１６に記載の半導体記憶装置。
前記制御回路はさらに、書込み動作において、前記メモリセルアレイ中の書込み対象の各メモリセルに保持させるデータのビット数より大きいビット数のデータを各メモリセルに保持させるのに用いられる制御を実行する、ように構成される、請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置と、
前記第１コマンドおよび前記第１アドレス情報を前記半導体記憶装置に送信し、前記第１データを受け取る、ように構成されるコントローラと
を備える、システム。
前記コントローラはさらに、論理アドレスと物理アドレスとの変換のためのテーブルに基づいて第２アドレス情報を生成し、前記第２アドレス情報を前記半導体記憶装置に送信する、ように構成され、
前記制御回路はさらに、前記第２アドレス情報を受け取る、ように構成され、
前記第１データの読出しは、前記第２アドレス情報にさらに基づき、
前記第１アドレス情報は、前記コントローラにより前記テーブルに基づかずに生成されたものである、
請求項１９に記載のシステム。