JP7616607B2 - 電力変換器 - Google Patents

Description

本発明は、電力変換器に関する。

従来、共振型電源を複数並列接続することで大きな電力を得られるようにしたＲＦ（Radio Frequency）電力増幅器が開発されている。ＲＦ電力増幅器は、誘導加熱、プラズマプロセス、無線電力供給など様々な用途に利用されている。これらの用途において、ＲＦ電力増幅器には、組込み性と電力利用率の観点で小型・高効率化が要求されており、より高い処理能力や供給電力を達成するために大出力化が要求されている。

例えば、ＲＦ電力増幅器の小型・高効率化には、半導体スイッチを用いたＥ級の共振型電源が適している。Ｅ級共振型電源の出力電力は原理的には直流入力電圧を上げれば大きくできるが、半導体スイッチに入力電圧の３．５６倍の電圧が加わる。このため、半導体スイッチの耐圧により制限される。

複数のＥ級共振型電源の出力について電力合成回路を用いて電力合成することで半導体スイッチの耐圧による出力制限を超える出力を達成できる。しかし、電力合成回路を別途設けることになるため電力変換効率の悪化の要因となる。また電力合成回路を別途設けることなく、Ｅ級共振型電源の出力を直接合成する研究事例もある。

この研究事例では高い出力電力を実現するために、個々のＥ級共振型電源の出力の大きさや位相を一致させる必要がある。各Ｅ級共振型電源が同じ構成とされていても、個々のＥ級共振型電源内に素子のばらつきがあるため、各共振型電源の出力の大きさや位相を一致させることは困難である。出力の不均衡は特定のＥ級共振型電源内の半導体スイッチング素子の損失を増加させ、大出力化を阻むことになる。

このような事情から、特許文献１記載の技術では、Π型接続の可変キャパシタや可変インダクタを備えた位相制御型整合回路を追加し、共振型電源を並列接続した構成が提案されている。この構成では、共振型電源への入力電流、出力電流、出力電圧を検出し、その結果に基づいて自動整合制御回路が位相制御型整合回路を制御し、共振型電源の出力の大きさや位相を一致させる、と記載されている。

しかし、特許文献１記載の位相制御型整合回路では、可変キャパシタや可変インダクタを用いていることから、回路の大型化を招き、共振型電源が大型化してしまう。また、自動整合制御回路の具体的な構成、及び検出値に対する具体的な制御の方法は記されていない。

特許文献２の図３に示す構成では、位相差制御回路が追加されている。それを用いて高周波パルスドライブ回路を制御し、並列接続されている共振型電源のスイッチング素子同士の位相差を制御することで、電源回路の出力の大きさや位相を一致させることができる。ここではスイッチング素子同士の位相差を制御する構成のため大型の追加部品はない。しかし、特許文献２記載の技術においても、位相差制御回路の具体的な構成、及び位相制御の具体的な方法は記されていない。

特許第５８３２７０２号公報（図１） 特許第６３０５４３８号公報（図３）

本発明は、上記を鑑みてなされたもので、その目的は、極力簡単なフィードバック回路により各共振型電源の出力の大きさや位相を極力一致させることができる電力変換器を提供することにある。

請求項１記載の発明によれば、Ｅ級の共振型電源は、２系統以上設けられそれぞれスイッチング素子を用いて交流出力すると共に出力が並列接続される。電流検出部は、各共振型電源の電流を検出する。判定部は、電流検出部による共振型電源の電流検出値と基準電流値との大小を判定する。位相調整回路は、判定部の判定結果に応じて各共振型電源のスイッチング素子のスイッチング位相を調整し、スイッチング位相を進相又は遅相させることで入力電流が一致するように制御する。

位相調整回路は、電流検出部による電流検出値が基準電流値よりも大きければ共振型電源のスイッチング位相を遅相させ、逆に小さければ共振型電源のスイッチング位相を進相させ、基準電流値及び電流検出値が一致したところで位相を固定するように制御する。これにより、極力簡単なフィードバック回路を用いて構成でき、各共振型電源の出力の大きさや位相を極力一致させることができる。ここで基準電流値は、予め所定値に定められるか、又は、並列接続されている共振型電源の電流検出値に基づいて定められることが望ましい。

第１実施形態における電力変換器の電気的構成図 位相調整回路の電気的構成図 シミュレーション結果の説明図その１ シミュレーション結果の説明図その２ 実験結果の説明図その１ 実験結果の説明図その２ 第２実施形態における共振型電源の電気的構成図 第３実施形態における共振型電源の電気的構成図 Ｅ級増幅器の最適動作波形を表す図 第４実施形態における電力変換器の電気的構成図 第５実施形態におけるＰＩ制御に用いられる電気的構成例 Ｉ制御とＰＩ制御を比較したシミュレーション結果 第６実施形態において２系統分の共振型電源を組み合わせた場合の電気的構成図 位相制御によるアンバランス抑制限界条件の説明図 第７実施形態において位相調整回路を多段構成した場合の電気的構成図

以下、電力変換器に係る幾つかの実施形態について図面を参照しながら説明する。なお、各実施形態において実質的に共通する部位には同一又は類似の符号、例えば十、一の位に同一符号を付して説明する。

（第１実施形態）
以下、電力変換器１０の第１実施形態について図１から図６を参照しながら説明する。電力変換器１０は、共振型のＥ級の共振型電源２１、２２、…、２ｎを２系統以上設けて構成されている。各共振型電源２１、２２、…、２ｎは並列接続されており出力は共通接続されている。各共振型電源２１、２２、…、２ｎはそれぞれスイッチング素子Ｍ_１、Ｍ_２、…、Ｍ_ｎを用いてＥ級方式で交流出力するように構成される。以下の説明では、ｋ系統目（但しｋ＝１…ｎ）の共振型電源２の構成要素に、添字ｋに対応した番号を付して説明する。

各共振型電源２１、２２、…、２ｎは、基準電流値を出力するマスタ側の共振型電源２１、基準電流値を入力して補正しながら動作するスレーブ側の共振型電源２２、…、２ｎに分けて構成される。共振型電源２１は、スイッチング素子Ｍ_１を備える。また共振型電源２１は、チョークインダクタＬ_ｆ１、共振キャパシタＣ_ｒ１、及び共振インダクタＬ_ｒ１を直列接続しつつ、スイッチング素子Ｍ_１のドレインソース間及びシャントキャパシタＣ_１をチョークインダクタＬ_ｆ１と共振インダクタＬ_ｒ１の共通接続点とグランドとの間に接続して構成される。また、スイッチング素子Ｍ_１のゲートには、矩形波発振器３０からドライバ１１１を通じて矩形波が入力される。また、共振型電源２１の入力には電流センサ４１が備えられる。

各共振型電源２１、２２、…、２ｎの入力には直流電源１００から電力が与えられている。各共振型電源２１、２２、…、２ｎの出力は共通接続されており、その共通接続点には負荷抵抗Ｒ_Ｌが接続されている。各共振型電源２１、２２、…、２ｎには直流電源１００からの入力電流を検出する電流センサ４１、４２、…、４ｎが入力電流検出部として設けられている。また、共振型電源２１の入力電流を検出する電流センサ４１は、その入力電流検出値が基準電流値として用いられ、共振型電源２２、…、２ｎに基準電流値を出力する。

スレーブ側の共振型電源２２、…、２ｎは、それぞれスイッチング素子Ｍ_２、…、Ｍ_ｎを備える。また共振型電源２２、…、２ｎもまた、チョークインダクタＬ_ｆ２、…、Ｌ_ｆｎ、共振キャパシタＣ_ｒ２、…、Ｃ_ｒｎ、及び共振インダクタＬ_ｒ２、…、Ｌ_ｒｎを直列接続しつつ、スイッチング素子Ｍ_２、…、Ｍ_ｎのドレインソース間及びシャントキャパシタＣ_２、…、Ｃ_ｎをチョークインダクタＬ_ｆ２、…、Ｌ_ｆｎと共振インダクタＬ_ｒ２、…、Ｌ_ｒｎの共通接続点とグランドとの間に接続して構成される。また、スイッチング素子Ｍ_２、…、Ｍ_ｎのゲートには、矩形波発振器３０から位相調整回路６２、…、６ｎ及びドライバ１１２、…、１１ｎを通じて矩形波が入力される。

また、スレーブ側の共振型電源２２、…、２ｎは、それぞれ入力に電流センサ４２、…、４ｎを備える。また、共振型電源２２、…、２ｎは、それぞれエラーアンプ５２、…、５ｎ、位相調整回路６２、…、６ｎを備える。エラーアンプ５２、…、５ｎは、それぞれ基準電流値を入力すると自身の共振型電源２２、…、２ｎの電流センサ４２、…、４ｎによる入力電流検出値と基準電流値との大小を判定する判定部として機能する回路である。エラーアンプ５２、…、５ｎは、この判定結果を位相調整回路６２、…、６ｎに出力する。

スレーブ側の共振型電源２２、…、２ｎの内部構成要素は全て同一である。このため、共振型電源２２の内部構成を説明し、その他のスレーブ側の共振型電源２３、…、２ｎの内部構成要素の説明を省略する。共振型電源２２にはエラーアンプ５２が構成されている。図２に例示したように、エラーアンプ５２は、反転入力端子及び非反転入力端子に抵抗Ｒ_ｍ、Ｒ_ｐを接続したオペアンプＯＰと、オペアンプＯＰの出力と反転入力端子との間に接続されたキャパシタＣ_ｆと、を備えた積分器により構成される。エラーアンプ５２は、自身の共振型電源２２の電流センサ４２による入力電流検出値を、抵抗Ｒ_ｍを通じて反転入力端子に入力すると共に、抵抗Ｒ_ｐを通じて基準電流値を非反転入力端子に入力し、これらの差分を増幅して位相調整回路６２に出力する。

電流センサ４２は、磁場検出型の電流センサを用いて構成される。例えば、電流センサ４２は、電流の通電経路を囲うように配置され一部にスリットが構成された磁気コア、及びスリットに配置されたホール素子を組み合わせて構成され、ホール素子により磁界を検出することで電流を検出する。この電流センサ４２を用いることで電力損失を防ぐことができる。また電流センサ４２を、基板に流れる電流の通電経路にホールＩＣを設置して構成しても良い。このような電流センサ４２を用いることで実装を簡単化でき扱いやすくなる。

共振型電源２２の位相調整回路６２は、エラーアンプ５２による判定結果に応じてスイッチング素子Ｍ_２を駆動するための駆動電圧の位相（以下、スイッチング位相と称する）を調整する。位相調整回路６２は、入力電流検出値が基準電流値よりも大きければ共振型電源２２のスイッチング素子Ｍ_２を駆動するスイッチング位相を遅相させる。位相調整回路６２は、入力電流検出値が基準電流値よりも小さければ共振型電源２２のスイッチング素子Ｍ_２を駆動するスイッチング位相を進相させる。位相調整回路６２は、基準電流値及び入力電流検出値が一致したところでスイッチング位相を固定するように制御する。

図２に例示したように、位相調整回路６２は、積分器７２、抵抗Ｒａ及びＲｂを直列接続して構成される抵抗分圧回路８２、Ｄフリップフロップ９２、その他の周辺回路を用いて構成されている。積分器７２は、矩形波発振器３０により出力される矩形波を入力し、所定の時定数に応じて電圧の位相を遅相することで電圧波形を鈍らせ、バイパスコンデンサＣ_ｂを通じてＤフリップフロップ９２のクロック端子に入力させている。Ｄフリップフロップ９２は、Ｄ端子をプルアップして構成されると共にクロック端子に抵抗分圧回路８２を接続して構成される。また、Ｄフリップフロップ９２の／Ｑ端子及び／ＣＬＲ端子には周辺回路１０２が接続されている。

抵抗分圧回路８２の入力にはエラーアンプ５２の出力が印加されている。すなわち、エラーアンプ５２の出力に応じた電圧を積分器７２の出力電圧に重畳してクロック端子に入力させるように構成されている。これにより、Ｄフリップフロップ９２のクロック端子には、エラーアンプ５２の出力電圧に応じて変化する電圧を加減算した電圧が入力される。

Ｄフリップフロップ９２のクロック端子は、所定電圧レベルを上回ると立上りパルスを受け付けると共に所定電圧レベルを下回ると立下りパルスを受け付ける。このため、Ｄフリップフロップ９２のクロック端子には、エラーアンプ５２の出力電圧に応じた変化分だけ位相が変化した矩形波が入力される。Ｄフリップフロップ９２は、クロック端子の入力電圧に同期して矩形波電圧をＱ端子から出力することになり、エラーアンプ５２の出力に応じて位相を変化させた成形電圧を出力できる。この結果、位相調整回路６２は、積分器７２による積分結果に基づいて位相調整した結果を出力するようになっている。

この成形電圧は、スイッチング素子Ｍ_２のゲート端子に入力される。このため、マスタ側の共振型電源２１を駆動するスイッチング素子Ｍ_１のゲート端子に印加される矩形波の位相に対し、スレーブ側の共振型電源２２のスイッチング素子Ｍ_２のゲート端子に印加される矩形波の位相を変化させることができる。

＜シミュレーション結果＞
発明者らは、各共振型電源２１、…、２ｎにより交流信号を生成する際に用いられる共振インダクタＬ_ｒ１、…Ｌ_ｒｎの素子値ばらつきの標準偏差をσとしたときに、３σに相当する正規分布のばらつきを持たせてシミュレーションを実行した。共振型電源２２、…、２ｎの並列数ｎを４とし、試行回数を３００回としている。この結果を図３から図６に示している。

図３及び図４は、縦軸のドレイン損失差、横軸のドレイン損失の最悪値を共に同一スケールで比較して図示している。位相調整なしの場合には、素子値のばらつきが生じると、図３に示すように、スイッチング素子Ｍ_１、…、Ｍ_ｎのドレイン損失差がばらつくと共に、ドレイン損失の最悪値もばらつくことが確認された。本実施形態の位相調整回路６２、…、６ｎを用いることで、図４に示すように、ドレイン損失、すなわちスイッチング素子損失差を低減できると共に、スイッチング素子Ｍ_１、…、Ｍ_ｎの損失最悪値も低減できることが確認できた。

また図５に位相調整なしの場合における出力電力に対するスイッチング素子Ｍ_１、…、Ｍ_ｎのドレイン損失の実験結果、図６に位相調整ありの場合における出力電力に対するスイッチング素子Ｍ_１、…、Ｍ_ｎのドレイン損失の実験結果を示す。図５及び図６は、縦軸のドレイン損失、横軸の出力電力を共に同一スケールで比較して図示している。図６に示すように、位相調整ありの実験結果では、出力電力を上昇させたとしてもスイッチング素子Ｍ_１、…、Ｍ_ｎの損失の上昇を抑制できることを確認できた。また、各共振型電源２１、…、２ｎの出力を平準化でき、各共振型電源２１、…、２ｎの損失に伴う劣化を平準化できる。

以下、本実施形態に係る作用効果を説明する。位相調整回路６２、…、６ｎは、入力電流検出値が基準電流値よりも大きければスレーブとなる共振型電源２２、…、２ｎのスイッチング位相を遅相させている。また、位相調整回路６２、…、６ｎは、入力電流検出値が基準電流値よりも小さければ共振型電源２２、…、２ｎのスイッチング位相を進相させている。そして、位相調整回路６２、…、６ｎは、基準電流値及び入力電流検出値が一致したところで位相を固定するように制御するようにしている。たとえ共振インダクタＬ_ｒ１、…、Ｌ_ｒｎのインダクタンスのばらつきが大きかったとしても、極力簡単なフィードバック回路により各共振型電源２１、…、２ｎの出力の大きさや位相を極力一致させることができる。

また位相調整回路６２、…、６ｎは、小型の部品で構成可能であり共振型電源２１、…、２ｎの出力の大きさや位相を極力一致させることができる。エラーアンプ５２、…、５ｎは、その検出信号が直流であるため整流する必要がなく処理を容易にできる。このため、エラーアンプ５２、…、５ｎ、及び位相調整回路６２、…、６ｎを簡素に構成できる。電流センサ４１、…、４ｎの入力電流検出値と基準電流値の大小に応じてスイッチング位相をフィードバック制御するという簡便な制御により実現できる。しかも、共振型電源２１、…、２ｎの合成数に制限を設ける必要がなくなる。

また、電流センサ４１、…、４ｎ、エラーアンプ５２、…、５ｎ、位相調整回路６２、…、６ｎによる小型の部品を追加するだけで効果を達成できる。さらに簡便な制御、個々の共振型電源２１、…、２ｎ内の受動素子のばらつきが存在する状態であっても、各共振型電源２１、…、２ｎの出力の大きさや位相を一致させた状態で電力合成でき、スイッチング素子Ｍ_１、…、Ｍ_ｎの損失増加を抑制できる。

（第２実施形態）
第２実施形態について図７を参照しながら説明する。各共振型電源２１、…、２ｎについてプッシュプル構成としても良い。図７には１系統分の共振型電源２２１の電気的構成を図示しているが、この共振型電源２２１の構成を全ての共振型電源２１、…、２ｎの構成に適用し、これらの構成を並列接続しても良い。

共振型電源２２１は、チョークインダクタＬ_ｆ１ａ、Ｌ_ｆ１ｂ、共振インダクタＬ_ｒ１ａ、Ｌ_ｒ１ｂ、共振キャパシタＣ_ｒ１ａ、Ｃ_ｒ１ｂを直列接続した回路を並列接続して構成される。そして、各直列接続回路のチョークインダクタＬ_ｆ１ａ、Ｌ_ｆ１ｂ、共振インダクタＬ_ｒ１ａ、Ｌ_ｒ１ｂのそれぞれの中間ノードとグランドとの間にスイッチング素子Ｍ_１ａ、Ｍ_１ｂ及びキャパシタＣ_１ａ、Ｃ_１ｂをそれぞれ接続している。このとき、矩形波発振器３０が、各ドライバ１１１ａ、１１１ｂを通じてスイッチング素子Ｍ_１ａ、Ｍ_１ｂのゲートに対し矩形波のパルスを相補的に逆相で印加することでプッシュプル構成としている。このような、プッシュプル構成を採用することで、共振型電源２２１に生じやすいアンバランスを低減できる。

（第３実施形態）
第３実施形態について図８を参照しながら説明する。第２実施形態と同様に、図８に示すように、各共振型電源２１、…、２ｎを並列構成としても良い。図８には、第２実施形態と同様に１系統分の共振型電源３２１の構成を図示しているが、この共振型電源３２１の構成を全ての共振型電源２１、…、２ｎの構成に適用しても良い。

図８に示したように、共振型電源３２１として、チョークインダクタＬ_ｆ１ａ、Ｌ_ｆ１ｂ、スイッチング素子Ｍ_１ａ、Ｍ_１ｂ、及びキャパシタＣ_１ａ、Ｃ_１ｂを接続すると共に、この回路に、共通の共振インダクタＬ_ｒ１、共振キャパシタＣ_ｒ１を直接接続するように構成しても良い。この場合、矩形波発振器３０がドライバ１１１a、１１１ｂを通じて一対のスイッチング素子Ｍ_１ａ、Ｍ_１ｂのゲートに矩形波の同一パルスを印加するように構成すると良い。このような並列構成を採用することでアンバランスを低減できる。

（第４実施形態）
第４実施形態について図９及び図１０を参照しながら説明する。例えば、第１実施形態の共振型電源２１に入力される入力電流Ｉｄｃは、スイッチング素子Ｍ_１に通電されるため、入力電流Ｉｄｃとスイッチング素子Ｍ_１に流れる電流ｉｓとの間には一定の関係性を備える 。

例えば、Ｅ級動作する電力変換器においては、図９に示すように、スイッチング素子Ｍ_１…Ｍ_ｎのオンデューティ比をＤとした場合、スイッチング素子Ｍ_１の通電電流ｉｓは、０＜ωｔ≦πＤの間、Ｉｄｃ－I_０ｓｉｎ（ωｔ＋φ）となり、πＤ≦ωｔ≦２πＤの間、スイッチング素子Ｍ_１の通電電流ｉｓは０になる。

このため、図１０の電力変換器４１０に示すように、電流センス素子Ｍ_ｓ１…Ｍ_ｓｎのドレイン、ゲートの端子を、スイッチング素子Ｍ_１…Ｍ_ｎのドレイン、ゲートにそれぞれ接続すると共に、電流センス素子Ｍ_ｓ１…Ｍ_ｓｎのソースを検出抵抗を介してスイッチング素子Ｍ_１…Ｍ_ｎのソースに接続することで、それぞれのスイッチング素子Ｍ_１…Ｍ_ｎに流れる電流ｉｓを検出抵抗により取得するようにしても良い。そして、電流センス素子Ｍ_ｓ１…Ｍ_ｓｎと検出抵抗の検出値をエラーアンプ５２…５ｎに入力させることで、電流センサ４２…４ｎを使用せず電流センス素子Ｍ_ｓ１…Ｍ_ｓｎの検出値に基づいてアンバランス抑制制御しても良い。これにより、電流センサ４２…４ｎを削減できるようになり小型化できる。

（第５実施形態）
第５実施形態について図１１及び図１２を参照しながら説明する。図１１に示すように、エラーアンプ５２に代わるエラーアンプ５５２は、キャパシタＣ_ｆに直列接続したフィードバック抵抗Ｒ_ｆを設けている。これによりＰＩ制御を実行できる。図１２にＩ制御を実行した場合とＰＩ制御を実行した場合の出力電圧対時間をプロットした過渡現象特性のシミュレーション結果を比較して示している。I制御を実行した場合に比較してＰＩ制御を実行することで、出力電圧をある所定範囲に一定に制御するために要する時間を、時間差Δｔだけ特性向上できることを確認している。

（第６実施形態）
第６実施形態について図１３及び図１４を参照しながら説明する。前述実施形態では、ｎ個の共振型電源２１、…、２ｎを組み合わせた形態を説明したが、本実施形態では図１３の電力変換器６１０に示すように、２系統分の共振型電源２１、２２を組み合わせた形態を説明する。

図１４には、２系統の共振型電源２１、２２のうち、例えば一系統の共振型電源２１の共振インダクタＬ_ｒ１のインダクタンスを変化させ、他系統の共振型電源２２の各素子値（例えば、共振インダクタＬ_ｒ２のインダクタンス、共振キャパシタＣ_ｒ２）を固定した場合の、各共振型電源２１、２２のスイッチング素子Ｍ_１、Ｍ_２に生じるドレイン損失のシミュレーション結果を例示している。

図１４に示したように、共振型電源２１、２２の何れのドレイン損失特性もインダクタンスの設計値から所定範囲を外れると、ドレイン損失が急激に上昇すると共に共振型電源２１、２２におけるドレイン損失がアンバランスしやすくなることがわかる。これは、逆にいえば、２系統の共振型電源２１、２２の各スイッチング素子Ｍ_１、Ｍ_２のドレインソース間電圧振幅が揃いやすくなっていればアンバランスを劇的に抑制できることを示しており、電圧振幅のアンバランスが拡大すると急激にドレイン損失が上昇しアンバランス化してしまうことを示している。

位相制御により抑制可能にするアンバランス限界の理論的な境界条件は、ｓｉｎ（θ２-θ１）＝（Ｘ_ｒ２－Ｘ_ｒ１）／（２・Ｒ_Ｌ）となることが計算できる。ここでＸ_ｒ１＝ωＬ_ｒ１－１／ωＣ_ｒ１、Ｘ_ｒ２＝ωＬ_ｒ２－１／ωＣ_ｒ２であり、θ１、θ２は、スイッチング素子Ｍ_１、Ｍ_２に印加する矩形波電圧の基準値に対する位相差を示す。この条件を素子値間の条件に数式変化させると、２Ｒ_Ｌ＞｜Ｘ_ｒ２－Ｘ_ｒ１｜となる。この条件を満たすことでアンバランスを抑制できる。

（第７実施形態）
第７実施形態について図１５を参照しながら説明する。図１５に示すように、エラーアンプ５２の出力を入力して位相調整する位相調整回路６２を例えば２段の従属構成としても良い。２段構成に限らず３段以上の従属構成としても良い。多段構成とすることで、回路の調整幅を増加させることが可能となる。

（他の実施形態）
本発明は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。

前述実施形態では、基準電流値は、並列接続されているうちの一つの所定の共振型電源２１の入力電流検出値により設定されているが、これに限定されるものではない。基準電流値は予め所定値に定められていても良いし、基準電流値は、並列接続されている全ての共振型電源２１、２２、…、２ｎの入力電流検出値の平均値に設定されていても良い。基準電流値は、予め所定値に定められるか、又は、並列接続されている共振型電源の電流検出値に基づいて定められていることが望ましい。フリップフロップの種類はＤフリップフロップに限られない。
共振型電源２１、２２、…、２ｎは、Ｅ級動作するように構成したが、Ｅ級をはじめとしてΦ級、Ｆ級等、電流源型の共振型電源を用いても良い。

本発明は、前述した実施形態に準拠して記述したが、本発明は当該実施形態や構造に限定されるものではないと理解される。本発明は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本発明の範畴や思想範囲に入るものである。

図面中、１０、４１０、６１０は電力変換器、２１、…、２ｎは共振型電源、４１、…、４ｎは電流センサ（電流検出部、入力電流検出部）、５２、…、５ｎはエラーアンプ（判定部）、６２、…、６ｎは位相調整回路、７２は積分器、８２は抵抗分圧回路、９２はＤフリップフロップ（フリップフロップ）を示す。

Claims (12)

1. ２系統以上設けられそれぞれスイッチング素子（Ｍ_１、…、Ｍ_ｎ）を用いて交流出力すると共に並列接続される共振型電源（２１、…、２ｎ）と、
   各共振型電源に流れる電流を検出する電流検出部（４１、…、４ｎ）と、
   前記電流検出部により検出される電流検出値と基準電流値との大小を判定する判定部（５２、…、５ｎ）と、
   前記判定部の判定結果に応じて各共振型電源の前記スイッチング素子のスイッチング位相を調整し、前記スイッチング位相を進相又は遅相させることで前記電流検出値と前記基準電流値とを一致させるように制御する位相調整回路（６２、…、６ｎ）と、を備え、
   前記位相調整回路は、前記電流検出部による前記電流検出値が前記基準電流値よりも大きければ前記共振型電源の前記スイッチング位相を遅相させ、逆に小さければ前記共振型電源の前記スイッチング位相を進相させ、前記基準電流値及び前記電流検出値が一致したところで位相を固定するように制御するように構成され、
   前記基準電流値は、予め所定値に定められるか、又は、前記並列接続されている前記共振型電源の前記電流検出値に基づいて定められる電力変換器。
2. 前記基準電流値は、前記並列接続されているうちの一つの所定の共振型電源（２１）の前記電流検出値に基づいて設定される請求項１記載の電力変換器。
3. 前記基準電流値は予め所定値に定められている請求項１記載の電力変換器。
4. 前記基準電流値は、並列接続されている全ての前記共振型電源（２１、…、２ｎ）の前記電流検出値の平均値に設定されている請求項１記載の電力変換器。
5. 前記共振型電源は２系統分だけ備えられ、共振キャパシタ（Ｃ_ｒ１、Ｃ_ｒ２）及び共振インダクタ（Ｌ_ｒ１、Ｌ_ｒ２）をそれぞれ直列接続した回路を備えると共に、前記２系統分の出力を合成して負荷抵抗（Ｒ_Ｌ）に出力するように構成され、
   前記共振型電源を構成する前記共振キャパシタ及び前記共振インダクタ並びに前記負荷抵抗に関係するばらつきが２Ｒ_Ｌ＞｜Ｘ_ｒ２-Ｘ_ｒ１｜、但し、Ｘ_ｒ１＝ωＬ_ｒ１－１／ωＣ_ｒ１、Ｘ_ｒ２＝ωＬ_ｒ２－１／ωＣ_ｒ２、の関係性を満たすように構成されている請求項１から４の何れか一項に記載の電力変換器。
6. 前記電流検出部は、各共振型電源に入力される入力電流を直流検出する請求項１から５の何れか一項に記載の電力変換器。
7. 前記電流検出部は、前記共振型電源に構成される前記スイッチング素子に通電する通電電流を検出する請求項１から５の何れか一項に記載の電力変換器。
8. 前記共振型電源には前記電流検出部がそれぞれ設けられ、
   前記電流検出部による前記電流検出値を積分する積分器（７２）を備え、
   前記位相調整回路は、前記積分器による積分結果に基づいて位相調整する請求項１から７の何れか一項に記載の電力変換器。
9. 前記電流検出値と前記基準電流値との差分に基づいてＰＩ制御するエラーアンプ（５２、…、５ｎ）を用いて構成され、
   前記位相調整回路は、前記エラーアンプを用いて位相調整する請求項８記載の電力変換器。
10. 前記判定部が、前記電流検出値と前記基準電流値との差分を出力するエラーアンプ（５２、…、５ｎ）を用いて構成され、
    前記位相調整回路が、矩形波発振器の矩形波電圧を入力し所定の時定数に応じて電圧の位相を遅相することで電圧波形を鈍らせる積分器（７２）と、前記エラーアンプの出力を入力する抵抗分圧回路（８２）と、前記抵抗分圧回路の出力と前記積分器の出力をクロック端子に重畳入力するフリップフロップ（９２）と、を備え、前記フリップフロップは前記クロック端子の入力電圧に同期して前記矩形波電圧を出力する、請求項１から９の何れか一項に記載の電力変換器。
11. 前記位相調整回路は、多段構成とされている請求項１から１０の何れか一項に記載の電力変換器。
12. 前記共振型電源がＥ級の共振型電源である１から１１の何れか一項に記載の電力変換器。
    

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