JP7622928B2 - 発振回路および電子機器 - Google Patents

Description

本発明は、振動子を用いた発振回路に関するものである。

近年、携帯電話機やＩｏＴ（Internet-Of-Things）機器などの無線回路付き小型電子機器においては、バッテリーの長寿命化が求められていることから、機器に使われている電子回路や電子部品の低消費電力化が重要技術課題となっている。

小型電子機器では、従来から、図１０に示すような水晶振動子を用いたインバータベースのピアース（Pierce）発振回路が広く使われている（特許文献１、特許文献２、特許文献３参照）。ピアース発振回路は、水晶振動子Ｘ_１０と、インバータＩＮＶ_１０と、容量Ｃ_１０，Ｃ_１１とから構成される。

ピアース発振回路は、構成がシンプルなことから、長い間使われてきた。しかしながら、ピアース発振回路は、発振するための電圧成分が大きく取れず、定常的に電流を流すために消費電力が大きい、という課題があった。また、ピアース発振回路は、発振起動時間が遅いという課題があった。

特許第３４０９０６１号公報 特開２００４－３２８２５７号公報 国際公開ＷＯ２０１３／０３５３４６号

本発明は、上記課題を解決するためになされたもので、低消費電力および高速発振起動を実現することができる発振回路を提供することを目的とする。

本発明の発振回路は、電源端子と、接地端子と、振動子と、前記振動子の両端の間に直列に接続された第１及び第２の容量と、前記振動子と前記第１の容量に接続される入力端子と、前記第１の容量と前記第２の容量に接続される出力端子と、ソース端子が前記出力端子に接続され、ドレイン端子が前記電源端子と接続された第１のスイッチに接続され、ゲート端子が前記入力端子に接続される第１のＮ型トランジスタと、ソース端子が前記出力端子に接続され、ドレイン端子が前記接地端子と接続された第２のスイッチに接続され、ゲート端子が前記入力端子に接続される第１のＰ型トランジスタと、ソース端子が前記電源端子に接続され、ドレイン端子が前記第１のＮ型トランジスタのゲート端子及び前記入力端子に接続される第２のＰ型トランジスタと、ソース端子が前記接地端子に接続され、ドレイン端子が前記第１のＰ型トランジスタのゲート端子及び前記入力端子に接続される第２のＮ型トランジスタを有する増幅回路を含むことを特徴とするものである。

また、本発明の発振回路の１構成例において、前記第１のスイッチは、発振動作時に前記第１のＮ型トランジスタのドレインと前記電源端子とを接続し、発振停止時に当該第１のＮ型トランジスタのドレインと前記電源端子とを切り離し、前記第２のスイッチは、発振動作時に前記第１のＰ型トランジスタのドレインと前記接地端子とを接続し、発振停止時に当該前記第１のＰ型トランジスタのドレインと前記接地端子とを切り離し、前記第２のＰ型トランジスタのゲートは発振動作時にオフに、発振停止時にオンになるよう制御され、前記第２のＮ型トランジスタのゲートは発振動作時にオフに、発振停止時にオンになるよう制御されるものである。
また、本発明の電子機器は、上記の発振回路を備えたことを特徴とするものである。

本発明によれば、増幅回路の第１のＮ型トランジスタのゲート端子を、第２のＰ型トランジスタのＯＮ時に電源電圧と接続し、第１の容量と第３の容量とを介して増幅回路の出力電圧を第１のＮ型トランジスタのゲート端子に帰還し、また増幅回路の第１のＰ型トランジスタのゲート端子を、第２のＮ型トランジスタのＯＮ時にグラウンドと接続し、第１の容量と第４の容量とを介して増幅回路の出力電圧を第１のＰ型トランジスタのゲート端子に帰還することにより、低消費電力および高速発振起動を実現することができる。

図１は、従来のコルピッツ発振回路の構成を示す回路図である。 図２は、本発明の実施例に係る発振回路の構成を示す回路図である。 図３は、本発明の実施例に係る発振回路におけるバイアス用のＰＭＯＳトランジスタとＮＭＯＳトランジスタのＯＦＦ時の等価回路図である。 図４は、本発明の実施例に係る発振回路の出力電圧の変動範囲、バイアス用のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電圧およびゲート－ソース間電圧の変動範囲を示す図である。 図５は、本発明の実施例に係る発振回路における発振起動後の発振波形を示す図である。 図６は、従来のピアース発振回路と本発明の実施例に係る発振回路における出力電圧およびトランジスタの電流の波形を示す図である。 図７は、ピアース発振回路のインバータの構成を示す回路図である。 図８は、従来のピアース発振回路と本発明の実施例に係る発振回路の位相雑音特性を示す図である。 図９は、ランガサイト型圧電単結晶の振動子および水晶振動子の等価回路図である。 図１０は、従来のピアース発振回路の構成を示す回路図である。

以下、本発明の実施例について図面を参照して説明する。まず、本実施例の発振回路の基になるコルピッツ（Colpitts）発振回路の構成を図１に示す。コルピッツ発振回路は、振動子Ｘ_１と、増幅回路Ａ_１と、２つの容量Ｃ_１，Ｃ_２とから構成される。

＜発振回路の構成＞
このコルピッツ発振回路を基に、増幅器を低消費電力化した本実施例の発振回路を図２に示す。本実施例の発振回路は、電源端子（図示しない）と、接地端子（図示しない）と、振動子Ｘ_１と、振動子Ｘ_１の両端子間に直列に接続された容量Ｃ_１，Ｃ_２と、入力端子が振動子Ｘ_１と容量Ｃ_１との接続点に接続され、出力端子が容量Ｃ_１と容量Ｃ_２との接続点に接続された増幅回路Ａ_１とを備えている。なお、電源端子とは、電源電圧の高電位側（例えばＶ_ｄｄ）と接続される端子であり、また、接地端子とは、電源電圧の低電位側（例えばアース電位やＶ_ｓｓ）に接続される端子である。

増幅回路Ａ_１は、ソース端子が増幅回路Ａ_１の出力端子に接続されたＮＭＯＳトランジスタ（Ｎ型トランジスタ）Ｍ_１と、ソース端子が増幅回路Ａ_１の出力端子に接続されたＰＭＯＳトランジスタ（Ｐ型トランジスタ）Ｍ_２と、ゲート端子にバイアスリセット信号バーＢＲが入力され、ドレイン端子がＮＭＯＳトランジスタＭ_１のゲート端子に接続され、ソース端子が電源電圧Ｖ_ｄｄに接続されたＰＭＯＳトランジスタＭ_３と、ゲート端子にバイアスリセット信号ＢＲが入力され、ドレイン端子がＰＭＯＳトランジスタＭ_２のゲート端子に接続され_、ソース端子がグラウンドに接続されたＮＭＯＳトランジスタＭ_４と、一端が増幅回路Ａ_１の入力端子に接続され、他端がＮＭＯＳトランジスタＭ_１のゲート端子に接続された容量Ｃ_ｃｕｔ１と、一端が増幅回路Ａ_１の入力端子に接続され、他端がＰＭＯＳトランジスタＭ_２のゲート端子に接続された容量Ｃ_ｃｕｔ２と、発振停止時にＮＭＯＳトランジスタＭ_１のドレイン端子と電源電圧Ｖ_ｄｄとを切り離し、発振動作時にＮＭＯＳトランジスタＭ_１のドレイン端子と電源電圧Ｖ_ｄｄとを接続するスイッチＳＷ_１と、発振停止時にＰＭＯＳトランジスタＭ_２のドレイン端子とグラウンドとを切り離し、発振動作時にＰＭＯＳトランジスタＭ_２のドレイン端子とグラウンドとを接続するスイッチＳＷ_２とから構成される。

容量Ｃ_ｃｕｔ１は、ＮＭＯＳトランジスタＭ_１のゲート端子及びＰＭＯＳトランジスタＭ_３のドレイン端子と増幅回路の入力端子との間に接続される。また、容量Ｃ_ｃｕｔ２は、ＰＭＯＳトランジスタＭ_２のゲート端子及びＮＭＯＳトランジスタＭ_４のドレイン端子と増幅回路の入力端子との間に接続される。これらの容量Ｃ_ｃｕｔ１及び容量Ｃ_ｃｕｔ２は、直流電流成分などのノイズを除去する回路部品として機能する。Ｎ型トランジスタ（Ｍ_１、Ｍ_４）及びＰ型トランジスタ（Ｍ_２、Ｍ_３）として、ＣＭＯＳを用いてもよい。

本願の明細書及び請求の範囲において、「ＡとＢとが接続されている」と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。

例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が、ＡとＢとの間に１個以上接続されていてもよい。

また、スイッチとしてＮ型又はＰ型トランジスタを用いる場合、スイッチは、入力端子（ソース端子又はドレイン端子の一方）と、出力端子（ソース端子又はドレイン端子の一方）と、導通を制御する端子（ゲート端子）とを有している。ゲート端子に正又は負の電圧を加えることにより、入力端子から出力端子に対して流れる電流を制御できるため、スイッチとして機能する。スイッチがオンになったとき、スイッチの両端にある端子は接続されたことになり、一方、スイッチがオフになったとき、スイッチの両端にある端子は切り離されたことになる。

ＮＭＯＳトランジスタＭ_１とＰＭＯＳトランジスタＭ_２とは、カスコード接続されたコンプリメンタリー（相互補完）対を構成している。ＮＭＯＳトランジスタＭ_１のゲート端子は、ＰＭＯＳトランジスタＭ_３のＯＮ時に電源電圧Ｖ_ｄｄと接続され、容量Ｃ_１，Ｃ_ｃｕｔ１を介して増幅回路Ａ_１の出力電圧が帰還されるようになっている。ＰＭＯＳトランジスタＭ_２のゲート端子は、ＮＭＯＳトランジスタＭ_４のＯＮ時にグラウンドと接続され、容量Ｃ_１，Ｃ_ｃｕｔ２を介して増幅回路Ａ_１の出力電圧が帰還されるようになっている。

＜発振回路の動作＞
ＰＭＯＳトランジスタＭ_３、ＮＭＯＳトランジスタＭ_４のゲート端子に入力されるバイアスリセット信号バーＢＲ及びバイアスリセット信号ＢＲ、スイッチＳＷ_１、スイッチＳＷ_２を制御する発振許可信号ＥＮは、発振の開始動作、停止動作、及び発振動作を制御する制御回路（図示しない）を発振回路の内部あるいは外部に設けることにより実現することができる。

発振起動する際は高いトランスコンダクタンスｇｍが必要であるので、バイアスリセット信号ＢＲは発振停止時にＨｉｇｈ、バイアスリセット信号バーＢＲは発振停止時にＬｏｗとなっている。したがって、ＰＭＯＳトランジスタＭ_３とＮＭＯＳトランジスタＭ_４がＯＮ状態となり、ＮＭＯＳトランジスタＭ_１とＰＭＯＳトランジスタＭ_２がＯＮ状態となる。

また、発振停止時には発振許可信号ＥＮがＬｏｗとなり、スイッチＳＷ_１，ＳＷ_２がＯＦＦ状態となる。スイッチＳＷ_１，ＳＷ_２としては、例えばＮＭＯＳトランジスタを使用することができる。スイッチＳＷ_１となるＮＭＯＳトランジスタのゲート端子には発振許可信号ＥＮが入力され、ドレイン端子が電源電圧Ｖ_ｄｄに接続され、ソース端子がＮＭＯＳトランジスタＭ_１のドレイン端子に接続される。スイッチＳＷ_２となるＮＭＯＳトランジスタのゲート端子には発振許可信号ＥＮが入力され、ドレイン端子がＰＭＯＳトランジスタＭ_２のドレイン端子に接続され、ソース端子がグラウンドに接続される。

一方、発振動作時には、バイアスリセット信号ＢＲがＬｏｗ、バイアスリセット信号バーＢＲがＨｉｇｈとなる。したがって、ＰＭＯＳトランジスタＭ_３とＮＭＯＳトランジスタＭ_４がＯＦＦ状態となる。このＯＦＦ状態のとき、ＰＭＯＳトランジスタＭ_３は、図３（Ａ）のようにダイオードＤ_１と抵抗Ｒ_１とからなる等価回路で表される。また、ＮＭＯＳトランジスタＭ_４は、図３（Ｂ）のようにダイオードＤ_２と抵抗Ｒ_２とからなる等価回路で表される。

すなわち、ＰＭＯＳトランジスタＭ_３がＯＦＦの状態では、ＮＭＯＳトランジスタＭ_１のゲート電圧Ｖ_ｇＮは、ダイオードＤ_１のリーク電流による電圧でバイアスされることになる。同様に、ＮＭＯＳトランジスタＭ_４がＯＦＦの状態では、ＰＭＯＳトランジスタＭ_２のゲート電圧Ｖ_ｇＰは、ダイオードＤ_２のリーク電流による電圧でバイアスされることになる。抵抗Ｒ_１はダイオードＤ_１のリーク電流が流れる抵抗成分を表し、抵抗Ｒ_２はダイオードＤ_２のリーク電流が流れる抵抗成分を表している。

ＰＭＯＳトランジスタＭ_３を例にとると、ダイオードＤ_１のリーク電流は、常にＮＭＯＳトランジスタＭ_１のゲート電圧Ｖ_ｇＮを引き上げて、発振を維持するように働く。大信号により発振が始まると、ＮＭＯＳトランジスタＭ_１のゲート端子は、容量Ｃ_１，Ｃ_ｃｕｔ１を介した増幅回路Ａ_１の出力からの帰還によって動的にバイアスされる。ただし、ダイオードＤ_１により、ＮＭＯＳトランジスタＭ_１のゲート電圧Ｖ_ｇＮは、最高値がＶ_ｔｈ３＋Ｖ_ｄｄの電圧値にクランプされることになる（Ｖ_ｔｈ３はＰＭＯＳトランジスタＭ_３のしきい値電圧）。同様に、ダイオードＤ_２により、ＰＭＯＳトランジスタＭ_２のゲート電圧Ｖ_ｇＰは、最低値が－Ｖ_ｔｈ４の電圧値にクランプされることになる（Ｖ_ｔｈ４はＮＭＯＳトランジスタＭ_４のしきい値電圧）。

発振動作時における発振回路（増幅回路Ａ_１）の出力電圧Ｖ_ｏｕｔ、ＮＭＯＳトランジスタＭ_１のゲート電圧Ｖ_ｇＮ、ＰＭＯＳトランジスタＭ_２のゲート電圧Ｖ_ｇＰ、ＮＭＯＳトランジスタＭ_１のゲート－ソース間電圧Ｖ_ｇｓＮ、ＰＭＯＳトランジスタＭ_２のゲート－ソース間電圧Ｖ_ｇｓＰの変動範囲を図４に示す。
また、発振動作時には発振許可信号ＥＮがＨｉｇｈとなり、スイッチＳＷ_１，ＳＷ_２がＯＮ状態となる。

＜発振回路の発振波形＞
発振起動後の発振波形を図５に示す。Ｉ_ＮはＮＭＯＳトランジスタＭ_１のソース電流、Ｉ_ＰはＰＭＯＳトランジスタＭ_２のソース電流である。ＮＭＯＳトランジスタＭ_１のゲート－ソース間電圧Ｖ_ｇｓＮとＰＭＯＳトランジスタＭ_２のゲート－ソース間電圧Ｖ_ｇｓＰは、発振起動時（バイアスリセット信号バーＢＲと発振許可信号ＥＮがＨｉｇｈになったとき）に比較的高い電圧から始まり、その後、発振定常状態で－Ｖ_ｔｈ４からＶ_ｔｈ３の電圧範囲に収まることが分かる。したがって、ＮＭＯＳトランジスタＭ_１とＰＭＯＳトランジスタＭ_２を流れる電流は、定常状態では非常に小さくなる。

図６は、発振定常状態における発振回路の出力電圧Ｖ_ｏｕｔ、ＮＭＯＳトランジスタＭ_１のソース電流Ｉ_Ｎ、およびＰＭＯＳトランジスタＭ_２のソース電流Ｉ_Ｐの波形を示す図である。ここでは、Ｃ_１＝１８ｐＦ、Ｃ_２＝９ｐＦとし、発振回路（増幅回路Ａ_１）の出力端子に接続される負荷の容量を６ｐＦとした。

比較のため、容量Ｃ_１，Ｃ_２と負荷容量を本実施例と同じ値にしたときのピアース発振回路の出力電圧Ｖ_{ｏｕｔ１０}と、インバータのトランジスタの電流Ｉ_Ｎ１０，Ｉ_Ｐ１０を図６に示す。図１０に示したピアース発振回路のインバータＩＮＶ_１０は、図７に示すようにＰＭＯＳトランジスタＭ_５と、ＮＭＯＳトランジスタＭ_６とから構成される。

図６から分かるように、ピアース発振回路の電流Ｉ_Ｎ１０，Ｉ_Ｐ１０に比べ、本実施例の発振回路の電流Ｉ_Ｎ，Ｉ_Ｐは、出力電圧Ｖ_ｏｕｔが極値になるタイミングにおいてのみ流れ、また電流量も非常に小さい。したがって、本実施例によれば、発振状態において大幅な低電力化を実現できることが分かる。実際に、本実施例の発振回路の定常状態消費電力Ｐｓｓは、ピアース発振回路の定常状態消費電力に比べて約１／１０と小さいことが分かった。

＜発振回路の位相雑音特性＞
図８に、本実施例の発振回路と従来のピアース発振回路のそれぞれの位相雑音特性を示す。図８のＮ_０はピアース発振回路の位相雑音を示し、Ｎ_１は本実施例の発振回路の位相雑音を示している。通信機器に重要な発振回路性能である位相雑音は、従来のピアース発振回路と比較すると、発振回路の基本周波数に対するオフセット周波数が１００Ｈｚまでの範囲で約９ｄＢ改善されることが分かった。このように、本実施例の発振回路を使うことで、通信機器の低位相雑音化にも貢献できることが明らかとなった。

＜発振回路における振動子＞
発振回路の振動子Ｘ_１としては、水晶型振動子、ランガサイト型圧電単結晶振動子等の種々の振動子を用いることができる。発振回路をより高速で発振起動させ、より低い発振起動エネルギーを実現するために、本実施例では、振動子Ｘ_１としてランガサイト型圧電単結晶の振動子を用いる。ランガサイト型圧電単結晶は種々あるが、実験ではＣａ_３ＴａＧａ_３Ｓｉ_２Ｏ_１４（ＣＴＧＳと呼ぶ）を用いた振動子を使った。ランガサイトとは、ＣＴＧＳのほか、Ｃａ_３ＮｂＧａ_３Ｓｉ_２Ｏ_１４（ＣＮＧＳと呼ぶ）、Ｃａ_３Ｔａ（Ｇａ_１－ＸＡｌ_Ｘ）_３Ｓｉ_２Ｏ_１４（ＣＴＧＡＳと呼ぶ）、Ｃａ_３Ｎｂ（Ｇａ_１－ＸＡｌ_Ｘ）_３Ｓｉ_２Ｏ_１４（ＣＮＧＡＳと呼ぶ）などの化学組成で表現される単結晶であり、ランガサイト型圧電単結晶は、ＣＴＧＳを用いた振動子に限定されるものではない。使用したＣＴＧＳ振動子、ならびに参考のため使用した水晶振動子（Quartz）の等価回路を図９（Ａ）、図９（Ｂ）に示す。図９（Ｂ）は図９（Ａ）を簡略化した等価回路図である。図９（Ａ）、図９（Ｂ）の線１００より左側は振動子の等価回路を示し、線１００より右側は発振回路の等価回路を示している。容量Ｃ_Ｌ、インダクタンスＬ_ｍ、抵抗Ｒ_ｍ、容量Ｃ_ｍ、抵抗Ｒ_ｘ、Ｑ値を表１に示す。

振動子Ｘ_１としてＣＴＧＳ振動子を用いて実験した結果、本実施例の発振回路の発振起動時間Ｔｓは０．３７ｍｓで、発振起動エネルギーＥｓは３０ｎＪとなった。一方、振動子Ｘ_１として水晶振動子を用いた場合、図２の発振回路の発振起動時間Ｔｓは３．６ｍｓ、発振起動エネルギーＥｓは３２０ｎＪであった。

したがって、振動子Ｘ_１としてＣＴＧＳ振動子を用いた場合、水晶振動子を用いた場合よりも約一桁早い発振起動時間を実現することができ、発振起動エネルギーも約一桁小さくすることができ、低消費電力化を実現できることが確認された。

以上のように、本実施例によれば、高速発振起動を実現することができ、発振起動後の定常発振状態において低消費電力の発振回路を実現することができる。
したがって、本実施例の発振回路を例えば携帯電話機やＩｏＴ機器などの電子機器に適用すれば、低消費電力の電子機器の実現に貢献することができる。

本発明は、小型電子機器で用いる発振回路に適用することができる。

Ａ_１…増幅回路、Ｃ_１，Ｃ_２，Ｃ_ｃｕｔ１，Ｃ_ｃｕｔ２…容量、Ｍ_１～Ｍ_４…トランジスタ、ＳＷ_１，ＳＷ_２…スイッチ、Ｘ_１…振動子。

Claims (3)

1. 電源端子と、接地端子と、振動子と、
   前記振動子の両端の間に直列に接続された第１及び第２の容量と、前記振動子と前記第１の容量に接続される入力端子と、前記第１の容量と前記第２の容量に接続される出力端子と、ソース端子が前記出力端子に接続され、ドレイン端子が前記電源端子と接続された第１のスイッチに接続され、ゲート端子が前記入力端子に接続される第１のＮ型トランジスタと、ソース端子が前記出力端子に接続され、ドレイン端子が前記接地端子と接続された第２のスイッチに接続され、ゲート端子が前記入力端子に接続される第１のＰ型トランジスタと、ソース端子が前記電源端子に接続され、ドレイン端子が前記第１のＮ型トランジスタのゲート端子及び前記入力端子に接続される第２のＰ型トランジスタと、ソース端子が前記接地端子に接続され、ドレイン端子が前記第１のＰ型トランジスタのゲート端子及び前記入力端子に接続される第２のＮ型トランジスタを有する増幅回路
   を含む発振回路。
2. 請求項１の発振回路において、
   前記第１のスイッチは、発振動作時に前記第１のＮ型トランジスタのドレインと前記電源端子とを接続し、発振停止時に当該第１のＮ型トランジスタのドレインと前記電源端子とを切り離し、前記第２のスイッチは、発振動作時に前記第１のＰ型トランジスタのドレインと前記接地端子とを接続し、発振停止時に当該前記第１のＰ型トランジスタのドレインと前記接地端子とを切り離し、前記第２のＰ型トランジスタのゲートは発振動作時にオフに、発振停止時にオンになるよう制御され、前記第２のＮ型トランジスタのゲートは発振動作時にオフに、発振停止時にオンになるよう制御される発振回路。
3. 請求項１及び２のいずれか１項に記載の発振回路を備えたことを特徴とする電子機器。

Images