JP7625455B2

JP7625455B2 - 半導体装置の製造方法

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Publication number: JP7625455B2
Application number: JP2021045621A
Authority: JP
Inventors: 雄太杉本
Original assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Current assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Priority date: 2021-03-19
Filing date: 2021-03-19
Publication date: 2025-02-03
Anticipated expiration: 2041-03-19
Also published as: JP2022144564A

Description

実施形態は、半導体装置の製造方法に関する。

トランジスタ等の半導体素子を半導体基板の表面側に設ける半導体装置では、半導体基板の裏面側から半導体素子に至るビアホールを形成し、裏面上の電極と半導体素子とを電気的に接続する場合がある。

特開２０１０－１６３９３８号公報

実施形態は、半導体素子の表面電極と裏面電極との間の電気抵抗を低減した半導体装置の製造方法を提供する。

実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた半導体層と、前記半導体層上に設けられた電極と、前記半導体基板の前記半導体層とは反対側の裏面上に設けられた金属層と、前記半導体基板中および前記半導体層中に延在し、前記電極と前記金属層とを電気的に接続した導電体と、を含む。前記半導体装置の製造方法は、前記半導体基板および前記半導体層をドライエッチングすることにより前記半導体基板の前記裏面から前記電極に連通する貫通孔を形成する工程と、前記半導体層のドライエッチングに用いられたエッチングガスにより、前記貫通孔の底面に露出した前記電極の裏面上に形成される反応生成物を除去する工程と、前記貫通孔内に前記電極に電気的に接続された前記導電体を形成する工程と、前記半導体層の前記裏面上に、前記導電体に電気的に接続された前記金属層を形成する工程と、を備える。

実施形態に係る半導体装置を示す模式断面図である。実施形態に係る半導体装置の製造過程を示す模式断面図である。図２に続く製造過程を示す模式断面図である。図３に続く製造過程を示す模式断面図である。実施形態の変形例に係る半導体装置を示す模式断面図である。実施形態の別の変形例に係る半導体装置を示す模式図である。実施形態に係る別の半導体装置を示す模式図である。

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、電界効果型トランジスタ（ＦＥＴ）である。半導体装置１は、半導体基板１０と、第１半導体層２０と、第２半導体層３０と、第１電極４０と、第２電極５０と、第３電極６０と、を備える。

第１半導体層２０は、半導体基板１０上に設けられる。第２半導体層３０は、第１半導体層２０上に設けられる。半導体基板１０は、例えば、高抵抗基板もしくは半絶縁性基板である。半導体基板１０は、例えば、炭化シリコン（ＳｉＣ）基板である。第１半導体層２０は、例えば、ｎ形窒化ガリウム（ＧａＮ）層である。第２半導体層３０は、例えば、第１半導体層２０のバンドギャップよりも広いバンドギャップを有する。第２半導体層３０は、例えば、組成式Ａｌ_１－ｘＧａ_ｘＮ（０＜ｘ＜１）で表される半導体混晶、以下、ＡｌＧａＮを含む。

第１電極４０、第２電極５０および第３電極６０は、第２半導体層３０上に設けられる。第１電極４０、第２電極５０および第３電極６０は、第２半導体層３０の表面に沿って並ぶ。第３電極６０は、第１電極４０と第２電極５０との間に設けられる。

第１電極４０は、例えば、ソース電極である。第１電極４０は、第１金属層ＭＬ１と第２金属層ＭＬ２とを含む。第１金属層ＭＬ１は、第３半導体層３０に接する。第２金属層ＭＬ２は、第１金属層ＭＬ１の上に設けられる。第１電極４０は、第２半導体層３０に電気的に接続される。第１金属層ＭＬ１は、例えば、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）などを含む。第２金属層ＭＬ２は、例えば、金（Ａｕ）を含む。第１電極４０は、例えば、第１金属層ＭＬ１を介して第２半導体層３０にオーミック接触する。第１金属層ＭＬ１は、複数の金属層を積層した構造であっても良い。

第２電極５０は、例えば、ドレイン電極である。第２電極５０は、第１金属層ＭＬ１と第２金属層ＭＬ２とを含む。第１金属層ＭＬ１は、第３半導体層３０に接する。第２金属層ＭＬ２は、第１金属層ＭＬ１の上に設けられる。第２電極５０は、第２半導体層３０に電気的に接続される。第２電極５０は、例えば、第１金属層ＭＬ１を介して第２半導体層３０にオーミック接触する。

第３電極６０は、例えば、ゲート電極である。第３電極６０は、第３金属層ＭＬ３と第４金属層ＭＬ４とを含む。第３金属層ＭＬ３は、第３半導体層３０に接する。第４金属層ＭＬ４は、第３金属層ＭＬ３の上に設けられる。第３金属層ＭＬ３は、例えば、ニッケル（Ｎｉ）、窒化チタニウム（ＴｉＮ）などを含む。第４金属層ＭＬ４は、例えば、金（Ａｕ）を含む。第３電極６０は、例えば、第３金属層ＭＬ３を介して第２半導体層３０にショットキ接触する。

半導体装置１は、金属層７０と、導電体８０と、をさらに備える。金属層７０は、例えば、半導体基板１０の第１半導体層２０とは反対側の裏面上に設けられる。すなわち、半導体基板１０は、第１半導体層２０と金属層７０との間に位置する。

導電体８０は、半導体基板１０、第１半導体層２０および第２半導体層３０の中に設けられる。導電体８０は、例えば、金属層７０から第１電極４０に向かう方向（例えば、Ｚ方向）に延在する。導電体８０は、金属層７０と第１電極４０とを電気的に接続する。導電体８０は、例えば、第１電極４０および金属層７０に接続される。導電体８０は、例えば、半導体基板１０、第１半導体層２０および第２半導体層３０に接するように設けられる。

次に、図２（ａ）～図４（ｂ）を参照して、半導体装置１の製造方法を説明する。図２（ａ）～図４（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。

半導体基板１０は、例えば、ＳｉＣ基板である。半導体基板１０は、例えば、高抵抗基板もしくは半絶縁性基板である。第１半導体層２０および第２半導体層３０は、半導体基板１０上に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）を用いてエピタキシャル成長される。第１半導体層２０は、例えば、ｎ形ＧａＮ層である。第１半導体層２０は、例えば、不純物を意図的にドープしないアンドープ層である。第２半導体層３０は、例えば、ｎ形ＡｌＧａＮ層である。第２半導体層３０には、例えば、エピタキシャル成長中にｎ形不純物であるシリコンをドープする。第１半導体層２０は、例えば、第２半導体層３０よりも高抵抗である。

図２（ａ）に示すように、第２半導体層３０の上に第１電極４０、第２電極５０および第３電極６０を形成する。例えば、第１電極４０および第２電極５０は同時に形成される。

第１電極４０および第２電極５０は、例えば、スパッタ法を用いて、第１金属層ＭＬ１および第２金属層ＭＬ２を積層することにより形成される。第３電極６０は、例えば、スパッタ法を用いて、第３金属層ＭＬ３および第４金属層ＭＬ４を積層することにより形成される。第１電極４０、第２電極５０および第３電極６０は、例えば、リフトオフ法を用いて所定の平面形状にパターニングされる。

第３電極６０は、第１電極４０および第２電極５０の後に形成される。第３電極６０は、例えば、第１電極４０および第２電極５０を熱処理により第２半導体層３０にオーミック接続させた後に形成される。

図２（ｂ）に示すように、半導体基板１０の裏面側において、ビアホールＶＨを形成する。半導体基板１０は、例えば、裏面側を研削することにより、所定の厚さに薄層化される。その後、例えば、エッチングマスク１０５を用いて、半導体基板１０を選択的に除去することにより、ビアホールＶＨを形成する。エッチングマスク１０５は、例えば、シリコン酸化膜である。

ビアホールＶＨは、例えば、誘導結合プラズマ方式のドライエッチングを用いて形成される。半導体基板１０がＳｉＣ基板である場合、フッ素を含むエッチングガスを用いてエッチングされる。ビアホールＶＨは、半導体基板１０を貫いて、第１半導体層２０に至る深さに形成される。

図３（ａ）に示すように、第１半導体層２０および第２半導体層３０を選択的に除去することにより、ビアホールＶＨをさらに深く形成する。第１半導体層２０がＧａＮ層であり、第２半導体層３０がＡｌＧａＮである場合、例えば、塩素（Ｃｌ）を含むエッチングガスを用いてエッチングを継続する。例えば、ドライエッチングの終点検出器がガリウム（Ｇａ）を検出した時点で、半導体基板１０のエッチングを停止し、エッチングガスを切り替える。

ビアホールＶＨは、例えば、半導体基板１０の裏面から第１電極４０に連通するように形成される。ビアホールＶＨは、半導体基板１０、第１半導体層２０および第２半導体層３０を貫く貫通孔である。

ビアホールＶＨの形成過程において、その底面には、第１金属層ＭＬ１が露出され、第１金属層ＭＬ１の金属元素を含む反応生成物ＭＬ５が形成される。塩素を含むガスを用いて第１半導体層２０および第２半導体層３０をエッチングした場合、ビアホールＶＨの底面上には、第１金属層ＭＬ１の金属元素の塩化物を含む反応生成物ＭＬ５が形成される。

図３（ｂ）に示すように、反応生成物ＭＬ５を、例えば、ドライエッチングにより除去する。反応生成物ＭＬ５は、例えば、アルゴン（Ａｒ）を含むエッチングガスを用いたドライエッチングにより除去される。すなわち、反応生成物ＭＬ５は、プラズマ電界により加速されたアルゴンイオンにより物理的に除去される。

図４（ａ）に示すように、導電層８０ｆを半導体基板１０の裏面側に形成する。導電層８０ｆは、ビアホールＶＨの内部を埋め込み、第１金属層ＭＬ１に接するように形成される。導電層８０ｆは、例えば、メッキ法を用いて形成される。導電層８０ｆは、例えば、金（Ａｕ）を含む。

図４（ｂ）に示すように、導電層８０ｆの半導体基板１０の裏面上に形成された部分を除去することにより、ビアホールＶＨの内部に導電体８０を形成した後、金属層７０を形成する。金属層７０は、例えば、スパッタ法を用いて、半導体基板１０の裏面上に形成される。金属層７０は、例えば、ニッケルおよび金を含む。導電体８０は、金属層７０に接し、且つ、電気的に接続される。

また、導電層８０ｆを半導体基板１０の裏面上に残し、金属層７０としても良い。すなわち、金属層７０および導電体８０は、一体に形成されても良い。

実施形態に係る製造方法では、ビアホールＶＨの底面上に形成される反応生成物ＭＬ５を除去することにより、第１電極４０と金属層７０との間の電気抵抗を低減することができる。すなわち、反応生成物ＭＬ５は高抵抗であり、これを除去することにより、導電体８０と第１金属層ＭＬ１との間の接触抵抗を低減することができる。

図５は、実施形態の変形例に係る半導体装置２を示す模式断面図である。半導体装置２では、導電体８０は、第１電極４０の第２金属層ＭＬ２に接するように設けられる。この例では、図３（ａ）に示す反応生成物ＭＬ５を除去する過程において、第１金属層ＭＬ１も除去し、ビアホールＶＨの底面に第２金属層ＭＬ２を露出させる。例えば、第２金属層ＭＬ２および導電体８０が共に金（Ａｕ）を含む金属であれば、第２金属層ＭＬ２と導電体８０との間の接触抵抗をより低減できる。また、第２金属層ＭＬ２と導電体８０との間の接合強度を向上させることもできる。

図６（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置３を示す模式図である。図６（ａ）は、半導体装置３の上面を表す模式平面図である。図６（ｂ）は、図６（ａ）中に示すＡ－Ａ線に沿った模式断面図である。

図６（ａ）に示すように、第１電極４０は、複数のフィンガー部４０Ｆと、ボンディングパッド部４０Ｐと、を含む。複数のフィンガー部４０Ｆは、例えば、Ｙ方向に延在し、ボンディングパッド部４０Ｐにつながるように設けられる。

第２電極５０は、複数のフィンガー部５０Ｆと、ボンディングパッド部５０Ｐと、を含む。複数のフィンガー部５０Ｆは、例えば、ボンディングパッド部５０ＰからＹ方向に延在する。複数のフィンガー部５０Ｆは、ボンディングパッド部５０Ｐにつながるように設けられる。

第１電極４０のフィンガー部４０Ｆと第２電極５０のフィンガー部５０Ｆとは、例えば、Ｘ方向に交互に配置される。

第３電極６０は、複数のフィンガー部６０Ｆと、配線部６０Ｌと、ボンディングパッド部６０Ｐと、を含む。

フィンガー部６０Ｆは、それぞれ、第１電極４０のフィンガー部４０Ｆと第２電極５０のフィンガー部５０Ｆとの間において、Ｙ方向に延在する。

配線部６０Ｌは、Ｘ方向に延在し、フィンガー部６０Ｆは、配線部６０Ｌにつながる。配線部６０Ｌは、ボンディングパッド部６０Ｐにつながる。

図６（ｂ）に示すように、導電体８０は、半導体基板１０、第１半導体層２０および第２半導体層３０の中に延在し、第１電極４０のボンディングパッド部４０Ｐに電気的に接続される。半導体基板１０の裏面上に設けられた金属層７０は、導電体８０を介して、第１電極４０のボンディングパッド部４０Ｐに電気的に接続される。

第３電極６０の配線部６０Ｌは、第１電極４０のボンディングパッド部４０Ｐと第２電極５０のフィンガー部５０Ｆとの間において、第２半導体層３０上に設けられる。また、配線部６０Ｌは、絶縁膜６５により、第１電極４０のボンディングパッド部４０Ｐから電気的に絶縁される。絶縁膜６５は、第１電極４０のボンディングパッド部４０Ｐと第３電極６０の配線部６０Ｌとの間に設けられ、配線部６０Ｌを覆う。絶縁膜６５は、例えば、シリコン酸化膜である。

図７（ａ）および（ｂ）は、実施形態に係る別の半導体装置４を示す模式図である。図７（ａ）は、コンデンサ９０を示す平面図である。図７（ｂ）は、第２半導体層３０上にコンデンサ９０を有する半導体装置４を示す模式断面図である。

図７（ａ）に示すように、コンデンサ９０は、第１金属電極９３と、誘電体膜９５と、第２金属電極９７と、を含む。第１金属電極９３、誘電体膜９５および第２金属電極９７は、例えば、Ｚ方向に積層され、誘電体膜９５は、第１金属電極９３と第２金属電極９７との間に設けられる。

第１金属電極９３は、第１金属層ＭＬ１および第２金属層ＭＬ２を含む。第１金属層ＭＬ１は、第３半導体層３０に接する。第２金属層ＭＬ２は、第１金属層ＭＬ１の上に設けられる。第２金属電極９７は、例えば、金およびクロムを含む。誘電体膜９５は、例えば、酸化アルミニウム、酸化ハフニウムなどの高誘電率材料を含む。

図７（ｂ）に示すように、コンデンサ９０は、第２半導体層３０上に設けられる。コンデンサ９０は、例えば、図１に示す半導体装置１と共に、ＭＭＩＣ（Monolithic Microwave Integrated Circuit）を構成する。

半導体装置４は、別の導電体８０をさらに含む。導電体８０は、半導体基板１０、第１半導体層２０および第１半導体層２０の内部に延在し、第１金属電極９３の第１金属層ＭＬ１に接するように設けられる。導電体８０は、第１金属電極９３に電気的に接続される。半導体基板１０の裏面上の金属層７０は、導電体８０を介して、第１金属電極９３に電気的に接続される。すなわち、コンデンサ９０は、導電体８０を介して、金属層７０に電気的に接続される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２、３、４…半導体装置、１０…半導体基板、２０…第１半導体層、３０…第２半導体層、４０…第１電極、４０Ｆ、５０Ｆ、６０Ｆ…フィンガー部、４０Ｐ、５０Ｐ、６０Ｐ…ボンディングパッド部、５０…第２電極、６０…第３電極、６０Ｌ…配線部、６５…絶縁膜、７０…金属層、８０…導電体、８０ｆ…導電層、９０…コンデンサ、９３、９７…金属電極、９５…誘電体膜、１０５…エッチングマスク、ＭＬ１…第１金属層、ＭＬ２…第２金属層、ＭＬ３…第３金属層、ＭＬ４…第４金属層、ＭＬ５…反応生成物、ＶＨ…ビアホール

Claims

半導体基板と、前記半導体基板上に設けられた半導体層と、前記半導体層上に設けられた電極と、前記半導体基板の前記半導体層とは反対側の裏面上に設けられた金属層と、前記半導体基板中および前記半導体層中に延在し、前記電極と前記金属層とを電気的に接続した導電体と、を含む半導体装置の製造方法であって、
前記半導体基板および前記半導体層をドライエッチングすることにより前記半導体基板の前記裏面から前記電極に連通する貫通孔を形成する工程と、
前記半導体層のドライエッチングに用いられたエッチングガスにより、前記貫通孔の底面に露出した前記電極の裏面上に形成される反応生成物を除去する工程と、
前記貫通孔内に前記電極に電気的に接続された前記導電体を形成する工程と、
前記半導体層の前記裏面上に前記導電体に、電気的に接続された前記金属層を形成する工程と、
を備え、
前記半導体層の前記ドライエッチングに用いられた前記エッチングガスは、塩素を含み、
前記反応生成物は、前記電極の材料の塩化物であり、
前記反応生成物は、不活性ガスを用いたドライエッチングにより除去される、製造方法。
前記電極は、前記半導体層に接し、且つ、電気的に接続された第１層と、前記第１層とは異なる材料を含み、前記第１層上に積層された第２層と、を含み、
前記反応生成物は、前記第１層の構成元素を含む請求項１記載の製造方法。
前記導電体は、前記第１層に接するように形成される請求項２記載の製造方法。
前記電極の前記第１層は、前記反応生成物と共に除去され、前記導電体は、前記電極の前記第２層に接するように形成される請求項２記載の製造方法。
前記半導体基板および前記半導体層は電気的に高抵抗であり、前記導電体は、前記貫通孔内において、前記半導体基板および前記半導体層に接する請求項１～４のいずれか１つに記載の製造方法。