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JP7628359B2 - Backup power supply device, control method and control program - Google Patents
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JP7628359B2 - Backup power supply device, control method and control program - Google Patents

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JP7628359B2 JP2021077903A JP2021077903A JP7628359B2 JP 7628359 B2 JP7628359 B2 JP 7628359B2 JP 2021077903 A JP2021077903 A JP 2021077903A JP 2021077903 A JP2021077903 A JP 2021077903A JP 7628359 B2 JP7628359 B2 JP 7628359B2
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Description

本発明は、バックアップ電源装置、制御方法及び制御プログラムに関する。 The present invention relates to a backup power supply device, a control method, and a control program.

車両は、バッテリ（例えば、補機バッテリ）の電力を利用して動作する種々の機器を搭載している。特許文献１には、交通事故等によりバッテリが電力を出力できなくなった場合であっても上記機器を動作させるための、バックアップ電源装置が記載されている。 Vehicles are equipped with various devices that operate using power from a battery (e.g., an auxiliary battery). Patent Document 1 describes a backup power supply device that allows the above devices to operate even if the battery is no longer able to output power due to a traffic accident or other reason.

特許文献１記載のバックアップ電源装置は、昇圧回路と降圧回路とで、コイルを共用する。つまり、昇圧回路と降圧回路とは、昇降圧回路を構成する。 In the backup power supply device described in Patent Document 1, the boost circuit and the step-down circuit share a coil. In other words, the boost circuit and the step-down circuit form a step-up/step-down circuit.

特許第６６４３５６６号公報Patent No. 6643566

特許文献１記載のバックアップ電源装置は、電気二重層コンデンサから端子部への電流出力経路として、昇圧回路から端子部への方向を順方向として接続された出力整流素子を備える。しかしながら、部品点数を抑制することが望ましい。又、電気二重層コンデンサの充電モード時に電気二重層コンデンサの充電電圧が低い場合、コイルのエネルギー掃き出し時の電流傾斜が非常に緩やかになり、スイッチング素子のオフ期間でコイルの電流がほとんど下がらず、コイルの電流は、スイッチング素子の次のオン期間のスイッチング遅れ等により電流が増加、この繰り返しにより、大きな電流（過電流）となり得る。この過電流を抑制しつつ、充電電流を無用に長くしない事が望ましい。 The backup power supply device described in Patent Document 1 includes an output rectifier element connected as a current output path from the electric double layer capacitor to the terminal section, with the direction from the boost circuit to the terminal section as the forward direction. However, it is desirable to reduce the number of parts. Furthermore, if the charging voltage of the electric double layer capacitor is low during the charging mode of the electric double layer capacitor, the current slope when the coil discharges energy becomes very gentle, and the coil current hardly drops during the off period of the switching element, and the coil current increases due to switching delays in the next on period of the switching element, and this repetition can result in a large current (overcurrent). It is desirable to suppress this overcurrent while not unnecessarily lengthening the charging current.

本発明は、部品点数を抑制し、及び、電気二重層コンデンサ充電時の電気二重層コンデンサの充電電圧が低い時の過電流を抑制できるバックアップ電源装置、制御方法及び制御プログラムを提供することを目的とする。 The present invention aims to provide a backup power supply device, control method, and control program that can reduce the number of parts and suppress overcurrent when the charging voltage of the electric double layer capacitor is low during charging of the electric double layer capacitor.

本発明の一態様のバックアップ電源装置は、
入力端子と、出力端子と、前記出力端子に電気的に接続された第１接続点と、アノードが前記入力端子に電気的に接続され、カソードが前記第１接続点に電気的に接続された入力整流素子と、を有する端子部と、
一端が基準電位に電気的に接続された電気二重層コンデンサと、
一端が前記第１接続点に電気的に接続された第１スイッチング素子と、
一端が前記第１スイッチング素子の他端に電気的に接続され、他端が前記電気二重層コンデンサの他端に電気的に接続されたコイルと、
一端が前記第１スイッチング素子の他端及び前記コイルの一端に電気的に接続され、他端が基準電位に電気的に接続された第２スイッチング素子と、
前記入力端子に入力される入力電圧が予め定められた第１設定電圧以上の場合に、前記第１スイッチング素子に流れる電流及び前記電気二重層コンデンサの充電電圧に基づいて、前記第１スイッチング素子をスイッチング動作させ、前記第２スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを降圧回路として動作させて前記電気二重層コンデンサを充電する、第１モードの制御を行い、前記入力電圧が前記第１設定電圧未満の場合に、前記第２スイッチング素子に流れる電流及び前記出力端子から出力される出力電圧に基づいて、前記第２スイッチング素子をスイッチング動作させ、前記第１スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを昇圧回路として動作させて前記電気二重層コンデンサを放電させる、第２モードの制御を行う、制御部と、
を備え、
前記制御部は、
前記第１モードにおいて、前記電気二重層コンデンサの充電電圧が予め定められた第２設定電圧未満の場合に、前記電気二重層コンデンサの充電電圧が前記第２設定電圧以上の場合の第１スイッチングサイクルよりも長い第２スイッチングサイクルで制御を行い、前記第２スイッチング素子に流れる電流がゼロになる又は反転する第１タイミングで、現在の前記第２スイッチングサイクルを終了し、次の前記第２スイッチングサイクルを開始する、
ことを特徴とする。 A backup power supply device according to one aspect of the present invention comprises:
a terminal section including an input terminal, an output terminal, a first connection point electrically connected to the output terminal, and an input rectifier element having an anode electrically connected to the input terminal and a cathode electrically connected to the first connection point;
an electric double layer capacitor having one end electrically connected to a reference potential;
a first switching element having one end electrically connected to the first connection point;
a coil having one end electrically connected to the other end of the first switching element and the other end electrically connected to the other end of the electric double layer capacitor;
a second switching element having one end electrically connected to the other end of the first switching element and one end of the coil and having the other end electrically connected to a reference potential;
a control unit that performs a first mode control in which, when an input voltage input to the input terminal is equal to or higher than a predetermined first set voltage, the first switching element is switched on and the second switching element is switched on as a synchronous rectifier element, thereby operating the first switching element, the second switching element, and the coil as a step-up circuit to charge the electric double layer capacitor, and that performs a second mode control in which, when the input voltage is lower than the first set voltage, the second switching element is switched on and the first switching element is switched on and the first switching element is switched on as a synchronous rectifier element, thereby operating the first switching element, the second switching element, and the coil as a step-up circuit to discharge the electric double layer capacitor;
Equipped with
The control unit is
In the first mode, when the charging voltage of the electric double layer capacitor is less than a predetermined second set voltage, control is performed with a second switching cycle that is longer than a first switching cycle when the charging voltage of the electric double layer capacitor is equal to or greater than the second set voltage, and the current second switching cycle is terminated and a next second switching cycle is started at a first timing when the current flowing through the second switching element becomes zero or is reversed.
It is characterized by:

前記バックアップ電源装置において、
前記制御部は、
前記第２スイッチングサイクルの長さを、前記第１スイッチングサイクルをＮ分周（Ｎは、２以上の整数）した長さとする、
ことを特徴とする。 In the backup power supply device,
The control unit is
The length of the second switching cycle is set to a length obtained by dividing the length of the first switching cycle by N (N is an integer equal to or greater than 2).
It is characterized by:

前記バックアップ電源装置において、
前記制御部は、
前記第１モードにおいて、前記電気二重層コンデンサの充電電圧が前記第２設定電圧以上の場合に、前記第２スイッチング素子に流れる電流がゼロになる又は反転する第２タイミングで、前記第２スイッチング素子をオフにし、
前記第１タイミングを表す信号と、前記第２タイミングを表す信号と、は同一の信号である、
ことを特徴とする。 In the backup power supply device,
The control unit is
in the first mode, when a charging voltage of the electric double layer capacitor is equal to or higher than the second set voltage, the second switching element is turned off at a second timing when a current flowing through the second switching element becomes zero or is reversed;
the signal representing the first timing and the signal representing the second timing are the same signal.
It is characterized by:

本発明の一態様の制御方法は、
入力端子、出力端子、前記出力端子に電気的に接続された第１接続点、及び、アノードが前記入力端子に電気的に接続され、カソードが前記第１接続点に電気的に接続された入力整流素子を有する端子部と、一端が基準電位に電気的に接続された電気二重層コンデンサと、一端が前記第１接続点に電気的に接続された第１スイッチング素子と、一端が前記第１スイッチング素子の他端に電気的に接続され、他端が前記電気二重層コンデンサの他端に電気的に接続されたコイルと、一端が前記第１スイッチング素子の他端及び前記コイルの一端に電気的に接続され、他端が基準電位に電気的に接続された第２スイッチング素子と、を備えるバックアップ電源装置の制御方法であって、
前記入力端子に入力される入力電圧が予め定められた第１設定電圧以上の場合に、前記第１スイッチング素子に流れる電流及び前記電気二重層コンデンサの充電電圧に基づいて、前記第１スイッチング素子をスイッチング動作させ、前記第２スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを降圧回路として動作させて前記電気二重層コンデンサを充電する、第１モードの制御を行い、前記入力電圧が前記第１設定電圧未満の場合に、前記第２スイッチング素子に流れる電流及び前記出力端子から出力される出力電圧に基づいて、前記第２スイッチング素子をスイッチング動作させ、前記第１スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを昇圧回路として動作させて前記電気二重層コンデンサを放電させる、第２モードの制御を行い、
前記第１モードにおいて、前記電気二重層コンデンサの充電電圧が予め定められた第２設定電圧未満の場合に、前記電気二重層コンデンサの充電電圧が前記第２設定電圧以上の場合の第１スイッチングサイクルよりも長い第２スイッチングサイクルで制御を行い、前記第２スイッチング素子に流れる電流がゼロになる又は反転する第１タイミングで、現在の前記第２スイッチングサイクルを終了し、次の前記第２スイッチングサイクルを開始する、
ことを特徴とする。 A control method according to one aspect of the present invention includes the steps of:
a terminal section having an input terminal, an output terminal, a first connection point electrically connected to the output terminal, and an input rectifier element having an anode electrically connected to the input terminal and a cathode electrically connected to the first connection point; an electric double layer capacitor having one end electrically connected to a reference potential; a first switching element having one end electrically connected to the first connection point; a coil having one end electrically connected to the other end of the first switching element and the other end electrically connected to the other end of the electric double layer capacitor; and a second switching element having one end electrically connected to the other end of the first switching element and one end of the coil, and the other end electrically connected to the reference potential,
a first mode control is performed in which, when an input voltage input to the input terminal is equal to or higher than a predetermined first set voltage, the first switching element is switched on based on a current flowing through the first switching element and a charging voltage of the electric double layer capacitor, and the second switching element is switched on based on a synchronous rectification element, thereby operating the first switching element, the second switching element and the coil as a step-up circuit to charge the electric double layer capacitor; and a second mode control is performed in which, when the input voltage is lower than the first set voltage, the second switching element is switched on based on a current flowing through the second switching element and an output voltage output from the output terminal, and the first switching element is switched on based on a synchronous rectification element, thereby operating the first switching element, the second switching element and the coil as a step-up circuit to discharge the electric double layer capacitor;
In the first mode, when the charging voltage of the electric double layer capacitor is less than a predetermined second set voltage, control is performed with a second switching cycle that is longer than a first switching cycle when the charging voltage of the electric double layer capacitor is equal to or greater than the second set voltage, and the current second switching cycle is terminated and a next second switching cycle is started at a first timing when the current flowing through the second switching element becomes zero or is reversed.
It is characterized by:

本発明の一態様の制御プログラムは、
入力端子、出力端子、前記出力端子に電気的に接続された第１接続点、及び、アノードが前記入力端子に電気的に接続され、カソードが前記第１接続点に電気的に接続された入力整流素子を有する端子部と、一端が基準電位に電気的に接続された電気二重層コンデンサと、一端が前記第１接続点に電気的に接続された第１スイッチング素子と、一端が前記第１スイッチング素子の他端に電気的に接続され、他端が前記電気二重層コンデンサの他端に電気的に接続されたコイルと、一端が前記第１スイッチング素子の他端及び前記コイルの一端に電気的に接続され、他端が基準電位に電気的に接続された第２スイッチング素子と、を備えるバックアップ電源装置の制御プログラムであって、
前記入力端子に入力される入力電圧が予め定められた第１設定電圧以上の場合に、前記第１スイッチング素子に流れる電流及び前記電気二重層コンデンサの充電電圧に基づいて、前記第１スイッチング素子をスイッチング動作させ、前記第２スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを降圧回路として動作させて前記電気二重層コンデンサを充電する、第１モードの制御を行い、前記入力電圧が前記第１設定電圧未満の場合に、前記第２スイッチング素子に流れる電流及び前記出力端子から出力される出力電圧に基づいて、前記第２スイッチング素子をスイッチング動作させ、前記第１スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを昇圧回路として動作させて前記電気二重層コンデンサを放電させる、第２モードの制御を行い、
前記第１モードにおいて、前記電気二重層コンデンサの充電電圧が予め定められた第２設定電圧未満の場合に、前記電気二重層コンデンサの充電電圧が前記第２設定電圧以上の場合の第１スイッチングサイクルよりも長い第２スイッチングサイクルで制御を行い、前記第２スイッチング素子に流れる電流がゼロになる又は反転する第１タイミングで、現在の前記第２スイッチングサイクルを終了し、次の前記第２スイッチングサイクルを開始する、
ことを処理装置に実行させる。 A control program according to one embodiment of the present invention comprises:
a terminal section having an input terminal, an output terminal, a first connection point electrically connected to the output terminal, and an input rectifier element having an anode electrically connected to the input terminal and a cathode electrically connected to the first connection point; an electric double layer capacitor having one end electrically connected to a reference potential; a first switching element having one end electrically connected to the first connection point; a coil having one end electrically connected to the other end of the first switching element and the other end electrically connected to the other end of the electric double layer capacitor; and a second switching element having one end electrically connected to the other end of the first switching element and one end of the coil, and the other end electrically connected to the reference potential,
a first mode control is performed in which, when an input voltage input to the input terminal is equal to or higher than a predetermined first set voltage, the first switching element is switched on based on a current flowing through the first switching element and a charging voltage of the electric double layer capacitor, and the second switching element is switched on based on a synchronous rectification element, thereby operating the first switching element, the second switching element and the coil as a step-up circuit to charge the electric double layer capacitor; and a second mode control is performed in which, when the input voltage is lower than the first set voltage, the second switching element is switched on based on a current flowing through the second switching element and an output voltage output from the output terminal, and the first switching element is switched on based on a synchronous rectification element, thereby operating the first switching element, the second switching element and the coil as a step-up circuit to discharge the electric double layer capacitor;
In the first mode, when the charging voltage of the electric double layer capacitor is less than a predetermined second set voltage, control is performed with a second switching cycle that is longer than a first switching cycle when the charging voltage of the electric double layer capacitor is equal to or greater than the second set voltage, and the current second switching cycle is terminated and a next second switching cycle is started at a first timing when the current flowing through the second switching element becomes zero or is reversed.
The processing device is caused to execute the above.

本発明の一態様のバックアップ電源装置、制御方法及び制御プログラムは、部品点数を抑制し、及び、電気二重層コンデンサ充電時の電気二重層コンデンサの充電電圧が低い時の過電流を抑制できるという効果を奏する。 The backup power supply device, control method, and control program of one aspect of the present invention have the effect of reducing the number of parts and reducing overcurrent when the charging voltage of the electric double layer capacitor is low during charging of the electric double layer capacitor.

図１は、実施の形態のバックアップ電源装置の構成を示す図である。FIG. 1 is a diagram showing the configuration of a backup power supply device according to an embodiment. 図２は、実施の形態のバックアップ電源装置のバッテリ電圧低下監視部及びモード切替タイミング調整部の回路構成を示す図である。FIG. 2 is a diagram showing a circuit configuration of a battery voltage drop monitor and a mode switching timing adjuster of the backup power supply device according to the embodiment. 図３は、実施の形態のバックアップ電源装置のスイッチング周波数設定部の回路構成を示す図である。FIG. 3 is a diagram showing a circuit configuration of a switching frequency setting unit of the backup power supply device according to the embodiment. 図４は、実施の形態のバックアップ電源装置の鋸歯状波信号及び周期パルス信号の一例を示す図である。FIG. 4 is a diagram illustrating an example of a sawtooth wave signal and a periodic pulse signal of the backup power supply device according to the embodiment. 図５は、実施の形態のバックアップ電源装置のスイッチング電流検出部の回路構成を示す図である。FIG. 5 is a diagram showing a circuit configuration of a switching current detection unit of the backup power supply device according to the embodiment. 図６は、実施の形態のバックアップ電源装置の電流情報検出部の回路構成を示す図である。FIG. 6 is a diagram showing a circuit configuration of a current information detector of the backup power supply device according to the embodiment. 図７は、実施の形態のバックアップ電源装置の過電圧検出部の回路構成を示す図である。FIG. 7 is a diagram showing a circuit configuration of an overvoltage detection unit of the backup power supply device according to the embodiment. 図８は、実施の形態のバックアップ電源装置の出力電圧誤差検出部の回路構成を示す図である。FIG. 8 is a diagram showing a circuit configuration of an output voltage error detector of the backup power supply device according to the embodiment. 図９は、実施の形態のバックアップ電源装置のオンタイミング制御部の構成を示す図である。FIG. 9 is a diagram showing the configuration of the on-timing control unit of the backup power supply device according to the embodiment. 図１０は、実施の形態のバックアップ電源装置の制御部の動作タイミングを示す図である。FIG. 10 is a diagram illustrating the operation timing of the control unit of the backup power supply device according to the embodiment. 図１１は、実施の形態のバックアップ電源装置の制御部の動作タイミングを示す図である。FIG. 11 is a diagram illustrating the operation timing of the control unit of the backup power supply device according to the embodiment. 図１２は、実施の形態のバックアップ電源装置の制御部の動作タイミングを示す図である。FIG. 12 is a diagram illustrating the operation timing of the control unit of the backup power supply device according to the embodiment. 図１３は、実施の形態のバックアップ電源装置の制御部の動作タイミングを示す図である。FIG. 13 is a diagram illustrating the operation timing of the control unit of the backup power supply device according to the embodiment. 図１４は、実施の形態のバックアップ電源装置の鋸歯状波信号、電流情報信号、誤差信号及び主スイッチング制御信号の一例を示す図である。FIG. 14 is a diagram illustrating an example of a sawtooth wave signal, a current information signal, an error signal, and a main switching control signal of the backup power supply device according to the embodiment. 図１５は、実施の形態のバックアップ電源装置のドライブ選択部の回路構成を示す図である。FIG. 15 is a diagram showing a circuit configuration of a drive selection unit of the backup power supply device according to the embodiment.

以下に、本発明のバックアップ電源装置、制御方法及び制御プログラムの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。 Below, an embodiment of the backup power supply device, control method, and control program of the present invention will be described in detail with reference to the drawings. Note that the present invention is not limited to this embodiment.

＜実施の形態＞
図１は、実施の形態のバックアップ電源装置の構成を示す図である。 <Embodiment>
FIG. 1 is a diagram showing the configuration of a backup power supply device according to an embodiment.

バックアップ電源装置１は、バッテリ２の電圧ＶＩＮが予め定められた入力電圧閾値以上の場合には、バッテリ２から入力端子１ａ及び１ｂを介して供給される電力を使用して、電気二重層コンデンサ３を充電する。 When the voltage VIN of the battery 2 is equal to or higher than a predetermined input voltage threshold, the backup power supply device 1 charges the electric double layer capacitor 3 using power supplied from the battery 2 via the input terminals 1a and 1b.

入力電圧閾値が、本開示の「第１設定電圧」の一例に相当する。 The input voltage threshold corresponds to an example of the "first set voltage" in this disclosure.

バックアップ電源装置１は、バッテリ２の電圧ＶＩＮが入力電圧閾値未満の場合は、電気二重層コンデンサ３に充電された電力を使用して、出力端子１ｃから直流電圧を出力する。出力端子１ｃから出力される電力は、図示しない電子機器に給電される。 When the voltage VIN of the battery 2 is less than the input voltage threshold, the backup power supply device 1 outputs a DC voltage from the output terminal 1c using the power stored in the electric double layer capacitor 3. The power output from the output terminal 1c is supplied to an electronic device (not shown).

バッテリ２は、車両に搭載された補機バッテリが例示されるが、本開示はこれに限定されない。電圧ＶＩＮは、１２Ｖ又は２４Ｖが例示されるが、本開示はこれに限定されない。入力電圧閾値は、９Ｖが例示されるが、本開示はこれに限定されない。 The battery 2 is exemplified by an auxiliary battery mounted on a vehicle, but the present disclosure is not limited thereto. The voltage V IN is exemplified by 12 V or 24 V, but the present disclosure is not limited thereto. The input voltage threshold is exemplified by 9 V, but the present disclosure is not limited thereto.

バックアップ電源装置１は、抵抗Ｒ１から抵抗Ｒ１２までと、コンデンサＣ１と、電気二重層コンデンサ３と、昇降圧回路４と、端子部５と、制御部１０と、を含む。昇降圧回路４は、スイッチング素子Ｑ１及びＱ２と、コイルＬ１と、を含む。端子部５は、入力端子１ａ及び１ｂと、出力端子１ｃと、ダイオードＤ１と、を含む。 The backup power supply 1 includes resistors R1 to R12 , a capacitor C1 , an electric double layer capacitor 3, a step-up/step-down circuit 4, a terminal unit 5, and a control unit 10. The step-up/step-down circuit 4 includes switching elements Q1 and Q2 , and a coil L1. The terminal unit 5 includes input terminals 1a and 1b, an output terminal 1c, and a diode D1 .

入力端子１ａは、バッテリ２の高電位側端に電気的に接続されている。入力端子１ｂは、バッテリ２の低電位側端に電気的に接続されている。バッテリ２の低電位側端は、基準電位に電気的に接続されている。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。 The input terminal 1a is electrically connected to the high potential end of the battery 2. The input terminal 1b is electrically connected to the low potential end of the battery 2. The low potential end of the battery 2 is electrically connected to a reference potential. An example of the reference potential is the ground potential, but the present disclosure is not limited thereto.

抵抗Ｒ１の一端は、高電位側の入力端子１ａに電気的に接続されている。抵抗Ｒ１の他端は、抵抗Ｒ２の一端に電気的に接続されている。抵抗Ｒ２の他端は、低電位側の入力端子１ｂに電気的に接続されている。抵抗Ｒ１及び抵抗Ｒ２は、電圧ＶＩＮを抵抗分圧した電圧Ｖ１を、制御部１０に出力する。つまり、Ｖ１＝ＶＩＮ÷（Ｒ１＋Ｒ２）×Ｒ２である。 One end of the resistor R1 is electrically connected to the high potential side input terminal 1a. The other end of the resistor R1 is electrically connected to one end of the resistor R2 . The other end of the resistor R2 is electrically connected to the low potential side input terminal 1b. The resistors R1 and R2 output a voltage V1 obtained by resistively dividing the voltage V IN to the control unit 10. In other words, V1 = V IN ÷ ( R1 + R2 ) × R2 .

ダイオードＤ１のアノードは、入力端子１ａに電気的に接続されている。ダイオードＤ１のカソードは、ノードＮ１に電気的に接続されている。 The anode of the diode D1 is electrically connected to the input terminal 1a, and the cathode of the diode D1 is electrically connected to the node N1 .

ノードＮ１が、本開示の「接続点」の一例に相当する。 The node N1 corresponds to an example of a "connection point" in the present disclosure.

ダイオードＤ１は、電圧ＶＩＮがノードＮ１の電圧ＶＮ１よりも高い場合には、バッテリ２からノードＮ１へ向かう電流を通過させる。ダイオードＤ１は、電圧ＶＩＮが電圧ＶＮ１よりも低い場合には、ノードＮ１からバッテリ２へ向かう電流を遮断する。 The diode D1 passes a current from the battery 2 to the node N1 when the voltage V IN is higher than the voltage V N1 of the node N1 . The diode D1 blocks a current from the node N1 to the battery 2 when the voltage V IN is lower than the voltage V N1 .

コンデンサＣ１の一端は、ノードＮ１に電気的に接続されている。コンデンサＣ１の他端は、入力端子１ｂに電気的に接続されている。コンデンサＣ１は、電圧ＶＮ１を安定化、平滑化する。 One end of the capacitor C1 is electrically connected to the node N1 . The other end of the capacitor C1 is electrically connected to the input terminal 1b. The capacitor C1 stabilizes and smoothes the voltage VN1 .

バックアップ電源装置１が電気二重層コンデンサ３を充電する場合には、電圧ＶＮ１は、入力電圧、つまり電圧ＶＩＮである。バックアップ電源装置１が電気二重層コンデンサ３を放電させる場合には、電圧ＶＮ１は、出力電圧である。 When the backup power supply 1 charges the electric double layer capacitor 3, the voltage VN1 is the input voltage, i.e., the voltage VIN . When the backup power supply 1 discharges the electric double layer capacitor 3, the voltage VN1 is the output voltage.

抵抗Ｒ３の一端は、ノードＮ１に電気的に接続されている。抵抗Ｒ３の他端は、抵抗Ｒ４の一端に電気的に接続されている。抵抗Ｒ４の他端は、入力端子１ｂに電気的に接続されている。抵抗Ｒ３及び抵抗Ｒ４は、電圧ＶＮ１を抵抗分圧した電圧Ｖ２を、制御部１０に出力する。つまり、Ｖ２＝ＶＮ１÷（Ｒ３＋Ｒ４）×Ｒ４である。 One end of the resistor R3 is electrically connected to the node N1 . The other end of the resistor R3 is electrically connected to one end of the resistor R4 . The other end of the resistor R4 is electrically connected to the input terminal 1b. The resistors R3 and R4 output a voltage V2 obtained by resistively dividing the voltage VN1 to the control unit 10. In other words, V2 = VN1 ÷ ( R3 + R4 ) × R4 .

バックアップ電源装置１が電気二重層コンデンサ３を充電する場合には、電圧Ｖ２は、入力電圧、つまり電圧ＶＩＮ（＝電圧ＶＮ１）に比例する電圧である。バックアップ電源装置１が電気二重層コンデンサ３を放電させる場合には、電圧Ｖ２は、出力電圧、つまり電圧ＶＮ１に比例する電圧である。 When the backup power supply 1 charges the electric double layer capacitor 3, the voltage V2 is proportional to the input voltage, i.e., the voltage V IN (= the voltage V N1 ). When the backup power supply 1 discharges the electric double layer capacitor 3, the voltage V2 is proportional to the output voltage, i.e., the voltage V N1 .

抵抗Ｒ５の一端は、ノードＮ１に電気的に接続されている。抵抗Ｒ５の他端は、スイッチング素子Ｑ１のドレインに電気的に接続されている。抵抗Ｒ５の一端の電圧Ｖ６、及び、抵抗Ｒ５の他端の電圧Ｖ７は、制御部１０に入力される。 One end of the resistor R5 is electrically connected to the node N1 . The other end of the resistor R5 is electrically connected to the drain of the switching element Q1 . A voltage V6 at one end of the resistor R5 and a voltage V7 at the other end of the resistor R5 are input to the control unit 10.

スイッチング素子Ｑ１のソースは、コイルＬ１の一端に電気的に接続されている。スイッチング素子Ｑ１のゲートには、スイッチング制御信号Ｓ１が制御部１０から抵抗Ｒ６を介して入力される。 The source of the switching element Q1 is electrically connected to one end of the coil L1 . A switching control signal S1 is input to the gate of the switching element Q1 from the control unit 10 via a resistor R6 .

スイッチング素子Ｑ１が、本開示の「第１スイッチング素子」の一例に相当する。 The switching element Q1 corresponds to an example of a "first switching element" in the present disclosure.

なお、本開示では、各スイッチング素子がＭＯＳＦＥＴであることとしたが、これに限定されない。各スイッチング素子は、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などでも良い。 In this disclosure, each switching element is described as a MOSFET, but is not limited to this. Each switching element may be a silicon power device, a GaN power device, a SiC power device, an IGBT (Insulated Gate Bipolar Transistor), etc.

各スイッチング素子は、寄生ダイオード（ボディダイオード）を有する。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。寄生ダイオードは、トランジスタのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。 Each switching element has a parasitic diode (body diode). A parasitic diode is a pn junction between the back gate and the source and drain of a MOSFET. The parasitic diode can be used as a freewheeling diode to release the transient back electromotive force when the transistor is turned off.

制御部１０は、抵抗Ｒ５の両端間の電圧、つまり、電圧Ｖ６と電圧Ｖ７との差に基づいて、スイッチング素子Ｑ１のドレイン－ソース間に流れる電流を検出できる。 The control unit 10 can detect the current flowing between the drain and source of the switching element Q1 based on the voltage across the resistor R5 , that is, the difference between the voltages V6 and V7 .

なお、実施の形態では、バックアップ電源装置１が抵抗Ｒ５を備えることとしたが、本開示はこれに限定されない。制御部１０は、スイッチング素子Ｑ１のドレイン－ソース間の電圧に基づいて、スイッチング素子Ｑ１のドレイン－ソース間に流れる電流を検出することとしても良い。この場合、バックアップ電源装置１は、抵抗Ｒ５を備えなくても良い。但し、スイッチング素子Ｑ１のオン抵抗は、抵抗Ｒ５と比較して、温度変化が大きい。従って、バックアップ電源装置１は、高い精度が必要な場合は、抵抗Ｒ５を備えることとし、高い精度が必要ではない場合は、スイッチング素子Ｑ１のオン抵抗を利用することとすると良い。 In the embodiment, the backup power supply 1 includes the resistor R5 , but the present disclosure is not limited to this. The control unit 10 may detect the current flowing between the drain and source of the switching element Q1 based on the voltage between the drain and source of the switching element Q1 . In this case, the backup power supply 1 does not need to include the resistor R5 . However, the on-resistance of the switching element Q1 changes more with temperature than the resistor R5 . Therefore, the backup power supply 1 may include the resistor R5 when high accuracy is required, and may use the on-resistance of the switching element Q1 when high accuracy is not required.

スイッチング素子Ｑ２のドレインは、スイッチング素子Ｑ１のソース及びコイルＬ１の一端に電気的に接続されている。スイッチング素子Ｑ２のソースは、抵抗Ｒ８の一端に電気的に接続されている。抵抗Ｒ８の他端は、入力端子１ｂに電気的に接続されている。スイッチング素子Ｑ２のゲートには、スイッチング制御信号Ｓ２が制御部１０から抵抗Ｒ７を介して入力される。 The drain of the switching element Q2 is electrically connected to the source of the switching element Q1 and one end of the coil L1 . The source of the switching element Q2 is electrically connected to one end of a resistor R8 . The other end of the resistor R8 is electrically connected to the input terminal 1b. A switching control signal S2 is input to the gate of the switching element Q2 from the control unit 10 via a resistor R7 .

スイッチング素子Ｑ２が、本開示の「第２スイッチング素子」の一例に相当する。 The switching element Q2 corresponds to an example of a "second switching element" in the present disclosure.

抵抗Ｒ９の一端は、スイッチング素子Ｑ２のソース及び抵抗Ｒ８の一端に電気的に接続されている。スイッチング素子Ｑ２のソース及び抵抗Ｒ８の一端の電圧Ｖ４は、抵抗Ｒ９を介して、制御部１０に入力される。 One end of the resistor R9 is electrically connected to the source of the switching element Q2 and one end of the resistor R8 . The voltage V4 at the source of the switching element Q2 and one end of the resistor R8 is input to the control unit 10 via the resistor R9 .

抵抗Ｒ１０の一端は、スイッチング素子Ｑ２のソース及び抵抗Ｒ８の一端に電気的に接続されている。スイッチング素子Ｑ２のソース及び抵抗Ｒ８の一端の電圧Ｖ５は、抵抗Ｒ１０を介して、制御部１０に入力される。 One end of the resistor R10 is electrically connected to the source of the switching element Q2 and one end of the resistor R8 . The voltage V5 at the source of the switching element Q2 and one end of the resistor R8 is input to the control unit 10 via the resistor R10 .

制御部１０は、抵抗Ｒ８の両端間の電圧、つまり、電圧Ｖ４又は電圧Ｖ５に基づいて、スイッチング素子Ｑ２のドレイン－ソース間に流れる電流を検出できる。 The control unit 10 can detect the current flowing between the drain and source of the switching element Q2 based on the voltage across the resistor R8 , that is, the voltage V4 or the voltage V5 .

なお、実施の形態では、バックアップ電源装置１が抵抗Ｒ８を備えることとしたが、本開示はこれに限定されない。制御部１０は、スイッチング素子Ｑ２のドレイン－ソース間の電圧に基づいて、スイッチング素子Ｑ２のドレイン－ソース間に流れる電流を検出することとしても良い。この場合、バックアップ電源装置１は、抵抗Ｒ８を備えなくても良い。但し、スイッチング素子Ｑ２のオン抵抗は、抵抗Ｒ８と比較して、温度変化が大きい。従って、バックアップ電源装置１は、高い精度が必要な場合は、抵抗Ｒ８を備えることとし、高い精度が必要ではない場合は、スイッチング素子Ｑ２のオン抵抗を利用することとすると良い。 In the embodiment, the backup power supply 1 includes the resistor R8 , but the present disclosure is not limited to this. The control unit 10 may detect the current flowing between the drain and source of the switching element Q2 based on the voltage between the drain and source of the switching element Q2 . In this case, the backup power supply 1 does not need to include the resistor R8 . However, the on-resistance of the switching element Q2 has a larger temperature change than the resistor R8 . Therefore, the backup power supply 1 may include the resistor R8 when high accuracy is required, and may use the on-resistance of the switching element Q2 when high accuracy is not required.

コイルＬ１の他端は、電気二重層コンデンサ３の一端（高電位側端）に電気的に接続されている。電気二重層コンデンサ３の他端（低電位側端）は、入力端子１ｂに電気的に接続されている。 The other end of the coil L1 is electrically connected to one end (high potential end) of the electric double layer capacitor 3. The other end (low potential end) of the electric double layer capacitor 3 is electrically connected to the input terminal 1b.

抵抗Ｒ１１の一端は、電気二重層コンデンサ３の一端に電気的に接続されている。抵抗Ｒ１１の他端は、抵抗Ｒ１２の一端に電気的に接続されている。抵抗Ｒ１２の他端は、電気二重層コンデンサ３の他端に電気的に接続されている。抵抗Ｒ１１及び抵抗Ｒ１２は、電気二重層コンデンサ３の電圧ＶＥＤＬＣを抵抗分圧した電圧Ｖ３を、制御部１０に出力する。つまり、Ｖ３＝ＶＥＤＬＣ÷（Ｒ１１＋Ｒ１２）×Ｒ１２である。 One end of the resistor R11 is electrically connected to one end of the electric double layer capacitor 3. The other end of the resistor R11 is electrically connected to one end of the resistor R12 . The other end of the resistor R12 is electrically connected to the other end of the electric double layer capacitor 3. The resistors R11 and R12 output a voltage V3 obtained by resistively dividing the voltage VEDLC of the electric double layer capacitor 3 to the control unit 10. In other words, V3 = VEDLC ÷ ( R11 + R12 ) × R12 .

制御部１０は、電圧Ｖ１から電圧Ｖ７までに基づいて、昇降圧回路４を制御する。 The control unit 10 controls the step-up/step-down circuit 4 based on the voltages V1 to V7 .

制御部１０は、電気二重層コンデンサ３を充電するモード（以下、「第１モード」と称する。）では、電圧ＶＩＮを降圧して電気二重層コンデンサ３に出力するように、昇降圧回路４を制御する。第１モードでは、昇降圧回路４の入力電圧は、電圧ＶＩＮであり、出力電圧は、電圧ＶＥＤＬＣである。 In a mode for charging the electric double layer capacitor 3 (hereinafter referred to as the "first mode"), the control unit 10 controls the step-up/step-down circuit 4 to step-down the voltage V IN and output it to the electric double layer capacitor 3. In the first mode, the input voltage of the step-up/step-down circuit 4 is the voltage V IN , and the output voltage is the voltage V EDLC .

制御部１０は、第１モードでは、スイッチング素子Ｑ１及びコイルＬ１を、降圧回路として動作させる。また、制御部１０は、第１モードでは、スイッチング素子Ｑ１を主スイッチング素子として動作させ、スイッチング素子Ｑ２を同期整流素子として動作させる。 In the first mode, the control unit 10 operates the switching element Q1 and the coil L1 as a step-down circuit. Also, in the first mode, the control unit 10 operates the switching element Q1 as a main switching element and the switching element Q2 as a synchronous rectification element.

制御部１０は、電気二重層コンデンサ３を放電させるモード（以下、「第２モード」と称する。）では、電圧ＶＥＤＬＣを昇圧して出力端子１ｃに出力するように、昇降圧回路４を制御する。第２モードでは、昇降圧回路４の入力電圧は、電圧ＶＥＤＬＣであり、出力電圧は、電圧ＶＮ１である。 In a mode in which the electric double layer capacitor 3 is discharged (hereinafter referred to as the "second mode"), the control unit 10 controls the step-up/step-down circuit 4 to step-up the voltage V_EDLC and output it to the output terminal 1c. In the second mode, the input voltage of the step-up/step-down circuit 4 is the voltage V_EDLC , and the output voltage is the voltage V_N1 .

制御部１０は、第２モードでは、スイッチング素子Ｑ２及びコイルＬ１を、昇圧回路として動作させる。また、制御部１０は、第２モードでは、スイッチング素子Ｑ２を主スイッチング素子として動作させ、スイッチング素子Ｑ１を同期整流素子として動作させる。 In the second mode, the control unit 10 operates the switching element Q2 and the coil L1 as a boost circuit. Also, in the second mode, the control unit 10 operates the switching element Q2 as a main switching element and the switching element Q1 as a synchronous rectification element.

制御部１０は、バッテリ電圧低下監視部１１と、モード切替タイミング調整部１２と、スイッチング周波数設定部１３と、スイッチング電流検出部１４と、電流情報検出部１５と、過電圧検出部１６と、出力電圧誤差検出部１７と、オンオフ制御部１８と、ドライブ選択部１９と、第１レベルシフト部２０と、第２レベルシフト部２１と、オンタイミング制御部２２と、ゲート駆動回路Ｂ１及びＢ２と、を含む。 The control unit 10 includes a battery voltage drop monitoring unit 11, a mode switching timing adjustment unit 12, a switching frequency setting unit 13, a switching current detection unit 14, a current information detection unit 15, an overvoltage detection unit 16, an output voltage error detection unit 17, an on/off control unit 18, a drive selection unit 19, a first level shift unit 20, a second level shift unit 21, an on-timing control unit 22, and gate drive circuits B1 and B2 .

バッテリ電圧低下監視部１１は、電圧Ｖ１に基づいて、バッテリ２の電圧ＶＩＮが入力電圧閾値未満に低下したか否かを監視する。モード切替タイミング調整部１２は、バッテリ電圧低下監視部１１からの出力信号に基づいて、第１モード又は第２モードを表すモード信号ＳＭＯＤＥを、スイッチング周期の先頭のタイミングで切り替える。 The battery voltage drop monitoring unit 11 monitors whether the voltage VIN of the battery 2 has dropped below an input voltage threshold based on the voltage V1 . The mode switching timing adjustment unit 12 switches the mode signal S MODE , which indicates the first mode or the second mode, at the start timing of a switching period based on the output signal from the battery voltage drop monitoring unit 11.

図２は、実施の形態のバックアップ電源装置のバッテリ電圧低下監視部及びモード切替タイミング調整部の回路構成を示す図である。 Figure 2 is a diagram showing the circuit configuration of the battery voltage drop monitor and mode switching timing adjuster of the backup power supply device according to the embodiment.

バッテリ電圧低下監視部１１は、コンパレータ３１と、定電圧源３２と、を含む。コンパレータ３１の非反転入力端子（＋端子）には、定電圧源３２の電圧が入力される。定電圧源３２の電圧は、入力電圧閾値に応じた電圧である。詳しくは、定電圧源３２の電圧は、（（入力電圧閾値）÷（Ｒ１＋Ｒ２）×Ｒ２）である。コンパレータ３１の反転入力端子（－端子）には、電圧Ｖ１が入力される。 The battery voltage drop monitoring unit 11 includes a comparator 31 and a constant voltage source 32. The voltage of the constant voltage source 32 is input to a non-inverting input terminal (+ terminal) of the comparator 31. The voltage of the constant voltage source 32 is a voltage according to an input voltage threshold. More specifically, the voltage of the constant voltage source 32 is ((input voltage threshold)÷( R1 + R2 )× R2 ). A voltage V1 is input to an inverting input terminal (- terminal) of the comparator 31.

コンパレータ３１は、電圧Ｖ１が定電圧源３２の電圧以上の場合には、ローレベルの信号を出力する。つまり、コンパレータ３１は、バッテリ２の電圧ＶＩＮが入力電圧閾値以上の場合には、ローレベルの信号を出力する。 The comparator 31 outputs a low-level signal when the voltage V1 is equal to or higher than the voltage of the constant voltage source 32. In other words, the comparator 31 outputs a low-level signal when the voltage V IN of the battery 2 is equal to or higher than the input voltage threshold value.

一方、コンパレータ３１は、電圧Ｖ１が定電圧源３２の電圧未満の場合には、ハイレベルの信号を出力する。つまり、コンパレータ３１は、バッテリ２の電圧ＶＩＮが入力電圧閾値未満の場合には、ハイレベルの信号を出力する。 On the other hand, the comparator 31 outputs a high-level signal when the voltage V1 is lower than the voltage of the constant voltage source 32. In other words, the comparator 31 outputs a high-level signal when the voltage V IN of the battery 2 is lower than the input voltage threshold value.

モード切替タイミング調整部１２は、Ｄ型フリップフロップ４１と、ワンショット回路４２と、を含む。 The mode switching timing adjustment unit 12 includes a D-type flip-flop 41 and a one-shot circuit 42.

Ｄ型フリップフロップ４１のＤ端子（信号入力端子）には、コンパレータ３１の出力信号が入力される。 The output signal of the comparator 31 is input to the D terminal (signal input terminal) of the D-type flip-flop 41.

ワンショット回路４２は、スイッチング周期を表す周期パルス信号ＳＯＳＣ（後述）がローレベルからハイレベルに変化するタイミングで、ワンショットパルスをＤ型フリップフロップ４１のＴ端子（トリガ入力端子）に出力する。 The one-shot circuit 42 outputs a one-shot pulse to a T terminal (trigger input terminal) of the D-type flip-flop 41 at the timing when a periodic pulse signal S OSC (described later) indicating a switching period changes from low level to high level.

Ｄ型フリップフロップ４１は、ワンショット回路４２から入力されるワンショットパルスがローレベルからハイレベルに変化するタイミングで、コンパレータ３１の出力信号を取り込む。Ｄ型フリップフロップ４１は、反転出力端子（Ｑバー端子）から、モードを表すモード信号ＳＭＯＤＥを出力する。 The D-type flip-flop 41 receives the output signal of the comparator 31 at the timing when the one-shot pulse input from the one-shot circuit 42 changes from low level to high level. The D-type flip-flop 41 outputs a mode signal S MODE indicating the mode from an inverted output terminal (Q bar terminal).

モード信号ＳＭＯＤＥは、ハイレベルの場合には第１モード（充電モード）を表し、ローレベルの場合には第２モード（放電モード）を表す。 The mode signal S MODE indicates the first mode (charging mode) when it is at a high level, and indicates the second mode (discharging mode) when it is at a low level.

再び図１を参照すると、スイッチング周波数設定部１３は、モード信号ＳＭＯＤＥに基づいて、スイッチング周波数を表す周期パルス信号ＳＯＳＣを出力する。 Referring back to FIG. 1, the switching frequency setting unit 13 outputs a periodic pulse signal S_OSC representing a switching frequency based on the mode signal S_MODE .

図３は、実施の形態のバックアップ電源装置のスイッチング周波数設定部の回路構成を示す図である。 Figure 3 is a diagram showing the circuit configuration of the switching frequency setting unit of the backup power supply device of the embodiment.

スイッチング周波数設定部１３は、ＮＯＴゲート回路（反転回路）５１及び６１と、定電流源５２、５３、５６及び５７と、トランスファーゲート回路５４、５５、５８、６４及び６５と、コンデンサ５９と、コンパレータ６０と、定電圧源６２及び６３と、を含む。 The switching frequency setting unit 13 includes NOT gate circuits (inverting circuits) 51 and 61, constant current sources 52, 53, 56 and 57, transfer gate circuits 54, 55, 58, 64 and 65, a capacitor 59, a comparator 60, and constant voltage sources 62 and 63.

スイッチング周波数設定部１３が、本開示の「鋸歯状波生成回路」の一例に相当する。 The switching frequency setting unit 13 corresponds to an example of the "sawtooth wave generating circuit" of this disclosure.

ＮＯＴゲート回路５１は、モード信号ＳＭＯＤＥを反転して、トランスファーゲート回路５４及び５８に出力する。従って、トランスファーゲート回路５４及び５８は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合にオフ状態になり、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合にオン状態になる。 The NOT gate circuit 51 inverts the mode signal S MODE and outputs it to the transfer gate circuits 54 and 58. Therefore, the transfer gate circuits 54 and 58 are turned off when the mode signal S MODE is at a high level (first mode), and are turned on when the mode signal S MODE is at a low level (second mode).

コンデンサ５９の低電位側端は、基準電位に電気的に接続されている。 The low potential end of capacitor 59 is electrically connected to the reference potential.

定電流源５２は、電源電位ＶＤＤと、コンデンサ５９の高電位側端と、の間に電気的に接続されている。 The constant current source 52 is electrically connected between the power supply potential VDD and the high potential end of the capacitor 59.

定電流源５３の一端は、電源電位ＶＤＤに電気的に接続されている。定電流源５３の他端は、トランスファーゲート回路５４を介して、コンデンサ５９の高電位側端に電気的に接続されている。 One end of the constant current source 53 is electrically connected to the power supply potential VDD. The other end of the constant current source 53 is electrically connected to the high potential end of the capacitor 59 via the transfer gate circuit 54.

モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合には、トランスファーゲート回路５４がオフ状態になる。従って、コンデンサ５９は、定電流源５２だけによって充電される。モード信号ＳＭＯＤＥがローレベル（第２モード）の場合には、トランスファーゲート回路５４がオン状態になる。従って、コンデンサ５９は、定電流源５２及び５３の両方によって充電される。つまり、コンデンサ５９は、モード信号ＳＭＯＤＥの信号値に応じて充電電流が変わるので、電圧の上昇スピードが変わる。 When the mode signal S MODE is at a high level (first mode), the transfer gate circuit 54 is turned off. Therefore, the capacitor 59 is charged only by the constant current source 52. When the mode signal S MODE is at a low level (second mode), the transfer gate circuit 54 is turned on. Therefore, the capacitor 59 is charged by both the constant current sources 52 and 53. In other words, the charging current of the capacitor 59 changes according to the signal value of the mode signal S MODE , and therefore the speed at which the voltage rises changes.

コンデンサ５９の高電位側端の電圧が、鋸歯状波信号ＳＳＡＷである。 The voltage at the high potential end of the capacitor 59 is the sawtooth signal S SAW .

コンパレータ６０の反転入力端子（－端子）は、コンデンサ５９の高電位側端に電気的に接続されている。コンパレータ６０の非反転入力端子（＋端子）は、トランスファーゲート回路６４を介して、定電圧源６２に電気的に接続されているとともに、トランスファーゲート回路６５を介して、定電圧源６３に電気的に接続されている。 The inverting input terminal (- terminal) of the comparator 60 is electrically connected to the high potential end of the capacitor 59. The non-inverting input terminal (+ terminal) of the comparator 60 is electrically connected to the constant voltage source 62 via the transfer gate circuit 64, and is electrically connected to the constant voltage source 63 via the transfer gate circuit 65.

トランスファーゲート回路６４は、コンパレータ６０の出力信号がハイレベルの場合にオン状態になり、コンパレータ６０の出力信号がローレベルの場合にオフ状態になる。 The transfer gate circuit 64 is turned on when the output signal of the comparator 60 is at a high level, and is turned off when the output signal of the comparator 60 is at a low level.

ＮＯＴゲート回路６１は、コンパレータ６０の出力信号を反転して、トランスファーゲート回路５５及び６５に出力する。従って、トランスファーゲート回路５５及び６５は、コンパレータ６０の出力信号がハイレベルの場合にオフ状態になり、コンパレータ６０の出力信号がローレベルの場合にオン状態になる。 The NOT gate circuit 61 inverts the output signal of the comparator 60 and outputs it to the transfer gate circuits 55 and 65. Therefore, the transfer gate circuits 55 and 65 are turned off when the output signal of the comparator 60 is at a high level, and are turned on when the output signal of the comparator 60 is at a low level.

コンパレータ６０は、コンデンサ５９の電圧が基準電圧（定電圧源６２又は６３の電圧）未満の場合は、ハイレベルの信号を出力する。なお、コンパレータ６０の出力信号がハイレベルの場合は、トランスファーゲート回路６４がオン状態になるので、コンパレータ６０の非反転入力端子には、定電圧源６２の電圧が基準電圧として入力される。 Comparator 60 outputs a high-level signal when the voltage of capacitor 59 is less than the reference voltage (the voltage of constant voltage source 62 or 63). When the output signal of comparator 60 is high, transfer gate circuit 64 is turned on, so that the voltage of constant voltage source 62 is input to the non-inverting input terminal of comparator 60 as the reference voltage.

コンパレータ６０は、コンデンサ５９の電圧が基準電圧（定電圧源６２又は６３の電圧）以上の場合は、ローレベルの信号を出力する。なお、コンパレータ６０の出力信号がローレベルの場合は、トランスファーゲート回路６５がオン状態になるので、コンパレータ６０の非反転入力端子には、定電圧源６３の電圧が基準電圧として入力される。 Comparator 60 outputs a low-level signal when the voltage of capacitor 59 is equal to or greater than the reference voltage (the voltage of constant voltage source 62 or 63). When the output signal of comparator 60 is low, transfer gate circuit 65 is turned on, and the voltage of constant voltage source 63 is input to the non-inverting input terminal of comparator 60 as the reference voltage.

つまり、コンパレータ６０の基準電圧は、ローレベルからハイレベルに変化するときと、出力信号がハイレベルからローレベルに変化するときと、で異なる。 In other words, the reference voltage of the comparator 60 is different when the output signal changes from a low level to a high level and when the output signal changes from a high level to a low level.

コンパレータ６０の出力信号が、周期パルス信号ＳＯＳＣである。 The output signal of the comparator 60 is the periodic pulse signal S OSC .

トランスファーゲート回路５５の一端は、コンデンサ５９の高電位側端に電気的に接続されている。 One end of the transfer gate circuit 55 is electrically connected to the high potential end of the capacitor 59.

定電流源５６は、トランスファーゲート回路５５の他端と基準電位との間に電気的に接続されている。 The constant current source 56 is electrically connected between the other end of the transfer gate circuit 55 and the reference potential.

トランスファーゲート回路５８の一端は、トランスファーゲート回路５５の他端に電気的に接続されている。 One end of the transfer gate circuit 58 is electrically connected to the other end of the transfer gate circuit 55.

定電流源５７は、トランスファーゲート回路５８と基準電位との間に電気的に接続されている。 The constant current source 57 is electrically connected between the transfer gate circuit 58 and the reference potential.

モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合には、コンデンサ５９は、定電流源５６だけによって放電される。モード信号ＳＭＯＤＥがローレベル（第２モード）の場合には、トランスファーゲート回路５８がオン状態になる。従って、コンデンサ５９は、定電流源５６及び５７の両方によって放電される。つまり、コンデンサ５９は、モード信号ＳＭＯＤＥの信号値に応じて放電電流が変わるので、電圧の降下スピードが変わる。 When the mode signal S MODE is at a high level (first mode), the capacitor 59 is discharged only by the constant current source 56. When the mode signal S MODE is at a low level (second mode), the transfer gate circuit 58 is turned on. Therefore, the capacitor 59 is discharged by both the constant current sources 56 and 57. In other words, the discharge current of the capacitor 59 changes according to the signal value of the mode signal S MODE , and therefore the speed at which the voltage drops changes.

以上を総合すると、コンデンサ５９は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合は、相対的に遅いスピードで充放電される。従って、鋸歯状波信号ＳＳＡＷ及び周期パルス信号ＳＯＳＣの周波数は、相対的に低くなる。 In summary, when the mode signal S_MODE is at a high level (first mode), the capacitor 59 is charged and discharged at a relatively slow speed, so that the frequencies of the sawtooth wave signal S_SAW and the periodic pulse signal S_OSC become relatively low.

一方、コンデンサ５９は、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合は、相対的に速いスピードで充放電される。従って、鋸歯状波信号ＳＳＡＷ及び周期パルス信号ＳＯＳＣの周波数は、相対的に高くなる。 On the other hand, when the mode signal S_MODE is at a low level (second mode), the capacitor 59 is charged and discharged at a relatively high speed, so that the frequencies of the sawtooth wave signal S_SAW and the periodic pulse signal S_OSC become relatively high.

図４は、実施の形態のバックアップ電源装置の鋸歯状波信号及び周期パルス信号の一例を示す図である。 Figure 4 shows an example of a sawtooth wave signal and a periodic pulse signal of a backup power supply device according to an embodiment.

鋸歯状波信号ＳＳＡＷは、タイミングｔ０から上昇を開始する。鋸歯状波信号ＳＳＡＷの上昇スピードは、定電流源５２及び５３の電流値に依る。周期パルス信号ＳＯＳＣは、タイミングｔ０でハイレベルとなる。 The sawtooth wave signal S SAW starts to rise from timing t 0. The rising speed of the sawtooth wave signal S SAW depends on the current values of the constant current sources 52 and 53. The periodic pulse signal S OSC goes to a high level at timing t 0 .

周期パルス信号ＳＯＳＣは、鋸歯状波信号ＳＳＡＷが電圧Ｖ１００（定電圧源６２の電圧）に達したタイミングｔ１で、ローレベルとなる。周期パルス信号ＳＯＳＣがローレベルになると、基準電圧が電圧Ｖ１００（定電圧源６２の電圧）から電圧Ｖ１０１（定電圧源６３の電圧）に切り替わる。鋸歯状波信号ＳＳＡＷは、タイミングｔ１から下降を開始する。鋸歯状波信号ＳＳＡＷの下降スピードは、定電流源５６及び５７の電流値に依る。 The periodic pulse signal S OSC goes to low level at time t1 when the sawtooth wave signal S SAW reaches voltage V 100 (the voltage of the constant voltage source 62). When the periodic pulse signal S OSC goes to low level, the reference voltage switches from voltage V 100 (the voltage of the constant voltage source 62) to voltage V 101 (the voltage of the constant voltage source 63). The sawtooth wave signal S SAW starts to fall from time t1 . The falling speed of the sawtooth wave signal S SAW depends on the current values of the constant current sources 56 and 57.

周期パルス信号ＳＯＳＣは、鋸歯状波信号ＳＳＡＷが電圧Ｖ１０１に達したタイミングｔ２で、ハイレベルとなる。周期パルス信号ＳＯＳＣがハイレベルになると、基準電圧が電圧Ｖ１０１から電圧Ｖ１００に切り替わる。鋸歯状波信号ＳＳＡＷは、タイミングｔ２から上昇を開始する。 The periodic pulse signal S OSC goes to high level at timing t2 when the sawtooth wave signal S SAW reaches voltage V101 . When the periodic pulse signal S OSC goes to high level, the reference voltage switches from voltage V101 to voltage V100 . The sawtooth wave signal S SAW starts to rise from timing t2 .

再び図１を参照すると、第１レベルシフト部２０は、電圧Ｖ６及びＶ７をグランドレベルの電圧にレベルシフトして、スイッチング電流検出部１４に出力する。 Referring back to FIG. 1, the first level shift unit 20 level-shifts the voltages V6 and V7 to a ground level voltage and outputs the voltage to the switching current detection unit 14.

スイッチング電流検出部１４は、電圧Ｖ６及びＶ７がレベルシフトされた後の電圧に基づいて、抵抗Ｒ５を流れる電流、即ちスイッチング素子Ｑ１のドレイン－ソース間電流がゼロに達したこと又は反転したことを検出する。 The switching current detection unit 14 detects, based on the voltage after the voltages V6 and V7 have been level-shifted, that the current flowing through the resistor R5 , i.e., the drain-source current of the switching element Q1, has reached zero or has reversed.

また、スイッチング電流検出部１４は、電圧Ｖ４に基づいて、抵抗Ｒ８を流れる電流、即ちスイッチング素子Ｑ２のドレイン－ソース間電流がゼロに達したこと又は反転したことを検出する。 Furthermore, the switching current detection unit 14 detects, based on the voltage V4 , that the current flowing through the resistor R8 , that is, the drain-source current of the switching element Q2, has reached zero or has reversed.

スイッチング電流検出部１４は、第１モードでは、同期整流素子であるスイッチング素子Ｑ２のドレイン－ソース間に流れる電流がゼロに達した又は反転したときに、反転検出信号ＳＲＥＶをオンオフ制御部１８に出力する。 In the first mode, the switching current detection unit 14 outputs a reversal detection signal S_REV to the ON/OFF control unit 18 when the current flowing between the drain and source of the switching element Q2, which is a synchronous rectification element, reaches zero or is reversed.

また、スイッチング電流検出部１４は、第２モードでは、同期整流素子であるスイッチング素子Ｑ１のドレイン－ソース間に流れる電流がゼロに達した又は反転したときに、反転検出信号ＳＲＥＶをオンオフ制御部１８に出力する。 In the second mode, the switching current detection unit 14 outputs a reversal detection signal S_REV to the ON/OFF control unit 18 when the current flowing between the drain and source of the switching element Q1, which is a synchronous rectification element, reaches zero or is reversed.

図５は、実施の形態のバックアップ電源装置のスイッチング電流検出部の回路構成を示す図である。 Figure 5 shows the circuit configuration of the switching current detection unit of the backup power supply device according to the embodiment.

スイッチング電流検出部１４は、コンパレータ１２１及び１２２と、トランスファーゲート回路１２３及び１２４と、ＮＯＴゲート回路１２５と、を含む。 The switching current detection unit 14 includes comparators 121 and 122, transfer gate circuits 123 and 124, and a NOT gate circuit 125.

コンパレータ１２１の反転入力端子（－端子）は、基準電位に電気的に接続されている。コンパレータ１２１の非反転入力端子（＋端子）には、第１レベルシフト部２０の出力信号が入力される。コンパレータ１２１は、第１レベルシフト部２０の出力信号がゼロより大きい場合は、ハイレベルの信号を出力し、第１レベルシフト部２０の出力信号がゼロ以下の場合はローレベルの信号を出力する。 The inverting input terminal (- terminal) of the comparator 121 is electrically connected to a reference potential. The output signal of the first level shift unit 20 is input to the non-inverting input terminal (+ terminal) of the comparator 121. The comparator 121 outputs a high-level signal when the output signal of the first level shift unit 20 is greater than zero, and outputs a low-level signal when the output signal of the first level shift unit 20 is equal to or less than zero.

コンパレータ１２２の反転入力端子（－端子）は、基準電位に電気的に接続されている。コンパレータ１２２の非反転入力端子（＋端子）には、電圧Ｖ４が入力される。コンパレータ１２２は、電圧Ｖ４がゼロより大きい場合は、ハイレベルの信号を出力し、電圧Ｖ４がゼロ以下の場合はローレベルの信号を出力する。 The inverting input terminal (- terminal) of the comparator 122 is electrically connected to a reference potential. A voltage V4 is input to the non-inverting input terminal (+ terminal) of the comparator 122. The comparator 122 outputs a high-level signal when the voltage V4 is greater than zero, and outputs a low-level signal when the voltage V4 is equal to or less than zero.

ＮＯＴゲート回路１２５は、モード信号ＳＭＯＤＥを反転して、トランスファーゲート回路１２４に出力する。 The NOT gate circuit 125 inverts the mode signal S MODE and outputs it to the transfer gate circuit 124 .

トランスファーゲート回路１２３は、モード信号ＳＭＯＤＥがハイレベルの場合は、コンパレータ１２１の出力信号を、反転検出信号ＳＲＥＶとして出力する。 When the mode signal S_MODE is at a high level, the transfer gate circuit 123 outputs the output signal of the comparator 121 as the inversion detection signal S_REV .

トランスファーゲート回路１２４は、モード信号ＳＭＯＤＥがローレベルの場合は、コンパレータ１２２の出力信号を、反転検出信号ＳＲＥＶとして出力する。 When the mode signal S_MODE is at a low level, the transfer gate circuit 124 outputs the output signal of the comparator 122 as the inversion detection signal S_REV .

再び図１を参照すると、第２レベルシフト部２１は、電圧Ｖ６及びＶ７をグランドレベルの電圧にレベルシフトして、電流情報検出部１５に出力する。 Referring back to FIG. 1, the second level shift unit 21 level-shifts the voltages V6 and V7 to a ground level voltage and outputs the voltage to the current information detection unit 15.

電流情報検出部１５は、第１モードの場合は、主スイッチング素子であるスイッチング素子Ｑ１のドレイン－ソース間電流の電流情報を検出する。 In the first mode, the current information detector 15 detects current information about the drain-source current of the switching element Q1 , which is the main switching element.

電流情報検出部１５は、第２モードの場合は、主スイッチング素子であるスイッチング素子Ｑ２のドレイン－ソース間電流の電流情報を検出する。 In the second mode, the current information detector 15 detects current information about the drain-source current of the switching element Q2 , which is the main switching element.

図６は、実施の形態のバックアップ電源装置の電流情報検出部の回路構成を示す図である。 Figure 6 is a diagram showing the circuit configuration of the current information detection unit of the backup power supply device according to the embodiment.

電流情報検出部１５は、第１電圧電流変換部７１と、ダイオード７２、７５及び７９と、抵抗７３と、第２電圧電流変換部７４と、ＮＯＴゲート回路７７と、トランスファーゲート回路７６及び８０と、第３電圧電流変換部７８と、を含む。 The current information detection unit 15 includes a first voltage-current conversion unit 71, diodes 72, 75, and 79, a resistor 73, a second voltage-current conversion unit 74, a NOT gate circuit 77, transfer gate circuits 76 and 80, and a third voltage-current conversion unit 78.

第１電圧電流変換部７１は、鋸歯状波信号ＳＳＡＷの電圧を電流に変換して出力する。 The first voltage-to-current converter 71 converts the voltage of the sawtooth wave signal S SAW into a current and outputs it.

ダイオード７２のアノードは、第１電圧電流変換部７１に電気的に接続されている。ダイオード７２のカソードは、抵抗７３の一端に電気的に接続されている。ダイオード７２のカソードと抵抗７３の一端との接続点が、ノードＮ２である。抵抗７３の他端は、基準電位に電気的に接続されている。 The anode of the diode 72 is electrically connected to the first voltage-current converter 71. The cathode of the diode 72 is electrically connected to one end of the resistor 73. The connection point between the cathode of the diode 72 and one end of the resistor 73 is a node N2 . The other end of the resistor 73 is electrically connected to a reference potential.

ノードＮ２の電圧が、電流情報信号ＳＣＩＮＦＯである。 The voltage at node N2 is the current information signal S CINFO .

第２電圧電流変換部７４は、電圧Ｖ６及びＶ７がレベルシフトされた後の電圧を電流に変換して出力する。 The second voltage-to-current converter 74 converts the voltages V6 and V7 that have been level-shifted into a current and outputs the current.

ダイオード７５のアノードは、第２電圧電流変換部７４に電気的に接続されている。ダイオード７５のカソードは、ノードＮ２に電気的に接続されている。 The anode of the diode 75 is electrically connected to the second voltage-current converter 74. The cathode of the diode 75 is electrically connected to the node N2 .

トランスファーゲート回路７６は、ダイオード７５のアノードと基準電位との間に電気的に接続されている。 The transfer gate circuit 76 is electrically connected between the anode of the diode 75 and the reference potential.

ＮＯＴゲート回路７７は、モード信号ＳＭＯＤＥを反転して、トランスファーゲート回路７６に出力する。従って、トランスファーゲート回路７６は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合にオフ状態になり、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合にオン状態になる。 The NOT gate circuit 77 inverts the mode signal S MODE and outputs it to the transfer gate circuit 76. Therefore, the transfer gate circuit 76 is turned off when the mode signal S MODE is at a high level (first mode), and is turned on when the mode signal S MODE is at a low level (second mode).

トランスファーゲート回路７６がオフ状態の場合、第２電圧電流変換部７４の出力電流は、ダイオード７５を経由して、ノードＮ２に流れる。トランスファーゲート回路７６がオン状態の場合、第２電圧電流変換部７４の出力電流は、基準電位に流れる。 When the transfer gate circuit 76 is in the off state, the output current of the second voltage-to-current converter 74 flows to the node N2 via the diode 75. When the transfer gate circuit 76 is in the on state, the output current of the second voltage-to-current converter 74 flows to the reference potential.

第３電圧電流変換部７８は、電圧Ｖ５を電流に変換して出力する。 The third voltage-to-current converter 78 converts the voltage V5 into a current and outputs it.

ダイオード７９のアノードは、第３電圧電流変換部７８に電気的に接続されている。ダイオード７９のカソードは、ノードＮ２に電気的に接続されている。 The anode of the diode 79 is electrically connected to the third voltage-to-current converter 78. The cathode of the diode 79 is electrically connected to the node N2 .

トランスファーゲート回路８０は、ダイオード７９のアノードと基準電位との間に電気的に接続されている。 The transfer gate circuit 80 is electrically connected between the anode of the diode 79 and the reference potential.

トランスファーゲート回路８０は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合にオン状態になり、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合にオフ状態になる。 The transfer gate circuit 80 is turned on when the mode signal S MODE is at a high level (first mode), and is turned off when the mode signal S MODE is at a low level (second mode).

トランスファーゲート回路８０がオン状態の場合、第３電圧電流変換部７８の出力電流は、基準電位に流れる。トランスファーゲート回路８０がオフ状態の場合、第３電圧電流変換部７８の出力電流は、ダイオード７９を経由して、ノードＮ２に流れる。 When the transfer gate circuit 80 is in the ON state, the output current of the third voltage-to-current converter 78 flows to the reference potential. When the transfer gate circuit 80 is in the OFF state, the output current of the third voltage-to-current converter 78 flows to the node N2 via the diode 79.

以上を整理すると、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合、ノードＮ２には、第１電圧電流変換部７１の出力電流と、第２電圧電流変換部７４の出力電流と、の和が流れる。つまり、電流情報信号ＳＣＩＮＦＯは、鋸歯状波信号ＳＳＡＷに、主スイッチング素子であるスイッチング素子Ｑ１のドレイン－ソース間電流の情報が加えられた信号となる。 To summarize the above, when the mode signal S MODE is at a high level (first mode), the node N2 flows with the sum of the output current of the first voltage-to-current converter 71 and the output current of the second voltage-to-current converter 74. In other words, the current information signal S CINFO is a signal in which information about the drain-source current of the switching element Q1 , which is the main switching element, is added to the sawtooth wave signal S SAW .

一方、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合、ノードＮ２には、第１電圧電流変換部７１の出力電流と、第３電圧電流変換部７８の出力電流と、の和が流れる。つまり、電流情報信号ＳＣＩＮＦＯは、鋸歯状波信号ＳＳＡＷに、主スイッチング素子であるスイッチング素子Ｑ２のドレイン－ソース間電流の情報が加えられた信号となる。 On the other hand, when the mode signal S MODE is at a low level (second mode), the node N2 receives the sum of the output current of the first voltage-to-current converter 71 and the output current of the third voltage-to-current converter 78. In other words, the current information signal S CINFO is a signal in which information about the drain-source current of the switching element Q2, which is the main switching element, is added to the sawtooth wave signal S SAW .

再び図１を参照すると、過電圧検出部１６は、第１モード時は、昇降圧回路４の出力電圧（電圧ＶＥＤＬＣ）が過電圧であることを検出した場合に、過電圧検出信号ＳＯＶＰを出力する。 Referring back to FIG. 1, in the first mode, when the overvoltage detection unit 16 detects that the output voltage (voltage V EDLC ) of the step-up/step-down circuit 4 is an overvoltage, it outputs an overvoltage detection signal S OVP .

過電圧検出部１６は、第２モード時は、昇降圧回路４の出力電圧（電圧ＶＮ１）が過電圧であることを検出した場合に、過電圧検出信号ＳＯＶＰを出力する。 In the second mode, when the overvoltage detection unit 16 detects that the output voltage (voltage V N1 ) of the step-up/step-down circuit 4 is an overvoltage, it outputs an overvoltage detection signal S OVP .

図７は、実施の形態のバックアップ電源装置の過電圧検出部の回路構成を示す図である。 Figure 7 shows the circuit configuration of the overvoltage detection unit of the backup power supply device according to the embodiment.

過電圧検出部１６は、コンパレータ１０１と、定電圧源１０２及び１０３と、トランスファーゲート回路１０４、１０５、１０６及び１０７と、ＮＯＴゲート回路１０８と、を含む。 The overvoltage detection unit 16 includes a comparator 101, constant voltage sources 102 and 103, transfer gate circuits 104, 105, 106 and 107, and a NOT gate circuit 108.

コンパレータ１０１が、本開示の「過電圧保護回路」の一例に相当する。 Comparator 101 corresponds to an example of an "overvoltage protection circuit" of this disclosure.

コンパレータ１０１の反転入力端子（－端子）は、トランスファーゲート回路１０４を介して、定電圧源１０２に電気的に接続されているとともに、トランスファーゲート回路１０５を介して、定電圧源１０３に電気的に接続されている。 The inverting input terminal (- terminal) of the comparator 101 is electrically connected to the constant voltage source 102 via the transfer gate circuit 104, and is also electrically connected to the constant voltage source 103 via the transfer gate circuit 105.

定電圧源１０２の電圧は、第１モード時での昇降圧回路４の出力電圧（電圧ＶＥＤＬＣ）の過電圧閾値である予め定められた第１過電圧閾値に応じた電圧である。詳しくは、定電圧源１０２の電圧は、（（第１過電圧閾値）÷（Ｒ１１＋Ｒ１２）×Ｒ１２）である。 The voltage of the constant voltage source 102 is a voltage according to a predetermined first overvoltage threshold, which is an overvoltage threshold of the output voltage (voltage V EDLC ) of the step-up/step-down circuit 4 in the first mode. In detail, the voltage of the constant voltage source 102 is ((first overvoltage threshold)÷(R 11 +R 12 )×R 12 ).

定電圧源１０３の電圧は、第２モード時での昇降圧回路４の出力電圧（電圧ＶＮ１）の過電圧閾値である予め定められた第２過電圧閾値に応じた電圧である。詳しくは、定電圧源１０３の電圧は、（（第２過電圧閾値）÷（Ｒ３＋Ｒ４）×Ｒ４）である。 The voltage of constant voltage source 103 is a voltage according to a predetermined second overvoltage threshold, which is an overvoltage threshold of the output voltage (voltage VN1 ) of voltage step-up/step-down circuit 4 in the second mode. In detail, the voltage of constant voltage source 103 is ((second overvoltage threshold)÷( R3 + R4 )× R4 ).

ＮＯＴゲート回路１０８は、モード信号ＳＭＯＤＥを反転して、トランスファーゲート回路１０５及び１０７に出力する。 The NOT gate circuit 108 inverts the mode signal S MODE and outputs it to the transfer gate circuits 105 and 107 .

トランスファーゲート回路１０４は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合に、オン状態になり、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合に、オフ状態になる。 The transfer gate circuit 104 is turned on when the mode signal S MODE is at a high level (first mode), and is turned off when the mode signal S MODE is at a low level (second mode).

トランスファーゲート回路１０５は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合に、オフ状態になり、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合に、オン状態になる。 The transfer gate circuit 105 is turned off when the mode signal S MODE is at a high level (first mode), and is turned on when the mode signal S MODE is at a low level (second mode).

コンパレータ１０１の非反転入力端子（＋端子）には、トランスファーゲート回路１０６を介して電圧Ｖ３が入力される。また、コンパレータ１０１の非反転入力端子には、トランスファーゲート回路１０７を介して電圧Ｖ２が入力される。 A voltage V3 is input to a non-inverting input terminal (+ terminal) of the comparator 101 via a transfer gate circuit 106. A voltage V2 is input to a non-inverting input terminal of the comparator 101 via a transfer gate circuit 107.

トランスファーゲート回路１０６は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合に、オン状態になり、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合に、オフ状態になる。 The transfer gate circuit 106 is turned on when the mode signal S MODE is at a high level (first mode), and is turned off when the mode signal S MODE is at a low level (second mode).

トランスファーゲート回路１０７は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合に、オフ状態になり、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合に、オン状態になる。 The transfer gate circuit 107 is turned off when the mode signal S MODE is at a high level (first mode), and is turned on when the mode signal S MODE is at a low level (second mode).

以上を総合すると、コンパレータ１０１は、第１モード時は、電圧Ｖ３が定電圧源１０２の電圧以上の場合、つまり、昇降圧回路４の出力電圧である電圧ＶＥＤＬＣが第１過電圧閾値以上の場合に、ハイレベルの過電圧検出信号ＳＯＶＰを出力する。また、コンパレータ１０１は、第２モード時は、電圧Ｖ２が定電圧源１０３の電圧以上の場合、つまり、昇降圧回路４の出力電圧である電圧ＶＮ１が第２過電圧閾値以上の場合に、ハイレベルの過電圧検出信号ＳＯＶＰを出力する。 In summary, in the first mode, the comparator 101 outputs a high-level overvoltage detection signal SOVP when the voltage V3 is equal to or higher than the voltage of the constant voltage source 102, that is, when the voltage VEDLC which is the output voltage of the step-up/step-down circuit 4 is equal to or higher than the first overvoltage threshold. In addition, in the second mode, the comparator 101 outputs a high-level overvoltage detection signal SOVP when the voltage V2 is equal to or higher than the voltage of the constant voltage source 103, that is, when the voltage VN1 which is the output voltage of the step-up/step-down circuit 4 is equal to or higher than the second overvoltage threshold.

再び図１を参照すると、出力電圧誤差検出部１７は、第１モード時は、昇降圧回路４の出力電圧（電圧ＶＥＤＬＣ）と目標電圧との誤差を表す誤差信号ＳＥＲＲを出力する。 Referring back to FIG. 1, in the first mode, the output voltage error detection unit 17 outputs an error signal S_ERR which indicates the error between the output voltage (voltage V_EDLC ) of the step-up/step-down circuit 4 and the target voltage.

出力電圧誤差検出部１７は、第２モード時は、昇降圧回路４の出力電圧（電圧ＶＮ１）と目標電圧との誤差を表す誤差信号ＳＥＲＲを出力する。 In the second mode, the output voltage error detection unit 17 outputs an error signal S_ERR that indicates the error between the output voltage (voltage V N1 ) of the step-up/step-down circuit 4 and the target voltage.

図８は、実施の形態のバックアップ電源装置の出力電圧誤差検出部の回路構成を示す図である。 Figure 8 shows the circuit configuration of the output voltage error detection unit of the backup power supply device according to the embodiment.

出力電圧誤差検出部１７は、エラーアンプ（オペアンプ）８１及び８５と、定電圧源８２及び８６と、抵抗８３及び８７と、コンデンサ８４及び８８と、トランスファーゲート回路８９及び９０と、ＮＯＴゲート回路９１と、を含む。 The output voltage error detection unit 17 includes error amplifiers (op-amps) 81 and 85, constant voltage sources 82 and 86, resistors 83 and 87, capacitors 84 and 88, transfer gate circuits 89 and 90, and a NOT gate circuit 91.

エラーアンプ８１の非反転入力端子（＋端子）には、定電圧源８２の電圧が入力される。定電圧源８２の電圧は、第２モード時の昇降圧回路４の出力電圧（電圧ＶＮ１）の目標電圧に応じた電圧である。詳しくは、定電圧源８２の電圧は、（（電圧ＶＮ１の目標電圧）÷（Ｒ３＋Ｒ４）×Ｒ４）である。 The voltage of a constant voltage source 82 is input to a non-inverting input terminal (+ terminal) of the error amplifier 81. The voltage of the constant voltage source 82 is a voltage corresponding to a target voltage of the output voltage (voltage VN1 ) of the voltage step-up/step-down circuit 4 in the second mode. In detail, the voltage of the constant voltage source 82 is ((target voltage of voltage VN1 )÷( R3 + R4 )× R4 ).

エラーアンプ８１の反転入力端子（－端子）には、電圧Ｖ２が入力される。エラーアンプ８１の反転入力端子と出力端子との間には、抵抗８３及びコンデンサ８４によって、負帰還が掛けられている。エラーアンプ８１は、定電圧源８２の電圧と電圧Ｖ２との差電圧に応じた電圧を出力する。 A voltage V2 is input to an inverting input terminal (negative terminal) of an error amplifier 81. Negative feedback is applied between the inverting input terminal and the output terminal of the error amplifier 81 by a resistor 83 and a capacitor 84. The error amplifier 81 outputs a voltage corresponding to the difference voltage between the voltage of a constant voltage source 82 and the voltage V2 .

エラーアンプ８５の非反転入力端子（＋端子）には、定電圧源８６の電圧が入力される。定電圧源８６の電圧は、第１モード時の昇降圧回路４の出力電圧（電圧ＶＥＤＬＣ）の目標電圧に応じた電圧である。詳しくは、定電圧源８６の電圧は、（（電圧ＶＥＤＬＣの目標電圧）÷（Ｒ１１＋Ｒ１２）×Ｒ１２）である。 The voltage of a constant voltage source 86 is input to a non-inverting input terminal (+ terminal) of the error amplifier 85. The voltage of the constant voltage source 86 is a voltage corresponding to a target voltage of the output voltage (voltage V EDLC ) of the step-up/step-down circuit 4 in the first mode. In detail, the voltage of the constant voltage source 86 is ((target voltage of voltage V EDLC )÷(R 11 +R 12 )×R 12 ).

エラーアンプ８５の反転入力端子（－端子）には、電圧Ｖ３が入力される。エラーアンプ８５の反転入力端子と出力端子との間には、抵抗８７及びコンデンサ８８によって、負帰還が掛けられている。エラーアンプ８５は、定電圧源８６の電圧と電圧Ｖ３との差電圧に応じた電圧を出力する。 A voltage V3 is input to the inverting input terminal (- terminal) of the error amplifier 85. Negative feedback is applied between the inverting input terminal and the output terminal of the error amplifier 85 by a resistor 87 and a capacitor 88. The error amplifier 85 outputs a voltage corresponding to the difference voltage between the voltage of a constant voltage source 86 and the voltage V3 .

ＮＯＴゲート回路９１は、モード信号ＳＭＯＤＥを反転して、トランスファーゲート回路８９に出力する。従って、トランスファーゲート回路８９は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合にオフ状態になり、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合にオン状態になる。 The NOT gate circuit 91 inverts the mode signal S MODE and outputs it to the transfer gate circuit 89. Therefore, the transfer gate circuit 89 is turned off when the mode signal S MODE is at a high level (first mode), and is turned on when the mode signal S MODE is at a low level (second mode).

トランスファーゲート回路９０は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合にオン状態になり、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合にオフ状態になる。 The transfer gate circuit 90 is turned on when the mode signal S MODE is at a high level (first mode), and is turned off when the mode signal S MODE is at a low level (second mode).

以上を総合すると、出力電圧誤差検出部１７は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合に、電圧Ｖ３と定電圧源８６の電圧との差電圧に応じた電圧を、誤差信号ＳＥＲＲとして出力する。つまり、出力電圧誤差検出部１７は、昇降圧回路４の出力電圧である電圧ＶＥＤＬＣと目標電圧（例えば、３Ｖ）との差電圧に応じた誤差信号ＳＥＲＲを出力する。 To sum up, when the mode signal S MODE is at a high level (first mode), the output voltage error detection unit 17 outputs a voltage corresponding to the difference between the voltage V3 and the voltage of the constant voltage source 86 as the error signal S ER R. In other words, the output voltage error detection unit 17 outputs the error signal S ER R corresponding to the difference between the voltage V EDLC, which is the output voltage of the step-up/step-down circuit 4, and the target voltage (e.g., 3 V ) .

一方、出力電圧誤差検出部１７は、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合に、電圧Ｖ２と定電圧源８２の電圧との差電圧に応じた電圧を、誤差信号ＳＥＲＲとして出力する。つまり、出力電圧誤差検出部１７は、昇降圧回路４の出力電圧である電圧ＶＮ１と目標電圧（例えば、１２Ｖ）との差電圧に応じた誤差信号ＳＥＲＲを出力する。 On the other hand, when the mode signal S MODE is at a low level (second mode), the output voltage error detection unit 17 outputs a voltage corresponding to the difference between the voltage V2 and the voltage of the constant voltage source 82 as the error signal S ERR . In other words, the output voltage error detection unit 17 outputs the error signal S ERR corresponding to the difference between the voltage VN1 , which is the output voltage of the step-up/step-down circuit 4, and the target voltage (e.g., 12 V ) .

再び図１を参照すると、オンタイミング制御部２２は、周期パルス信号ＳＯＳＣ、反転検出信号ＳＲＥＶ及び電圧Ｖ３に基づいて、オンタイミング制御信号ＳＯＴＭＧをオンオフ制御部１８に出力する。 Referring back to FIG. 1, the on-timing control unit 22 outputs the on-timing control signal S_OTMG to the on-off control unit 18 based on the periodic pulse signal S_OSC , the inversion detection signal S_REV and the voltage V3 .

第１モードにおいて、電気二重層コンデンサ３が低電圧の場合、コイルＬ１のエネルギー掃き出し時の電流傾斜（右肩下がり傾斜）が非常に緩やかになり、スイッチング素子Ｑ１のオフ期間でコイルＬ１の電流がほとんど下がらない。そして、コイルＬ１の電流は、スイッチング素子Ｑ１の次のオン期間のスイッチング遅れ等により電流が増加、この繰り返しにより、大きな電流（過電流）となり得る。オンタイミング制御部２２は、この過電流を抑制する。 In the first mode, when the electric double layer capacitor 3 is at a low voltage, the current slope (downward sloping slope) when the coil L1 discharges energy becomes very gentle, and the current in the coil L1 hardly drops during the off period of the switching element Q1 . The current in the coil L1 increases due to switching delays in the next on period of the switching element Q1 , and this repetition can cause a large current (overcurrent). The on-timing control unit 22 suppresses this overcurrent.

図９は、実施の形態のバックアップ電源装置のオンタイミング制御部の構成を示す図である。 Figure 9 shows the configuration of the on-timing control unit of the backup power supply device according to the embodiment.

オンタイミング制御部２２は、第１ワンショット回路１４１と、第２ワンショット回路１４２と、カウンタ１４３と、低電圧検出部１４４と、ＮＯＴゲート回路１４５と、ＡＮＤゲート回路１４６及び１４７と、ＯＲゲート回路１４８と、を含む。 The on-timing control unit 22 includes a first one-shot circuit 141, a second one-shot circuit 142, a counter 143, a low-voltage detection unit 144, a NOT gate circuit 145, AND gate circuits 146 and 147, and an OR gate circuit 148.

第１ワンショット回路１４１には、周期パルス信号ＳＯＳＣが入力される。第１ワンショット回路１４１は、周期パルス信号ＳＯＳＣがローレベルからハイレベルに変化するタイミングで、第１ワンショット信号ＳＳＨＴ１を出力する。なお、第１ワンショット信号ＳＳＨＴ１のパルス幅は、デッドタイムに相当する。尚、デッドタイム回路は、図示していないが、オンオフ制御部１８から出力される主スイッチング制御信号ＳＳＷ１及び同期整流スイッチング制御信号ＳＳＷ２を共にローレベルとし貫通電流を防止する回路である。 The periodic pulse signal S OSC is input to the first one-shot circuit 141. The first one-shot circuit 141 outputs a first one-shot signal S SHT1 at the timing when the periodic pulse signal S OSC changes from low level to high level. The pulse width of the first one-shot signal S SHT1 corresponds to a dead time. Although not shown, the dead time circuit is a circuit that sets both the main switching control signal S SW1 and the synchronous rectification switching control signal S SW2 output from the on/off control unit 18 to low level to prevent a through current.

第２ワンショット回路１４２には、第１ワンショット信号ＳＳＨＴ１が入力される。第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１がハイレベルからローレベルに変化するタイミングで、第２ワンショット信号ＳＳＨＴ２を出力する。 The first one-shot signal S - - SHT1 is input to the second one-shot circuit 142. The first one-shot circuit 141 outputs the second one-shot signal S - - SHT2 at the timing when the first one-shot signal S - - SHT1 changes from high level to low level.

カウンタ１４３には、第１ワンショット信号ＳＳＨＴ１が入力される。カウンタ１４３は、第１ワンショット信号ＳＳＨＴ１を予め定められたＮ回（Ｎは、２以上の整数）カウントしたタイミングで、カウント信号ＳＣＮＴを出力する。つまり、カウンタ１４３は、第１ワンショット信号ＳＳＨＴ１をＮ分周する。 The first one-shot signal S - - SHT1 is input to the counter 143. The counter 143 outputs a count signal S - - CNT at the timing when the counter 143 counts the first one-shot signal S - - SHT1 a predetermined number of times (N is an integer equal to or greater than 2). In other words, the counter 143 divides the frequency of the first one-shot signal S - - SHT1 by N.

実施の形態では、カウンタ１４３は、「０」から「７」までカウントする３ビットサイクルカウンタとするが、本開示はこれに限定されない。 In the embodiment, counter 143 is a 3-bit cycle counter that counts from "0" to "7", but the present disclosure is not limited thereto.

また、カウンタ１４３には、反転検出信号ＳＲＥＶが入力される。カウンタ１４３は、反転検出信号ＳＲＥＶが入力されたタイミングで、現在のカウント値をリセット（クリア）する。 Furthermore, the inversion detection signal S_REV is input to the counter 143. The counter 143 resets (clears) the current count value at the timing when the inversion detection signal S_REV is input.

低電圧検出部１４４は、電圧Ｖ３に基づいて、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値未満であるか否かを監視する。低電圧検出部１４４は、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値未満である場合に、低電圧検出信号ＳＬＶを出力する。 The low voltage detection unit 144 monitors whether or not the voltage V_EDLC of the electric double layer capacitor 3 is less than the low voltage threshold based on the voltage V_3 . When the voltage V_EDLC of the electric double layer capacitor 3 is less than the low voltage threshold, the low voltage detection unit 144 outputs a low voltage detection signal S_LV .

低電圧閾値が、本開示の「第２設定電圧」の一例に相当する。 The low voltage threshold corresponds to an example of the "second set voltage" in this disclosure.

ＮＯＴゲート回路１４５は、低電圧検出信号ＳＬＶを反転した信号Ｓ１０を出力する。 The NOT gate circuit 145 outputs a signal S10 which is an inversion of the low voltage detection signal SLV .

ＡＮＤゲート回路１４６には、カウント信号ＳＣＮＴ、低電圧検出信号ＳＬＶ及び第２ワンショット信号ＳＳＨＴ２が入力される。ＡＮＤゲート回路１４６は、カウント信号ＳＣＮＴ、低電圧検出信号ＳＬＶ及び第２ワンショット信号ＳＳＨＴ２の論理積演算結果である信号Ｓ１１を出力する。 The count signal S CNT , the low voltage detection signal S LV , and the second one-shot signal S SHT2 are input to the AND gate circuit 146. The AND gate circuit 146 outputs a signal S11 which is the result of a logical AND operation of the count signal S CNT , the low voltage detection signal S LV , and the second one-shot signal S SHT2 .

ＡＮＤゲート回路１４７には、第２ワンショット信号ＳＳＨＴ２及び信号Ｓ１０が入力される。ＡＮＤゲート回路１４７は、第２ワンショット信号ＳＳＨＴ２及び信号Ｓ１０の論理積演算結果である信号Ｓ１２を出力する。 The second one-shot signal S_SHT2 and the signal S_10 are input to the AND gate circuit 147. The AND gate circuit 147 outputs a signal S_12 which is the logical AND operation result of the second one-shot signal S_SHT2 and the signal S_10 .

ＯＲゲート回路１４８には、信号Ｓ１１及び信号Ｓ１２が入力される。ＯＲゲート回路１４８は、信号Ｓ１１及び信号Ｓ１２の論理和演算結果であるオンタイミング制御信号ＳＯＴＭＧを出力する。 The signals S11 and S12 are input to the OR gate circuit 148. The OR gate circuit 148 outputs an on-timing control signal SOTMG which is the result of a logical OR operation of the signals S11 and S12 .

オンオフ制御部１８は、オンタイミング制御信号ＳＯＴＭＧがハイレベルになるタイミングで、主スイッチング制御信号ＳＳＷ１を出力する。 The on/off control unit 18 outputs the main switching control signal S_SW1 at the timing when the on-timing control signal S_OTMG becomes high level.

図１０から図１３までは、実施の形態のバックアップ電源装置の制御部の動作タイミングを示す図である。 Figures 10 to 13 show the operation timing of the control unit of the backup power supply device of the embodiment.

図１０は、第１モードにおいて、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値以上であり、且つ、コイルＬ１の電流が途切れない電流連続動作である場合の、制御部１０の動作タイミングを示す。 FIG. 10 shows the operation timing of the control unit 10 in the first mode when the voltage V EDLC of the electric double layer capacitor 3 is equal to or higher than the low voltage threshold and the current in the coil L1 is a continuous current operation without interruption.

電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値以上である場合、低電圧検出部１４４は、ローレベルの低電圧検出信号ＳＬＶを出力する。従って、ＡＮＤゲート回路１４６は、ローレベルの信号Ｓ１１を出力する。また、ＡＮＤゲート回路１４７は、第２ワンショット信号ＳＳＨＴ２がハイレベルの場合には、ハイレベルの信号Ｓ１２を出力し、第２ワンショット信号ＳＳＨＴ２がローレベルの場合には、ローレベルの信号Ｓ１２を出力する。つまり、ＯＲゲート回路１４８は、第２ワンショット信号ＳＳＨＴ２がハイレベルの場合には、ハイレベルのオンタイミング制御信号ＳＯＴＭＧを出力し、第２ワンショット信号ＳＳＨＴ２がローレベルの場合には、ローレベルのオンタイミング制御信号ＳＯＴＭＧを出力する。 When the voltage V EDLC of the electric double layer capacitor 3 is equal to or higher than the low voltage threshold, the low voltage detection unit 144 outputs a low voltage detection signal S LV of low level. Therefore, the AND gate circuit 146 outputs a low level signal S 11. Moreover, the AND gate circuit 147 outputs a high level signal S 12 when the second one-shot signal S SHT2 is at a high level, and outputs a low level signal S 12 when the second one-shot signal S SHT2 is at a low level. That is, the OR gate circuit 148 outputs a high level on-timing control signal S OTMG when the second one-shot signal S SHT2 is at a high level, and outputs a low level on-timing control signal S OTMG when the second one-shot signal S SHT2 is at a low level.

従って、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値以上であり、且つ、コイルＬ１の電流が途切れない電流連続動作である場合、主スイッチング制御信号ＳＳＷ１の１周期であるスイッチングサイクルは、周期パルス信号ＳＯＳＣの１サイクル分に相当する。 Therefore, when the voltage V_EDLC of the electric double layer capacitor 3 is equal to or higher than the low voltage threshold and the current in the coil L1 is in continuous operation without interruption, one switching cycle, which is one period of the main switching control signal S_SW1 , corresponds to one cycle of the periodic pulse signal S_OSC .

コイルＬ１の電流が途切れない電流連続動作である場合、スイッチング電流検出部１４は、ローレベルの反転検出信号ＳＲＥＶを出力する。 When the current in the coil L1 is in a continuous current operation without interruption, the switching current detection unit 14 outputs a low-level reversal detection signal S_REV .

タイミングｔ３０において、周期パルス信号ＳＯＳＣがローレベルからハイレベルに変化すると、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をローレベルからハイレベルにする。 At timing t30 , when the periodic pulse signal S OSC changes from low level to high level, the first one-shot circuit 141 changes the first one-shot signal S SHT1 from low level to high level.

また、このとき、オンオフ制御部１８は、同期整流スイッチング制御信号ＳＳＷ２をハイレベルからローレベルにする。これにより、同期整流素子であるスイッチング素子Ｑ２は、オフ状態となる。但し、スイッチング素子Ｑ２の寄生ダイオードを経由して、抵抗Ｒ８に電流ＩＲ８が流れている。電流ＩＲ８は、時間の経過とともに、減少する。 At this time, the on/off control unit 18 changes the synchronous rectification switching control signal S SW2 from high level to low level. This causes the switching element Q2 , which is a synchronous rectification element, to be turned off. However, a current I R8 flows through the resistor R8 via the parasitic diode of the switching element Q2 . The current I R8 decreases over time.

タイミングｔ３１において、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をハイレベルからローレベルにする。第２ワンショット回路１４２は、第２ワンショット信号ＳＳＨＴ２をローレベルからハイレベルにする。ＡＮＤゲート回路１４７は、信号Ｓ１２をローレベルからハイレベルにする。ＯＲゲート回路１４８は、オンタイミング制御信号ＳＯＴＭＧをローレベルからハイレベルにする。オンオフ制御部１８は、オンタイミング制御信号ＳＯＴＭＧがローレベルからハイレベルに変化すると、主スイッチング制御信号ＳＳＷ１をローレベルからハイレベルにする。これにより、主スイッチング素子であるスイッチング素子Ｑ１はオン状態となり、抵抗Ｒ５に電流ＩＲ５が流れる。電流ＩＲ５は、時間の経過とともに、増加する。 At timing t31 , the first one-shot circuit 141 changes the first one-shot signal S_SHT1 from high level to low level. The second one-shot circuit 142 changes the second one-shot signal S_SHT2 from low level to high level. The AND gate circuit 147 changes the signal S_12 from low level to high level. The OR gate circuit 148 changes the on-timing control signal S_OTMG from low level to high level. When the on-timing control signal S_OTMG changes from low level to high level, the on-off control unit 18 changes the main switching control signal S_SW1 from low level to high level. As a result, the switching element Q1, which is the main switching element, is turned on, and a current I_R5 flows through the resistor R5 . The current I_R5 increases with the passage of time.

タイミングｔ３２において、第２ワンショット回路１４２は、第２ワンショット信号ＳＳＨＴ２をハイレベルからローレベルにする。ＡＮＤゲート回路１４７は、信号Ｓ１２をハイレベルからローレベルにする。ＯＲゲート回路１４８は、オンタイミング制御信号ＳＯＴＭＧをハイレベルからローレベルにする。 At timing t32 , the second one-shot circuit 142 changes the second one-shot signal S_SHT2 from high to low. The AND gate circuit 147 changes the signal S_12 from high to low. The OR gate circuit 148 changes the on-timing control signal S_OTMG from high to low.

タイミングｔ３３において、オンオフ制御部１８は、主スイッチング制御信号ＳＳＷ１をハイレベルからローレベルにする。これにより、主スイッチング素子であるスイッチング素子Ｑ１はオフ状態となり、電流ＩＲ５がゼロになる。一方、同期整流素子であるスイッチング素子Ｑ２の寄生ダイオードを経由して、電流ＩＲ８が流れる。電流ＩＲ８は、時間の経過とともに、減少する。 At timing t33 , the on/off control unit 18 changes the main switching control signal SSW1 from high to low. This causes the switching element Q1 , which is the main switching element, to be turned off, and the current I R5 becomes zero. Meanwhile, the current I R8 flows through the parasitic diode of the switching element Q2 , which is a synchronous rectifier element. The current I R8 decreases over time.

タイミングｔ３４において、オンオフ制御部１８は、同期整流スイッチング制御信号ＳＳＷ２をローレベルからハイレベルにする。これにより、同期整流素子であるスイッチング素子Ｑ２はオン状態となり、電流ＩＲ８は、スイッチング素子Ｑ２のドレイン－ソース間に流れる。 At timing t34 , the ON/OFF control unit 18 changes the synchronous rectification switching control signal SSW2 from low level to high level, whereby the switching element Q2, which is a synchronous rectification element, is turned on, and a current I R8 flows between the drain and source of the switching element Q2 .

図１１は、第１モードにおいて、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値以上であり、且つ、コイルＬ１の電流が途切れる電流不連続動作である場合の、制御部１０の動作タイミングを示す。 FIG. 11 shows the operation timing of the control unit 10 in the first mode when the voltage V EDLC of the electric double layer capacitor 3 is equal to or higher than the low voltage threshold and the current in the coil L1 is discontinuous, that is, the current is interrupted.

電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値以上である場合、低電圧検出部１４４は、ローレベルの低電圧検出信号ＳＬＶを出力する。従って、ＡＮＤゲート回路１４６は、ローレベルの信号Ｓ１１を出力する。また、ＡＮＤゲート回路１４７は、第２ワンショット信号ＳＳＨＴ２がハイレベルの場合には、ハイレベルの信号Ｓ１２を出力し、第２ワンショット信号ＳＳＨＴ２がローレベルの場合には、ローレベルの信号Ｓ１２を出力する。つまり、ＯＲゲート回路１４８は、第２ワンショット信号ＳＳＨＴ２がハイレベルの場合には、ハイレベルのオンタイミング制御信号ＳＯＴＭＧを出力し、第２ワンショット信号ＳＳＨＴ２がローレベルの場合には、ローレベルのオンタイミング制御信号ＳＯＴＭＧを出力する。 When the voltage V EDLC of the electric double layer capacitor 3 is equal to or higher than the low voltage threshold, the low voltage detection unit 144 outputs a low voltage detection signal S LV of low level. Therefore, the AND gate circuit 146 outputs a low level signal S 11. Moreover, the AND gate circuit 147 outputs a high level signal S 12 when the second one-shot signal S SHT2 is at a high level, and outputs a low level signal S 12 when the second one-shot signal S SHT2 is at a low level. That is, the OR gate circuit 148 outputs a high level on-timing control signal S OTMG when the second one-shot signal S SHT2 is at a high level, and outputs a low level on-timing control signal S OTMG when the second one-shot signal S SHT2 is at a low level.

従って、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値以上であり、且つ、コイルＬ１の電流が途切れる電流不連続動作である場合、スイッチングサイクルは、周期パルス信号ＳＯＳＣの１サイクル分に相当する。 Therefore, when the voltage V_EDLC of the electric double layer capacitor 3 is equal to or higher than the low voltage threshold and the current in the coil L1 is discontinuous, the switching cycle corresponds to one cycle of the periodic pulse signal S_OSC .

タイミングｔ４０において、周期パルス信号ＳＯＳＣがローレベルからハイレベルに変化すると、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をローレベルからハイレベルにする。 At timing t40 , when the periodic pulse signal S OSC changes from low level to high level, the first one-shot circuit 141 changes the first one-shot signal S SHT1 from low level to high level.

また、このとき、オンオフ制御部１８は、同期整流スイッチング制御信号ＳＳＷ２をハイレベルからローレベルにする。これにより、同期整流素子であるスイッチング素子Ｑ２は、オフ状態となる。 At this time, the ON/OFF control unit 18 changes the synchronous rectification switching control signal S SW2 from high level to low level, so that the switching element Q2 , which is a synchronous rectification element, is turned off.

タイミングｔ４１において、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をハイレベルからローレベルにする。第２ワンショット回路１４２は、第２ワンショット信号ＳＳＨＴ２をローレベルからハイレベルにする。ＡＮＤゲート回路１４７は、信号Ｓ１２をローレベルからハイレベルにする。ＯＲゲート回路１４８は、オンタイミング制御信号ＳＯＴＭＧをローレベルからハイレベルにする。オンオフ制御部１８は、オンタイミング制御信号ＳＯＴＭＧがローレベルからハイレベルに変化すると、主スイッチング制御信号ＳＳＷ１をローレベルからハイレベルにする。これにより、主スイッチング素子であるスイッチング素子Ｑ１はオン状態となり、電流ＩＲ５が流れる。電流ＩＲ５は、時間の経過とともに、増加する。 At timing t41 , the first one-shot circuit 141 changes the first one-shot signal S_SHT1 from high level to low level. The second one-shot circuit 142 changes the second one-shot signal S_SHT2 from low level to high level. The AND gate circuit 147 changes the signal S_12 from low level to high level. The OR gate circuit 148 changes the on-timing control signal S_OTMG from low level to high level. When the on-timing control signal S_OTMG changes from low level to high level, the on-off control unit 18 changes the main switching control signal S_SW1 from low level to high level. As a result, the switching element Q1, which is the main switching element, is turned on, and a current I_R5 flows. The current I_R5 increases with the passage of time.

タイミングｔ４２において、第２ワンショット回路１４２は、第２ワンショット信号ＳＳＨＴ２をハイレベルからローレベルにする。ＡＮＤゲート回路１４７は、信号Ｓ１２をハイレベルからローレベルにする。ＯＲゲート回路１４８は、オンタイミング制御信号ＳＯＴＭＧをハイレベルからローレベルにする。 At timing t42 , the second one-shot circuit 142 changes the second one-shot signal S_SHT2 from high to low. The AND gate circuit 147 changes the signal S_12 from high to low. The OR gate circuit 148 changes the on-timing control signal S_OTMG from high to low.

タイミングｔ４３において、オンオフ制御部１８は、主スイッチング制御信号ＳＳＷ１をハイレベルからローレベルにする。これにより、主スイッチング素子であるスイッチング素子Ｑ１はオフ状態となり、電流ＩＲ５がゼロになる。一方、同期整流素子であるスイッチング素子Ｑ２の寄生ダイオードを経由して、電流ＩＲ８が流れる。電流ＩＲ８は、時間の経過とともに、減少する。 At timing t43 , the on/off control unit 18 changes the main switching control signal SSW1 from high to low. This causes the switching element Q1 , which is the main switching element, to be turned off, and the current I R5 becomes zero. Meanwhile, the current I R8 flows through the parasitic diode of the switching element Q2 , which is a synchronous rectifier element. The current I R8 decreases over time.

タイミングｔ４４において、オンオフ制御部１８は、同期整流スイッチング制御信号ＳＳＷ２をローレベルからハイレベルにする。これにより、同期整流素子であるスイッチング素子Ｑ２はオン状態となり、電流ＩＲ８は、スイッチング素子Ｑ２のドレイン－ソース間に流れる。 At timing t44 , the ON/OFF control unit 18 changes the synchronous rectification switching control signal SSW2 from low level to high level, thereby turning on the switching element Q2 , which is a synchronous rectification element, and a current I R8 flows between the drain and source of the switching element Q2 .

タイミングｔ４５において、電流ＩＲ８がゼロになると、スイッチング電流検出部１４は、反転検出信号ＳＲＥＶをローレベルからハイレベルにする。オンオフ制御部１８は、反転検出信号ＳＲＥＶがローレベルからハイレベルに変化すると、同期整流スイッチング制御信号ＳＳＷ２をハイレベルからローレベルにする。これにより、同期整流素子であるスイッチング素子Ｑ２はオフ状態となり、電流ＩＲ８が負方向に流れることが抑制される。 At timing t45 , when the current I R8 becomes zero, the switching current detection unit 14 changes the inversion detection signal S REV from low level to high level. When the inversion detection signal S REV changes from low level to high level, the ON/OFF control unit 18 changes the synchronous rectification switching control signal S SW2 from high level to low level. This causes the switching element Q2 , which is a synchronous rectification element, to be turned off, and the current I R8 is prevented from flowing in the negative direction.

図１２は、第１モードにおいて、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値未満であり、且つ、コイルＬ１の電流が途切れない電流連続動作である場合の、制御部１０の動作タイミングを示す。 FIG. 12 shows the operation timing of the control unit 10 in the first mode when the voltage V EDLC of the electric double layer capacitor 3 is less than the low voltage threshold and the current in the coil L1 is in continuous operation without interruption.

電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値未満である場合、低電圧検出部１４４は、ハイレベルの低電圧検出信号ＳＬＶを出力する。従って、ＡＮＤゲート回路１４７は、ローレベルの信号Ｓ１２を出力する。また、ＡＮＤゲート回路１４６は、第２ワンショット信号ＳＳＨＴ２がハイレベル且つカウント信号ＳＣＮＴがハイレベルの場合には、ハイレベルの信号Ｓ１１を出力し、第２ワンショット信号ＳＳＨＴ２がローレベル又はカウント信号ＳＣＮＴがローレベルの場合には、ローレベルの信号Ｓ１１を出力する。つまり、ＯＲゲート回路１４８は、第２ワンショット信号ＳＳＨＴ２がハイレベル且つカウント信号ＳＣＮＴがハイレベルの場合には、ハイレベルのオンタイミング制御信号ＳＯＴＭＧを出力し、第２ワンショット信号ＳＳＨＴ２がローレベル又はカウント信号ＳＣＮＴがローレベルの場合には、ローレベルのオンタイミング制御信号ＳＯＴＭＧを出力する。 When the voltage V EDLC of the electric double layer capacitor 3 is less than the low voltage threshold, the low voltage detection unit 144 outputs a high level low voltage detection signal S LV . Therefore, the AND gate circuit 147 outputs a low level signal S 12. Moreover, the AND gate circuit 146 outputs a high level signal S 11 when the second one-shot signal S SHT2 is at a high level and the count signal S CNT is at a high level, and outputs a low level signal S 11 when the second one-shot signal S SHT2 is at a low level or the count signal S CNT is at a low level. That is, the OR gate circuit 148 outputs a high level on-timing control signal S OTMG when the second one-shot signal S SHT2 is at a high level and the count signal S CNT is at a high level, and outputs a low level on-timing control signal S OTMG when the second one-shot signal S SHT2 is at a low level or the count signal S CNT is at a low level.

従って、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値未満であり、且つ、コイルＬ１の電流が途切れない電流連続動作である場合、スイッチングサイクルは、周期パルス信号ＳＯＳＣの８サイクル分に相当する。 Therefore, when the voltage V EDLC of the electric double layer capacitor 3 is less than the low voltage threshold and the current in the coil L1 is in continuous operation without interruption, the switching cycle corresponds to eight cycles of the periodic pulse signal S OSC .

コイルＬ１の電流が途切れない電流連続動作である場合、スイッチング電流検出部１４は、ローレベルの反転検出信号ＳＲＥＶを出力する。 When the current in the coil L1 is in a continuous current operation without interruption, the switching current detection unit 14 outputs a low-level reversal detection signal S_REV .

図１２の全体にわたって、カウンタ１４３は、第１ワンショット信号ＳＳＨＴ１をカウントする。カウンタ１４３は、カウント値が「１」の場合に、カウント信号ＳＣＮＴをハイレベルにする。 12, the counter 143 counts the first one-shot signal S_SHT1 . When the count value is "1", the counter 143 sets the count signal S_CNT to a high level.

タイミングｔ５０において、周期パルス信号ＳＯＳＣがローレベルからハイレベルに変化すると、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をローレベルからハイレベルにする。 At timing t50 , when the periodic pulse signal S OSC changes from low level to high level, the first one-shot circuit 141 changes the first one-shot signal S SHT1 from low level to high level.

また、このとき、オンオフ制御部１８は、同期整流スイッチング制御信号ＳＳＷ２をハイレベルからローレベルにする。これにより、同期整流素子であるスイッチング素子Ｑ２は、オフ状態となる。但し、スイッチング素子Ｑ２の寄生ダイオードを経由して、抵抗Ｒ８に電流ＩＲ８が流れている。電流ＩＲ８は、時間の経過とともに、減少する。 At this time, the on/off control unit 18 changes the synchronous rectification switching control signal S SW2 from high to low. This causes the switching element Q2 , which is a synchronous rectification element, to be turned off. However, a current I R8 flows through the resistor R8 via the parasitic diode of the switching element Q2 . The current I R8 decreases over time.

また、このとき、カウンタ１４３は、カウント値が「１」であるので、カウント信号ＳＣＮＴをハイレベルにする。 At this time, the counter 143 has a count value of "1", so it sets the count signal SCNT to a high level.

タイミングｔ５１において、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をハイレベルからローレベルにする。第２ワンショット回路１４２は、第２ワンショット信号ＳＳＨＴ２をローレベルからハイレベルにする。また、カウンタ１４３は、ハイレベルのカウント信号ＳＣＮＴを出力している。ＡＮＤゲート回路１４６は、信号Ｓ１１をローレベルからハイレベルにする。従って、ＯＲゲート回路１４８は、オンタイミング制御信号ＳＯＴＭＧをローレベルからハイレベルにする。オンオフ制御部１８は、オンタイミング制御信号ＳＯＴＭＧがローレベルからハイレベルに変化すると、主スイッチング制御信号ＳＳＷ１をローレベルからハイレベルにする。これにより、主スイッチング素子であるスイッチング素子Ｑ１はオン状態となり、抵抗Ｒ５に電流ＩＲ５が流れる。電流ＩＲ５は、時間の経過とともに、増加する。 At timing t51 , the first one-shot circuit 141 changes the first one-shot signal S_SHT1 from high level to low level. The second one-shot circuit 142 changes the second one-shot signal S_SHT2 from low level to high level. The counter 143 outputs a high-level count signal S_CNT . The AND gate circuit 146 changes the signal S_11 from low level to high level. Therefore, the OR gate circuit 148 changes the on-timing control signal S_OTMG from low level to high level. When the on-timing control signal S_OTMG changes from low level to high level, the on-off control unit 18 changes the main switching control signal S_SW1 from low level to high level. As a result, the switching element Q1, which is the main switching element, is turned on, and a current I_R5 flows through the resistor R5 . The current I_R5 increases with time.

タイミングｔ５２において、第２ワンショット回路１４２は、第２ワンショット信号ＳＳＨＴ２をハイレベルからローレベルにする。ＡＮＤゲート回路１４６は、信号Ｓ１１をハイレベルからローレベルにする。ＯＲゲート回路１４８は、オンタイミング制御信号ＳＯＴＭＧをハイレベルからローレベルにする。 At timing t52 , the second one-shot circuit 142 changes the second one-shot signal S_SHT2 from high to low. The AND gate circuit 146 changes the signal S_11 from high to low. The OR gate circuit 148 changes the on-timing control signal S_OTMG from high to low.

タイミングｔ５３において、オンオフ制御部１８は、主スイッチング制御信号ＳＳＷ１をハイレベルからローレベルにする。これにより、主スイッチング素子であるスイッチング素子Ｑ１はオフ状態となり、電流ＩＲ５がゼロになる。一方、同期整流素子であるスイッチング素子Ｑ２の寄生ダイオードを経由して、電流ＩＲ８が流れる。電流ＩＲ８は、時間の経過とともに、減少する。 At timing t53 , the on/off control unit 18 changes the main switching control signal SSW1 from high to low. This causes the switching element Q1 , which is the main switching element, to be turned off, and the current I R5 becomes zero. Meanwhile, the current I R8 flows through the parasitic diode of the switching element Q2 , which is a synchronous rectifier element. The current I R8 decreases over time.

タイミングｔ５４において、オンオフ制御部１８は、同期整流スイッチング制御信号ＳＳＷ２をローレベルからハイレベルにする。これにより、同期整流素子であるスイッチング素子Ｑ２はオン状態となり、電流ＩＲ８は、スイッチング素子Ｑ２のドレイン－ソース間に流れる。 At timing t54 , the ON/OFF control unit 18 changes the synchronous rectification switching control signal SSW2 from low level to high level, whereby the switching element Q2, which is a synchronous rectification element, is turned on, and a current I R8 flows between the drain and source of the switching element Q2 .

タイミングｔ５５において、周期パルス信号ＳＯＳＣがローレベルからハイレベルに変化すると、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をローレベルからハイレベルにする。 At timing t55 , when the periodic pulse signal S_OSC changes from low level to high level, the first one-shot circuit 141 changes the first one-shot signal S_SHT1 from low level to high level.

また、このとき、オンオフ制御部１８は、同期整流スイッチング制御信号ＳＳＷ２をハイレベルからローレベルにする。これにより、同期整流素子であるスイッチング素子Ｑ２はオフ状態となる。但し、スイッチング素子Ｑ２の寄生ダイオードを経由して、抵抗Ｒ８に電流ＩＲ８が流れている。 At this time, the ON/OFF control unit 18 changes the synchronous rectification switching control signal SSW2 from high to low, thereby turning off the switching element Q2 , which is a synchronous rectification element. However, a current I R8 flows through the resistor R8 via the parasitic diode of the switching element Q2 .

図１３は、第１モードにおいて、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値未満であり、且つ、コイルＬ１の電流が途切れる電流不連続動作である場合の、制御部１０の動作タイミングを示す。 FIG. 13 shows the operation timing of the control unit 10 in the first mode when the voltage V EDLC of the electric double layer capacitor 3 is less than the low voltage threshold and the current in the coil L1 is discontinuous.

電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値未満である場合、低電圧検出部１４４は、ハイレベルの低電圧検出信号ＳＬＶを出力する。従って、ＡＮＤゲート回路１４７は、ローレベルの信号Ｓ１２を出力する。また、ＡＮＤゲート回路１４６は、第２ワンショット信号ＳＳＨＴ２がハイレベル且つカウント信号ＳＣＮＴがハイレベルの場合には、ハイレベルの信号Ｓ１１を出力し、第２ワンショット信号ＳＳＨＴ２がローレベル又はカウント信号ＳＣＮＴがローレベルの場合には、ローレベルの信号Ｓ１１を出力する。つまり、ＯＲゲート回路１４８は、第２ワンショット信号ＳＳＨＴ２がハイレベル且つカウント信号ＳＣＮＴがハイレベルの場合には、ハイレベルのオンタイミング制御信号ＳＯＴＭＧを出力し、第２ワンショット信号ＳＳＨＴ２がローレベル又はカウント信号ＳＣＮＴがローレベルの場合には、ローレベルのオンタイミング制御信号ＳＯＴＭＧを出力する。 When the voltage V EDLC of the electric double layer capacitor 3 is less than the low voltage threshold, the low voltage detection unit 144 outputs a high level low voltage detection signal S LV . Therefore, the AND gate circuit 147 outputs a low level signal S 12. Moreover, the AND gate circuit 146 outputs a high level signal S 11 when the second one-shot signal S SHT2 is at a high level and the count signal S CNT is at a high level, and outputs a low level signal S 11 when the second one-shot signal S SHT2 is at a low level or the count signal S CNT is at a low level. That is, the OR gate circuit 148 outputs a high level on-timing control signal S OTMG when the second one-shot signal S SHT2 is at a high level and the count signal S CNT is at a high level, and outputs a low level on-timing control signal S OTMG when the second one-shot signal S SHT2 is at a low level or the count signal S CNT is at a low level.

従って、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値未満であり、且つ、コイルＬ１の電流が途切れる電流不連続動作である場合、スイッチングサイクルは、周期パルス信号ＳＯＳＣの８サイクル分に相当する。但し、後述するように、スイッチングサイクルは、途中で終了（中止）し得る。 Therefore, when the voltage V_EDLC of the electric double layer capacitor 3 is less than the low voltage threshold and the current of the coil L1 is interrupted, the switching cycle corresponds to eight cycles of the periodic pulse signal S_OSC . However, as described later, the switching cycle may end (stop) midway.

図１３の全体にわたって、カウンタ１４３は、第１ワンショット信号ＳＳＨＴ１をカウントする。カウンタ１４３は、カウント値が「１」の場合に、カウント信号ＳＣＮＴをハイレベルにする。 13, the counter 143 counts the first one-shot signal S_SHT1 . When the count value is "1", the counter 143 sets the count signal S_CNT to a high level.

タイミングｔ６０において、周期パルス信号ＳＯＳＣがローレベルからハイレベルに変化すると、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をローレベルからハイレベルにする。 At timing t60 , when the periodic pulse signal S OSC changes from low level to high level, the first one-shot circuit 141 changes the first one-shot signal S SHT1 from low level to high level.

また、このとき、カウンタ１４３は、カウント値が「１」であるので、カウント信号ＳＣＮＴをハイレベルにする。 At this time, the counter 143 has a count value of "1", so it sets the count signal SCNT to a high level.

タイミングｔ６１において、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をハイレベルからローレベルにする。第２ワンショット回路１４２は、第２ワンショット信号ＳＳＨＴ２をローレベルからハイレベルにする。また、カウンタ１４３は、ハイレベルのカウント信号ＳＣＮＴを出力している。ＡＮＤゲート回路１４６は、信号Ｓ１１をローレベルからハイレベルにする。従って、ＯＲゲート回路１４８は、オンタイミング制御信号ＳＯＴＭＧをローレベルからハイレベルにする。オンオフ制御部１８は、オンタイミング制御信号ＳＯＴＭＧがローレベルからハイレベルに変化すると、主スイッチング制御信号ＳＳＷ１をローレベルからハイレベルにする。これにより、主スイッチング素子であるスイッチング素子Ｑ１はオン状態となり、抵抗Ｒ５に電流ＩＲ５が流れる。電流ＩＲ５は、時間の経過とともに、増加する。 At timing t61 , the first one-shot circuit 141 changes the first one-shot signal S_SHT1 from high level to low level. The second one-shot circuit 142 changes the second one-shot signal S_SHT2 from low level to high level. The counter 143 outputs a high-level count signal S_CNT . The AND gate circuit 146 changes the signal S_11 from low level to high level. Therefore, the OR gate circuit 148 changes the on-timing control signal S_OTMG from low level to high level. When the on-timing control signal S_OTMG changes from low level to high level, the on-off control unit 18 changes the main switching control signal S_SW1 from low level to high level. As a result, the switching element Q1, which is the main switching element, is turned on, and a current I_R5 flows through the resistor R5 . The current I_R5 increases with time.

タイミングｔ６２において、第２ワンショット回路１４２は、第２ワンショット信号ＳＳＨＴ２をハイレベルからローレベルにする。ＡＮＤゲート回路１４６は、信号Ｓ１１をハイレベルからローレベルにする。ＯＲゲート回路１４８は、オンタイミング制御信号ＳＯＴＭＧをハイレベルからローレベルにする。 At timing t62 , the second one-shot circuit 142 changes the second one-shot signal S_SHT2 from high to low. The AND gate circuit 146 changes the signal S_11 from high to low. The OR gate circuit 148 changes the on-timing control signal S_OTMG from high to low.

タイミングｔ６３において、オンオフ制御部１８は、主スイッチング制御信号ＳＳＷ１をハイレベルからローレベルにする。これにより、主スイッチング素子であるスイッチング素子Ｑ１はオフ状態となり、電流ＩＲ５がゼロになる。一方、同期整流素子であるスイッチング素子Ｑ２の寄生ダイオードを経由して、電流ＩＲ８が流れる。電流ＩＲ８は、時間の経過とともに、減少する。 At timing t63 , the on/off control unit 18 changes the main switching control signal SSW1 from high to low. This causes the switching element Q1 , which is the main switching element, to be turned off, and the current I R5 becomes zero. Meanwhile, the current I R8 flows through the parasitic diode of the switching element Q2 , which is a synchronous rectifier element. The current I R8 decreases over time.

タイミングｔ６４において、オンオフ制御部１８は、同期整流スイッチング制御信号ＳＳＷ２をローレベルからハイレベルにする。これにより、同期整流素子であるスイッチング素子Ｑ２はオン状態となり、電流ＩＲ８は、スイッチング素子Ｑ２のドレイン－ソース間に流れる。 At timing t64 , the ON/OFF control unit 18 changes the synchronous rectification switching control signal SSW2 from low to high, thereby turning on the switching element Q2 , which is a synchronous rectification element, and a current I R8 flows between the drain and source of the switching element Q2 .

タイミングｔ６５において、電流ＩＲ８がゼロになると、スイッチング電流検出部１４は、反転検出信号ＳＲＥＶをローレベルからハイレベルにする。オンオフ制御部１８は、反転検出信号ＳＲＥＶがローレベルからハイレベルになると、同期整流スイッチング制御信号ＳＳＷ２をハイレベルからローレベルにする。これにより、同期整流素子であるスイッチング素子Ｑ２はオフ状態となり、電流ＩＲ８が負方向に流れることが抑制される。 At timing t65 , when the current I R8 becomes zero, the switching current detection unit 14 changes the inversion detection signal S REV from low level to high level. When the inversion detection signal S REV changes from low level to high level, the ON/OFF control unit 18 changes the synchronous rectification switching control signal S SW2 from high level to low level. This causes the switching element Q2, which is a synchronous rectification element, to be turned off, and the current I R8 is prevented from flowing in the negative direction.

また、カウンタ１４３は、反転検出信号ＳＲＥＶがローレベルからハイレベルになると、カウント値を「０」にリセットする。つまり、制御部１０は、現在のスイッチングサイクルを終了（中止）し、次のスイッチングサイクルを開始する。 Furthermore, when the reversal detection signal S_REV changes from a low level to a high level, the counter 143 resets the count value to "0." That is, the control unit 10 ends (stops) the current switching cycle and starts the next switching cycle.

タイミングｔ６６において、周期パルス信号ＳＯＳＣがローレベルからハイレベルに変化すると、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をローレベルからハイレベルにする。 At timing t66 , when the periodic pulse signal S_OSC changes from low level to high level, the first one-shot circuit 141 changes the first one-shot signal S_SHT1 from low level to high level.

タイミングｔ６７において、第１ワンショット回路１４１は、第１ワンショット信号ＳＳＨＴ１をハイレベルからローレベルにする。第２ワンショット回路１４２は、第２ワンショット信号ＳＳＨＴ２をローレベルからハイレベルにする。また、カウンタ１４３は、カウント値が「１」であるので、ハイレベルのカウント信号ＳＣＮＴを出力している。ＡＮＤゲート回路１４６は、信号Ｓ１１をローレベルからハイレベルにする。従って、ＯＲゲート回路１４８は、オンタイミング制御信号ＳＯＴＭＧをローレベルからハイレベルにする。オンオフ制御部１８は、オンタイミング制御信号ＳＯＴＭＧがローレベルからハイレベルに変化すると、主スイッチング制御信号ＳＳＷ１をローレベルからハイレベルにする。これにより、主スイッチング素子であるスイッチング素子Ｑ１はオン状態となり、抵抗Ｒ５に電流ＩＲ５が流れる。電流ＩＲ５は、時間の経過とともに、増加する。 At timing t67 , the first one-shot circuit 141 changes the first one-shot signal S_SHT1 from high level to low level. The second one-shot circuit 142 changes the second one-shot signal S_SHT2 from low level to high level. Also, the counter 143 outputs a high-level count signal S_CNT because the count value is "1". The AND gate circuit 146 changes the signal S_11 from low level to high level. Therefore, the OR gate circuit 148 changes the on-timing control signal S_OTMG from low level to high level. When the on-timing control signal S_OTMG changes from low level to high level, the on-off control unit 18 changes the main switching control signal S_SW1 from low level to high level. As a result, the switching element Q1 , which is the main switching element, is turned on, and a current I_R5 flows through the resistor R5 . The current I_R5 increases with time.

再び図１を参照すると、オンオフ制御部１８は、オンタイミング制御信号ＳＯＴＭＧ、反転検出信号ＳＲＥＶ、電流情報信号ＳＣＩＮＦＯ、過電圧検出信号ＳＯＶＰ及び誤差信号ＳＥＲＲに基づいて、主スイッチング素子を制御するための主スイッチング制御信号ＳＳＷ１、及び、同期整流素子を制御するための同期整流スイッチング制御信号ＳＳＷ２を、ドライブ選択部１９に出力する。 Referring again to FIG. 1, the on/off control unit 18 outputs a main switching control signal S SW1 for controlling the main switching element and a synchronous rectification switching control signal S SW2 for controlling the synchronous rectification element to the drive selection unit 19 based on the on timing control signal S OTMG , the inversion detection signal S REV , the current information signal S CINFO , the overvoltage detection signal S OVP and the error signal S ERR.

オンオフ制御部１８は、第１モード時には、スイッチング素子Ｑ１をスイッチング制御させるとともに、スイッチング素子Ｑ１がオフの期間の一部に、スイッチング素子Ｑ２をオンさせる。つまり、オンオフ制御部１８は、スイッチング素子Ｑ１を主スイッチング素子として動作させるとともに、スイッチング素子Ｑ２を同期整流素子として動作させ、同期整流制御を行う。 In the first mode, the ON/OFF control unit 18 controls the switching element Q1 and turns on the switching element Q2 during a part of the period in which the switching element Q1 is off. In other words, the ON/OFF control unit 18 operates the switching element Q1 as a main switching element and the switching element Q2 as a synchronous rectification element to perform synchronous rectification control.

オンオフ制御部１８は、第２モード時には、スイッチング素子Ｑ２をスイッチング制御させるとともに、スイッチング素子Ｑ２がオフの期間の一部に、スイッチング素子Ｑ１をオンさせる。つまり、オンオフ制御部１８は、スイッチング素子Ｑ２を主スイッチング素子として動作させるとともに、スイッチング素子Ｑ１を同期整流素子として動作させ、同期整流制御を行う。 In the second mode, the ON/OFF control unit 18 controls the switching of the switching element Q2 and turns on the switching element Q1 during a part of the period in which the switching element Q2 is off. In other words, the ON/OFF control unit 18 operates the switching element Q2 as a main switching element and the switching element Q1 as a synchronous rectification element to perform synchronous rectification control.

オンオフ制御部１８は、主スイッチング制御信号ＳＳＷ１、及び、同期整流スイッチング制御信号ＳＳＷ２の周波数を、周期パルス信号ＳＯＳＣの周波数に合わせる。周期パルス信号ＳＯＳＣの周波数は、第２モード時の方が、第１モード時よりも高い。つまり、主スイッチング制御信号ＳＳＷ１、及び、同期整流スイッチング制御信号ＳＳＷ２の周波数は、第２モード時の方が、第１モード時よりも高い。 The on/off control unit 18 matches the frequency of the main switching control signal S SW1 and the synchronous rectification switching control signal S SW2 to the frequency of the periodic pulse signal S OSC . The frequency of the periodic pulse signal S OSC is higher in the second mode than in the first mode. That is, the frequencies of the main switching control signal S SW1 and the synchronous rectification switching control signal S SW2 are higher in the second mode than in the first mode.

オンオフ制御部１８は、昇降圧回路４の出力電圧が目標電圧に近づくように、主スイッチング素子及び同期整流素子を制御する。誤差信号ＳＥＲＲは、第１モード時は、昇降圧回路４の出力電圧である電圧ＶＥＤＬＣと目標電圧との差電圧に応じた信号である。誤差信号ＳＥＲＲは、第２モード時は、昇降圧回路４の出力電圧である電圧ＶＮ１と目標電圧との差電圧に応じた信号である。 The on/off control unit 18 controls the main switching element and the synchronous rectifier element so that the output voltage of the step-up/step-down circuit 4 approaches the target voltage. In the first mode, the error signal S_ERR is a signal corresponding to the difference voltage between the voltage V_EDLC, which is the output voltage of the step-up/step-down circuit 4, and the target voltage. In the second mode, the error signal S_ERR is a signal corresponding to the difference voltage between the voltage V_N1, which is the output voltage of the step-up/step-down circuit 4, and the target voltage.

オンオフ制御部１８は、反転検出信号ＳＲＥＶがハイレベルになったタイミングで、同期整流素子をオフに制御する。つまり、オンオフ制御部１８は、第１モードでは、反転検出信号ＳＲＥＶがハイレベルになったタイミングで、同期整流素子であるスイッチング素子Ｑ２をオフに制御する。また、オンオフ制御部１８は、第２モードでは、反転検出信号ＳＲＥＶがハイレベルになったタイミングで、同期整流素子であるスイッチング素子Ｑ１をオフに制御する。 The on/off control unit 18 controls the synchronous rectifier element to be turned off at the timing when the inversion detection signal S_REV becomes high level. That is, in the first mode, the on/off control unit 18 controls the switching element Q2 , which is a synchronous rectifier element, to be turned off at the timing when the inversion detection signal S_REV becomes high level. Also, in the second mode, the on/off control unit 18 controls the switching element Q1 , which is a synchronous rectifier element, to be turned off at the timing when the inversion detection signal S_REV becomes high level.

オンオフ制御部１８は、過電圧検出信号ＳＯＶＰがハイレベルになった場合、主スイッチング素子及び同期整流素子を動作停止させる。 When the overvoltage detection signal SOVP becomes high level, the on/off control unit 18 stops the operation of the main switching element and the synchronous rectification element.

オンオフ制御部１８は、鋸歯状波信号ＳＳＡＷに主スイッチング素子のドレイン－ソース間電流を加えた電流情報信号ＳＣＩＮＦＯに基づいて、主スイッチング素子及び同期整流素子を電流モード制御する。 The on/off control unit 18 performs current mode control of the main switching element and the synchronous rectification element based on a current information signal S CINFO obtained by adding the drain-source current of the main switching element to the sawtooth wave signal S SAW .

図１４は、実施の形態のバックアップ電源装置の鋸歯状波信号、電流情報信号、誤差信号及び主スイッチング制御信号の一例を示す図である。 Figure 14 shows an example of a sawtooth wave signal, a current information signal, an error signal, and a main switching control signal of a backup power supply device according to an embodiment.

図１４（ａ）は、鋸歯状波信号ＳＳＡＷに主スイッチング素子のドレイン－ソース間電流を加えない場合、つまり、電圧モード制御の場合の主スイッチング制御信号ＳＳＷ１を示す図である。 FIG. 14(a) is a diagram showing the main switching control signal S SW1 in the case where no drain-source current of the main switching element is added to the sawtooth wave signal S SAW , that is, in the case of voltage mode control.

オンオフ制御部１８は、鋸歯状波信号ＳＳＡＷが上昇開始するタイミングｔ１０において、主スイッチング制御信号ＳＳＷ１をハイレベルにする。 The ON/OFF control unit 18 sets the main switching control signal S SW1 to a high level at timing t 10 when the sawtooth wave signal S SAW starts to rise.

オンオフ制御部１８は、鋸歯状波信号ＳＳＡＷが誤差信号ＳＥＲＲに達したタイミングｔ１１において、主スイッチング制御信号ＳＳＷ１をローレベルにする。 The ON/OFF control unit 18 sets the main switching control signal S SW1 to a low level at a timing t 11 when the sawtooth wave signal S SAW reaches the error signal S ERR .

図１４（ｂ）は、鋸歯状波信号ＳＳＡＷに主スイッチング素子のドレイン－ソース間電流を加える場合、つまり、電流モード制御の場合の主スイッチング制御信号ＳＳＷ１を示す図である。 FIG. 14(b) is a diagram showing the main switching control signal S SW1 in the case where a drain-source current of the main switching element is added to the sawtooth wave signal S SAW , that is, in the case of current mode control.

信号１１１は、主スイッチング素子のドレイン－ソース間電流を示す。電流情報信号ＳＣＩＮＦＯは、鋸歯状波信号ＳＳＡＷに信号１１１を加えた信号である。 A signal 111 indicates the drain-source current of the main switching element. The current information signal S - - CINFO is a signal obtained by adding the signal 111 to the sawtooth wave signal S - - SAW .

オンオフ制御部１８は、電流情報信号ＳＣＩＮＦＯが上昇開始するタイミングｔ２０において、主スイッチング制御信号ＳＳＷ１をハイレベルにする。 The ON/OFF control unit 18 sets the main switching control signal S SW1 to a high level at timing t 20 when the current information signal S CINFO starts to rise.

オンオフ制御部１８は、電流情報信号ＳＣＩＮＦＯが誤差信号ＳＥＲＲに達したタイミングｔ２１において、主スイッチング制御信号ＳＳＷ１をローレベルにする。主スイッチング制御信号ＳＳＷ１がローレベルになると、主スイッチング素子がオフ状態になるので、信号１１１がローレベルになる。 The on/off control unit 18 sets the main switching control signal S SW1 to low level at timing t21 when the current information signal S CINFO reaches the error signal S ERR . When the main switching control signal S SW1 becomes low level, the main switching element is turned off, and the signal 111 becomes low level.

再び図１を参照すると、ドライブ選択部１９は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合は、主スイッチング制御信号ＳＳＷ１をゲート駆動回路Ｂ１に出力し、同期整流スイッチング制御信号ＳＳＷ２をゲート駆動回路Ｂ２に出力する。 Referring again to FIG. 1, when the mode signal S MODE is at a high level (first mode), the drive selection unit 19 outputs the main switching control signal S SW1 to the gate drive circuit B 1 and outputs the synchronous rectification switching control signal S SW2 to the gate drive circuit B 2 .

ドライブ選択部１９は、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合は、主スイッチング制御信号ＳＳＷ１をゲート駆動回路Ｂ２に出力し、同期整流スイッチング制御信号ＳＳＷ２をゲート駆動回路Ｂ１に出力する。 When the mode signal S MODE is at a low level (second mode), the drive selection unit 19 outputs the main switching control signal S SW1 to the gate drive circuit B 2 and outputs the synchronous rectification switching control signal S SW2 to the gate drive circuit B 1 .

図１５は、実施の形態のバックアップ電源装置のドライブ選択部の回路構成を示す図である。 Figure 15 shows the circuit configuration of the drive selection unit of the backup power supply device according to the embodiment.

ドライブ選択部１９は、ＡＮＤゲート回路（論理積回路）１３１、１３２、１３４及び１３５と、ＯＲゲート回路（論理和回路）１３３及び１３６と、ＮＯＴゲート回路１３７と、を含む。 The drive selection unit 19 includes AND gate circuits (logical product circuits) 131, 132, 134, and 135, OR gate circuits (logical sum circuits) 133 and 136, and a NOT gate circuit 137.

ＮＯＴゲート回路１３７は、モード信号ＳＭＯＤＥを反転して、ＡＮＤゲート回路１３２の一方の入力端子及びＡＮＤゲート回路１３４の一方の入力端子に出力する。 The NOT gate circuit 137 inverts the mode signal S MODE and outputs the inverted signal to one input terminal of the AND gate circuit 132 and one input terminal of the AND gate circuit 134 .

ＡＮＤゲート回路１３１の一方の入力端子には、モード信号ＳＭＯＤＥが入力され、他方の入力端子には、主スイッチング制御信号ＳＳＷ１が入力される。 The mode signal S_MODE is input to one input terminal of the AND gate circuit 131, and the main switching control signal S_SW1 is input to the other input terminal.

ＡＮＤゲート回路１３２の他方の入力端子には、同期整流スイッチング制御信号ＳＳＷ２が入力される。 The other input terminal of the AND gate circuit 132 receives a synchronous rectification switching control signal S SW2 .

ＡＮＤゲート回路１３４の他方の入力端子には、主スイッチング制御信号ＳＳＷ１が入力される。 The other input terminal of the AND gate circuit 134 receives a main switching control signal S SW1 .

ＡＮＤゲート回路１３５の一方の入力端子には、モード信号ＳＭＯＤＥが入力され、他方の入力端子には、同期整流スイッチング制御信号ＳＳＷ２が入力される。 The mode signal S_MODE is input to one input terminal of the AND gate circuit 135, and the synchronous rectification switching control signal S_SW2 is input to the other input terminal.

ＯＲゲート回路１３３の一方の入力端子には、ＡＮＤゲート回路１３１の出力信号が入力され、他方の入力端子には、ＡＮＤゲート回路１３２の出力信号が入力される。 The output signal of the AND gate circuit 131 is input to one input terminal of the OR gate circuit 133, and the output signal of the AND gate circuit 132 is input to the other input terminal.

ＯＲゲート回路１３３は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合は、主スイッチング制御信号ＳＳＷ１を、ゲート駆動回路Ｂ１に出力する。 When the mode signal S_MODE is at a high level (first mode), the OR gate circuit 133 outputs the main switching control signal S_SW1 to the gate drive circuit B_1 .

ＯＲゲート回路１３３は、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合は、同期整流スイッチング制御信号ＳＳＷ２を、ゲート駆動回路Ｂ１に出力する。 When the mode signal S MODE is at a low level (second mode), the OR gate circuit 133 outputs a synchronous rectification switching control signal S SW2 to the gate drive circuit B1 .

ＯＲゲート回路１３６の一方の入力端子には、ＡＮＤゲート回路１３４の出力信号が入力され、他方の入力端子には、ＡＮＤゲート回路１３５の出力信号が入力される。 The output signal of the AND gate circuit 134 is input to one input terminal of the OR gate circuit 136, and the output signal of the AND gate circuit 135 is input to the other input terminal.

ＯＲゲート回路１３６は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合は、同期整流スイッチング制御信号ＳＳＷ２を、ゲート駆動回路Ｂ２に出力する。 When the mode signal S MODE is at a high level (first mode), the OR gate circuit 136 outputs a synchronous rectification switching control signal S SW2 to the gate drive circuit B2 .

ＯＲゲート回路１３６は、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合は、主スイッチング制御信号ＳＳＷ１を、ゲート駆動回路Ｂ２に出力する。 When the mode signal S MODE is at a low level (second mode), the OR gate circuit 136 outputs the main switching control signal S SW1 to the gate drive circuit B 2 .

再び図１を参照すると、ゲート駆動回路Ｂ１は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合は、主スイッチング制御信号ＳＳＷ１を増幅したスイッチング制御信号Ｓ１を、スイッチング素子Ｑ１のゲートに出力する。 Referring back to FIG. 1, when the mode signal S MODE is at a high level (first mode), the gate driver B1 outputs a switching control signal S 1 obtained by amplifying the main switching control signal S SW1 to the gate of the switching element Q 1 .

ゲート駆動回路Ｂ１は、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合は、同期整流スイッチング制御信号ＳＳＷ２を増幅したスイッチング制御信号Ｓ１を、スイッチング素子Ｑ１のゲートに出力する。 When the mode signal S MODE is at a low level (second mode), the gate drive circuit B1 outputs a switching control signal S1 obtained by amplifying the synchronous rectification switching control signal S SW2 to the gate of the switching element Q1 .

ゲート駆動回路Ｂ２は、モード信号ＳＭＯＤＥがハイレベル（第１モード）の場合は、同期整流スイッチング制御信号ＳＳＷ２を増幅したスイッチング制御信号Ｓ２を、スイッチング素子Ｑ２のゲートに出力する。 When the mode signal S MODE is at a high level (first mode), the gate drive circuit B2 outputs a switching control signal S2 obtained by amplifying the synchronous rectification switching control signal S SW2 to the gate of the switching element Q2 .

ゲート駆動回路Ｂ２は、モード信号ＳＭＯＤＥがローレベル（第２モード）の場合は、主スイッチング制御信号ＳＳＷ１を増幅したスイッチング制御信号Ｓ２を、スイッチング素子Ｑ２のゲートに出力する。 When the mode signal S MODE is at a low level (second mode), the gate drive circuit B2 outputs a switching control signal S2 obtained by amplifying the main switching control signal S SW1 to the gate of the switching element Q2 .

（効果）
［１］特許文献１記載のバックアップ電源装置は、放電時には、第２スイッチング素子だけをスイッチング制御し、第１スイッチング素子を制御しない（動作させない）。つまり、特許文献１記載のバックアップ電源装置は、非同期整流動作を行う。 (effect)
[1] The backup power supply device described in Patent Document 1 performs switching control of only the second switching element during discharging, and does not control (operate) the first switching element. In other words, the backup power supply device described in Patent Document 1 performs asynchronous rectification operation.

一方、実施の形態のバックアップ電源装置１は、放電時（第２モード時）には、スイッチング素子Ｑ２をスイッチング制御させるとともに、スイッチング素子Ｑ２がオフの期間の一部に、スイッチング素子Ｑ１をオンさせる。つまり、実施の形態のバックアップ電源装置１は、スイッチング素子Ｑ１を同期整流素子として動作させ、同期整流動作を行う。 On the other hand, during discharging (in the second mode), the backup power supply 1 of the embodiment controls switching element Q2 and turns on switching element Q1 during part of the period in which switching element Q2 is off. In other words, the backup power supply 1 of the embodiment operates switching element Q1 as a synchronous rectification element and performs synchronous rectification.

これにより、実施の形態のバックアップ電源装置１は、特許文献１記載のバックアップ電源装置と比較して、出力整流素子を不要とすることができ、部品点数を抑制できる。 As a result, the backup power supply device 1 of the embodiment does not require an output rectifier element, and the number of parts can be reduced, compared to the backup power supply device described in Patent Document 1.

特許文献１記載のバックアップ電源装置は、充電時には、第１スイッチング素子だけをスイッチング制御し、第２スイッチング素子を制御せず（動作させず）、第２スイッチング素子をダイオードとして機能させている。つまり、特許文献１記載のバックアップ電源装置は、非同期整流動作を行う。 During charging, the backup power supply device described in Patent Document 1 controls the switching of only the first switching element, and does not control (operate) the second switching element, causing the second switching element to function as a diode. In other words, the backup power supply device described in Patent Document 1 performs asynchronous rectification operation.

一方、実施の形態のバックアップ電源装置１は、充電時（第１モード時）には、スイッチング素子Ｑ１をスイッチング制御させるとともに、スイッチング素子Ｑ１がオフの期間の一部に、スイッチング素子Ｑ２をオンさせる。つまり、実施の形態のバックアップ電源装置１は、スイッチング素子Ｑ２を同期整流素子として動作させ、同期整流動作を行う。 On the other hand, during charging (first mode), the backup power supply 1 of the embodiment controls switching element Q1 and turns on switching element Q2 during part of the period in which switching element Q1 is off. In other words, the backup power supply 1 of the embodiment operates switching element Q2 as a synchronous rectification element and performs synchronous rectification.

これにより、実施の形態のバックアップ電源装置１は、特許文献１記載のバックアップ電源装置と比較して、損失を抑制でき、効率を向上させることができる。 As a result, the backup power supply device 1 of the embodiment can reduce losses and improve efficiency compared to the backup power supply device described in Patent Document 1.

［２］実施の形態のバックアップ電源装置１は、電流不連続動作（軽負荷）である場合に、同期整流素子をオンしたままだと、逆流電流が流れ、入力側へエネルギーを回生してしまい効率が低下する。また、実施の形態のバックアップ電源装置１は、電気二重層コンデンサ３の充電電圧が上昇すると、充電エネルギーよりも回生エネルギーが大きくなり、目標電圧まで充電できなくなる。そこで、実施の形態のバックアップ電源装置１は、コイルＬ１がエネルギーを掃き出し、同期整流素子のドレイン－ソース間の電流がゼロとなる又は反転するタイミング、つまり、反転検出信号ＳＲＥＶがハイレベルになったタイミングで、同期整流素子をオフに制御する。これにより、実施の形態のバックアップ電源装置１は、逆流電流を抑制し、効率の低下を抑制できる。また、実施の形態のバックアップ電源装置１は、電気二重層コンデンサ３の充電電圧を目標電圧まで充電できる。 [2] In the case of the backup power supply 1 of the embodiment, if the synchronous rectifier element is left on during discontinuous current operation (light load), a reverse current flows, energy is regenerated to the input side, and efficiency is reduced. In addition, in the backup power supply 1 of the embodiment, when the charging voltage of the electric double layer capacitor 3 rises, the regenerative energy becomes larger than the charging energy, and charging to the target voltage is not possible. Therefore, the backup power supply 1 of the embodiment controls the synchronous rectifier element to be turned off at the timing when the coil L1 discharges energy and the current between the drain and source of the synchronous rectifier element becomes zero or reverses, that is, at the timing when the reversal detection signal S REV becomes high level. As a result, the backup power supply 1 of the embodiment can suppress the reverse current and suppress the decrease in efficiency. In addition, the backup power supply 1 of the embodiment can charge the charging voltage of the electric double layer capacitor 3 to the target voltage.

［３］実施の形態のバックアップ電源装置１は、第１モード時は、充電電流を制限しながらの充電が可能である。しかし、実施の形態のバックアップ電源装置１は、第２モード時は、電子機器が必要とする電力を昇圧しながら供給しなければならないので、回路に大きな電流が流れ得る。 [3] In the first mode, the backup power supply 1 of the embodiment is capable of charging while limiting the charging current. However, in the second mode, the backup power supply 1 of the embodiment must supply the power required by the electronic device while boosting it, which can cause a large current to flow through the circuit.

従って、実施の形態のバックアップ電源装置１は、第２モード時にスイッチング周波数を保ったままとすると、コイルＬ１のサイズを大きくしなければならない。一方、実施の形態のバックアップ電源装置１は、第１モード時は、ノイズ抑制の観点から、スイッチング周波数をあまり高くしないことが望ましい。 Therefore, in the backup power supply 1 of the embodiment, if the switching frequency is to be maintained in the second mode, the size of the coil L1 must be increased. On the other hand, in the backup power supply 1 of the embodiment, it is desirable not to increase the switching frequency too much in the first mode from the viewpoint of noise suppression.

そこで、スイッチング周波数設定部１３は、第２モード時のスイッチング周波数を、第１モード時のスイッチング周波数よりも高い周波数にする。これにより、実施の形態のバックアップ電源装置１は、コイルＬ１のサイズを抑制できるとともに、ノイズを抑制できる。 Therefore, the switching frequency setting unit 13 sets the switching frequency in the second mode to a frequency higher than the switching frequency in the first mode, thereby enabling the backup power supply device 1 of the embodiment to reduce the size of the coil L1 and suppress noise.

［４］実施の形態のバックアップ電源装置１は、第１モード時は、昇降圧回路４の出力電圧である電気二重層コンデンサ３の電圧ＶＥＤＬＣと目標電圧との差電圧に基づいて（具体的には、電圧Ｖ３に基づいて）制御を行う。実施の形態のバックアップ電源装置１は、第２モード時は、昇降圧回路４の出力電圧である電圧ＶＮ１と目標電圧との差電圧に基づいて（具体的には、電圧Ｖ２に基づいて）制御を行う。 [4] In the first mode, the backup power supply 1 of the embodiment performs control based on the difference voltage between the voltage VEDLC of the electric double layer capacitor 3, which is the output voltage of the step-up/step-down circuit 4, and the target voltage (specifically, based on the voltage V3 ). In the second mode, the backup power supply 1 of the embodiment performs control based on the difference voltage between the voltage VN1, which is the output voltage of the step-up/step-down circuit 4, and the target voltage (specifically, based on the voltage V2 ).

しかし、モード切り替え時に、１個のエラーアンプの入力側を上記２つの電圧で切り替えることとすると、問題が発生し得る。つまり、モード切り替え時に、エラーアンプの入力電圧を全く別の電圧レベルに切り替えることになるので、モード切り替え前のエラーアンプの出力電圧と、モード切り替え後のエラーアンプの出力電圧と、は全く異なる電圧となる。従って、エラーアンプの出力電圧の応答遅れや不安定動作が発生し得る。 However, if the input side of one error amplifier is switched between the above two voltages when switching modes, problems can arise. In other words, when switching modes, the input voltage of the error amplifier is switched to a completely different voltage level, so the output voltage of the error amplifier before switching modes and the output voltage of the error amplifier after switching modes are completely different voltages. This can result in a delayed response and unstable operation of the output voltage of the error amplifier.

そこで、出力電圧誤差検出部１７（図８参照）は、２個のエラーアンプ８１及び８５を備え、モード切り替え時に、エラーアンプ８１及び８５の出力側を切り替える。これにより、エラーアンプ８１及び８５は、常に（制御に使用していない時も）夫々の入力電圧に対応した出力電圧を出力し続けており、モード切り替え時の応答遅れや不安定動作を抑制できる。 The output voltage error detection unit 17 (see FIG. 8) has two error amplifiers 81 and 85, and switches the output side of the error amplifiers 81 and 85 when switching modes. This allows the error amplifiers 81 and 85 to always (even when not being used for control) continue to output output voltages corresponding to their respective input voltages, making it possible to suppress response delays and unstable operation when switching modes.

［５］コンパレータは、エラーアンプと異なり、入力電圧を別の電圧レベルに切り替えることが可能である。そこで、過電圧検出部１６（図７参照）は、１個のコンパレータ１０１を備え、モードに応じて、コンパレータ１０１の入力電圧を切り替える。即ち、第１モード時は、電気二重層コンデンサ３の電圧ＶＥＤＬＣを抵抗分圧した電圧Ｖ３がコンパレータ１０１に入力される。第２モード時は、出力電圧である電圧ＶＮ１を抵抗分圧した電圧を、コンパレータ１０１の入力側で切り替える。 [5] Unlike an error amplifier, a comparator can switch the input voltage to another voltage level. Therefore, the overvoltage detection unit 16 (see FIG. 7) includes one comparator 101, and switches the input voltage of the comparator 101 depending on the mode. That is, in the first mode, a voltage V3 obtained by resistively dividing the voltage VEDLC of the electric double layer capacitor 3 is input to the comparator 101. In the second mode, a voltage obtained by resistively dividing the voltage VN1 , which is the output voltage, is switched on the input side of the comparator 101.

これにより、実施の形態のバックアップ電源装置１は、１個のコンパレータ１０１によって、第１モード及び第２モードの両方のモードで過電圧検出が可能であり、回路を抑制できる。 As a result, the backup power supply device 1 of the embodiment is capable of detecting overvoltage in both the first and second modes using a single comparator 101, and can suppress the circuit.

［６］一般に、電流モード制御の方が、電圧モード制御よりも位相補償が容易であり、応答を上げた（周波数ゲインを上げた）設定が可能である。そこで、オンオフ制御部１８は、電流情報信号ＳＣＩＮＦＯを加味した電流モード制御を採用している。但し、第１モード時と第２モード時とでは、電流検出点が異なっている。 [6] In general, phase compensation is easier in current mode control than in voltage mode control, and it is possible to set an increased response (increased frequency gain). Therefore, the on/off control unit 18 employs current mode control that takes into account the current information signal S CINFO . However, the current detection point is different between the first mode and the second mode.

そこで、電流情報検出部１５（図６参照）は、鋸歯状波信号ＳＳＡＷに加える電流情報を、モードにより切り替える。つまり、電流情報検出部１５は、第１モード時は、主スイッチング素子であるスイッチング素子Ｑ１のドレイン－ソース間に流れる電流の電流情報を検出する。また、電流情報検出部１５は、第２モード時は、主スイッチング素子であるスイッチング素子Ｑ２のドレイン－ソース間に流れる電流の電流情報を検出する。 Therefore, the current information detection unit 15 (see FIG. 6) switches the current information added to the sawtooth wave signal S SAW depending on the mode. That is, in the first mode, the current information detection unit 15 detects current information of the current flowing between the drain and source of the switching element Q1 , which is the main switching element. In the second mode, the current information detection unit 15 detects current information of the current flowing between the drain and source of the switching element Q2 , which is the main switching element.

これにより、実施の形態のバックアップ電源装置１は、第１モード及び第２モードのどちらのモードでも、電流モード制御を実現できる。 As a result, the backup power supply device 1 of the embodiment can achieve current mode control in both the first mode and the second mode.

［７］第１モードと第２モードとは全く異なる制御である。従って、スイッチング周期の途中でモード切替を行うこととすると、１つのスイッチング周期のこととは言え、アブノーマル動作となる。 [7] The first and second modes are completely different controls. Therefore, if you try to switch modes in the middle of a switching cycle, it will result in abnormal operation, even if it is just for one switching cycle.

そこで、モード切替タイミング調整部１２（図２参照）は、スイッチング周期の途中でモード変更条件、つまり電圧ＶＩＮと入力電圧閾値との大小関係が変化しても、次のスイッチング周期の開始、つまり周期パルス信号ＳＯＳＣの立ち上がりまで待って、モード信号ＳＭＯＤＥを切り替える。これにより、実施の形態のバックアップ電源装置１は、上記アブノーマル動作を抑制できる。 Therefore, even if the mode change condition, i.e., the magnitude relationship between the voltage VIN and the input voltage threshold, changes during the switching period, the mode switching timing adjustment unit 12 (see FIG. 2) waits until the start of the next switching period, i.e., until the rising edge of the periodic pulse signal SOSC , before switching the mode signal S MODE . This allows the backup power supply 1 of the embodiment to suppress the above-mentioned abnormal operation.

［８］電気二重層コンデンサ３が低電圧の場合、コイルＬ１のエネルギー掃き出し時の電流ＩＲ８の傾斜（右肩下がり傾斜）が非常に緩やかになり、スイッチング素子Ｑ１のオフ期間でコイルＬ１の電流がほとんど下がらない。そして、コイルＬ１の電流は、スイッチング素子Ｑ１の次のオン期間のスイッチング遅れ等により電流が増加、この繰り返しにより、大きな電流（過電流）となり得る。スイッチング素子Ｑ１の電流リミットで制限をかける場合では、リーディングエッジブランク（マスク期間）やコンパレータ遅延等があるので、徐々に電流リミット以上の電流が流れてしまい過電流が生じ得る。 [8] When the electric double layer capacitor 3 is at a low voltage, the slope (downward slope) of the current I R8 when the coil L1 discharges energy becomes very gentle, and the current of the coil L1 hardly drops during the off period of the switching element Q1 . The current of the coil L1 increases due to switching delays in the next on period of the switching element Q1 , and this repetition can result in a large current (overcurrent). When limiting the current of the switching element Q1 , due to leading edge blanks (mask periods) and comparator delays, the current gradually exceeds the current limit, causing an overcurrent.

そこで、オンタイミング制御部２２は、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値未満の場合に、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値以上の場合の第１スイッチングサイクル（周期パルス信号ＳＯＳＣの１サイクル分に相当）よりも長い第２スイッチングサイクル（周期パルス信号ＳＯＳＣの８サイクル分に相当）で制御を行う。これにより、実施の形態の制御部１０は、コイルＬ１のエネルギー掃き出しの時間を確保できるので、過電流を抑制できる。 Therefore, when the voltage V EDLC of the electric double layer capacitor 3 is less than the low voltage threshold, the on-timing control unit 22 performs control with a second switching cycle (corresponding to eight cycles of the periodic pulse signal S OSC ) that is longer than the first switching cycle (corresponding to one cycle of the periodic pulse signal S OSC ) when the voltage V EDLC of the electric double layer capacitor 3 is equal to or greater than the low voltage threshold. This allows the control unit 10 of the embodiment to ensure time for discharging energy from the coil L1 , thereby suppressing overcurrent.

但し、これでは、電気二重層コンデンサ３の充電時間が長くなってしまう可能性がある。そこで、オンタイミング制御部２２は、スイッチング素子Ｑ２に流れる電流ＩＲ８がゼロ又は反転したら（反転検出信号ＳＲＥＶがハイレベルになったら）、現在の第２スイッチングサイクルを終了（中止）して、次の第２スイッチングサイクルを開始する。これにより、オンタイミング制御部２２は、電気二重層コンデンサ３の充電時間が長くなってしまうことを抑制できる。 However, this may result in a longer charging time for the electric double layer capacitor 3. Therefore, when the current I_R8 flowing through the switching element Q2 becomes zero or reverses (when the reversal detection signal S_REV becomes high level), the on-timing control unit 22 ends (stops) the current second switching cycle and starts the next second switching cycle. In this way, the on-timing control unit 22 can prevent the charging time for the electric double layer capacitor 3 from becoming longer.

［９］オンタイミング制御部２２は、第２スイッチングサイクルを、第１スイッチングサイクルをＮ分周（Ｎは、２以上の整数）したスイッチングサイクルであることとした。これにより、オンタイミング制御部２２は、第２スイッチングサイクルを、カウンタ１４３の追加で容易に実現でき、回路規模を抑制できる。 [9] The on-timing control unit 22 sets the second switching cycle to be a switching cycle obtained by dividing the first switching cycle by N (N is an integer equal to or greater than 2). This allows the on-timing control unit 22 to easily achieve the second switching cycle by adding a counter 143, thereby reducing the circuit size.

［１０］オンタイミング制御部２２は、電気二重層コンデンサ３の電圧ＶＥＤＬＣが低電圧閾値未満の場合に、反転検出信号ＳＲＥＶがハイレベルになったタイミングで、第２スイッチングサイクルを終了（中止）する。この反転検出信号ＳＲＥＶは、実施の形態において、第１モード時に、同期整流素子であるスイッチング素子Ｑ２をオフにするタイミングを表す信号と同一である。つまり、オンタイミング制御部２２は、スイッチング電流検出部１４を利用できる。これにより、オンタイミング制御部２２は、回路規模を抑制できる。 [10] When the voltage V_EDLC of the electric double layer capacitor 3 is less than the low voltage threshold, the on-timing control unit 22 ends (stops) the second switching cycle at the timing when the inversion detection signal S_REV becomes high level. In the embodiment, this inversion detection signal S_REV is the same as the signal that indicates the timing to turn off the switching element Q2, which is a synchronous rectification element, in the first mode. That is, the on-timing control unit 22 can use the switching current detection unit 14. This allows the on-timing control unit 22 to reduce the circuit size.

＜付記＞
実施の形態では、制御部１０をハードウェア回路で構成したが、本開示はこれに限定されない。制御部１０は、処理装置（ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）等）とプログラムとで構成しても良い。 <Additional Notes>
In the embodiment, the control unit 10 is configured as a hardware circuit, but the present disclosure is not limited to this. The control unit 10 may be configured as a processing device (such as a central processing unit (CPU), digital signal processor (DSP), etc.) and a program.

本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although several embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These embodiments can be embodied in various other forms, and various omissions, substitutions, and modifications can be made without departing from the gist of the invention. These embodiments and their modifications are within the scope of the invention and its equivalents as set forth in the claims, as well as the scope and gist of the invention.

１ バックアップ電源装置
２ バッテリ
３ 電気二重層コンデンサ
４ 昇降圧回路
５ 端子部
１０ 制御部
１１ バッテリ電圧低下監視部
１２ モード切替タイミング調整部
１３ スイッチング周波数設定部
１４ スイッチング電流検出部
１５ 電流情報検出部
１６ 過電圧検出部
１７ 出力電圧誤差検出部
１８ オンオフ制御部
１９ ドライブ選択部
２０ 第１レベルシフト部
２１ 第２レベルシフト部
２２ オンタイミング制御部
Ｑ１、Ｑ２ スイッチング素子
Ｌ１ コイル REFERENCE SIGNS LIST 1 Backup power supply device 2 Battery 3 Electric double layer capacitor 4 Step-up/step-down circuit 5 Terminal section 10 Control section 11 Battery voltage drop monitor section 12 Mode switching timing adjustment section 13 Switching frequency setting section 14 Switching current detection section 15 Current information detection section 16 Overvoltage detection section 17 Output voltage error detection section 18 ON/OFF control section 19 Drive selection section 20 First level shift section 21 Second level shift section 22 ON timing control section Q1 , Q2 Switching elements L1 Coil

Claims (5)

入力端子と、出力端子と、前記出力端子に電気的に接続された第１接続点と、アノードが前記入力端子に電気的に接続され、カソードが前記第１接続点に電気的に接続された入力整流素子と、を有する端子部と、
一端が基準電位に電気的に接続された電気二重層コンデンサと、
一端が前記第１接続点に電気的に接続された第１スイッチング素子と、
一端が前記第１スイッチング素子の他端に電気的に接続され、他端が前記電気二重層コンデンサの他端に電気的に接続されたコイルと、
一端が前記第１スイッチング素子の他端及び前記コイルの一端に電気的に接続され、他端が基準電位に電気的に接続された第２スイッチング素子と、
前記入力端子に入力される入力電圧が予め定められた第１設定電圧以上の場合に、前記第１スイッチング素子に流れる電流及び前記電気二重層コンデンサの充電電圧に基づいて、前記第１スイッチング素子をスイッチング動作させ、前記第２スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを降圧回路として動作させて前記電気二重層コンデンサを充電する、第１モードの制御を行い、前記入力電圧が前記第１設定電圧未満の場合に、前記第２スイッチング素子に流れる電流及び前記出力端子から出力される出力電圧に基づいて、前記第２スイッチング素子をスイッチング動作させ、前記第１スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを昇圧回路として動作させて前記電気二重層コンデンサを放電させる、第２モードの制御を行う、制御部と、
を備え、
前記制御部は、
前記第１モードにおいて、前記電気二重層コンデンサの充電電圧が予め定められた第２設定電圧未満の場合に、前記電気二重層コンデンサの充電電圧が前記第２設定電圧以上の場合の第１スイッチングサイクルよりも長い第２スイッチングサイクルで制御を行い、前記第２スイッチング素子に流れる電流がゼロになる又は反転する第１タイミングで、現在の前記第２スイッチングサイクルを終了し、次の前記第２スイッチングサイクルを開始する、
ことを特徴とする、バックアップ電源装置。 a terminal section including an input terminal, an output terminal, a first connection point electrically connected to the output terminal, and an input rectifier element having an anode electrically connected to the input terminal and a cathode electrically connected to the first connection point;
an electric double layer capacitor having one end electrically connected to a reference potential;
a first switching element having one end electrically connected to the first connection point;
a coil having one end electrically connected to the other end of the first switching element and the other end electrically connected to the other end of the electric double layer capacitor;
a second switching element having one end electrically connected to the other end of the first switching element and one end of the coil and having the other end electrically connected to a reference potential;
a control unit that performs a first mode control in which, when an input voltage input to the input terminal is equal to or higher than a predetermined first set voltage, the first switching element is switched on and the second switching element is switched on as a synchronous rectifier element, thereby operating the first switching element, the second switching element, and the coil as a step-up circuit to charge the electric double layer capacitor, and that performs a second mode control in which, when the input voltage is lower than the first set voltage, the second switching element is switched on and the first switching element is switched on and the first switching element is switched on as a synchronous rectifier element, thereby operating the first switching element, the second switching element, and the coil as a step-up circuit to discharge the electric double layer capacitor;
Equipped with
The control unit is
In the first mode, when the charging voltage of the electric double layer capacitor is less than a predetermined second set voltage, control is performed with a second switching cycle that is longer than a first switching cycle when the charging voltage of the electric double layer capacitor is equal to or greater than the second set voltage, and the current second switching cycle is terminated and a next second switching cycle is started at a first timing when the current flowing through the second switching element becomes zero or is reversed.
A backup power supply device comprising: 前記制御部は、
前記第２スイッチングサイクルの長さを、前記第１スイッチングサイクルをＮ分周（Ｎは、２以上の整数）した長さとする、
ことを特徴とする、請求項１に記載のバックアップ電源装置。 The control unit is
The length of the second switching cycle is set to a length obtained by dividing the length of the first switching cycle by N (N is an integer equal to or greater than 2).
2. The backup power supply device according to claim 1 . 前記制御部は、
前記第１モードにおいて、前記電気二重層コンデンサの充電電圧が前記第２設定電圧以上の場合に、前記第２スイッチング素子に流れる電流がゼロになる又は反転する第２タイミングで、前記第２スイッチング素子をオフにし、
前記第１タイミングを表す信号と、前記第２タイミングを表す信号と、は同一の信号である、
ことを特徴とする、請求項１又は２に記載のバックアップ電源装置。 The control unit is
in the first mode, when a charging voltage of the electric double layer capacitor is equal to or higher than the second set voltage, the second switching element is turned off at a second timing when a current flowing through the second switching element becomes zero or is reversed;
the signal representing the first timing and the signal representing the second timing are the same signal.
3. The backup power supply device according to claim 1 or 2. 入力端子、出力端子、前記出力端子に電気的に接続された第１接続点、及び、アノードが前記入力端子に電気的に接続され、カソードが前記第１接続点に電気的に接続された入力整流素子を有する端子部と、一端が基準電位に電気的に接続された電気二重層コンデンサと、一端が前記第１接続点に電気的に接続された第１スイッチング素子と、一端が前記第１スイッチング素子の他端に電気的に接続され、他端が前記電気二重層コンデンサの他端に電気的に接続されたコイルと、一端が前記第１スイッチング素子の他端及び前記コイルの一端に電気的に接続され、他端が基準電位に電気的に接続された第２スイッチング素子と、を備えるバックアップ電源装置の制御方法であって、
前記入力端子に入力される入力電圧が予め定められた第１設定電圧以上の場合に、前記第１スイッチング素子に流れる電流及び前記電気二重層コンデンサの充電電圧に基づいて、前記第１スイッチング素子をスイッチング動作させ、前記第２スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを降圧回路として動作させて前記電気二重層コンデンサを充電する、第１モードの制御を行い、前記入力電圧が前記第１設定電圧未満の場合に、前記第２スイッチング素子に流れる電流及び前記出力端子から出力される出力電圧に基づいて、前記第２スイッチング素子をスイッチング動作させ、前記第１スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを昇圧回路として動作させて前記電気二重層コンデンサを放電させる、第２モードの制御を行い、
前記第１モードにおいて、前記電気二重層コンデンサの充電電圧が予め定められた第２設定電圧未満の場合に、前記電気二重層コンデンサの充電電圧が前記第２設定電圧以上の場合の第１スイッチングサイクルよりも長い第２スイッチングサイクルで制御を行い、前記第２スイッチング素子に流れる電流がゼロになる又は反転する第１タイミングで、現在の前記第２スイッチングサイクルを終了し、次の前記第２スイッチングサイクルを開始する、
ことを特徴とする、制御方法。 a terminal section having an input terminal, an output terminal, a first connection point electrically connected to the output terminal, and an input rectifier element having an anode electrically connected to the input terminal and a cathode electrically connected to the first connection point; an electric double layer capacitor having one end electrically connected to a reference potential; a first switching element having one end electrically connected to the first connection point; a coil having one end electrically connected to the other end of the first switching element and the other end electrically connected to the other end of the electric double layer capacitor; and a second switching element having one end electrically connected to the other end of the first switching element and one end of the coil, and the other end electrically connected to the reference potential,
a first mode control is performed in which, when an input voltage input to the input terminal is equal to or higher than a predetermined first set voltage, the first switching element is switched on based on a current flowing through the first switching element and a charging voltage of the electric double layer capacitor, and the second switching element is switched on based on a synchronous rectification element, thereby operating the first switching element, the second switching element and the coil as a step-up circuit to charge the electric double layer capacitor; and a second mode control is performed in which, when the input voltage is lower than the first set voltage, the second switching element is switched on based on a current flowing through the second switching element and an output voltage output from the output terminal, and the first switching element is switched on based on a synchronous rectification element, thereby operating the first switching element, the second switching element and the coil as a step-up circuit to discharge the electric double layer capacitor;
In the first mode, when the charging voltage of the electric double layer capacitor is less than a predetermined second set voltage, control is performed with a second switching cycle that is longer than a first switching cycle when the charging voltage of the electric double layer capacitor is equal to or greater than the second set voltage, and the current second switching cycle is terminated and a next second switching cycle is started at a first timing when the current flowing through the second switching element becomes zero or is reversed.
A control method comprising: 入力端子、出力端子、前記出力端子に電気的に接続された第１接続点、及び、アノードが前記入力端子に電気的に接続され、カソードが前記第１接続点に電気的に接続された入力整流素子を有する端子部と、一端が基準電位に電気的に接続された電気二重層コンデンサと、一端が前記第１接続点に電気的に接続された第１スイッチング素子と、一端が前記第１スイッチング素子の他端に電気的に接続され、他端が前記電気二重層コンデンサの他端に電気的に接続されたコイルと、一端が前記第１スイッチング素子の他端及び前記コイルの一端に電気的に接続され、他端が基準電位に電気的に接続された第２スイッチング素子と、を備えるバックアップ電源装置の制御プログラムであって、
前記入力端子に入力される入力電圧が予め定められた第１設定電圧以上の場合に、前記第１スイッチング素子に流れる電流及び前記電気二重層コンデンサの充電電圧に基づいて、前記第１スイッチング素子をスイッチング動作させ、前記第２スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを降圧回路として動作させて前記電気二重層コンデンサを充電する、第１モードの制御を行い、前記入力電圧が前記第１設定電圧未満の場合に、前記第２スイッチング素子に流れる電流及び前記出力端子から出力される出力電圧に基づいて、前記第２スイッチング素子をスイッチング動作させ、前記第１スイッチング素子を同期整流素子としてスイッチング動作させることにより、前記第１スイッチング素子、前記第２スイッチング素子及び前記コイルを昇圧回路として動作させて前記電気二重層コンデンサを放電させる、第２モードの制御を行い、
前記第１モードにおいて、前記電気二重層コンデンサの充電電圧が予め定められた第２設定電圧未満の場合に、前記電気二重層コンデンサの充電電圧が前記第２設定電圧以上の場合の第１スイッチングサイクルよりも長い第２スイッチングサイクルで制御を行い、前記第２スイッチング素子に流れる電流がゼロになる又は反転する第１タイミングで、現在の前記第２スイッチングサイクルを終了し、次の前記第２スイッチングサイクルを開始する、
ことを処理装置に実行させる、制御プログラム。 a terminal section having an input terminal, an output terminal, a first connection point electrically connected to the output terminal, and an input rectifier element having an anode electrically connected to the input terminal and a cathode electrically connected to the first connection point; an electric double layer capacitor having one end electrically connected to a reference potential; a first switching element having one end electrically connected to the first connection point; a coil having one end electrically connected to the other end of the first switching element and the other end electrically connected to the other end of the electric double layer capacitor; and a second switching element having one end electrically connected to the other end of the first switching element and one end of the coil, and the other end electrically connected to the reference potential,
a first mode control is performed in which, when an input voltage input to the input terminal is equal to or higher than a predetermined first set voltage, the first switching element is switched on based on a current flowing through the first switching element and a charging voltage of the electric double layer capacitor, and the second switching element is switched on based on a synchronous rectification element, thereby operating the first switching element, the second switching element and the coil as a step-up circuit to charge the electric double layer capacitor; and a second mode control is performed in which, when the input voltage is lower than the first set voltage, the second switching element is switched on based on a current flowing through the second switching element and an output voltage output from the output terminal, and the first switching element is switched on based on a synchronous rectification element, thereby operating the first switching element, the second switching element and the coil as a step-up circuit to discharge the electric double layer capacitor;
In the first mode, when the charging voltage of the electric double layer capacitor is less than a predetermined second set voltage, control is performed with a second switching cycle that is longer than a first switching cycle when the charging voltage of the electric double layer capacitor is equal to or greater than the second set voltage, and the current second switching cycle is terminated and a next second switching cycle is started at a first timing when the current flowing through the second switching element becomes zero or is reversed.
A control program that causes a processing device to execute the above operations.
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