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JP7629851B2 - 半導体装置及びその製造方法 - Google Patents
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Description

本開示に係る技術（本技術）は、半導体装置及びその製造方法に関する。
従来、トランジスタ等の素子がそれぞれ形成された複数の基板を積層することにより、縦方向に素子密度を増大させる方法が知られている（特許文献１参照）。この方法では、平面を１面使用するだけでなく、積層する毎に２面、３面と素子数を増大させることが特徴である。面積が限られている素子に使用する場合、素子を増大させ、複雑な回路を小さい面積に構成することができる。
イメージセンサでは、画素サイズが固定されており、画素毎に形成する素子面積が画素サイズに限定されている。そのため、素子の大きさを自由に変更できず、更に回路を複雑にするために素子数を増やすことには限界があるため、イメージセンサのような素子面積が制限されているデバイスには、複数の基板の積層構造による素子面積の増大は非常に有益な方法となる。
特開２０１４－９９５８２号公報
複数の基板の積層構造では、上下の基板間を電気的に接続する導電経路の抵抗値を低減することが望まれている。
本技術は、上下の基板間を電気的に接続する導電経路の抵抗値を低減することが可能な半導体装置及びその製造方法を提供することを目的とする。
本技術の一態様に係る半導体装置は、素子分離領域を介して互いに隣り合って配置され、かつ各々に第１能動素子が設けられた複数の素子形成領域を有する第１半導体層と、複数の素子形成領域の各々の表層部の素子分離領域側に設けられたコンタクト領域と、素子分離領域を跨いで複数の素子形成領域の各々のコンタクト領域に接続された導電パッドと、第１半導体層及び導電パッドを覆う第１絶縁層と、第１絶縁層上に配置され、かつ第２能動素子が設けられた第２半導体層と、第２半導体層を覆う第２絶縁層と、第２絶縁層から導電パッドに到達する接続孔に埋め込まれ、かつ導電パッドと同一材料で一体に形成された導電プラグと、を備えている。
本技術の他の態様に係る半導体装置の製造方法は、第１半導体層に素子分離領域で区画された複数の素子形成領域を形成する工程と、素子分離領域を介して互いに隣り合う複数の素子形成領域の各々の表層部の素子分離領域側にコンタクト領域を形成する工程と、素子分離領域を跨いで複数の素子形成領域の各々のコンタクト領域上にエッチングストッパ膜を介してパッド用中子を形成する工程と、複数の素子形成領域の各々に第１能動素子を形成する工程と、第１半導体層及びパッド用中子を覆う第１絶縁層を形成する工程と、第１絶縁層上に第２半導体層を配置する工程と、熱処理を含む工程を施して第２半導体層に第２能動素子を形成する工程と、第２半導体層を覆う第２絶縁層を形成する工程と、第２絶縁層からパッド用中子に到達する接続孔を形成する工程と、接続孔を通してパッド用中子及びエッチングストッパ膜を除去して接続孔に連なる空間部を形成する工程と、空間部及び接続孔内に導電材料を埋め込んでコンタクト領域に接続された導電パッド及び導電パッドと一体の導電プラグを形成する工程と、を備える。
本技術の第１実施形態に係る固体撮像装置の概略を示す模式図である。 本技術の第１実施形態に係る固体撮像装置の画素ユニットの等価回路図である。 本技術の第１実施形態に係る固体撮像装置の画素ユニットにおけるコンタクト領域の配置を示す図である。 本技術の第１実施形態に係る固体撮像装置の画素ユニットの要部断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図５に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図６に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図７に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図８に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図９に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図１０に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図１１に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図１２に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図１３に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図１４に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図１５に引き続く工程断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の図１６に引き続く工程断面図である。 本技術の第２実施形態に係る固体撮像装置の画素ユニットにおける要部断面図である。 本技術の第２実施形態に係る固体撮像装置の製造方法の工程断面図である。 本技術の第２実施形態に係る固体撮像装置の製造方法の図１９に引き続く工程断面図である。 本技術の第２実施形態に係る固体撮像装置の製造方法の図２０に引き続く工程断面図である。 本技術の第２実施形態に係る固体撮像装置の製造方法の図２１に引き続く工程断面図である。 、本技術の第２実施形態に係る固体撮像装置の製造方法の図２２に引き続く工程断面図である。 本技術の第２実施形態に係る固体撮像装置の製造方法の図２３に引き続く工程断面図である。 本技術の第２実施形態に係る固体撮像装置の製造方法の図２４に引き続く工程断面図である。 本技術の第３実施形態に係る固体撮像装置の画素ユニットにおける要部断面図である。 本技術の第３実施形態に係る固体撮像装置の製造方法の工程断面図である。 本技術の第３実施形態に係る固体撮像装置の製造方法の図２７に引き続く工程断面図である。 本技術の第３実施形態に係る固体撮像装置の製造方法の図２８に引き続く工程断面図である。 本技術の第４実施形態に係る固体撮像装置の画素ユニットにおける要部平面図である。 図３０のＡ－Ａ切断線に沿った断面構造を示す要部断面図である。 本技術の第４実施形態に係る固体撮像装置の製造方法の工程断面図である。 本技術の第４実施形態に係る固体撮像装置の製造方法の図３２に引き続く工程断面図である。 本技術の第４実施形態に係る固体撮像装置の製造方法の図３３に引き続く工程断面図である。 本技術の第４実施形態に係る固体撮像装置の製造方法の図３４に引き続く工程断面図である。 本技術の第４実施形態に係る固体撮像装置の製造方法の図３５に引き続く工程断面図である。 本技術の第５実施形態に係る固体撮像装置の画素ユニットにおける要部断面図である。 本技術の第５実施形態に係る固体撮像装置の製造方法の工程断面図である。 本技術の第５実施形態に係る固体撮像装置の製造方法の図３８に引き続く工程断面図である。 本技術の第５実施形態に係る固体撮像装置の製造方法の図３９に引き続く工程断面図である。 本技術の第５実施形態に係る固体撮像装置の製造方法の図４０に引き続く工程断面図である。 本技術の第５実施形態に係る固体撮像装置の製造方法の図４１に引き続く工程断面図である。 本技術の第５実施形態に係る固体撮像装置の製造方法の図４２に引き続く工程断面図である。 本技術の第５実施形態に係る固体撮像装置の製造方法の図４３に引き続く工程断面図である。 本技術の第５実施形態に係る固体撮像装置の製造方法の図４４に引き続く工程断面図である。 本技術の第６実施形態に係る固体撮像装置の画素ユニットにおける要部断面図である。 第６実施形態の変形例を示す図である。 第７実施形態に係る撮像装置の機能構成の一例を表すブロック図である。 図４８に示した撮像装置の概略構成を表す平面模式図である。 図４９に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。 図４８に示した画素共有ユニットの等価回路図である。 複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。 図５０に示した撮像装置の具体的な構成の一例を表す断面模式図である。 図５３に示した第１基板の要部の平面構成の一例を表す模式図である。 図５４Ａに示した第１基板の要部とともにパッド部の平面構成を表す模式図である。 図５３に示した第２基板（半導体層）の平面構成の一例を表す模式図である。 図５３に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。 図５３に示した第１配線層および第２配線層の平面構成の一例を表す模式図である。 図５３に示した第２配線層および第３配線層の平面構成の一例を表す模式図である。 図５３に示した第３配線層および第４配線層の平面構成の一例を表す模式図である。 図５０に示した撮像装置への入力信号の経路について説明するための模式図である。 図５０に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図５５に示した第２基板（半導体層）の平面構成の一変形例を表す模式図である。 図６２に示した画素回路とともに、第１配線層および第１基板の要部の平面構成を表す模式図である。 図６３に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図６４に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図６５に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図５４Ａに示した第１基板の平面構成の一変形例を表す模式図である。 図６７に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図６８に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図６９に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図７０に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図７１に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図６７に示した第１基板の平面構成の他の例を表す模式図である。 図７３に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図７４に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図７５に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図７６に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図７７に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図５０に示した撮像装置の他の例を表す断面模式図である。 図７９に示した撮像装置への入力信号の経路について説明するための模式図である。 図７９に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図５３に示した撮像装置の他の例を表す断面模式図である。 図５１に示した等価回路の他の例を表す図である。 図５４Ａ等に示した画素分離部の他の例を表す平面模式図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図８５に示した撮像システムの撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 本技術の第８実施形態に係る固体撮像装置の画素ユニットにおける要部断面図である。 図９１Ａの一部を拡大した要部断面図である。 本技術の第８実施形態に係る固体撮像装置の画素ユニットにおけるコンタクト領域の配置及び導電パッドの形状を示す図である。 本技術の第８実施形態に係る固体撮像装置の製造方法の工程断面図である。 本技術の第８実施形態に係る固体撮像装置の製造方法の図９２に引き続く工程断面図である。 本技術の第８実施形態に係る固体撮像装置の製造方法の図９３に引き続く工程断面図である。 本技術の第８実施形態に係る固体撮像装置の製造方法の図９４に引き続く工程断面図である。 、本技術の第８実施形態に係る固体撮像装置の製造方法の図９５に引き続く工程断面図である。 本技術の第８実施形態に係る固体撮像装置の製造方法の図９６に引き続く工程断面図である。 本技術の第８実施形態に係る固体撮像装置の製造方法の図９７に引き続く工程断面図である。 本技術の第８実施形態に係る固体撮像装置の製造方法の図９８に引き続く工程断面図である。 本技術の第８実施形態に係る固体撮像装置の製造方法の図９９に引き続く工程断面図である。 第８実施形態の第１変形例を示す図である。 第８実施形態の第２変形例を示す図である。 本技術の第９実施形態に係る固体撮像装置の画素ユニットにおける要部断面図である。 本技術の第１０実施形態に係る撮像装置の構成例を示す厚さ方向の断面図である。 本技術の第１０実施形態に係る撮像装置の構成例を示す厚さ方向の断面図である。 本技術の第１０実施形態に係る撮像装置の構成例を示す厚さ方向の断面図である。 本技術の第１０実施形態に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 本技術の第１０実施形態に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 本技術の第１０実施形態に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 本技術の第１０実施形態に係る撮像装置の変形例を示す厚さ方向の断面図である。
以下において、図面を参照して本技術の第１～第１０実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
（第１実施形態）
＜固体撮像装置の構成＞
本技術の第１実施形態に係る固体撮像装置として、裏面照射型のＣＭＯＳイメージセンサ（固体撮像装置）を例示する。本技術の第１実施形態に係る固体撮像装置１Ａは、図１に示すように、第１基板部（１階部）１０と、第２基板部（２階部）２０と、第３基板部（３階部）３０とを備えている。固体撮像装置１Ａは、第１基板部１０と、第２基板部２０と、第３基板部３０とがこの順で積層された３次元構造になっている。
第１基板部１０は、半導体層７０１に光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板部１０における画素領域１３内に行列状に設けられている。第２基板部２０は、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板部２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。なお、第３基板部３０はボトム（Ｂｏｔｔｏｍ）基板と呼んでもよい。
第３基板部３０は、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域（半導体領域）の表面に、ＣｏＳｉ２やＮｉＳｉなどのサリサイド（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
図２は、本技術の第１実施形態に係る固体撮像装置１Ａの画素ユニットＰＵの構成例を示す等価回路図である。図２に示すように、固体撮像装置１Ａでは、４つのセンサ画素１２が１つの読み出し回路２２に電気的に接続されて、１つの画素ユニットＰＵを構成している。４つのセンサ画素１２は、１つの読み出し回路２２を共有しており、４つのセンサ画素１２の各出力は共有する読み出し回路２２に入力される。
各センサ画素１２は、互いに共通の構成要素を有している。図２では、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号（例えば、後述のＰＤ、ＴＧ、ＦＤ）の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
各センサ画素１２は、例えば、フォトダイオードＰＤ（光電変換素子の一例）と、フォトダイオードＰＤに電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソード領域が転送トランジスタＴＲのソース領域に電気的に接続されており、フォトダイオードＰＤのアノード領域が基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレイン領域がフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲート電極は画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。フローティングディフュージョンＦＤは、後述するｎ型のコンタクト領域７０５（図４参照）で構成されている。
１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、増幅トランジスタＡＭＰ（第１トランジスタの一例）と、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬ（第２トランジスタの一例）とを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。
リセットトランジスタＲＳＴのソース領域（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレイン領域が電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレイン領域に電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース領域が選択トランジスタＳＥＬのドレイン領域に電気的に接続されており、増幅トランジスタＡＭＰのゲート電極がリセットトランジスタＲＳＴのソース領域に電気的に接続されている。選択トランジスタＳＥＬのソース領域（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲート電極が画素駆動線２３（図１参照）に電気的に接続されている。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート電極７１０は、例えば、後述の図４に示すように、半導体層７０１の表面からウェル領域７０４を貫通してフォトダイオードＰＤに達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。
増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
図３は、本技術の第１実施形態に係る固体撮像装置の画素ユニットにおけるコンタクト領域の配置を示す図である。図４は、本技術の第１実施形態に係る固体撮像装置の画素ユニットの要部断面図である。なお、図４に示す要部断面図は、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない。図４に示す要部断面図は、固体撮像装置１Ａの構成を紙面でわかり易く説明するために、トランジスタや不純物拡散領域（半導体領域）の水平方向における位置を意図的に変えて示している。また、図４では、第３基板部の図示を省略している。
図４に示すように、第１基板部（ボトム基板）１０の一方の面である主面（おもて面）側に第２基板部２０が積層されている。そして、図示していないが、第２基板部２０の一方の面である主面側に第３基板部２０が積層されている。
第１基板部１０は、第１半導体層としての半導体層７０１と、この半導体層７０１を覆う第１絶縁層としての絶縁層７２０とを有する。また、第１基板部１０は、一方の面とは反対側の面である裏面が入射面である。そして、第１基板部１０の裏面側には、平坦化膜８３１、カラーフィルタ８３２及びマイクロレンズ８３３等が設けられている。平坦化膜８３１は、第１基板部１０の裏面側を平坦化する。マイクロレンズ８３３は、第１基板部１０への入射光を集光する。カラーフィルタ８３２は、第１基板部１０の入射光を色分離する。カラーフィルタ８３２及びマイクロレンズ８３３は、それぞれ、センサ画素１２ごとに設けられている。
半導体層７０１は、各々が素子分離領域７０２を介して互いに隣り合って平面状に配置され、かつ各々に第１能動素子が設けられた複数の素子形成領域としての複数の島領域７０３を有する。半導体層７０１は、製造プロセスにおいて、素子分離領域７０２で区画された複数の素子形成領域が個々の島領域７０３となるまで半導体基板の裏面側を例えばＣＭＰ法で研削することによって形成される。半導体基板としては、第１導電型（例えばｎ型）の単結晶シリコン基板を用いる。すなわち、複数の島領域７０３の各々は、ｎ型の半導体層７０１を主体に構成されている。
素子分離領域７０２は、隣り合う島領域７０３同士を電気的に分離する。素子分離領域７０２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有し、半導体層７０１の主面から深さ方向に延伸している。
１つの島領域７０３は、１つのセンサ画素１２に対応する。島領域７０３の表層部には第２導電型（例えばｐ型）のウェル領域７０４が設けられている。そして、ウェル領域７０４よりも深い領域に第１能動素子としてのｎ型のフォトダイオードＰＤが設けられている。また、島領域７０３の表層部には、第１能動素子としての転送トランジスタＴＲが設けられている。転送トランジスタＴＲは、詳細に図示していないが、島領域７０３の主面から深さ方向に延伸するゲート溝の内壁に沿って設けられたゲート絶縁膜１０９と、一部がゲート絶縁膜７０９を介してゲート溝内に埋め込まれ、他部がゲート溝から突出したＴ字形状のゲート電極７１０と、ソース領域及びドレイン領域（図示せず）とを有する。
また、図３及び図４に示すように、島領域７０３の表層部の素子分離領域７０２側には、ウェル領域７０４の内部にｎ型のコンタクト領域７０５が設けられている。コンタクト領域７０５は、図３に示すように、行方向に延伸する素子分離領域７０２と列方向に延伸する素子分離領域７０２とが交差する交差部のうち、４つのセンサ画素１２を一単位とする画素ユニットＰＵの中央部に位置する第１交差部７０２ａに接して設けられている。コンタクト領域７０５は、後述する導電パッド８２４ａとのオーミックコンタクト抵抗を低減すると共に、フローティングディフュージョンＦＤを共有する。
また、図３及び図４に示すように、島領域７０３の表層部の素子分離領域７０２側には、ウェル領域７０４の内部に、このウェル領域７０４よりも不純物濃度が高いｐ型のコンタクト領域７０６が設けられている。コンタクト領域７０６は、図３に示すように、素子分離領域７０２の交差部のうち、画素ユニットＰＵの角部に位置する第２交差部７０２ｂに接して設けられている。コンタクト領域７０６は、後述する導電パッド７４２ｂとのオーミックコンタクト抵抗を低減する。
画素ユニットＰＵの中央部において、図４に示すように、素子分離領域７０２の第１交差部７０２ａを介して配置された４つの島領域７０３の各々のコンタクト領域７０５には、素子分離領域７０２の第１交差部７０２ａを跨いで上述の導電パッド８２４ａが電気的及び機械的に接続されている。また、画素ユニットＰＵの角部において、素子分離領域７０２の第２交差部７０２ｂを介して配置された４つの島領域７０３の各々のコンタクト領域７０６には、素子分離領域７０２の第２交差部７０２ｂを跨いで上述の導電パッド８２４ｂが電気的及び機械的に接続されている。
絶縁層７２０は、島領域７０３上及び導電パッド８２４ａ，８２４ｂ上を覆うようにして半導体層７０１上に設けられている。第１絶縁層７２０は、例えば、酸化シリコン膜（ＳｉＯ）、窒化シリコン膜（ＳｉＮ）、酸窒化シリコン膜（ＳｉＯＮ）又は炭窒化シリコン膜（ＳｉＣＮ）のうちの１つ、又は、これらのうち２つ以上を積層した積層膜で形成されている。
図４に示すように、第２基板部２０は、第２半導体層としての半導体層８０１と、この半導体層８０１上に設けられた第２絶縁層としての絶縁層８２０とを有する。また、第２基板部２０は、半導体層８０１の絶縁層８２０側とは反対側の裏面に絶縁膜８０２を有する。半導体層８０１は絶縁層７２０上に絶縁膜８０２を介して配置されている。絶縁膜８０２は、例えば酸化シリコン膜で形成され、下層の絶縁層７２０と接合されている。
図４に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、更に、絶縁層８２０の表面から導電パッド８２４ａの表面に到達する接続孔８２１ａの内部に埋め込まれ、かつ導電パッド８２４ａと同一材料で一体に形成された導電プラグ８２３ａを備えている。導電パッド８２４ａは、平面視したときの面積が導電プラグ８２３ａの面積よりも大きい。また、本技術の第１実施形態に係る固体撮像装置１Ａは、絶縁層８２０の表面から導電パッド８２４ｂの表面に到達する接続孔８２１ｂの内部に埋め込まれ、かつ導電パッド８２４ｂと同一材料で一体に形成された導電プラグ８２３ｂを備えている。導電パッド８２４ｂは、平面視したときの面積が導電プラグ８２３ｂの面積よりも大きい。導電プラグ８２３ａ及び導電パッド８２４ａ、並びに導電プラグ８２３ｂ及び導電パッド８２４ｂとしては、チタン（Ｔｉ）、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）等の高融点金属材料の使用が可能であり、例えばタングステン（Ｗ）が使用されている。
絶縁層８２０には、絶縁層８２０の表面から島領域８０３ａ上のゲート電極８０６ａの表面に到達する接続孔８２５ａ、絶縁層８２０の表面から島領域８０３ａの表面に達する接続孔８２５ｂ、及び絶縁層８２０の表面から島領域８０３ｂ上のゲート電極８０６ｂの表面に到達する接続孔８２５ｃが設けられている。そして、これらの接続孔８２５ａ～８２５ｃには、導電プラグ８２６ａ～８２６ｃが埋め込まれている。導電プラグ８２６ａ～８２６ｃとしては、高融点金属材料の使用が可能であり、例えばタングステン（Ｗ）が使用されている。
絶縁層８２０上には、導電プラグ８２３ａ上及び導電プラグ８２６ａ上を覆うようにして導電プラグ８２３ａ及び導電プラグ８２６ａと電気的及び機械的に接続された配線８２７ａが設けられている。また、絶縁層８２０上には、導電プラグ８２６ｂ上を覆うようにして導電プラグ８２６ｂと電気的及び機械的に接続された配線８２７ｂが設けられている。また、絶縁層８２０上には、導電プラグ８２３ｂ上及び導電プラグ８２６ｃ上を覆うようにして導電プラグ８２３ｂ及び導電プラグ８２６ｃと電気的及び機械的に接続された配線８２７ｃが設けられている。
絶縁層８２０上には、配線８２７ａ～８２７ｃを覆うようにして絶縁膜８２８が設けられている。そして、絶縁膜８２８の表層部には、配線８２９が設けられている。配線８２７ａ～８２７ｃ及び配線８２９の材料としては、例えば銅（Ｃｕ）等の金属が使用されている。
増幅トランジスタＡＭＰは、島領域８０３ａの主面に形成されたゲート絶縁膜２０５と、ゲート絶縁膜８０５上に設けられたゲート電極８０６ａと、島領域８０３ａの表層部に形成されたソース領域及びドレイン領域を有する。リセットトランジスタＲＳＴは、島領域８０３ｂの主面に形成されたゲート絶縁膜８０５と、ゲート絶縁膜８０５上に設けられたゲート電極８０６ｂと、島領域８０３ｂの表層部に形成されたソース領域及びドレイン領域を有する。
第２基板部２０に設けられた増幅トランジスタＡＭＰのゲート電極８０６ａは、導電プラグ８２６ａ、配線８２７ａ、導電プラグ８２３ａ、導電パッド８２４ａを含む導電経路を介して、下段の第１基板部１０における素子分離領域７０２の第１交差部７０２ａに隣接する４つのコンタクト領域７０５にそれぞれ電気的に接続されている。そして、この導電経路では、導電プラグ８２３ａが導電パッド８２４ａと同一材料で一体に成形されているので、導電プラグ８２３ａを例えば多結晶シリコン膜で形成した場合と比較して異種接合が１つ少ない。したがって、第１実施形態の固体撮像装置１Ａによれば、上段の第２基板部２０に設けられた増幅トランジスタＡＭＰのゲート電極８０６ａと、下段の第１基板部１０に設けられたコンタクト領域７０５とを電気的に接続する導電経路の抵抗値を低減することができる。また、コンタクト領域７０５は、フローティングディフュージョンＦＤを共有しているので、画素ユニットＰＵの動作速度の高速化を図ることができる。
第２基板部２０に設けられた島領域８０３ｂは、導電プラグ８２６ｃ、配線８２７ｃ、導電プラグ８２３ｂ、導電パッド８２４ｂを含む導電経路を介して、下段の第１基板部１０における素子分離領域７０２の第２交差部７０２ｂに隣接する４つのコンタクト領域７０６にそれぞれ電気的に接続されている。そして、この導電経路においても、導電プラグ８２３ｂが導電パッド８２４ｂと同一材料で一体に成形されているので、導電プラグ８２３ｂを例えば多結晶シリコン膜で形成した場合と比較して異種接合が１つ少ない。したがって、第１実施形態の固体撮像装置１Ａによれば、上段の第２基板部２０に設けられた島領域８０３ｂと、下段の第１基板部１０に設けられたコンタクト領域７０６とを電気的に接続する導電経路の抵抗値を低減することができる。
＜固体撮像装置の製造方法＞
次に、図５～図１７を参照して、第１実施形態に係る固体撮像装置の製造方法の一例を説明する。
まず、単結晶シリコンの半導体基板からなる半導体層７０１を準備する。
次に、図５に示すように、半導体層７０１の主面側に素子分離領域７０２を形成すると共に、この素子分離領域７０２で囲まれて区画される素子形成領域としての島領域７０３を形成する。素子分離領域７０２は、例えば、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて半導体層７０１の主面から深さ方向に伸びる分離溝を形成し、その後、この分離溝内に絶縁膜を選択的に埋め込むことによって形成される。絶縁膜の埋め込みは、分離溝内を含む半導体層７０１の主面上の全面に例えば酸化シリコン膜をＣＶＤ法で形成し、その後、半導体層７０１の主面上の絶縁膜をエッチバック法やＣＭＰ法で選択的に除去することによって行われる。
次に、周知のフォトリソグラフィ技術、イオン注入技術及び熱処理技術を用いて、半導体層１の表層部（上部）にフォトダイオードを構成するｐ型のウェル領域７０４及びｎ型の電荷生成領域（図示せず）を形成する。この工程により、島領域７０３にフォトダイオードＰＤが形成される。
次に、図６に示すように、素子分離領域７０２を介して互いに隣り合う複数の島領域７０３の各々の表層部の素子分離領域７０２側（第１交差部７０２ａ側）にｎ型のコンタクト領域７０５を形成すると共に、素子分離領域７０２を介して互いに隣り合う複数の島領域７０３の各々の表層部の素子分離領域７０２側（第２交差部７０２ｂ側）にｐ型のコンタクト領域７０６を形成する。ｎ型のコンタクト領域７０５及びｐ型のコンタクト領域７０６は、行方向に延伸する素子分離領域と列方向に延伸する素子分離領域７０２とが交差する交差部に一つ置きに形成される。コンタクト領域７０５及びコンタクト領域７０６は、周知のフォトリソグラフィ技術、イオン注入技術及び熱処理技術を用いて行われる。
次に、図７に示すように、素子分離領域７０２の第１交差部７０２ａを跨いで４つの島領域７０３の各々のｎ型のコンタクト領域７０５上にエッチングストッパ膜７０７を介してパッド用中子７０８ａを形成すると共に、素子分離領域７０２の第２交差部７０２ｂを跨いで４つの島領域７０３の各々のｐ型のコンタクト領域７０６上にエッチングストッパ膜７０７を介してパッド用中子７０８ｂを形成する。エッチングストッパ膜７０７及びパッド用中子７０８ａ，７０８ｂは、例えば島領域７０３上及び素子分離領域７０２上を含む半導体層７０１の全面に酸化シリコン膜及び多結晶シリコン膜をこの順でＣＶＤ法により形成し、その後、多結シリコン膜及び酸化シリコン膜をこの順でパターニングすることによって形成される。多結晶シリコン膜としては、抵抗値を低減する不純物が堆積中もしくは堆積後に導入されないノンドープ型のものを用いる。
次に、半導体層７０１の主面から深さ方向に伸びるゲート溝を島領域７０３に形成する。そして、熱酸化処理を施してゲート溝内を含む半導体層７０１の主面に熱酸化シリコン膜からなるゲート絶縁膜７０９を形成する。そして、ゲート溝内を含むゲート絶縁膜７０９上の全面にゲート電極材として例えば多結晶シリコン膜をＣＶＤ法で形成する。多結晶シリコン膜には、堆積中又は堆積後に抵抗値を低減する不純物が導入される。そして、多結晶シリコン膜及びゲート絶縁膜７０９をこの順でパターンニングして、図８に示すように、ゲート溝内にゲート絶縁膜７０９を介して一部が埋め込まれ、他部がゲート溝から突出したＴ字形のゲート電極７１０を形成する。この工程により、転送トランジスタＴＲが形成される。
次に、図９に示すように、ゲート電極７１０及びパッド用中子７０８ａ，７０８ｂを覆うようにして半導体層７０１の主面上の全面に第１絶縁層としての絶縁層７２０を形成する。
次に、第２半導体層として、例えば単結シリコンからなる半導体層８０１を準備する。この半導体層８０１の主面とは反対側の裏面には例えば酸化シリコン膜からなる絶縁膜８０２が設けられている。そして、図１０に示すように、半導体層７０１の主面側に、半導体層８０１を貼り合わせる。具体的には、半導体層７０１の主面側の絶縁層７２０と、半導体層８０１の裏面側の絶縁膜８０２とを向かい合わせて互いに密着させた状態で熱処理を施す。これにより、図１０に示すように、絶縁膜８０２と絶縁層７２０とが一体化し、上段の半導体層８０１と下段の半導体層７０１とが絶縁膜８０２及び絶縁層７２０を介して互いに接合される。また、絶縁層７２０上に半導体層８０１が配置される。その後、半導体層８０１の主面側を例えばＣＭＰ法で研削して半導体層８０１の厚さを薄くする。
次に、周知のフォトリソグラフィ技術及び異方性ドラインエッチング技術等を用いて半導体層８０１を複数の島領域８０３にパターンニングし、その後、図１１に示すように、島領域８０３間を絶縁膜８０４で埋め込む。絶縁膜８０４の埋め込みは、例えば、島領域８０３上及び島領域８０３の間を含む半導体層８０１上の全面にＣＶＤ法で酸化シリコン膜からなる絶縁膜８０４を形成し、その後、島領域８０３上の絶縁膜８０４をエッチバック法やＣＭＰ法で選択的に除去することによって行われる。
次に、図１２に示すように、複数の島領域８０３のうちの島領域８０３ａに第２能動素子としての増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬ（図示せず）を形成すると共に、複数の島領域８０３のうちの島領域８０３ｂに第２能動素子としてのリセットトランジスタＲＳＴを形成する。これらの第２能動素子は、まず、島領域８０３に熱酸化処理を施して島領域８０３の主面に熱酸化シリコン膜からなるゲート絶縁膜８０５を形成する。そして、ゲート絶縁膜８０５上の全面にゲート電極材として例えば多結晶シリコン膜をＣＶＤ法で形成する。この多結晶シリコン膜には、堆積中又は堆積後に抵抗値を低減する不純物が導入される。そして、この多結晶シリコン膜及びゲート絶縁膜７０５をこの順でパターンニングして島領域８０３ａ，８０３ｂ上にゲート絶縁膜８０５を介在してゲート電極８０６ａ，８０６ｂを形成する。そして、ゲート電極８０６ａ，８０６ｂをマスクにして島領域８０３ａ，８０３ｂに不純物をイオン注入する。そして、島領域７０３ａ，７０３ｂにイオン注入で生じた結晶欠陥を回復させる熱処理（不純物を活性化させる熱処理）を施してソース領域及びドレイン領域を形成する。これにより、島領域８０３ａに増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが形成されると共に、島領域８０３ｂにリセットトランジスタＲＳＴが形成される。
この工程において、熱酸化処理や結晶欠陥回復処理は約１０００℃程度の温度雰囲気中で行われるが、パッド用中子７０８ａ，７０８ｂは、ノンドープド多結晶シリコン膜で形成されていることから、パッド用中子７０８ａ，７０８ｂからコンタクト領域７０５，７０６へ不純物が拡散してコンタクト領域７０５，７０６が拡がることがない。特に、コンタクト領域７０５はフローティングディフュージョンＦＤを共有しているため、コンタクト領域７０５での電荷の蓄積を安定化させることができる。
次に、島領域７０３ａ，７０３ｂを覆う第２絶縁層としての絶縁層８２０を形成する。そして、図１３に示すように、絶縁層８２０の表面を平坦化する。
次に、図１３に示すように、絶縁層８２０の表面からパッド用中子７０８ａの表面に到達する接続孔８２１ａを形成すると共に、絶縁層８２０の表面からパッド用中子７０８ｂの表面に到達する接続孔８２１ｂを形成する。この接続孔８２１ａ，８２１ｂは、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて行なわれる。
次に、図１４に示すように、接続孔８２１ａを通してパッド用中子７０８ａ及びエッチングストッパ膜７０７を除去して接続孔８２１ａに連なる空間部８２２ａを形成すると共に、接続孔８２１ｂを通してパッド用中子７０８ｂ及びエッチングストッパ膜７０７を除去して接続孔８２１ａに連なる空間部８２２ｂを形成する。パッド用中子７０８ａ，７０８ｂの除去は、絶縁層８２０、絶縁膜８０２、絶縁層７２０及びエッチングストッパ膜７０７に対して選択性を有するエッチング条件で行う。このとき、コンタクト領域７０５，７０６の表面は若干エッチングされるが、エッチングストッパ膜７０７を設けないでパッド用中子７０８ａ，７０８ｂをエッチングして除去する場合と比較してコンタクト領域７０５，７０６の厚さの減少を抑制することができる。
次に、図１５に示すように、空間部８２２ａ，８２２ｂ内及び接続孔８２１ａ，８２１ｂ内に導電材料を埋め込んでコンタクト領域７０５，７０６に接続された導電パッド８２４ａ，８２４ｂ及び該導電パッド８２４ａ，８２４ｂと同一材料で一体成形の導電プラグ８２３ａ，８２３ｂを形成する。導電パッド８２４ａ，８２４ｂ及び導電プラグ８２３ａ，８２３ｂは、まず、例えばＰＶＤ法で接続孔８２１ａ，８２１ｂの内壁、空間部８２２ａ，８２２ｂの内壁、及びコンタクト領域７０５，７０６の表面に沿ってバリアメタル膜を形成する。バリアメタル膜は、下側からチタン（Ｔｉ）膜／チタンナイトライド（ＴｉＮ）膜を含む複合膜で形成される。チタン膜及びチタンナイトライド膜は例えば数十ｎｍ程度の膜厚で形成する。そして、空間部８２２ａ，８２２ｂ及び接続孔８２１ａ，８２１ｂの内部を埋め尽くすように、高融点材料として例えばタングステン（Ｗ）膜をＣＶＤ法で形成する。そして、タングステン膜及びバリアメタル膜をＲＩＥなどのドライエッチングでエッチバックすることにより、コンタクト領域７０５，７０６上及び絶縁層８２０上のタングステン膜及びバリアメタル膜を選択的に除去する。これにより、同一材料で一体成形の導電パッド８２４ａ，８２４ｂ及び導電プラグ８２３ａ，８２３ｂが形成される。
次に、絶縁層８２０の表面から増幅トランジスタＡＭＰのゲート電極８０６ａの表面に到達する接続孔８２５ａ、絶縁層８２０の表面から島領域８０３ａの表面に到達する接続孔８２５ｂ、及び絶縁層８２０の表面から島領域８０３ｂの表面に到達する接続孔８２５ｃを形成する。そして、図１６に示すように、これらの接続孔８２５ａ～８２５ｃのそれぞれの内部に、上述の導電プラグ８２３ａ，８２３ｂと同様の方法で導電プラグ８２６ａ～８２６ｃを埋め込む。
次に、絶縁層８２０の表面に、導電プラグ８２３ａ及び導電プラグ８２６ａと電気的及び機械的に接続された配線８２７ａ、導電プラグ８２６ｂに電気的及び機械的に接続された配線８２７ｂ、導電プラグ８２３ｂ及び導電プラグ８２６ｃと電気的及び機械的に接続された配線８２７ｃをそれぞれ形成する。これらの配線８２７ａ～８２７ｃは、絶縁層８２０の表面上に金属膜として例えば銅膜をＣＶＤ法で形成し、その後、銅膜を周知のフォトリソグラフィ技術、異方性ドライエッチング技術を用いてパターンニングすることによって形成される。
次に、絶縁層８２０上に配線８２７ａ～８２７ｃを含めて絶縁層８２０を覆う絶縁膜８２８を形成し、その後、絶縁層８２０の表層部に埋め込まれた配線８２９を形成する。
次に、ロジック回路３２等が形成された第３基板部３０を第２基板部２０に張り合わせる。そして、半導体層７０１の裏面側を素子分離領域７０２が露出するまでＣＭＰ等により研削して島領域１０３を素子分離する。更に半導体層７０１の裏面に、平坦化膜、カラーフィルタ及びマイクロレンズ等を形成する。これにより、図１に示した第１実施形態に係る固体撮像装置１Ａがほぼ完成する。
第１実施形態に係る固体撮像装置１Ａの製造方法によれば、導電プラグ８２３ａと導電パッド８２４ａとを同一材料で一体に成形すると共に、導電プラグ８２３ｂと導電パッド８２４ｂとを同一材料で一体に成形するので、導電パッド８２４ａを例えば多結晶シリコン膜で形成した場合と比較して異種接合を１つ少なくすることができる。このため、導電プラグ８２３ａ及び導電パッド８２４ａを含む導電経路の抵抗値、並びに導電プラグ８２３ａ及び導電パッド８２４ａを含む導電経路の抵抗値を低減した固体撮像装置１Ａを製造することができる。
また、第１実施形態に係る固体撮像装置１Ａの製造方法によれば、導電パッド８２４ａ，８２４ｂからコンタクト領域７０５，７０６への不純物の拡散が生じないことから、コンタクト領域７０５，７０６の広がりを抑制した固体撮像装置１Ａを製造することができる。
なお、上述の第１実施形態に係る固体撮像装置１Ａでは、島領域８０３間を絶縁膜８０４で埋め込んだ半導体層８０１について説明したが、半導体層８０１は、後述の第１０実施形態の図１０４に示す半導体基板２１のように、１つの半導体で構成してもよい。この場合は、図１０４の半導体基板２１と同様に、トランジスタの周囲を囲む素子分離層２１３を半導体層８０１に形成する。また、この場合は、半導体層８０１に、導電プラグ８２３ａが通る貫通孔及び導電プラグ８２３ｂが通る貫通孔を形成してから、この貫通孔内を埋め込むように上層の絶縁層８２０を形成するようにしてもよい。半導体層８０１に形成された貫通孔に導電プラグ８２３ａ，８２３ｂを通す場合には、半導体層８０１と導電プラグ８２３ａ，８２３ｂとの間に絶縁膜を介在させて絶縁分離することが好ましい。
また、この第１実施形態の第２基板部２０を後述の第１０実施形態の図１０４に示す第２基板部２０のように、半導体基板２１及び２１Ａを積層した構成としてもよい。この場合には、導電プラグ８２３ａ，８２３ｂは、複数の半導体基板から絶縁分離された状態で複数の半導体基板を貫通するように形成することが好ましい。
（第２実施形態）
＜固体撮像装置の構成＞
本技術の第２実施形態に係る固体撮像装置１Ｂ１は、基本的に上述の第１実施形態１に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。すなわち、本技術の第２実施形態に係る固体撮像装置１Ｂ１は、図１８に示すように、コンタクト領域７０５，７０６と導電プラグ８２３ａ，８２３ｂとの間にＭＩＳコンタクト部８４０ａ，２４０ｂを備えている。また、本技術の第２実施形態に係る固体撮像装置１Ｂ１は、第２半導体層として、上述の第１実施形態の半導体層８０１に換えて化合物半導体層８５０を備えている。
ＭＩＳコンタクト部８４０ａは、コンタクト領域７０５と、コンタクト領域７０５上に設けられた絶縁膜８４１と、絶縁膜８４１上に設けられた導電パッド８４２ａとを有する。ＭＩＳコンタクト部８４０ｂは、コンタクト領域７０６と、コンタクト領域７０６上に設けられた絶縁膜８４１と、絶縁膜８４１上に設けられた導電パッド８４２ｂとを有する。
ＭＩＳコンタクト部８４０ａの絶縁膜８４１及び導電パッド８４２ａは、素子分離領域７０２の第１交差部７０２ａを跨いで４つのコンタクト領域７０５上に配置されている。同様に、ＭＩＳコンタクト部８４０ｂの絶縁膜８４１及び導電パッド８４２ｂにおいても、素子分離領域７０２の第２交差部７０２ｂを跨いで４つのコンタクト領域７０６上に配置されている。導電パッド８４２ａ及び８４２ｂは、抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜で形成されている。絶縁膜８４１としては、非晶質状の膜であり、例えば酸化チタン（ＴｉＯ２）膜又はチタン酸ストロンチウム（ＳｒＴｉＯｘ）膜を用いることができる。
ＭＩＳコンタクト部８４０ａ及び８４０ｂは、金属（多結晶シリコン膜）側から半導体（コンタクト領域８０５，８０６）のバンドギャップ中に滲み込む電子の波動関数を絶縁膜８４１でブロックしたり、絶縁膜／半導体（コンタクト領域８０５，８０６）界面に発生する界面ダイポールを利用し、実効的にショットキー障壁が減少する電界を発生させることにより、多結晶シリコン（導電パッド８４２ａ，８４２ｂ）と結晶シリコン（コンタクト領域８０５，８０６）との接合よりも低抵抗のコンタクトを可能としている。ＭＩＳコンタクトについては、下記の文献に記載されている。
k.-W. Ang, et al., IEDM 2012, P.439.
S. Datta et al., VLSI tech.pp. 174-1752014
化合物半導体層８５０は、各々が絶縁膜８０２を介して互いに隣り合って平面状に配置され、かつ各々に第２能動素子が設けられた複数の素子形成領域としての複数の島領域８５３を有する。化合物半導体層８５０は、製造プロセスにおいて、裏面に絶縁膜８０２を有する化合物半導体基板を第１基板部１０に貼り合わせた後、化合物半導体基板をパターニングして複数の島領域８５３を形成し、そして、複数の島領域８５３間を絶縁膜８０４で埋め込むことによって形成される。化合物半導体基板としては、III－V族材料又はIV族材料を用いることができる。III－V族材料としてはインジウムガリウムヒ素（ＩｎＧａＡｓ）、IV族としてはシリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）を用いることができる。この第２実施形態では、ＩｎＧａＡｓ基板を用いている。すなわち、複数の島領域８５３の各々は、ＩｎＧａＡｓからなる化合物半導体層８５０を主体に構成されている。
複数の島領域８５３のうちの島領域８５３ａには、第２能動素子としての増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬ（図示せず）が設けられている。また、複数の島領域８５３のうちの島領域８５３ｂには、第２能動素子としてのリセットトランジスタＲＳＴが設けられている。この島領域８５３ａ及び８５３ｂは、１つの画素ユニットＰＵを構成する４つの島領域７０３上に配置されている。
増幅トランジスタＡＭＰは、詳細に図示していないが、島領域８５３ａに設けられたゲート絶縁膜８５５、ゲート電極８５６ａ、ソース領域及びドレイン領域を有する。また、選択トランジスタＳＥＬも、島領域８５３ａに設けられたゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域を有する。リセットトランジスタＲＳＴは、詳細に図示していないが、島領域８５３ｂに設けられたゲート絶縁膜８５５、ゲート電極８５６ｂ、ソース領域及びドレイン領域を有する。ゲート絶縁膜８５５は、島領域上に例えばＡＬＤ法で成膜された酸化アルミニウム膜で形成されている。
本技術の第２実施形態に係る固体撮像装置１Ｂ１によれば、コンタクト領域７０５と導電パッド８４２ａとの間に薄い絶縁膜を形成することでＭＩＳコンタクト部８４０ａを形成できるため、低抵抗のフローティングディフュージョン共有コンタクト構造を得ることができる。また、コンタクト領域７０６と導電パッド８４２ｂとの間に薄い絶縁膜８４１を形成することでＭＩＳコンタクト部を形成できるため、低抵抗のコンタクト構造を得ることができる。
＜固体撮像装置の製造方法＞
次に、本技術の第２実施形態に係る固体撮像装置１Ｂ１の製造方法について説明する。
まず、図１９に示すように、半導体層７０１に、素子分離領域７０２、島領域７０３、ウェル領域７０４、フォトダイオードＰＤ、転送トランジスタＴＲ、コンタクト領域７０５，７０６等を形成する。
次に、島領域７０３上を含む半導体層７０１上の全面に１０～２０ｎｍ程度の膜厚の酸化チタン（ＴｉＯｘ）膜をＡＬＤ法又はスパッタ法により形成し、その後、酸化チタン膜上の全面に１００ｎｍ程度の膜厚の多結晶シリコン膜を５５０℃の低温でＣＶＤ法により形成する。そして、多結晶シリコン膜及び絶縁膜をこの順でパターンニングして、図２０に示すように、素子分離領域７０２の第１交差部７０２ａを跨いで４つの島領域７０３の各々のコンタクト領域７０５上に絶縁膜８４１を介して導電パッド８４２ａを形成すると共に、素子分離領域７０２の第２交差部７０２ｂを跨いで４つの島領域７０３の各々のコンタクト領域７０６上に絶縁膜８４１を介して導電パッド８４２ｂを形成する。この工程により、素子分離領域７０２の第１交差部７０２ａに接する４つのコンタクト領域７０５上にＭＩＳコンタクト部８４０ａが形成されると共に、素子分離領域７０２の第２交差部７０２ｂに接する４つのコンタクト領域７０６上にＭＩＳコンタクト部８４０ｂが形成される。
次に、図２１に示すように、ゲート電極７１０及びＭＩＳコンタクト部８４０ａ，８４０ｂを覆うようにして半導体層７０１の主面上の全面に第１絶縁層としての絶縁層７２０を形成する。
次に、第２半導体層として、例えばＩｎＧａＡｓからなる化合物半導体層８５０を準備する。この化合物半導体層８５０の主面とは反対側の裏面には例えば酸化シリコン膜からなる絶縁膜８０１が設けられている。そして、図２２に示すように、半導体層７０１の主面側に、化合物半導体層８５０を貼り合わせる。具体的には、半導体層７０１の主面側の絶縁層７２０と、化合物半導体層８５０の裏面側に設けられた絶縁膜８０２とを向かい合わせて互いに密着させた状態で熱処理を施す。これにより、図２２に示すように、絶縁膜８０２と絶縁層７２０とが一体化し、上段の化合物半導体層８５０と下段の半導体層７０１とが絶縁膜８０２及び絶縁層７２０を介して互いに接合される。また、絶縁層７２０上に化合物半導体層８５０が配置される。その後、化合物半導体層８４０の主面側を例えばＣＭＰ法で研削して化合物半導体層８５０の厚さを薄くする。
次に、図２３に示すように、周知のフォトリソグラフィ技術及び異方性ドラインエッチング技術等を用いて化合物半導体層８５０を複数の島領域８５３にパターンニングし、その後、図２３に示すように、島領域８５３間を絶縁膜８０４で埋め込んで化合物半導体層８５０の主面側を平坦化する。
次に、図２４に示すように、複数の島領域８５３のうちの島領域８５３ａに第２能動素子としての増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬ（図示せず）を形成すると共に、複数の島領域８５３のうちの島領域８５３ｂに第２能動素子としてのリセットトランジスタＲＳＴを形成する。これらの第２能動素子は、まず、島領域８５３上を含む化合物半導体層８５０の主面上の全面に１０ｎｍ程度の膜厚のＡｌ２Ｏ３膜からなるゲート絶縁膜８５５をＡＬＤ法により形成する。そして、ゲート絶縁膜８５５上の全面に１００ｎｍ程度の膜厚のアルミニウム（Ａｌ）又はアルミニウム合金膜からなるゲート電極材をスパッタ法で形成する。そして、ゲート電極材及びゲート絶縁膜８５５をこの順でパターンニングして島領域８５３ａ，８５３ｂ上にゲート絶縁膜８５５を介在してゲート電極８５６ａ，８５６ｂを形成する。そして、５５０℃以下の低温のドープドエピタキシャル（Ｄoped Ｅpitaxial）成長法でソース領域及びドレイン領域を形成する。これにより、島領域８５３ａに増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが形成されると共に、島領域８５３ｂにリセットトランジスタＲＳＴが形成される。
この工程において、ＭＩＳコンタクト部８４０ａ，８４０ｂの絶縁膜８４１も第２能動素子を形成するときの熱処理温度に曝される。ＭＩＳコンタクト部８４０ａ，８４０ｂの絶縁膜８４１は、高温に曝されると特性が不安定になり易く、低抵抗の維持が困難になることがあるが、第２能動素子は５５０℃以下の低温プロセスで形成されるので、第２能動素子の形成後でもＭＩＳコンタクト部８４０ａ，８４０ｂの低抵抗を維持することができる。
次に、島領域８５３ａ，８５３ｂを覆う第２絶縁層としての絶縁層８２０を形成する。そして、図２５に示すように、絶縁層８２０の表面を平坦化する。
次に、図２５に示すように、絶縁層８２０の表面から導電パッド８４２ａの表面に到達する接続孔８２１ａを形成すると共に、絶縁層８２０の表面から導電パッド８４２ｂの表面に到達する接続孔８２１ｂを形成する。この接続孔８２１ａ，８２１ｂは、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて行なわれる。
次に、上述の第１実施形態と同様の方法で接続孔８２１ａ，８２１ｂ内に導電材を埋め込んで接続孔８２１ａ，８２１ｂに導電プラグ８２３ａ，８２３ｂを形成する。そして、上述の第１実施形態と同様の方法を施して、接続孔８２５ａ～８２５ｃ、導電プラグ８２６ａ～８２６ｃ、配線８２７ａ～８２７ｃ、絶縁膜８２８、配線８２９等を形成し、そして、第３基板部３０を張り合わせた後、半導体層７０１の裏面に、平坦化膜８３１、カラーフィルタ８３２及びマイクロレンズ８３３等を形成する。これにより、図１８示した第２実施形態に係る固体撮像装置１Ｂ１がほぼ完成する。
本技術の第２実施形態に係る固体撮像装置１Ｂ１の製造方法によれば、ＭＩＳコンタクト部を形成した後に第２能動素子を低温プロセスで形成するので、低抵抗を維持したＭＩＳコンタクト部８４０ａ、８４０ｂを有する固体撮像装置１Ｂ１を提供することができる。また、これにより、第２能動素子やロジック回路をフォトダイオードＰＤ上に積層できるため、画素面積を大きくでき、超高感度の固体撮像装置１Ｂ１を提供することができる。
なお、この第２実施形態に係る固体撮像装置１Ｂ１においても、第２基板部２０を後述の第１０実施形態の図１０４に示す第２基板部２０のように、半導体基板２１及び２１Ａを積層した構成（複数の半導体基板を積層した構成）としてもよい。
（第３実施形態）
＜固体撮像装置の構成＞
上述の第２実施形態では、第２半導体層として化合物半導体層８５０を用いた場合について説明した。しかしながら、本技術は、図２６に示すように、上述の第１実施形態と同様に、第２半導体層として単結晶シリコンからなる半導体層８０１を用いることもできる。
具体的には、図２７に示すように、半導体層７０１上に第１絶縁層としての絶縁層７２０まで形成した基板部と、図２８に示すように、半導体層８０１を覆う第２絶縁層としての絶縁層８２０まで形成した基板部とを準備する。そして、図２９に示すように、半導体層７０１の主面側の絶縁層７２０と、半導体層８０１の裏面側の絶縁膜８０２とを向かい合わせて互いに密着させた状態で熱処理を施して貼り合わせする。そして、この後、上述の第２実施形態と同様の工程を施して、図２６に示すように、接続孔８２５ａ～８２５ｃ、配線８２５ａ～８２５ｃ、絶縁膜８２８、配線８２９等を形成する。
この第３実施形態に係る固体撮像装置１Ｂ２の製造方法によれば、高温の熱処理を施して既に形成された第２能動素子を有する基板部と、予め形成されたＭＩＳコンタクト部８４０ａ，８４０ｂを有する基板部とを貼り合わせるので、低抵抗を維持したＭＩＳコンタクト部８４０ａ，８４０ｂを有する固体撮像装置１Ｂ２を提供することができる。
なお、この第３実施形態に係る固体撮像装置１Ｂ２においても、第２基板部２０を後述の第１０実施形態の図１０４に示す第２基板部２０のように、半導体基板２１及び２１Ａを積層した構成（複数の半導体基板を積層した構成）としてもよい。
（第４実施形態）
＜固体撮像装置の構成＞
本技術の第４実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態に係る固体撮像装置１と同様の構成になっており、以下の構成が異なっている。
すなわち、本技術の第４実施形態に係る固体撮像装置１Ｃは、図３０及び図３１に示すように、絶縁層８２０の表面から導電パッド８６４ａ，８６４ｂの表面に到達する貫通孔８７１ａ，８７１ｂ内に絶縁膜８７３を介して埋め込まれた導電プラグ８７５ａ，８７５ｂを備えている。また、本技術の第４実施形態に係る固体撮像装置１Ｃは、半導体層８０１の素子形成領域を島領域８０３に分離する分離溝８７２と、分離溝８７２の側壁に設けられた絶縁膜８７３と、分離溝内の絶縁膜８７３の内側に埋め込まれた導電材８７４とを含む素子分離領域８７６を備えている。
導電パッド８６４ａは、導電プラグ８７５ａとは別体に形成されている。導電パッド８６４ａは、素子分離領域７０２の第１交差部７０２ａを跨いで４つのコンタクト領域７０５上に配置され、４つのコンタクト領域７０５と電気的及び機械的に接続されている。同様に、導電パッド８６４ｂにおいても、導電プラグ８７５ｂとは別体に形成されている。そして、導電パッド８６４ｂは、素子分離領域７０２の第２交差部７０２ｂを跨いで４つのコンタクト領域７０６上に配置され、４つのコンタクト領域７０６と電気的及び機械的に接続されている。導電パッド８６４ａ及び８６４ｂは、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜で形成されている。一方、導電プラグ８７５ａ，８７５ｂは、第１実施形態の導電プラグ８２３ａ，８２３ｂと同様に高融点金属材料の中のタングステンで形成されている。
本技術の第４実施形態に係る固体撮像装置１Ｃは、第２能動素子が形成される島領域８０３を平面的に導電材８７４によって囲んでいる。したがって、本技術の第４実施形態に係る固体撮像装置１Ｃによれば、入射光の散乱を遮蔽することができるので、混色を抑制でき、超高感度の固体撮像装置１Ｃが得られる。
＜固体撮像装置の製造方法＞
次に、図３２～図３６を参照して、第４実施形態に係る固体撮像装置の製造方法の一例を説明する。
まず、図３２に示すように、半導体層７０１に、素子分離領域７０２、島領域７０３、ウェル領域７０４、フォトダイオードＰＤ、転送トランジスタＴＲ、コンタクト領域７０５，７０６、導電パッド８６４ａ，８６４ｂ等を形成する。
次に、図３２に示すように、ゲート電極７１０及び導電パッド８６４ａ，８６４ｂを覆うようにして半導体層７０１の主面上の全面に第１絶縁層としての絶縁層７２０を形成する。
次に、上述の第１実施形態と同様の方法で、図３３に示すように、半導体層１０１の主面側に、半導体層８０１を貼り合わせる。具体的には、半導体層１０１の主面側の絶縁層７２０と、半導体層８０１の裏面側に設けられた絶縁膜８０２とを向かい合わせて互いに密着させた状態で熱処理を施す。これにより、図３３に示すように、絶縁膜８０２と絶縁層７２０とが一体化し、上段の半導体層８０１と下段の半導体層７０１とが絶縁膜８０２及び絶縁層７２０を介して互いに接合される。また、絶縁層７２０上に半導体層８０１が配置される。その後、半導体層８０１の主面側を例えばＣＭＰ法で研削して半導体層８０１の厚さを薄くする。
次に、図３４に示すように、半導体層８０１の素子分離領域を残したまま半導体層８０１の複数の素子形成領域のうちの島領域８０３ａに対応する素子形成領域に第２能動素子としての増幅トランジスタＡＭＰ及び選択トランジスタを形成するとも共に、複数の素子形成領域のうちの島領域８０３ｂに対応する素子形成領域に第２能動素子としてのリセットトランジスタＲＳＴを形成する。これらの第２能動素子は、上述の第１実施形態と同様の方法で形成される。
次に、島領域８０３ａ，８０３ｂを覆う第２絶縁層としての絶縁層８２０を形成する。そして、図３５に示すように、絶縁層８２０の表面を平坦化する。
次に、図３５に示すように、絶縁層８２０の表面から導電パッド８６４ａの表面に到達する接続孔８７１ａを形成すると共に、絶縁層８２０の表面から導電パッド８６４ｂに到達する接続孔８７１ｂを形成する。更に、半導体層８０１の素子分離領域をエッチングにより除去して島領域８０３を形成する。この島領域８０３の形成は、接続孔８７１ａ，８７１ｂの形成と同一工程で行うことができる。すなわち、接続孔８７１ａ，８７１ｂのパターンと島領域８０３のパターンとを有するフォトマスク（レチクル）を使用することで、接続孔８７１ａ，８７１ｂを形成するためのエッチングと、島領域８０３を形成するためのエッチングを半導体層８０１に同一工程で実施することができる。半導体層８０１の素子分離領域をエッチングして島領域８０３を形成することにより、隣り合う島領域８０３の間に分離溝８７２が形成される。
次に、接続孔８７１ａ，８７１ｂ内及び分離溝８７２内の半導体層８０１を覆う酸化シリコン膜などの絶縁膜８７３を例えばＣＶＤ法で形成する。そして、絶縁層８２０の表面上、接続孔８７１ａ，８７１ｂの底部及び分離溝８７２の底部に存在する絶縁膜８７３を例えばＲＩＥなどの異方性エッチング技術を用いて選択的に除去する。
次に、図３６に示すように、接続孔８７１ａ，８７１ｂ内の絶縁膜８７３の内側に導電材８７４を埋め込んで接続孔８７１ａ，８７１ｂの内部に導電材８７４からなる導電プラグ８７５ａ，８７５ｂを形成すると共に、分離溝８７２内の絶縁膜８７３の内側に導電材２７４を埋め込む。導電プラグ８７５ａ，８７５ｂは、接続孔８７１ａ，８７１ｂ内の絶縁膜８７３によって接続孔８７１ａ，８７１ｂ内の半導体層８０１から絶縁される。また、分離溝８７２内の導電材８７４は、分離溝８７２内の絶縁膜８７３によって分離溝８７２内の半導体層８０１から絶縁される。
次に、上述の第１実施形態と同様の方法を施して、接続孔８２５ａ～８２５ｃ、導電プラグ８２６ａ～８２６ｃ、配線８２７ａ～８２７ｃ、絶縁膜８２８、配線８２９等を形成し、そして、第３基板部３０を張り合わせた後、半導体層７０１の裏面に、平坦化膜８３１、カラーフィルタ８３２及びマイクロレンズ８３３等を形成する。これにより、図３０及び図３１に示した第４実施形態に係る固体撮像装置１Ｃがほぼ完成する。
本技術の第４実施形態に係る固体撮像装置１Ｃの製造方法によれば、第２能動素子が形成される島領域８０３を平面的に導電材で囲んだ固体撮像装置１Ｃを提供することができる。
また、本技術の第４実施形態に係る固体撮像装置１Ｃの製造方法によれば、接続孔８７１ａ，８７１ｂ内に導電プラグ８７５ａ，８７５ｂを形成する工程で島領域を導電材で囲むことができるので、製造工程数を削減でき、固体撮像装置１Ｃの低コスト化を図ることができる。
なお、この第４実施形態に係る固体撮像装置１Ｃにおいても、第２基板部２０を後述の第１０実施形態の図１０４に示す第２基板部２０のように、半導体基板２１及び２１Ａを積層した構成（複数の半導体基板を積層した構成）としてもよい。この場合、貫通孔８７１ａ，８７１ｂ内に絶縁膜８７３を介して埋め込まれた導電プラグ８７５ａ，８７５ｂは、複数の半導体基板を貫通してもよい。
（第５実施形態）
＜固体撮像装置の構成＞
本技術の第５実施形態に係る固体撮像装置１Ｄは、上述の第１実施形態に係る固体撮像装置１Ａに対して画素ユニットの構成が異なっている。すなわち、第１実施形態に係る固体撮像装置１Ａの画素ユニットＰＵは、１つの読み出し回路に４つのセンサ画素１２を接続した構成になっている。これに対し、本技術の第５実施形態に係る固体撮像装置１Ｄの画素ユニットは、１つの読み出し回路に１つの画素ユニットを接続した構成になっている。そして、図３７に示すように、読み出し回路の増幅トランジスタＡＭＰのゲート電極８８２と、センサ画素のフローティングディフュージョンＦＤを共有するコンタクト領域７０５とを電気的に接続する導電経路もセンサ画素毎に設けられている。そして、導電経路は、第２絶縁層としての絶縁層８８７の表面からコンタクト領域７０５の表面に到達する接続孔８８８の内部に埋め込まれた導電プラグ８８９を有する。
増幅トランジスタＡＭＰは、第２半導体層としての半導体層８０１の素子形成領域を個々に分割した島領域８８４に設けられている。図３７では、互いに隣り合う２つの読み出し回路の各々の増幅トランジスタＡＭＰが一つの島領域８８４に並列して設けられている。増幅トランジスタＡＭＰは、例えば島領域８８４の主面に設けられた熱酸化シリコン膜からなるゲート絶縁膜８８１と、このゲート絶縁膜８８１上に多結晶シリコン膜からなるゲート電極８８２と、島領域８８４の表層部に形成された半導体領域からなるソース領域及びドレイン領域を有する。
島領域８８４には上下方向に貫通する貫通孔８８５が導電プラグ８８９に対応して設けられている。そして、島領域８８４の貫通孔８８５内における壁面及び外周における側面には、島領域８８４を覆う絶縁層８８７よりもエッチング比が高い材料からなるサイドウォール８８６が設けられている。そして、導電プラグ８８９は、サイドウォール８８６に沿って形成されている。サイドウォール８８６は、酸化シリコン膜に対してエッチング選択比がとれるＳｉＮ膜、ＳｉＢＮ膜、ＳｉＢＣＮ膜の少なくとも何れか一つの膜で形成されている。
＜固体撮像装置の製造方法＞
次に、図３８～図４５を参照して、第５実施形態に係る固体撮像装置１Ｄの製造方法について説明する。
まず、図３８に示すように、半導体層７０１に、素子分離領域７０２、島領域７０３、ウェル領域７０４、フォトダイオードＰＤ、転送トランジスタＴＲ、コンタクト領域７０５等を形成する。
次に、図３８に示すように、ゲート電極７１０を覆うようにして半導体層７０１の主面上の全面に第１絶縁層としての絶縁層７２０を形成する。
次に、上述の第１実施形態と同様の方法で、図３９に示すように、半導体層７０１の主面側に、半導体層８０１を貼り合わせる。具体的には、半導体層７０１の主面側の絶縁層７２０と、半導体層８０１の裏面側の絶縁膜８０２とを向かい合わせて互いに密着させた状態で熱処理を施す。これにより、図３９に示すように、絶縁膜８０２と絶縁層７２０とが一体化し、上段の半導体層８０１と下段の半導体層７０１とが絶縁膜８０２及び絶縁層７２０を介して互いに接合される。また、絶縁層７２０上に半導体層８０１が配置される。その後、半導体層８０１の主面側を例えばＣＭＰ法で研削して半導体層８０１の厚さを薄くする。
次に、図４０に示すように、半導体層８０１の素子分離領域を残したまま半導体層８０１の複数の素子形成領域に第２能動素子としての増幅トランジスタＡＭＰを形成する。また、図示していないが、第２能動素子としての選択トランジスタ及びリセットトランジスタＲＳＴを形成する。これらの第２能動素子は、上述の第１実施形態と同様の方法で形成される。
次に、図４１に示すように、周知のフォトリソグラフィ技術及び異方性ドラインエッチング技術等を用いて半導体層８０１の素子形成領域を分割して複数の島領域８８４を形成すると共に、島領域８８４に導電プラグ８８９を通すための貫通孔８８５を形成する。貫通孔８８５は、平面視したとき、コンタクト領域７０５と重畳する位置に配置される。
次に、図４２に示すように、島領域８８４の貫通孔８８５内の側壁及び島領域８８４の外周の側壁にサイドウォール８８６を形成する。サイドウォール８８６は、例えば島領域８８４の貫通孔８８５内の側壁及び島領域８８４の外周の側壁を覆うようにして絶縁膜をＣＶＤ法で堆積し、その後、この絶縁膜に異方性ドライエッチングを施すことによって形成することができる。サイドウォール８８６は、例えば窒化シリコン膜で形成する。
次に、図４３に示すように、隣り合う島領域８８４の間及び島領域８８４の貫通孔８８５のサイドウォール８８６の内側を埋め込むようにして島領域８８４を覆う第２絶縁層として絶縁層８８７を例えばＣＶＤ法で形成する。絶縁層８８７は、サイドウォール８８６に対して選択性を有する酸化シリコンで形成する。
次に、絶縁層８８７の表面を平坦化した後、図４４に示すように、絶縁層８８７の表面から島領域８８４の貫通孔８８５を通ってコンタクト領域７０５の表面に到達する接続孔８８８を形成する。このとき、接続孔８８８の形成はフォトリソグラフィ技術を用いて行うため、マスクの合わせずれの影響でフォトレジストパターンがサイドウォール８８６と平面的に重なる方向に位置ずれしていても、接続孔８８８はサイドウォール８８６に沿って形成される。
次に、図４５に示すように、上述の第１実施形態と同様の方法で接続孔８８８内に導電材を埋め込んで導電プラグ８８９を形成する。そして、上述の第１実施形態と同様の方法を施して、接続孔８２５、導電プラグ８２６、配線８９０、絶縁膜８２８、配線８２９等を形成し、そして、第３基板部３０を張り合わせた後、半導体層７０１の裏面に、平坦化膜、カラーフィルタ及びマイクロレンズ等を形成する。これにより、図３７示した第５実施形態に係る固体撮像装置１Ｄがほぼ完成する。
本技術の第５実施形態に係る固体撮像装置１Ｄの製造方法によれば、接続孔８８８はサイドウォール８８６に沿って形成されるので、この接続孔８８８内に埋め込まれる導電プラグ８８９も接続孔８８８に沿って形成される。このため、導電プラグ８８９と半導体層（島領域８８４）との位置ずれを低減することができる。一方、導電プラグ８８９に寄生する寄生容量は、導電プラグ８８９と半導体層（島領域８８４）との位置ずれによってばらつく。したがって、本技術の第５実施形態に係る固体撮像装置１Ｄの製造方法によれば、導電プラグ８８９に寄生する寄生容量のばらつきを低減することができる。また、導電プラグ８８９に寄生する寄生容量のばらつきは、変換効率のばらつきに影響する。したがって、導電プラグ８８９に寄生する寄生容量のばらつきを低減できるので、変換効率の安定化を図ることができる。
なお、この第５実施形態に係る固体撮像装置１Ｄにおいても、第２基板部２０を後述の第１０実施形態の図１０４に示す第２基板部２０のように、半導体基板２１及び２１Ａを積層した構成（複数の半導体基板を積層した構成）としてもよい。この場合、導電プラグ８８９は、複数の半導体基板に各々形成されたサイドウォール２８６に沿って形成されていてもよい。
（第６実施形態）
＜固体撮像装置の構成＞
本技術の第６実施形態に係る固体撮像装置１Ｅは、図４６に示すように、上述の第５実施形態に係る固体撮像装置１Ｄとほぼ同様の構成になっており、以下の構成が異なっている。
すなわち、本技術の第６実施形態に係る固体撮像装置１Ｅは、島領域８８４（半導体層）とサイドウォール８８６との間に、サイドウォール８８６よりも誘電率が低い低誘電膜８９１を備えている。低誘電膜８９１としては、サイドウォール８８６よりもＮ含有量が低く、Ｂ，Ｏ，Ｃなどが添加されたＳｉ系の低誘電材料を用いることが好ましい。さらに、気泡を含んだポーラス状のものでもよく、また２層以上の積層膜であってもよい。
本技術の第６実施形態に係る固体撮像装置１Ｅによれば、寄生容量のばらつきを低減できるとも共に、寄生容量自体も低減することができる。
上述の第６実施形態では、図４７（ａ）に示すように、導電プラグ８８９が島領域８８４を貫通する場合について説明した。しかしながら、本技術は、これに限定されるものではなく、例えば、図４７（ｂ）に示すように、導電プラグ８８９が２つの島領域８８４の間を上下方向に通る場合にも適用することができる。また、本技術は、図４７（ｃ）に示すように、２つの導電プラグ８８９が島領域８８４と他の島領域との間を個別に通る場合にも適用することができる。
（第７実施形態）
以下、第７実施形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１． 実施の形態（３つの基板の積層構造を有する撮像装置）
２． 変形例１(平面構成の例１)
３． 変形例２（平面構成の例２）
４． 変形例３（平面構成の例３）
５． 変形例４（画素アレイ部の中央部に基板間のコンタクト部を有する例）
６． 変形例５（プレーナー型の転送トランジスタを有する例）
７． 変形例６（１つの画素回路に１つの画素が接続される例）
８． 変形例７（画素分離部の構成例）
９． 適用例（撮像システム）
１０．応用例
＜１．実施の形態＞
[撮像装置１の機能構成]
図４８は、本開示の一実施の形態に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
図４８の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図４８の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図５３等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図５０の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図５１を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
[撮像装置１の概略構成]
図４９および図５０は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図４９は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図５０は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図５０は、図４９に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図５０に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図４９）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図４９）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図５３の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図５０）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図４９）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図４９，図５０）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図５０）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図４９）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図４９，図５０）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
図５０は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図５０においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図５０）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図４９）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
なお、図５０では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１０００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
図５１は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図５１では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図４８参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図５３に示すように、半導体層（後述の図５３の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図４８参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図４８参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
図５２は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図５２には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理回路５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
[撮像装置１の具体的構成]
図５３は、撮像装置１の第１基板１００、第２基板１００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図５３は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
図５４Ａは、第１基板１００の平面構成の一例を表したものである。図５４Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図５３とともに、図５４Ａを用いて第１基板１００の構成について説明する。
半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図５４Ａ）。詳細は後述するが、この共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図５４Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図５４Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図５４Ａ）。
半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図５４Ａ，図５４Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
図５４Ｂは、図５４Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図５４Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図５３，図５４Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図５４Ｂ）。
パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
また、図５４Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図５３）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図５３）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図５３）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２０には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
図５５～図５９は、第２基板２００の平面構成の一例を模式的に表している。図５５には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図５６は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図５７～図５９は、配線層２００Ｔの平面構成の一例を表している。以下、図５３とともに、図５５～図５９を用いて第２基板２００の構成について説明する。図５５および図５６ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１４との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１３との境界が設けられている。
第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図５３)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図５６）。
絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図５３）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線Ｗ１，第２配線Ｗ２，第３配線Ｗ３，第４配線Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図５３）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図５３）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図５８の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図５５，図５６）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図５４Ａ，図５６）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
画素共有ユニット５３９は、図５１を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図５３、図５４Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図５３，図５４Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウェル領域２１１）が延在している。
ここで、図５４Ａ，図５４Ｂおよび図５５を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
図５４Ａ，図５４Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
図５５および図５６では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図５５）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図５５ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図６８参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図５５）。
次に、図５４Ｂおよび図５５を参照して、第1基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図５４Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図５５の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図５４Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図５５の紙面右側）の画素共有ユニット５３９に接続されている。
例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図５４Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図５４の紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図５４の紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図５５に記載の範囲では左右対称であるが、後述する図５６に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図５６に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。
また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図５６の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図５６の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図５４Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図５６の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図５６の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図５４Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
図５４Ｂおよび図５６を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図５４Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図５６）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
増幅トランジスタＡＭＰは、例えば、Ｆｉｎ型等の三次元構造を有していることが好ましい（図５３）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。
配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。
例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
次に、図５７～図５９を用いて、配線層２００Ｔの平面構成について説明する。図５７は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図５８は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図５９は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図５８）。これらの配線は、図５１を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図５９）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図５０）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図５３）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
図５３には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図５０に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
ここで、撮像装置１の特徴について説明する。
一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体基板２００の面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体基板２００において形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する半導体基板２００に形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２の基板２００とを前記第１の製造方法を用いて積層し第２の基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
[撮像装置１の動作]
次に、図６０および図６１を用いて撮像装置１の動作について説明する。図６０および図６１は、図５０に各信号の経路を表す矢印を追記したものである。図６０は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図６１は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図６０）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
[効果]
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
また、撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough Si Via））により接続する方法も考
え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１，２０２，３０１，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１，２０２，３０１，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１，２０２，３０１，３０２を用いることが可能となる。コンタクト部２０１，２０２，３０１，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
更に、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
以下、上記実施の形態に係る撮像装置１の変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
＜２．変形例１＞
図６２～図６６は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図６２は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図５５に対応する。図６３は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図５６に対応する。図６４は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図５７に対応する。図６５は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図５８に対応する。図６６は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図５９に対応する。
本変形例では、図６３に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記実施の形態で説明したずれ（図５６）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図５４に記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図６２～図６６に記載の撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記実施の形態で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記実施の形態で説明した平面レイアウト（図５４Ａ，図５４Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜３．変形例２＞
図６７～図７２は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図６７は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図５４Ａに対応する。図６８は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図５５に対応する。図６９は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図５６に対応する。図７０は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図５７に対応する。図７１は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図５８に対応する。図７２は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図５９に対応する。
本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図６８等）。この点において、本変形例の撮像装置１の平面構成は、上記実施の形態で説明した撮像装置１の平面構成と異なっている。
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図６７）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図６７ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記実施の形態で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記実施の形態で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図６９）。これにより、上記実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図６８）。
ここで、第２基板２００の画素共有ユニット５３９の外形について、図６８および図６９を参照して説明する。例えば、図６７に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図６９の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図６９の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の共有ユニット５４１の外形は、次の４つの外縁により決まる。
第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図６９の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図６９の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図６９の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図６９の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図６９の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図６９の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図６９の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図６９の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜４．変形例３＞
図７３～図７８は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図７３は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図５４Ｂに対応する。図７４は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図５５に対応する。図７５は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図５６に対応する。図７６は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図５７に対応する。図７７は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図５８に対応する。図７８は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図５９に対応する。
本変形例では、第２基板２００の半導体層２００Ｓが、Ｈ方向に延在している（図７５）。即ち、上記図６８等に示した撮像装置１の平面構成を９０度回転させた構成に略対応している。
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図７３）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図７３ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図７５）。したがって、上記実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図７４）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図７７）、第４配線層Ｗ４はＶ方向に延在している（図７８）。
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記実施の形態および変形例１で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
＜５．変形例４＞
図７９は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図７９は、上記実施の形態で説明した図５０に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。
次に、図８０および図８１を用いてこの撮像装置１の動作について説明する。図８０には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図８１には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
＜６．変形例５＞
図８２は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図８２は、上記実施の形態で説明した図５３に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
＜７．変形例６＞
図８３は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図８３は、上記実施の形態で説明した図５１に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記実施の形態で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記実施の形態で説明したのと同様の効果を得ることができる。
＜８．変形例７＞
図８４は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図５４Ｂ参照）。
上記実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図５３参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有してい
てもよい。
＜９．適用例＞
図８５は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路２４３は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部２４６は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像システム７における撮像手順について説明する。
図８６は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
また、上述の第１実施形態から第６実施形態に係る固体撮像装置１Ａ，１Ｂ１，１Ｂ２，１Ｃ，１Ｄ，１Ｅにおいても撮像システム７に適用される。
また、後述の第８実施形態から第１０実施形態に係る固体撮像装置１Ｆ，１Ｇ，１Ｈにおいても撮像システム７に適用される。
＜１０．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図８７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図８７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図８７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図８８は、撮像部１２０３１の設置位置の例を示す図である。
図８８では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図８８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１、上述の第１実施形態から第６実施形態に係る固体撮像装置１Ａ～１Ｅ、並びに後述の第８実施形態から第１０実施形態に係る固体撮像装置１Ｆ，１Ｇ，１Ｈは、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
[応用例２]
図８９は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図８９では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図９０は、図８９に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
（第８実施形態）
＜固体撮像装置の構成＞
本技術の第８実施形態に係る固体撮像装置１Ｆは、基本的に上述の第３実施形態に係る固体撮像装置１Ｂ２と同様の構成になっており、ＭＩＳコンタクト部、第１絶縁層及び導電プラグの構成が異なっている。
すなわち、図９１Ａに示すように、本技術の第８実施形態に係る固体撮像装置１Ｆは、図２６に示す第３実施形態のＭＩＳコンタクト部８４０ａ，８４０ｂ、第１絶縁層としての絶縁層７２０、及び導電プラグ８２３ａ，８２３ｂに換えて、ＭＩＳコンタクト部９０６ａ，９０６ｂ、第１絶縁層としての絶縁層７２１、及び導電プラグ９２３ａ，９２３ｂを備えている。その他の構成は、上述の第３実施形態と概ね同様である。
図９１Ａに示すように、絶縁層７２１は、半導体層７０１上に、島領域７０３及び素子分離領域（分離領域）７０２を覆うようにして設けられた層間絶縁膜９０１と、この層間絶縁膜９０１上に、後述する導電パッド９０５ａ及び９０５ｂを覆うようにして設けられた層間絶縁膜９０７とを有している。層間絶縁膜９０１及び９０７の各々は、例えば、酸化シリコン膜（ＳｉＯ）、窒化シリコン膜（ＳｉＮ）、酸窒化シリコン膜（ＳｉＯＮ）又は炭窒化シリコン膜（ＳｉＣＮ）のうちの１つ、又は、これらのうち２つ以上を積層した積層膜で形成されている。
図９１Ａに示すように、ＭＩＳコンタクト部９０６ａは、素子分離領域７０２を介して互いに隣り合うコンタクト領域７０５の間で各々のコンタクト領域７０５の側面に絶縁膜９０３を介して導電パッド９０５ａが接続された構成になっている。即ち、ＭＩＳコンタクト部９０６ａは、コンタクト領域７０５、絶縁膜９０３，及び導電パッド９０５ａを有する。
また、図９１Ａに示すように、ＭＩＳコンタクト部９０６ｂは、素子分離領域７０２を介して互いに隣り合うコンタクト領域７０６の間で各々のコンタクト領域７０６の側面に絶縁膜９０３を介して導電パッド９０５ｂが接続された構成になっている。即ち、ＭＩＳコンタクト部９０６ｂは、コンタクト領域７０６、絶縁膜９０３，及び導電パッド９０５ｂを有する。
図９１Ｂ及び図９１Ｃに示すように、ＭＩＳコンタクト部９０６ａの導電パッド９０５ａは、素子分離領域７０２の第１交差部７０２ａにおいて、互いに隣り合う４つのコンタクト領域７０５の各々の側面に絶縁膜９０３を介して接続されている。導電パッド９０５ａは、半導体層７０１の主面側（互いに反対側に位置する第１の面及び第２の面のうちの第１の面側）に設けられた凹部９０２ａ内で４つのコンタクト領域７０５の各々の側面に絶縁膜９０３を介して接続された胴部９０５ａ１と、この胴部９０５ａ１よりも幅広で胴部９０５ａ１と一体に形成された頭部９０５ａ２とを有する。この第８実施形態において、凹部９０２ａは、層間絶縁膜９０１の上面側から半導体層７０１に亘って延伸している。そして、この凹部９０２ａ内に胴部９０５ａ１が埋め込まれている。そして、導電パッド９０５ａの頭部９０５ａ２が凹部９０２ａから突出している。絶縁膜９０３は、凹部９０２ａ内の側壁面及び底面を覆うようにして設けられている。凹部９０２ａは、底面がコンタクト領域７０５よりも深い位置、換言すれば底面がコンタクト領域７０５よりも半導体層７０１の光入射面側（互いに反対側に位置する第１の面及び第２の面のうちの第２の面側）に位置する深さで形成することが好ましい。また、導電パッド９０５ａの胴部９０５ａ１は、コンタクト領域７０５よりも半導体層７０１の光入射面側に突出するように形成することが好ましい。
図９１Ｂ及び図９１Ｃに示すように、ＭＩＳコンタクト部９０６ｂの導電パッド９０５ｂは、素子分離領域７０２の第２交差部７０２ｂにおいて、互いに隣り合う４つのコンタクト領域７０６の各々の側面に絶縁膜９０３を介して接続されている。導電パッド９０５ｂは、半導体層７０１の主面側に設けられた凹部９０２ｂ内で４つのコンタクト領域７０６の各々の側面に絶縁膜９０３を介して接続された胴部９０５ｂ１と、この胴部９０５ｂ１よりも幅広で胴部９０５ｂ１と一体に形成された頭部９０５ｂ２とを有する。この第８実施形態において、凹部９０２ｂは層間絶縁膜９０１の上面側から半導体層７０１に亘って延伸している。そして、この凹部９０２ｂ内に胴部９０５ａ１が埋め込まれている。そして、導電パッド９０５ｂの頭部９０５ｂ２が凹部９０２ｂから突出している。絶縁膜９０３は、凹部９０２ｂ内の側壁面及び底面を覆うようにして設けられている。この凹部９０２ｂにおいても、底面がコンタクト領域７０６よりも深い位置、換言すれば底面がコンタクト領域７０６よりも半導体層７０１の光入射面側に位置する深さで形成することが好ましい。また、導電パッド９０５ｂの胴部９０５ｂ１は、コンタクト領域７０６よりも半導体層７０１の光入射面側に突出するように形成することが好ましい。
図９１Ｂ及び図９１Ｃに示すように、導電パッド９０５ａ及び９０５ｂの各々の頭部９０５ａ２，９０５ｂ２は、例えば平面視での平面形状が方形状になっている。また、導電パッド９０５ａ及び９０５ｂの各々の胴部９０５ａ１，９０５ｂ１、並びに凹部９０１ａ及び９０１ｂの各々も、例えば平面視での断面形状が方形状になっている。
導電パッド９０５ａ及び９０５ｂは、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン膜（ドープドポリシリコン膜）で形成されている。絶縁膜９０３としては、非晶質状の膜であり、例えば酸化チタン膜（ＴｉＯ２膜）又はチタン酸ストロンチウム膜（ＳｒＴｉＯｘ膜）を用いることができる。
ＭＩＳコンタクト部９０６ａ及び９０６ｂは、上述した第２実施形態及び第３実施形態のＭＩＳコンタクト部８４０ａ及び８４０ｂと同様に、金属（多結晶シリコン膜）側から半導体（コンタクト領域７０５，７０６）のバンドギャップ中に滲み込む電子の波動関数を絶縁膜９０３でブロックしたり、絶縁膜／半導体（コンタクト領域７０５，７０６）界面に発生する界面ダイポールを利用し、実効的にショットキー障壁が減少する電界を発生させることにより、多結晶シリコン（導電パッド９０５ａ，９０５ｂ）と結晶シリコン（コンタクト領域７０５，７０６）との接合よりも低抵抗のコンタクトを可能としている。ＭＩＳコンタクトについては、段落［００６４］に記載の文献に記載されている。
図９１Ａに示すように、ＭＩＳコンタクト部９０６ａの導電パッド９０５ａは、絶縁層８２０の表面（上面）から導電パッド９０５ａの頭部９０５ａ２の表面に到達する接続孔９２１ａに埋め込まれた導電プラグ９２３ａを介して、配線８２７ａと電気的に接続されている。この配線８２７ａは、上述の第１実施形態及び第３実施形態と同様に、接続孔８２５ａに埋め込まれた導電プラグ８２６ａを介して、第２基板部２０に設けられた増幅トランジスタＡＭＰのゲート電極８０６ａと電気的に接続されている。
図９１Ａに示すように、ＭＩＳコンタクト部９０６ｂの導電パッド９０５ｂは、絶縁層８２０の表面（上面）から導電パッド９０５ｂの頭部９０５ｂ２の表面に到達する接続孔９２１ｂに埋め込まれた導電プラグ９２３ｂを介して、配線８２７ｃと電気的に接続されている。この配線８２７ｃも、上述の第１実施形態及び第３実施形態と同様に、接続孔８２５ｃに埋め込まれた導電プラグ８２６ｃを介して、第２基板部２０に設けられた島領域８０３ｂと電気的に接続されている。
＜固体撮像装置の製造方法＞
次に、本技術の第８実施形態に係る固体撮像装置１Ｆの製造方法について説明する。
まず、図９２に示すように、半導体層７０１に、素子分離領域７０２、島領域７０３、ウェル領域７０４、フォトダイオードＰＤ、転送トランジスタＴＲ、コンタクト領域７０５，７０６等を形成する。
次に、図９３に示すように、島領域７０３及びゲート電極７１０を覆うようにして半導体層７０１の主面上の全面に絶縁層７２１としての層間絶縁膜９０１を形成する。
次に、図９３に示すように、平面視で素子分離領域７０２の第１交差部７０２ａ及び第２交差部７０２ｂに層間絶縁膜９０１の上面から半導体層７０１に到達する凹部９０２ａ及び９０２ｂを個別に形成する。凹部９０２ａは、コンタクト領域７０５よりも半導体層７０１の光入射面側に突出する深さで形成し、凹部９０２ｂは、コンタクト領域７０６よりも半導体層７０１の光入射面側に突出する深さで形成することが好ましい。
この工程において、凹部９０２ａの内側の側壁面に４つのコンタクト領域７０５の各々の側面が露出する。また、凹部９０２ｂの内側の側壁面に４つのコンタクト領域７０６の各々の側面が露出する。
次に、図９４に示すように、凹部９０２ａ内及び凹部９０２ｂ内を含む層間絶縁膜９０１上の全面に１０～２０ｎｍ程度の膜厚の酸化チタン膜（ＴｉＯｘ膜）又はタン酸ストロンチウム膜（ＳｒＴｉＯｘ膜）からなる絶縁膜９０３をＡＬＤ法又はスパッタ法により形成する。絶縁膜９０３は凹部９０２ａ内の側壁面及び底面に沿って形成され、凹部９０２ａの内側の側壁面に露出する４つのコンタクト領域７０５の各々の側面は絶縁膜９０３によって覆われる。また、絶縁膜９０３は凹部９０３ｂ内の側壁面及び底面に沿って形成され、凹部９０３ｂの内側の側壁面に露出する４つのコンタクト領域７０６の各々の側面は絶縁膜９０３によって覆われる。
次に、図９４に示すように、凹部９０２ａ内及び凹部９０２ｂ内を含む絶縁膜９０３上の全面に、パッド材として例えば凹部９０２ａ内及び凹部９０２ｂ内を埋め込むことが可能な膜厚の多結晶シリコン膜９０４を５５０℃の低温のＣＶＤ法で形成する。多結晶シリコン膜９０４は、抵抗値を低減する不純物が成膜中又は成膜後に導入される。この実施形態では、多結晶シリコン膜９０４は、例えば１００ｎｍ程度の厚さで形成される。
次に、多結晶シリコン膜９０４及び絶縁膜９０３をこの順で順次パターンニングして、図９５に示すように、平面視で素子分離領域７０２の第１交差部７０２ａに導電パッド９０５ａを形成すると共に、素子分離領域７０２の第２交差部７０２ｂに導電パッド９０５ｂを形成する。導電パッド９０５ａは、半導体層７０１の主面側に設けられた凹部９０２ａ内で４つのコンタクト領域７０５の各々の側面に絶縁膜９０３を介して接続された胴部９０５ａ１と、この胴部９０５ａ１よりも幅広で胴部９０５ａ１と一体に形成された頭部９０５ａ２とを有する。また、導電パッド９０５ｂは、半導体層７０１の主面側に設けられた凹部９０２ｂ内で４つのコンタクト領域７０６の各々の側面に絶縁膜９０３を介して接続された胴部９０５ｂ１と、この胴部９０５ｂ１よりも幅広で胴部９０５ｂ１と一体に形成された頭部９０５ｂ２とを有する。この工程により、導電パッド９０５ａ、絶縁膜９０３及びコンタクト領域７０５を含むＭＩＳコンタクト部９０６ａが形成される。また、導電パッド９０５ｂ、絶縁膜９０３及びコンタクト領域７０６を含むＭＩＳコンタクト部９０６ｂが形成される。
次に、図９６に示すように、導電パッド９０５ａ及び９０５ｂを覆うようにして層間絶縁膜９０１上の全面に絶縁層７２１としての層間絶縁膜９０７を形成する。この工程により、半導体層７０１上に絶縁層７２１まで形成した基板部が構築される。
次に、図９７に示すように、半導体層８０１を覆う第２絶縁層としての絶縁層８２０まで形成した基板部を準備する。そして、図９８に示すように、半導体層７０１の主面側の絶縁層７２１と、半導体層８０１の裏面側の絶縁膜８０２とを向かい合わせて互いに密着させた状態で熱処理を施して貼り合わせる。
次に、図９９に示すように、絶縁層８２０の表面から導電パッド９０５ａの表面に到達する接続孔９２１ａを形成すると共に、絶縁層８２０の表面から導電パッド９０５ｂの表面に到達する接続孔９２１ｂを形成する。この接続孔９２１ａ，９２１ｂは、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて行なわれる。
次に、図１００に示すように、上述の第１及び第２実施形態と同様の方法で接続孔９２１ａ，９２１ｂ内に導電材を埋め込んで接続孔９２１ａ，９２１ｂに導電プラグ９２３ａ，９２３ｂを形成する。そして、上述の第１及び第２実施形態と同様の方法を施して、接続孔８２５ａ～８２５ｃ、導電プラグ８２６ａ～８２６ｃ、配線８２７ａ～８２７ｃ、絶縁膜８２８、配線８２９等を形成し、そして、第３基板部３０を張り合わせた後、半導体層７０１の裏面に、平坦化膜８３１、カラーフィルタ８３２及びマイクロレンズ８３３等を形成する。これにより、図９１Ａ～図９１Ｃに示した第８実施形態に係る固体撮像装置１Ｆがほぼ完成する。
＜第８実施形態の効果＞
次に、この第８実施形態の主な効果について説明する。
本技術の第８実施形態に係る固体撮像装置１Ｆによれば、コンタクト領域７０５と導電パッド９０５ａとの間に薄い絶縁膜９０３を形成することでＭＩＳコンタクト部９０６ａを構成できるため、低抵抗のフローティングディフュージョン共有コンタクト構造を得ることができる。また、コンタクト領域７０６と導電パッド９０５ｂとの間に薄い絶縁膜９０３を形成することでＭＩＳコンタクト部９０６ｂを形成できるため、低抵抗のコンタクト構造を得ることができる。
また、この８実施形態に係る固体撮像装置１Ｆは、導電プラグ９２３ａとコンタクト領域７０５とをＭＩＳコンタクト部９０６ａで電気的に接続しているので、上段の第２基板部２０に設けられた増幅トランジスタＡＭＰのゲート電極８０６ａと、下段の第１基板部１０に設けられたコンタクト領域７０５とを電気的に接続する導電経路の抵抗値を低減することができる。そして、コンタクト領域７０５は、フローティングディフュージョンＦＤを共有しているので、画素ユニットＰＵの動作速度の高速化を図ることができる。
また、この８実施形態に係る固体撮像装置１Ｆは、導電プラグ９２３ｂとコンタクト領域７０６とをＭＩＳコンタクト部９０６ｂで電気的に接続しているので、上段の第２基板部２０に設けられた島領域８０３ｂと、下段の第１基板部１０に設けられたコンタクト領域７０６とを電気的に接続する導電経路の抵抗値を低減することができる。
また、ＭＩＳコンタクト部９０６ａは、素子分離領域７０２を介して互いに隣り合うコンタクト領域７０５の間で各々のコンタクト領域７０５の側面に絶縁膜９０３を介して導電パッド９０５ａが接続された構成になっている。また、ＭＩＳコンタクト部９０６ｂは、素子分離領域７０２を介して互いに隣り合うコンタクト領域７０６の間で各々のコンタクト領域７０６の側面に絶縁膜９０３を介して導電パッド９０５ｂが接続された構成になっている。したがって、この第８実施形態に係る固体撮像装置１Ｆによれば、共有画素間を狭くすることが可能になり、微細化や画素領域の拡大による高感度化が可能となる。
また、ＭＩＳコンタクト部９０６ａの導電パッド９０５ａは、半導体層７０１の主面側に設けられた凹部９０２ａ内で４つのコンタクト領域７０５の各々の側面に絶縁膜９０３を介して接続された胴部９０５ａ１と、この胴部９０５ａ１よりも幅広で胴部９０５ａ１と一体に形成された頭部９０５ａ２とを有する。したがって、この第８実施形態に係る固体撮像装置１Ｆによれば、共有画素間を狭くすることが可能になると共に、マスクずれに起因する導電プラグ９２３ａとＭＩＳコンタクト部９０６ａとの接続不良を抑制することができる。
また、ＭＩＳコンタクト部９０６ｂの導電パッド９０５ｂは、半導体層７０１の主面側に設けられた凹部９０２ｂ内で４つのコンタクト領域７０６の各々の側面に絶縁膜９０３を介して接続された胴部９０５ｂ１と、この胴部９０５ｂ１よりも幅広で胴部９０５ｂ１と一体に形成された頭部９０５ｂ２とを有する。したがって、この第８実施形態に係る固体撮像装置１Ｆによれば、共有画素間を狭くすることが可能になると共に、マスクずれに起因する導電プラグ９２３ｂとＭＩＳコンタクト部９０６ｂとの接続不良を抑制することができる。
また、この第８実施形態に係る固体撮像装置１Ｆの製造方法によれば、互いに隣り合うコンタクト領域７０５の間に設けられた凹部９０２ａ内でコンタクト領域７０５の各々に絶縁膜９０３を介して接続された導電パッド９０５ａを形成すると共に、互いに隣り合うコンタクト領域７０６の間に設けられた凹部９０２ｂ内でコンタクト領域７０６の各々に絶縁膜９０３を介して接続された導電パッド９０５ｂを形成するので、微細化や画素領域の拡大による高感度化が可能な固体撮像装置１Ｆを提供することができる。
また、この第８実施形態に係る固体撮像装置１Ｆの製造方法によれば、高温の熱処理を施して既に形成された第２能動素子を有する基板部と、予め形成されたＭＩＳコンタクト部９０６ａ，９０６ｂを有する基板部とを貼り合わせるので、低抵抗を維持したＭＩＳコンタクト部９０６ａ，９０６ｂを有する固体撮像装置１Ｆを提供することができる。
＜第８実施形態の変形例＞
上述の第８実施形態では、導電パッド９０５ａ及び９０５ｂの各々の胴部９０５ａ１，９０５ｂ１において、平面視での断面形状を方形状で構成した場合について説明した。しかしながら、本技術は、第８実施形態の断面形状に限定されるものではない。
例えば、第１変形例として、図１０１に示すように、導電パッド９０５ａ及び９０５ｂの各々の胴部９０５ａ１，９０５ｂ１の平面視での断面形状を円形状で構成してもよい。
また、第２変形例として、図１０２に示すように、導電パッド９０５ａ及び９０５ｂの各々の胴部９０５ａ１，９０５ｂ１の平面視での断面形状を方形状で構成し、対角線が素子分離領域７０２上に位置する配置としてもよい。
また、第３変形例として、図示していないが、導電パッド９０５ａ及び９０５ｂの各々の胴部９０５ａ１，９０５ｂ１の平面視での断面形状をひし形で構成し、対角線が素子分離領域７０２上に位置する配置としてもよい。
この第１変形例の円形状、第２変形例の方形状、及び第３変形例のひし形状では、コンタクトの信頼性が高く、スケーリングし易く、また、画素部分を大きくし易いという特徴がある。また、この第１変形例の円形状、第２変形例の方形状、及び第３変形例のひし形状では、凹部９０２ａ，９０２ｂのパターンニングにおけるアライメントのばらつきに対する許容度が大きくなる。
また、上述の第８実施形態では、導電パッド９０５ａ及び９０５ｂの各々の頭部９０５ａ２，９０５ｂ２の平面視での平面形状を方形状で構成した場合について説明した。しかしながら、本技術は、第８実施形態の断面形状に限定されるものではない。例えば、図１０１に示すように、導電パッド９０５ａ及び９０５ｂの各々の頭部９０５ａ２，９０５ｂ２の平面視での平面形状を円形状で構成してもよい。また、図１０２に示すように、導電パッド９０５ａ及び９０５ｂの各々の頭部９０５ａ２，９０５ｂ２の平面視での平面形状を方形状で構成し、対角線が素子分離領域７０２上に位置する配置としてもよい。また、図示していないが、導電パッド９０５ａ及び９０５ｂの各々の頭部９０５ａ２，９０５ｂ２の平面視での平面形状をひし形状で構成してもよい。
また、導電パッド９０５ａ及び９０５ｂの各々の胴部９０５ａ１，９０５ｂ１の平面視での断面形状と、各々の頭部９０５ａ２，９０５ｂ２の平面視での平面形状とを同一形状で組み合わせてもよく、また、異なる形状で組み合わせてもよい。
なお、上述の第８実施形態に係る固体撮像装置１Ｆにおいても、第２基板部２０を後述の第１０実施形態の図１０４に示す第２基板部２０のように、半導体基板２１及び２１Ａを積層した構成（複数の半導体基板を積層した構成）としてもよい。
（第９実施形態）
本技術の第９実施形態に係る固体撮像装置１Ｇは、基本的に上述の第８実施形態に係る固体撮像装置１Ｂ２と同様の構成になっており、第１絶縁層及び凹部の構成が異なっている。
すなわち、図１０３に示すように、本技術の第９実施形態に係る固体撮像装置１Ｆは、図９１Ａに示す第８実施形態の凹部９０２ａ，９０２ｂ、及び第１絶縁層としての絶縁層７２１に換えて、凹部９３２ａ，９３２ｂ、及び第１絶縁層としての絶縁層７２０を備えている。その他の構成は、上述の第８実施形態と概ね同様である。
凹部９３２ａは、素子分離領域７０２の第１交差部７０２ａにおいて、半導体層７０１の主面側から光入射面側に延伸している。そして、この凹部９０２ａ内に導電パッド９０５ａの胴部９０５ａ１が埋め込まれている。そして、導電パッド９０５ａの頭部９０５ａ２が凹部９０２ａから突出している。絶縁膜９０３は、凹部９３２ａ内の側面及び底面を覆うようにして設けられている。すなわち、この第９実施形態の導電パッド９０５ａは、半導体層７０１の主面側に設けられた凹部９３２ａ内で４つのコンタクト領域７０５の各々の側面に絶縁膜９０３を介して接続された胴部９０５ａ１と、この胴部９０５ａ１よりも幅広で胴部９０５ａ１と一体に形成された頭部９０５ａ２とを有する。
凹部９３２ｂは、素子分離領域７０２の第２交差部７０２ｂにおいて、半導体層７０１の主面側から光入射面側に延伸している。そして、この凹部９０２ｂ内に導電パッド９０５ｂの胴部９０５ｂ１が埋め込まれている。そして、導電パッド９０５ｂの頭部９０５ｂ２が凹部９３２ｂから突出している。絶縁膜９０３は、凹部９３２ａ内の側面及び底面を覆うようにして設けられている。すなわち、この第９実施形態の導電パッド９０５ｂは、半導体層７０１の主面側に設けられた凹部９３２ｂ内で４つのコンタクト領域７０６の各々の側面に絶縁膜９０３を介して接続された胴部９０５ｂ１と、この胴部９０５ｂ１よりも幅広で胴部９０５ｂ１と一体に形成された頭部９０５ｂ２とを有する。
絶縁層７２０は、上述の第１実施形態の絶縁層７２０と同様である。絶縁層７２０は、島領域７０３上及び導電パッド９３５ａ，９３５ｂ上を覆うようにして半導体層７０１上に設けられている。
このように構成された第９実施形態の固体撮像装置１Ｇにおいても、前述の第８実施形態と同様の効果が得られる。
なお、上述の第８実施形態に係る固体撮像装置１Ｆにおいても、第２基板部２０を後述の第１０実施形態の図１０４に示す第２基板部２０のように、半導体基板２１及び２１Ａを積層した構成（複数の半導体基板を積層した構成）としてもよい。
（第１０実施形態）
図１０４から図１０６は、本技術の第１０実施形態に係る固体撮像装置１Ｇの構成例を示す厚さ方向の断面図である。図１０７から図１０９は、本技術の第１０実施形態に係る複数の画素ユニットＰＵのレイアウト例を示す水平方向の断面図である。なお、図１０４から図１０６に示す断面図は、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない。図１０４から図１０６に示す断面図は、固体撮像装置１Ｈの構成を紙面でわかり易く説明するために、位置ｓｅｃ１からｓｅｃ３で、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している。
具体的には、図１０４に示す固体撮像装置１Ｈの画素ユニットＰＵにおいて、位置ｓｅｃ１における断面は図１０７をＡ１－Ａ１’線で切断した断面であり、位置ｓｅｃ２における断面は図１０８をＢ１－Ｂ１’線で切断した断面であり、位置ｓｅｃ３における断面は図１０９をＣ１－Ｃ１’線で切断した断面である。同様に、図１０５に示す固体撮像装置１Ｈにおいて、位置ｓｅｃ１における断面は図１０７をＡ２－Ａ２’線で切断した断面であり、位置ｓｅｃ２における断面は図１０８をＢ２－Ｂ２’線で切断した断面であり、位置ｓｅｃ３における断面は図１０９をＣ２－Ｃ２’線で切断した断面である。図１０６に示す固体撮像装置１Ｈにおいて、位置ｓｅｃ１における断面は図１０７をＡ３－Ａ３’線で切断した断面であり、位置ｓｅｃ２における断面は図１０８をＢ３－Ｂ３’線で切断した断面であり、位置ｓｅｃ３における断面は図１０９をＣ３－Ｃ３’線で切断した断面である。
図１０４に示すように、第１基板部１０のおもて面１０ａ側に第２基板部２０が積層されている。第１基板部１０のおもて面１０ａ側に、フォトダイオードＰＤ、転送トランジスタＴＲ及びフローティングディフュージョンＦＤが設けられている。フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤは、それぞれ、センサ画素１２ごとに設けられている。第１基板部１０の他方の面は光入射面である。撮像装置１Ｈは、裏面照射型の撮像装置であり、裏面にカラーフィルタおよび受光レンズが設けられている。カラーフィルタおよび受光レンズは、それぞれ、センサ画素１２ごとに設けられている。
第１基板部１０が有する半導体基板１１は、例えばシリコン基板で構成されている。半導体基板１１のおもて面の一部およびその近傍には、第１導電型（例えば、ｐ型）のウェル層ＷＥが設けられており、ウェル層ＷＥよりも深い領域に第２導電型（例えば、ｎ型）のフォトダイオードＰＤが設けられている。ウェル層ＷＥ内には、ウェル層ＷＥよりもｐ型の濃度が高いウェルコンタクト層と、ｎ型のフローティングディフュージョンＦＤとが設けられている。
半導体基板１１には、互いに隣り合うセンサ画素１２同士を電気的に分離する素子分離層１６が設けられている。素子分離層１６は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有し、半導体基板１１の深さ方向に延在している。半導体基板１１において、素子分離層１６とフォトダイオードＰＤとの間には、不純物拡散層１７が設けられている。例えば、不純物拡散層１７は、半導体基板１１の厚さ方向に延設されたｐ型層とｎ型層とを有する。素子分離層１６側にｐ型層が位置し、フォトダイオードＰＤ側にｎ型層が位置する。半導体基板１１のおもて面１１ａ側には、絶縁膜１５が設けられている。
第２基板部２０は、下側基板２０ａと上側基板２０ｂとを有する。下側基板２０ａは、第１半導体基板２１を有する。第１半導体基板２１は、例えば単結晶シリコンで構成されるシリコン基板である。第１半導体基板２１の一方の面２１１ａ側に、増幅トランジスタＡＭＰと、増幅トランジスタＡＭＰの周囲を囲む素子分離層２１３とが設けられている。素子分離層２１３によって、隣り合う画素ユニットＰＵの一方の増幅トランジスタＡＭＰと他方の増幅トランジスタＡＭＰは電気的に分離されている。下側基板２０ａは、第１半導体基板２１のおもて面２１１ａを覆う絶縁膜２１５を有する。絶縁膜２１５によって、増幅トランジスタＡＭＰ及び素子分離層２１３は覆われている。また、下側基板２０ａは、第１半導体基板２１の他方の面２１１ｂを覆う絶縁膜２１７を有する。第１基板部１０の絶縁膜１５と下側基板２０ａの絶縁膜２１７は互いに接合されて、層間絶縁膜２２８を構成している。
上側基板２０ｂは、第２半導体基板２１Ａを有する。第２半導体基板２１Ａは、例えば単結晶シリコンで構成されるシリコン基板である。第２半導体基板２１Ａの一方の面２２１ａ側に、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬと、素子分離層２２３とが設けられている。例えば、素子分離層２２３は、リセットトランジスタＲＳＴと選択トランジスタＳＥＬとの間、及び、選択トランジスタＳＥＬと第２半導体基板２１Ａのウェル層との間にそれぞれ設けられている。上側基板２０ｂは、第２半導体基板２１Ａのおもて面２２１ａ、裏面２２１ｂ及び側面を覆う絶縁膜２２５を有する。下側基板２０ａの絶縁膜２１５と上側基板２０ｂの絶縁膜２２５は互いに接合されて、層間絶縁膜２２６を構成している。
撮像装置１Ｈは、層間絶縁膜２２６、２２８中に設けられて、第１基板部１０又は第２基板部２０の少なくとも一方に電気的に接続する複数の配線Ｌ１からＬ１０を備える。配線Ｌ１は、増幅トランジスタＡＭＰのドレインと電源線ＶＤＤとを電気的に接続している。配線Ｌ２は、１つの画素ユニットＰＵに含まれる４つのフローティングディフュージョンＦＤと、増幅トランジスタＡＭＰのゲート電極ＡＧとを電気的に接続している。配線Ｌ３は、増幅トランジスタＡＭＰのソースと選択トランジスタＳＥＬのドレインとを電気的に接続している。配線Ｌ４は、選択トランジスタＳＥＬのゲート電極ＳＧと画素駆動線２３（図１参照）とを電気的に接続している。
配線Ｌ５は、選択トランジスタＳＥＬのソースと垂直信号線２４とを電気的に接続している。配線Ｌ６は、リセットトランジスタＲＳＴのドレインと電源線ＶＤＤとを電気的に接続している。配線Ｌ７は、リセットトランジスタＲＳＴのゲート電極ＲＧ（後述の図４Ａ参照）と画素駆動線２３とを電気的に接続している。配線Ｌ８は、リセットトランジスタＲＳＴのソースと配線Ｌ２とを電気的に接続している。配線Ｌ９（第１配線の一例）は、転送トランジスタＴＲのゲート電極ＴＧと画素駆動線２３（図１参照）とを電気的に接続している。配線Ｌ１０は、ウェルコンタクト層と、基準電位（例えば、接地電位：０Ｖ）を供給する基準電位線とを電気的に接続している。
配線Ｌ１からＬ１０において、積層体の厚さ方向に延設されている部分はタングステン（Ｗ）で構成されており、積層体の厚さ方向と直交する方向（例えば、水平方向）に延設されている部分は銅（Ｃｕ）又はＣｕを主成分とするＣｕ合金で構成されている。ただし、本技術の実施形態において、配線Ｌ１からＬ１０を構成する材料は、これらに限定されず、他の材料で構成されていてもよい。第２基板部２０は、上記の配線Ｌ１からＬ１０のうちの任意の配線（例えば、配線Ｌ１、Ｌ４からＬ７、Ｌ９、Ｌ１０）に接続する複数のパッド電極２２７を有する。
第３基板部３０は、第２基板部２０において第１基板部１０と向かい合う面の反対側に配置されている。第３基板部３０は、半導体基板３１と、半導体基板３１のおもて面３０１ａ側を覆う絶縁膜３０４と、半導体基板３１のおもて面３０１ａ側に設けられた複数の配線Ｌ３０と、複数の配線Ｌ３０にそれぞれ接続するパッド電極３０５と、を備える。半導体基板３１は、例えば単結晶シリコンで構成されるシリコン基板である。
配線Ｌ３０は、コンタクトホール内に設けられている。配線Ｌ３０において、第３基板部３０の厚さ方向に延設されている部分はチタン（Ｔｉ）又はコバルト（Ｃｏ）で構成されており、第３基板部３０厚さ方向と直交する方向（例えば、水平方向）に延設されている部分はＣｕ又はＣｕを主成分とするＣｕ合金で構成されている。配線Ｌ３０と半導体基板３１との接続部には、シリサイド３９（例えば、チタンシリサイド（ＴｉＳｉ）又はコバルトシリサイド（ＣｏＳｉ２）が形成されている。
複数のパッド電極３０５は、例えばＣｕ又はＣｕ合金で構成されている。撮像装置１の厚さ方向において、第３基板部３０のパッド電極３０５は、第２基板部２０のパッド電極２２７と向かい合って電気的に接続している。例えば、パッド電極３０５、２２７は、互いに向かい合った状態でＣｕ－Ｃｕ接合されて一体化している。これにより、第２基板部２０と第３基板部３０とが電気的に接続されるとともに、第２基板部２０と第３基板部３０との貼り合わせの強度が高められている。
本技術の第１０実施形態では、複数のセンサ画素１２ごとに、１つのフローティングディフュージョン用コンタクトが配置されていてもよい。例えば、互いに隣り合う４つのセンサ画素１２が、１つのフローティングディフュージョン用コンタクトを共有していてもよい。同様に、複数のセンサ画素１２ごとに、１つのウェル用コンタクトが配置されていてもよい。例えば、互いに隣り合う４つのセンサ画素１２が、１つのウェル用コンタクトを共有していてもよい。また、複数のセンサ画素１２の各々に、フローティングディフュージョンＦＤに電気的に接続する配線Ｌ２（フローティングディフュージョン用コンタクト）と、ウェル層ＷＥに電気的に接続する配線Ｌ１０（ウェル用コンタクト）とがそれぞれ１つずつ配置されていてもよい。
図１０５及び図１０９に示すように、撮像装置１Ｈは、複数のセンサ画素１２に跨るように配置された共通パッド電極１０２（本技術の「第１共通パッド電極」の一例）と、共通パッド電極１０２上に設けられた１つの配線Ｌ２と、を共有する。例えば、撮像装置１Ｈには、平面視で、４つのセンサ画素１２の各フローティングディフュージョンＦＤ１からＦＤ４が素子分離層１６を介して互いに隣り合う領域が存在する。この領域に共通パッド電極１０２が設けられている。共通パッド電極１０２は、４つのフローティングディフュージョンＦＤ１からＦＤ４に跨るように配置されており、４つのフローティングディフュージョンＦＤ１からＦＤ４とそれぞれ電気的に接続している。共通パッド電極１０２は、例えば、ｎ型不純物又はｐ型不純物がドープされたポリシリコン膜で構成されている。
共通パッド電極１０２の中心部上に１つの配線Ｌ２（すなわち、フローティングディフュージョン用コンタクト）が設けられている。図１０５、図１０７から図１０９に示すように、共通パッド電極１０２の中心部上に設けられた配線Ｌ２は、第１基板部１０から、第２基板部２０の下側基板２０ａを貫いて第２基板部２０の上側基板２０ｂまで延設されており、上側基板２０ｂに設けられた配線等を介して、増幅トランジスタＡＭＰのゲート電極ＡＧに接続している。
また、図１０４及び図１０９に示すように、撮像装置１Ｈは、複数のセンサ画素１２に跨るように配置された共通パッド電極１１０（本技術の「第２共通パッド電極」の一例）と、共通パッド電極１１０上に設けられた１つの配線Ｌ１０と、を共有する。例えば、撮像装置１Ｈには、平面視で、４つのセンサ画素１２の各ウェル層ＷＥが素子分離層１６を介して互いに隣り合う領域が存在する。この領域に共通パッド電極１１０が設けられている。共通パッド電極１１０は、４つのセンサ画素１２の各ウェル層ＷＥに跨るように配置されており、４つのセンサ画素１２の各ウェル層ＷＥとそれぞれ電気的に接続している。一例を挙げると、共通パッド電極１１０は、Ｙ軸方向に並ぶ一の共通パッド電極１０２と他の共通パッド電極１０２との間に配置されている。Ｙ軸方向において、共通パッド電極１０２、１１０は交互に並んで配置されている。共通パッド電極１１０は、例えば、ｎ型不純物又はｐ型不純物がドープされたポリシリコン膜で構成されている。
共通パッド電極１１０の中心部上に１つの配線Ｌ１０（すなわち、ウェル用コンタクト）が設けられている。図１０４、図１０６から図１０９に示すように、共通パッド電極１１０の中心部上に設けられた配線Ｌ１０は、第１基板部１０から、第２基板部２０の下側基板２０ａを貫いて第２基板部２０の上側基板２０ｂまで延設されており、上側基板２０ｂに設けられた配線等を介して、基準電位（例えば、接地電位：０Ｖ）を供給する基準電位線に接続している。
共通パッド電極１１０の中心部上に設けられた配線Ｌ１０は、共通パッド電極１１０の上面と、下側基板２０ａに設けられた貫通孔の内側面と、上側基板２０ｂに設けられた貫通孔の内側面とに、それぞれ電気的に接続している。これにより、第１基板部１０の半導体基板１１のウェル層ＷＥと、第２基板部２０の下側基板２０ａのウェル層及び上側基板２０ｂのウェル層は、基準電位（例えば、接地電位：０Ｖ）に接続される。
本技術の第１０実施形態に係る撮像装置１Ｈは、光電変換を行うセンサ画素１２が設けられた第１基板部１０と、第１基板部１０のおもて面１２ａ側に配置され、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を有する第２基板部２０と、を備える。第２基板部２０は、読み出し回路２２に含まれる増幅トランジスタＡＭＰが設けられた第１半導体基板２１と、第１半導体基板２１のおもて面２１１ａ側に配置され、読み出し回路２２に含まれる選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられた第２半導体基板２１Ａと、を有する。
これによれば、読み出し回路２２に含まれる全てのトランジスタが１枚の半導体基板に配置される場合と比べて、トランジスタの配置領域の面積を増大することができるので、読み出し回路２２のレイアウトの自由度が向上する。これにより、各画素ユニットＰＵで、増幅トランジスタＡＭＰのゲート面積を最大化することができ、良好なノイズ特性を実現することができる。増幅トランジスタＡＭＰの面積を最大化することによって、撮像装置１で生じるランダムノイズを低減することが可能となる。
また、固体撮像装置１Ｈは、第１基板部１０を構成する半導体基板１１のおもて面１１ａ側に設けられ、互いに隣り合う複数（例えば、４つ）のセンサ画素１２に跨るように配置された共通パッド電極１０２、１１０、をさらに備える。共通パッド電極１０２は、４つのセンサ画素１２のフローティングディフュージョンＦＤと電気的に接続している。共通パッド電極１１０は、４つのセンサ画素１２のウェル層ＷＥと電気的に接続している。これによれば、４つのセンサ画素１２ごとに、フローティングディフュージョンＦＤに接続する配線Ｌ２を共通化することができる。４つのセンサ画素１２ごとに、ウェル層ＷＥに接続する配線Ｌ１０を共通化することができる。これにより、配線Ｌ２、Ｌ１０の本数を低減することができるので、センサ画素１２の面積低減が可能であり、撮像装置１Ｈの小型化が可能である。
なお、図１１０に示すように、配線１０Ｌは、半導体基板２１及び２１Ａの各々に設けられた貫通孔を半導体基板２１及び２１Ａの各々から絶縁分離された状態で貫通するようにしてもよい。
上述の第１実施形態に係る固体撮像装置１Ａでは、図４に示すように、第２基板部２０を一層の半導体層を含む単層構造で構成した場合について説明した。しかしながら、上述の第１実施形態に係る固体撮像装置１Ａにおいても、上述の第１０実施形態に係る固体撮像装置１Ｈと同様に、第２基板部２０を２つの半導体基板２１及び２１Ａを含む２層構造で構成してもよい。この場合、上述の第１０実施形態に係る固体撮像装置１Ｈと同様に、読み出し回路２２を構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬなどの複数のトランジスタのうちの少なくとも１つのトランジスタを半導体層８０１に構成し、残りのトランジスタを、半導体層１０１及び８０１とは異なり、図１０４の半導体基板２１Ａに対応する、あらたな半導体層に構成してもよい。図１０４の半導体基板２１Ａに対応する新たな半導体層は、図４を参照して説明すると、例えば、配線２２７ａ、２２７ｂ及び２２７ｃを含む配線層と絶縁膜２２８との間に層間絶縁膜を介して積層される。新たな半導体層は、絶縁層８２０の半導体層２０１側とは反対側に積層され、所望のトランジスタを形成することができる。一例として、半導体層８０１に増幅トランジスタＡＭＰを形成し、リセットトランジスタＲＳＴ及び／又は選択トランジスタＳＥＬを新たな半導体層（図１０４の半導体基板２１Ａ）に形成することができる。
また、新たな半導体基板を複数設け、それぞれに所望の読み出し回路２２のトランジスタを設けても良い。一例として、半導体基板２１に増幅トランジスタＡＭＰを形成することができる。さらに、半導体基板２１に絶縁層、接続部、接続配線を積層し、さらに半導体基板２１Ａを積層すると、半導体基板２１ＡにリセットトランジスタＲＳＴを形成することができる。半導体基板２１Ａに絶縁層、接続部、接続配線を積層し、さらに半導体基板２１Ｂを積層すると、半導体基板２１Ｂに選択トランジスタＳＥＬを形成することができる。半導体基板２１、２１Ａ，２１Ｂに形成するトランジスタは、読み出し回路２２を構成するいずれのトランジスタでも良い。
なお、上述の第２実施形態から第９実施形態に係る固体撮像装置１Ｂ１，１Ｂ２，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇにおいても、上述の第１０実施形態に係る固体撮像装置１Ｈと同様に、第２基板部２０を２つの半導体基板２１及び２１Ａを含む２層構造で構成してもよく、また、３層以上の構造で構成（複数の半導体基板を積層した構成に）してもよい。
このように、第２基板部２０に複数の半導体基板を設ける構成により、１つの読み出し回路２２が占める半導体基板２１の面積を小さくすることができる。各読み出し回路２２の面積を小さくしたり、各トランジスタを微細化することが出来れば、チップの面積を小さくすることも可能になる。また、読み出し回路２２を構成することのできる増幅トランジスタ、リセットトランジスタ、選択トランジスタのうち、所望のトランジスタの面積を拡大することができる。特に、増幅トランジスタの面積を拡大することで、ノイズ低減効果も期待できる。
このように、上述の第１～第９実施形態に係る固体撮像装置においても、第２基板部２０に複数の半導体基板を設ける構成とすることができる。第２基板部２０に複数の半導体基板を設ける構成とした場合には、第２基板部２０に複数の半導体基板のそれぞれが化合物半導体基板であってもよい。化合物半導体基板の材料としては、例えば窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）、炭化ケイ素（ＳｉＣ）、インジウム燐（ＩｎＰ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）等が挙げられる。
上記のように、本技術は第１～第１０実施形態によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
なお、本技術は、以下のように構成を取ることができる。
（１）
素子分離領域を介して互いに隣り合って配置され、かつ各々に第１能動素子が設けられた複数の素子形成領域を有する第１半導体層と、
前記複数の素子形成領域の各々の表層部の前記素子分離領域側に設けられたコンタクト領域と、
前記素子分離領域を跨いで前記複数の素子形成領域の各々の前記コンタクト領域に接続された導電パッドと、
前記第１半導体層及び前記導電パッドを覆う第１絶縁層と、
前記第１絶縁層上に配置され、かつ第２能動素子が設けられた第２半導体層と、
前記第２半導体層を覆う第２絶縁層と、
前記第２絶縁層から前記導電パッドに到達する接続孔に埋め込まれ、かつ前記前記導電パッドと同一材料で一体に形成された導電プラグと、
を備えている半導体装置。
（２）
前記導電パッドは、平面視の面積が前記導電プラグよりも大きい、上記（１）に記載の半導体装置。
（３）
前記導電パッド及び前記導電プラグは、高融点金属材料で形成されている、字上記（１）又は（２）に記載の半導体装置。
（４）
前記第１能動素子は、フォトダイオードと、前記フォトダイオードのカソード領域にソース領域が電気的に接続され、かつドレイン領域が前記導電プラグに電気的に接続された転送トランジスタとを含み、
前記第２能動素子は、ゲート電極が前記導電プラグに電気的に接続された増幅トランジスタを含む、上記（１）から（３）の何れかに記載の半導体装置。
（５）
第１半導体層に素子分離領域で区画された複数の素子形成領域を形成する工程と、
前記素子分離領域を介して互いに隣り合う前記複数の素子形成領域の各々の表層部の前記素子分離領域側にコンタクト領域を形成する工程と、
前記素子分離領域を跨いで前記複数の素子形成領域の各々の前記コンタクト領域上にエッチングストッパ膜を介してパッド用中子を形成する工程と、
前記部数の素子形成領域の各々に第１能動素子を形成する工程と、
前記第１半導体層及び前記パッド用中子を覆う第１絶縁層を形成する工程と、
前記第１絶縁層上に第２半導体層を配置する工程と、
熱処理を含む工程を施して前記第２半導体層に第２能動素子を形成する工程と、
前記第２半導体層を覆う第２絶縁層を形成する工程と、
前記第２絶縁層から前記パッド用中子に到達する接続孔を形成する工程と、
前記接続孔を通して前記パッド用中子及び前記エッチングストッパ膜を除去して前記接続孔に連なる空間部を形成する工程と、
前記空間部及び接続孔内に導電材料を埋め込んで前記コンタクト領域に接続された導電パッド及び前記導電パッドと一体の導電プラグを形成する工程と、
を備える半導体装置の製造方法。
（６）
前記パッド用中子は、ノンドープド多結晶珪素膜からなる上記（５）に記載の半導体装置の製造方法。
（７）
前記第２能動素子を形成する工程は、
熱処理を施して前記第２半導体層の表面に熱酸化膜からなるゲート絶縁膜を形成する工程と、
熱処理を施して前記第２半導体層の表層部にソース領域及びドレイン領域を形成する工程と、を含む上記（５）又は（６）に記載の半導体装置の製造方法。
（８）
素子分離領域を介して互いに隣り合って配置され、かつ各々に第１能動素子が設けられた複数の素子形成領域を有する第１半導体層と、
前記複数の素子形成領域の各々の表層部の前記素子分離領域側に設けられたコンタクト領域と、
前記素子分離領域を跨いで前記複数の素子形成領域の各々の前記コンタクト領域に接続された導電パッドと、
前記第１半導体層及び前記導電パッドを覆う第１絶縁層と、
前記第１絶縁層上に配置され、かつ第２能動素子が設けられた第２半導体層と、
前記第２半導体層を覆う第２絶縁層と、
前記第２絶縁層から前記導電パッドに到達する接続孔に埋め込まれた導電プラグと、
前記導電パッドと前記コンタクト領域との間に設けられた絶縁膜と、を備え、
前記導電パッド、前記絶縁膜及び前記コンタクト領域でＭＩＳコンタクト部が形成されている、半導体装置。
（９）
前記絶縁膜は非晶質状の膜である、（８）に記載の半導体装置。
（１０）
前記絶縁膜は、酸化チタン（ＴｉＯ２）膜又はチタン酸ストロンチウム（ＳｒＴｉＯｘ）膜である、上記（８）又は（９）に記載の半導体装置。
（１１）
前記第２半導体層は、化合物半導体層である、（８）から（９）の何れかに記載の半導体装置。
（１２）
前記第１能動素子は、フォトダイオードと、前記フォトダイオードのカソード領域にソース領域が電気的に接続され、かつドレイン領域が前記導電プラグに電気的に接続された転送トランジスタとを含み、
前記第２能動素子は、ゲート電極が前記導電プラグに電気的に接続された増幅トランジスタを含む、上記（８）から（１１）の何れかに記載の半導体装置。
（１３）
半導体層に素子分離領域で区画された複数の素子形成領域を形成する工程と、
前記複数の素子形成領域の各々に第１能動素子を形成する工程と、
前記素子分離領域を介して互いに隣り合う前記複数の素子形成領域の各々の表層部の前記素子分離領域側にコンタクト領域を形成する工程と、
前記素子分離領域を跨いで前記複数の素子形成領域の各々の前記コンタクト領域上に絶縁膜を介して導電パッドを形成する工程と、
前記第１半導体層及び前記導電パッドを覆う第１絶縁層を形成する工程と、
前記第１絶縁層上に化合物半導体層を配置する工程と、
熱処理を含む工程を施して前記第２半導体層に第２能動素子を形成する工程と、
前記化合物半導体層を覆う第２絶縁層を形成する工程と、
前記第２絶縁層から前記導電パッドに到達する接続孔内に導電プラグを形成する工程と、
を備える半導体装置の製造方法。
（１４）
前記第２能動素子を形成する工程は、
熱処理を施して前記第２半導体層の表面に熱酸化膜からなるゲート絶縁膜を形成する工程と、
熱処理を施して前記第２半導体層の表層部にソース領域及びドレイン領域を形成する工程と、を含む上記（１３）に記載の半導体装置の製造方法。
（１５）
第１半導体層に素子分離領域で区画された複数の素子形成領域を形成する工程と、
前記複数の素子形成領域の各々に第１能動素子を形成する工程と、
前記素子分離領域を介して互いに隣り合う前記複数の素子形成領域の各々の表層部の前記素子分離領域側にコンタクト領域を形成する工程と、
前記素子分離領域を跨いで前記複数の素子形成領域の各々の前記コンタクト領域上に絶縁膜を介して導電パッドを形成する工程と、
前記第１半導体層及び前記導電パッドを覆う第１絶縁層を形成する工程と、
前記第１絶縁層上に、第２能動素子が形成された第２半導体層を配置する工程と、
前記第２半導体層を覆う第２絶縁層を形成する工程と、
前記第２絶縁層から前記導電パッドに到達する接続孔内に導電プラグを形成する工程と、
を備える半導体装置の製造方法。
（１６）
第１能動素子が設けられた第１半導体層と、
前記第１半導体層を覆う第１絶縁層と、
前記第１絶縁層上に配置され、かつ素子分離領域で区画された複数の素子形成領域の各々に第２能動素子が設けられた第２半導体層と、
前記第２半導体層を覆う第２絶縁層と、
前記第２絶縁層から前記第２絶縁層に亘って貫通する貫通孔内に絶縁膜を介して埋め込まれた導電プラグと、を備え、
前記素子分離領域は、前記素子形成領域を島状に分離する分離溝と、前記分離溝の側壁に設けられた絶縁膜と、前記分離溝内の前記絶縁膜の内側に埋め込まれた導電材とを含む、半導体装置。
（１７）
前記第１能動素子は、フォトダイオードと、前記フォトダイオードのカソード領域にソース領域が電気的に接続され、かつドレイン領域が前記導電プラグに電気的に接続された転送トランジスタとを含み、
前記第２能動素子は、ゲート電極が前記導電プラグに電気的に接続された増幅トランジスタを含む、上記（１６）に記載の半導体装置。
（１８）
第１能動素子が設けられた第１半導体層を覆う第１絶縁層を形成する工程と、
前記第１絶縁層上に第２半導体層を配置する工程と、
前記第２半導体層の素子分離領域を残したまま前記第２半導体層の素子形成領域に第２能動素子を形成する工程と、
前記第２半導体層上に第２絶縁層を形成する工程と、
前記第２絶縁層、前記第２半導体層及び前記第１絶縁層を貫通する接続孔を形成すると共に、前記第２半導体層の素子分離領域に前記第２半導体層の素子形成領域を島領域に分離する分離溝を形成する工程と、
前記接続孔内及び前記分離溝内の前記素子形成領域の側面を覆う絶縁膜を形成する工程と、
前記接続孔内の前記絶縁膜の内側に導電材を埋め込んで前記接続孔内の前記絶縁膜の内側に導電プラグを形成すると共に、前記分離溝内の前記絶縁膜の内側に前記導電材を埋め込む工程と、を備える半導体装置の製造方法。
（１９）
第１能動素子が設けられた第１半導体層と、
前記第１半導体層を覆う第１絶縁層と、
前記第１絶縁層上に配置され、第２能動素子が設けられた第２半導体層と、
前記第１半導体層の側壁に設けられたサイドウォールと、
前記第１半導体層及び前記サイドウォールを覆う第１絶縁層と、
前記第１絶縁層上に配置され、第２能動素子が設けられた第２半導体層と、
前記第２絶縁層から前記第１絶縁層に亘って貫通する貫通孔内に埋め込まれた導電プラグと、を備え、
前記サイドウォールは、前記第２絶縁層よりもエッチング比が高い絶縁材料からなり、
前記導電プラグは、前記サイドウォールに沿って形成されている、半導体装置。
（２０）
前記第２半導体層と前記サイドウォールとの間に、前記サイドウォールよりも誘電率の低い低誘電膜が設けられている、上記（１９）に記載の半導体装置。
（２１）
前記第２絶縁層は、酸化珪素膜からなり、
前記サイドウォールは、前記酸化珪素膜に対してエッチング選択比がとれるＳｉＮ膜、ＳｉＢＮ膜、ＳｉＢＣＮ膜の少なくとも何れか一つの膜で形成されている上記（１９）又は（２０）に記載の半導体装置。
（２２）
前記低誘電膜は、前記サイドウォールよりも窒素含有量が少ない絶縁膜で形成されている上記（２１）に記載の半導体装置。
（２３）
前記導電プラグは、前記第２半導体層を貫通している、上記（１９）から（２２）の何れかに記載の半導体装置。
（２４）
前記第１能動素子は、フォトダイオードと、前記フォトダイオードのカソード領域にソース領域が電気的に接続され、前記ドレイン領域が前記導電プラグに電気的に接続された転送トランジスタとを含み、
前記第２能動素子は、ゲート電極が前記導電プラグに電気的に接続された増幅トランジスタを含む、上記（１９）から（２３）の何れかに記載の半導体装置。
（２５）
第１能動素子が設けられた第１半導体層を覆う第１絶縁層を形成する工程と、
前記第１絶縁層上に、第２能動素子が設けられた第２半導体層を形成する工程と、
前記第２半導体層の側壁に、サイドウォールを形成する工程と、
前記第２半導体層及び前記サイドウォールを覆う第２絶縁層を形成する工程と、
前記第２絶縁層から前記サイドウォールに沿って前記第１絶縁層を貫通する接続孔を形成する工程と、
前記接続孔内に導電プラグを形成する工程と、を備え、
前記サイドウォールが前記第２絶縁層よりもエッチング比が高い絶縁膜からなる、半導体装置の製造方法。
（２６）
分離領域を介して互いに隣り合って配置され、かつ各々に第１能動素子が設けられた複数の素子形成領域を有する第１半導体層と、
前記複数の素子形成領域の各々の表層部の前記分離領域側に互いに隣り合って設けられたコンタクト領域と、
互いに隣り合う前記コンタクト領域の間で前記コンタクト領域の各々に絶縁膜を介して接続された導電パッドと、
前記第１半導体層及び前記導電パッドを覆う第１絶縁層と、
前記第１絶縁層上に配置され、かつ第２能動素子が設けられた第２半導体層と、
前記第２半導体層を覆う第２絶縁層と、
前記第２絶縁層から前記導電パッドに到達する接続孔に埋め込まれた導電プラグと、を備え、
前記導電パッド、前記絶縁膜及び前記コンタクト領域でＭＩＳコンタクト部が構成されている、半導体装置。
（２７）
前記絶縁膜は非晶質状の膜である、上記（２６）に記載の半導体装置。
（２８）
前記絶縁膜は、酸化チタン膜又はチタン酸ストロンチウム膜である、上記（２６）又は上記（２７）に記載の半導体装置。
（２９）
前記導電パッドは、前記第１半導体層の主面から深さ方向に延伸する溝部内で隣り合う前記コンタクト領域の各々に前記絶縁膜を介して接続された胴部と、前記胴部よりも幅広で前記胴部と一体に形成された頭部とを有する、上記（２６）～（２８）の何れかに記載の半導体装置。
（３０）
前記第１能動素子は、フォトダイオードと、前記フォトダイオードのカソード領域にソース領域が電気的に接続され、前記ドレイン領域が前記導電プラグに電気的に接続された転送トランジスタとを含み、
前記第２能動素子は、ゲート電極が前記導電プラグに電気的に接続された増幅トランジスタを含む、上記（２６）～（２９）に記載の半導体装置。
（３１）
第１半導体層に分離領域で区画された複数の素子形成領域を形成する工程と、
前記複数の素子形成領域の各々の表層部の前記分離領域側に互いに隣り合うコンタクト領域を形成する工程と、
互いに隣り合う前記コンタクト領域の間に設けられた溝部内で前記コンタクト領域の各々に絶縁膜を介して接続された導電パッドを形成する工程と、
を備える、半導体装置の製造方法。
１…固体撮像装置（半導体装置）
１０…第１基板部（１階部）
１２ センサ画素
２０ 第２基板部（２階部）
２２ 読み出し回路
２３ 画素駆動線
２４ 画素信号線
３０ 第３基板部（３回部）
３２ ロジック回路
３３ 垂直駆動回路
３４ カラム信号処理回路
３５ 水平駆動回路
３６ システム制御回路
７０１ 半導体層（第１半導体層）
７０２ 素子分離領域
７０３ 島領域（素子形成領域）
７０４ ウェル領域
７０５，７０６ コンタクト領域
７０７ エッチングストッパ膜
７０８ パッド用中子
７０９ ゲート絶縁膜
７１０ ゲート電極
７２０ 絶縁層（第１絶縁層）
８０１ 半導体層（第２半導体層）
８０２ 絶縁膜
８０３ａ，８０３ｂ 島領域（素子形成領域）
８０４ 絶縁膜
８０５ ゲート絶縁膜
８０６ ゲート電極
８２０ 絶縁層（第２絶縁層）
８２１ａ，８２１ｂ 接続孔
８２２ａ，８２２ｂ 空間部
８２３ａ，８２３ｂ 導電プラグ
８２４ａ，８２４ｂ 導電パッド
８２５ａ，８２５ｂ，８２５ｃ 接続孔
８２６ａ，８２６ｂ，８２６ｃ 導電プラグ
８２７ａ ８２７ｂ ８２７ｃ 配線
８２８ 絶縁膜
８２９ 配線
８３１ 平坦化膜
８３２ カラーフィルタ
８３３ マイクロレンズ
８４０ａ，８４０ｂ ＭＩＳコンタクト部
８４１ 絶縁膜
８４２ａ，８４２ｂ 導電パッド
８５０ 化合物半導体層（第２半導体層）
８５３，８５３ａ，８５３ｂ 島領域
８５５ ゲート絶縁膜
８５６ａ ゲート電極
９０１ 層間絶縁膜
９０２ａ，９０２ｂ 凹部
９０３ 絶縁膜
９０４ 多結晶シリコン膜
９０５ａ，９０５ｂ 導電パッド
９０５ａ１，９０５ｂ１ 胴部
９０５ａ２，９０５ｂ２ 頭部
９０６ａ，９０６ｂ ＭＩＳコンタクト部
９０７ 層間絶縁膜
９２１ａ，９２１ｂ 接続孔
９２３ａ，９２３ｂ 導電プラグ
９３２ａ，９３２ｂ 凹部
ＡＭＰ 増幅トランジスタ（第１能動素子）
ＦＤ フローティングディフュージョン
ＰＤ フォトダイオード
ＰＵ 画素ユニット
ＲＳＴ リセットトランジスタ（第２能動素子）
ＳＥＬ 選択トランジスタ（第２能動素子）
ＴＲ 転送トランジスタ（第１能動素子）

Claims (20)

  1. 素子分離領域を介して互いに隣り合って配置され、かつ各々に第１能動素子が設けられた複数の素子形成領域を有する第１半導体層と、
    前記複数の素子形成領域の各々の表層部の前記素子分離領域側に設けられたコンタクト領域と、
    前記素子分離領域を跨いで前記複数の素子形成領域の各々の前記コンタクト領域に接続された導電パッドと、
    前記第１半導体層及び前記導電パッドを覆う第１絶縁層と、
    前記第１絶縁層上に配置され、かつ第２能動素子が設けられた第２半導体層と、
    前記第２半導体層を覆う第２絶縁層と、
    前記第２絶縁層から前記導電パッドに到達する接続孔に埋め込まれ、かつ前記導電パッドと同一材料で一体に形成された導電プラグと、
    を備え、
    前記導電パッドの第１の平面視の面積が、前記導電プラグの第１の平面視の面積よりも大きい、半導体装置。
  2. 前記導電パッド及び前記導電プラグは、高融点金属材料で形成されている、請求項１に記載の半導体装置。
  3. 前記第１能動素子は、フォトダイオードと、前記フォトダイオードのカソード領域にソース領域が電気的に接続され、かつドレイン領域が前記導電プラグに電気的に接続された転送トランジスタとを含み、
    前記第２能動素子は、ゲート電極が前記導電プラグに電気的に接続された増幅トランジスタを含む、請求項１に記載の半導体装置。
  4. 第１半導体層に素子分離領域で区画された複数の素子形成領域を形成する工程と、
    前記素子分離領域を介して互いに隣り合う前記複数の素子形成領域の各々の表層部の前記素子分離領域側にコンタクト領域を形成する工程と、
    前記素子分離領域を跨いで前記複数の素子形成領域の各々の前記コンタクト領域上にエッチングストッパ膜を介してパッド用中子を形成する工程と、
    前記複数の素子形成領域の各々に第１能動素子を形成する工程と、
    前記第１半導体層及び前記パッド用中子を覆う第１絶縁層を形成する工程と、
    前記第１絶縁層上に第２半導体層を配置する工程と、
    熱処理を含む工程を施して前記第２半導体層に第２能動素子を形成する工程と、
    前記第２半導体層を覆う第２絶縁層を形成する工程と、
    前記第２絶縁層から前記パッド用中子に到達する接続孔を形成する工程と、
    前記接続孔を通して前記パッド用中子及び前記エッチングストッパ膜を除去して前記接続孔に連なる空間部を形成する工程と、
    前記空間部及び接続孔内に導電材料を埋め込んで前記コンタクト領域に接続された導電パッド及び前記導電パッドと一体の導電プラグを形成する工程と、
    を備える半導体装置の製造方法。
  5. 前記パッド用中子は、ノンドープド多結晶珪素膜からなる請求項４に記載の半導体装置の製造方法。
  6. 前記第２能動素子を形成する工程は、
    熱処理を施して前記第２半導体層の表面に熱酸化膜からなるゲート絶縁膜を形成する工程と、
    熱処理を施して前記第２半導体層の表層部にソース領域及びドレイン領域を形成する工程と、を含む請求項４に記載の半導体装置の製造方法。
  7. 素子分離領域を介して互いに隣り合って配置され、かつ各々に第１能動素子が設けられた複数の素子形成領域を有する第１半導体層と、
    前記複数の素子形成領域の各々の表層部の前記素子分離領域側に設けられたコンタクト領域と、
    前記素子分離領域を跨いで前記複数の素子形成領域の各々の前記コンタクト領域に接続された導電パッドと、
    前記第１半導体層及び前記導電パッドを覆う第１絶縁層と、
    前記第１絶縁層上に配置され、かつ第２能動素子が設けられた第２半導体層と、
    前記第２半導体層を覆う第２絶縁層と、
    前記第２絶縁層から前記導電パッドに到達する接続孔に埋め込まれた導電プラグと、
    前記導電パッドと前記コンタクト領域との間に設けられた絶縁膜と、を備え、
    前記導電パッドの第１の平面視の面積が、前記導電プラグの第１の平面視の面積よりも大きく、
    前記導電パッド、前記絶縁膜及び前記コンタクト領域でＭＩＳコンタクト部が形成されている、半導体装置。
  8. 前記絶縁膜は非晶質状の膜である、請求項７に記載の半導体装置。
  9. 前記絶縁膜は、酸化チタン膜又はチタン酸ストロンチウム膜である、請求項７に記載の半導体装置。
  10. 前記第２半導体層は、化合物半導体層である、請求項７に記載の半導体装置。
  11. 前記第１能動素子は、フォトダイオードと、前記フォトダイオードのカソード領域にソース領域が電気的に接続され、かつドレイン領域が前記導電プラグに電気的に接続された転送トランジスタとを含み、
    前記第２能動素子は、ゲート電極が前記導電プラグに電気的に接続された増幅トランジスタを含む、請求項７に記載の半導体装置。
  12. 第１半導体層に素子分離領域で区画された複数の素子形成領域を形成する工程と、
    前記複数の素子形成領域の各々に第１能動素子を形成する工程と、
    前記素子分離領域を介して互いに隣り合う前記複数の素子形成領域の各々の表層部の前記素子分離領域側にコンタクト領域を形成する工程と、
    前記素子分離領域を跨いで前記複数の素子形成領域の各々の前記コンタクト領域上に絶縁膜を介して導電パッドを形成することにより、前記導電パッド、前記絶縁膜及び前記コンタクト領域を含むＭＩＳコンタクト部を形成する工程と、
    前記第１半導体層及び前記導電パッドを覆う第１絶縁層を形成する工程と、
    前記第１絶縁層上に第２半導体層を配置する工程と、
    ５５０℃以下の熱処理を含む工程を施して前記第２半導体層に第２能動素子を形成する工程と、
    前記第２半導体層を覆う第２絶縁層を形成する工程と、
    前記第２絶縁層から前記導電パッドに到達する接続孔内に導電プラグを形成する工程と、
    を備える半導体装置の製造方法。
  13. 前記第２半導体層は、化合物半導体である、請求項１２に記載の半導体装置の製造方法。
  14. 第１半導体層に素子分離領域で区画された複数の素子形成領域を形成する工程と、
    前記複数の素子形成領域の各々に第１能動素子を形成する工程と、
    前記素子分離領域を介して互いに隣り合う前記複数の素子形成領域の各々の表層部の前記素子分離領域側にコンタクト領域を形成する工程と、
    前記素子分離領域を跨いで前記複数の素子形成領域の各々の前記コンタクト領域上に絶縁膜を介して導電パッドを形成する工程と、
    前記第１半導体層及び前記導電パッドを覆う第１絶縁層を形成する工程と、
    前記第１絶縁層上に、第２能動素子が形成された第２半導体層を配置する工程と、
    前記第２半導体層を覆う第２絶縁層を形成する工程と、
    前記第２絶縁層から前記導電パッドに到達する接続孔内に導電プラグを形成する工程と、
    を備える半導体装置の製造方法。
  15. 分離領域を介して互いに隣り合って配置され、かつ各々に第１能動素子が設けられた複数の素子形成領域を有する第１半導体層と、
    前記複数の素子形成領域の各々の表層部の前記分離領域側に互いに隣り合って設けられたコンタクト領域と、
    互いに隣り合う前記コンタクト領域の間に設けられた凹部内で前記各々のコンタクト領域の側面に絶縁膜を介して接続された導電パッドと、
    前記第１半導体層及び前記導電パッドを覆う第１絶縁層と、
    前記第１絶縁層上に配置され、かつ第２能動素子が設けられた第２半導体層と、
    前記第２半導体層を覆う第２絶縁層と、
    前記第２絶縁層から前記導電パッドに到達する接続孔に埋め込まれた導電プラグと、
    前記導電パッド、前記絶縁膜及び前記コンタクト領域を含むＭＩＳコンタクト部と、
    を備えている、半導体装置。
  16. 前記絶縁膜は非晶質状の膜である、請求項１５に記載の半導体装置。
  17. 前記絶縁膜は、酸化チタン膜又はチタン酸ストロンチウム膜である、請求項１５に記載の半導体装置。
  18. 前記導電パッドは、前記第１半導体層の主面側から深さ方向に延伸する凹部内で前記コンタクト領域の各々に前記絶縁膜を介して接続された胴部と、前記胴部よりも幅広で前記胴部と一体に形成された頭部とを有する、請求項１５に記載の半導体装置。
  19. 前記第１能動素子は、フォトダイオードと、前記フォトダイオードのカソード領域にソース領域が電気的に接続され、かつドレイン領域が前記導電プラグに電気的に接続された転送トランジスタとを含み、
    前記第２能動素子は、ゲート電極が前記導電プラグに電気的に接続された増幅トランジスタを含む、請求項１５に記載の半導体装置。
  20. 第１半導体層に分離領域で区画された複数の素子形成領域を形成する工程と、
    前記複数の素子形成領域の各々の表層部の前記分離領域側に互いに隣り合うコンタクト領域を形成する工程と、
    互いに隣り合う前記コンタクト領域の間に設けられた凹部内で前記コンタクト領域の各々に絶縁膜を介して接続された導電パッドを形成する工程と、
    を備える、半導体装置の製造方法。
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