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JP7638975B2 - ディジタル位相ロックループを較正するためのシステム及び方法 - Google Patents
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ディジタル位相ロックループを較正するためのシステム及び方法 Download PDF

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Description

本明細書において説明されている複数の態様は、一般的に、ディジタル位相ロックループ(digital phase-locked loops (PLLs))に関し、そのディジタル位相ロックループは、ディジタル/時間変換器(digital-to-time converter (DTC))の積分非線形性を推定し、そして、較正するためのシステム及び方法を含む。
データ速度を増加させた無線通信及びレーダシステムは、高精度の同期クロック生成を必要とする。そのようなシステムは、1つ又は複数のPLLを使用してもよい。従来のPLLは、解像度が高い専用のフルレンジ時間/ディジタル変換器(time-to-digital converter (TDC))、解像度が高く設定可能な遅延素子を有する専用の短TDC(a dedicated short-TDC with high resolution and a configurable delay element)、及び専用フィードバックを必要とする。また、従来のシステムは、TDC、アナログ/ディジタル変換器(analog-to-digital converter (ADC))、及び/又はディジタル領域へのフィードバック等の専用のハードウェアを必要とする。
複数の添付の図面は、本明細書の中に組み込まれるとともに、明細書の一部を構成し、本開示の複数の態様を図示し、そして、説明とともに、それらの複数の態様の原理を説明するとともに、関連する技術分野における当業者がそれらの複数の態様を作製しそして使用することを可能とするのに役立つ。
本開示のある1つの例示的な態様にしたがった通信装置を図示している。 本開示のある1つの例示的な態様にしたがったクロック生成器を図示している。 本開示のある1つの例示的な態様にしたがったクロック生成器を図示している。 本開示の複数の例示的な態様にしたがった複数のヒストグラム分布(histogram distributions)を図示している。 本開示のある1つの例示的な態様にしたがった粗補正方法(coarse correction method)のフローチャートを図示している。 本開示のある1つの例示的な態様にしたがった精補正方法(fine correction method)のフローチャートを図示している。
本開示の複数の例示的な態様は、複数の添付の図面を参照して説明される。ある要素が最初に現れる図面は、典型的には、対応する参照番号の1桁又は複数桁の左端の数字によって示される。
以下の説明において、本開示のそれらの複数の態様を完全に理解するために、多数の特定の細部が記載されている。一方で、これらの特定の細部を使用することなく、構造、システム、及び方法を含むそれらの複数の態様を実用化することが可能であるということが当業者にとっては明らかであろう。本明細書における説明及び表現は、当業者又は本発明の技術分野において熟練した者が、他の当業者に自身の作業の内容を最も効果的に伝達するのに使用される一般的な手段である。他の例では、良く知られている方法、手順、構成要素、及び回路は、本開示の複数の態様を不必要に不明瞭にすることを避けるために詳細には説明されてはいない。
本明細書において説明されている複数の態様は、一般的に、ディジタル位相ロックループ(digital phase-locked loops (PLLs))に関し、そのディジタル位相ロックループは、ディジタル/時間変換器(digital-to-time converter (DTC))の積分非線形性(integrated-nonlinearity)を推定しそして較正するためのシステム及び方法を含む。
複数の無線アクセス技術(RAT)のために、無線通信デバイスを構成してもよい。これらの複数の例においては、その通信デバイスの1つ又は複数のトランシーバーは、キャリアアグリゲーションを実行するように構成されてもよい。例示的なRATは、(これらには限定されないが)2G、3G、4G、LTE、5G、(例えば、GNSS等の)衛星ナビゲーション技術、BT、WiFi、CDMA、又は当業者が理解するであろう1つ又は複数の他の無線技術を含む。
本明細書における複数の態様は、当業者が理解するであろうように、1つ又は複数の正確なクロック生成を必要とする送信機、受信機、及び他の電子デバイスに適用可能である。無線通信に関して複数の態様を説明するが、本開示は、無線通信の実装に限定されるものではなく、他のアプリケーションを含んでもよく、それらの他のアプリケーションは、有線通信、データ処理、又は暗号化等を含む1つ又は複数のそのような生成されたクロックを使用するクロック生成器及び同期を使用する。
図1は、本開示のある1つの例示的な態様にしたがった通信デバイス100を図示している。通信デバイス100は、1つ又は複数の無線技術によって無線通信を伝送し及び/又は受信するように構成される。例えば、通信デバイス100は、例えば、当業者が理解するであろう1つ又は複数の5Gプロトコル等の1つ又は複数の第5世代(5G)"新たな無線(New Radio)"セルラー通信プロトコルに適合する無線通信のために構成されてもよい。通信デバイス100は、これらの通信プロトコルには限定されず、(例えば、ロングタームエボリューション(Long-Term Evolution (LTE))等の)第3世代パートナーシッププロジェクトの1つ又は複数のプロトコル、1つ又は複数の無線ローカルエリアネットワーキング(wireless local area networking (WLAN))通信プロトコル、及び/又は関連する技術分野の当業者が理解するであろう1つ又は複数の他の通信プロトコル等の1つ又は複数の追加的な又は代替的な無線通信プロトコル及び/又は有線通信プロトコルのために構成されてもよい。
通信デバイス100は、例えば、1つ又は複数の基地局、1つ又は複数のアクセスポイント、1つ又は複数の他の通信デバイス、及び/又は当業者が理解するであろう1つ又は複数の他のデバイスを含む1つ又は複数の他の通信デバイスと通信するように構成されてもよい。複数の無線通信に関して、通信デバイス100の複数の例示的な態様を説明するが、通信デバイス100は、当業者が理解するであろう1つ又は複数の有線通信技術のために構成されてもよい。
ある1つの例示的な態様において、通信デバイス100は、1つ又は複数のトランシーバー105に通信可能に結合されるコントローラ140を含む。トランシーバー105は、1つ又は複数の無線技術によって無線通信を伝送し及び/又は受信するように構成される。ある1つの例示的な態様において、トランシーバー105は、プロセッサ回路を含み、そのプロセッサ回路は、1つ又は複数の無線プロトコルに適合する無線通信を伝送し及び/又は受信するように構成される。他の態様においては、追加的に又は代替的に、トランシーバー105は、1つ又は複数の有線技術によって有線通信を伝送し及び/又は受信するように構成される。ある1つの例示的な態様において、トランシーバー105のプロセッサ回路は、1つ又は複数の有線プロトコルに適合する有線通信を伝送し及び/又は受信するように構成される。
ある1つの例示的な態様において、トランシーバー105は、送信機110及び受信機120を含み、それらの送信機110及び受信機120は、1つ又は複数のアンテナ130によって複数の無線通信をそれぞれ伝送し及び受信するように構成される。有線通信の態様において、送信機110及び受信機120は、それぞれ、有線通信を伝送し及び受信するように構成される。
2つ又はそれ以上のトランシーバー105を有する態様において、それらの2つ又はそれ以上のトランシーバー105は、それら自身のアンテナ130を有してもよく、或いは、デュプレクサを介して共通のアンテナを共有してもよい。ある1つの例示的な態様において、(送信機110及び/又は受信機120を含む)トランシーバー105は、(例えば、メディアアクセス制御(MAC)、符号化/復号化(encoding/decoding)、変調/復調、データシンボルマッピング、エラー補正(error correction)等の)1つ又は複数のベースバンド処理機能を実行するように構成される。
ある1つの例示的な態様において、トランシーバー105は、追加的に、クロック生成器125を含み、そのクロック生成器125は、1つ又は複数の高精度同期クロック信号を生成するように構成される。それらの1つ又は複数のクロック信号は、送信機110、受信機120、トランシーバー105の1つ又は複数の他の構成要素、コントローラ140、及び/又は通信デバイス100の1つ又は複数の他の構成要素によって使用されてもよい。ある1つの例示的な態様において、クロック生成器125は、プロセッサ回路を含み、そのプロセッサ回路は、1つ又は複数のクロック信号の生成を含むクロック生成器125の1つ又は複数の動作及び/又は機能を実行するように構成される。
アンテナ130は、単一のアンテナであってもよく、複数のアンテナを含んでもよく、或いは、アンテナ素子の整数アレイを形成する1つ又は複数のアンテナ素子を含んでもよい。ある1つの例示的な態様において、アンテナ130は、フェーズドアレイアンテナであり、そのフェーズドアレイアンテナは、複数の放射素子(複数のアンテナ素子)を含み、それらの複数の放射素子の各々は、対応する位相調整器を有する。フェーズドアレイアンテナとして構成されるアンテナ130は、1つ又は複数のビームフォーミング操作及び/又はビームスキャン操作を実行するように構成されてもよい。それらのビームフォーミング操作は、各々の放射素子から放射される信号の位相をシフトさせることによって形成されるビームを生成して、建設的な/非建設的な干渉を提供し、その結果、ビームを望ましい方向にステアリングすることを含んでもよい。
ある1つの例示的な態様において、コントローラ140は、プロセッサ回路150を含み、そのプロセッサ回路150は、1つ又は複数のトランシーバー105の操作等の通信デバイス100の全体的な操作を制御するように構成される。プロセッサ回路150は、それらの1つ又は複数のトランシーバー105による複数の無線通信の伝送及び/又は受信を制御し、及び/又は、アンテナ130の複数のアンテナ素子と関連する位相シフト及び/又は増幅器利得値を制御するように構成されてもよい。
ある1つの例示的な態様において、プロセッサ回路150は、トランシーバー105と協働して、又は、トランシーバー105が実行するそのような操作/機能の代わりに、(例えば、メディアアクセス制御(MAC)、符号化/復号化、変調/復調、データシンボルマッピング、エラー補正等の)1つ又は複数のベースバンド処理機能を実行するように構成される。プロセッサ回路150は、1つ又は複数の態様において、1つ又は複数のアプリケーション及び/又はオペレーティングシステム、(例えば、バッテリ制御及びモニタリング等の)電力管理、表示設定、音量制御、及び/又は、(例えば、キーボード、タッチスクリーンディスプレイ、マイクロホン、スピーカ等の)1つ又は複数のユーザインターフェイスによるユーザの対話を実行するように構成される。
ある1つの例示的な態様において、コントローラ140は、データ及び/又は命令を格納するメモリ160をさらに含む。命令がプロセッサ回路150によって実行されるときに、プロセッサ回路150は、本明細書において説明されている関連する機能を実行する。
メモリ160は、任意の良く知られている揮発性メモリ及び/又は不揮発性メモリであってもよく、それらの揮発性メモリ及び/又は不揮発性メモリは、例えば、読み取り専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、フラッシュメモリ、磁気記憶媒体、光ディスク、消去可能な且つプログラム可能な読み取り専用メモリ(EPROM)、及びプログラム可能な読み取り専用メモリ(PROM)を含む。メモリ160は、取り外し可能でなくてもよく、取り外し可能であってもよく、或いは、双方の組み合わせであってもよい。コントローラ140は、追加的に又は代替的に、外部メモリにアクセスして、その外部メモリの中にデータを格納するか、又は、その外部メモリからデータを取り出すように構成されてもよい。
通信デバイス100の複数の例は、(これらには限定されないが)ラップトップコンピュータ、タブレットコンピュータ、携帯電話又はスマートフォン、"ファブレット"、パーソナルディジタルアシスタント(PDA)、及びモバイルメディアプレーヤー等のモバイルコンピューティングデバイス(モバイルデバイス)、コンピュータ化されている腕時計又は"スマート"ウォッチ及びコンピュータ化されている眼鏡等のウェアラブルコンピューティングデバイス、及び/又は、モノのインターネット(IoT)デバイスを含む。本開示の複数の態様のうちのいくつかにおいて、通信デバイス100は、非ハンドヘルド通信デバイスであってもよく、その非ハンドヘルド通信デバイスは、例えば、パーソナルコンピュータ(PC)、デスクトップコンピュータ、テレビ、スマートホームデバイス、(例えば、電子ロック/スマートロック等の)セキュリティデバイス、現金自動預払機、コンピュータ化されているキオスク、自動運転車両、ドローン、及び/又は車載の/航空機搭載の/船舶の埋め込み型のコンピュータ端末等の固定式コンピューティングデバイスを含む。
1つ又は複数の態様において、通信デバイス100或いは通信デバイス100の1つ又は複数の構成要素は、追加的又は代替的に、(例えば、ディジタル信号プロセッサ(DSP)を使用する)ディジタル信号処理、(変調器/復調器を使用する)変調及び/又は復調、(それぞれ、DA変換器及びAD変換器を使用する)ディジタル/アナログ変換(DAC)及び/又はアナログ/ディジタル変換(ADC)、(例えば、畳み込みエンコーダ/デコーダ機能、テールバイティング畳み込みエンコーダ/デコーダ機能、ターボエンコーダ/デコーダ機能、ビタビエンコーダ/デコーダ機能、及び/又は、低密度パリティチェック(LDPC)エンコーダ/デコーダ機能を有するエンコーダ/デコーダを使用する)符号化/復号化、(例えば、ミキサ、局所発振器、及びフィルタを使用する)周波数変換、高速フーリェ変換(FFT)、プリコーディング、及び/又は信号布置マッピング/信号布置逆マッピングを実行して、1つ又は複数の無線プロトコルに適合する複数の無線通信を受信し及び/又は伝送し、及び/又は、ビームフォーミングスキャン操作及び/又はビームフォーミング通信操作を容易にする、ように構成される。
図2Aは、本開示のある1つの例示的な態様にしたがったクロック生成器200を図示している。図2Bは、本開示のある1つの例示的な態様にしたがったクロック生成器201を図示している。クロック生成器200及び201は、1つ又は複数の態様において、クロック生成器125として通信デバイス100の中に実装されてもよい。
ある1つの例示的な態様において、クロック生成器200/201は、位相ロックループ(PLL)203及び較正回路205を含み、その較正回路205は、クロック生成器200/201を較正するように構成される。水晶発振器等の基準クロック発振器250が生成する基準クロック信号をPLL203に供給してもよい(例えば、PLL203は、その基準クロック信号によって駆動されてもよい)。それらの図示されている例は、クロック生成器200及びPLL203の外部にある発振器250を示しているが、1つ又は複数の態様においては、発振器250は、クロック生成器200の中に含まれてもよい。代替的な態様において、発振器250は、コントローラ140の中又は通信デバイス100の他の構成要素の中に含まれる。
ある1つの例示的な態様において、PLL203は、時間/ディジタル変換器(time-to-digital converter (TDC))210、ループフィルタ215、ディジタル/時間変換器(digital-to-time converter (DTC))220、電圧制御される発振器(voltage-controlled oscillator (VCO))225、及びNディバイダ(N-divider)230を含む。ある1つの例示的な態様において、ループフィルタ215は、DTC220の(例えば、1ビット信号等の)ディジタル出力信号をフィルタリングし、そして、VCO225を駆動するフィルタリングされている信号を生成する、ように構成される。ある1つの例示的な態様において、VCO225は、ループフィルタ215が提供するフィルタリングされている信号が制御する1つ又は複数のそれぞれの周波数において1つ又は複数のクロック信号(F_vco)を生成するように構成される。
動作の際に、VCO225の出力クロック信号は、Nディバイダ230にフィードバックされる。ある1つの例示的な態様において、Nディバイダ230は、VCO225からの出力クロック信号をNで除算して、フィードバック信号(F_vco/N)を取得するように構成される。フィードバック信号は、その次に、図2Aに示されているようにDTC220に提供されるか、又は、図2Bに示されているようにTDC210に提供される。例えば、外部周波数プログラミング信号に基づいて、(例えば、Nの値を調整することが可能であるといったように)Nディバイダ230を調整することが可能である。ある1つの例示的な態様において、Nディバイダ230は、周波数ディバイダ又は分数ディバイダ(frequency or fractional divider)である。
図2Aに示されているある1つの例示的な態様において、クロック生成器200は、DTC220がPLL203のフィードバック経路の中に存在し、そして、VCO225の出力信号(F_vco/N)を変調して、変調されている信号(F_mod)を生成するように構成される。図2Bに図示されているクロック生成器200の代替的な態様において、DTC220は、基準クロック発振器250の基準クロック信号(F_ref)を変調して、変調されている基準クロック信号(F_ref')を生成し、そして、変調されている基準クロック信号(F_ref')をTDC210に提供する。ある1つの例示的な態様において、PLL203の複数の構成要素のうちの1つ又は複数は、プロセッサ回路を含み、そのプロセッサ回路は、PLL203のそれぞれの構成要素の1つ又は複数の操作及び/又は機能を実行するように構成される。
ある1つの例示的な態様において、TDC210は、バングバングTDC(bang-bang TDC)であるが、これには限定されない。図2Aに図示されているある1つの例示的な態様において、TDC210は、基準発振器250が生成する基準クロック信号(F_ref)及びDTC220が生成する変調されている信号(F_mod)を受信するように構成される。この例では、DTC220は、Nディバイダ230によって除算されているVCO225からのフィードバック信号に基づいて、その変調されている信号(F_mod)を生成する。TDC210は、基準クロック信号とDTC出力信号とを比較し、そして、基準クロック信号及びDTC出力信号の比較に基づいて、(例えば、1ビット信号等の)ディジタル出力信号を生成することが可能である。
ある1つの例示的な態様において、TDC210は、基準クロック信号及び/又はフィードバック信号の時間間隔(time interval)を測定し、そして、基準クロック信号、フィードバック信号、及び/又は基準クロック及びフィードバック信号の比較を(例えば、バイナリ出力等の)ディジタル出力に変換するように構成される。TDC210が生成するディジタル出力信号は、その次に、TDC210からループフィルタ215に提供される。ある1つの例示的な態様において、TDC210は、いずれの信号エッジであるか(基準信号エッジであるか又はDTC出力信号エッジであるか)を決定するように構成される。この例では、TDC210の出力は、基準エッジが最初であるときには、正の1(＋1)であり、TDC出力信号のエッジが最初であるときには、負の1(－1)である。
ある1つの例示的な態様において、較正回路205は、クロック生成器200/201を較正して、PLL203のうちのDTC220の積分非線形性(integral nonlinearity (INL))を補正するように構成される。補正の前に、INLは、DTC220の固有の障害(inherent impairment)と称されてもよい。補正/プレディストーション(correction/pre-distortion)の後に、いずれかの残りのINL(remaining INL)は、残余のINL(residual INL)と称されてもよい。
ある1つの例示的な態様において、較正回路205は、コードランプ(code ramp)235、プレディストーションルックアップテーブル(pre-distortion (PD) look-up table (LUT))240、及び統計プロセッサ(statistics processor)245を含む。ある1つの例示的な態様において、較正回路205の複数の構成要素のうちの1つ又は複数は、プロセッサ回路を含み、そのプロセッサ回路は、較正回路205のそれぞれの構成要素の1つ又は複数の操作及び/又は機能を実行するように構成される。
ある1つの例示的な態様において、コードランプ235は、(例えば、コードランプ等の)望ましいDTCコード(desired DTC code)を生成して、PD-LUT240の動作を制御するように構成される。この例では、PD-LUT240は、制御信号を生成するように構成され、その制御信号は、DTC220の(例えば、(図2Aの)フィードバック信号の変調又は(図2Bの)基準クロック信号の変調等の)変調操作を制御する。
ある1つの例示的な態様において、統計プロセッサ(statistics processor)245は、TDC210の出力及びコードランプ235が生成する望ましいDTCコードの出力を(例えば、サンプリングする(sample)といったように)受信するように構成される。統計プロセッサ245は、TDC出力信号の(例えば、図3に示されているヒストグラム分布(histogram distribution)等の)分布(distribution)を決定し、そして、決定された分布に基づいて、(例えば、オフセット値(offset value)等の)補正信号(correction signal)を生成して、PD-LUT240が生成する制御信号を補正するように構成される。ある1つの例示的な態様において、VCO225がある周波数にロックオンした(has locked onto)後に、統計プロセッサ245による統計値の収集(collection of statistics)を実行する。
ある1つの例示的な態様において、統計プロセッサ245は、受信したTDC出力信号及びコードランプ235が生成するDTCコードに基づいて、分布を決定するように構成される。この例では、統計プロセッサ245は、コードランプ235が提供する対応するDTCコードについて、TDC出力が－1になる回数及びTDC出力が＋1になる回数を計数する。これらの統計から、統計プロセッサ245は、決定された調整値/オフセット値を使用してPD-LUT240を適合させるように構成される。例えば、DTCコードがkの値を有することにより、(例えば、TDC出力が時間の30％にわたり－1となり、時間の70％にわたり＋1となるといったように)30:70の分布を有するTDC210の出力を生じる場合に、統計プロセッサ245によって、PD-LUT240を補正し/調整して、PD-LUT240の出力をオフセットし、それによって、結果として生じるTDC210は、50:50の分布に近づき、及び/又は、50:50の分布を達成する。
例えば、DTCコードが、(例えば、5[ps]等の)積分非線形性(integral nonlinearity)を有し、且つ、(例えば、そのシステムの中の雑音のすべてが、合計で0.5[ps]のRMSのジッタに達するといったように)その積分非線形性が、システムジッタを有意に超える場合に、DTCコードは、(TDC210の入力において)複数のエッジの間で有意なオフセットを生じるであろう。図3に示されているように、このことは、TDC210の出力が、ほぼ常に＋1の値を返すようにさせる。このことは、図3に示されているヒストグラム分布303を生じさせるであろう。
代替的に、DTCコードが、(例えば、1[ps]等の)値が(例えば、0.5[ps]等の)ジッタにより近い積分非線形性を有する場合に、TDC210の出力は、場合によっては、(ジッタのガウス分布に起因して)対応するDTCコードについて、＋1を返し、他の場合には、－1を返す。このシナリオは、図3のヒストグラム分布301の中で図示されている。
すなわち、積分非線形性がジッタのRMSよりも有意に大きいシナリオにおいては、統計プロセッサ245は、積分非線形性の符号を検出するように構成されるが、積分非線形性の大きさとジッタのRMSの大きさとの間の差がより近くなるまで、その大きさは検出可能ではない。積分非線形性の大きさとジッタのRMSの大きさとの間の差が有意により小さくなるときに、統計プロセッサ245は、(例えば、30％の－1s、70％の＋1s等の)TDC210の出力に関する統計値を決定してもよい。これらの統計値に基づいて、そして、以下でより詳細に説明されているように、統計プロセッサ245は、有利には、積分非線形性の大きさを正確に計算することが可能である。
ある1つの例示的な態様において、統計プロセッサ245は、較正プロセスを実行して、PD-LUT240を適合させ及び調整するように構成される。較正プロセスは、(1) 粗補正プロセス(coarse correction process)、及び/又は、(2) 精補正プロセス(fine correction process)を含んでもよい。
ある1つの例示的な態様において、積分非線形性がジッタのRMSよりも有意に大きい場合に、特定のDTCコードについてのヒストグラム分布が、正の積分非線形性値及び負の積分非線形性値の双方を生成するまで、統計プロセッサ245は、粗補正プロセス(coarse correction process)を採用することが可能である。統計プロセッサ245は、その次に、精補正プロセス(fine correction process)を採用してもよい。以下で詳細に、粗補正プロセス及び精補正プロセスを説明する。
粗補正プロセス
ある1つの例示的な態様において、(例えば、ジッタ分布(jitter distribution)が、正の慣性非線形性値(positive inertial nonlinearity value)又は負の慣性非線形性値(negative inertial nonlinearity value)のみを返す場合に、有意により大きくなるといったように)それらの慣性非線形性値(inertial nonlinearity values)が、そのジッタ分布よりもより大きいときに、統計プロセッサ245は、反復して粗補正を実行する()。図4を参照して、粗補正プロセスを説明する。
図4は、本開示のある1つの例示的な態様にしたがった粗補正方法のフローチャート400を図示している。そのフローチャート400は、図1乃至図3を参照して説明される。
フローチャート400は、操作405において開始し、操作410に移行し、操作410においては、積分非線形性(integral nonlinearity (INL))の符号を決定する。ある1つの例示的な態様において、コードランプ235及びPD-LUT240は、較正シーケンスを実行し、その較正シーケンスにおいて、PD-LUT240は、望ましいDTCコードワードに対応する出力を生成する。統計プロセッサ245は、その次に、TDC210の出力を記録する。この出力の記録は、統計プロセッサ245が、そのINLの符号を決定するのに十分な数の記録を取得するまで反復される。ある1つの例示的な態様において、統計プロセッサ245は、較正シーケンスを実行するようにコードランプ235及びPD-LUT240を制御するように構成される。
操作410の後に、フローチャート400は、操作415に移行し、操作415において、INLの決定される符号に基づいて、PD-LUT240を更新する。この例では、統計プロセッサ245は、INLのその決定される符号に基づいて、PD-LUT240の出力(すなわち、PDコード(PD code))を調整する。例えば、DTCコードが、TDC210からより多くの＋1の結果を生成する場合に、PDコードを減少させる。代替的に、DTCコードが、RDC210からより多くの－1の結果を生成する場合に、PDコードを増加させる。ここで、その調整の後に残っているINLは、残余のINL(residual INL)と称される。
操作415の後に、フローチャート400は、操作420に移行し、操作420において、(例えば、統計プロセッサ245によって)DTCコードについての追加の統計値を取得し、(例えば、統計プロセッサ245によって)その分布を分析する。ある1つの例示的な態様において、PD-LUT240は、望ましいDTCコードワードに対応する出力を生成し、統計プロセッサ245は、TDC210の出力を記録する。この出力の記録は、統計プロセッサ245によって十分な数の記録を取得するまで反復される。
操作420の後に、フローチャート400は、操作425に移行し、操作425において、(例えば、(INL値)≒(ジッタ範囲)であるか否かといったように)(例えば、残余のINL等の)INL値が、ジッタ範囲の中に存在するか否かを決定する。ある1つの例示的な態様において、(例えば、統計プロセッサ245によって)(例えば、PD-LUT240の出力が、最適値の付近に留まっている(toggles around the optimal value)、TDC210の出力が、50:50の分布に近づくか及び/又は50:50の分布を達成する、といったように)特定のDTCコードについてのヒストグラム分布が、正の積分非線形性値(positive integral nonlinearity value)及び負の積分非線形性値(negative integral nonlinearity value)の双方を生成するか否かを決定する。
操作425が肯定的(Yes)である場合に、フローチャート400は、操作430に移行し、フローチャート400は、終了する。それ以外の場合(操作425において(No)である場合)には、フローチャート400は、操作410に戻り、その方法は、反復するプロセスによって反復される。
精補正プロセス
精補正方法のフローチャート500を図示している図5を参照して、精補正プロセスを説明する。ある1つの例示的な態様において、(例えば、(INL値)≒(ジッタ範囲)であるといったように)INL値がジッタ範囲の中に存在し、それにより、特定のDTCコードについてのヒストグラム分布が、正の積分非線形性値及び負の積分非線形性値の双方を生成し、そして、TDC210の出力が、50:50分布に近づき及び/又は50:50分布を達成する場合に、精補正プロセスを実行する。粗補正プロセス及び精補正プロセスは、連続的に実行されてもよく、又は、(例えば、DTCコードが正の積分非線形性値及び負の積分非線形性値の双方を生成する場合、INL値がジッタ範囲の中に存在する場合等には)前もって粗補正プロセスを実行することなく精補正プロセスを実行してもよい。
ある1つの例示的な態様において、統計プロセッサ245は、PD-LUTの分数値(fractional value)を決定するように構成される(この決定された分数値は、後に、丸め処理(rounding)又はディザリング(dithering)のために使用されてもよい)。この例では、PD-LUT240のための最も近い2つの整数値(下限値及び上限値)は、望ましいDTCコードとして知られている。この望ましいDTCコードは、例えば、粗補正プロセスにおけるPD-LUT240の調整に基づいて知られてもよい。
ある1つの例示的な態様において、統計プロセッサ245は、それらの2つの最も近い整数値によってDTC220を駆動するようにPD-LUT240及びコードランプ235を制御するように構成される。統計プロセッサ245は、その次に、統計値を収集して、より小さい整数値(下限値(lower bound)/床値(floor value))がPD-LUT240を調整するのに使用されるときに、＋1のDTC210出力値及び－1のDTC210出力値の数を決定し(操作510)、より大きな整数値(上限値(upper bound)/天井値(ceiling value))がPD-LUT240を調整するのに使用されるときに、＋1のDTC210出力値及び－1のDTC210出力値の数を決定する(操作515)。
決定された数に基づいて、統計プロセッサ245の補正信号の分数値を決定する(操作520)。ある1つの例示的な態様において、分数値(LUTfractional(C))は、式
Figure 0007638975000001
 を使用して決定される。
上記の式において、
LUTPD(C)は、下限値/床値であり、
Q－1(・)は、逆Q関数であり、
f－1は、下限値/床値を伝送するときに受信する－1[s]の数であり、
f＋1は、下限値/床値を伝送するときに受信する＋1[s]の数であり、
c－1は、上限値/天井値を伝送するときに受信する－1[s]の数であり、
c＋1は、上限値/天井値を伝送するときに受信する＋1[s]の数である。
有利には、分数値の決定は、ジッタ/シグマ/RMSの知識を必要とすることなく、複数の例示的な態様にしたがって決定可能である。しかしながら、当業者によって理解されるように、分数値の計算は、それらの複数の例示的な態様には限定されない。
ある1つの例において、ジッタがDTC解像度と比較して非常に小さい場合に、クロック生成器200は、サンプルの数(すなわち、得られる統計値の数)を増加させ及び/又はジッタシグマを増加させるように構成されてもよい。ジッタシグマの増加は、ループフィルタ215の帯域幅を減少させることによって達成されてもよい。この例では、帯域幅の減少は、VCOジッタを増加させるであろう。
ある1つの例示的な態様において、PLL203の初期較正を実行して、生成変動に由来するINL(すなわち、生成が引き起こすINL)を補正することが可能である。この初期校正は、粗補正及び精補正の双方を使用することが可能である。その後、オンライン較正を実行して、(例えば、温度等の)環境変化又はVCOの周波数の変化等を補償することが可能である。オンライン較正の際の調整が最小限である可能性が高いことを考慮すると、精補正のみが必要である可能性が最も高く、必要に応じて、粗補正を採用することが可能である。
例
以下の例は、複数のさらなる側面に関する。
例1は、クロック生成器較正システム(clock generator calibration system)であって、
出力クロック信号を生成するように構成される位相ロックループ(phased-locked loop (PLL))と、
前記PLLのディジタル信号に基づいて、前記PLLの周波数信号を調整するように構成される補正回路(correction circuit)と、を含み、前記ディジタル信号は、前記調整されている周波数信号に基づいて生成される、クロック生成器較正システムである。
例2は、例1の主題であり、前記周波数信号は、基準クロック信号であり、前記出力クロック信号は、前記基準クロック信号に基づいて生成される。
例3は、例1の主題であり、前記周波数信号は、前記出力クロック信号に対応し、前記周波数信号は、前記PLLの中へのフィードバック信号である。
例4は、例1乃至3のうちのいずれかの主題であり、前記PLLは、
前記ディジタル信号を生成するように構成される時間/ディジタル変換器(time-to-digital converter)であって、前記出力クロック信号は、前記ディジタル信号に基づいて生成される、時間/ディジタル変換器と、
前記ディジタル信号に基づいて、前記調整されている周波数信号を生成するように構成されるディジタル/時間変換器(digital-to-time converter)と、を含む。
例5は、例1乃至4のうちのいずれかの主題であり、補正回路は、前記ディジタル信号の値の統計値を決定するように構成され、前記周波数信号の前記調整は、前記決定された統計値に基づいている。
例6は、例1乃至5のうちのいずれかの主題であり、補正回路は、
コードを生成するように構成されるコードランプ(code ramp)と、
前記生成されているコード及び前記ディジタル信号に基づいて、補正信号を生成するように構成される統計プロセッサ(statistics processor)と、
制御信号を生成するように構成されるプレディストーションルックアップテーブル(pre-distortion lookup table (PD-LUT))であって、前記制御信号は、前記補正信号及び前記生成されているコードに基づいて、前記周波数信号の前記調整を制御する、プレディストーションルックアップテーブルと、を含む。
例7は、例1及び例3乃至6のうちのいずれかの主題であり、前記PLLは、
前記調整されている周波数信号及び基準信号に基づいて、前記ディジタル信号を生成するように構成される時間/ディジタル変換器(time-to-digital converter)と、
前記ディジタル信号に基づいて、前記出力クロック信号を生成するように構成される制御される発振器(controlled oscillator)であって、前記周波数信号は、前記出力クロック信号に基づいている、制御される発振器と、
前記PLLのフィードバックループの中にあるディジタル/時間変換器(digital-to-time converter)であって、前記ディジタル/時間変換器は、前記フィードバックループを介して、前記周波数信号を受信するように構成されるとともに、前記ディジタル信号に基づいて、前記調整されている周波数信号を生成するように構成される、ディジタル/時間変換器と、を含む。
例8は、例1、例2、及び例4乃至6のうちのいずれかの主題であり、前記PLLは、
前記出力クロック信号と関連するフィードバック信号及び前記調整されている周波数信号に基づいて、前記ディジタル信号を生成するように構成される時間/ディジタル変換器(time-to-digital converter)と、
前記ディジタル信号に基づいて、前記出力クロック信号を生成するように構成される制御される発振器(controlled oscillator)と、
前記周波数信号を受信するように構成されるとともに、前記ディジタル信号に基づいて、前記調整されている周波数信号を生成するように構成されるディジタル/時間変換器(digital-to-time converter)であって、前記周波数信号は、基準クロック信号である、ディジタル/時間変換器と、を含む。
例9は、例1乃至8のうちのいずれかの主題であり、補正回路は、
コードを生成するように構成されるコードランプ(code ramp)と、
前記生成されるコード及び前記ディジタル信号に基づいて、補正信号を生成するように構成される統計プロセッサ(statistics processor)と、
制御信号を生成し、そして、前記ディジタル/時間変換器(digital-to-time converter)に前記制御信号を提供するように構成されるプレディストーションルックアップテーブル(pre-distortion lookup table (PD-LUT))と、を含み、前記制御信号は、前記補正信号及び前記生成されるコードに基づいて、前記ディジタル/時間変換器による前記周波数信号の前記調整を制御する。
例10は、例4乃至8のうちのいずれかの主題であり、前記時間/ディジタル変換器は、バングバング時間/ディジタル変換器(bang-bang time-to-digital converter)である。
例11は、例9の主題であり、前記時間/ディジタル変換器は、バングバング時間/ディジタル変換器(bang-bang time-to-digital converter)である。
例12は、実行可能なコンピュータプログラムが格納されている非一時的なコンピュータ読み取り可能な記憶媒体であって、前記プログラムは、プロセッサが、
位相ロックループ(phased-locked loop (PLL))によって、基準クロック信号に基づいて、出力クロック信号を生成し、そして、
前記PLLのディジタル信号に基づいて、前記PLLの周波数信号を調整する、ようにさせ、前記ディジタル信号は、前記調整されている周波数信号に基づいて生成される、非一時的なコンピュータ読み取り可能な記憶媒体である。
例13は、例12の主題であり、前記周波数信号は、基準クロック信号であり、前記出力クロック信号は、前記基準クロック信号に基づいて生成される。
例14は、例12の主題であり、前記周波数信号は、前記出力クロック信号に対応し、前記周波数信号は、前記PLLの中へのフィードバック信号である。
例15は、例12乃至14のうちのいずれかの主題であり、前記PLLは、
前記ディジタル信号を生成するように構成される時間/ディジタル変換器(time-to-digital converter)であって、前記出力クロック信号は、前記ディジタル信号に基づいて生成される、時間/ディジタル変換器と、
前記ディジタル信号に基づいて、前記調整されている周波数信号を生成するように構成されるディジタル/時間変換器(digital-to-time converter)と、を含む。
例16は、例12乃至15のうちのいずれかの主題であり、前記プログラムは、さらに、前記ディジタル信号の値の統計値を決定するように前記プロセッサに指示し、前記周波数信号の前記調整は、前記決定された統計値に基づいている。
例17は、例12乃至16のうちのいずれかの主題であり、前記周波数信号は、補正回路を使用して調整され、前記補正回路は、
コードを生成するように構成されるコードランプ(code ramp)と、
前記生成されているコード及び前記ディジタル信号に基づいて、補正信号を生成するように構成される統計プロセッサ(statistics processor)と、
制御信号を生成するように構成されるプレディストーションルックアップテーブル(pre-distortion lookup table (PD-LUT))であって、前記制御信号は、前記補正信号及び前記生成されているコードに基づいて、前記周波数信号の前記調整を制御する、プレディストーションルックアップテーブルと、を含む。
例18は、例12及び例14乃至17のうちのいずれかの主題であり、前記PLLは、
前記調整されている周波数信号及び基準信号に基づいて、前記ディジタル信号を生成するように構成される時間/ディジタル変換器(time-to-digital converter)と、
前記ディジタル信号に基づいて、前記出力クロック信号を生成するように構成される制御される発振器(controlled oscillator)であって、前記周波数信号は、前記出力クロック信号に基づいている、制御される発振器と、
前記PLLのフィードバックループの中にあるディジタル/時間変換器(digital-to-time converter)であって、前記ディジタル/時間変換器は、前記フィードバックループを介して、前記周波数信号を受信するように構成されるとともに、前記ディジタル信号に基づいて、前記調整されている周波数信号を生成するように構成される、ディジタル/時間変換器と、を含む。
例19は、例12、13、及び15乃至17のうちのいずれかの主題であり、前記PLLは、
前記出力クロック信号と関連するフィードバック信号及び前記調整されている周波数信号に基づいて、前記ディジタル信号を生成するように構成される時間/ディジタル変換器(time-to-digital converter)と、
前記ディジタル信号に基づいて、前記出力クロック信号を生成するように構成される制御される発振器(controlled oscillator)と、
前記周波数信号を受信するように構成されるとともに、前記ディジタル信号に基づいて、前記調整されている周波数信号を生成するように構成されるディジタル/時間変換器(digital-to-time converter)であって、前記周波数信号は、基準クロック信号である、ディジタル/時間変換器と、を含む。
例20は、例18乃至19のうちのいずれかの主題であり、前記周波数信号は、補正回路を使用して調整され、前記補正回路は、
コードを生成するように構成されるコードランプ(code ramp)と、
前記生成されるコード及び前記ディジタル信号に基づいて、補正信号を生成するように構成される統計プロセッサ(statistics processor)と、
制御信号を生成し、そして、前記ディジタル/時間変換器(digital-to-time converter)に前記制御信号を提供するように構成されるプレディストーションルックアップテーブル(pre-distortion lookup table (PD-LUT))と、を含み、前記制御信号は、前記補正信号及び前記生成されるコードに基づいて、前記ディジタル/時間変換器による前記周波数信号の前記調整を制御する。
例21は、請求項1乃至11のうちのいずれかに記載のクロック生成器較正システムを含む通信デバイスである。
例22は、例21の主題であり、前記クロック生成器較正システムは、前記通信デバイスのトランシーバーに含まれる。
例23は、クロック生成器較正方法であって、
位相ロックループ(phased-locked loop (PLL))によって、基準クロック信号に基づいて、出力クロック信号を生成するステップと、
前記PLLのディジタル信号に基づいて、前記PLLの周波数信号を調整するステップであって、前記ディジタル信号は、前記調整されている周波数信号に基づいて生成される、ステップとを含む、クロック生成器較正方法である。
例24は、例23の主題であり、前記周波数信号は、基準クロック信号であり、前記出力クロック信号は、前記基準クロック信号に基づいて生成される。
例25は、例23の主題であり、前記周波数信号は、前記出力クロック信号に対応し、前記周波数信号は、前記PLLの中へのフィードバック信号である。
例26は、例23乃至25のうちのいずれかの主題であり、前記PLLは、
前記ディジタル信号を生成するように構成される時間/ディジタル変換器(time-to-digital converter)であって、前記出力クロック信号は、前記ディジタル信号に基づいて生成される、時間/ディジタル変換器と、
前記ディジタル信号に基づいて、前記調整されている周波数信号を生成するように構成されるディジタル/時間変換器(digital-to-time converter)と、を含む。
例27は、例23乃至26のうちのいずれかの主題であり、前記ディジタル信号の値の統計値を決定するステップをさらに含み、前記周波数信号の前記調整は、前記決定された統計値に基づいている。
例28は、例23乃至27のうちのいずれかの主題であり、前記周波数信号は、補正回路を使用して調整され、前記補正回路は、
コードを生成するように構成されるコードランプ(code ramp)と、
前記生成されているコード及び前記ディジタル信号に基づいて、補正信号を生成するように構成される統計プロセッサ(statistics processor)と、
制御信号を生成するように構成されるプレディストーションルックアップテーブル(pre-distortion lookup table (PD-LUT))であって、前記制御信号は、前記補正信号及び前記生成されているコードに基づいて、前記周波数信号の前記調整を制御する、プレディストーションルックアップテーブルと、を含む。
例29は、例23及び例25乃至28のうちのいずれかの主題であり、前記PLLは、
前記調整されている周波数信号及び基準信号に基づいて、前記ディジタル信号を生成するように構成される時間/ディジタル変換器(time-to-digital converter)と、
前記ディジタル信号に基づいて、前記出力クロック信号を生成するように構成される制御される発振器(controlled oscillator)であって、前記周波数信号は、前記出力クロック信号に基づいている、制御される発振器と、
前記PLLのフィードバックループの中にあるディジタル/時間変換器(digital-to-time converter)であって、前記ディジタル/時間変換器は、前記フィードバックループを介して、前記周波数信号を受信するように構成されるとともに、前記ディジタル信号に基づいて、前記調整されている周波数信号を生成するように構成される、ディジタル/時間変換器と、を含む。
例30は、例23、例24、及び例26乃至28のうちのいずれかの主題であり、前記PLLは、
前記出力クロック信号と関連するフィードバック信号及び前記調整されている周波数信号に基づいて、前記ディジタル信号を生成するように構成される時間/ディジタル変換器(time-to-digital converter)と、
前記ディジタル信号に基づいて、前記出力クロック信号を生成するように構成される制御される発振器(controlled oscillator)と、
前記周波数信号を受信するように構成されるとともに、前記ディジタル信号に基づいて、前記調整されている周波数信号を生成するように構成されるディジタル/時間変換器(digital-to-time converter)であって、前記周波数信号は、基準クロック信号である、ディジタル/時間変換器と、を含む。
例31は、例29乃至30のうちのいずれかの主題であり、前記周波数信号は、補正回路を使用して調整され、前記補正回路は、
コードを生成するように構成されるコードランプ(code ramp)と、
前記生成されるコード及び前記ディジタル信号に基づいて、補正信号を生成するように構成される統計プロセッサ(statistics processor)と、
制御信号を生成し、そして、前記ディジタル/時間変換器(digital-to-time converter)に前記制御信号を提供するように構成されるプレディストーションルックアップテーブル(pre-distortion lookup table (PD-LUT))と、を含み、前記制御信号は、前記補正信号及び前記生成されるコードに基づいて、前記ディジタル/時間変換器による前記周波数信号の前記調整を制御する。
例32は、実行可能なコンピュータプログラムが格納されている非一時的なコンピュータ読み取り可能な記憶媒体であって、前記プログラムは、例23乃至31のうちのいずれかの操作を実行するようにプロセッサに指示する。
例33は、コントローラのメモリに直接的にロード可能であるコンピュータプログラムを有するコンピュータプログラム製品であり、前記コントローラによって実行されるときに、前記コントローラに例23乃至31のうちのいずれかの操作を実行させる。
例34は、示され及び説明されている装置である。
例35は、示され及び説明されている方法である。
例36は、実行可能なコンピュータプログラムが格納されている非一時的なコンピュータ読み取り可能な記憶媒体であって、前記プログラムは、例35の方法を実行するようにプロセッサに指示する。
結び
複数の特定の態様の上記の説明は、当業者の知識を適用することによって、必要以上の実験を行うことなく、且つ、本開示の一般的な概念から離れることなく、他者が、さまざまな適用のために、そのような複数の特定の態様を容易に修正し及び/又は適応させることが可能である開示の一般的性質を十分に明らかにするであろう。したがって、そのような適応及び修正は、本明細書に提示されている教示及び助言に基づいて、それらの複数の開示されている態様の等価なものの意味内容及び範囲の中に属することが意図される。本明細書における表現又は用語は、説明することを目的とするが、限定することを目的とはせず、その結果、本明細書の表現又は用語は、それらの教示及び助言に照らして、当業者によって解釈されるべきであるということを理解するべきである。
明細書の中での"1つの態様"、"ある1つの態様"、"ある1つの例示的な態様"等への言及は、説明されている態様が、ある特定の特徴、構造、又は特性を含んでもよいが、あらゆる態様が、必ずしも、その特定の特徴、構造、又は特性を含まなくてもよいということを示している。さらに、そのような表現は、必ずしも同じ態様に言及するものではない。さらに、また、ある特定の特徴、構造、又は特性が、ある1つの態様に関連して説明されているときに、明示的に記載されているか否かにかかわらず、他の態様に関連して、そのような特徴、構造、又は特性に影響を及ぼすことは当業者の知識の範囲内であるということが注記される。
本明細書において説明されているそれらの複数の例示的な態様は、解説する目的のために提供され、限定するためのものではない。他の複数の例示的な態様が可能であり、それらの複数の例示的な態様に対して複数の修正を行ってもよい。したがって、明細書は、開示を限定する意図を有してはいない。むしろ、本開示の範囲は、以下の請求項に記載されている発明及びそれらの等価な発明にしたがってのみ定義される。
(例えば、回路等の)ハードウェア、ファームウェア、ソフトウェア、又はそれらの任意の組み合わせによって、複数の態様を実装してもよい。また、機械読み取り可能な媒体に格納されている命令として、複数の態様を実装してもよく、その機械読み取り可能な媒体は、1つ又は複数のプロセッサによって読み取られそして実行されてもよい。機械読み取り可能な媒体は、任意のメカニズムを含んでもよく、それらの任意のメカニズムは、(例えば、コンピューティングデバイス等の)機械によって読み取り可能な形態によって情報を格納し又は伝送する。例えば、機械読み取り可能な媒体は、読み取り専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス、及び、(例えば、搬送波、赤外線信号、ディジタル信号等の)電気、光、音響又は他の形態の伝搬信号等を含んでもよい。さらに、ファームウェア、ソフトウェア、ルーチン、命令は、本明細書においては、複数の特定の動作を実行するものとして説明されてもよい。しかしながら、そのような説明は、便宜上のものであるにすぎず、実際には、そのような動作は、コンピューティングデバイス、プロセッサ、コントローラ、又はファームウェア、ソフトウェア、ルーチン、命令等を実行する他のデバイスに由来するものであるということを理解するべきである。さらに、また、複数の実装の変形例のいずれも、汎用コンピュータによって実行することが可能である。
この説明の目的のために、"プロセッサ回路"の語は、1つ又は複数の回路、1つ又は複数のプロセッサ、ロジック、又はそれらの組み合わせであると理解されるべきである。例えば、回路は、アナログ回路、ディジタル回路、状態マシンロジック、データ処理回路、プログラム可能な処理回路、他の構造的な電子ハードウェア、又はそれらの組み合わせを含む。プロセッサは、マイクロプロセッサ、ディジタル信号プロセッサ(DSP)、中央プロセッサ(CPU)、特定用途向けの命令セットプロセッサ(ASIP)、グラフィックス及び/又は画像プロセッサ、マルチコアプロセッサ、又は他のハードウェアプロセッサを含む。プロセッサは、複数の命令によって"ハードコーディング"されてもよく、それらの複数の命令は、本明細書において説明されている複数の態様にしたがって、1つ又は複数の対応する機能を実行する。代替的に、プロセッサは、内部メモリ及び/又は外部メモリにアクセスして、そのメモリの中に格納されている複数の命令を取り出してもよく、それらの複数の命令は、プロセッサによって実行されるときに、そのプロセッサと関連する1つ又は複数の対応する機能、及び/又はその中に組み込まれているプロセッサを有する構成要素の操作に関連する1つ又は複数の機能及び/又は操作を実行する。
本明細書において説明されている複数の例示的な態様のうちの1つ又は複数において、プロセッサ回路は、データ及び/又は命令を格納するメモリを含んでもよい。そのメモリは、例えば、読み取り専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、フラッシュメモリ、磁気記憶媒体、光ディスク、消去可能な且つプログラム可能な読み取り専用メモリ(EPROM)、及びプログラム可能な読み取り専用メモリ(PROM)を含む任意のよく知られている揮発性メモリ及び/又は不揮発性メモリであってもよい。メモリは、取り外し可能でないメモリ、取り外し可能なメモリ、又はその双方の組み合わせであってもよい。
本明細書における教示に基づいて当業者に明らかとなるであろうように、複数の例示的な態様は、本明細書において説明されている通信プロトコルには限定されない。それらの複数の例示的な態様は、当業者が理解するであろう(例えば、LTE又は他のセルラープロトコル、他のIEEE802.11プロトコル等の)他の無線通信プロトコル/規格に適用されてもよい。

Claims (13)

  1. クロック生成器較正システムであって、当該クロック生成器較正システムは、
    出力クロック信号を生成するように構成される位相ロックループ(PLL)であって、該位相ロックループ(PLL)は、
    値を有するディジタル出力信号を生成するように構成される時間/ディジタル変換器(TDC)と、
    前記出力クロック信号のフィードバック信号又は基準クロック発振器からの基準クロック信号のうちの一方に対して変調操作を実行して、前記時間/ディジタル変換器(TDC)に変調されているフィードバック信号又は変調されている基準クロック信号を提供するように構成されるディジタル/時間変換器(DTC)と、を含む、位相ロックループ(PLL)と、
    補正回路であって、前記補正回路は、
    ディジタル/時間変換器(DTC)コードを生成するように構成されるコードランプと、
    前記ディジタル/時間変換器(DTC)の前記変調操作を制御するのに使用される制御信号を生成するように構成されるプレディストーションルックアップテーブル(PD-LUT)と、
    統計プロセッサであって、前記統計プロセッサは、
    前記位相ロックループ(PLL)の中の前記時間/ディジタル変換器(TDC)の前記ディジタル出力信号の前記値をサンプリングし、
    前記コードランプが提供する対応するディジタル/時間変換器(DTC)コードについて、前記時間/ディジタル変換器(TDC)が出力する値の回数を計数して、前記コードランプが生成したする前記ディジタル/時間変換器(DTC)コードのうちの前記対応するディジタル/時間変換器(DTC)コードについて前記位相ロックループ(PLL)の中の前記時間/ディジタル変換器(TDC)の前記ディジタル出力信号の前記サンプリングされた値の分布を決定し、そして、
    前記分布に基づいて、補正信号を生成し、そして、前記プレディストーションルックアップテーブル(PD-LUT)に前記補正信号を供給する、ように構成される、
    統計プロセッサと、を含む、
    補正回路と、を含み、
    前記補正回路の中の前記プレディストーションルックアップテーブル(PD-LUT)は、前記コードランプが生成する前記生成されたディジタル/時間変換器(DTC)コードのうちの対応するディジタル/時間変換器(DTC)コード及び前記統計プロセッサからの前記補正信号を受信して、前記制御信号を生成するように構成され、前記補正回路は、前記制御信号に基づいて、前記位相ロックループ(PLL)の中の前記ディジタル/時間変換器(DTC)を較正して、前記位相ロックループ(PLL)の前記ディジタル/時間変換器(DTC)の積分非線形性(INL)を補正するように構成される、
    クロック生成器較正システム。
  2. 前記ディジタル出力信号は、前記基準クロック信号及び前記出力クロック信号の前記変調されているフィードバック信号に基づいて生成されるか、又は、前記変調されている基準クロック信号及び前記出力クロック信号の前記フィードバック信号に基づいて生成される、請求項1に記載のクロック生成器較正システム。
  3. 前記時間/ディジタル変換器(TDC)は、バングバング時間/ディジタル変換器である、請求項1に記載のクロック生成器較正システム。
  4. 前記位相ロックループ(PLL)は、
    前記ディジタル出力信号に基づいて、前記出力クロック信号を生成するように構成される制御される発振器をさらに含み、
    前記ディジタル/時間変換器(DTC)は、前記位相ロックループ(PLL)のフィードバックループの中に含まれ、前記ディジタル/時間変換器(DTC)は、前記位相ロックループ(PLL)の前記フィードバックループを介して、前記制御される発振器からの前記出力クロック信号の前記フィードバック信号を受信するように構成されるとともに、前記変調されているフィードバック信号を生成して、前記時間/ディジタル変換器(TDC)に前記変調されているフィードバック信号を供給するように構成される、請求項1に記載のクロック生成器較正システム。
  5. 前記ディジタル/時間変換器(DTC)は、前記位相ロックループ(PLL)のフィードバックループの中には含まれておらず、前記ディジタル/時間変換器(DTC)は、前記基準クロック発振器からの前記基準クロック信号を受信するように構成されるとともに、前記変調されている基準クロック信号を生成して、前記時間/ディジタル変換器(TDC)に前記変調されている基準クロック信号を供給するように構成される、
    請求項1に記載のクロック生成器較正システム。
  6. 請求項1乃至5のうちのいずれかに記載のクロック生成器較正システムを含む通信デバイス。
  7. 実行可能なコンピュータプログラムであって、当該実行可能なコンピュータプログラムがプロセッサによって実行されるときに、当該実行可能なコンピュータプログラムは、前記プロセッサが、
    位相ロックループ(PLL)によって、基準クロック信号に基づいて、出力クロック信号を生成し、前記位相ロックループ(PLL)は、時間/ディジタル変換器(TDC)及びディジタル/時間変換器(DTC)を含み、
    前記ディジタル/時間変換器(DTC)によって、前記出力クロック信号のフィードバック信号又は基準クロック発振器からの基準クロック信号のうちの一方に対して変調操作を実行して、前記時間/ディジタル変換器(TDC)に変調されているフィードバック信号又は変調されている基準クロック信号を提供し、
    前記時間/ディジタル変換器(TDC)によって、値を有するディジタル出力信号を生成する、ようにさせ、
    補正回路は、
    ディジタル/時間変換器(DTC)コードを生成するように構成されるコードランプと、
    前記ディジタル/時間変換器(DTC)の前記変調操作を制御するのに使用される制御信号を生成するように構成されるプレディストーションルックアップテーブル(PD-LUT)と、
    統計プロセッサと、を含み、前記統計プロセッサは、
    前記位相ロックループ(PLL)の中の前記時間/ディジタル変換器(TDC)の前記ディジタル出力信号の前記値をサンプリングし、
    前記コードランプが提供する対応するディジタル/時間変換器(DTC)コードについて、前記時間/ディジタル変換器(TDC)が出力する値の回数を計数して、前記コードランプが生成したする前記ディジタル/時間変換器(DTC)コードのうちの前記対応するディジタル/時間変換器(DTC)コードについて前記位相ロックループ(PLL)の中の前記時間/ディジタル変換器(TDC)の前記ディジタル出力信号の前記サンプリングされた値の分布を決定し、
    前記分布に基づいて、補正信号を生成し、そして、前記プレディストーションルックアップテーブル(PD-LUT)に前記補正信号を供給する、ように構成され、
    前記補正回路の中の前記プレディストーションルックアップテーブル(PD-LUT)は、前記コードランプが生成する前記生成されたディジタル/時間変換器(DTC)コードのうちの対応するディジタル/時間変換器(DTC)コード及び前記統計プロセッサからの前記補正信号を受信して、前記制御信号を生成するように構成され、前記補正回路は、前記制御信号に基づいて、前記位相ロックループ(PLL)の中の前記ディジタル/時間変換器(DTC)を較正して、前記位相ロックループ(PLL)の前記ディジタル/時間変換器(DTC)の積分非線形性(INL)を補正するように構成される、
    実行可能なコンピュータプログラム。
  8. 前記ディジタル出力信号は、前記基準クロック信号及び前記出力クロック信号の前記変調されているフィードバック信号に基づいて生成されるか、又は、前記変調されている基準クロック信号及び前記出力クロック信号の前記フィードバック信号に基づいて生成される、請求項7に記載の実行可能なコンピュータプログラム。
  9. 前記位相ロックループ(PLL)は、
    前記ディジタル出力信号に基づいて、前記出力クロック信号を生成するように構成される制御される発振器をさらに含み、
    前記ディジタル/時間変換器(DTC)は、前記位相ロックループ(PLL)のフィードバックループの中に含まれ、前記ディジタル/時間変換器(DTC)は、前記位相ロックループ(PLL)の前記フィードバックループを介して、前記制御される発振器からの前記出力クロック信号の前記フィードバック信号を受信するように構成されるとともに、前記変調されているフィードバック信号を生成して、前記時間/ディジタル変換器(TDC)に前記変調されているフィードバック信号を供給するように構成される、請求項7に記載の実行可能なコンピュータプログラム。
  10. 前記ディジタル/時間変換器(DTC)は、前記位相ロックループ(PLL)のフィードバックループの中には含まれておらず、前記ディジタル/時間変換器(DTC)は、前記基準クロック発振器からの前記基準クロック信号を受信するように構成されるとともに、前記変調されている基準クロック信号を生成して、前記時間/ディジタル変換器(TDC)に前記変調されている基準クロック信号を供給するように構成される、
    請求項7に記載の実行可能なコンピュータプログラム。
  11. クロック生成器較正システムであって、当該クロック生成器較正システムは、
    出力クロック信号を生成する位相ロックループ(PLL)であって、該位相ロックループ(PLL)は、
    値を有するディジタル出力信号を生成するように構成される時間/ディジタル変換器(TDC)と、
    前記出力クロック信号のフィードバック信号又は基準クロック発振器からの基準クロック信号のうちの一方に対して変調操作を実行して、前記時間/ディジタル変換器(TDC)に変調されているフィードバック信号又は変調されている基準クロック信号を提供するように構成されるディジタル/時間変換器(DTC)と、を含む、位相ロックループ(PLL)と、
    補正手段であって、前記補正手段は、
    ディジタル/時間変換器(DTC)コードを生成するコードランプと、
    前記ディジタル/時間変換器(DTC)の前記変調操作を制御するのに使用される制御信号を生成するプレディストーションルックアップテーブル(PD-LUT)と、
    統計プロセッサであって、前記統計プロセッサは、
    前記位相ロックループ(PLL)の中の前記時間/ディジタル変換器(TDC)の前記ディジタル出力信号の前記値をサンプリングし、
    前記コードランプが提供する対応するディジタル/時間変換器(DTC)コードについて、前記時間/ディジタル変換器(TDC)が出力する値の回数を計数して、前記コードランプが生成する前記ディジタル/時間変換器(DTC)コードのうちの前記対応するディジタル/時間変換器(DTC)コードについて前記位相ロックループ(PLL)の中の前記時間/ディジタル変換器(TDC)の前記ディジタル出力信号の前記サンプリングされた値の分布を決定し、そして、
    前記分布に基づいて、補正信号を生成し、そして、前記プレディストーションルックアップテーブル(PD-LUT)に前記補正信号を供給する、
    統計プロセッサと、を含む、
    補正手段と、を含み、
    前記補正手段の中の前記プレディストーションルックアップテーブル(PD-LUT)は、前記コードランプが生成する前記生成されたディジタル/時間変換器(DTC)コードのうちの対応するディジタル/時間変換器(DTC)コード及び前記統計プロセッサからの前記補正信号を受信して、前記制御信号を生成するように構成され、前記補正手段は、前記制御信号に基づいて、前記位相ロックループ(PLL)の中の前記ディジタル/時間変換器(DTC)を較正して、前記位相ロックループ(PLL)の前記ディジタル/時間変換器(DTC)の積分非線形性(INL)を補正するように構成される、
    クロック生成器較正システム。
  12. 前記ディジタル出力信号は、前記基準クロック信号及び前記出力クロック信号の前記変調されているフィードバック信号に基づいて生成されるか、又は、前記変調されている基準クロック信号及び前記出力クロック信号の前記フィードバック信号に基づいて生成される、請求項11に記載のクロック生成器較正システム。
  13. 請求項7乃至10のうちのいずれか1項に記載の実行可能なコンピュータプログラムを格納している非一時的なコンピュータ読み取り可能な記憶媒体。
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