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JP7648034B2 - 積層構造体および半導体装置 - Google Patents
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JP7648034B2 - 積層構造体および半導体装置 - Google Patents

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Description

本発明は、半導体装置に有用な積層構造体に関する。
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム（Ｇａ２Ｏ３）を用いた半導体装置が注目されており、インバータなどの電力用半導体装置への適用が期待されている。また、広いバンドギャップからＬＥＤやセンサー等の受発光装置としての幅広い応用も期待されている。特に、酸化ガリウムの中でもコランダム構造を有するα―Ｇａ２Ｏ３等は、非特許文献１によると、インジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶とすることによりバンドギャップ制御することが可能であり、ＩｎＡｌＧａＯ系半導体として極めて魅力的な材料系統を構成している。ここでＩｎＡｌＧａＯ系半導体とはＩｎＸＡｌＹＧａＺＯ３（０≦Ｘ≦２、０≦Ｙ≦２、０≦Ｚ≦２、Ｘ＋Ｙ＋Ｚ＝１．５～２．５）を示し（特許文献９等）、酸化ガリウムを内包する同一材料系統として俯瞰することができる。
しかしながら、酸化ガリウムは、最安定相がβガリア構造であるので、特殊な成膜法を用いなければ、準安定相であるコランダム構造の結晶膜を成膜することが困難であり、例えば、ヘテロエピタキシャル成長等に結晶成長条件が制約されることも多く、そのため、転位密度が高くなる傾向がある。また、コランダム構造の結晶膜に限らず、成膜レートや結晶品質の向上、クラックや異常成長の抑制、ツイン抑制、反りによる基板の割れ等においてもまだまだ課題が数多く存在している。このような状況下、現在、コランダム構造を有する結晶性半導体の成膜について、いくつか検討がなされている。
特許文献１には、ガリウム又はインジウムの臭化物又はヨウ化物を用いて、ミストＣＶＤ法により、酸化物結晶薄膜を製造する方法が記載されている。特許文献２～４には、コランダム型結晶構造を有する下地基板上に、コランダム型結晶構造を有する半導体層と、コランダム型結晶構造を有する絶縁膜とが積層された多層構造体が記載されている。また、特許文献５～７のように、ＥＬＯ基板やボイド形成を用いて、ミストＣＶＤによる成膜も検討されている。
特許文献８には、少なくとも、ガリウム原料と酸素原料とを用いて、ハライド気相成長法（ＨＶＰＥ法）により、コランダム構造を有する酸化ガリウムを成膜することが記載されている。また、特許文献１０および１１には、ＰＳＳ基板を用いて、ＥＬＯ結晶成長を行い、表面積は９μｍ２以上であり、転移密度が５×１０６ｃｍ－２の結晶膜を得ることが記載されている。しかしながら、酸化ガリウムは放熱性に課題があり、放熱性の課題を解消するには、例えば酸化ガリウムの膜厚を３０μｍ以下に薄くする必要があるが、研磨工程が煩雑となり、コストが高くなるという問題があり、また、そもそも、研磨により薄くした場合には、膜厚分布を維持したまま大面積の酸化ガリウム膜を得ることが困難という問題を抱えていた。また、縦型デバイスとした場合の直列抵抗においても、十分に満足できるものではなかった。そのため、パワーデバイスとして酸化ガリウムの性能を存分に発揮するには、さらに大面積の膜厚分布のよい膜厚３０μｍ以下の酸化ガリウム膜を得ることが望ましく、このような結晶膜が待ち望まれていた。
なお、特許文献１～１１はいずれも本出願人らによる特許または特許出願に関する公報であり、現在も検討が進められている。
特許第５３９７７９４号 特許第５３４３２２４号 特許第５３９７７９５号 特開２０１４－７２５３３号公報 特開２０１６－１００５９２号公報 特開２０１６－９８１６６号公報 特開２０１６－１００５９３号公報 特開２０１６－１５５７１４号公報 国際公開第２０１４／０５０７９３号公報 米国公開第２０１９／００５７８６５号公報 特開２０１９－０３４８８３号公報
金子健太郎、「コランダム構造酸化ガリウム系混晶薄膜の成長と物性」、京都大学博士論文、平成２５年３月
本発明は、半導体装置等に有用な大面積でかつ膜厚分布が良好な膜厚３０μｍ以下の結晶膜を有する放熱性に優れた積層構造体を提供することを目的とする。
本発明者らは、上記目的を達成すべく鋭意検討した結果、特定の条件下でＥＬＯを実施して特定の条件下で支持体を貼りつけて結晶成長用基板を剥離すると、前記支持体上に直接または他の層を介して結晶性金属酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記支持体が、室温において１００Ｗ／ｍ・Ｋ以上の熱伝導率を有しており、前記結晶膜が、コランダム構造を有しており、さらに、前記結晶膜の膜厚が１μｍ～３０μｍであり、前記結晶膜の面積が、１５ｃｍ２以上であり、前記面積における前記膜厚の分布が、±１０％以下の範囲内である積層構造体が容易に得られることを知見し、このような結晶膜を有する積層構造体が上記した従来の問題を一挙に解決し得ることを見出した。
また、本発明者らは、上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。
すなわち、本発明は、以下の発明に関する。
［１］ 支持体上に直接または他の層を介して結晶性金属酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記支持体が、室温において１００Ｗ／ｍ・Ｋ以上の熱伝導率を有しており、前記結晶膜が、コランダム構造を有しており、さらに、前記結晶膜の膜厚が１μｍ～３０μｍであり、前記結晶膜の面積が、１５ｃｍ２以上であり、前記面積における前記膜厚の分布が、±１０％以下の範囲内であることを特徴とする積層構造体。
［２］ 支持体上に直接または他の層を介して結晶性金属酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記支持体が、室温において１００Ｗ／ｍ・Ｋ以上の熱伝導率を有しており、前記結晶膜が、βガリア構造を有しており、前記結晶膜の主面が（００１）面または（１００）面であり、さらに、前記結晶膜の膜厚が１μｍ～３０μｍであり、前記結晶膜の面積が、１５ｃｍ２以上であり、前記面積における前記膜厚の分布が、±１０％以下の範囲内であることを特徴とする積層構造体。
［３］ 前記結晶性金属酸化物が少なくともガリウムを含む、前記［１］または［２］に記載の積層構造体。
［４］ 前記結晶膜が、半導体膜である前記［１］～［３］のいずれかに記載の積層構造体。
［５］ 前記結晶膜の主面が、ｒ面またはＳ面である前記［１］記載の積層構造体。
［６］ 前記面積における前記膜厚の分布が、±５％以下の範囲内である前記［１］～［５］のいずれかに記載の積層構造体。
［７］ 前記結晶膜の転位密度が、１．０×１０６／ｃｍ２以下である前記［１］～［６］のいずれかに記載の積層構造体。
［８］ 前記結晶膜の転位密度が、１．０×１０３／ｃｍ２以下である前記［２］記載の積層構造体。
［９］ 前記結晶膜の面積が、１００ｃｍ２以上である前記［１］～［８］のいずれかに記載の積層構造体。
［１０］ 前記支持体が、ケイ素を含む前記［１］～［９］のいずれかに記載の積層構造体。
［１１］ 前記支持体が、ＳｉＣ基板またはＳｉ基板である前記［１］～［１０］のいずれかに記載の積層構造体。
［１２］ 前記支持体が、４インチ基板、６インチ基板、８インチ基板または１２インチ基板である前記［１］～［１１］のいずれかに記載の積層構造体。
［１３］ 電極および半導体層を少なくとも含む半導体装置であって、前記［１］～［１２］のいずれかに記載の積層構造体を含むことを特徴とする半導体装置。
［１４］ 前記積層構造体の結晶膜が半導体膜であり、前記半導体層として前記半導体膜が用いられている前記［１３］記載の半導体装置。
［１５］ パワーデバイスである前記［１３］または［１４］に記載の半導体装置。
［１６］ 半導体装置を備える半導体システムであって、前記半導体装置が、前記［１３］～［１５］のいずれかに記載の半導体装置であることを特徴とする半導体システム。
［１７］ 横方向結晶成長を含む結晶成長により、結晶成長用基板上に結晶成長層を形成したのち、室温における熱伝導率が１００Ｗ／ｍ・Ｋ以上の支持体を前記結晶成長層上に貼り付け、ついで、前記結晶成長用基板を剥離することを特徴とする積層構造体の製造方法。
［１８］ 前記支持体が、ケイ素を含む前記［１７］記載の製造方法。
［１９］ 前記支持体が、ＳｉＣ基板またはＳｉ基板である前記［１７］または［１８］に記載の製造方法。
［２０］ 前記支持体の面積が、１５ｃｍ２以上である前記［１７］～［１９］のいずれかに記載の製造方法。
［２１］ 前記支持体の面積が、１００ｃｍ２以上である前記［１７］～［２０］のいずれかに記載の製造方法。
［２２］ 前記結晶成長層が、ガリウムを含む前記［１７］～［２１］のいずれかに記載の製造方法。
［２３］ 前記結晶成長層が、結晶性酸化物を主成分として含む前記［１７］～［２２］のいずれかに記載の製造方法。
［２４］ 前記結晶性酸化物が、Ｇａ２Ｏ３を含む前記［２３］記載の製造方法。
［２５］ 前記結晶成長用基板が、コランダム構造を有し、前記結晶成長用基板の結晶成長面がｒ面またはＳ面である前記［１７］～［２４］のいずれかに記載の製造方法。
［２６］ 前記結晶成長用基板が、βガリア構造を有し、前記結晶成長用基板の結晶成長面が（１００）面または（００１）面である前記［１７］～［２４］のいずれかに記載の製造方法。
［２７］ 前記の結晶成長を、ＨＶＰＥ法またはミストＣＶＤ法により行う、前記［１７］～［２６］のいずれかに記載の製造方法。
［２８］ 前記の横方向結晶成長を、ＥＬＯマスクを用いて行う前記［１７］～［２７］のいずれかに記載の製造方法。
［２９］ 前記ＥＬＯマスクがストライプ状またはドット状のパターンを有している前記［２８］記載の製造方法。
本発明の積層構造体は、大面積でかつ膜厚分布が良好な膜厚３０μｍ以下の結晶膜を有し、放熱性に優れており、半導体装置等に有用である。
本発明の積層構造体の好適な製造工程の一部を説明する模式図である。 本発明の積層構造体の好適な製造工程の一部を説明する模式図である。 本発明の積層構造体の好適な製造工程の一部を説明する模式図である。 本発明の積層構造体の好適な製造工程の一部を説明する模式図である。 本発明の積層構造体の好適な製造工程の一部を説明する模式図である。 本発明の積層構造体の好適な製造工程の一部を説明する模式図である。 本発明の積層構造体の好適な製造工程の一部を説明する模式図である。 本発明の積層構造体の好適な製造工程の一部を説明する模式図である。 本発明の積層構造体の好適な製造工程の一部を説明する模式図である。 本発明の積層構造体の好適な製造工程の一部を説明する模式図である。 本発明において好適に用いられるハライド気相成長（ＨＶＰＥ）装置を説明する図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の一態様を示す模式図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の一態様を示す模式図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の一態様を示す模式図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の一態様を示す模式図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の一態様を示す模式図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の一態様を示す模式図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部と結晶成長層との関係を断面的に示す模式図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部とバッファ層と結晶成長層との関係を断面的に示す模式図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の一態様を示す模式図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の表面を模式的に示す図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の一態様を示す模式図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の表面を模式的に示す図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の一態様を示す模式図である。（ａ）は凹凸部の模式的斜視図であり、（ｂ）は凹凸部の模式的表面図である。 本発明において好適に用いられる基板の表面上に形成された凹凸部の一態様を示す模式図である。（ａ）は凹凸部の模式的斜視図であり、（ｂ）は凹凸部の模式的表面図である。 本発明において好適に用いられるミストＣＶＤ装置を説明する図である。 電源システムの好適な一例を模式的に示す図である。 システム装置の好適な一例を模式的に示す図である。 電源装置の電源回路図の好適な一例を模式的に示す図である。 リードフレーム、回路基板、または放熱基板と接合された半導体装置の好適な一例を模式的に示す図である。 パワーカードの好適な一例を模式的に示す図である。
本発明の積層構造体は、支持体上に直接または他の層を介して結晶性金属酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記支持体が、室温において１００Ｗ／ｍ・Ｋ以上の熱伝導率を有しており、前記結晶膜が、コランダム構造を有しており、さらに、前記結晶膜の膜厚が１μｍ～３０μｍであり、前記結晶膜の面積が、１５ｃｍ２以上であり、前記面積における前記膜厚の分布が、±１０％以下の範囲内であることを特長とする。なお、「熱伝導率」は、室温における熱伝導率（Ｗ／ｍ・Ｋ）をいう。また、「膜厚の分布」とは、前記結晶膜の平均膜厚に対する最大膜厚と最小膜厚の差をいい、便宜的に、空間周波数を用いて常法に従い算出することもできるし、また、膜表面の任意の５以上の箇所の膜厚を用いて算出することもできる。本発明の実施態様の一つとして、前記膜厚の分布が、±５％以下であるのが、半導体特性をより優れたものとすることができるので、好ましい。前記結晶膜の面積は、１５ｃｍ２以上であれば特に限定されないが、本発明の実施態様の一つとして、１００ｃｍ２以上であるのが、より工業的有利に半導体装置等に用いることができるので、好ましい。また、本発明においては、前記結晶膜の転位密度が、１．０×１０６／ｃｍ２以下であるのが好ましい。ここで、「転位密度」とは、平面または断面ＴＥＭ像より観察される単位面積あたりの転位の数から求められる転位密度をいう。前記結晶性金属酸化物としては、特に限定されないが、例えば、アルミニウム、ガリウム、インジウム、鉄、クロム、バナジウム、チタン、ロジウム、ニッケル、コバルトおよびイリジウム等から選ばれる１種または２種以上の金属を含む金属酸化物などが好適な例として挙げられる。本発明においては、前記結晶性金属酸化物が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の元素を含有するのが好ましく、少なくともインジウムまたは／およびガリウムを含んでいるのがより好ましく、少なくともガリウムを含んでいるのが最も好ましい。「主成分」とは、前記結晶性金属酸化物が、原子比で、前記結晶膜の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。前記結晶膜は、導電性であっても絶縁性であってもよいが、本発明においては、半導体膜であるのが好ましく、前記結晶膜がドーパント等を含んでいてもよい。また、前記結晶膜は、二層以上の横方向結晶成長層を含むのが好ましい。前記結晶膜の主面は、特に限定されないが、本発明においては、ｒ面、Ｓ面またはｍ面であるのが好ましく、ｒ面またはＳ面であるのがより好ましい。
また、本発明の積層構造体は、支持体上に直接または他の層を介して結晶性金属酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記支持体が、１００Ｗ／ｍ・Ｋ以上の熱伝導率を有しており、前記結晶膜が、βガリア構造を有しており、前記結晶膜の主面が（００１）面または（１００）面であり、さらに、前記結晶膜の膜厚が１μｍ～３０μｍであり、前記結晶膜の面積が、１５ｃｍ２以上であり、前記面積における前記膜厚の分布が、±１０％以下の範囲内であることを特長とする。なお、「熱伝導率」は、室温における熱伝導率（Ｗ／ｍ・Ｋ）をいう。また、「膜厚の分布」とは、前記結晶膜の平均膜厚に対する最大膜厚と最小膜厚の差をいい、便宜的に、空間周波数を用いて常法に従い算出することもできるし、また、膜表面の任意の５以上の箇所の膜厚を用いて算出することもできる。本発明の実施態様の一つとして、前記膜厚の分布が、±５％以下であるのが、半導体特性をより優れたものとすることができるので、好ましい。前記結晶膜の面積は、１５ｃｍ２以上であれば特に限定されないが、本発明の実施態様の一つとして、１００ｃｍ２以上であるのが、より工業的有利に半導体装置等に用いることができるので、好ましい。また、本発明においては、特に、前記結晶膜がβガリア構造を有する場合、前記結晶膜の転位密度が、１．０×１０３／ｃｍ２以下であるのが好ましい。ここで、「転位密度」とは、平面または断面ＴＥＭ像より観察される単位面積あたりの転位の数から求められる転位密度をいう。本発明においては、前記結晶性金属酸化物が、少なくともガリウムを含んでいるのが好ましい。「主成分」とは、前記結晶性金属酸化物が、原子比で、前記結晶膜の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。前記結晶膜は、導電性であっても絶縁性であってもよいが、本発明においては、半導体膜であるのが好ましく、前記結晶膜がドーパント等を含んでいてもよい。また、前記結晶膜は、二層以上の横方向結晶成長層を含むのが好ましい。
前記積層構造体は、例えば、横方向結晶成長を含む結晶成長により、結晶成長用基板（以下、単に「結晶基板」または「基板」ともいう。）上に結晶成長層（以下、結晶基板上において横方向結晶成長を含む結晶成長により得られる結晶成長層を単に「第１の横方向結晶成長層」ともいう。）を形成したのち、室温における熱伝導率が１００Ｗ／ｍ・Ｋ以上の支持体を前記結晶成長層上に貼り付け、ついで、前記結晶成長用基板を剥離することにより容易に得ることができる。このような積層構造体の製造方法もまた、本発明の実施態様の一つとして包含される。「横方向結晶成長」は、通常、結晶成長基板に対して結晶成長面の結晶成長軸となる方向（すなわち結晶成長方向）ではない方向に結晶成長させることをいうが、本発明においては、結晶成長方向に対して、０．１°～１７８°の角度となる方向に結晶成長させるのが好ましく、１°～１７５°の角度となる方向に結晶成長させるのがより好ましく、５°～１７０°の角度となる方向に結晶成長させるのが最も好ましい。本発明においては、前記結晶成長層（以下、「結晶膜」ともいう。）がコランダム構造を有するのが好ましく、また、前記結晶成長層がガリウムを含むのも好ましく、Ｇａ２Ｏ３を含むのがより好ましい。また、本発明においては、前記結晶成長層が、β－ガリア構造を有するのも好ましい。本発明においては、半導体装置に有用な結晶膜が得られるので、前記結晶膜が半導体膜であるのが好ましく、ワイドバンドギャップ半導体膜であるのがより好ましい。なお、各結晶成長には、表面に凹部または凸部からなる凹凸部が形成されている結晶基板を用いて、ＨＶＰＥまたはミストＣＶＤ等のＣＶＤ法を適用することが好ましい。なお、結晶基板上には溝を設けてもよいし、少なくとも結晶基板の表面の一部を露出するＥＬＯマスク（以下、単に「マスク」ともいう。）を配置してもよく、その上に前記横方向成長を含む結晶成長でもって、前記結晶成長層を形成することができる。
以下、前記ＨＶＰＥ法を用いて、前記結晶成長層（以下、「結晶膜」ともいう。）を形成する方法の一例を説明する。
前記ＨＶＰＥ法の実施形態の一つとして、例えば、図１１に示すＨＶＰＥ装置を用いて、金属を含む金属源をガス化して金属含有原料ガスとし、ついで、前記金属含有原料ガスと、酸素含有原料ガスとを反応室内の基板上に供給して成膜する際に、表面に凹部または凸部からなる凹凸部が形成されている基板を用いて、反応性ガスを前記基板上に供給し、前記成膜を、前記反応性ガスの流通下で行うことが挙げられる。
（金属源）
前記金属源は、金属を含んでおり、ガス化が可能なものであれば、特に限定されず、金属単体であってもよいし、金属化合物であってもよい。前記金属としては、例えば、ガリウム、アルミニウム、インジウム、鉄、クロム、バナジウム、チタン、ロジウム、ニッケル、コバルトおよびイリジウム等から選ばれる１種または２種以上の金属等が挙げられる。本発明においては、前記金属が、ガリウム、アルミニウムおよびインジウムから選ばれる１種または２種以上の金属であるのが好ましく、ガリウムであるのがより好ましく、前記金属源が、ガリウム単体であるのが最も好ましい。また、前記金属源は、気体であってもよいし、液体であってもよいし、固体であってもよいが、本発明においては、例えば、前記金属としてガリウムを用いる場合には、前記金属源が液体であるのが好ましい。
前記ガス化の手段は、本発明の目的を阻害しない限り、特に限定されず、公知の手段であってよい。本発明においては、前記ガス化の手段が、前記金属源をハロゲン化することにより行われるのが好ましい。前記ハロゲン化に用いるハロゲン化剤は、前記金属源をハロゲン化できさえすれば、特に限定されず、公知のハロゲン化剤であってよい。前記ハロゲン化剤としては、例えば、ハロゲンまたはハロゲン化水素等が挙げられる。前記ハロゲンとしては、例えば、フッ素、塩素、臭素、またはヨウ素等が挙げられる。また、前記ハロゲン化水素としては、例えば、フッ化水素、塩化水素、臭化水素、ヨウ化水素等が挙げられる。本発明においては、前記ハロゲン化に、ハロゲン化水素を用いるのが好ましく、塩化水素を用いるのがより好ましい。本発明においては、前記ガス化を、前記金属源に、ハロゲン化剤として、ハロゲンまたはハロゲン化水素を供給して、前記金属源とハロゲンまたはハロゲン化水素とをハロゲン化金属の気化温度以上で反応させてハロゲン化金属とすることにより行うのが好ましい。前記ハロゲン化反応温度は、特に限定されないが、本発明においては、例えば、前記金属源の金属がガリウムであり、前記ハロゲン化剤が、ＨＣｌである場合には、９００℃以下が好ましく、７００℃以下がより好ましく、４００℃～７００℃であるのが最も好ましい。前記金属含有原料ガスは、前記金属源の金属を含むガスであれば、特に限定されない。前記金属含有原料ガスとしては、例えば、前記金属のハロゲン化物（フッ化物、塩化物、臭化物、ヨウ化物など）等が挙げられる。
本発明の実施形態においては、金属を含む金属源をガス化して金属含有原料ガスとした後、前記金属含有原料ガスと、前記酸素含有原料ガスとを、前記反応室内の基板上に供給する。また、本発明の実施態様においては、反応性ガスを前記基板上に供給する。前記酸素含有原料ガスとしては、例えば、Ｏ２ガス、ＣＯ２ガス、ＮＯガス、ＮＯ２ガス、Ｎ２Ｏガス、Ｈ２ＯガスまたはＯ３ガス等が挙げられる。本発明においては、前記酸素含有原料ガスが、Ｏ２、Ｈ２ＯおよびＮ２Ｏからなる群から選ばれる１種または２種以上のガスであるのが好ましく、Ｏ２を含むのがより好ましい。なお、実施形態の一つとして、前記酸素含有原料ガスはＣＯ２を含んでいてもよい。前記反応性ガスは、通常、金属含有原料ガスおよび酸素含有原料ガスとは異なる反応性のガスであり、不活性ガスは含まれない。前記反応性ガスとしては、特に限定されないが、例えば、エッチングガス等が挙げられる。前記エッチングガスは、本発明の目的を阻害しない限り、特に限定されず、公知のエッチングガスであってよい。本発明においては、前記反応性ガスが、ハロゲンガス（例えば、フッ素ガス、塩素ガス、臭素ガスまたはヨウ素ガス等）、ハロゲン化水素ガス（例えば、フッ酸ガス、塩酸ガス、臭化水素ガス、ヨウ化水素ガス等）、水素ガスまたはこれら２種以上の混合ガス等であるのが好ましく、ハロゲン化水素ガスを含むのが好ましく、塩化水素を含むのが最も好ましい。なお、前記金属含有原料ガス、前記酸素含有原料ガス、前記反応性ガスは、キャリアガスを含んでいてもよい。前記キャリアガスとしては、例えば、窒素やアルゴン等の不活性ガス等が挙げられる。また、前記金属含有原料ガスの分圧は特に限定されないが、本発明においては、０．５Ｐａ～１ｋＰａであるのが好ましく、５Ｐａ～０．５ｋＰａであるのがより好ましい。前記酸素含有原料ガスの分圧は、特に限定されないが、本発明においては、前記金属含有原料ガスの分圧の０．５倍～１００倍であるのが好ましく、１倍～２０倍であるのがより好ましい。前記反応性ガスの分圧も、特に限定されないが、本発明の実施形態においては、前記金属含有原料ガスの分圧の０．１倍～５倍であるのが好ましく、０．２倍～３倍であるのがより好ましい。
本発明の実施形態においては、さらに、ドーパント含有原料ガスを前記基板に供給するのも好ましい。前記ドーパント含有原料ガスは、ドーパントを含んでいれば、特に限定されない。前記ドーパントも、特に限定されないが、本発明においては、前記ドーパントが、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウム、ニオブおよびスズから選ばれる１種または２種以上の元素を含むのが好ましく、ゲルマニウム、ケイ素、またはスズを含むのがより好ましく、ゲルマニウムを含むのが最も好ましい。このようにドーパント含有原料ガスを用いることにより、得られる膜の導電率を容易に制御することができる。前記ドーパント含有原料ガスは、前記ドーパントを化合物（例えば、ハロゲン化物、酸化物等）の形態で有するのが好ましく、ハロゲン化物の形態で有するのがより好ましい。前記ドーパント含有原料ガスの分圧は、特に限定されないが、本発明においては、前記金属含有原料ガスの分圧の１×１０－７倍～０．１倍であるのが好ましく、２．５×１０－６倍～７．５×１０－２倍であるのがより好ましい。なお、本発明においては、前記ドーパント含有原料ガスを、前記反応性ガスとともに前記基板上に供給するのが好ましい。
（結晶基板）
前記結晶基板は、結晶物を主成分として含む基板であれば特に限定されず、公知の基板であってよい。絶縁体基板であってもよいし、導電性基板であってもよいし、半導体基板であってもよい。単結晶基板であってもよいし、多結晶基板であってもよい。前記結晶基板としては、例えば、コランダム構造を有する結晶物を主成分として含む基板、またはβ－ガリア構造を有する結晶物を主成分として含む基板、六方晶構造を有する基板などが挙げられる。なお、前記「主成分」とは、基板中の組成比で、前記結晶物を５０％以上含むものをいい、好ましくは７０％以上含むものであり、より好ましくは９０％以上含むものである。
前記コランダム構造を有する結晶物を主成分として含む基板としては、例えば、サファイア基板、α型酸化ガリウム基板などが挙げられる。
本発明の実施形態においては、前記結晶基板が、サファイア基板であるのが好ましい。前記サファイア基板としては、例えば、ｃ面サファイア基板、ｍ面サファイア基板、ａ面サファイア基板、ｒ面サファイア基板、Ｓ面サファイア基板などが挙げられる。本発明においては、前記サファイア基板が、ｍ面サファイア基板、ｒ面サファイア基板またはＳ面サファイア基板であるのが好ましく、ｒ面サファイア基板またはＳ面サファイア基板であるのがより好ましい。また、前記サファイア基板はオフ角を有していてもよい。前記オフ角は、特に限定されないが、好ましくは０°～１５°である。なお、前記結晶基板の厚さは、特に限定されないが、好ましくは、５０～２０００μｍであり、より好ましくは２００～８００μｍである。また、前記結晶基板の面積は、特に限定されないが、１５ｃｍ２以上であるのが好ましく、１００ｃｍ２以上であるのがより好ましい。
本発明の実施形態の一つにおいては、前記結晶基板が、β－Ｇａ２Ｏ３からなるβガリア基板であるのも好ましい。前記βガリア基板としては、例えば、（１００）面βガリア基板、（００１）面βガリア基板などが挙げられる。また、前記βガリア基板はオフ角を有していてもよい。前記オフ角は、特に限定されないが、好ましくは０°～１５°である。なお、前記結晶基板の厚さは、特に限定されないが、好ましくは、５０～２０００μｍであり、より好ましくは２００～８００μｍである。また、前記結晶基板の面積は、特に限定されないが、１５ｃｍ２以上であるのが好ましく、１００ｃｍ２以上であるのがより好ましい。
また、本発明の実施形態の一つにおいては、前記基板が、表面に凹部または凸部からなる凹凸部が形成されているので、より効率的に、より高品質な前記第１の横方向結晶成長層を得ることができる。前記凹凸部は、凸部または凹部からなるものであれば特に限定されず、凸部からなる凹凸部であってもよいし、凹部からなる凹凸部であってもよいし、凸部および凹部からなる凹凸部であってもよい。また、前記凹凸部は、規則的な凸部または凹部から形成されていてもよいし、不規則な凸部または凹部から形成されていてもよい。本発明においては、前記凹凸部が周期的に形成されているのが好ましく、周期的かつ規則的にパターン化されているのがより好ましく、前記凹凸部が凸部からなるマスクであって、前記マスクが周期的かつ規則的にパターン化されているのが最も好ましい。前記凹凸部のパターンは特に限定されず、例えば、ストライプ状、ドット状、メッシュ状またはランダム状などが挙げられるが、本発明においては、ドット状またはストライプ状が好ましく、ドット状がより好ましい。なお、前記ドット状またはストライプ状は前記凸部の開口部の形状であってよい。また、凹凸部が周期的かつ規則的にパターン化されている場合には、前記凹凸部のパターン形状が、三角形、四角形（例えば正方形、長方形若しくは台形等）、五角形若しくは六角形等の多角形状、円状、楕円状などの形状であるのが好ましい。なお、ドット状に凹凸部を形成する場合には、ドットの格子形状を、例えば正方格子、斜方格子、三角格子、六角格子などの格子形状にするのが好ましく、三角格子の格子形状にするのがより好ましい。前記凹凸部の凹部または凸部の断面形状としては、特に限定されないが、例えば、コの字型、Ｕ字型、逆Ｕ字型、波型、または三角形、四角形（例えば正方形、長方形若しくは台形等）、五角形若しくは六角形等の多角形等が挙げられる。
前記凸部の構成材料は、特に限定されず、公知のマスク材料であってよい。絶縁体材料であってもよいし、導電体材料であってもよいし、半導体材料であってもよい。また、前記構成材料は、非晶であってもよいし、単結晶であってもよいし、多結晶であってもよい。前記凸部の構成材料としては、例えば、Ｓｉ、Ｇｅ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｓｎ等の酸化物、窒化物または炭化物、カーボン、ダイヤモンド、金属、これらの混合物などが挙げられる。より具体的には、ＳｉＯ２、ＳｉＮまたは多結晶シリコンを主成分として含むＳｉ含有化合物、前記結晶性酸化物半導体の結晶成長温度よりも高い融点を有する金属（例えば、白金、金、銀、パラジウム、ロジウム、イリジウム、ルテニウムなどの貴金属等）などが挙げられる。なお、前記構成材料の含有量は、凸部中、組成比で、５０％以上が好ましく、７０％以上がより好ましく、９０％以上が最も好ましい。
前記凸部の形成手段としては、公知の手段であってよく、例えば、フォトリソグラフィー、電子ビームリソグラフィー、レーザーパターニング、その後のエッチング（例えばドライエッチングまたはウェットエッチング等）などの公知のパターニング加工手段などが挙げられる。本発明においては、前記凸部がストライプ状またはドット状であるのが好ましく、ドット状であるのがより好ましい。なお、前記ドット状またはストライプ状は前記凸部の開口部の形状であってよい。また、本発明においては、前記結晶基板が、ＰＳＳ（Ｐａｔｔｅｒｎｅｄ Ｓａｐｐｈｉｒｅ Ｓｕｂｓｔｒａｔｅ）基板であるのも好ましい。前記ＰＳＳ基板のパターン形状は、特に限定されず、公知のパターン形状であってよい。前記パターン形状としては、例えば、円錐形、釣鐘形、ドーム形、半球形、正方形または三角形のピラミッド形等が挙げられるが、本発明においては、前記パターン形状が、円錐形であるのが好ましい。また、前記パターン形状のピッチ間隔も、特に限定されないが、本発明の実施態様においては、１００μｍ以下であるのが好ましく、１μｍ～５０μｍであるのがより好ましい。
前記凹部は、特に限定されないが、上記凸部の構成材料と同様のものであってよいし、基板であってもよい。本発明においては、前記凹部が基板の表面上に設けられた空隙層であるのが好ましい。前記凹部の形成手段としては、前記の凸部の形成手段と同様の手段を用いることができる。前記空隙層は、公知の溝加工手段により、基板に溝を設けることで、前記基板の表面上に形成することができる。空隙層の溝幅、溝深さ、テラス幅等は、本発明の目的を阻害しない限り、特に限定されず、適宜に設定することができる。また、空隙層には、空気が含まれていてもよいし、不活性ガス等が含まれていてもよい。
以下、本発明において好適に用いられる基板の実施態様の一例を、図面を用いて説明する。
図１２は、本発明における結晶基板の結晶成長面上に設けられた凹凸部の一態様を示す。図１２の凹凸部は、結晶基板１と、結晶成長面１ａ上の凸部２ａとから形成されている。凸部２ａはストライプ状であり、結晶基板１の結晶成長面１ａ上には、ストライプ状の凸部２ａが周期的に配列されている。なお、凸部２ａは、ＳｉＯ２等のシリコン含有化合物からなり、フォトリソグラフィー等の公知の手段を用いて形成することができる。
図１３は、本発明における結晶基板の結晶成長面上に設けられた凹凸部の一態様を示し、図１２とは別の態様を示している。図１３の凹凸部は、図１２と同様、結晶基板１と、結晶成長面１ａ上に設けられた凸部２ａとから形成されている。凸部２ａはドット状であり、結晶基板１の結晶成長面１ａ上には、ドット状の凸部２ａが周期的かつ規則的に配列されている。なお、凸部２ａは、ＳｉＯ２等のシリコン含有化合物からなり、フォトリソグラフィー等の公知の手段を用いて形成することができる。
図１４は、本発明における結晶基板の結晶成長面上に設けられた凹凸部の一態様を示す。図１４は、凸部ではなく凹部２ｂを備えている。図１４の凹部は、結晶基板１と、マスク層４とから形成されている。マスク層は、結晶成長面１上に形成されており、ドット状に穴が空いている。マスク層４のドットの穴からは結晶基板１が露出しており、結晶成長面１ａ上にドット状の凹部２ｂが形成されている。なお、凹部２ｂは、フォトリソグラフィー等の公知の手段を用いて、マスク層４を形成することにより得ることができる。また、マスク層４は、縦方向の結晶成長を阻害可能な層であれば特に限定されない。マスク層４の構成材料としては、例えば、ＳｉＯ２等のシリコン含有化合物などの公知の材料等が挙げられる。
図１５は、本発明における結晶基板の結晶成長面上に設けられた凹凸部の一態様を示す。図１５の凹凸部は、結晶基板１と空隙層とから形成されている。空隙層は、ストライプ状であり、結晶基板１の結晶成長面１ａ上には、ストライプ状の凹部２ｂが周期的に配列されている。なお、凹部２ｂは、公知の溝加工手段により形成することができる。
また、図１６にも、本発明における結晶基板１の結晶成長面１ａ上に設けられた凹凸部の一態様を示す。図１６の凹凸部は、図１５とは、凹部２ｂの間隔が異なっており、間隔の幅が小さくなっている。つまり、凹部２ｂのテラス幅が、図１５では広くなっており、図１６では狭くなっている。図１６の凹部２ｂもまた、図１５の凹部と同様、公知の溝加工手段を用いて形成することができる。
図１７は、図１５および図１６と同様、本発明における結晶基板の結晶成長面上に設けられた凹凸部の一態様を示し、図１７の凹凸部は、結晶基板１と空隙層とから形成されている。空隙層は、図１５および図１６とは異なり、ドット状であり、結晶基板１の結晶成長面１ａ上には、ドット状の凹部２ｂが周期的かつ規則的に配列されている。なお、凹部２ｂは、公知の溝加工手段により形成することができる。
凹凸部の凸部の幅および高さ、凹部の幅および深さ、間隔などが特に限定されないが、本発明においては、それぞれが例えば約１０ｎｍ～約１ｍｍの範囲内であり、好ましくは約１０ｎｍ～約３００μｍであり、より好ましくは約１０ｎｍ～約１μｍであり、最も好ましくは約１００ｎｍ～約１μｍである。
図１８は、本発明において好適に用いられる、基板の表面上に形成された凹凸部と結晶成長層との関係を断面図である。図１８の結晶性積層構造体は、結晶基板１上に、凸部２ａが形成されており、さらに、エピタキシャル層３が結晶成長により形成されている。エピタキシャル層３は、凸部２ａにより、コランダム構造（βガリア構造）を有する結晶性半導体が横方向にも結晶成長しており、このようにして得られたコランダム構造（βガリア構造）を有する結晶膜は、凹凸部のないコランダム構造（βガリア構造）を有する結晶膜に比べて全く異なる高品質の結晶膜となる。また、バッファ層を設けた場合の例を図１９に示す。図１９の結晶性積層構造体は、結晶基板１上に、バッファ層３ａが形成されており、バッファ層３ａ上に凸部２ａが形成されている。そして、凸部２ａ上に、エピタキシャル層３が形成されている。図１９の結晶性積層構造体も図１８と同様に、凸部２ａにより、コランダム構造（βガリア構造）を有する結晶膜が、横方向に結晶成長しており、高品質のコランダム構造（βガリア構造）を有する結晶膜が形成されている。
図２０は、本発明の実施形態における基板の表面上に設けられたドット状の凹凸部の一態様を示す。図２０の凹凸部は、基板１と、基板の表面１ａに設けられた複数の凸部２ａとから形成されている。図２１は、天頂方向から見た図２０に示す凹凸部の表面を示している。図２０および図２１からわかるように、前記凹凸部は、基板の表面１ａの三角格子上に、円錐状の凸部２ａが形成された構成となっている。前記凸部２ａは、フォトリソグラフィー等の公知の加工手段により形成することができる。なお、前記三角格子の格子点は、それぞれ一定の周期ａの間隔ごとに設けられている。周期ａは、特に限定されないが、本発明においては、１００μｍ以下であるのが好ましく、１μｍ～５０μｍであるのがより好ましい。ここで、周期ａは、隣接する凸部２ａにおける高さのピーク位置（すなわち格子点）間の距離をいう。
図２２は、本発明の実施形態における基板の表面上に設けられたドット状の凹凸部の一態様を示し、図２０とは別の態様を示している。図２２の凹凸部は、基板１と、基板の表面１ａ上に設けられた凸部２ａとから形成されている。図２３は、天頂方向から見た図２２に示す凹凸部の表面を示している。図２２および図２３からわかるように、前記凹凸部は、基板の表面１ａの三角格子上に、三角錐状の凸部２ａが形成された構成となっている。前記凸部２ａは、フォトリソグラフィー等の公知の加工手段により形成することができる。なお、前記三角格子の格子点は、それぞれ一定の周期ａの間隔ごとに設けられている。周期ａは、特に限定されないが、本発明においては、０．５μｍ～１０μｍであるのが好ましく、１μｍ～５μｍであるのがより好ましく、１μｍ～３μｍであるのが最も好ましい。
図２４（ａ）は、本発明の実施形態における基板の表面上に設けられた凹凸部の一態様を示し、図２４（ｂ）は、図２４（ａ）に示す凹凸部の表面を模式的に示している。図２４の凹凸部は、基板１と、基板の表面１ａ上に設けられた三角形のパターン形状を有する凸部２ａとから形成されている。なお、凸部２ａは、前記基板の材料またはＳｉＯ２等のシリコン含有化合物からなり、フォトリソグラフィー等の公知の手段を用いて形成することができる。なお、前記三角形のパターン形状の交点間の周期ａは、特に限定されないが、本発明の実施形態においては、０．５μｍ～１０μｍであるのが好ましく、１μｍ～５μｍであるのがより好ましい。
図２５（ａ）は、図２４（ａ）と同様、本発明の実施形態における基板の表面上に設けられた凹凸部の一態様を示し、図２５（ｂ）は、図２５（ａ）に示す凹凸部の表面を模式的に示している。図２５（ａ）の凹凸部は、基板１と三角形のパターン形状を有する空隙層とから形成されている。なお、凹部２ｂは、例えばレーザーダイシング等の公知の溝加工手段により形成することができる。なお、前記三角形のパターン形状の交点間の周期ａは、特に限定されないが、本発明においては、０．５μｍ～１０μｍであるのが好ましく、１μｍ～５μｍであるのがより好ましい。
凹凸部の凸部の幅および高さ、凹部の幅および深さ、間隔などが特に限定されないが、本発明の実施形態においては、それぞれが例えば約１０ｎｍ～約１ｍｍの範囲内であり、好ましくは約１０ｎｍ～約３００μｍであり、より好ましくは約１０ｎｍ～約１μｍであり、最も好ましくは約１００ｎｍ～約１μｍである。なお、前記凹凸部は、前記基板上に直接形成されていてもよいし、他の層を介して設けられていてもよい。
本発明の実施形態においては、前記基板上に応力緩和層等を含むバッファ層を設けてもよい。なお、前記バッファ層は、室温において１００Ｗ／ｍ・Ｋ以上の熱伝導率を有しているのが好ましい。また、本発明の実施形態においては、前記基板が、表面の一部または全部に、前記バッファ層を有しているのが好ましい。前記バッファ層の形成手段は、特に限定されず、公知の手段であってよい。前記形成手段としては、例えば、スプレー法、ミストＣＶＤ法、ＨＶＰＥ法、ＭＢＥ法、ＭＯＣＶＤ法、スパッタリング法等が挙げられる。以下、前記バッファ層をミストＣＶＤ法により形成する好適な態様を、より詳細に説明する。
前記バッファ層は、好適には、例えば、図２６に示すミストＣＶＤ装置を用いて、原料溶液を霧化または液滴化し（霧化工程）、得られた霧化液滴をキャリアガスを用いて前記基板まで搬送し（搬送工程）、ついで、前記基板の表面の一部または全部で、前記霧化液滴を熱反応させる（バッファ層形成工程）ことにより形成することができる。なお、本発明においては、同様にして前記結晶成長層を形成することもできる。
（霧化工程）
霧化工程は、前記原料溶液を霧化して前記霧化液滴を得る。前記原料溶液の霧化手段は、前記原料溶液を霧化できさえすれば特に限定されず、公知の手段であってよいが、本発明の前記実施形態においては、超音波を用いる霧化手段が好ましい。超音波を用いて得られた霧化液滴は、初速度がゼロであり、空中に浮遊するので好ましく、例えば、スプレーのように吹き付けるのではなく、空間に浮遊してガスとして搬送することが可能なミストであるので衝突エネルギーによる損傷がないため、非常に好適である。前記霧化液滴の液滴サイズは、特に限定されず、数ｍｍ程度の液滴であってもよいが、好ましくは５０μｍ以下であり、より好ましくは０．１～１０μｍである。
（原料溶液）
前記原料溶液は、霧化が可能なものであって、ミストＣＶＤにより、前記バッファ層が得られる溶液であれば特に限定されない。前記原料溶液としては、例えば、霧化用金属の有機金属錯体（例えばアセチルアセトナート錯体等）やハロゲン化物（例えばフッ化物、塩化物、臭化物またはヨウ化物等）の水溶液などが挙げられる。前記霧化用金属は、特に限定されず、このような霧化用金属としては、例えば、アルミニウム、ガリウム、インジウム、鉄、クロム、バナジウム、チタン、ロジウム、ニッケル、コバルトおよびイリジウム等から選ばれる１種または２種以上の金属等が挙げられる。本発明においては、前記霧化用金属が、ガリウム、インジウムまたはアルミニウムを少なくとも含むのが好ましく、ガリウムを少なくとも含むのがより好ましい。原料溶液中の霧化用金属の含有量は、本発明の目的を阻害しない限り特に限定されないが、好ましくは、０．００１モル％～５０モル％であり、より好ましくは０．０１モル％～５０モル％である。
また、原料溶液には、ドーパントが含まれているのも好ましい。原料溶液にドーパントを含ませることにより、イオン注入等を行わずに、結晶構造を壊すことなく、バッファ層の導電性を容易に制御することができる。本発明においては、前記ドーパントがスズ、ゲルマニウム、またはケイ素であるのが好ましく、スズ、またはゲルマニウムであるのがより好ましく、スズであるのが最も好ましい。前記ドーパントの濃度は、通常、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にしてもよいし、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させてもよい。本発明においては、ドーパントの濃度が１×１０２０／ｃｍ３以下であるのが好ましく、５×１０１９／ｃｍ３以下であるのがより好ましい。
原料溶液の溶媒は、特に限定されず、水等の無機溶媒であってもよいし、アルコール等の有機溶媒であってもよいし、無機溶媒と有機溶媒との混合溶媒であってもよい。本発明においては、前記溶媒が水を含むのが好ましく、水または水とアルコールとの混合溶媒であるのがより好ましく、水であるのが最も好ましい。前記水としては、より具体的には、例えば、純水、超純水、水道水、井戸水、鉱泉水、鉱水、温泉水、湧水、淡水、海水などが挙げられるが、本発明においては、超純水が好ましい。
（搬送工程）
搬送工程では、キャリアガスでもって前記霧化液滴を成膜室内に搬送する。前記キャリアガスは、本発明の目的を阻害しない限り特に限定されず、例えば、酸素、オゾン、窒素やアルゴン等の不活性ガス、または水素ガスやフォーミングガス等の還元ガスが好適な例として挙げられる。また、キャリアガスの種類は１種類であってよいが、２種類以上であってもよく、流量を下げた希釈ガス（例えば１０倍希釈ガス等）などを、第２のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も１箇所だけでなく、２箇所以上あってもよい。キャリアガスの流量は、特に限定されないが、０．０１～２０Ｌ／分であるのが好ましく、１～１０Ｌ／分であるのがより好ましい。希釈ガスの場合には、希釈ガスの流量が、０．００１～２Ｌ／分であるのが好ましく、０．１～１Ｌ／分であるのがより好ましい。
（バッファ層形成工程）
バッファ層形成工程では、成膜室内で前記霧化液滴を熱反応させることによって、基板上に、前記バッファ層を形成する。熱反応は、熱でもって前記霧化液滴が反応すればそれでよく、反応条件等も本発明の目的を阻害しない限り特に限定されない。本工程においては、前記熱反応を、通常、溶媒の蒸発温度以上の温度で行うが、高すぎない温度（例えば１０００℃）以下が好ましく、６５０℃以下がより好ましく、４００℃～６５０℃が最も好ましい。また、熱反応は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下、還元ガス雰囲気下および酸素雰囲気下のいずれの雰囲気下で行われてもよく、また、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明においては、大気圧下で行われるのが好ましい。なお、バッファ層の厚みは、形成時間を調整することにより、設定することができる。
上記のようにして、前記基板上の表面の一部または全部に、バッファ層を形成した後、該バッファ層上に、上記した好ましい第１の横方向結晶成長層の形成方法または前記バッファ層の形成方法により、前記第１の横方向結晶成長層を形成することにより、前記第１の横方向結晶成長層におけるチルト等の欠陥をより低減することができ、膜質をより優れたものとすることができる。
また、前記バッファ層は、特に限定されないが、本発明においては、金属酸化物を主成分として含んでいるのが好ましい。前記金属酸化物としては、例えば、アルミニウム、ガリウム、インジウム、鉄、クロム、バナジウム、チタン、ロジウム、ニッケル、コバルトおよびイリジウム等から選ばれる１種または２種以上の金属を含む金属酸化物などが挙げられる。発明においては、前記金属酸化物が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の元素を含有するのが好ましく、少なくともインジウムまたは／およびガリウムを含んでいるのがより好ましく、少なくともガリウムを含んでいるのが最も好ましい。本発明の成膜方法の実施形態の一つとして、バッファ層が金属酸化物を主成分として含み、バッファ層が含む金属酸化物がガリウムと、ガリウムよりも少ない量のアルミニウムを含んでいてもよい。ガリウムよりも少ない量のアルミニウムを含むバッファ層を用いることで、結晶成長を良好なものにするだけでなく、さらに、良好な高温成長も実現することができる。また、本発明の成膜方法の実施形態の一つとして、バッファ層が超格子構造を含んでいてもよい。超格子構造を含むバッファ層を用いることで、良好な結晶成長を実現するだけでなく、結晶成長時の反り等を抑制することもより容易になる。なお、ここで、「主成分」とは、前記金属酸化物が、原子比で、前記バッファ層の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。前記結晶性酸化物半導体の結晶構造は、特に限定されないが、本発明においては、コランダム構造であるのが好ましい。また、前記第１の横方向結晶成長層と前記バッファ層とは、本発明の目的を阻害しない限り、それぞれ互いに主成分が同一であってもよいし、異なっていてもよいが、本発明においては、同一であるのが好ましい。
本発明の前記実施形態においては、前記バッファ層が設けられていてもよい前記基板上に金属含有原料ガス、酸素含有原料ガス、反応性ガスおよび所望によりドーパント含有原料ガスを供給し、反応性ガスの流通下で成膜する。本発明においては、前記成膜が、加熱されている基板上で行われるのが好ましい。前記成膜温度は、本発明の目的を阻害しない限り、特に限定されないが、９００℃以下が好ましく、７００℃以下がより好ましく、４００℃～７００℃であるのが最も好ましい。また、前記成膜は、本発明の目的を阻害しない限り、真空下、非真空下、還元ガス雰囲気下、不活性ガス雰囲気下および酸化ガス雰囲気下のいずれの雰囲気下で行われてもよく、また、常圧下、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明の前記実施形態においては、常圧下または大気圧下で行われるのが好ましい。なお、膜厚は成膜時間を調整することにより、設定することができる。
前記第１の横方向結晶成長層は、通常、結晶性金属酸化物を主成分として含む。前記結晶性金属酸化物としては、例えば、アルミニウム、ガリウム、インジウム、鉄、クロム、バナジウム、チタン、ロジウム、ニッケル、コバルトおよびイリジウム等から選ばれる１種または２種以上の金属を含む金属酸化物などが挙げられる。本発明においては、前記結晶性金属酸化物が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の元素を含有するのが好ましく、少なくともインジウムまたは／およびガリウムを含んでいるのがより好ましく、結晶性酸化ガリウムまたはその混晶であるのが最も好ましい。なお、本発明の実施形態における第１の横方向結晶成長層において、「主成分」とは、前記結晶性金属酸化物が、原子比で、前記第１の横方向結晶成長層の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。本発明の実施形態においては、前記基板として、コランダム構造（βガリア構造）を含む基板を用いて、前記成膜を行うことにより、コランダム構造（βガリア構造）を有する結晶成長膜を得ることができる。前記結晶性金属酸化物は、単結晶であってもよいし、多結晶であってもよいが、本発明の実施形態においては、単結晶であるのが好ましい。また、前記第１の横方向結晶成長層の厚さの上限は特に限定されないが、例えば１００μｍであり、前記第１の横方向結晶成長層の厚さの下限も特に限定されないが、３μｍであるのが好ましく、１０μｍであるのがより好ましく、２０μｍであるのが最も好ましい。本発明においては、前記第１の横方向結晶成長層の厚さが３μｍ～１００μｍであるのが好ましく、１０μｍ～１００μｍであるのがより好ましく、２０μｍ～１００μｍであるのが最も好ましい。
本発明においては、前記第１の横方向結晶成長層上にマスクとして前記凸部を形成するのが好ましい。このようにして、前記第１の横方向結晶成長層上に前記マスクを形成することにより、結晶性を単に向上させるだけでなく、転位密度をより良好に低減し、さらに、結晶膜の大面積化を実現することができる。なお、前記マスクは前記凸部と同様であってよい。本発明においては、第１の横方向結晶成長層が２以上の横方向結晶部を含んでおり、前記２以上の横方向結晶部上に前記マスクがそれぞれ配置されているのが好ましい。なお、前記の２以上の横方向結晶部は、前記第１の横方向結晶成長において、２以上の第１の横方向結晶成長部が形成されていき、それぞれの第１の横方向結晶成長部同士が会合する前の２以上の横方向結晶部であってもよい。このようにして横方向結晶部上に前記マスクを設けることにより、第１の横方向結晶での会合によって発生する熱応力による反りやクラック等を抑制することができる。前記の横方向結晶成長層上のマスクは、周期的かつ規則的にパターン化されているのが好ましく、前記の横方向結晶成長層上のマスクの間隔が、前記の基板上のマスクの間隔よりも短いのが好ましい。このような間隔とすることにより、熱応力等をより緩和させることができ、大面積でかつ優れた結晶性の結晶膜をより容易に得ることができる。なお、前記の第１の横方向成長層上のマスクの間隔は、特に限定されないが、１μｍ～５０μｍであるのが好ましい。
（支持体）
前記支持体は、前記結晶膜を支持できるものであって、室温において１００Ｗ／ｍ・Ｋ以上の熱伝導率を有するものであれば、特に限定されず、公知の支持体であってよい。前記支持体の形状等も特に限定されず、種々の形状を有していてもよいが、本発明においては、前記支持体が基板であるのが好ましい。なお、前記基板は、表面に１または２以上の膜や他の層等を有していてもよい。本発明においては、前記支持体が、ケイ素を含むのが好ましく、ＳｉＣ基板またはＳｉ基板であるのがより好ましい。このような好ましい支持体を用いることにより、より半導体特性に優れた積層構造体を得ることができる。また、前記支持体の面積も、特に限定されないが、前記支持体の面積が、１５ｃｍ２以上であるのが、より工業的有利に半導体装置等に用いることができるので、好ましく、１００ｃｍ２以上であるのがより好ましい。また、本発明においては、前記支持体が、４インチ基板、６インチ基板、８インチ基板または１２インチ基板であるのが、より工業的有利に半導体装置等に用いることができるので、好ましい。
前記支持体を前記結晶成長層上に貼り付ける方法は、特に限定されず、公知の手段を用いてもよく、機械的に貼り付けてもよいし、物理的に貼り付けてもよいし、化学的に貼り付けてもよい。また、前記結晶成長用基板を剥離する方法も特に限定されず、公知の手段を用いてもよく、機械的剥離手段を用いてもよいし、物理的剥離手段を用いてもよいし、化学的剥離手段を用いてもよい。
以下、図面を用いて、本発明の積層構造体の好適な製造方法をより詳細に説明する。
結晶成長用基板として、表面にＥＬＯマスクを形成する。なお、結晶成長用基板には、サファイア基板を用いる。本発明においては、前記サファイア基板として、ｒ面またはＳ面を主面とするサファイア基板を用いるのが好ましい。図１（ａ）は、サファイア基板１を示す。図１（ｂ）に示すとおり、サファイア基板１の結晶成長面上にＥＬＯマスク５を形成する。ＥＬＯマスク５は、特に限定されないが、ストライプ状またはドット状のパターンを有するのが好ましい。図１（ｂ）の結晶成長用基板を用いて、結晶成長層を形成し、図１（ｃ）の積層構造体を得る。積層構造体（ｃ）は、ＥＬＯマスク５を表面に有しているサファイア基板１上に結晶成長層（第１の横方向結晶成長層）８が形成されている。積層構造体（ｃ）を得た後、結晶成長層８上に支持基板１０を貼り付けて、図２（ｄ）の積層構造体を得る。積層構造体（ｄ）を得た後、サファイア基板１を、例えば、機械的剥離手段等の常法に従い、剥離し、図３（ｅ）の積層構造体を得る。積層構造体（ｅ）を得た後、ＥＬＯマスク５を、例えば、ＣＭＰ等の常法に従い、除去して図４（ｆ）の積層構造体を得る。積層構造体（ｆ）を得た後、結晶成長層８上に、例えば、ＨＶＰＥまたはミストＣＶＤ法等の常法に従い再度結晶成長させることにより、再成長層１２を形成し、図５（ｇ）の積層構造体を得る。このようにして得られた積層構造体（ｆ）または（ｇ）は、大面積でかつ膜厚分布が良好な膜厚３０μｍ以下の結晶膜を有し、放熱性に優れている。
図６～図１０は、本発明の積層構造体の製造工程の好適な一例として、前記第１の横方向結晶成長層上にマスクとして前記凸部を形成して前記積層構造体を作製する場合を示している。図６（ｃ）は、ＥＬＯマスク５を表面に有しているサファイア基板１上に結晶成長層８が形成された積層構造体を示している。積層構造体（ｃ）を得た後、第１の横方向結晶成長層８上に第２のマスク１５を形成して、図６（ｂ’）の積層構造体を得る。積層構造体（ｂ’）上に、第２の横方向結晶成長層を形成し、図７（ｃ’）の積層構造体を得る。積層構造体（ｃ’）を得た後、第２の横方向結晶成長層上に、支持基板１１を貼り付けえて、図８（ｄ’）の積層構造体を得る。積層構造体（ｄ’）を得た後、サファイア基板１を、例えば、機械的剥離手段等の常法に従い、剥離し、図９（ｅ’）の積層構造体を得る。積層構造体（ｅ’）を得た後、ＥＬＯマスク５、第１の横方向結晶成長層８、および第２のマスク１５を、例えば、ＣＭＰ等の常法に従い、除去して図１０（ｆ’）の積層構造体を得る。このようにして得られた積層構造体（ｆ’）は、大面積でかつ膜厚分布が良好な膜厚３０μｍ以下であり、転位密度がより低減された結晶膜を有し、放熱性に優れている。
また、本発明においては、前記第２の横方向結晶成長層上にマスクを設けて、さらに横方向結晶成長を行って、第３の横方向結晶成長層を得るのが好ましい。このようにすることで、２インチ以上の大面積のより低転位密度（例えば１．０×１０５／ｃｍ２以下）の結晶膜を得ることがより容易となる。
なお、本発明においては、前記第１の横方向結晶成長層または前記第２の横方向結晶成長層を剥離犠牲層としてもよい。
本発明の積層構造体は、特に、電極と半導体層とを少なくとも含む半導体装置に好適に用いることができ、とりわけ、パワーデバイスに有用である。本発明においては、前記積層構造体の結晶膜が半導体膜であり、前記半導体層として前記半導体膜が用いられているのが好ましい。前記積層構造体を用いて形成される半導体装置としては、ＭＩＳやＨＥＭＴ等のトランジスタやＴＦＴ、半導体‐金属接合を利用したショットキーバリアダイオード、他のＰ層と組み合わせたＰＮ又はＰＩＮダイオード、受発光素子が挙げられる。本発明においては、前記結晶膜をそのまま半導体装置等に用いてもよいし、前記基板等から剥離する等の公知の手段を用いた後に、半導体装置等に適用してもよい。
本発明の半導体装置は、上記した事項に加え、さらに常法に基づき、リードフレーム、回路基板または放熱基板等に接合部材によって接合して半導体装置として好適に用いられ、とりわけ、パワーモジュール、インバータまたはコンバータとして好適に用いられ、さらには、例えば電源装置を用いた半導体システム等に好適に用いられる。リードフレーム、回路基板または放熱基板と接合された前記半導体装置の好適な一例を図３０に示す。図３０の半導体装置は、半導体素子５００の両面が、それぞれ半田５０１によってリードフレーム、回路基板または放熱基板５０２と接合されている。このように構成することにより、放熱性に優れた半導体装置とすることができる。なお、本発明においては、半田等の接合部材の周囲が樹脂で封止されているのが好ましい。
また、前記電源装置は、公知の方法を用いて、配線パターン等に接続するなどすることにより、前記半導体装置からまたは前記半導体装置を含む電源装置として作製することができる。図２７は、複数の前記電源装置１７１、１７２と制御回路１７３を用いて電源システム１７０を構成している。前記電源システムは、図２８に示すように、電子回路１８１と電源システム１８２とを組み合わせてシステム装置１８０に用いることができる。なお、電源装置の電源回路図の一例を図２９に示す。図２９は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ１９２（ＭＯＳＦＥＴＡ～Ｄで構成）によりＤＣ電圧を高周波でスイッチングしＡＣへ変換後、トランス１９３で絶縁及び変圧を実施し、整流ＭＯＳＦＥＴ１９４（Ａ～Ｂ’）で整流後、ＤＣＬ１９５（平滑用コイルＬ１，Ｌ２）とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器１９７で出力電圧を基準電圧と比較し、所望の出力電圧となるようＰＷＭ制御回路１９６でインバータ１９２及び整流ＭＯＳＦＥＴ１９４を制御する。
本発明においては、前記半導体装置が、パワーカードであるのが好ましく、冷却器および絶縁部材を含んでおり、前記半導体層の両側に前記冷却器がそれぞれ少なくとも前記絶縁部材を介して設けられているのがより好ましく、前記半導体層の両側にそれぞれ放熱層が設けられており、放熱層の外側に少なくとも前記絶縁部材を介して前記冷却器がそれぞれ設けられているのが最も好ましい。図３１は、本発明の好適な実施態様の一つであるパワーカードを示す。図３１のパワーカードは、両面冷却型パワーカード２０１となっており、冷媒チューブ２０２、スペーサ２０３、絶縁板（絶縁スペーサ）２０８、封止樹脂部２０９、半導体チップ３０１ａ、金属伝熱板（突出端子部）３０２ｂ、ヒートシンク及び電極３０３、金属伝熱板（突出端子部）３０３ｂ、はんだ層３０４、制御電極端子３０５、ボンディングワイヤ３０８を備える。冷媒チューブ２０２の厚さ方向断面は、互いに所定間隔を隔てて流路方向に延在する多数の隔壁２２１で区画された流路２２２を多数有している。このような好適なパワーカードによればより高い放熱性を実現することができ、より高い信頼性を満たすことができる。
半導体チップ３０１ａは、金属伝熱板３０２ｂの内側の主面上にはんだ層３０４で接合され、半導体チップ３０１ａの残余の主面には、金属伝熱板（突出端子部）３０２ｂがはんだ層３０４で接合され、これによりＩＧＢＴのコレクタ電極面及びエミッタ電極面にフライホイルダイオードのアノード電極面及びカソード電極面がいわゆる逆並列に接続されている。金属伝熱板（突出端子部）３０２ｂおよび３０３ｂの材料としては、例えば、ＭｏまたはＷ等が挙げられる。金属伝熱板（突出端子部）３０２ｂおよび３０３ｂは、半導体チップ３０１ａの厚さの差を吸収する厚さの差をもち、これにより金属伝熱板３０２ｂおよび３０３ｂの外表面は平面となっている。
樹脂封止部２０９は例えばエポキシ樹脂からなり、これら金属伝熱板３０２ｂおよび３０３ｂの側面を覆ってモールドされており、半導体チップ３０１ａは樹脂封止部２０９でモールドされている。但し、金属伝熱板３０２ｂおよび３０３ｂの外主面すなわち接触受熱面は完全に露出している。金属伝熱板（突出端子部）３０２ｂおよび３０３ｂは樹脂封止部２０９から図３１中、右方に突出し、いわゆるリードフレーム端子である制御電極端子３０５は、例えばＩＧＢＴが形成された半導体チップ３０１ａのゲート（制御）電極面と制御電極端子３０５とを接続している。
絶縁スペーサである絶縁板２０８は、例えば、窒化アルミニウムフィルムで構成されているが、他の絶縁フィルムであってもよい。絶縁板２０８は金属伝熱板３０２ｂおよび３０３ｂを完全に覆って密着しているが、絶縁板２０８と金属伝熱板３０２ｂおよび３０３ｂとは、単に接触するだけでもよいし、シリコングリスなどの良熱伝熱材を塗布してもよいし、それらを種々の方法で接合させてもよい。また、セラミック溶射などで絶縁層を形成してもよく、絶縁板２０８を金属伝熱板上に接合してもよく、冷媒チューブ上に接合または形成してもよい。
冷媒チューブ２０２は、アルミニウム合金を引き抜き成形法あるいは押し出し成形法で成形された板材を必要な長さに切断して作製されている。冷媒チューブ２０２の厚さ方向断面は、互いに所定間隔を隔てて流路方向に延在する多数の隔壁２２１で区画された流路２２２を多数有している。スペーサ２０３は、例えば、はんだ合金などの軟質の金属板であってよいが、金属伝熱板３０２ｂおよび３０３ｂの接触面に塗布等によって形成したフィルム（膜）としてもよい。この軟質のスペーサ２０３の表面は、容易に変形して、絶縁板２０８の微小凹凸や反り、冷媒チューブ２０２の微小凹凸や反りになじんで熱抵抗を低減する。なお、スペーサ２０３の表面等に公知の良熱伝導性グリスなどを塗布してもよく、スペーサ２０３を省略してもよい。
以下、図面を用いて本発明の実施例を説明するが、本発明はこれらに限定されるものではない。
前記積層構造体は、横方向結晶成長を含む結晶成長でもって、結晶成長用基板上に結晶成長層を形成したのち、室温における熱伝導率が１００Ｗ／ｍ・Ｋ以上の支持体を前記結晶成長層上に貼り付け、ついで、前記結晶成長用基板を剥離することにより得ることができる。
（実施例）
１．積層構造体の作製
結晶成長用基板として、表面にＥＬＯマスクを形成する。なお、結晶成長用基板には、サファイア基板を用いる。本発明においては、前記サファイア基板として、ｒ面またはＳ面を主面とするサファイア基板を用いるのが好ましい。図１（ａ）は、サファイア基板１を示す。図１（ｂ）に示すとおり、サファイア基板１の結晶成長面上にストライプ状のパターンを有するＥＬＯマスク５を形成する。図１（ｂ）の結晶成長用基板を用いて、ミストＣＶＤ法でもって、α―Ｇａ２Ｏ３からなる結晶成長層を形成し、図１（ｃ）の積層構造体を得る。積層構造体（ｃ）は、ＥＬＯマスク５を表面に有しているサファイア基板１上に結晶成長層８が形成されている。積層構造体（ｃ）を得た後、結晶成長層８上に支持基板１０としてＳｉＣ基板を貼り付けて、図２（ｄ）の積層構造体を得る。積層構造体（ｄ）を得た後、サファイア基板１を、機械的剥離手段を用いて、剥離し、図３（ｅ）の積層構造体を得る。積層構造体（ｅ）を得た後、ＥＬＯマスク５を、ＣＭＰを用いて除去して図４（ｆ）の積層構造体を得る。積層構造体（ｆ）を得た後、結晶成長層８上に、ミストＣＶＤ法を用いて再度結晶成長させることにより、再成長層１２を形成し、図５（ｇ）の積層構造体を得る。このようにして得られた積層構造体（ｆ）または（ｇ）は、大面積でかつ膜厚分布が良好な膜厚３０μｍ以下の結晶膜を有し、放熱性に優れている。
２．評価
上記１．の作製例を下記表１および表２の条件に適用して結晶成長層の厚さが１０μｍとなるように結晶成長させて積層構造体を作製し、面積、膜厚分布、および転位密度を評価した。
表１および表２から明らかなとおり、本発明の積層構造体は、大面積でかつ膜厚分布が良好な膜厚３０μｍ以下の結晶膜を有し、放熱性に優れていることがわかる。
本発明の積層構造体は、半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、特に、半導体装置等に有用である。
ａ 周期
１ 基板（サファイア基板）
１ａ 基板の表面（結晶成長面）
２ａ 凸部
２ｂ 凹部
３ 結晶成長層（エピタキシャル層）
３ａ バッファ層
４ マスク層
５ マスク（基板上）
６ マスクの開口部
７ マスク（第１の横方向成長層上）
８ 結晶成長層（第１の横方向結晶成長層）
９ 第２の横方向結晶成長層
１０ 支持体（支持基板）
１１ 支持体（支持基板）
１２ 再成長層
１５ 第２のマスク
１９ ミストＣＶＤ装置
２０ 被成膜試料
２１ 試料台
２２ａ キャリアガス源
２２ｂ キャリアガス（希釈）源
２３ａ 流量調節弁
２３ｂ 流量調節弁
２４ ミスト発生源
２４ａ 原料溶液
２４ｂ ミスト
２５ 容器
２５ａ 水
２６ 超音波振動子
２７ 成膜室
２８ ヒータ
５０ ハライド気相成長（ＨＶＰＥ）装置
５１ 反応室
５２ａ ヒータ
５２ｂ ヒータ
５３ａ ハロゲン含有原料ガス供給源
５３ｂ 金属含有原料ガス供給管
５４ａ 反応性ガス供給源
５４ｂ 反応性ガス供給管
５５ａ 酸素含有原料ガス供給源
５５ｂ 酸素含有原料ガス供給管
５６ 基板ホルダ
５７ 金属源
５８ 保護シート
５９ ガス排出部
１７０ 電源システム
１７１ 電源装置
１７２ 電源装置
１７３ 制御回路
１８０ システム装置
１８１ 電子回路
１８２ 電源システム
１９２ インバータ
１９３ トランス
１９４ 整流ＭＯＳＦＥＴ
１９５ ＤＣＬ
１９６ ＰＷＭ制御回路
１９７ 電圧比較器
２０１ 両面冷却型パワーカード
２０２ 冷媒チューブ
２０３ スペーサ
２０８ 絶縁板（絶縁スペーサ）
２０９ 封止樹脂部
２２１ 隔壁
２２２ 流路
３０１ａ 半導体チップ
３０２ｂ 金属伝熱板（突出端子部）
３０３ ヒートシンク及び電極
３０３ｂ 金属伝熱板（突出端子部）
３０４ はんだ層
３０５ 制御電極端子
３０８ ボンディングワイヤ
５００ 半導体素子
５０１ 半田
５０２ リードフレーム、回路基板または放熱基板

Claims (16)

  1. 支持体上に直接または他の層を介して結晶性金属酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記支持体が、室温において１００Ｗ／ｍ・Ｋ以上の熱伝導率を有しており、前記結晶膜が、コランダム構造を有しており、さらに、前記結晶膜の膜厚が１μｍ～３０μｍであり、前記結晶膜の面積が、１５ｃｍ２以上であり、前記面積における前記膜厚の分布が、±１０％以下の範囲内であり、前記結晶膜の転位密度が、１．０×１０ ６ ／ｃｍ ２ 以下であることを特徴とする積層構造体。
  2. 支持体上に直接または他の層を介して結晶性金属酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記支持体が、室温において１００Ｗ／ｍ・Ｋ以上の熱伝導率を有しており、前記結晶膜が、βガリア構造を有しており、前記結晶膜の主面が（００１）面または（１００）面であり、さらに、前記結晶膜の膜厚が１μｍ～３０μｍであり、前記結晶膜の面積が、１５ｃｍ２以上であり、前記面積における前記膜厚の分布が、±１０％以下の範囲内であることを特徴とする積層構造体。
  3. 前記結晶性金属酸化物が少なくともガリウムを含む、請求項１または２に記載の積層構造体。
  4. 前記結晶膜が、半導体膜である請求項１～３のいずれかに記載の積層構造体。
  5. 前記結晶膜の主面が、ｒ面またはＳ面である請求項１記載の積層構造体。
  6. 前記面積における前記膜厚の分布が、±５％以下の範囲内である請求項１～５のいずれかに記載の積層構造体。
  7. 前記結晶膜の転位密度が、１．０×１０６／ｃｍ２以下である請求項２に記載の積層構造体。
  8. 前記結晶膜の転位密度が、１．０×１０３／ｃｍ２以下である請求項２記載の積層構造体。
  9. 前記結晶膜の面積が、１００ｃｍ２以上である請求項１～８のいずれかに記載の積層構造体。
  10. 前記支持体が、ケイ素を含む請求項１～９いずれかに記載の積層構造体。
  11. 前記支持体が、ＳｉＣ基板またはＳｉ基板である請求項１～１０のいずれかに記載の積層構造体。
  12. 前記支持体が、４インチ基板、６インチ基板、８インチ基板または１２インチ基板である請求項１～１１のいずれかに記載の積層構造体。
  13. 電極および半導体層を少なくとも含む半導体装置であって、請求項１～１２のいずれかに記載の積層構造体を含むことを特徴とする半導体装置。
  14. 前記積層構造体の結晶膜が半導体膜であり、前記半導体層として前記半導体膜が用いられている請求項１３記載の半導体装置。
  15. パワーデバイスである請求項１３または１４に記載の半導体装置。
  16. 半導体装置を備える半導体システムであって、前記半導体装置が、請求項１３～１５のいずれかに記載の半導体装置であることを特徴とする半導体システム。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023047895A1 (ja) 2021-09-22 2023-03-30 信越化学工業株式会社 成膜方法、成膜装置及び結晶性酸化物膜
WO2023079787A1 (ja) * 2021-11-02 2023-05-11 信越化学工業株式会社 成膜装置及び成膜方法並びに酸化物半導体膜及び積層体
WO2023238587A1 (ja) 2022-06-08 2023-12-14 信越化学工業株式会社 成膜方法、及び成膜装置
CN115285930B (zh) * 2022-07-25 2024-07-23 武汉衷华脑机融合科技发展有限公司 一种微针与排线倒焊连接结构及其制备工艺
KR102515944B1 (ko) * 2022-11-11 2023-03-31 한국세라믹기술원 Hvpe 성장법을 이용한 선택적 영역 성장에 의해 고전도성을 갖는 알파 산화갈륨 박막 구조물 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014050793A1 (ja) 2012-09-28 2014-04-03 Ｒｏｃａ株式会社 半導体装置又は結晶、および、半導体装置又は結晶の製造方法
JP2015228495A (ja) 2014-05-08 2015-12-17 株式会社Flosfia 結晶性積層構造体、半導体装置
WO2016013554A1 (ja) 2014-07-22 2016-01-28 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置
JP2016100592A (ja) 2014-11-26 2016-05-30 株式会社Flosfia 結晶性積層構造体およびその製造方法
JP2019041107A (ja) 2017-08-24 2019-03-14 株式会社Flosfia 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002284600A (ja) * 2001-03-26 2002-10-03 Hitachi Cable Ltd 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
JP3815335B2 (ja) * 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
US20120118222A1 (en) * 2010-11-15 2012-05-17 Sumitomo Electric Industries, Ltd. METHOD OF MANUFACTURING GaN-BASED FILM
KR101612596B1 (ko) * 2011-10-28 2016-04-14 세키스이가가쿠 고교가부시키가이샤 적층체 및 파워 반도체 모듈용 부품의 제조 방법
JP5397794B1 (ja) 2013-06-04 2014-01-22 Ｒｏｃａ株式会社 酸化物結晶薄膜の製造方法
JP5397795B1 (ja) 2013-06-21 2014-01-22 Ｒｏｃａ株式会社 半導体装置及びその製造方法、結晶及びその製造方法
JP6067532B2 (ja) 2013-10-10 2017-01-25 株式会社Flosfia 半導体装置
EP2927934B1 (en) * 2014-03-31 2017-07-05 Flosfia Inc. Crystalline multilayer structure and semiconductor device
EP2942804B1 (en) * 2014-05-08 2017-07-12 Flosfia Inc. Crystalline multilayer structure and semiconductor device
JP5865440B2 (ja) * 2014-06-30 2016-02-17 株式会社タムラ製作所 β−Ｇａ２Ｏ３系単結晶基板の製造方法
EP3190608B1 (en) * 2014-09-02 2020-11-25 Flosfia Inc. Laminated structure and method for manufacturing same
JP6478020B2 (ja) 2014-11-26 2019-03-06 株式会社Flosfia 結晶成長用基板、結晶性積層構造体およびそれらの製造方法ならびにエピタキシャル成長方法
JP2016100593A (ja) 2014-11-26 2016-05-30 株式会社Flosfia 結晶性積層構造体
JP6422159B2 (ja) 2015-02-25 2018-11-14 国立研究開発法人物質・材料研究機構 α−Ｇａ２Ｏ３単結晶、α−Ｇａ２Ｏ３の製造方法、および、それを用いた半導体素子
JP6904517B2 (ja) * 2016-06-30 2021-07-14 株式会社Flosfia 結晶性酸化物半導体膜およびその製造方法
US10804362B2 (en) * 2016-08-31 2020-10-13 Flosfia Inc. Crystalline oxide semiconductor film, crystalline oxide semiconductor device, and crystalline oxide semiconductor system
CN109423690B (zh) 2017-08-21 2022-09-16 株式会社Flosfia 用于制造结晶膜的方法
CN109423693B (zh) * 2017-08-21 2022-09-09 株式会社Flosfia 用于制造结晶膜的方法
KR102406518B1 (ko) 2017-11-21 2022-06-10 현대자동차주식회사 수신 정보 자동 필터링 장치, 그를 포함한 시스템 및 그 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014050793A1 (ja) 2012-09-28 2014-04-03 Ｒｏｃａ株式会社 半導体装置又は結晶、および、半導体装置又は結晶の製造方法
JP2015228495A (ja) 2014-05-08 2015-12-17 株式会社Flosfia 結晶性積層構造体、半導体装置
WO2016013554A1 (ja) 2014-07-22 2016-01-28 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置
JP2016100592A (ja) 2014-11-26 2016-05-30 株式会社Flosfia 結晶性積層構造体およびその製造方法
JP2019041107A (ja) 2017-08-24 2019-03-14 株式会社Flosfia 半導体装置

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