JP7655481B2 - Semiconductor Device - Google Patents
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Description
本発明は、マルチチップ型の半導体装置に関し、特にリード端子に高電圧が印加される半導体装置に関する。 The present invention relates to a multi-chip type semiconductor device, and in particular to a semiconductor device in which a high voltage is applied to the lead terminals.
ハイブリット車や電気自動車では、車両駆動用のバッテリが所定の駆動電圧を出力するように構成されており、バッテリの出力電圧を常に監視する必要がある。例えばハイブリット車の車両駆動用バッテリは出力電圧が２００Ｖ程度で、さらにこれを昇圧して５００Ｖ付近で使用される。そのため、異常電圧を監視するため電圧監視回路が必要となる。また近年では、１０００Ｖを越える異常電圧を監視する高電圧監視回路が求められている。 In hybrid and electric vehicles, the vehicle drive battery is configured to output a specified drive voltage, and the battery's output voltage must be constantly monitored. For example, the vehicle drive battery in a hybrid vehicle has an output voltage of about 200V, which is boosted further to around 500V. This requires a voltage monitoring circuit to monitor for abnormal voltages. In recent years, there has also been a demand for high-voltage monitoring circuits that can monitor for abnormal voltages exceeding 1000V.
図７は、電圧検出回路を備えたモータ駆動装置の一例を示す。モータ駆動装置１００は、車体から絶縁抵抗で分離された高電圧のバッテリＢから出力される直流電圧（例えば２００Ｖ）を昇圧コンバータ１０１により昇圧（例えば６００Ｖに昇圧）し、その昇圧電圧を、平滑コンデンサ１０２を介してインバータ回路１０３によりモータ駆動用の３相交流電圧に変換して車両駆動用のモータＭに供給する構成となっている。この種のモータ駆動装置は、例えば特許文献１に記載されている。
Figure 7 shows an example of a motor drive device equipped with a voltage detection circuit. The
電圧検出回路２００は、バッテリＢの正極と負極との間の電圧を検出している。一般的に、電圧検出回路２００は、図８に示すようにオペアンプ２０１と抵抗素子２０２ａ～２０２ｅで構成することができ、端子Ｂ１と端子Ｂ２間に接続されるバッテリの正極と負極との間の電圧の検出信号を端子ＯＵＴから得ることができる。また本願出願人は、この種の電圧検出回路を半導体装置で構成する技術を開示している（特許文献２）。
The
ところで、この種の電圧検出回路２００を用いて車両用のバッテリの電圧検出を行う場合、バッテリを含めて電圧検出回路２００は、接地の基準電位点となる車体から電気的に絶縁抵抗で分離されており、図９に示すように理想的には無限大の抵抗値を持つ絶縁抵抗Ｐ１および絶縁抵抗Ｐ２が接続された構成と考えることができる。このような構成において、絶縁抵抗Ｐ１および絶縁抵抗Ｐ２が高抵抗の状態に維持されないと、周辺回路の誤動作や感電事故が発生する危険性がある。そのため、絶縁抵抗が高抵抗に維持されている状態を検出する必要がある。
When this type of
本願出願人が先に提案した半導体装置では、バッテリの正極と負極との間の電圧は測定することはできたが、負極と接地との間の電圧あるいは正極と接地との間の電圧を測定することができなかった。本願発明は、バッテリの正極と負極間、および負極あるいは正極と接地間の電圧を監視、測定することができる半導体装置を提供することを目的とする。 The semiconductor device previously proposed by the applicant was able to measure the voltage between the positive and negative electrodes of a battery, but was unable to measure the voltage between the negative electrode and ground or the voltage between the positive electrode and ground. The objective of the present invention is to provide a semiconductor device that can monitor and measure the voltage between the positive and negative electrodes of a battery, and between the negative electrode or positive electrode and ground.
上記目的を達成するため本願請求項１に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引き出し用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは抵抗素子を主な構成要素とし、該抵抗素子は、第１の抵抗素子と第２の抵抗素子とからなる第１の分圧抵抗列と、第３の抵抗素子と第４の抵抗素子とからなる第２の分圧抵抗列と、第５の抵抗素子からなる帰還抵抗とを含んでいることと、前記第２のチップはオペアンプを主な構成要素とし、第１のオペアンプと第２のオペアンプとを含んでいることと、前記第１のリード列のリード端子は２つのリード端子で構成され、該第１のリード列の一方のリード端子は、方形の前記第１のチップ上の前記第１のリード列側の一辺側に形成された２つの抵抗チップ電極の一方の抵抗チップ電極であって前記第１の分圧抵抗列の一端に接続する抵抗チップ電極に接続し、前記第１のリード列の他方のリード端子は、前記２つの抵抗チップ電極の他方の抵抗チップ電極であって前記第２の分圧抵抗列の一端に接続する抵抗チップ電極に接続し、前記２つの抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第１の分圧抵抗列の第１の分圧電圧を出力する前記第１の抵抗素子と前記第２の抵抗素子の接続点である第１の直列接続点に接続する抵抗チップ電極と、前記第２の分圧抵抗列の第２の分圧電圧を出力する前記第３の抵抗素子と前記第４の抵抗素子の接続点である第２の直列接続点に接続する抵抗チップ電極とを、方形の前記第２のチップ上に形成された前記第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記第１のオペアンプの非反転入力端子および反転入力端子に接続するオペアンプチップ電極にそれぞれ接続し、基準電圧に接続される前記第１の分圧抵抗列の他端および前記第２の分圧抵抗列の他端に接続する抵抗チップ電極を前記第２のリード列のリード端子に接続し、前記第２のチップ上に形成された前記第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記第１のオペアンプの出力端子に接続するオペアンプチップ電極と該第１のオペアンプの前記反転入力端子に接続するオペアンプチップ電極との間に前記帰還抵抗の両端に接続する抵抗チップ電極をそれぞれ接続し、前記第１の直列接続点に接続する抵抗チップ電極と、前記第２のチップ上に形成された前記第１チップ側の一辺側に配置されているオペアンプチップ電極のうち、前記第２のオペアンプの非反転入力端子に接続するオペアンプチップ電極とを接続し、前記第２のオペアンプの反転入力端子と接続する該第２のオペアンプの出力端子に接続されているオペアンプチップ電極を含む別のオペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記第１のリード列のリード端子に印加される電圧を前記第１の分圧抵抗列および前記第２の分圧抵抗列により分圧し、前記第１の分圧電圧を前記第１のオペアンプの非転入力端子に出力し、前記第２の分圧電圧を前記第１のオペアンプの反転入力端子に出力し、前記第１のオペアンプで信号処理した出力信号を前記第２のリード列のリード端子から出力するとともに、前記第１の分圧電圧を前記第２のオペアンプの非反転入力端子に出力し、前記第２のオペアンプで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、前記第１のリード列の２つのリード端子は、該リード端子間に印加される電圧に耐える寸法だけ相互に離れて配置されていることと、少なくとも前記第１のリード列の２つのリード端子間に前記封止樹脂が充填されていることを特徴とする。
In order to achieve the above object, the invention according to
本願請求項２に係る発明は、請求項１記載の半導体装置において、前記第１のチップ上の前記第２のチップ側の表面に、あるいは前記第２のチップ上の前記第１のチップ側の表面に補助配線が配置されていることと、前記第１のオペアンプの非反転入力端子と前記第２のオペアンプの非反転入力端子は、前記補助配線を経由して接続されていることを特徴とする。
The invention according to
本願請求項３に係る発明は、請求項１又は請求項２いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子と、前記抵抗チップ電極あるいは前記オペアンプチップ電極は、前記ダイパッド上に搭載された中継チップを経由して接続されていることを特徴とする。
The invention according to
本願請求項４に係る発明は、請求項１又は請求項２いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子と、前記抵抗チップ電極あるいは前記オペアンプチップ電極は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して接続されていることを特徴とする。
The invention according to
本発明の半導体装置は、バッテリの正極と負極間の電圧を監視あるいは測定することができるとともに、負極と接地間の電圧あるいは正極と接地間の電圧を監視あるいは測定することができ、車載用部品の小型化の効果が大きい。 The semiconductor device of the present invention can monitor or measure the voltage between the positive and negative electrodes of a battery, as well as the voltage between the negative electrode and ground or the voltage between the positive electrode and ground, which is highly effective in miniaturizing on-board components.
本発明に係る半導体装置は、高電圧が印加可能な半導体装置である。具体的には、１０００Ｖ程度の高電圧を印加することができる半導体装置で、直接印加される高電圧の信号を減圧（降圧）する第１のチップと、第１のチップを経由した減圧（降圧）された信号を信号処理する第２のチップとに分けたマルチチップ構造としている。特に本発明では、第２のチップに複数のオペアンプを備える構成とし、本発明の半導体装置に接続されるバッテリの正極と負極間の電圧を検出できるだけでなく、負極と接地（車体）、正極と接地（車体）との電圧を検出して絶縁抵抗の抵抗値の低下の検知を可能とした構成としている。以下、本発明の実施例について、詳細に説明する。 The semiconductor device according to the present invention is a semiconductor device capable of applying high voltage. Specifically, it is a semiconductor device capable of applying a high voltage of about 1000V, and has a multi-chip structure divided into a first chip that reduces (steps down) the high voltage signal applied directly, and a second chip that processes the reduced (stepped down) signal that has passed through the first chip. In particular, in the present invention, the second chip is configured to include multiple operational amplifiers, and is configured to detect not only the voltage between the positive and negative electrodes of a battery connected to the semiconductor device of the present invention, but also the voltage between the negative electrode and ground (vehicle body) and the positive electrode and ground (vehicle body), making it possible to detect a decrease in the resistance value of the insulation resistor. Below, an embodiment of the present invention will be described in detail.
本発明の実施例について、１０００Ｖを超える高電圧の検出と絶縁抵抗の抵抗値の低下を検知できる半導体装置を例にとり説明する。図１は本発明の半導体装置装置の電圧検出回路のブロック図である。 The embodiment of the present invention will be described using as an example a semiconductor device that can detect high voltages exceeding 1000V and detect a decrease in the resistance value of insulation resistance. Figure 1 is a block diagram of a voltage detection circuit of a semiconductor device device of the present invention.
図１に示すように、直列に接続された抵抗素子２ａと抵抗素子２ｂ（第１の分圧抵抗列に相当）は、バッテリの負側の高電圧を分圧する素子で、端子Ｂ１がバッテリの負極に接続され、他端は基準電圧（ＶＲＥＦ）に接続される。抵抗素子２ａと抵抗素子２ｂの直列接続点Ｎ１（第１の直列接続点に相当）は、第１のオペアンプ１ａの非反転入力端子に接続されている。ここで、抵抗素子が形成されている第１のチップ１０とオペアンプが形成されている第２のチップ２０とはそれぞれ別のチップで構成されているため、抵抗素子２ａと抵抗素子２ｂの直列接続点Ｎ１とオペアンプ１ａの非反転入力端子とは、ワイヤ３により接続されている。
As shown in FIG. 1, the series-connected
一方、直列に接続された抵抗素子２ｃと抵抗素子２ｄ（第２の分圧抵抗列に相当）は、バッテリの正側の高電圧を分圧するための素子で、端子Ｂ２がバッテリの正極に接続され、他端は基準電圧（ＶＲＥＦ）に接続される。抵抗素子２ｃと抵抗素子２ｄの直列接続点Ｎ２（第２の直列接続点に相当）は、第１のオペアンプ１ａの反転入力端子に接続されている。抵抗素子２ｃと抵抗素子２ｄの直列接続点Ｎ２と第１のオペアンプ１ａの反転入力端子とは、ワイヤ３により接続されている。
On the other hand, the series-connected
抵抗素子２ｅは、第１のオペアンプ１ａの増幅ゲインを決定するための帰還抵抗で、抵抗素子２ｅの一端は第１のオペアンプ１ａの反転入力端子に接続し、他端は第１のオペアンプ１ａの出力端子に、それぞれワイヤ３で接続されている。第１のオペアンプ１ａの出力端子ＯＵＴは、端子Ｂ１と端子Ｂ２との間に接続されるバッテリの正極と負極間の電圧に相当する出力信号が出力される。この端子ＯＵＴは図示しない制御回路に接続され、その制御回路から図７に示す昇圧コンバータ１０１やインバータ回路１０３の動作を制御する制御信号が出力され、モータＭの駆動を制御することになる。
The
また、抵抗素子２ａと抵抗素子２ｂの直列接続点Ｎ１は、第２のオペアンプ１ｂの非反転入力端子に接続されている。第２のオペアンプ１ｂの反転入力端子は第２のオペアンプ１ｂの出力端子に接続され、第２のオペアンプ１ｂの出力端子ＶＮＯＵＴは、端子Ｂ１に接続されるバッテリの負極と基準電圧（ＶＲＥＦ）間の電圧に相当する出力信号が出力される。
The series connection point N1 of the
より詳細に説明すると、図２に示すように端子Ｂ１と端子Ｂ２間にバッテリＢが接続する。バッテリＢの負極（端子Ｂ１）と接地（ＧＮＤ）との絶縁抵抗Ｐ１が正常にが維持されている場合には、その間の絶縁抵抗Ｐ１の抵抗値Ｒ（Ｐ１）は理想的には無限大となるような非常に大きな値となる。一方、バッテリの負極と接地電位との絶縁抵抗Ｐ１が異常は場合には、その抵抗値Ｒ（Ｐ１）は小さくなる。同様にバッテリＢの正極（端子Ｂ２）と接地（ＧＮＤ）との絶縁抵抗Ｐ２が正常に維持されている場合には、その間の絶縁抵抗Ｐ２の抵抗値Ｒ（Ｐ２）は非常に大きな値となり、絶縁状態が異常な場合には、その抵抗値Ｒ（Ｐ２）は小さくなる。 In more detail, as shown in FIG. 2, battery B is connected between terminal B1 and terminal B2. When insulation resistance P1 between the negative pole (terminal B1) of battery B and ground (GND) is maintained normally, the resistance value R (P1) of insulation resistance P1 between them is very large, ideally approaching infinity. On the other hand, when insulation resistance P1 between the negative pole of the battery and ground potential is abnormal, the resistance value R (P1) becomes small. Similarly, when insulation resistance P2 between the positive pole (terminal B2) of battery B and ground (GND) is maintained normally, the resistance value R (P2) of insulation resistance P2 between them is very large, and when the insulation state is abnormal, the resistance value R (P2) becomes small.
例えば、図２に示すバッテリＢの電圧ＶＢＡＴＴが１０００Ｖで、接地電位との絶縁抵抗が正常に維持されている状態として、絶縁抵抗Ｐ１の抵抗値Ｒ（Ｐ１）が９ＭΩ、絶縁抵抗Ｐ２の抵抗値Ｐ（Ｐ２）が９ＭΩの場合、バッテリＢの負極の電圧Ｖ（Ｎ）および正極の電圧Ｖ（Ｐ）は、
V(N)=‐R(P1)／{R(P1)＋R(P2)}×VBATT＝‐500V
V(P)=＋R(P2)／{R(P1)＋R(P2)}×VBATT＝＋500V
となる。
For example, in the case where the voltage VBATT of battery B shown in FIG. 2 is 1000 V and the insulation resistance with respect to the ground potential is normally maintained, the resistance value R(P1) of insulation resistor P1 is 9 MΩ and the resistance value P(P2) of insulation resistor P2 is 9 MΩ, the voltage V(N) of the negative electrode and the voltage V(P) of the positive electrode of battery B are as follows:
V(N)=-R(P1)/{R(P1)+R(P2)}×VBATT=-500V
V(P)=+R(P2)/{R(P1)+R(P2)}×VBATT=+500V
It becomes.
ここで、絶縁抵抗Ｐ１の絶縁性が低下し、抵抗値Ｒ（Ｐ１）が１ＭΩに低下した場合には、バッテリＢの負極の電圧Ｖ（Ｎ）および正極の電圧Ｖ（Ｐ）は、
V(N)=‐R(P1)／{R(P1)＋R(P2)}×VBATT＝‐100V
V(P)=＋R(P2)／{R(P1)＋R(P2)}×VBATT＝＋900V
となる。
In this case, when the insulation resistance P1 deteriorates and the resistance value R(P1) falls to 1 MΩ, the negative electrode voltage V(N) and the positive electrode voltage V(P) of the battery B are as follows:
V(N)=-R(P1)/{R(P1)+R(P2)}×VBATT=-100V
V(P)=+R(P2)/{R(P1)+R(P2)}×VBATT=+900V
It becomes.
同様に、絶縁抵抗Ｐ２の絶縁性が低下し、抵抗値Ｒ（Ｐ２）が１ＭΩに低下した場合には、バッテリＢの負極の電圧Ｖ（Ｎ）および正極の電圧Ｖ（Ｐ）は、
V(N)=‐R(P1)／{R(P1)＋R(P2)}×VBATT＝‐900V
V(P)=＋R(P2)／{R(P1)＋R(P2)}×VBATT＝＋100V
となる。
Similarly, when the insulation resistance P2 deteriorates and the resistance value R(P2) falls to 1 MΩ, the negative electrode voltage V(N) and the positive electrode voltage V(P) of the battery B are
V(N)=-R(P1)/{R(P1)+R(P2)}×VBATT=-900V
V(P)=+R(P2)/{R(P1)+R(P2)}×VBATT=+100V
It becomes.
このように絶縁抵抗Ｐ１および絶縁抵抗Ｐ２の抵抗値が低下した場合、バッテリＢの負極の電圧Ｖ（Ｎ）および正極の電圧Ｖ（Ｐ）が変化する。そこで図２に示す例では、電圧Ｖ（Ｎ）（端子Ｂ１の電圧）の変化を検知することで、絶縁抵抗Ｐ１および絶縁抵抗Ｐ２の抵抗値の状態を検知する構成としている。より具体的にはノードＮ１の電圧Ｖ（Ｎ１）の変化を出力端子ＶＮＯＵＴの出力電圧ＶＮＯＵＴから検知する。 When the resistance values of insulation resistors P1 and P2 decrease in this way, the voltage V(N) at the negative electrode and the voltage V(P) at the positive electrode of battery B change. Therefore, in the example shown in FIG. 2, the resistance state of insulation resistors P1 and P2 is detected by detecting the change in voltage V(N) (the voltage at terminal B1). More specifically, the change in voltage V(N1) at node N1 is detected from the output voltage VNOUT at output terminal VNOUT.
ここでノードＮ１の電圧Ｖ（Ｎ１）は、次のように表すことができる。
V（N1）＝VNOUT
＝R（2a）／{R(2a)＋R(2b)}×VREF＋R(2b)／{R(2a)＋R(2b)}×V(N)
このように出力端子ＶＮＯＵＴの出力電圧ＶＮＯＵＴはバッテリＢの負極の電圧Ｖ（Ｎ）に応じた信号となることがわかる。
Here, the voltage V(N1) of the node N1 can be expressed as follows:
V(N1) = VNOUT
=R(2a)/{R(2a)+R(2b)}×VREF+R(2b)/{R(2a)+R(2b)}×V(N)
In this way, it can be seen that the output voltage VNOUT at the output terminal VNOUT is a signal that corresponds to the voltage V(N) of the negative electrode of the battery B.
出力電圧ＶＮＯＵＴ、基準電圧ＶＲＥＦ、第１の抵抗素子の抵抗値Ｒ（２ａ）、第２の抵抗素子の抵抗値Ｒ（２ｂ）は既知であるから、図示しない演算装置を用いてバッテリＢの負極の電圧Ｖ（Ｎ）を算出すると、次のようになる。
V(N)=[1+{R(2A)／R(b)}]×VNOUT－R(2a)/R(2b)×VREF
Since the output voltage VNOUT, the reference voltage VREF, the resistance value R(2a) of the first resistive element, and the resistance value R(2b) of the second resistive element are known, the voltage V(N) of the negative electrode of battery B can be calculated using a calculation device (not shown) as follows:
V(N)=[1+{R(2A)/R(b)}]×VNOUT−R(2a)/R(2b)×VREF
上述の説明の通り、絶縁抵抗Ｐ１の抵抗値が低下すると電圧Ｖ（Ｎ）は大きくなり、絶縁抵抗Ｐ２の抵抗値が低下すると電圧Ｖ（Ｎ）は小さくなることから、本発明の半導体装置の端子ＶＮＯＵＴの出力信号を監視することで、バッテリＢの負極（端子Ｂ１）と接地（ＧＮＤ）の絶縁抵抗の状態、バッテリＢの正極（端子Ｂ２）と接地（ＧＮＤ）の絶縁抵抗の状態を容易に検知可能となる。 As explained above, when the resistance value of insulation resistor P1 decreases, the voltage V(N) increases, and when the resistance value of insulation resistor P2 decreases, the voltage V(N) decreases. Therefore, by monitoring the output signal of terminal VNOUT of the semiconductor device of the present invention, it is possible to easily detect the state of the insulation resistance between the negative electrode (terminal B1) of battery B and ground (GND), and the state of the insulation resistance between the positive electrode (terminal B2) of battery B and ground (GND).
さらに必要に応じて、第２のオペアンプの出力信号となる端子ＯＵＴの出力信号からバッテリＢの正極の電圧Ｖ（Ｐ）を得ることもでき、絶縁抵抗Ｐ１の抵抗値Ｒ（Ｐ１）、絶縁抵抗Ｐ２の抵抗値Ｒ（Ｐ２）を算出してもよい。 Furthermore, if necessary, the voltage V(P) of the positive electrode of battery B can be obtained from the output signal of terminal OUT, which is the output signal of the second operational amplifier, and the resistance value R(P1) of insulation resistor P1 and the resistance value R(P2) of insulation resistor P2 can be calculated.
なお上記説明では、端子Ｂ１にバッテリＢの負極を接続し、端子Ｂ２にバッテリＢの正極を接続した例について説明したが、バッテリＢを逆に接続した場合であっても、同様にバッテリＢの正極あるいは負極と接地（ＧＮＤ）の接続状態を検知することが可能となる。 In the above explanation, an example was described in which the negative pole of battery B was connected to terminal B1 and the positive pole of battery B was connected to terminal B2, but even if battery B is connected in reverse, it is possible to similarly detect the connection state between the positive or negative pole of battery B and ground (GND).
このように第２のオペアンプ１ｂの出力端子ＶＮＯＵＴの電圧を監視することで、バッテリの負極と接地間の絶縁抵抗が正常状態か、バッテリの負極と接地間、あるいはバッテリの正極と接地間の絶縁抵抗が異常状態かを検知することができる。出力端子ＶＮＯＵＴは、図示しない制御回路に接続され、所定の制御を行うように構成することができる。
By monitoring the voltage of the output terminal VNOUT of the second
本発明の抵抗素子を備える第１のチップ１０は、通常の半導体装置の製造工程で形成可能な抵抗素子（いわゆる薄膜抵抗素子）からなり、例えば、抵抗素子２ａを３６ＭΩ、抵抗素子２ｂを９０ｋΩ、抵抗素子２ｃを３６ＭΩ、抵抗素子２ｄを１８０ｋΩ、抵抗素子２ｅを１８０ｋΩとして形成する場合、第１のチップの大きさは、３．０ｍｍ×１．５ｍｍの大きさで形成することができる。
The
図３は、図１で説明した電圧検出回路を、抵抗素子からなる第１のチップ１０とオペアンプからなる第２のチップ２０を用いて形成するためリードフレームに実装したときの接続状態を模式的に示している。なお第１のチップ１０には、ワイヤ３により接続を容易にするために補助配線４を配置している。ワイヤ３は、第１のチップ１０上に形成されている抵抗チップ電極、第２のチップ２０上形成されているオペアンプチップ電極、リード端子とを接続している。詳細は後述する。
Figure 3 shows a schematic diagram of the connection state when the voltage detection circuit described in Figure 1 is mounted on a lead frame to form the circuit using a
図３に示すように、抵抗素子が形成されている第１のチップ１０とオペアンプが形成されている第２のチップ２０がダイパッド５上に実装されている。このリードフレームは、図面左側に２つのリード端子Ｌ１、Ｌ２（第１のリード列に相当）を備え、図面右側に７つのリード端子Ｌ４～Ｌ１０とダイパッド５の２つの吊りリードＬ３、Ｌ１１（第２のリード列に相当）を備えている。
As shown in FIG. 3, a
図２で説明した例では、リード端子Ｌ１はバッテリの負極に接続され、リード端子Ｌ２はバッテリの正極に接続される。抵抗素子２ａと抵抗素子２ｂの直列回路は、一端をリード端子Ｌ１に接続され、他端をリード端子Ｌ１０から所定の基準電位に接続される。抵抗素子２ａと抵抗素子２ｂの接続点は、第２のチップ２０に形成されている第１のオペアンプ１ａの非反転入力端子に、ワイヤ３を用いて接続される。同様に抵抗素子２ｃと抵抗素子２ｄの直列回路は、一端をリード端子Ｌ２に接続され、他端をリード端子Ｌ１０から基準電位に接続され、抵抗素子２ｃと抵抗素子２ｄの接続点は、第１のオペアンプ１ａの反転入力端子に接続される。
In the example described in FIG. 2, lead terminal L1 is connected to the negative pole of the battery, and lead terminal L2 is connected to the positive pole of the battery. One end of the series circuit of
第２のチップ２０に形成された第１のオペアンプ１ａの出力端子は、ワイヤ３により第１のチップ１０に形成されている抵抗素子２ｅの一端に接続される。この抵抗素子２ｅの他端は、抵抗素子２ｃと抵抗素子２ｄの接続点に接続し、ワイヤ３を用いて第２のチップに形成されている第１のオペアンプ１ａの反転入力端子に接続することで、抵抗素子２ｅは第１のオペアンプ１ａの帰還抵抗となる。
The output terminal of the first
さらに抵抗素子２ａと抵抗素子２ｂの接続点は、第２のチップ２０に形成されている第２のオペアンプ１ｂの非反転入力端子にワイヤ３を用いて接続される。図３に示す例では、抵抗素子２ａと抵抗素子２ｂの接続点は、第１のオペアンプ１ａの非反転端子とも接続されており、この接続のためのワイヤ３との接触をさけるため、第１のチップ１０に別に形成した補助配線４を経由した接続としている。なお、補助配線を第１のチップ１０上に形成する代わりに第２のチップ上に形成して、補助配線により第１のオペアンプの非反転入力端子と第２のオペアンプの非反転入力端子とを接続すると、ワイヤ３による接続を少なくすることもできる。第２のオペアンプ１ｂの出力端子は、第２のオペアンプ１ｂの反転入力端子に接続されるとともに、リード端子Ｌ８に接続されている。
The connection point between the
第２のチップ２０には、第１のオペアンプ１ａおよび第２のオペアンプ１ｂの電源端子が形成されており、電源Ｖ＋はリード端子Ｌ５に、電源Ｖ－はリード端子Ｌ９にそれぞれ接続され、各リード端子から電源電圧が供給される。
The
第１のオペアンプ１ａの出力端子は、ワイヤ３によりリード端子Ｌ４に直接接続することもできるが、第１のオペアンプ１ａおよび第２のオペアンプ１ｂの電源Ｖ＋とリード端子Ｌ５を接続するワイヤ３との接触を避けるため、第１のチップ１０に別に形成した補助配線４を経由してワイヤ３によりリード端子Ｌ４に接続している。
The output terminal of the first
さらに高電圧が印加するリード端子Ｌ１とリード端子Ｌ２は、所定の沿面距離を確保するため、各リード端子に印加される電圧に応じて所定の寸法だけ離して配置される。本実施例では、第１のリード列に印加される電圧が第２のリード列に印加される電圧より大きいため、第１のリード列のリード端子Ｌ１とリード端子Ｌ２との間隔が、第２のリード列のリード端子の間隔より広く設定している。 Furthermore, lead terminals L1 and L2, to which a high voltage is applied, are spaced apart a predetermined distance according to the voltage applied to each lead terminal in order to ensure a predetermined creepage distance. In this embodiment, since the voltage applied to the first lead row is greater than the voltage applied to the second lead row, the distance between lead terminals L1 and L2 of the first lead row is set wider than the distance between the lead terminals of the second lead row.
またリード端子Ｌ１は、リード端子Ｌ２との沿面距離を保つだけでなく、他のリード端子Ｌ４～Ｌ１０との間でも所定の寸法だけ離れた位置に配置される。リード端子Ｌ２と他のリード端子Ｌ４～Ｌ１０との間でも同様に所定の寸法だけ離れた位置に配置される。同様に沿面距離を保つため、ダイパッド５の吊りリードＬ３、Ｌ１１についても、図３に示すように図面右側（第２のリード列側）に配置されることになる。
In addition, lead terminal L1 is not only positioned to maintain a creepage distance from lead terminal L2, but is also positioned at a predetermined distance from the other lead terminals L4 to L10. Similarly, lead terminal L2 is positioned at a predetermined distance from the other lead terminals L4 to L10. Similarly, to maintain a creepage distance, the suspension leads L3 and L11 of the
さらに、樹脂封止された半導体装置から外部に露出するリード端子Ｌ１とリード端子Ｌ２との間の放電を防止するため、リード端子間に、リード端子の厚さに相当する樹脂層６が充填されている。この樹脂層６の形成は、半導体装置本体の樹脂封止と同時に行うため、図３に示すように第２のリード列側のリード端子間等にも樹脂層６が形成される場合を示している。
Furthermore, in order to prevent discharge between lead terminal L1 and lead terminal L2 exposed to the outside from the resin-sealed semiconductor device, a
より高電圧が印加される場合には、ダイパッド５を半導体装置本体から露出しない構造とするのが好ましい。図４は、より高電圧が印加される場合に好適な半導体装置の断面構造を模式的に示す図である。図４に示すように、ダイパッド５の裏面が封止樹脂から露出しないように吊りリードを加工することで容易にダイパッド５を半導体装置本体７内に封止することが可能となる。
When a higher voltage is applied, it is preferable to have a structure in which the
なお図３に示す半導体装置は、リード端子Ｌ６、リード端子Ｌ７が未接続となっているが、補助配線４を用いない構造を実現するために使用してもよい。当然ながら、これら接続のないリード端子を除いた半導体装置とすることも可能である。
In the semiconductor device shown in FIG. 3, the lead terminals L6 and L7 are not connected, but they may be used to realize a structure that does not use the
次に第２の実施例について説明する。上述の第１の実施例では、第１のチップ１０に形成される抵抗チップ電極と第２のリード列のリード端子を直接ワイヤ３で接続する構造となっている。このようにワイヤ３が長い構造とすると、樹脂封止の際にワイヤ３に圧力が加わり、他のワイヤと接触する等の不具合が発生する場合がある。そこで本実施例では、図５に示すように中継チップ３０を経由して第１のチップ１０上に形成される抵抗チップ電極と第２のリード列のリード端子Ｌ４、Ｌ１０とを接続することを可能としている。
Next, a second embodiment will be described. In the first embodiment described above, the resistor chip electrode formed on the
中継チップ３０は、図５に示すように第１のチップ１０上に形成した補助配線４と同様の補助配線４を形成した構造とすることができる。具体的には、中継チップ３０の表面に補助配線４とその両端に接続のためのチップ電極を形成した構造とする。補助配線４を備えると、ワイヤ３の長さが短くなり、他のワイヤとの接触等の不具合の発生を防止することができる。
The
次に第３実施例について説明する。中継チップ３０は、第１のチップ１０と第２のリード列のリード端子との接続のために使用するだけとは限らない。例えば、図６に示すように、上述の第２の実施例同様、中継チップ３０を経由して第１のチップ１０と第２のリード列のリード端子Ｌ４、Ｌ１０を接続するのに加え、第２のチップ２０と第２のリード列のリード端子との間も中継チップ３０を経由して接続することができる。
Next, a third embodiment will be described. The
また静電気等のサージ電圧から半導体装置の内部回路を保護するため、図６に示すようにＥＳＤ保護素子を備える構造とするのが望ましい。これは、第２のチップ２０には第１のオペアンプ１ａおよび第２のオペアンプ１ｂの形成と同時にＥＳＤ保護素子を形成することが容易であるが、第１のチップ１０は高電圧が印加するため、表面に厚い絶縁膜を形成している。具体的には、一般的な半導体装置では表面に形成する酸化膜が０．７μｍ程度であるのに対し、１０００Ｖを超える高電圧が印加される本発明の半導体装置では、５μｍ以上の厚い酸化膜を形成する必要がある。そのため、酸化膜の下の半導体基板にＥＳＤ保護素子を形成すると、厚い酸化膜を除去してＥＳＤ保護素子を露出させる必要がある。
In order to protect the internal circuit of the semiconductor device from surge voltages such as static electricity, it is desirable to have a structure with an ESD protection element as shown in FIG. 6. This is because it is easy to form an ESD protection element on the
そこで、ＥＳＤ保護素子８を中継チップ３０上に形成している。このような中継チップ３０は、一般的な半導体装置の製造工程により形成可能であるので、その表面に形成される酸化膜は厚くする必要はなく、ＥＳＤ保護素子８を形成するのに好適である。図６に示す構造の半導体装置では、第２のリード列のリード端子Ｌ１０にサージ電圧が印加した場合であっても、ＥＳＤ保護素子８により第１のチップ１０の抵抗素子の破壊を防止することが可能となる。
Therefore, the ESD protection element 8 is formed on the
上記第２の実施例および第３の実施例においても、補助配線４を第１のチップ１０上に形成する代わりに第２のチップ上に形成して、補助配線４により第１のオペアンプの非反転入力端子と第２のオペアンプの非反転入力端子とを接続することもできる。
In the second and third embodiments described above, the
１ａ：第１のオペアンプ、１ｂ：第２のオペアンプ、２ａ～２ｅ：抵抗素子、３：ワイヤ、４：補助配線、５：ダイパッド、６：樹脂層、７：半導体装置本体、８：ＥＳＤ保護素子、
１００：モータ駆動装置、１０１：昇圧コンバータ、１０２：平滑コンデンサ、１０３：インバータ回路、
２００：電圧検出回路、２０１：オペアンプ、２０２ａ～２０２ｅ：抵抗素子
1a: first operational amplifier, 1b: second operational amplifier, 2a to 2e: resistive element, 3: wire, 4: auxiliary wiring, 5: die pad, 6: resin layer, 7: semiconductor device body, 8: ESD protection element,
100: motor drive device, 101: boost converter, 102: smoothing capacitor, 103: inverter circuit,
200: voltage detection circuit, 201: operational amplifier, 202a to 202e: resistance elements
Claims (4)
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップは抵抗素子を主な構成要素とし、該抵抗素子は、第１の抵抗素子と第２の抵抗素子とからなる第１の分圧抵抗列と、第３の抵抗素子と第４の抵抗素子とからなる第２の分圧抵抗列と、第５の抵抗素子からなる帰還抵抗とを含んでいることと、
前記第２のチップはオペアンプを主な構成要素とし、第１のオペアンプと第２のオペアンプとを含んでいることと、
前記第１のリード列のリード端子は２つのリード端子で構成され、該第１のリード列の一方のリード端子は、方形の前記第１のチップ上の前記第１のリード列側の一辺側に形成された２つの抵抗チップ電極の一方の抵抗チップ電極であって前記第１の分圧抵抗列の一端に接続する抵抗チップ電極に接続し、前記第１のリード列の他方のリード端子は、前記２つの抵抗チップ電極の他方の抵抗チップ電極であって前記第２の分圧抵抗列の一端に接続する抵抗チップ電極に接続し、
前記２つの抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第１の分圧抵抗列の第１の分圧電圧を出力する前記第１の抵抗素子と前記第２の抵抗素子の接続点である第１の直列接続点に接続する抵抗チップ電極と、前記第２の分圧抵抗列の第２の分圧電圧を出力する前記第３の抵抗素子と前記第４の抵抗素子の接続点である第２の直列接続点に接続する抵抗チップ電極とを、方形の前記第２のチップ上に形成された前記第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記第１のオペアンプの非反転入力端子および反転入力端子に接続するオペアンプチップ電極にそれぞれ接続し、基準電圧に接続される前記第１の分圧抵抗列の他端および前記第２の分圧抵抗列の他端に接続する抵抗チップ電極を前記第２のリード列のリード端子に接続し、
前記第２のチップ上に形成された前記第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記第１のオペアンプの出力端子に接続するオペアンプチップ電極と該第１のオペアンプの前記反転入力端子に接続するオペアンプチップ電極との間に前記帰還抵抗の両端に接続する抵抗チップ電極をそれぞれ接続し、前記第１の直列接続点に接続する抵抗チップ電極と、前記第２のチップ上に形成された前記第１チップ側の一辺側に配置されているオペアンプチップ電極のうち、前記第２のオペアンプの非反転入力端子に接続するオペアンプチップ電極とを接続し、前記第２のオペアンプの反転入力端子と接続する該第２のオペアンプの出力端子に接続されているオペアンプチップ電極を含む別のオペアンプチップ電極は、前記第２のリード列のリード端子に接続し、
前記第１のリード列のリード端子に印加される電圧を前記第１の分圧抵抗列および前記第２の分圧抵抗列により分圧し、前記第１の分圧電圧を前記第１のオペアンプの非転入力端子に出力し、前記第２の分圧電圧を前記第１のオペアンプの反転入力端子に出力し、前記第１のオペアンプで信号処理した出力信号を前記第２のリード列のリード端子から出力するとともに、前記第１の分圧電圧を前記第２のオペアンプの非反転入力端子に出力し、前記第２のオペアンプで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、
前記第１のリード列の２つのリード端子は、該リード端子間に印加される電圧に耐える寸法だけ相互に離れて配置されていることと、
少なくとも前記第１のリード列の２つのリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。 A semiconductor device in which a first chip having a function of reducing an input voltage and a second chip having a function of processing an output signal of the first chip are mounted on a die pad, each chip electrode is connected to a lead terminal for external extraction by wires, and the semiconductor device is sealed with a sealing resin,
the lead terminals constitute a first lead row and a second lead row each consisting of a plurality of lead terminals arranged opposite to each other with the die pad interposed therebetween;
the first chip has a resistor element as a main component, the resistor element including a first voltage dividing resistor string including a first resistor element and a second resistor element, a second voltage dividing resistor string including a third resistor element and a fourth resistor element, and a feedback resistor including a fifth resistor element;
The second chip has an operational amplifier as a main component and includes a first operational amplifier and a second operational amplifier;
the lead terminal of the first lead row is composed of two lead terminals, one of two resistor chip electrodes formed on one side of the rectangular first chip facing the first lead row, the resistor chip electrode being connected to one end of the first voltage-dividing resistor row, and the other lead terminal of the first lead row is connected to the other of the two resistor chip electrodes, the resistor chip electrode being connected to one end of the second voltage-dividing resistor row;
Among other resistor chip electrodes arranged on another side opposite to the one side of the two resistor chip electrodes, a resistor chip electrode connected to a first series connection point which is a connection point between the first resistor element and the second resistor element, which outputs a first divided voltage of the first voltage-dividing resistor string, and a resistor chip electrode connected to a second series connection point which is a connection point between the third resistor element and the fourth resistor element, which outputs a second divided voltage of the second voltage-dividing resistor string, are connected to operational amplifier chip electrodes connected to a non-inverting input terminal and an inverting input terminal of the first operational amplifier among operational amplifier chip electrodes arranged on one side of the first chip formed on the rectangular second chip, respectively, and resistor chip electrodes connected to the other end of the first voltage-dividing resistor string and the other end of the second voltage-dividing resistor string, which are connected to a reference voltage, are connected to lead terminals of the second lead string;
among the op amp chip electrodes arranged on one side of the first chip side formed on the second chip, resistor chip electrodes connected to both ends of the feedback resistor are connected between an op amp chip electrode connected to the output terminal of the first op amp and an op amp chip electrode connected to the inverting input terminal of the first op amp, a resistor chip electrode connected to the first series connection point is connected to an op amp chip electrode connected to a non-inverting input terminal of the second op amp among the op amp chip electrodes arranged on one side of the first chip side formed on the second chip, and another op amp chip electrode including an op amp chip electrode connected to the output terminal of the second op amp connected to the inverting input terminal of the second op amp is connected to a lead terminal of the second lead row,
dividing a voltage applied to a lead terminal of the first lead string by the first voltage dividing resistor string and the second voltage dividing resistor string, outputting the first divided voltage to a non-inverting input terminal of the first operational amplifier, outputting the second divided voltage to an inverting input terminal of the first operational amplifier, outputting an output signal signal processed by the first operational amplifier from a lead terminal of the second lead string, outputting the first divided voltage to the non-inverting input terminal of the second operational amplifier, and outputting an output signal signal signal processed by the second operational amplifier from a lead terminal of the second lead string;
the two lead terminals of the first lead row are spaced apart from each other by a distance sufficient to withstand a voltage applied between the lead terminals;
A semiconductor device, wherein the sealing resin is filled between at least two lead terminals of the first lead row.
前記第１のチップ上の前記第２のチップ側の表面に、あるいは前記第２のチップ上の前記第１のチップ側の表面に補助配線が配置されていることと、
前記第１のオペアンプの非反転入力端子と前記第２のオペアンプの非反転入力端子は、前記補助配線を経由して接続されていることを特徴とする半導体装置。 2. The semiconductor device according to claim 1,
Auxiliary wiring is disposed on a surface of the first chip facing the second chip, or on a surface of the second chip facing the first chip;
a non-inverting input terminal of the first operational amplifier and a non-inverting input terminal of the second operational amplifier are connected to each other via the auxiliary wiring.
前記第２のリード列のいずれかのリード端子と、前記抵抗チップ電極あるいは前記オペアンプチップ電極は、前記ダイパッド上に搭載された中継チップを経由して接続されていることを特徴とする半導体装置。 3. The semiconductor device according to claim 1,
A semiconductor device characterized in that any one of the lead terminals of the second lead row and the resistor chip electrode or the operational amplifier chip electrode are connected via a relay chip mounted on the die pad.
前記第２のリード列のいずれかのリード端子と、前記抵抗チップ電極あるいは前記オペアンプチップ電極は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して接続されていることを特徴とする半導体装置。 3. The semiconductor device according to claim 1,
A semiconductor device characterized in that any one of the lead terminals of the second lead row and the resistor chip electrode or the operational amplifier chip electrode are connected via a relay chip having an ESD protection element mounted on the die pad.
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