JP7669779B2

JP7669779B2 - 回路装置及び発振器

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Publication number: JP7669779B2
Application number: JP2021077277A
Authority: JP
Inventors: 耕平別府; 壮洋山本
Original assignee: Seiko Epson Corp
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Priority date: 2021-04-30
Filing date: 2021-04-30
Publication date: 2025-04-30
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Description

本発明は、回路装置及び発振器に関する。

特許文献１には、反転回路によって水晶振動子を振動させ、反転回路の出力信号が複数の反転バッファーに入力されて最終段の反転バッファーからクロック信号を出力するとともに、ローパスフィルターを用いて当該クロック信号のデューティー比を平均化し、そのアナログ値によってクロック信号のデューティー比が５０％に保持されるようにフィードバック制御する発振回路が記載されている。

特開２０１５－０７３２４６号公報

一般に、特許文献１に記載の発振回路のように、最終段のバッファーから出力されるクロック信号は外部接続端子から外部に出力されるため、外部接続端子に接続される負荷が大きい場合にはクロック信号の立ち上がり時間や立ち下がり時間が長い場合がある。また、外部接続端子から出力されるクロック信号は、ＥＭＩノイズを低減させるために、意図的に立ち上がり時間や立ち下がり時間が長い波形の場合もある。このように、立ち上がり時間や立ち下がり時間が長いクロック信号は、矩形波形に対して歪んだ波形となるため、ローパスフィルターで平滑化された直流電圧とデューティー比との相関が複雑になる。そのため、外部接続端子から出力されるクロック信号を平滑化した直流電圧に基づいて、当該クロック信号のデューティー比を高精度に算出することは難しい。

本発明に係る回路装置の一態様は、
発振信号を生成する発振回路と、
前記発振信号に基づく第１のクロック信号を出力する第１のバッファー回路と、
前記第１のクロック信号に基づく第２のクロック信号を出力する第２のバッファー回路と、
前記第１のバッファー回路が前記第１のクロック信号を出力する第１のノードと電気的に接続可能な第１の端子と、
前記第２のバッファー回路が前記第２のクロック信号を出力する第２のノードと電気的に接続される第２の端子と、を備え、
前記第１のクロック信号の立ち上がり時間は、前記第２のクロック信号の立ち上がり時間よりも短い。

本発明に係る発振器の一態様は、
前記回路装置の一態様と、
振動子と、を含む。

本実施形態の発振器の斜視図。本実施形態の発振器の断面図。第１実施形態の発振器の機能ブロック図。発振回路の構成例を示す図。クロック信号ＣＫＯ，ＣＫ４の各電圧波形の一例を示す図。クロック信号ＣＫＯのデューティー比と直流バイアスとの関係の一例を示す図。クロック信号ＣＫ４のデューティー比と直流バイアスとの関係の一例を示す図。第１実施形態においてＸＩ端子からＴ３端子又はＴ４端子までの信号伝搬経路上にある各回路の詳細を示す図。第１実施形態の発振器から出力されるクロック信号ＣＫＯのデューティー比の検査方法の手順の一例を示すフローチャート図。デューティー比の検査を行うときの各端子及び各スイッチの制御信号の電圧波形の一例を示す図。第２実施形態の発振器の機能ブロック図。第２実施形態においてＸＩ端子からＴ３端子又はＴ５端子までの信号伝搬経路上にある各回路の詳細を示す図。第２実施形態の発振器から出力されるクロック信号ＣＫＯのデューティー比の検査方法の手順の一例を示すフローチャート図。第３実施形態の発振器の機能ブロック図。第３実施形態においてＸＩ端子からＴ３端子又はＴ４端子までの信号伝搬経路上にある各回路の詳細を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．第１実施形態
１－１．発振器の構成
図１及び図２は、本実施形態の発振器１の構造の一例を示す図である。図１は、発振器１の斜視図であり、図２は、図１のＡ－Ａ断面図である。

図１及び図２に示すように、発振器１は、回路装置２、振動子３、パッケージ４、リッド５及び複数の外部端子６を含む。本実施形態では、振動子３は、基板材料として水晶を用いた水晶振動子であり、例えば、ＡＴカット水晶振動子や音叉型水晶振動子等である。振動子３は、ＳＡＷ（Surface Acoustic Wave）共振子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。また、振動子３の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、本実施形態では、回路装置２は１チップの集積回路（ＩＣ：Integrated Circuit）で実現されている。ただし、回路装置２は、少なくとも一部がディスクリート部品で構成されていてもよい。

パッケージ４は、回路装置２と振動子３とを同一空間内に収容する。具体的には、パッケージ４には、凹部が設けられており、リッド５で凹部を覆うことによって収容室７となる。パッケージ４の内部又は凹部の表面には、回路装置２の２つの端子、具体的には、後述する図３のＸＩ端子及びＸＯ端子と、振動子３の２つの励振電極３ａ，３ｂとをそれぞれ電気的に接続するための不図示の配線が設けられている。また、パッケージ４の内部又は凹部の表面には、回路装置２の各端子とパッケージ４の底面に設けられた各外部端子６とを電気的に接続するための不図示の配線が設けられている。なお、パッケージ４は、回路装置２と振動子３とを同一空間内に収容する構成には限られない。例えば、回路装置２がパッケージの基板の一方の面に搭載され、振動子３が他方の面に搭載される、いわゆるＨ型のパッケージであってもよい。

振動子３は、その表面及び裏面にそれぞれ金属の励振電極３ａ，３ｂを有しており、励振電極３ａ，３ｂを含む振動子３の形状や質量に応じた所望の周波数で発振する。

図３は、第１実施形態の発振器１の機能ブロック図である。図３に示すように、本実施形態の発振器１は、回路装置２と振動子３とを含む。回路装置２は、外部接続端子として、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子、ＶＣ端子、ＸＩ端子及びＸＯ端子を有している。ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子及びＶＣ端子は、図２に示した発振器１の複数の外部端子６であるＴ１端子、Ｔ２端子、Ｔ３端子及びＴ４端子とそれぞれ電気的に接続されている。ＸＩ端子は振動子３の一端と電気的に接続され、ＸＯ端子は振動子３の他端と電気的に接続される。

本実施形態では、回路装置２は、発振回路１０、出力回路２０、温度センサー３０、温度補償回路３２、周波数制御回路３４、ロジック回路３６、電源回路４０、記憶回路５０、ＲＣフィルター６０及びスイッチ回路７０，８０，９０を含む。なお、回路装置２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

電源回路４０は、Ｔ１端子及びＶＤＤ端子を介して外部から供給される電源電圧に基づいて各種の一定電圧を生成し、各回路に供給する。例えば、電源回路４０は、バンドギャップリファレンス回路の出力電圧に基づいて一定電圧をそれぞれ生成する複数のレギュレーターを含んでもよい。

発振回路１０は、ＸＩ端子及びＸＯ端子と電気的に接続され、振動子３を発振させて発振信号ＯＳＣＯを生成する。具体的には、発振回路１０は、振動子３から出力される信号がＸＩ端子を介して入力され、当該信号を増幅してＸＯ端子を介して振動子３に供給する。

温度センサー３０は、回路装置２の温度を検出し、温度に応じた電圧の温度信号を出力するものであり、例えば、バンドギャップリファレンス回路の温度特性を利用した回路等で実現される。

温度補償回路３２は、温度センサー３０から出力される温度信号と、振動子３の周波数温度特性に応じた温度補償データとに基づいて、発振回路１０から出力される発振信号ＯＳＣＯの周波数温度特性を補正するための温度補償電圧Ｖｃｏｍｐを生成し、発振回路１０に供給する。温度補償データは、ロジック回路３６から温度補償回路３２に供給される。

周波数制御回路３４は、スイッチ回路９０がオンのときに、Ｔ４端子から入力される周波数制御信号がＶＣ端子を介して供給される。そして、周波数制御回路３４は、周波数制御信号の電圧レベルに応じて、発振回路１０の発振周波数を制御するための周波数制御電圧Ｖａｆｃを生成し、発振回路１０に供給する。

温度補償電圧Ｖｃｏｍｐにより、発振回路１０が出力する発振信号ＯＳＣＯは、所定の温度範囲に含まれる任意の温度において周波数制御電圧Ｖａｆｃに応じたほぼ一定の周波数となる。発振信号ＯＳＣＯは、出力回路２０に入力される。

本実施形態では、出力回路２０は、波形整形回路２１、分周回路２２、プリバッファー２３、出力バッファー２４、プリバッファー２５及び出力バッファー２６を含む。

波形整形回路２１は、発振回路１０から出力される発振信号ＯＳＣＯをバッファリングして矩形波のクロック信号ＣＫ１を出力する。

分周回路２２は、波形整形回路２１から出力されるクロック信号ＣＫ１を、分周比データに応じた分周比で分周したクロック信号ＣＫ２を出力する。分周比データは、ロジック回路３６から分周回路２２に供給される。なお、分周回路２２は、分周比が１の場合は、波形整形回路２１から出力されるクロック信号ＣＫ１をバッファリングしたクロック信号ＣＫ２を出力する。分周回路２２から出力されるクロック信号ＣＫ２は、プリバッファー２３及びプリバッファー２５に共通に入力される。

プリバッファー２３は、分周回路２２から出力されるクロック信号ＣＫ２をバッファリングしたクロック信号ＣＫ３を出力する。プリバッファー２３は、出力バッファー２４の入力電圧レベルに整合させた電圧レベルのクロック信号ＣＫ３を出力するレベルシフターとしても機能する。

出力バッファー２４は、プリバッファー２３から出力されるクロック信号ＣＫ３をバッファリングしてＣＭＯＳ（Complementary Metal Oxide Semiconductor）出力波形のクロック信号を出力する。

プリバッファー２５は、分周回路２２から出力されるクロック信号ＣＫ２をバッファリングしたクロック信号ＣＫ４を出力する。

出力バッファー２６は、プリバッファー２５から出力されるクロック信号ＣＫ４をクリップドサイン波形のクロック信号に変換して出力する。

本実施形態では、出力バッファー２４の出力ノード、出力バッファー２６の出力ノード及びＯＵＴ端子は電気的に接続されている。そして、クロック選択データに応じて、出力バッファー２４の出力ノード及び出力バッファー２６の出力ノードの少なくとも一方はハイインピーダンスとなる。クロック選択データは、ロジック回路３６から出力バッファー２４及び出力バッファー２６に供給される。

出力バッファー２６の出力ノードのみがハイインピーダンスである場合は、出力バッファー２４から出力されるＣＭＯＳ出力波形のクロック信号が、ＯＵＴ端子及びＴ３端子を介して、クロック信号ＣＫＯとして発振器１の外部に出力される。また、出力バッファー２４の出力ノードのみがハイインピーダンスである場合は、出力バッファー２６から出力されるクリップドサイン波形のクロック信号が、ＯＵＴ端子及びＴ３端子を介して、クロック信号ＣＫＯとして発振器１の外部に出力される。

ＲＣフィルター６０は、プリバッファー２５から出力されるクロック信号ＣＫ４が入力され、クロック信号ＣＫ４の電圧を平滑化した直流電圧を出力する。

スイッチ回路７０，８０，９０は、スイッチ制御データに応じてそれぞれオン又はオフする。スイッチ制御データは、ロジック回路３６からスイッチ回路７０，８０，９０に供給される。

スイッチ回路７０がオンのときはＲＣフィルター６０とスイッチ回路８０の一端とが導通し、スイッチ回路７０がオフのときはＲＣフィルター６０とスイッチ回路８０の一端とが非導通となる。

スイッチ回路８０がオンのときはスイッチ回路７０の一端とＶＣ端子とが導通し、スイッチ回路８０がオフのときはスイッチ回路７０の一端とＶＣ端子とが非導通となる。

スイッチ回路９０がオンのときはＶＣ端子と周波数制御回路３４の入力ノードとが導通し、スイッチ回路９０がオフのときはＶＣ端子と周波数制御回路３４の入力ノードとが非導通となる。

ロジック回路３６は、各回路の動作を制御する。具体的には、ロジック回路３６は、回路装置２の端子に入力される制御信号に基づいて、発振器１あるいは回路装置２の動作モードを、外部通信モード、通常動作モード及び各種の検査モードを含む複数のモードのうちの１つに設定し、設定した動作モードに応じた制御を行う。本実施形態では、ロジック回路３６は、ＶＤＤ端子への電源電圧の供給が開始してから所定期間内に、ＶＣ端子から所定のパターンの制御信号が入力された場合には、当該所定期間の経過後に動作モードを外部通信モードに設定する。例えば、ロジック回路３６は、電源電圧の供給により振動子３が発振を開始して発振が安定したことを検出するまでの期間を当該所定期間としてもよいし、発振信号ＯＳＣＯのパルス数をカウントし、カウント値が所定の値に到達したら当該所定期間が経過したと判断してもよい。また、例えば、ロジック回路３６は、電源電圧の供給により動作を開始するＲＣ時定数回路の出力信号に基づいて当該所定期間を計測してもよい。

ロジック回路３６は、外部通信モードでは、出力バッファー２４，２６の出力をともにハイインピーダンスに設定するクロック選択データを出力するとともに、スイッチ回路７０，８０，９０をともにオフに設定するスイッチ制御データを出力する。外部通信モードでは、ＶＣ端子及びＯＵＴ端子からシリアルクロック信号及びシリアルデータ信号が互いに同期して入力される。ロジック回路３６は、外部通信モードにおいて、例えばＩ^２Ｃ（Inter-Integrated Circuit）バスの規格に準じて、シリアルクロック信号のエッジ毎にシリアルデータ信号をサンプリングする。そして、ロジック回路３６は、サンプリングしたコマンド及びデータに基づいて、動作モードの設定や各動作モードでのクロック選択データやスイッチ制御データの設定、レジスター５１又は不揮発性メモリー５２に対するデータの読み出しや書き込み等の処理を行う。なお、本実施形態では、ロジック回路３６は、例えば、Ｉ^２Ｃ（Inter-Integrated Circuit）バス等の２線式バスのインターフェース回路として機能するが、ＳＰＩ（Serial Peripheral Interface）バス等の３線式バスあるいは４線式バスのインターフェース回路として機能してもよい。

例えば、ロジック回路３６は、外部通信モードにおいて、通常動作モード設定コマンドをサンプリングした場合、動作モードを外部通信モードから通常動作モードに移行させる。ロジック回路３６は、通常動作モードでは、出力バッファー２４，２６の出力のいずれか一方のみをハイインピーダンスに設定するクロック選択データを出力するとともに、スイッチ回路７０，８０をオフ、スイッチ回路９０をオンに設定するスイッチ制御データを出力する。これにより、ＶＣ端子とＲＣフィルター６０とが電気的に切断され、ＶＣ端子と周波数制御回路３４とが電気的に接続される。その結果、ＶＣ端子の電圧に応じた周波数のクロック信号ＣＫＯがＯＵＴ端子からＴ３端子を介して外部に出力される。

なお、ロジック回路３６は、電源電圧の供給が開始してから所定期間内に、ＶＣ端子から所定のパターンの制御信号が入力されない場合には、当該所定期間の経過後に動作モードを外部通信モードに設定せずに、直接、通常動作モードに設定する。

また、例えば、ロジック回路３６は、外部通信モードにおいて、デューティー比検査コマンドをサンプリングした場合、動作モードを外部通信モードから検査モードの１つであるデューティー比検査モードに移行させる。ロジック回路３６は、デューティー比検査モードでは、スイッチ回路７０，８０をオン、スイッチ回路９０をオフに設定するスイッチ制御データを出力する。これにより、ＶＣ端子とＲＣフィルター６０の出力ノードとが電気的に接続され、ＶＣ端子と周波数制御回路３４の入力ノードとは電気的に切断される。その結果、ＲＣフィルター６０から出力される直流電圧がＶＣ端子を介してＴ４端子から外部に出力され、外部装置は、Ｔ４端子の電圧に基づいてクロック信号ＣＫ４のデューティー比を算出することができる。

記憶回路５０は、各種の情報を記憶する回路であり、レジスター５１と、不揮発性メモリー５２とを有する。不揮発性メモリー５２は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等である。発振器１の製造工程において、不揮発性メモリー５２に、温度補償データ、分周比データ、クロック選択データ等の各種の情報が記憶される。そして、発振器１に電源が投入されると、不揮発性メモリー５２に記憶されている各種の情報はレジスター５１に転送され、レジスター５１に保存された各種の情報がロジック回路３６を介して適宜各回路に供給される。

１－２．発振回路の構成
図４は、発振回路１０の構成例を示す図である。図４に示すように、発振回路１０は、基準電圧回路１１、バイアス電流生成回路１２、容量回路１３，１４、可変容量回路１５，１６，１７，１８、バイポーラトランジスター１０１、抵抗素子１０２及び容量素子１０３，１０４を含む。なお、本実施形態の発振回路１０は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

基準電圧回路１１は、複数の抵抗素子１１１及びデューティー比調整回路１１２を含む。複数の抵抗素子１１１は、電源電圧ＶＤＤＬの供給線とグラウンドとの間に直列に接続されている。電源電圧ＶＤＤＬは電源回路４０から供給される。基準電圧回路１１は、電源電圧ＶＤＤＬとグラウンド電圧との間の電圧が複数の抵抗素子１１１で分圧された複数の電圧の少なくとも一部を、ｎ個の基準電圧ＶｃｇＣ［ｎ：１］及びｍ個の基準電圧ＶｃｇＡ［ｍ：１］として出力する。ｎ，ｍは、それぞれ２以上の整数である。整数ｎと整数ｍは、同じでもよいし、異なっていてもよい。また、ｎ個の基準電圧ＶｃｇＣ［ｎ：１］の少なくとも１つと、ｍ個の基準電圧ＶｃｇＡ［ｍ：１］の少なくとも１つとが同じであってもよい。基準電圧ＶｃｇＣ［ｎ：１］は、可変容量回路１５，１６に供給される。また、基準電圧ＶｃｇＡ［ｍ：１］は、可変容量回路１７，１８に供給される。

デューティー比調整回路１１２は、デューティー比調整データに基づいて、複数の抵抗素子１１１で分圧された複数の電圧の一部又は全部のうちのいずれか１つを選択してバイアス電圧Ｖｒｅｆｂとして出力する。デューティー比調整データは、不揮発性メモリー５２に記憶されており、ロジック回路３６は、不揮発性メモリー５２からレジスター５１に転送されたデューティー比調整データをデューティー比調整回路１１２に供給する。

バイアス電流生成回路１２は、２つのＰチャンネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスター１２１，１２２及び定電流源１２３を含む。

ＭＯＳトランジスター１２１は、ゲートとドレインが電気的に接続され、ソースに電源電圧ＶＤＤＬが供給される。ＭＯＳトランジスター１２２は、ゲートがＭＯＳトランジスター１２１のゲートと電気的に接続され、ソースに電源電圧ＶＤＤＬが供給され、ドレインが増幅素子であるバイポーラトランジスター１０１のコレクターと電気的に接続されている。ＭＯＳトランジスター１２１のゲート及びドレインは定電流源１２３の一端と電気的に接続されている。定電流源１２３の他端はグラウンドに接続されている。

このように構成されているバイアス電流生成回路１２では、定電流源１２３を流れる基準電流Ｉｒｅｆが、ＭＯＳトランジスター１２１，１２２によって構成されるカレントミラー回路によって所定倍された電流がＭＯＳトランジスター１２２のソース－ドレイン間に流れる。この電流がバイアス電流Ｉｂｉａｓとしてバイポーラトランジスター１０１に供給される。

容量素子１０３は、一端がバイポーラトランジスター１０１のベースと電気的に接続され、他端がＸＩ端子を介して振動子３の一端と電気的に接続されている。

容量素子１０４は、一端がＭＯＳトランジスター１２１のゲート及びＭＯＳトランジスター１２２のゲートと電気的に接続され、他端がバイポーラトランジスター１０１のベースと電気的に接続されている。

バイポーラトランジスター１０１は、ベースが容量素子１０３の一端と電気的に接続され、コレクターがＸＯ端子と電気的に接続され、エミッターが接地されている。また、バイポーラトランジスター１０１のベースとコレクターとの間には、抵抗素子１０２が接続されている。そして、バイポーラトランジスター１０１のコレクターにはバイアス電流Ｉｂｉａｓが供給される。

ＸＩ端子から入力される発振信号は、容量素子１０３を介してバイポーラトランジスター１０１のゲートに供給され、増幅素子であるバイポーラトランジスター１０１によって増幅される。増幅された発振信号は、バイポーラトランジスター１０１のコレクターからＸＯ端子を介して振動子３に供給される。なお、増幅素子として、バイポーラトランジスター１０１に代えて、ＭＯＳトランジスターやＣＭＯＳインバーターが用いられてもよい。

発振回路１０は、ＸＩ端子と容量素子１０３の他端との間のノードに生じる信号を発振信号ＯＳＣＯとして出力する。当該ノードには、基準電圧回路１１のデューティー比調整回路１１２からバイアス電圧Ｖｒｅｆｂが供給される。そのため、発振信号ＯＳＣＯは、バイアス電圧Ｖｒｅｆｂを中心に振動する波形となり、出力回路２０の波形整形回路２１に入力される。したがって、バイアス電圧Ｖｒｅｆｂに応じて、波形整形回路２１から出力されるクロック信号ＣＫ１のデューティー比が変化し、その結果、出力回路２０から出力されるクロック信号ＣＫＯのデューティー比も変化する。バイアス電圧Ｖｒｅｆｂは、ロジック回路３６から供給されるデューティー比調整データに応じた電圧となるので、不揮発性メモリー５２に適切なデューティー比調整データを設定することにより、クロック信号ＣＫＯのデューティー比を目標値に近づけることができる。目標値は、例えば５０％である。

容量回路１３は、ｋ個の容量素子１３１－１～１３１－ｋ及びｋ個のスイッチ素子１３２－１～１３２－ｋを含む。ｋは２以上の整数である。１以上ｋ以下の各整数ｉに対して、容量素子１３１－ｉは、一端がＸＩ端子と電気的に接続され、他端がスイッチ素子１３２－ｉの一端と電気的に接続されている。スイッチ素子１３２－ｉの他端は、グラウンドと電気的に接続されている。

容量回路１４は、ｋ個の容量素子１４１－１～１４１－ｋ及びｋ個のスイッチ素子１４２－１～１４２－ｋを含む。１以上ｋ以下の各整数ｉに対して、容量素子１４１－ｉは、一端がＸО端子と電気的に接続され、他端がスイッチ素子１４２－ｉの一端と電気的に接続されている。スイッチ素子１４２－ｉの他端は、グラウンドと電気的に接続されている。

スイッチ素子１３２－１～１３２－ｋは、周波数調整データの各ビットの値に応じてそれぞれオン又はオフする。容量素子１３１－ｉは、スイッチ素子１３２－ｉがオンのときにＸＩ端子とグラウンドとの間に接続される。同様に、スイッチ素子１４２－１～１４２－ｋは、周波数調整データの各ビットの値に応じてそれぞれオン又はオフする。容量素子１４１－ｉは、スイッチ素子１４２－ｉがオンのときにＸＯ端子とグラウンドとの間に接続される。周波数調整データは、不揮発性メモリー５２に記憶されており、ロジック回路３６は、不揮発性メモリー５２からレジスター５１に転送された周波数調整データを容量回路１３，１４に供給する。

容量回路１３の容量値は、容量素子１３１－１～１３１－ｋのうち、ＸＩ端子とグラウンドとの間に接続される容量素子の容量値の総和である。また、容量回路１４の容量値は、容量素子１４１－１～１４１－ｋのうち、ＸＯ端子とグラウンドとの間に接続される容量素子の容量値の総和である。したがって、周波数調整データに応じて容量回路１３，１４の容量値が変化する。容量回路１３，１４は振動子３の負荷容量として機能し、容量回路１３，１４の容量値に応じて発振信号ＯＳＣＯの周波数が変化する。その結果、クロック信号ＣＫＯの周波数が変化する。したがって、不揮発性メモリー５２に適切な周波数調整データを設定することにより、基準温度におけるクロック信号ＣＫＯの周波数と目標周波数との差を最小にすることができる。基準温度は、例えば２５℃であってもよい。

可変容量回路１５は、容量素子１５１、ｎ個の可変容量素子１５２－１～１５２－ｎ、ｎ個の容量素子１５３－１～１５３－ｎ及び抵抗素子１５４を含む。容量素子１５１は、一端がＸＩ端子と電気的に接続され、他端が可変容量素子１５２－１～１５２－ｎの各一端及び抵抗素子１５４の一端と電気的に接続されている。１以上ｎ以下の各整数ｉに対して、可変容量素子１５２－ｉの他端は、容量素子１５３－ｉの一端と電気的に接続され、容量素子１５３－ｉの他端は、グラウンドと電気的に接続されている。そして、可変容量素子１５２－ｉの他端及び容量素子１５３－ｉの一端には、基準電圧ＶｃｇＣ［ｉ］が供給される。また、可変容量素子１５２－１～１５２－ｎの各一端には、抵抗素子１５４を介して温度補償電圧Ｖｃｏｍｐが供給される。

可変容量回路１６は、容量素子１６１、ｎ個の可変容量素子１６２－１～１６２－ｎ、ｎ個の容量素子１６３－１～１６３－ｎ及び抵抗素子１６４を含む。容量素子１６１は、一端がＸＯ端子と電気的に接続され、他端が可変容量素子１６２－１～１６２－ｎの各一端及び抵抗素子１６４の一端と電気的に接続されている。１以上ｎ以下の各整数ｉに対して、可変容量素子１６２－ｉの他端は、容量素子１６３－ｉの一端と電気的に接続され、容量素子１６３－ｉの他端は、グラウンドと電気的に接続されている。そして、可変容量素子１６２－ｉの他端及び容量素子１６３－ｉの一端には、基準電圧ＶｃｇＣ［ｉ］が供給される。また、可変容量素子１６２－１～１６２－ｎの各一端には、抵抗素子１６４を介して温度補償電圧Ｖｃｏｍｐが供給される。

可変容量素子１５２－１～１５２－ｎの各容量値は、温度補償電圧Ｖｃｏｍｐに応じて変化する。同様に、可変容量素子１６２－１～１６２－ｎの各容量値は、温度補償電圧Ｖｃｏｍｐに応じて変化する。したがって、温度補償電圧Ｖｃｏｍｐに応じて可変容量回路１５，１６の容量値が変化する。可変容量回路１５，１６は振動子３の負荷容量として機能し、可変容量回路１５，１６の容量値に応じて発振信号ＯＳＣＯの周波数が変化する。その結果、クロック信号ＣＫＯの周波数が変化する。したがって、不揮発性メモリー５２に適切な温度補償データを設定することにより、所定の温度範囲の任意の温度におけるクロック信号ＣＫＯの周波数と目標周波数との差を最小にすることができる。

可変容量回路１７は、容量素子１７１、ｍ個の可変容量素子１７２－１～１７２－ｍ、ｍ個の容量素子１７３－１～１７３－ｎ及び抵抗素子１７４を含む。容量素子１７１は、一端がＸＩ端子と電気的に接続され、他端が可変容量素子１７２－１～１７２－ｍの各一端及び抵抗素子１７４の一端と電気的に接続されている。１以上ｍ以下の各整数ｉに対して、可変容量素子１７２－ｉの他端は、容量素子１７３－ｉの一端と電気的に接続され、容量素子１７３－ｉの他端は、グラウンドと電気的に接続されている。そして、可変容量素子１７２－ｉの他端及び容量素子１７３－ｉの一端には、基準電圧ＶｃｇＡ［ｉ］が供給される。また、可変容量素子１７２－１～１７２－ｍの各一端には、抵抗素子１７４を介して周波数制御電圧Ｖａｆｃが供給される。

可変容量回路１８は、容量素子１８１、ｍ個の可変容量素子１８２－１～１８２－ｍ、ｍ個の容量素子１８３－１～１８３－ｎ及び抵抗素子１８４を含む。容量素子１８１は、一端がＸＯ端子と電気的に接続され、他端が可変容量素子１８２－１～１８２－ｍの各一端及び抵抗素子１８４の一端と電気的に接続されている。１以上ｍ以下の各整数ｉに対して、可変容量素子１８２－ｉの他端は、容量素子１８３－ｉの一端と電気的に接続され、容量素子１８３－ｉの他端は、グラウンドと電気的に接続されている。そして、可変容量素子１８２－ｉの他端及び容量素子１８３－ｉの一端には、基準電圧ＶｃｇＡ［ｉ］が供給される。また、可変容量素子１８２－１～１８２－ｍの各一端には、抵抗素子１８４を介して周波数制御電圧Ｖａｆｃが供給される。

可変容量素子１７２－１～１７２－ｍの各容量値は、周波数制御電圧Ｖａｆｃに応じて変化する。同様に、可変容量素子１８２－１～１８２－ｍの各容量値は、周波数制御電圧Ｖａｆｃに応じて変化する。したがって、周波数制御電圧Ｖａｆｃに応じて可変容量回路１７，１８の容量値が変化する。可変容量回路１７，１８は振動子３の負荷容量として機能し、可変容量回路１７，１８の容量値に応じて発振信号ＯＳＣＯの周波数が変化する。その結果、クロック信号ＣＫＯの周波数が変化する。したがって、Ｔ４端子に印加される電圧に応じて、クロック信号ＣＫＯの周波数を変化させることができる。

例えば、容量素子１０３，１０４，１３１－１～１３１－ｋ，１４１－１～１４１－ｋ，１５１，１５３－１～１５３－ｎ，１６１，１６３－１～１６３－ｎ，１７１，１７３－１～１７３－ｍ，１８１，１８３－１～１８３－ｍは、それぞれ、２つの電極に金属を用いたＭＩＭ（Metal Insulator Metal）型のキャパシターであってもよいし、２つの電極にポリシリコンを用いたＰＩＰ（Poly Insulator Poly）型のキャパシターであってもよい。また、例えば、可変容量素子１５２－１～１５２－ｎ，１６２－１～１６２－ｎ，１７２－１～１７２－ｍ，１８２－１～１８２－ｍは、それぞれ、ＭＯＳトランジスターのソースとドレインが接続されたバラクターであってもよい。

１－３．デューティー比の検査方法
前述の通り、本実施形態では、不揮発性メモリー５２に適切なデューティー比調整データを設定することにより、クロック信号ＣＫＯのデューティー比を目標値に近づけることができる。適切なデューティー比調整データを算出するためには、例えば、デューティー比調整データが初期値に設定されている状態でクロック信号ＣＫＯのデューティー比を求める必要がある。

図５は、Ｔ３端子から出力されるクロック信号ＣＫＯ及びプリバッファー２５から出力されるクロック信号ＣＫ４の各電圧波形の一例を示す図である。図５の例では、クロック信号ＣＫＯ，ＣＫ４は、ともにデューティー比が５０％の波形である。また、図６は、クロック信号ＣＫＯのデューティー比と直流バイアスとの関係の一例を示す図であり、図７は、クロック信号ＣＫ４のデューティー比と直流バイアスとの関係の一例を示す図である。直流バイアスは電圧の平均値であり、クロック信号ＣＫ４の直流バイアスは、ＲＣフィルター６０から出力される直流電圧に相当する。また、クロック信号ＣＫＯの直流バイアスは、仮にＴ３端子にＲＣフィルターを接続した場合に当該ＲＣフィルターから出力される直流電圧に相当する。

前述の通り、出力バッファー２６から出力されるクロック信号ＣＫＯはクリップドサイン波形の信号である。そのため、図５に示すように、クリップドサイン波形のクロック信号ＣＫＯは、波形の立ち上がり及び立ち下がりが緩やかである。また、前述の通り、出力バッファー２４から出力されるクロック信号ＣＫＯはＣＭＯＳ出力波形の信号である。しかしながら、Ｔ３端子に接続される外部回路の負荷が大きいと、ＣＭＯＳ出力波形のクロック信号ＣＫＯは、波形の立ち上がり及び立ち下がりが緩やかになる。したがって、Ｔ３端子から出力されるクロック信号ＣＫＯは、発振振幅が大きく変動する。その結果、図６に示すように、クロック信号ＣＫＯのデューティー比と直流バイアスとは線形の関係にならず、直流バイアスからデューティー比を正確に算出することが難しい。

一方、本実施形態では、プリバッファー２５は、負荷の小さい出力バッファー２６及びＲＣフィルター６０を駆動し、かつ、波形整形回路２１よりも駆動能力が高い。したがって、図５に示すように、プリバッファー２５から出力されるクロック信号ＣＫ４は矩形波の信号となり、クロック信号ＣＫ４の立ち上がり時間は、クロック信号ＣＫＯの立ち上がり時間よりも短く、クロック信号ＣＫ４の立ち下がり時間は、クロック信号ＣＫＯの立ち下がり時間よりも短い。立ち上がり時間は、電圧が規定された下限値に到達してから規定された上限値に到達するまでの時間であり、立ち下がり時間は、電圧が当該上限値に到達してから当該下限値に到達するまでの時間である。上限値及び下限値の規定方法は、信号波形の種類や製品仕様等によって異なる。代表的な例を挙げると、下限値は電源電圧の２０％であり、上限値は電源電圧の８０％である。

このように、クロック信号ＣＫ４は、波形の立ち上がり及び立ち下がりが急峻であり、発振振幅がほぼ一定である。その結果、図７に示すように、クロック信号ＣＫ４のデューティー比と直流バイアスとは線形の関係となり、直流バイアスからデューティー比を正確に算出可能である。さらに、発振器１の動作のシミュレーション結果や発振器１の評価結果等から、クロック信号ＣＫ４のデューティー比とクロック信号ＣＫＯのデューティー比との相関関係を求めることができるので、当該相関関係に基づき、クロック信号ＣＫ４のデューティー比からクロック信号ＣＫＯのデューティー比を正確に算出可能である。

そのため、本実施形態では、ＲＣフィルター６０の入力ノードは、出力バッファー２４，２６の出力ノードではなく、プリバッファー２５の出力ノードと接続されており、ＲＣフィルター６０から出力される直流電圧は、クロック信号ＣＫ４の直流バイアスに相当する。そして、デューティー比検査モードにおいて、ＲＣフィルター６０の出力ノードとＴ３端子とが電気的に接続されるので、外部装置は、図７の関係より、Ｔ３端子の電圧に基づいてクロック信号ＣＫ４のデューティー比を算出可能である。さらに、外部装置は、クロック信号ＣＫ４のデューティー比とクロック信号ＣＫＯのデューティー比との相関関係に基づき、クロック信号ＣＫＯのデューティー比を正確に算出することができる。このクロック信号ＣＫＯは、出力バッファー２６から出力されるクリップドサイン波形のクロック信号であってもよいし、出力バッファー２４から出力されるＣＭＯＳ出力波形のクロック信号であってもよい。

なお、ＲＣフィルター６０の入力ノードは、プリバッファー２３の出力ノードと接続されていてもよい。本実施形態では、プリバッファー２３は、出力バッファー２４のみを駆動し、かつ、波形整形回路２１よりも駆動能力が高いので、プリバッファー２３から出力されるクロック信号ＣＫ３は矩形波の信号となる。したがって、クロック信号ＣＫ３のデューティー比と直流バイアスとは線形の関係となる。

図８は、デューティー比検査モードにおいて、ＸＩ端子からＴ３端子又はＴ４端子までの信号伝搬経路上にある各回路の詳細を示す図である。

図８に示すように、波形整形回路２１は、バッファー回路２１１を有し、バッファー回路２１１は、発振信号ＯＳＣＯに基づくクロック信号ＣＫ１を出力する。具体的には、バッファー回路２１１は、ＸＩ端子から容量素子１０３を介して発振信号ＯＳＣＯが入力され、クロック信号ＣＫ１を出力する。

分周回路２２は、発振信号ＯＳＣＯに基づくクロック信号ＣＫ２を出力する。具体的には、分周回路２２は、発振信号ＯＳＣＯに基づくクロック信号ＣＫ１が入力され、クロック信号ＣＫ１を分周したクロック信号ＣＫ２を出力する。

プリバッファー２５は、バッファー回路２５１，２５２を有し、バッファー回路２５２は、発振信号ＯＳＣＯに基づくクロック信号ＣＫ４を出力する。具体的には、発振信号ＯＳＣＯに基づくクロック信号ＣＫ２がバッファー回路２５１に入力され、バッファー回路２５２は、バッファー回路２５１の出力信号が入力され、クロック信号ＣＫ４を出力する。

出力バッファー２６は、バッファー回路２６１を有し、バッファー回路２６１は、クロック信号ＣＫ４に基づくクロック信号ＣＫＯを出力する。具体的には、バッファー回路２６１は、バッファー回路２５２から出力されるクロック信号ＣＫ４が入力され、クロック信号ＣＫＯを出力する。ＯＵＴ端子は、バッファー回路２６１がクロック信号ＣＫＯを出力するノードＮ２と電気的に接続されており、クロック信号ＣＫＯは、ＯＵＴ端子及びＴ３端子を介して発振器１の外部に出力される。

ＲＣフィルター６０は、バッファー回路２５２がクロック信号ＣＫ４を出力するノードＮ１とスイッチ回路７０との間に電気的に接続され、抵抗素子６１と容量素子６２とによって構成されるローパスフィルターである。抵抗素子６１の一端はノードＮ１と電気的に接続されており、容量素子６２は抵抗素子６１の他端とグラウンドとの間に接続されている。そして、抵抗素子６１の他端と容量素子６２の一端とが接続されるノードＮ３から、クロック信号ＣＫ４の電圧を平滑化した直流電圧が出力される。

スイッチ回路７０は、ノードＮ１とＶＣ端子とを電気的に接続又切断するスイッチ回路であり、トランスミッションゲート７１とＮチャンネル型のＭＯＳトランジスター７２とを有する。同様に、スイッチ回路８０は、ノードＮ１とＶＣ端子とを電気的に接続又切断するスイッチ回路であり、トランスミッションゲート８１を有する。

トランスミッションゲート７１の一端はノードＮ３と接続され、ＭＯＳトランジスター７２はトランスミッションゲート７１の他端とグラウンドとの間に接続されている。トランスミッションゲート８１は、一端がトランスミッションゲート７１の他端とＭＯＳトランジスター７２のドレインとが接続されるノードＮ４と接続され、他端がＶＣ端子と接続されている。したがって、ＶＣ端子は、抵抗素子６１及びトランスミッションゲート７１，８１を介してノードＮ１と電気的に接続可能である。

通常動作モードや外部通信モードでは、トランスミッションゲート７１，８１がともにオフしてノードＮ１とＶＣ端子とが電気的に切断される。トランスミッションゲート７１がオフするときは、ＭＯＳトランジスター７２がオンし、ノードＮ４はグラウンドと電気的に接続される。

一方、デューティー比検査モードでは、トランスミッションゲート７１，８１がともにオンし、抵抗素子６１及びトランスミッションゲート７１，８１を介して、ノードＮ１とＶＣ端子とが電気的に接続される。そして、ＶＣ端子と接続されているＴ４端子の電圧は、クロック信号ＣＫ４の電圧が平滑化された直流電圧となる。

Ｔ４端子には、発振器１の外部装置である検査装置３００が接続される。検査装置３００は、発振器１をデューティー比検査モードに設定し、Ｔ４端子の電圧を測定する。そして、検査装置３００は、Ｔ４端子の電圧の測定値に基づいてクロック信号ＣＫ４のデューティー比を算出し、クロック信号ＣＫ４のデューティー比に基づいてクロック信号ＣＫＯのデューティー比を算出することができる。

ここで、バッファー回路２５２は、発振信号ＯＳＣＯが出力される発振回路１０の出力ノードとバッファー回路２５２との間に電気的に接続されるバッファー回路２１１よりも駆動能力が高い。そのため、バッファー回路２５２からノードＮ１に出力されるクロック信号ＣＫ４は、バッファー回路２１１から出力されるクロック信号ＣＫ１よりも立ち上がり時間及び立ち下がり時間が短い。したがって、クロック信号ＣＫ４は、クロック信号ＣＫ１よりもデューティー比と直流バイアスとの関係の線形性が高く、検査装置３００は、Ｔ４端子の電圧の測定値に基づいてクロック信号ＣＫ４のデューティー比を精度良く算出することができる。さらに、ノードＮ１は、バッファー回路２６１の入力ノードであるため、クロック信号ＣＫ４のデューティー比とクロック信号ＣＫＯのデューティー比との差が小さいので、検査装置３００は、クロック信号ＣＫ４のデューティー比に基づいてクロック信号ＣＫＯのデューティー比を精度良く算出することができる。

なお、本実施形態では、クロック信号ＣＫ４は第１のクロック信号の一例であり、クロック信号ＣＫＯは第２のクロック信号の一例である。また、バッファー回路２５２は第１のバッファー回路の一例であり、バッファー回路２６１は第２のバッファー回路の一例であり、バッファー回路２１１は第３のバッファー回路の一例である。また、ノードＮ１は第１のノードの一例であり、ノードＮ２は第２のノードの一例である。また、ＶＣ端子は第１の端子の一例であり、ＯＵＴ端子は第２の端子の一例である。

図９は、第１実施形態の発振器１から出力されるクロック信号ＣＫＯのデューティー比の検査方法の手順の一例を示すフローチャート図である。また、図１０は、図９のフローチャートによってデューティー比の検査を行うときの各端子及び各スイッチの制御信号の電圧波形の一例を示す図である。

図９の例では、まず、検査装置３００は、発振器１のＴ１端子に電源電圧を供給する（工程Ｓ１）。図１０に示すように、工程Ｓ１により、Ｔ１端子がグラウンド電圧から所望の電圧まで上昇する。また、不揮発性メモリー５２に記憶されているデューティー比調整データを含む各種の情報がレジスター５１に転送され、ロジック回路３６から各回路に供給される。

次に、検査装置３００は、発振器１のＴ４端子に制御信号を供給し、発振器１を外部通信モードに設定する（工程Ｓ２）。すなわち、図１０に示すように、検査装置３００は、Ｔ１端子に電源電圧を供給してから所定期間内に、発振器１のＴ４端子に予め決められた所定のパターンの信号を供給し、発振器１を外部通信モードに設定する。

次に、検査装置３００は、発振器１のＴ３端子及びＴ４端子に制御信号を供給し、発振器１をデューティー比検査モードに設定する（工程Ｓ３）。すなわち、図１０に示すように、検査装置３００は、外部通信モードにおいて、Ｔ３端子にシリアルクロック信号を供給し、Ｔ４端子にシリアルデータ信号としてデューティー比検査コマンドを供給し、発振器１をデューティー比検査モードに設定する。図１０に示すように、工程Ｓ３により、発振器１が外部通信モードからデューティー比検査モードに移行し、スイッチ回路７０，８０の各制御信号がローレベルからハイレベルに変化するとともに、スイッチ回路９０の制御信号がハイレベルからローレベルに変化する。これにより、スイッチ回路７０，８０がともにオンし、Ｔ４端子とＲＣフィルター６０の出力ノードとが電気的に接続され、Ｔ４端子の電圧がＲＣフィルター６０から出力される直流電圧となる。

次に、検査装置３００は、発振器１のＴ４端子の電圧を測定する（工程Ｓ４）。すなわち、検査装置３００は、ＲＣフィルター６０から出力される直流電圧を測定する。

次に、検査装置３００は、工程Ｓ４で測定したＴ４端子の電圧からクロック信号ＣＫ４のデューティー比を算出する（工程Ｓ５）。

次に、検査装置３００は、工程Ｓ５で算出したクロック信号ＣＫ４のデューティー比からクロック信号ＣＫＯのデューティー比を算出する（工程Ｓ６）。

そして、検査装置３００は、工程Ｓ６で算出したクロック信号ＣＫＯのデューティー比と目標値との差が閾値以下であれば（工程Ｓ７のＹ）、処理を終了する。目標値は、例えば５０％である。閾値は、例えば、デューティー比調整データによるクロック信号ＣＫＯのデューティー比の調整分解能に設定される。

また、検査装置３００は、工程Ｓ６で算出したクロック信号ＣＫＯのデューティー比と目標値との差が閾値よりも大きい場合は（工程Ｓ７のＮ）、当該差から、クロック信号ＣＫＯのデューティー比を目標値に最も近づけるデューティー比調整データを算出し（工程Ｓ８）、処理を終了する。

なお、検査装置３００は、例えば、一連の検査が終了した後、工程Ｓ８で算出したデューティー比調整データ等の必要な情報を不揮発性メモリー５２に書き込む。

１－４．作用効果
以上に説明したように、第１実施形態の発振器１では、回路装置２において、プリバッファー２５が有するバッファー回路２５２がクロック信号ＣＫ４を出力するノードＮ１とＶＣ端子とが電気的に接続されることにより、ＶＣ端子の電圧はＲＣフィルター６０によってクロック信号ＣＫ４が平滑化された直流電圧となる。このクロック信号ＣＫ４の立ち上がり時間及び立ち下がり時間は、出力バッファー２６であるバッファー回路２６１からＯＵＴ端子及びＴ３端子を介して外部に出力されるクロック信号ＣＫＯの立ち上がり時間及び立ち下がり時間よりも短い。そのため、クロック信号ＣＫ４のデューティー比と直流バイアスとの相関は、クロック信号ＣＫＯのデューティー比と直流バイアスとの相関よりも線形に近い。したがって、検査装置３００は、ＶＣ端子と接続されるＴ４端子の電圧に基づいてクロック信号ＣＫ４のデューティー比を高精度に算出し、さらに、クロック信号ＣＫ４のデューティー比とクロック信号ＣＫＯのデューティー比との関係に基づいて、クロック信号ＣＫＯのデューティー比を高精度に算出することができる。

また、第１実施形態の発振器１によれば、回路装置２において、ＲＣフィルター６０を構成する抵抗素子６１によって、スイッチ回路７０を構成するトランスミッションゲート７１の容量が出力バッファー２６であるバッファー回路２６１に及ぼす悪影響が低減されるので、クロック信号ＣＫＯのノイズ成分の増加やデューティー比の劣化のおそれが低減される。

また、第１実施形態の発振器１によれば、通常動作モードにおいて、ノードＮ１とＶＣ端子及びＴ４端子とが電気的に切断されるので、Ｔ４端子から信号が入力されても、Ｔ４端子からＶＣ端子を介してノードＮ１へと信号が伝搬することによるクロック信号ＣＫＯのノイズ成分の増加やデューティー比の劣化のおそれが低減される。逆に、クロック信号ＣＫ４が平滑化された直流電圧が、ＶＣ端子と電気的に接続される周波数制御回路３４に伝搬して周波数制御回路３４に悪影響を及ぼすことにより回路装置２が誤動作するおそれも低減される。また、第１実施形態の発振器１によれば、通常動作モードとデューティー比検査モードでＴ４端子及びＶＣ端子が兼用されるので、クロック信号ＣＫ４が平滑化された直流電圧を外部に出力するための専用端子が不要である。

また、第１実施形態の発振器１では、回路装置２がＲＣフィルター６０を有するので、クロック信号ＣＫ４のデューティー比を算出するために、回路装置２の外部においてＲＣフィルターを構成する抵抗素子や容量素子を設ける必要がない。したがって、第１実施形態の発振器１によれば、検査システムの構築に要するコストが低減される。

また、第１実施形態の発振器１では、回路装置２において、プリバッファー２５が有するバッファー回路２５２は波形整形回路２１であるバッファー回路２１１よりも駆動能力が高い。すなわち、バッファー回路２５２から出力されるクロック信号ＣＫ４は、バッファー回路２１１から出力されるクロック信号ＣＫ１よりも立ち上がり時間及び立ち下がり時間が短い。そのため、クロック信号ＣＫ４は、クロック信号ＣＫ１よりもデューティー比と直流バイアスとの関係の線形性が高い。したがって、検査装置３００は、Ｔ４端子の電圧に基づいてクロック信号ＣＫＯのデューティー比を高精度に算出し、さらに、クロック信号ＣＫ４のデューティー比とクロック信号ＣＫＯのデューティー比との関係に基づいて、クロック信号ＣＫＯのデューティー比を高精度に算出することができる。

また、第１実施形態の発振器１によれば、回路装置２において、バッファー回路２５２がクロック信号ＣＫ４を出力するノードＮ１は、バッファー回路２６１の入力ノードである。すなわち、ノードＮ１はバッファー回路２６１の出力ノードに近いので、クロック信号ＣＫ４のデューティー比とクロック信号ＣＫＯのデューティー比との差が小さい。したがって、検査装置３００は、クロック信号ＣＫ４のデューティー比に基づいて、クロック信号ＣＫＯのデューティー比を精度良く算出することができる。

２．第２実施形態
第１実施形態の発振器１では、通常動作モードにおいてクロック信号ＣＫＯの周波数を制御するための電圧が入力されるＴ４端子及びＶＣ端子を、デューティー比検査モードにおいて、ＲＣフィルター６０の出力電圧を出力する端子として兼用している。これに対して、第２実施形態の発振器１では、ＲＣフィルター６０の出力電圧を出力するための専用の外部端子を備える。以下、第２実施形態の発振器１について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。

図１１は、第２実施形態の発振器１の機能ブロック図である。図１１に示すように、第２実施形態の発振器１は、外部端子６として、Ｔ１端子、Ｔ２端子、Ｔ３端子及びＴ４端子に加えて、さらにＴ５端子を有している。また、回路装置２は、外部接続端子として、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子、ＶＣ端子、ＸＩ端子及びＸＯ端子に加えて、さらにＴＳＴ端子を有している。そして、Ｔ５端子とＴＳＴ端子とが電気的に接続されており、ＴＳＴ端子とＲＣフィルター６０の出力ノードとが電気的に接続されている。そのため、ＲＣフィルター６０から出力される直流電圧がＴＳＴ端子を介してＴ５端子から外部に出力され、外部装置は、Ｔ５端子の電圧に基づいてクロック信号ＣＫ４のデューティー比を算出することができる。

Ｔ５端子及びＴＳＴ端子は、ＲＣフィルター６０から出力される直流電圧を出力するための専用の端子である。そのため、第１実施形態と異なり、回路装置２は、スイッチ回路７０，８０を備える必要がない。また、スイッチ回路７０，８０が無ければ通常動作モードでもＴ５端子から直流電圧が出力されるので、発振器１及び回路装置２は、デューティー比検査モードを有していなくてもよい。

第２実施形態の発振器１のその他の構成は、第１実施形態の発振器１と同様であるため、その説明を省略する。

図１２は、ＸＩ端子からＴ３端子又はＴ５端子までの信号伝搬経路上にある各回路の詳細を示す図である。図１２において、ＸＩ端子からＴ３端子までの信号伝搬経路上にある各回路の構成は、図８と同様であるため、その説明を省略する。

図１２に示すように、ＲＣフィルター６０は、抵抗素子６１と容量素子６２とによって構成されるローパスフィルターであり、ノードＮ１とＴ４端子との間に電気的に接続されている。抵抗素子６１の一端はバッファー回路２５２がクロック信号ＣＫ４を出力するノードＮ１と電気的に接続されており、容量素子６２は抵抗素子６１の他端とグラウンドとの間に接続されている。そして、抵抗素子６１の他端と容量素子６２の一端とが接続されるノードはＴＳＴ端子と接続されている。ノードＮ１とＴＳＴ端子とは抵抗素子６１を介して電気的に接続されており、ＴＳＴ端子と接続されているＴ５端子の電圧は、クロック信号ＣＫ１の電圧がＲＣフィルター６０によって平滑化された直流電圧となる。

Ｔ５端子には、発振器１の外部装置である検査装置３００が接続される。検査装置３００は、Ｔ５端子の電圧を測定し、Ｔ５端子の電圧の測定値に基づいてクロック信号ＣＫ４のデューティー比を算出し、クロック信号ＣＫ４のデューティー比に基づいてクロック信号ＣＫＯのデューティー比を算出することができる。

なお、本実施形態では、クロック信号ＣＫ４は第１のクロック信号の一例であり、クロック信号ＣＫＯは第２のクロック信号の一例である。また、バッファー回路２５２は第１のバッファー回路の一例であり、バッファー回路２６１は第２のバッファー回路の一例であり、バッファー回路２１１は第３のバッファー回路の一例である。また、ノードＮ１は第１のノードの一例であり、ノードＮ２は第２のノードの一例である。また、ＴＳＴ端子は第１の端子の一例であり、ＯＵＴ端子は第２の端子の一例である。

図１３は、第２実施形態の発振器１から出力されるクロック信号ＣＫＯのデューティー比の検査方法の手順の一例を示すフローチャート図である。

図１３の例では、まず、検査装置３００は、発振器１のＴ１端子に電源電圧を供給する（工程Ｓ１１）。工程Ｓ１１により、Ｔ１端子がグラウンド電圧から所望の電圧まで上昇する。また、不揮発性メモリー５２に記憶されているデューティー比調整データを含む各種の情報がレジスター５１に転送され、ロジック回路３６から各回路に供給される。

次に、検査装置３００は、所定時間が経過するまで待機する（工程Ｓ１２）。例えば、所定時間は、振動子３の発振が安定するのに要する時間以上に設定される。

次に、検査装置３００は、発振器１のＴ５端子の電圧を測定する（工程Ｓ１３）。すなわち、検査装置３００は、ＲＣフィルター６０から出力される直流電圧を測定する。

次に、検査装置３００は、工程Ｓ１３で測定したＴ５端子の電圧からクロック信号ＣＫ４のデューティー比を算出する（工程Ｓ１４）。

次に、検査装置３００は、工程Ｓ１４で算出したクロック信号ＣＫ４のデューティー比からクロック信号ＣＫＯのデューティー比を算出する（工程Ｓ１５）。

そして、検査装置３００は、工程Ｓ１５で算出したクロック信号ＣＫＯのデューティー比と目標値との差が閾値以下であれば（工程Ｓ１６のＹ）、処理を終了する。目標値は、例えば５０％である。閾値は、例えば、デューティー比調整データによるクロック信号ＣＫＯのデューティー比の調整分解能に設定される。

また、検査装置３００は、工程Ｓ１５で算出したクロック信号ＣＫＯのデューティー比と目標値との差が閾値よりも大きい場合は（工程Ｓ１６のＮ）、当該差から、クロック信号ＣＫＯのデューティー比を目標値に最も近づけるデューティー比調整データを算出し（工程Ｓ１７）、処理を終了する。

なお、検査装置３００は、例えば、一連の検査が終了した後、工程Ｓ１７で算出したデューティー比調整データ等の必要な情報を不揮発性メモリー５２に書き込む。

以上に説明した第２実施形態の発振器１では、回路装置２において、プリバッファー２５が有するバッファー回路２５２がクロック信号ＣＫ４を出力するノードＮ１とＴＳＴ端子とが電気的に接続されることにより、ＴＳＴ端子の電圧はＲＣフィルター６０によってクロック信号ＣＫ４が平滑化された直流電圧となる。このクロック信号ＣＫ４の立ち上がり時間及び立ち下がり時間は、出力バッファー２６であるバッファー回路２６１からＯＵＴ端子及びＴ３端子を介して外部に出力されるクロック信号ＣＫＯの立ち上がり時間及び立ち下がり時間よりも短い。そのため、クロック信号ＣＫ４のデューティー比と直流バイアスとの相関は、クロック信号ＣＫＯのデューティー比と直流バイアスとの相関よりも線形に近い。したがって、検査装置３００は、ＴＳＴ端子と接続されるＴ５端子の電圧に基づいてクロック信号ＣＫ４のデューティー比を高精度に算出し、さらに、クロック信号ＣＫ４のデューティー比とクロック信号ＣＫＯのデューティー比との関係に基づいて、クロック信号ＣＫＯのデューティー比を高精度に算出することができる。

また、第２実施形態の発振器１によれば、Ｔ５端子及びＴＳＴ端子が、クロック信号ＣＫ４が平滑化された直流電圧を外部に出力するための専用端子として用いられるので、クロック信号ＣＫ４平滑化された直流電圧が、Ｔ５端子及びＴＳＴ端子とは異なる端子と電気的に接続される回路に伝搬して当該回路に悪影響を及ぼすことにより回路装置２が誤動作するおそれが低減される。

また、第２実施形態の発振器１では、回路装置２がＲＣフィルター６０を有するので、クロック信号ＣＫ４のデューティー比を算出するために、回路装置２の外部においてＲＣフィルターを構成する抵抗素子や容量素子を設ける必要がない。したがって、第２実施形態の発振器１によれば、検査システムの構築に要するコストが低減される。

第２実施形態の発振器１は、上記の効果以外にも前述した第１実施形態の発振器１と同様の効果も奏する。

３．第３実施形態
第１実施形態の発振器１は、クロック信号ＣＫ４の電圧を平滑化するＲＣフィルター６０を備えている。これに対して、第３実施形態の発振器１は、クロック信号ＣＫ４の電圧を平滑化するＲＣフィルター６０を備えていない。以下、第３実施形態の発振器１について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。

図１４は、第３実施形態の発振器１の機能ブロック図である。図１４に示すように、第３実施形態の発振器１では、回路装置２は、抵抗素子６３を備える。抵抗素子６３の一端はプリバッファー２５の出力ノードと接続され、抵抗素子６３の他端は、スイッチ回路７０，８０がともにオンするときにＶＣ端子と電気的に接続される。本実施形態では、デューティー比検査モードにおいて、スイッチ回路７０，８０がオンし、スイッチ回路９０がオフすることにより、ＶＣ端子とプリバッファー２５の出力ノードとが抵抗素子６３を介して電気的に接続され、ＶＣ端子と周波数制御回路３４の入力ノードとは電気的に切断される。その結果、プリバッファー２５から出力されるクロック信号ＣＫ４がＶＣ端子を介してＴ４端子から外部に出力される。そして、外部装置は、Ｔ４端子から出力されるクロック信号ＣＫ４のデューティー比を算出する。

第３実施形態の発振器１のその他の構成は、第１実施形態の発振器１と同様であるため、その説明を省略する。

図１５は、ＸＩ端子からＴ３端子又はＴ４端子までの信号伝搬経路上にある各回路の詳細を示す図である。図１５において、ＸＩ端子からＴ３端子までの信号伝搬経路上にある各回路の構成は、図８と同様であるため、その説明を省略する。

抵抗素子６３は、バッファー回路２５２がクロック信号ＣＫ４を出力するノードＮ１とスイッチ回路７０との間に電気的に接続されている。

ＶＣ端子は、抵抗素子６１及びトランスミッションゲート７１，８１を介してノードＮ１と電気的に接続可能である。

一方、デューティー比検査モードでは、トランスミッションゲート７１，８１がともにオンし、抵抗素子６３及びトランスミッションゲート７１，８１を介して、ノードＮ１とＶＣ端子とが電気的に接続される。

発振器１の外部において、Ｔ４端子とグラウンドとの間には容量素子３０１が接続されており、トランスミッションゲート７１，８１がともにオンするとき、抵抗素子６３と容量素子３０１とによってＲＣフィルターが構成される。したがって、デューティー比検査モードにおいて、Ｔ４端子の電圧は、クロック信号ＣＫ４の電圧が平滑化された直流電圧となる。

また、Ｔ４端子には、発振器１の外部装置である検査装置３００が接続される。検査装置３００は、発振器１をデューティー比検査モードに設定し、Ｔ４端子の電圧を測定する。そして、検査装置３００は、Ｔ４端子の電圧の測定値に基づいてクロック信号ＣＫ４のデューティー比を算出し、クロック信号ＣＫ４のデューティー比に基づいてクロック信号ＣＫＯのデューティー比を算出することができる。

第３実施形態の発振器１から出力されるクロック信号ＣＫＯのデューティー比の検査方法の手順の一例を示すフローチャートは、図９と同様であるため、その図示及び説明を省略する。

以上に説明した第３実施形態の発振器１では、回路装置２において、プリバッファー２５が有するバッファー回路２５２がクロック信号ＣＫ４を出力するノードＮ１とＶＣ端子とが電気的に接続された場合、抵抗素子６３とＴ４端子に接続される容量素子３０１とによってＲＣフィルターが構成される。その結果、Ｔ４端子の電圧は当該ＲＣフィルターによってクロック信号ＣＫ４が平滑化された直流電圧となる。このクロック信号ＣＫ４の立ち上がり時間及び立ち下がり時間は、出力バッファー２６であるバッファー回路２６１からＯＵＴ端子及びＴ３端子を介して外部に出力されるクロック信号ＣＫＯの立ち上がり時間及び立ち下がり時間よりも短い。そのため、クロック信号ＣＫ４のデューティー比と直流バイアスとの相関は、クロック信号ＣＫＯのデューティー比と直流バイアスとの相関よりも線形に近い。したがって、検査装置３００は、Ｔ４端子の電圧に基づいてクロック信号ＣＫ４のデューティー比を高精度に算出し、さらに、クロック信号ＣＫ４のデューティー比とクロック信号ＣＫＯのデューティー比との関係に基づいて、クロック信号ＣＫＯのデューティー比を高精度に算出することができる。

また、第３実施形態の発振器１によれば、回路装置２において、スイッチ回路７０を構成するトランスミッションゲート７１の容量がバッファー回路２６１に及ぼす悪影響が抵抗素子６３によって低減されるので、クロック信号ＣＫＯのノイズ成分の増加やデューティー比の劣化のおそれが低減される。

また、第３実施形態の発振器１によれば、通常動作モードにおいて、ノードＮ１とＶＣ端子及びＴ４端子とが電気的に切断されるので、Ｔ４端子から信号が入力されても、Ｔ４端子からＶＣ端子を介してノードＮ１へと信号が伝搬することによるクロック信号ＣＫＯのノイズ成分の増加やデューティー比の劣化のおそれが低減される。逆に、クロック信号ＣＫ４が、ＶＣ端子と電気的に接続される周波数制御回路３４に伝搬して周波数制御回路３４に悪影響を及ぼすことにより回路装置２が誤動作するおそれも低減される。また、第３実施形態の発振器１によれば、通常動作モードとデューティー比検査モードでＴ４端子及びＶＣ端子が兼用されるので、クロック信号ＣＫ４を外部に出力するための専用端子が不要である。

第３実施形態の発振器１は、上記の効果以外にも前述した第１実施形態の発振器１と同様の効果も奏する。

４．変形例
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上記の第３実施形態の発振器１では、通常動作モードにおいてクロック信号ＣＫＯの周波数を制御するための電圧が入力されるＴ４端子及びＶＣ端子を、デューティー比検査モードにおいて、ＲＣフィルター６０の出力電圧を出力する端子として兼用している。これに対して、第３実施形態の発振器１を、第２実施形態の発振器１と同様、ＲＣフィルター６０の出力電圧を出力するための専用の外部端子を備えるように変形してもよい。

また、上記の各実施形態では、回路装置２に対して、ＯＵＴ端子からシリアルクロック信号が入力され、ＶＣ端子からシリアルデータ信号が入力されるが、シリアルクロック信号やシリアルデータ信号が入力される端子は、これら以外の端子であってもよい。

また、上記の各実施形態では、出力バッファー２４から出力されるクロック信号又は出力バッファー２６から出力されるクロック信号が１つの外部端子であるＴ３端子から外部に出力されるが、これらのクロック信号が異なる外部端子から出力されてもよい。

また、上記の各実施形態の発振器１は、ＶＣ－ＴＣＸＯ（Voltage Controlled Temperature Compensated Crystal Oscillator）等の温度補償機能及び周波数制御機能を有する発振器であるが、ＳＰＸＯ（Simple Packaged Crystal Oscillator）等の温度補償機能及び周波数制御機能を有しないシンプルな発振器、ＴＣＸＯ（Temperature Compensated Crystal Oscillator）等の温度補償機能を有する発振器、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）等の周波数制御機能を有する発振器、ＯＣＸＯ（Oven Controlled Crystal Oscillator）等の温度制御機能を有する発振器などであってもよい。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

上述した実施形態および変形例から以下の内容が導き出される。

回路装置の一態様は、
発振信号を生成する発振回路と、
前記発振信号に基づく第１のクロック信号を出力する第１のバッファー回路と、
前記第１のクロック信号に基づく第２のクロック信号を出力する第２のバッファー回路と、
前記第１のバッファー回路が前記第１のクロック信号を出力する第１のノードと電気的に接続可能な第１の端子と、
前記第２のバッファー回路が前記第２のクロック信号を出力する第２のノードと電気的に接続される第２の端子と、を備え、
前記第１のクロック信号の立ち上がり時間は、前記第２のクロック信号の立ち上がり時間よりも短い。

この回路装置では、第１のバッファー回路が第１のクロック信号を出力する第１のノードと第１の端子とが電気的に接続されることにより、第１のクロック信号に基づく信号が第１の端子から外部に出力される。この第１のクロック信号の立ち上がり時間は、第２のバッファー回路から第２の端子を介して外部に出力される第２のクロック信号の立ち上がり時間よりも短い。そのため、第１のクロック信号のデューティー比と直流バイアスとの相関は、第２のクロック信号のデューティー比と直流バイアスとの相関よりも線形に近い。したがって、外部装置は、例えば、第１の端子から外部に出力される第１のクロック信号に基づく信号から第１のクロック信号のデューティー比を高精度に算出し、さらに、第１のクロック信号のデューティー比と第２のクロック信号のデューティー比との関係に基づいて、第２のクロック信号のデューティー比を高精度に算出することができる。

前記回路装置の一態様は、
前記第１のノードと前記第１の端子とを電気的に接続又切断するスイッチ回路を備えてもよい。

この回路装置では、スイッチ回路によって第１のノードと第１の端子とが電気的に接続又は切断され、第１のノードと第１の端子とが電気的に接続された場合は第１のクロック信号に基づく信号を外部に出力する動作モードとなり、第１のノードと第１の端子とが電気的に切断された場合は通常動作モード等の動作モードとなる。したがって、この回路装置によれば、例えば、通常動作モードにおいて、第１のノードと第１の端子とが電気的に切断されるので、第１の端子から信号が入力されても、第１の端子から第１のノードへと信号が伝搬することによる第２のクロック信号のノイズ成分の増加やデューティー比の劣化のおそれが低減される。逆に、第１のクロック信号に基づく信号が、第１の端子と電気的に接続される回路に伝搬して当該回路に悪影響を及ぼすことにより回路装置が誤動作するおそれも低減される。また、この回路装置によれば、第１のクロック信号に基づく信号を外部に出力する動作モードと通常動作モード等で第１の端子が兼用されるので、第１のクロック信号に基づく信号を外部に出力するための専用端子が不要である。

前記回路装置の一態様は、
前記第１のノードと前記スイッチ回路との間に電気的に接続される抵抗素子を備えてもよい。

この回路装置によれば、スイッチ回路の容量が第２のバッファー回路に及ぼす悪影響が抵抗素子によって低減されるので、第２のクロック信号のノイズ成分の増加やデューティー比の劣化のおそれが低減される。

前記回路装置の一態様は、
前記第１のノードと前記スイッチ回路との間に電気的に接続されるＲＣフィルターを備えてもよい。

この回路装置では、スイッチ回路によって第１のノードと第１の端子とが電気的に接続された場合、第１端子の電圧は、ＲＣフィルターによって第１のクロック信号が平滑化された直流電圧となる。したがって、外部装置は、例えば、第１の端子の電圧に基づいて第１のクロック信号のデューティー比を高精度に算出し、さらに、第１のクロック信号のデューティー比と第２のクロック信号のデューティー比との関係に基づいて、第２のクロック信号のデューティー比を高精度に算出することができる。

また、この回路装置によれば、ＲＣフィルターを構成する抵抗素子によって、スイッチ回路の容量が第２のバッファー回路に及ぼす悪影響が低減されるので、第２のクロック信号のノイズ成分の増加やデューティー比の劣化のおそれが低減される。

また、この回路装置によれば、第１のクロック信号のデューティー比を算出するために、回路装置の外部においてＲＣフィルターを構成する抵抗素子や容量素子を設ける必要がないので、検査システムの構築に要するコストが低減される。

前記回路装置の一態様は、
前記第１のノードと前記第１の端子との間に電気的に接続されるＲＣフィルターを備えてもよい。

この回路装置では、第１のノードと第１の端子とがＲＣフィルターを介して電気的に接続されているので、第１端子の電圧は、ＲＣフィルターによって第１のクロック信号が平滑化された直流電圧となる。したがって、外部装置は、例えば、第１の端子の電圧に基づいて第１のクロック信号のデューティー比を高精度に算出し、さらに、第１のクロック信号のデューティー比と第２のクロック信号のデューティー比との関係に基づいて、第２のクロック信号のデューティー比を高精度に算出することができる。

また、この回路装置によれば、第１の端子が、第１のクロック信号に基づく信号を外部に出力するための専用端子として用いられるので、第１のクロック信号に基づく信号が、第１の端子とは異なる端子と電気的に接続される回路に伝搬して当該回路に悪影響を及ぼすことにより回路装置が誤動作するおそれが低減される。

前記回路装置の一態様は、
前記発振回路の出力ノードと前記第１のバッファー回路との間に電気的に接続される第３のバッファー回路を備え、
前記第１のバッファー回路は、前記第３のバッファー回路よりも駆動能力が高くてもよい。

この回路装置によれば、第１のバッファー回路は前記第３のバッファー回路よりも駆動能力が高いので、第１のクロック信号は、第３のバッファー回路から出力される信号よりも立ち上がり時間及び立ち下がり時間が短い。そのため、第１のクロック信号は、第３のバッファー回路から出力される信号よりもデューティー比と直流バイアスとの関係の線形性が高い。したがって、外部装置は、第１の端子から外部に出力される第１のクロック信号に基づく信号から第１のクロック信号のデューティー比を高精度に算出し、さらに、第１のクロック信号のデューティー比と第２のクロック信号のデューティー比との関係に基づいて、第２のクロック信号のデューティー比を高精度に算出することができる。

前記回路装置の一態様において、
前記第１のノードは、前記第２のバッファー回路の入力ノードであってもよい。

この回路装置によれば、第１のノードが第２のバッファー回路の出力ノードに近いので、第１のクロック信号のデューティー比と第２のクロック信号のデューティー比との差が小さい。したがって、外部装置は、第１のクロック信号のデューティー比に基づいて、第２のクロック信号のデューティー比を精度良く算出することができる。

発振器の一態様は、
前記回路装置の一態様と、
振動子と、を含む。

１…発振器、２…回路装置、３…振動子、３ａ…励振電極、３ｂ…励振電極、４…パッケージ、５…リッド、６…外部端子、７…収容室、１０…発振回路、１１…基準電圧回路、１２…バイアス電流生成回路、１３…容量回路、１４…容量回路、１５…可変容量回路、１６…可変容量回路、１７…可変容量回路、１８…可変容量回路、２０…出力回路、２１…波形整形回路、２２…分周回路、２３…プリバッファー、２４…出力バッファー、２５…プリバッファー、２６…出力バッファー、３０…温度センサー、３２…温度補償回路、３４…周波数制御回路、３６…ロジック回路、４０…電源回路、５０…記憶回路、５１…レジスター、５２…不揮発性メモリー、６０…ＲＣフィルター、６１…抵抗素子、６２…容量素子、６３…抵抗素子、７０…スイッチ回路、７１…トランスミッションゲート、７２…ＭＯＳトランジスター、８０…スイッチ回路、８１…トランスミッションゲート、９０…スイッチ回路、１０１…バイポーラトランジスター、１０２…抵抗素子、１０３…容量素子、１０４…容量素子、１１１…抵抗素子、１１２…デューティー比調整回路、１２１…ＭＯＳトランジスター、１２２…ＭＯＳトランジスター、１２３…定電流源、１３１－１～１３１－ｋ…容量素子、１３２－１～１３２－ｋ…スイッチ素子、１４１－１～１４１－ｋ…容量素子、１４２－１～１４２－ｋ…スイッチ素子、１５１…容量素子、１５２－１～１５２－ｎ…可変容量素子、１５３－１～１５３－ｎ…容量素子、１５４…抵抗素子、１６１…容量素子、１６２－１～１６２－ｎ…可変容量素子、１６３－１～１６３－ｎ…容量素子、１６４…抵抗素子、１７１…容量素子、１７２－１～１７２－ｍ…可変容量素子、１７３－１～１７３－ｍ…容量素子、１７４…抵抗素子、１８１…容量素子、１８２－１～１８２－ｍ…可変容量素子、１８３－１～１８３－ｍ…容量素子、１８４…抵抗素子、２１１…バッファー回路、２５１…バッファー回路、２５２…バッファー回路、２６１…バッファー回路

Claims

発振信号を生成する発振回路と、
前記発振信号に基づく第１のクロック信号を出力する第１のバッファー回路と、
前記第１のクロック信号に基づく第２のクロック信号を出力する第２のバッファー回路と、
前記第１のバッファー回路が前記第１のクロック信号を出力する第１のノードと電気的に接続可能で、前記第１のクロック信号を外部装置に出力する第１の端子と、
前記第２のバッファー回路が前記第２のクロック信号を出力する第２のノードと電気的に接続される第２の端子と、を備え、
前記発振回路は、外部装置によって算出されたデューティー比調整データに基づいて前記発振信号を変化させ、
前記第１のクロック信号の立ち上がり時間は、前記第２のクロック信号の立ち上がり時間よりも短く、
前記第２のクロック信号のデューティー比は、前記外部装置によって算出された前記第１のクロック信号のデューティー比と、前記第１のクロック信号のデューティー比と前記第２のクロック信号のデューティー比との相関関係に基づいて算出され、
前記デューティー比調整データは、前記第２のクロック信号のデューティー比に基づいて算出される、
ことを特徴とする回路装置。
前記第１のノードと前記第１の端子とを電気的に接続又切断するスイッチ回路を備える、請求項１に記載の回路装置。
前記第１のノードと前記スイッチ回路との間に電気的に接続される抵抗素子を備える、請求項２に記載の回路装置。
前記第１のノードと前記スイッチ回路との間に電気的に接続されるＲＣフィルターを備える、請求項２に記載の回路装置。
前記第１のノードと前記第１の端子との間に電気的に接続されるＲＣフィルターを備える、請求項１に記載の回路装置。
前記発振回路の出力ノードと前記第１のバッファー回路との間に電気的に接続される第３のバッファー回路を備え、
前記第１のバッファー回路は、前記第３のバッファー回路よりも駆動能力が高い、請求項１乃至５のいずれか一項に記載の回路装置。
前記第１のノードは、前記第２のバッファー回路の入力ノードである、請求項１乃至６のいずれか一項に記載の回路装置。
請求項１乃至７のいずれか一項に記載の回路装置と、
振動子と、を含む、発振器。