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JP7685503B2 - ＳｉＣ半導体装置 - Google Patents
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JP7685503B2 - ＳｉＣ半導体装置 - Google Patents

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Description

この出願は、２０２０年７月３１日に日本国特許庁に提出された特願２０２０－１３１０４５号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、ＳｉＣ半導体装置に関する。
特許文献１は、半導体基板、半導体基板に形成されたトレンチゲート構造、および、トレンチゲート構造に隣り合うように半導体基板に形成されたトレンチソース構造を備えた半導体装置を開示している。
米国特許出願公開第２０１７／００４０４２３号明細書
本発明の一実施形態は、新規な配線構造を有するＳｉＣ半導体装置を提供する。
本発明の一実施形態は、第１面、前記第１面外で厚さ方向に窪んだ第２面、ならびに、前記第１面および前記第２面を接続する接続面を含み、前記第１面、前記第２面および前記接続面によって台地が区画された主面を有するＳｉＣチップと、前記接続面から露出するように前記第１面に形成されたトレンチ構造と、前記接続面を被覆するように前記第２面の上に形成され、前記トレンチ構造に電気的に接続されたサイドウォール配線と、を含む、ＳｉＣ半導体装置を提供する。
本発明の一実施形態は、第１面、前記第１面外で厚さ方向に窪んだ第２面、ならびに、前記第１面および前記第２面を接続する接続面を含み、前記第１面、前記第２面および前記接続面によって台地が区画された主面を有するＳｉＣチップと、前記接続面から間隔を空けて前記第１面に形成されたトレンチゲート構造と、前記接続面から露出するように前記第１面に形成されたトレンチソース構造と、前記接続面を被覆するように前記第２面の上に形成され、前記トレンチソース構造に電気的に接続されたサイドウォール配線と、を含む、ＳｉＣ半導体装置を提供する。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係るＳｉＣ半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面をＳｉＣチップ内の構造を省略して示す断面図である。 図３は、図１に示すＳｉＣチップの第１主面をＳｉＣチップ内の構造を省略して示す平面図である。 図４は、図３に示す第１主面をＳｉＣチップに作りこまれた構造を簡略化して示す平面図である。 図５は、図４に示す第１主面の要部を拡大した平面図である。 図６は、図５に示すトランジスタ領域の端部を拡大した平面図である。 図７は、図５に示すトランジスタ領域の内方部を拡大した平面図である。 図８は、図６に示すVIII-VIII線に沿う断面図である。 図９は、図６に示すIX-IX線に沿う断面図である。 図１０は、図６に示すX-X線に沿う断面図である。 図１１は、図６に示すXI-XI線に沿う断面図である。 図１２は、図７に示すXII-XII線に沿う断面図である。 図１３は、図５に示す第１周縁領域の角部を拡大した平面図である。 図１４は、図１３に示すXIV-XIV線に沿う断面図である。 図１５は、図１３に示すXV-XV線に沿う断面図である。 図１６は、図５に示す第１周縁領域の端部を拡大した平面図である。 図１７は、図５に示す第１周縁領域の内方部を拡大した平面図である。 図１８は、図１６に示すXVIII-XVIII線に沿う断面図である。 図１９は、図１６に示すXIX-XIX線に沿う断面図である。 図２０は、図１６に示すXX-XX線に沿う断面図である。 図２１は、図１７に示すXXI-XXI線に沿う断面図である。 図２２は、図１に示すXXII-XXII線に沿う断面図である。 図２３は、図１に示すXXIII-XXIII線に沿う断面図である。 図２４は、図１に示すXXIV-XXIV線に沿う断面図である。 図２５は、図１に示すXXV-XXV線に沿う断面図である。 図２６は、図１に示すXXVI-XXVI線に沿う断面図である。 図２７は、主面電極の構造を説明するための平面図である。 図２８は、第２無機絶縁膜の構造を説明するための平面図である。 図２９Ａは、図１に示すＳｉＣ半導体装置の製造方法の一例を示す断面図である。 図２９Ｂは、図２９Ａの後の工程を示す断面図である。 図２９Ｃは、図２９Ｂの後の工程を示す断面図である。 図２９Ｄは、図２９Ｃの後の工程を示す断面図である。 図２９Ｅは、図２９Ｄの後の工程を示す断面図である。 図２９Ｆは、図２９Ｅの後の工程を示す断面図である。 図２９Ｇは、図２９Ｆの後の工程を示す断面図である。 図２９Ｈは、図２９Ｇの後の工程を示す断面図である。 図２９Ｉは、図２９Ｈの後の工程を示す断面図である。 図２９Ｊは、図２９Ｉの後の工程を示す断面図である。 図２９Ｋは、図２９Ｊの後の工程を示す断面図である。 図２９Ｌは、図２９Ｋの後の工程を示す断面図である。 図２９Ｍは、図２９Ｌの後の工程を示す断面図である。 図２９Ｎは、図２９Ｍの後の工程を示す断面図である。 図２９Ｏは、図２９Ｎの後の工程を示す断面図である。 図２９Ｐは、図２９Ｏの後の工程を示す断面図である。 図２９Ｑは、図２９Ｐの後の工程を示す断面図である。 図２９Ｒは、図２９Ｑの後の工程を示す断面図である。 図２９Ｓは、図２９Ｒの後の工程を示す断面図である。 図２９Ｔは、図２９Ｓの後の工程を示す断面図である。 図２９Ｕは、図２９Ｔの後の工程を示す断面図である。 図２９Ｖは、図２９Ｕの後の工程を示す断面図である。 図３０は、図５に対応し、第１参考実施形態（first reference preferred embodiment）に係るＳｉＣ半導体装置を示す平面図である。 図３１Ａは、図３０に示すＳｉＣ半導体装置の製造方法の一例を示す断面図である。 図３１Ｂは、図３１Ａの後の工程を示す断面図である。 図３１Ｃは、図３１Ｂの後の工程を示す断面図である。 図３１Ｄは、図３１Ｃの後の工程を示す断面図である。 図３２は、図６に対応し、第２参考実施形態（second reference preferred embodiment）に係るＳｉＣ半導体装置を示す平面図である。 図３３は、図３２に示すXXXIII-XXXIII線に沿う断面図である。 図３４は、図６に対応し、本発明の第２実施形態に係るＳｉＣ半導体装置を示す平面図である。 図３５は、図３４に示すXXXV-XXXV線に沿う断面図である。 図３６は、図３４に示すXXXVI-XXXVI線に沿う断面図である。 図３７は、図３４に示すXXXVII-XXXVII線に沿う断面図である。 図３８は、図１６に対応し、図３４に示すＳｉＣ半導体装置を示す平面図である。 図３９は、図３８に示すXXXIX-XXXIX線に沿う断面図である。 図４０は、図３８に示すXL-XL線に沿う断面図である。 図４１は、図３８に示すXLI-XLI線に沿う断面図である。
図１は、本発明の第１実施形態に係るＳｉＣ半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面をＳｉＣチップ２内の構造を省略して示す断面図である。図３は、図１に示すＳｉＣチップ２の第１主面３をＳｉＣチップ２内の構造を省略して示す平面図である。
図１～図３を参照して、ＳｉＣ半導体装置１は、この形態（this embodiment）では、六方晶のＳｉＣ（炭化シリコン）単結晶からなるＳｉＣチップ２を含む電子部品である。また、ＳｉＣ半導体装置１は、この形態では、ＳｉＣ－ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体スイッチングデバイスである。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、ＳｉＣチップ２が４Ｈ－ＳｉＣ単結晶からなる例を示すが、他のポリタイプを除外するものではない。
ＳｉＣチップ２は、直方体形状に形成されている。ＳｉＣチップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３は、機能デバイスが形成されるデバイス面である。第２主面４は、機能デバイスが形成されない非デバイス面である。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１主面３および第２主面４は、平面視において正方形状または長方形状に形成されていてもよい。
第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面に面している。ｃ面は、ＳｉＣ単結晶のシリコン面（（０００１）面）およびカーボン面（（０００－１）面）を含む。第１主面３はシリコン面に面し、第２主面４はカーボン面に面していることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。オフ角は、２°以上４．５°以下であることが特に好ましい。
第２主面４は、研削痕およびアニール痕（具体的にはレーザ照射痕）のいずれか一方または双方を有する粗面からなっていてもよい。アニール痕は、非晶質化したＳｉＣ、および／または、金属とシリサイド化（合金化）したＳｉＣ（具体的にはＳｉ）を含んでいてもよい。第２主面４は、少なくともアニール痕を有するオーミック面からなることが好ましい。
第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。この形態では、第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向である。つまり、第１側面５Ａおよび第２側面５Ｂは、ＳｉＣ単結晶のａ面によって形成され、第３側面５Ｃおよび第４側面５Ｄは、ＳｉＣ単結晶のｍ面によって形成されている。第１～第４側面５Ａ～５Ｄは、第１主面３の周縁および第２主面４の周縁をそれぞれ形成している。
第１～第４側面５Ａ～５Ｄは、ダイシングブレードによる切削によって形成された研削痕を有する研削面からなっていてもよいし、レーザ光照射によって形成された改質層を有する劈開面からなっていてもよい。改質層は、具体的には、ＳｉＣチップ２の結晶構造の一部が別の性質に改質した領域からなる。つまり、改質層は、密度、屈折率または機械的強度（結晶強度）、もしくは、その他の物理的特性がＳｉＣチップ２とは異なる性質に改質された領域からなる。改質層は、非晶質層、溶融再硬化層、欠陥層、絶縁破壊層または屈折率変化層のうちの少なくとも１つの層を含んでいてもよい。
第１～第４側面５Ａ～５Ｄが劈開面からなる場合、第１側面５Ａおよび第２側面５Ｂは、オフ角に起因する傾斜角を有する傾斜面を形成していてもよい。オフ角に起因する傾斜角は、法線方向Ｚを０°としたとき、当該法線方向Ｚに対する角度である。第１側面５Ａおよび第２側面５Ｂは、法線方向Ｚに対してＳｉＣ単結晶のｃ軸方向（［０００１］方向）に沿って延びる傾斜面を形成していてもよい。
オフ角に起因する傾斜角は、オフ角とほぼ等しい。オフ角に起因する傾斜角は、０°を超えて１０°以下（好ましくは２°以上４．５°以下）であってもよい。第３側面５Ｃおよび第４側面５Ｄは、オフ方向（ａ軸方向）に延びているため、オフ角に起因する傾斜角を有さない。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙ（ａ軸方向）および法線方向Ｚに平面的に延びている。第３側面５Ｃおよび第４側面５Ｄは、具体的には、第１主面３および第２主面４に対してほぼ垂直に形成されている。
第１主面３は、活性面６（active surface）、外側面７（outer surface）および第１～第４接続面８Ａ～８Ｄ（connecting surface）を有している。活性面６、外側面７および第１～第４接続面８Ａ～８Ｄは、第１主面３において活性台地９（active mesa）を区画している。活性面６が第１面と称され、外側面７が第２面と称され、活性台地９が台地と称されてもよい。
活性面６は、トレンチ絶縁ゲート型のＭＩＳＦＥＴが形成された面である。活性面６は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面６は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面６は、平面視において第１主面３の周縁に平行な４辺を有する四角形状に形成されている。活性面６の角部は、この形態では、外側面７側に向かう湾曲状に面取り（具体的にはＲ面取り）されている。したがって、活性面６は、この形態では、平面視において四隅が湾曲した四角形状に形成されている。
外側面７は、活性面６外に位置し、活性面６からＳｉＣチップ２の厚さ方向（第２主面４側）に第１深さＤ１で窪んでいる。つまり、外側面７は、活性面６に対して第２主面４側に位置している。外側面７は、平面視において活性面６に沿って延びる帯状に形成されている。外側面７は、具体的には、平面視において活性面６を取り囲む環状（具体的には四角環状）に形成されている。
外側面７は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面６に対してほぼ平行に形成されている。外側面７は、第１～第４側面５Ａ～５Ｄに連通している。外側面７の第１深さＤ１は、０．５μｍ以上１０μｍ以下であってもよい。第１深さＤ１は、５μｍ以下であることが好ましい。第１深さＤ１は、２．５μｍ以下であることが特に好ましい。
第１～第４接続面８Ａ～８Ｄは、法線方向Ｚに延び、活性面６および外側面７を接続している。第１接続面８Ａは第１側面５Ａ側に位置し、第２接続面８Ｂは第２側面５Ｂ側に位置し、第３接続面８Ｃは第３側面５Ｃ側に位置し、第４接続面８Ｄは第４側面５Ｄ側に位置している。第１接続面８Ａおよび第２接続面８Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面８Ｃおよび第４接続面８Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１接続面８Ａおよび第２接続面８ＢはＳｉＣ単結晶のａ面に面し、第３接続面８Ｃおよび第４接続面８ＤはＳｉＣ単結晶のｍ面に面している。
第１～第４接続面８Ａ～８Ｄは、活性面６および外側面７に対してほぼ垂直に形成されていていてもよい。この場合、四角柱状の活性台地９が第１主面３に区画される。第１～第４接続面８Ａ～８Ｄは、活性面６から外側面７に向かって斜め下り傾斜していてもよい。この場合、四角錘台状の活性台地９が第１主面３に区画される。第１～第４接続面８Ａ～８Ｄの傾斜角度は、９０°以上１３５°以下であってもよい。第１～第４接続面８Ａ～８Ｄの傾斜角度は、ＳｉＣチップ２内において第１～第４接続面８Ａ～８Ｄが活性面６との間で成す角度である。第１～第４接続面８Ａ～８Ｄの傾斜角度は、９５°以下であることが好ましい。
ＳｉＣ半導体装置１は、ＳｉＣチップ２の第２主面４の表層部に形成されたｎ型（第１導電型）の第１半導体領域１０を含む。第１半導体領域１０は、ＭＩＳＦＥＴのドレインを形成している。第１半導体領域１０は、ドレイン領域と称されてもよい。第１半導体領域１０は、厚さ方向にほぼ一定のｎ型不純物濃度を有している。第１半導体領域１０のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
第１半導体領域１０は、外側面７から第２主面４側に間隔を空けて第２主面４の表層部に形成されている。第１半導体領域１０は、第２主面４の表層部の全域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、第１半導体領域１０は、第２主面４および第１～第４側面５Ａ～５Ｄの一部を有している。
第１半導体領域１０の厚さは、５μｍ以上３００μｍ以下であってもよい。第１半導体領域１０の厚さは、典型的には、５０μｍ以上２５０μｍ以下である。第１半導体領域１０の厚さは、第２主面４の研削によって調整される。第１半導体領域１０は、この形態では、ｎ型の半導体基板（ＳｉＣ基板）によって形成されている。
ＳｉＣ半導体装置１は、ＳｉＣチップ２の第１主面３の表層部に形成されたｎ型の第２半導体領域１１を含む。第２半導体領域１１は、第１半導体領域１０に電気的に接続され、第１半導体領域１０と共にＭＩＳＦＥＴのドレインを形成している。第２半導体領域１１は、ドリフト領域と称されてもよい。第２半導体領域１１は、第１半導体領域１０のｎ型不純物濃度未満のｎ型不純物濃度を有している。第２半導体領域１１のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
第２半導体領域１１は、第１主面３の表層部の全域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域１１は、具体的には、活性面６、外側面７および第１～第４接続面８Ａ～８Ｄから露出している。第２半導体領域１１は、第１主面３および第１～第４側面５Ａ～５Ｄの一部を有している。第２半導体領域１１の厚さは、５μｍ以上２０μｍ以下であってもよい。第２半導体領域１１の厚さは、活性面６を基準とする厚さである。第２半導体領域１１は、この形態では、ｎ型のエピタキシャル層（ＳｉＣエピタキシャル層）によって形成されている。
第２半導体領域１１は、第１半導体領域１０側から第１主面３に向けてｎ型不純物濃度が増加（具体的には漸増）する濃度勾配を有していることが好ましい。つまり、第２半導体領域１１は、第１半導体領域１０側に位置する比較的低濃度な第１濃度領域１２（低濃度領域）、および、第１主面３側に位置し、第１濃度領域１２よりも高濃度な第２濃度領域１３（高濃度領域）を有していることが好ましい。
第１濃度領域１２は、外側面７に対して第１半導体領域１０側に位置し、第１～第４側面５Ａ～５Ｄから露出している。第２濃度領域１３は、第１濃度領域１２に対して第１主面３側に位置し、活性面６、外側面７および第１～第４接続面８Ａ～８Ｄから露出している。第１濃度領域１２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。第２濃度領域１３のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
ＳｉＣ半導体装置１は、ＳｉＣチップ２において第１半導体領域１０および第２半導体領域１１の間に介在するｎ型の第３半導体領域１４（濃度遷移領域）を含む。第３半導体領域１４は、第１半導体領域１０および第２半導体領域１１に電気的に接続され、第１半導体領域１０および第２半導体領域１１と共にＭＩＳＦＥＴのドレインを形成している。第３半導体領域１４は、バッファ領域と称されてもよい。第３半導体領域１４は、第１半導体領域１０のｎ型不純物濃度から第２半導体領域１１のｎ型不純物濃度に向けてｎ型不純物濃度が低下（具体的には漸減）する濃度勾配を有している。
第３半導体領域１４は、第１半導体領域１０および第２半導体領域１１の間の全域に介在し、第１～第４側面５Ａ～５Ｄから露出している。つまり、第３半導体領域１４は、第１～第４側面５Ａ～５Ｄの一部を有している。第３半導体領域１４の厚さは、１μｍ以上１０μｍ以下であってもよい。第３半導体領域１４は、この形態では、ｎ型のエピタキシャル層（ＳｉＣエピタキシャル層）によって形成されている。
図４は、図３に示す第１主面３をＳｉＣチップ２に作りこまれた構造を簡略化して示す平面図である。図５は、図４に示す第１主面３の要部を拡大した平面図である。
図４および図５を参照して、ＳｉＣ半導体装置１は、活性面６に設定されたトランジスタ領域２０を含む。トランジスタ領域２０は、アクティブ領域と称されてもよい。トランジスタ領域２０は、この形態では、活性面６に１つだけ設定されている。つまり、ＳｉＣ半導体装置１は、この形態では、単一のトランジスタ領域２０を含むディスクリートデバイスからなる。トランジスタ領域２０は、この形態では、第１接続面８Ａおよび第２接続面８Ｂから内方に間隔を空けて活性面６の中央部に設定されている。トランジスタ領域２０は、第１～第４接続面８Ａ～８Ｄに平行な４辺を有する四角形状に設定されている。
ＳｉＣ半導体装置１は、活性面６においてトランジスタ領域２０外の領域に設定された複数の周縁領域２１、２２を含む。複数の周縁領域２１、２２は、具体的には、第１周縁領域２１および第２周縁領域２２を含む。第１周縁領域２１は、第１接続面８Ａおよびトランジスタ領域２０の間の領域において第３接続面８Ｃおよび第４接続面８Ｄの間を第１方向Ｘに延びる帯状に設定されている。第１周縁領域２１は、第２方向Ｙにトランジスタ領域２０に対向している。第２周縁領域２２は、第２接続面８Ｂおよびトランジスタ領域２０の間の領域において第３接続面８Ｃおよび第４接続面８Ｄの間を第１方向Ｘに延びる帯状に設定されている。第２周縁領域２２は、第２方向Ｙにトランジスタ領域２０を挟んで第１周縁領域２１に対向している。
図６は、図５に示すトランジスタ領域２０の端部を拡大した平面図である。図７は、図５に示すトランジスタ領域２０の内方部を拡大した平面図である。図８は、図６に示すVIII-VIII線に沿う断面図である。図９は、図６に示すIX-IX線に沿う断面図である。図１０は、図６に示すX-X線に沿う断面図である。図１１は、図６に示すXI-XI線に沿う断面図である。図１２は、図７に示すXII-XII線に沿う断面図である。
図６～図１２を参照して、ＳｉＣ半導体装置１は、活性面６の表層部に形成されたｐ型（第２導電型）のボディ領域２３を含む。ボディ領域２３は、ＭＩＳＦＥＴのボディダイオードの一部を形成している。ボディ領域２３のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ボディ領域２３は、具体的には、活性面６の全域において第２半導体領域１１の表層部に形成されている。ボディ領域２３は、さらに具体的には、第２濃度領域１３の表層部に形成され、第１濃度領域１２の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。
ＳｉＣ半導体装置１は、活性面６においてボディ領域２３の表層部に形成されたｎ型のソース領域２４を含む。ソース領域２４は、ＭＩＳＦＥＴのソースを形成している。ソース領域２４は、第２半導体領域１１（第２濃度領域１３）のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ソース領域２４のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
ソース領域２４は、この形態では、活性面６の全域においてボディ領域２３の表層部に形成されている。ソース領域２４は、ボディ領域２３の底部から活性面６側に間隔を空けて形成されている。ソース領域２４は、ボディ領域２３内において第２半導体領域１１（第２濃度領域１３）とＭＩＳＦＥＴのチャネルを形成する。ソース領域２４は、必ずしも活性面６の全域に形成されている必要はなく、活性面６においてチャネルを形成すべき領域（たとえばトランジスタ領域２０）のみに形成されていてもよい。
ＳｉＣ半導体装置１は、トランジスタ領域２０（活性面６の内方部）において活性面６に形成されたトランジスタ構造３０を含む。トランジスタ構造３０は、活性面６に形成された複数のトレンチゲート構造３１（a plurality of trench gate structures）を含む。複数のトレンチゲート構造３１（the trench gate structures）は、ＭＩＳＦＥＴのゲートを形成している。複数のトレンチゲート構造３１には、ゲート電位が付与される。複数のトレンチゲート構造３１は、ボディ領域２３におけるチャネルのオンオフを制御する。
複数のトレンチゲート構造３１は、平面視において第１～第４接続面８Ａ～８Ｄから間隔を空けて活性面６の内方部に形成されている。複数のトレンチゲート構造３１は、平面視において第１方向Ｘに延びる帯状（長方形状）にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数のトレンチゲート構造３１は、平面視において第１方向Ｘに延びるストライプ状に形成されている。複数のトレンチゲート構造３１は、平面視において活性面６の中央部を第２方向Ｙに通過するラインを第１方向Ｘに横切っていることが好ましい。
複数のトレンチゲート構造３１は、第１幅Ｗ１をそれぞれ有している。第１幅Ｗ１は、各トレンチゲート構造３１が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。第１幅Ｗ１は、０．１μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
複数のトレンチゲート構造３１は、第２方向Ｙに第１間隔Ｐ１を空けて配列されている。第１間隔Ｐ１は、第２方向Ｙに近接する２つのトレンチゲート構造３１の間の距離である。第１間隔Ｐ１は、第１幅Ｗ１を超えている（Ｗ１＜Ｐ１）ことが好ましい。第１間隔Ｐ１は、０．４μｍ以上５μｍ以下であってもよい。第１間隔Ｐ１は、０．８μｍ以上３μｍ以下であることが好ましい。
各トレンチゲート構造３１は、第２深さＤ２を有している。第２深さＤ２は、外側面７の第１深さＤ１未満（Ｄ２＜Ｄ１）である。第２深さＤ２は、０．１μｍ以上３μｍ以下であってもよい。第２深さＤ２は、０．５μｍ以上２μｍ以下であることが好ましい。各トレンチゲート構造３１のアスペクト比Ｄ２／Ｗ１は、１以上５以下であることが好ましい。アスペクト比Ｄ２／Ｗ１は、第１幅Ｗ１に対する第２深さＤ２の比である。アスペクト比Ｄ２／Ｗ１は、１．５以上であることが特に好ましい。
各トレンチゲート構造３１は、側壁および底壁を含む。各トレンチゲート構造３１の側壁のうち長辺を形成する部分は、ＳｉＣ単結晶のａ面によって形成されている。各トレンチゲート構造３１の側壁のうち短辺を形成する部分は、ＳｉＣ単結晶のｍ面によって形成されている。各トレンチゲート構造３１の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。
各トレンチゲート構造３１は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。各トレンチゲート構造３１は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。各トレンチゲート構造３１の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、各トレンチゲート構造３１の底壁は、活性面６に平行な平坦面を有していてもよい。
各トレンチゲート構造３１は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。各トレンチゲート構造３１は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。各トレンチゲート構造３１は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。各トレンチゲート構造３１の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。各トレンチゲート構造３１の底壁は、第２半導体領域１１に接している。
複数のトレンチゲート構造３１は、ゲートトレンチ３２、ゲート絶縁膜３３およびゲート電極３４をそれぞれ含む。以下、１つのトレンチゲート構造３１について説明する。ゲートトレンチ３２は、トレンチゲート構造３１の側壁および底壁を形成している。側壁および底壁は、ゲートトレンチ３２の壁面（内壁および外壁）を形成している。
ゲートトレンチ３２の開口エッジ部は、活性面６からゲートトレンチ３２に向かって斜め下り傾斜している。開口エッジ部は、活性面６およびゲートトレンチ３２の側壁の接続部である。開口エッジ部は、この形態では、ＳｉＣチップ２に向かって窪んだ湾曲状に形成されている。開口エッジ部は、ゲートトレンチ３２の内方に向かう湾曲状に形成されていてもよい。
ゲート絶縁膜３３は、ゲートトレンチ３２の内壁に膜状に形成され、ゲートトレンチ３２内においてリセス空間を区画している。ゲート絶縁膜３３は、ゲートトレンチ３２の内壁において第２半導体領域１１、ボディ領域２３およびソース領域２４を被覆している。ゲート絶縁膜３３は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含む。ゲート絶縁膜３３は、この形態では、酸化シリコン膜からなる単層構造を有している。
ゲート絶縁膜３３は、第１部分３３ａ、第２部分３３ｂおよび第３部分３３ｃを含む。第１部分３３ａは、ゲートトレンチ３２の側壁を被覆している。第２部分３３ｂは、ゲートトレンチ３２の底壁を被覆している。第３部分３３ｃは、開口エッジ部を被覆している。第３部分３３ｃは、この形態では、開口エッジ部においてゲートトレンチ３２の内方に向けて湾曲状に膨出している。
第１部分３３ａの厚さは、１０ｎｍ以上１００ｎｍ以下であってもよい。第２部分３３ｂは、第１部分３３ａの厚さを超える厚さを有していてもよい。第２部分３３ｂの厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。第３部分３３ｃは、第１部分３３ａの厚さを超える厚さを有している。第３部分３３ｃの厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。むろん、一様な厚さを有するゲート絶縁膜３３が形成されていてもよい。
ゲート電極３４は、ゲート絶縁膜３３を挟んでゲートトレンチ３２に埋設されている。ゲート電極３４は、ゲート絶縁膜３３を挟んで第２半導体領域１１、ボディ領域２３およびソース領域２４に対向している。ゲート電極３４は、ゲートトレンチ３２から露出した電極面を有している。ゲート電極３４の電極面は、ゲートトレンチ３２の底壁に向かって窪んだ湾曲状に形成され、ゲート絶縁膜３３の第３部分３３ｃによって狭められている。
ゲート電極３４には、ゲート電位が付与される。ゲート電極３４は、ゲート絶縁膜３３を介してボディ領域２３におけるチャネルのオンオフを制御する。ゲート電極３４は、導電性ポリシリコンからなることが好ましい。ゲート電極３４は、ｎ型不純物が添加されたｎ型ポリシリコン、および／または、ｐ型不純物が添加されたｐ型ポリシリコンを含んでいてもよい。
トランジスタ構造３０は、活性面６に形成された複数の第１トレンチソース構造４１（a plurality of first trench source structures）を含む。複数の第１トレンチソース構造４１（the first trench source structures）には、ソース電位が付与される。ソース電位は、ＭＩＳＦＥＴの動作基準となる基準電位であってもよい。複数の第１トレンチソース構造４１は、第２方向Ｙに複数のトレンチゲート構造３１に隣り合うように活性面６にそれぞれ形成されている。複数の第１トレンチソース構造４１は、具体的には、活性面６において近接する２つのトレンチゲート構造３１の間の領域に各トレンチゲート構造３１から間隔を空けてそれぞれ形成されている。
複数の第１トレンチソース構造４１は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、１つのトレンチゲート構造３１を挟み込む態様で第２方向Ｙに間隔を空けて形成されている。複数の第１トレンチソース構造４１は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
複数の第１トレンチソース構造４１は、平面視において活性面６の中央部を第２方向Ｙに通過するラインを第１方向Ｘに横切っていることが好ましい。各第１トレンチソース構造４１は、この形態では、第１方向Ｘに関して、各トレンチゲート構造３１の長さを超える長さを有している。複数の第１トレンチソース構造４１は、平面視において各トレンチゲート構造３１の端部を第２方向Ｙ側から第１方向Ｘに横切っている。
複数の第１トレンチソース構造４１は、平面視において活性面６の周縁（第３接続面８Ｃおよび第４接続面８Ｄ）および各トレンチゲート構造３１の端部の間の領域に第２方向Ｙに対向する部分をそれぞれ含む。複数の第１トレンチソース構造４１は、第３接続面８Ｃおよび第４接続面８Ｄのうちの少なくとも一方から露出している。複数の第１トレンチソース構造４１は、この形態では、第３接続面８Ｃおよび第４接続面８Ｄの双方から露出している。つまり、複数の第１トレンチソース構造４１は、第３接続面８Ｃおよび第４接続面８Ｄを貫通している。
複数の第１トレンチソース構造４１は、第２幅Ｗ２をそれぞれ有している。第２幅Ｗ２は、各第１トレンチソース構造４１が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。第２幅Ｗ２は、０．１μｍ以上３μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。第２幅Ｗ２は、第１幅Ｗ１を超えていてもよいし（Ｗ１＜Ｗ２）、第１幅Ｗ１以下（Ｗ１≧Ｗ２）であってもよい。第２幅Ｗ２は、この形態では、第１幅Ｗ１とほぼ等しい（Ｗ１≒Ｗ２）。第２幅Ｗ２は、第１幅Ｗ１の値の±１０％以内の範囲の値を有していることが好ましい。
各第１トレンチソース構造４１は、第３深さＤ３を有している。第３深さＤ３は、トレンチゲート構造３１の第２深さＤ２（Ｄ２＜Ｄ３）を超えている。第３深さＤ３は、第２深さＤ２の１．５倍以上３倍以下であることが好ましい。第３深さＤ３は、この形態では、外側面７の第１深さＤ１とほぼ等しい（Ｄ１≒Ｄ３）。つまり、各第１トレンチソース構造４１は、外側面７、第３接続面８Ｃおよび第４接続面８Ｄに連通している。第３深さＤ３は、第１深さＤ１の値の±１０％以内の範囲の値を有していることが好ましい。
第３深さＤ３は、０．５μｍ以上１０μｍ以下であってもよい。第３深さＤ３は、５μｍ以下であることが好ましい。第３深さＤ３は、２．５μｍ以下であることが特に好ましい。各第１トレンチソース構造４１のアスペクト比Ｄ３／Ｗ２は、１以上５以下であることが好ましい。アスペクト比Ｄ３／Ｗ２は、第２幅Ｗ２に対する第３深さＤ３の比である。アスペクト比Ｄ３／Ｗ２は、２以上であることが特に好ましい。
複数の第１トレンチソース構造４１は、複数のトレンチゲート構造３１から第２方向Ｙに第２間隔Ｐ２を空けて配列されている。第２間隔Ｐ２は、第２方向Ｙに近接する１つのトレンチゲート構造３１および１つの第１トレンチソース構造４１の間の距離である。第２間隔Ｐ２は、第１間隔Ｐ１の４分の１以上かつ第１間隔Ｐ１の２分の１以下（１／４×Ｐ１≦Ｐ２≦１／２×Ｐ１）であることが好ましい。
第２間隔Ｐ２は、０．１μｍ以上２．５μｍ以下であってもよい。第２間隔Ｐ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。第２間隔Ｐ２は、トレンチゲート構造３１の第１幅Ｗ１未満（Ｐ２＜Ｗ１）であることが好ましい。第２間隔Ｐ２は、第１トレンチソース構造４１の第２幅Ｗ２未満（Ｐ２＜Ｗ２）であることが好ましい。むろん、第２間隔Ｐ２は、第１幅Ｗ１および第２幅Ｗ２以上であってもよい。
各第１トレンチソース構造４１は、側壁および底壁を含む。各第１トレンチソース構造４１の側壁は、ＳｉＣ単結晶のａ面によって形成されている。各第１トレンチソース構造４１の側壁は、第３接続面８Ｃおよび第４接続面８Ｄに連通している。各第１トレンチソース構造４１の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。各第１トレンチソース構造４１の底壁は、外側面７に連通している。
各第１トレンチソース構造４１は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。各第１トレンチソース構造４１は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。各第１トレンチソース構造４１の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、各第１トレンチソース構造４１の底壁は、活性面６に平行な平坦面を有していてもよい。
各第１トレンチソース構造４１は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。各第１トレンチソース構造４１は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。各第１トレンチソース構造４１は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
各第１トレンチソース構造４１の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。各第１トレンチソース構造４１の底壁は、第２半導体領域１１に接している。各第１トレンチソース構造４１は、この形態では、各トレンチゲート構造３１よりも深く形成されている。つまり、各第１トレンチソース構造４１の底壁は、各トレンチゲート構造３１の底壁に対して第２半導体領域１１（第２濃度領域１３）の底部側に位置している。
複数の第１トレンチソース構造４１は、ソーストレンチ４２、ソース絶縁膜４３およびソース電極４４をそれぞれ含む。各第１トレンチソース構造４１のソーストレンチ４２、ソース絶縁膜４３およびソース電極４４は、「第１ソーストレンチ」、「第１ソース絶縁膜」および「第１ソース電極」と称されてもよい。以下、１つの第１トレンチソース構造４１について説明する。
ソーストレンチ４２は、第１トレンチソース構造４１の側壁および底壁を形成している。側壁および底壁は、ソーストレンチ４２の壁面（内壁および外壁）を形成している。ソーストレンチ４２の開口エッジ部は、活性面６からソーストレンチ４２に向かって斜め下り傾斜している。開口エッジ部は、活性面６およびソーストレンチ４２の側壁の接続部である。開口エッジ部は、この形態では、ＳｉＣチップ２に向かって窪んだ湾曲状に形成されている。開口エッジ部は、ソーストレンチ４２の内方に向かう湾曲状に形成されていてもよい。
ソース絶縁膜４３は、ソーストレンチ４２の内壁に膜状に形成され、ソーストレンチ４２内においてリセス空間を区画している。ソース絶縁膜４３は、ソーストレンチ４２の内壁において第２半導体領域１１、ボディ領域２３およびソース領域２４を被覆している。ソース絶縁膜４３は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含む。ソース絶縁膜４３は、この形態では、酸化シリコン膜からなる単層構造を有している。
ソース絶縁膜４３は、第１部分４３ａ、第２部分４３ｂおよび第３部分４３ｃを含む。第１部分４３ａは、ソーストレンチ４２の側壁を被覆している。第１部分４３ａは、具体的には、ソーストレンチ４２の任意の領域（具体的には後述するコンタクト領域７０が形成された領域）においてソーストレンチ４２の開口端から底壁側に間隔を空けてソーストレンチ４２の側壁を被覆し、ソーストレンチ４２の側壁から第１主面３の表層部を露出させている。
第１部分４３ａは、活性面６の周縁部側では、ソーストレンチ４２の側壁の全域を被覆している。第２部分４３ｂは、ソーストレンチ４２の底壁を被覆している。第３部分４３ｃは、第１部分４３ａが形成された領域外において、ソーストレンチ４２の開口エッジ部を被覆している。第３部分４３ｃは、この形態では、開口エッジ部においてソーストレンチ４２の内方に向けて湾曲状に膨出している。
第１部分４３ａの厚さは、１０ｎｍ以上１００ｎｍ以下であってもよい。第２部分４３ｂは、第１部分４３ａの厚さを超える厚さを有していてもよい。第２部分４３ｂの厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。第３部分４３ｃは、第１部分４３ａの厚さを超える厚さを有している。第３部分４３ｃの厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。むろん、一様な厚さを有するソース絶縁膜４３が形成されていてもよい。
ソース電極４４は、ソース絶縁膜４３を挟んでソーストレンチ４２に埋設されている。ソース電極４４は、ソース絶縁膜４３を挟んで、第２半導体領域１１、ボディ領域２３およびソース領域２４に対向している。ソース電極４４は、ソース絶縁膜４３の第１部分４３ａが形成された部分において、ソース絶縁膜４３から露出した上端部を有している。ソース電極４４の上端部は、ソーストレンチ４２およびソース絶縁膜４３の間で、ＳｉＣチップ２の厚さ方向に窪んだリセスを区画している。
ソース電極４４は、ソーストレンチ４２から露出した電極面を有している。ソース電極４４の電極面は、ソーストレンチ４２の底壁に向かって窪んだ湾曲状に形成されている。ソース電極４４の電極面は、活性面６の周縁部側において絶縁膜の第３部分４３ｃによって狭められている。
ソース電極４４には、ソース電位が印加される。ソース電極４４は、導電性ポリシリコンからなることが好ましい。ソース電極４４は、ｎ型不純物が添加されたｎ型ポリシリコン、および／または、ｐ型不純物が添加されたｐ型ポリシリコンを含んでいてもよい。ソース電極４４は、ゲート電極３４と同一の導電材料を含むことが好ましい。
トランジスタ構造３０は、複数の第２トレンチソース構造５１（a plurality of second trench source structures）を含む。第２トレンチソース構造５１は、中間トレンチソース構造（intermediate trench source structure）と称されてもよい。複数の第２トレンチソース構造５１（the second trench source structures）には、ソース電位が付与される。
複数の第２トレンチソース構造５１は、活性面６の周縁および複数のトレンチゲート構造３１の間の領域にそれぞれ形成されている。複数の第２トレンチソース構造５１は、具体的には、活性面６において第３接続面８Ｃおよび複数のトレンチゲート構造３１の間の領域、ならびに、第４接続面８Ｄおよび複数のトレンチゲート構造３１の間の領域にそれぞれ形成されている。複数の第２トレンチソース構造５１は、活性面６において近接する２つの第１トレンチソース構造４１の間の領域に、トレンチゲート構造３１および当該２つの第１トレンチソース構造４１から間隔を空けてそれぞれ形成されている。
複数の第２トレンチソース構造５１は、具体的には、１つの第１トレンチソース構造４１を挟み込む態様で第２方向Ｙに間隔を空けて配列され、第１方向Ｘに複数のトレンチゲート構造３１に一対一の対応関係でそれぞれ対向している。つまり、各第２トレンチソース構造５１は、第１方向Ｘにトレンチゲート構造３１に対向し、第２方向Ｙに第２トレンチソース構造５１に対向している。
また、複数の第２トレンチソース構造５１は、対応する１つのトレンチゲート構造３１を第１方向Ｘの両サイドから挟み込むように、第３接続面８Ｃ側の領域および第４接続面８Ｄ側の領域にそれぞれ配列されている。複数の第２トレンチソース構造５１は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数の第２トレンチソース構造５１は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
第３接続面８Ｃ側に位置する複数の第２トレンチソース構造５１は第３接続面８Ｃから露出し、第４接続面８Ｄ側に位置する複数の第２トレンチソース構造５１は第４接続面８Ｄから露出している。つまり、複数の第２トレンチソース構造５１は、配置に応じて、第３接続面８Ｃおよび第４接続面８Ｄのいずれか一方を貫通するように形成されている。
複数の第２トレンチソース構造５１は、第１方向Ｘに関して複数のトレンチゲート構造３１の長さ未満の長さを有している。第１方向Ｘに配列された１つのトレンチゲート構造３１および２つの第２トレンチソース構造５１について見ると、２つの第２トレンチソース構造５１の総長さは、１つのトレンチゲート構造３１の長さ未満である。このような構造は、チャネル長を確保する上で有効である。
複数の第２トレンチソース構造５１は、第１トレンチソース構造４１と同様に、第２幅Ｗ２および第３深さＤ３（アスペクト比Ｄ３／Ｗ２）をそれぞれ有している。また、複数の第２トレンチソース構造５１は、第１トレンチソース構造４１と同様に、第２方向Ｙに第２間隔Ｐ２を空けて配列されている。
複数の第２トレンチソース構造５１は、複数のトレンチゲート構造３１から第１方向Ｘに第３間隔Ｐ３を空けて配列されている。第３間隔Ｐ３は、第１方向Ｘに近接する１つのトレンチゲート構造３１および１つの第２トレンチソース構造５１の間の距離である。第３間隔Ｐ３は、複数のトレンチゲート構造３１の第１間隔Ｐ１の４分の１以上かつ第１間隔Ｐ１以下（１／４×Ｐ１≦Ｐ３＜Ｐ１）であることが好ましい。第３間隔Ｐ３は、第１間隔Ｐ１の２分の１以下（Ｐ３≦１／２×Ｐ１）であることが好ましい。
第３間隔Ｐ３は、０．１μｍ以上２．５μｍ以下であってもよい。第３間隔Ｐ３は、０．５μｍ以上１．５μｍ以下であることが好ましい。第３間隔Ｐ３は、トレンチゲート構造３１および第１トレンチソース構造４１の第２間隔Ｐ２とほぼ等しい（Ｐ２≒Ｐ３）ことが好ましい。第３間隔Ｐ３は、第２間隔Ｐ２の値の±１０％以内の範囲の値を有していることが好ましい。
各第２トレンチソース構造５１は、側壁および底壁を含む。各第２トレンチソース構造５１の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各第２トレンチソース構造５１の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。各第２トレンチソース構造５１の側壁は、第３接続面８Ｃおよび第４接続面８Ｄのいずれか一方に連通している。各第２トレンチソース構造５１の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。各第２トレンチソース構造５１の底壁は、外側面７に連通している。
各第２トレンチソース構造５１は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。各第２トレンチソース構造５１は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。各第２トレンチソース構造５１の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、各第２トレンチソース構造５１の底壁は、活性面６に平行な平坦面を有していてもよい。
各第２トレンチソース構造５１は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。各第２トレンチソース構造５１は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。各第２トレンチソース構造５１は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
各第２トレンチソース構造５１の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。各第２トレンチソース構造５１の底壁は、第２半導体領域１１に接している。各第２トレンチソース構造５１は、この形態では、各トレンチゲート構造３１よりも深く形成されている。つまり、各第２トレンチソース構造５１の底壁は、各トレンチゲート構造３１の底壁に対して第２半導体領域１１（第２濃度領域１３）の底部側に位置している。
複数の第２トレンチソース構造５１は、第１トレンチソース構造４１と同様に、ソーストレンチ４２、ソース絶縁膜４３およびソース電極４４をそれぞれ含む。各第２トレンチソース構造５１のソーストレンチ４２、ソース絶縁膜４３およびソース電極４４は、「第２ソーストレンチ」、「第２ソース絶縁膜」および「第２ソース電極」と称されてもよい。
各第２トレンチソース構造５１では、ソース絶縁膜４３の第３部分４３ｃがソーストレンチ４２の開口エッジ部の全域に形成されている。その他、第２トレンチソース構造５１のソーストレンチ４２、ソース絶縁膜４３およびソース電極４４についての説明は、第１トレンチソース構造４１のソーストレンチ４２、ソース絶縁膜４３およびソース電極４４についての説明がそれぞれ適用される。
図１３は、図５に示す第１周縁領域２１の角部を拡大した平面図である。図１４は、図１３に示すXIV-XIV線に沿う断面図である。図１５は、図１３に示すXV-XV線に沿う断面図である。図１６は、図５に示す第１周縁領域２１の端部を拡大した平面図である。図１７は、図５に示す第１周縁領域２１の内方部を拡大した平面図である。図１８は、図１６に示すXVIII-XVIII線に沿う断面図である。
図１９は、図１６に示すXIX-XIX線に沿う断面図である。図２０は、図１６に示すXX-XX線に沿う断面図である。図２１は、図１７に示すXXI-XXI線に沿う断面図である。第２周縁領域２２側（第２接続面８Ｂ側）の構造は第１周縁領域２１側（第１接続面８Ａ側）の構造と同様であるので、以下では、第１周縁領域２１側（第１接続面８Ａ側）の構造を例に取って説明する。
図５、図１３～図２１を参照して、ＳｉＣ半導体装置１は、活性面６において第１周縁領域２１（活性面６の周縁部）に形成されたダミー構造６０を含む。ダミー構造６０は、ＭＩＳＦＥＴとして動作しない領域であり、ダミートランジスタ構造と称されてもよい。ダミー構造６０は、この形態では、第１ダミー構造６０Ａおよび第２ダミー構造６０Ｂを含む。
第１ダミー構造６０Ａは、第１周縁領域２１において活性面６の周縁（第１接続面８Ａ）およびトランジスタ構造３０の間の領域に形成されている。第１ダミー構造６０Ａは、第１周縁領域２１において活性面６の最縁部（第１接続面８Ａに近接する領域）に形成されている。第２ダミー構造６０Ｂは、第１周縁領域２１においてトランジスタ構造３０および第１ダミー構造６０Ａの間の領域に形成されている。
第１ダミー構造６０Ａは、第２方向Ｙに関して第１ダミー幅ＷＤ１を有している。第２ダミー構造６０Ｂは、第２方向Ｙに関して第２ダミー幅ＷＤ２を有している。第２ダミー幅ＷＤ２は任意であるが、第１ダミー幅ＷＤ１を超えている（ＷＤ１＜ＷＤ２）ことが好ましい。第２ダミー幅ＷＤ２は、第１ダミー幅ＷＤ１の５倍以下（ＷＤ２＜５×ＷＤ１）であることが好ましい。第２ダミー幅ＷＤ２は、第１ダミー幅ＷＤ１の３倍以下（ＷＤ２＜３×ＷＤ１）であることが特に好ましい。
ダミー構造６０は、第１ダミー構造６０Ａおよび第２ダミー構造６０Ｂのうちの少なくとも一方を含んでいればよく、必ずしも第１ダミー構造６０Ａおよび第２ダミー構造６０Ｂの双方を同時に含む必要はない。ダミー構造６０は、第１ダミー構造６０Ａまたは第２ダミー構造６０Ｂからなるシングルダミー構造を有していてもよい。ダミー構造６０は、少なくとも第１ダミー構造６０Ａを含むことが好ましい。ダミー構造６０は、第１ダミー構造６０Ａおよび第２ダミー構造６０Ｂの双方を含むことが最も好ましい。
第１ダミー構造６０Ａは、活性面６に形成された少なくとも１つの第１ダミートレンチソース構造６１を含む。第１ダミー構造６０Ａは、この形態では、複数の第１ダミートレンチソース構造６１（a plurality of first dummy trench source structures）を含む。第１ダミートレンチソース構造６１の個数は任意であるが、１０個以上５０個以下であることが好ましい。第１ダミー幅ＷＤ１は、第１ダミートレンチソース構造６１の個数によって調整される。第１ダミートレンチソース構造６１の個数は、２５個以下であることが特に好ましい。この場合、第１周縁領域２１に起因するトランジスタ領域２０の面積の低下を抑制できる。
複数の第１ダミートレンチソース構造６１（the first dummy trench source structures）には、ソース電位が付与される。複数の第１ダミートレンチソース構造６１は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、互いに隣り合うように第２方向Ｙに間隔を空けて連続的に配列されている。複数の第１ダミートレンチソース構造６１は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
複数の第１ダミートレンチソース構造６１は、平面視において活性面６の中央部を第２方向Ｙに通過するラインを第１方向Ｘに横切っていることが好ましい。各第１ダミートレンチソース構造６１は、この形態では、第１方向Ｘに関して、各トレンチゲート構造３１の長さを超える長さを有している。複数の第１ダミートレンチソース構造６１は、平面視において各トレンチゲート構造３１の端部を第２方向Ｙ側から第１方向Ｘに横切っている。
複数の第１ダミートレンチソース構造６１は、平面視において活性面６の周縁（第３接続面８Ｃおよび第４接続面８Ｄ）および各トレンチゲート構造３１の端部の間の領域に第２方向Ｙに対向する部分をそれぞれ含む。複数の第１ダミートレンチソース構造６１は、第２方向Ｙに複数のトレンチゲート構造３１、複数の第１トレンチソース構造４１および複数の第２トレンチソース構造５１に対向している。
複数の第１ダミートレンチソース構造６１は、第３接続面８Ｃおよび第４接続面８Ｄのうちの少なくとも一方からそれぞれ露出している。複数の第１ダミートレンチソース構造６１は、この形態では、第３接続面８Ｃおよび第４接続面８Ｄの双方からそれぞれ露出している。つまり、複数の第１ダミートレンチソース構造６１は、第１トレンチソース構造４１と同様に、第３接続面８Ｃおよび第４接続面８Ｄを貫通している。
複数の第１ダミートレンチソース構造６１は、第１トレンチソース構造４１と同様に、第２幅Ｗ２および第３深さＤ３（アスペクト比Ｄ３／Ｗ２）をそれぞれ有している。つまり、各第１ダミートレンチソース構造６１は、外側面７、第３接続面８Ｃおよび第４接続面８Ｄに連通している。
複数の第１ダミートレンチソース構造６１は、互いに第２方向Ｙに第４間隔Ｐ４を空けて配列されている。第４間隔Ｐ４は、第２方向Ｙに近接する２つの第１ダミートレンチソース構造６１の間の距離である。第４間隔Ｐ４は、第１間隔Ｐ１の４分の１以上かつ第１間隔Ｐ１の２分の１以下（１／４×Ｐ１≦Ｐ４≦１／２×Ｐ１）であることが好ましい。
第４間隔Ｐ４は、０．１μｍ以上２．５μｍ以下であってもよい。第４間隔Ｐ４は、０．５μｍ以上１．５μｍ以下であることが好ましい。第４間隔Ｐ４は、トレンチゲート構造３１の第１幅Ｗ１未満（Ｐ４＜Ｗ１）であることが好ましい。第４間隔Ｐ４は、第１ダミートレンチソース構造６１の第２幅Ｗ２未満（Ｐ４＜Ｗ２）であることが好ましい。むろん、第４間隔Ｐ４は、第１幅Ｗ１および第２幅Ｗ２以上であってもよい。
第４間隔Ｐ４は、トレンチゲート構造３１および第１トレンチソース構造４１の第２間隔Ｐ２とほぼ等しい（Ｐ２≒Ｐ４）ことが好ましい。第４間隔Ｐ４は、第２間隔Ｐ２の値の±１０％以内の範囲の値を有していることが好ましい。第４間隔Ｐ４は、トレンチゲート構造３１および第２トレンチソース構造５１の第３間隔Ｐ３とほぼ等しい（Ｐ３≒Ｐ４）ことが好ましい。第４間隔Ｐ４は、第３間隔Ｐ３の値の±１０％以内の範囲の値を有していることが好ましい。
各第１ダミートレンチソース構造６１は、側壁および底壁を含む。各第１ダミートレンチソース構造６１の側壁は、ＳｉＣ単結晶のａ面によって形成されている。各第１ダミートレンチソース構造６１の側壁は、第３接続面８Ｃおよび第４接続面８Ｄに連通している。各第１ダミートレンチソース構造６１の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。各第１ダミートレンチソース構造６１の底壁は、外側面７に連通している。
各第１ダミートレンチソース構造６１は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。各第１ダミートレンチソース構造６１は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。各第１ダミートレンチソース構造６１の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、各第１ダミートレンチソース構造６１の底壁は、活性面６に平行な平坦面を有していてもよい。
各第１ダミートレンチソース構造６１は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。各第１ダミートレンチソース構造６１は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。各第１ダミートレンチソース構造６１は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
各第１ダミートレンチソース構造６１の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。各第１ダミートレンチソース構造６１の底壁は、第２半導体領域１１に接している。各第１ダミートレンチソース構造６１は、この形態では、各トレンチゲート構造３１よりも深く形成されている。つまり、各第１ダミートレンチソース構造６１の底壁は、各トレンチゲート構造３１の底壁に対して第２半導体領域１１（第２濃度領域１３）の底部側に位置している。
複数の第１ダミートレンチソース構造６１は、第１トレンチソース構造４１と同様に、ソーストレンチ４２、ソース絶縁膜４３およびソース電極４４をそれぞれ含む。各第１ダミートレンチソース構造６１のソーストレンチ４２、ソース絶縁膜４３およびソース電極４４は、「第１ダミーソーストレンチ」、「第１ダミーソース絶縁膜」および「第１ダミーソース電極」と称されてもよい。
各第１ダミートレンチソース構造６１では、ソース絶縁膜４３の第３部分４３ｃがソーストレンチ４２の開口エッジ部の全域に形成されている。その他、第１ダミートレンチソース構造６１のソーストレンチ４２、ソース絶縁膜４３およびソース電極４４についての説明は、第１トレンチソース構造４１のソーストレンチ４２、ソース絶縁膜４３およびソース電極４４についての説明がそれぞれ適用される。
第２ダミー構造６０Ｂは、活性面６に形成された少なくとも１つのダミートレンチゲート構造６２、および、ダミートレンチゲート構造６２に隣り合うように活性面６に形成された少なくとも１つの第２ダミートレンチソース構造６３を含む。第２ダミー構造６０Ｂは、この形態では、複数のダミートレンチゲート構造６２（a plurality of dummy trench gate structures）および複数の第２ダミートレンチソース構造６３（a plurality of second dummy trench source structures）を含む。
複数のダミートレンチゲート構造６２（the dummy trench gate structures）および複数の第２ダミートレンチソース構造６３（the second dummy trench source structures）は、２つダミートレンチゲート構造６２を配列始点および配列終点として、第２方向Ｙに間隔を空けて交互に配列されている。つまり、第２ダミー構造６０Ｂは、この形態では、２つのダミートレンチゲート構造６２を配列始点および配列終点とするトレンチ構造群によって定義されている。第２ダミー構造６０Ｂは、トランジスタ構造３０の第１トレンチソース構造４１から第２間隔Ｐ２を空けて形成され、第１ダミー構造６０Ａの第１ダミートレンチソース構造６１から第４間隔Ｐ４（第２間隔Ｐ２）を空けて形成されている。
ダミートレンチゲート構造６２の個数は任意であるが、トレンチゲート構造３１の個数未満であることが好ましい。ダミートレンチゲート構造６２の個数は、１０個以上５０個以下であってもよい。ダミートレンチゲート構造６２の個数は、２５個以下であることが好ましい。第２ダミートレンチソース構造６３の個数は任意であるが、第１トレンチソース構造４１の個数未満であることが好ましい。第２ダミートレンチソース構造６３の個数は、１０個以上５０個以下であってもよい。第２ダミートレンチソース構造６３の個数は、２５個以下であることが好ましい。
ダミートレンチゲート構造６２および第２ダミートレンチソース構造６３の総数は、第１ダミー構造６０Ａの第１ダミートレンチソース構造６１の総数を超えていることが好ましい。ダミートレンチゲート構造６２および第２ダミートレンチソース構造６３の総数は、５０個以下であることが好ましい。この場合、第１周縁領域２１に起因するトランジスタ領域２０の面積の低下を抑制できる。
複数のダミートレンチゲート構造６２は、トレンチゲート構造３１とは異なり、ＭＩＳＦＥＴのゲートを形成しない。複数のダミートレンチゲート構造６２には、ソース電位が付与される。したがって、複数のダミートレンチゲート構造６２に起因するチャネルの形成が抑制されている。複数のダミートレンチゲート構造６２は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。複数のダミートレンチゲート構造６２は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
複数のダミートレンチゲート構造６２は、平面視において活性面６の中央部を第２方向Ｙに通過するラインを第１方向Ｘに横切っていることが好ましい。各ダミートレンチゲート構造６２は、この形態では、第１方向Ｘに関して各トレンチゲート構造３１の長さを超える長さを有している。複数のダミートレンチゲート構造６２は、平面視において各トレンチゲート構造３１の端部を第２方向Ｙ側から第１方向Ｘに横切っている。
複数のダミートレンチゲート構造６２は、平面視において活性面６の周縁（第３接続面８Ｃおよび第４接続面８Ｄ）および各トレンチゲート構造３１の端部の間の領域に第２方向Ｙに対向する部分を含む。複数のダミートレンチゲート構造６２は、第２方向Ｙに複数のトレンチゲート構造３１、複数の第１トレンチソース構造４１、複数の第２トレンチソース構造５１および複数の第１ダミートレンチソース構造６１に対向している。
複数のダミートレンチゲート構造６２は、第３接続面８Ｃおよび第４接続面８Ｄのうちの少なくとも一方から露出している。複数のダミートレンチゲート構造６２は、この形態では、第３接続面８Ｃおよび第４接続面８Ｄの双方からそれぞれ露出している。つまり、複数のダミートレンチゲート構造６２は、第１トレンチソース構造４１と同様に、第３接続面８Ｃおよび第４接続面８Ｄを貫通している。
複数のダミートレンチゲート構造６２は、トレンチゲート構造３１と同様に、第１幅Ｗ１および第２深さＤ２（アスペクト比Ｄ２／Ｗ１）をそれぞれ有している。つまり、各ダミートレンチゲート構造６２は、外側面７から活性面６側に間隔を空けて第３接続面８Ｃおよび第４接続面８Ｄに連通している。また、複数のダミートレンチゲート構造６２は、トレンチゲート構造３１と同様に、第２方向Ｙに第１間隔Ｐ１を空けて配列されている。
各ダミートレンチゲート構造６２は、側壁および底壁を含む。各ダミートレンチゲート構造６２の側壁は、ＳｉＣ単結晶のａ面によって形成されている。各ダミートレンチゲート構造６２の側壁は、第３接続面８Ｃおよび第４接続面８Ｄに連通している。各ダミートレンチゲート構造６２の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。各ダミートレンチゲート構造６２の底壁は、第３接続面８Ｃおよび第４接続面８Ｄに連通している。
各ダミートレンチゲート構造６２は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。各ダミートレンチゲート構造６２は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。各ダミートレンチゲート構造６２の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、各ダミートレンチゲート構造６２の底壁は、活性面６に平行な平坦面を有していてもよい。
各ダミートレンチゲート構造６２は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。各ダミートレンチゲート構造６２は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。
各ダミートレンチゲート構造６２は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。各ダミートレンチゲート構造６２の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。各ダミートレンチゲート構造６２の底壁は、第２半導体領域１１に接している。
複数のダミートレンチゲート構造６２は、トレンチゲート構造３１と同様に、ゲートトレンチ３２、ゲート絶縁膜３３およびゲート電極３４をそれぞれ含む。各ダミートレンチゲート構造６２のゲートトレンチ３２、ゲート絶縁膜３３およびゲート電極３４は、「ダミーゲートトレンチ」、「ダミーゲート絶縁膜」および「ダミーゲート電極」と称されてもよい。ダミートレンチゲート構造６２のゲートトレンチ３２、ゲート絶縁膜３３およびゲート電極３４についての説明は、トレンチゲート構造３１のゲートトレンチ３２、ゲート絶縁膜３３およびゲート電極３４についての説明がそれぞれ適用される。
複数の第２ダミートレンチソース構造６３には、ソース電位が付与される。複数の第２ダミートレンチソース構造６３は、第２方向Ｙに複数のダミートレンチゲート構造６２に隣り合うように活性面６にそれぞれ形成されている。複数の第２ダミートレンチソース構造６３は、具体的には、活性面６において近接する２つのダミートレンチゲート構造６２の間の領域に各ダミートレンチゲート構造６２から間隔を空けてそれぞれ形成されている。
複数の第２ダミートレンチソース構造６３は、さらに具体的には、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、１つのダミートレンチゲート構造６２を挟み込む態様で第２方向Ｙに間隔を空けて形成されている。複数の第２ダミートレンチソース構造６３は、平面視において第１方向Ｘに延びるストライプ状に形成されている。複数の第２ダミートレンチソース構造６３は、平面視において活性面６の中央部を第２方向Ｙに通過するラインを第１方向Ｘに横切っていることが好ましい。
複数の第２ダミートレンチソース構造６３は、この形態では、第１方向Ｘに関して、複数のトレンチゲート構造３１の長さを超える長さを有している。複数の第２ダミートレンチソース構造６３は、平面視において複数のトレンチゲート構造３１の端部を第２方向Ｙ側から第１方向Ｘに横切っている。複数の第２ダミートレンチソース構造６３は、平面視において活性面６の周縁（第３接続面８Ｃおよび第４接続面８Ｄ）および各ダミートレンチゲート構造６２の端部の間の領域に第２方向Ｙに対向する部分を含む。第２ダミートレンチソース構造６３は、第２方向Ｙに複数のトレンチゲート構造３１、複数の第１トレンチソース構造４１、複数の第２トレンチソース構造５１、複数の第１ダミートレンチソース構造６１および複数のダミートレンチゲート構造６２に対向している。
複数の第２ダミートレンチソース構造６３は、第３接続面８Ｃおよび第４接続面８Ｄのうちの少なくとも一方から露出している。複数の第２ダミートレンチソース構造６３は、この形態では、第３接続面８Ｃおよび第４接続面８Ｄの双方からそれぞれ露出している。つまり、複数の第２ダミートレンチソース構造６３は、第３接続面８Ｃおよび第４接続面８Ｄを貫通している。
複数の第２ダミートレンチソース構造６３は、第１トレンチソース構造４１と同様に、第２幅Ｗ２および第３深さＤ３（アスペクト比Ｄ３／Ｗ２）をそれぞれ有している。つまり、第１トレンチソース構造４１と同様に、各第２ダミートレンチソース構造６３は、外側面７、第３接続面８Ｃおよび第４接続面８Ｄに連通している。また、複数の第２ダミートレンチソース構造６３は、第１トレンチソース構造４１と同様に、第２方向Ｙに第２間隔Ｐ２を空けて配列されている。
各第２ダミートレンチソース構造６３は、側壁および底壁を含む。各第２ダミートレンチソース構造６３の側壁は、ＳｉＣ単結晶のａ面によって形成されている。各第２ダミートレンチソース構造６３の側壁は、第３接続面８Ｃおよび第４接続面８Ｄに連通している。各第２ダミートレンチソース構造６３の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。各第２ダミートレンチソース構造６３の底壁は、外側面７に連通している。
各第２ダミートレンチソース構造６３は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。各第２ダミートレンチソース構造６３は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。各第２ダミートレンチソース構造６３の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、各第２ダミートレンチソース構造６３の底壁は、活性面６に平行な平坦面を有していてもよい。
各第２ダミートレンチソース構造６３は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。各第２ダミートレンチソース構造６３は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。各第２ダミートレンチソース構造６３は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
各第２ダミートレンチソース構造６３の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。各第２ダミートレンチソース構造６３の底壁は、第２半導体領域１１に接している。各第２ダミートレンチソース構造６３は、この形態では、各ダミートレンチゲート構造６２よりも深く形成されている。つまり、各第２ダミートレンチソース構造６３の底壁は、各ダミートレンチゲート構造６２の底壁に対して第２半導体領域１１（第２濃度領域１３）の底部側に位置している。
複数の第２ダミートレンチソース構造６３は、第１トレンチソース構造４１と同様に、ソーストレンチ４２、ソース絶縁膜４３およびソース電極４４をそれぞれ含む。各第２ダミートレンチソース構造６３のソーストレンチ４２、ソース絶縁膜４３およびソース電極４４は、「第２ダミーソーストレンチ」、「第２ダミーソース絶縁膜」および「第２ダミーソース電極」と称されてもよい。
各第２ダミートレンチソース構造６３では、ソース絶縁膜４３の第３部分４３ｃがソーストレンチ４２の開口エッジ部の全域に形成されている。その他、第２ダミートレンチソース構造６３のソーストレンチ４２、ソース絶縁膜４３およびソース電極４４についての説明は、第１トレンチソース構造４１のソーストレンチ４２、ソース絶縁膜４３およびソース電極４４についての説明がそれぞれ適用される。
図６～図１２を再度参照して、ＳｉＣ半導体装置１は、トランジスタ領域２０の活性面６の表層部に形成された複数のｐ型のコンタクト領域７０（a plurality of contact regions）を含む。複数のコンタクト領域７０（the contact regions）は、複数の第１トレンチソース構造４１に沿う領域にそれぞれ形成され、複数の第２トレンチソース構造５１に沿う領域には形成されていない。複数のコンタクト領域７０は、ボディ領域２３のｐ型不純物濃度を超えるｐ型不純物濃度をそれぞれ有している。複数のコンタクト領域７０のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
複数のコンタクト領域７０は、平面視において各第１トレンチソース構造４１に対して一対多の対応関係でそれぞれ形成されている。複数のコンタクト領域７０は、平面視において各第１トレンチソース構造４１に沿って間隔を空けて形成され、各第１トレンチソース構造４１を部分的に露出させている。複数のコンタクト領域７０は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のコンタクト領域７０は、第１方向Ｘに隣り合う２つのコンタクト領域７０の間の距離を超える長さをそれぞれ有していることが好ましい。
１つの第１トレンチソース構造４１を被覆する複数のコンタクト領域７０は、近接した別の第１トレンチソース構造４１を被覆する複数のコンタクト領域７０と第２方向Ｙに一対一の対応関係でそれぞれ対向している。つまり、複数のコンタクト領域７０は、この形態では、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。
１つの第１トレンチソース構造４１を被覆する複数のコンタクト領域７０は、近接した別の第１トレンチソース構造４１を被覆する複数のコンタクト領域７０に対して第１方向Ｘにハーフピッチ分だけずれて配列されていてもよい。つまり、複数のコンタクト領域７０は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
複数のコンタクト領域７０は、この形態では、平面視において活性面６の周縁（第３接続面８Ｃおよび第４接続面８Ｄ）から複数の第１トレンチソース構造４１の内方部に間隔を空けて形成されている。複数のコンタクト領域７０は、具体的には、第１トレンチソース構造４１の端部および最外のコンタクト領域７０の距離が第１方向Ｘに隣り合う２つのコンタクト領域７０の間の距離よりも大きくなるように活性面６の内方部に形成されている。
複数のコンタクト領域７０は、この形態では、複数の第１トレンチソース構造４１において複数の第２トレンチソース構造５１に対向する部分には形成されていない。また、複数のコンタクト領域７０は、複数の第１トレンチソース構造４１において複数のトレンチゲート構造３１の端部に対向する部分には形成されていない。
複数のコンタクト領域７０は、活性面６から露出している。複数のコンタクト領域７０は、トレンチゲート構造３１から第１トレンチソース構造４１側に間隔を空けて形成されている。各コンタクト領域７０は、第２半導体領域１１（第２濃度領域１３）の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。各コンタクト領域７０は、第２半導体領域１１（第２濃度領域１３）において各第１トレンチソース構造４１の側壁および底壁を被覆している。複数のコンタクト領域７０は、各第１トレンチソース構造４１の側壁においてボディ領域２３に電気的に接続されている。
ＳｉＣ半導体装置１は、トランジスタ領域２０の活性面６の表層部に形成された複数のｐ型のウェル領域７１（a plurality of well regions）を含む。複数のウェル領域７１（the well regions）は、複数の第１トレンチソース構造４１に沿う領域にそれぞれ形成されている。複数のウェル領域７１は、各コンタクト領域７０のｐ型不純物濃度未満のｐ型不純物濃度をそれぞれ有している。複数のウェル領域７１のｐ型不純物濃度は、ボディ領域２３のｐ型不純物濃度を超えていることが好ましい。複数のウェル領域７１のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
複数のウェル領域７１は、複数の第１トレンチソース構造４１に対して一対一の対応関係でそれぞれ形成されている。各ウェル領域７１は、平面視において各第１トレンチソース構造４１に沿って延びる帯状に形成され、第３接続面８Ｃおよび第４接続面８Ｄから露出している。各ウェル領域７１は、トレンチゲート構造３１から第１トレンチソース構造４１側に間隔を空けて形成され、トレンチゲート構造３１を露出させている。
各ウェル領域７１は、各第１トレンチソース構造４１の側壁および底壁を被覆している。各ウェル領域７１は、複数のコンタクト領域７０を挟んで各第１トレンチソース構造４１を被覆している。つまり、各ウェル領域７１は、複数のコンタクト領域７０を挟んで各第１トレンチソース構造４１を直接被覆する部分、および、複数のコンタクト領域７０を挟んで各第１トレンチソース構造４１を被覆する部分を含む。各ウェル領域７１は、各第１トレンチソース構造４１の側壁においてボディ領域２３に電気的に接続されている。
各ウェル領域７１のうち各第１トレンチソース構造４１の底壁を被覆する部分の厚さは、各ウェル領域７１のうち各第１トレンチソース構造４１の側壁を被覆する部分の厚さを超えていることが好ましい。各ウェル領域７１のうち各第１トレンチソース構造４１の側壁を被覆する部分の厚さは、各第１トレンチソース構造４１の側壁の法線方向の厚さである。各ウェル領域７１のうち各第１トレンチソース構造４１の底壁を被覆する部分の厚さは、各第１トレンチソース構造４１の底壁の法線方向の厚さである。
複数のウェル領域７１は、この形態では、複数の第２トレンチソース構造５１に沿う領域にもそれぞれ形成されている。複数のウェル領域７１は、複数の第２トレンチソース構造５１に対して一対一の対応関係でそれぞれ形成されている。各ウェル領域７１は、平面視において各第２トレンチソース構造５１に沿って延びる帯状に形成されている。第３接続面８Ｃ側の各第２トレンチソース構造５１に沿う各ウェル領域７１は、第３接続面８Ｃから露出している。第４接続面８Ｄ側の各第２トレンチソース構造５１に沿う各ウェル領域７１は、第４接続面８Ｄから露出している。
各ウェル領域７１は、トレンチゲート構造３１から第２トレンチソース構造５１側に間隔を空けて形成され、トレンチゲート構造３１を露出させている。各ウェル領域７１は、各第２トレンチソース構造５１の側壁および底壁を被覆している。各ウェル領域７１は、各第２トレンチソース構造５１を直接被覆している。各ウェル領域７１は、各第２トレンチソース構造５１の側壁においてボディ領域２３に電気的に接続されている。
各ウェル領域７１のうち各第２トレンチソース構造５１の底壁を被覆する部分の厚さは、各ウェル領域７１のうち各第２トレンチソース構造５１の側壁を被覆する部分の厚さを超えていることが好ましい。各ウェル領域７１のうち各第２トレンチソース構造５１の側壁を被覆する部分の厚さは、各第２トレンチソース構造５１の側壁の法線方向の厚さである。各ウェル領域７１のうち各第２トレンチソース構造５１の底壁を被覆する部分の厚さは、各第２トレンチソース構造５１の底壁の法線方向の厚さである。
各ウェル領域７１は、第２半導体領域１１（第２濃度領域１３）の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。つまり、各ウェル領域７１は、第２半導体領域１１（第２濃度領域１３）に電気的に接続されている。
複数のウェル領域７１の底部は、複数の第１トレンチソース構造４１の底壁および複数の第２トレンチソース構造５１の底壁に対してほぼ一定の深さで形成されていることが好ましい。複数のウェル領域７１は、第２半導体領域１１（第２濃度領域１３）とｐｎ接合部を形成し、ＳｉＣチップ２の幅方向および深さ方向に空乏層を拡げる。複数のウェル領域７１は、トレンチ絶縁ゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づけ、ＳｉＣチップ２内の電界を緩和する。
複数のウェル領域７１は、トレンチゲート構造３１の底壁に空乏層がオーバラップするように形成されていることが好ましい。複数のウェル領域７１の間に介在する第２濃度領域１３は、ＪＦＥＴ（Junction Field Effect Transistor）抵抗を削減する。複数のウェル領域７１の下方に位置する第２濃度領域１３は、電流拡がり抵抗を削減する。第１濃度領域１２は、このような構造において、ＳｉＣチップ２の耐圧を高める。
ＳｉＣ半導体装置１は、活性面６の表層部において複数のトレンチゲート構造３１に沿う領域にそれぞれ形成された複数のｐ型のゲートウェル領域７２（a plurality of gate well regions）を含む。複数のゲートウェル領域７２（the gate well regions）は、複数のコンタクト領域７０のｐ型不純物濃度未満のｐ型不純物濃度を有している。各ゲートウェル領域７２のｐ型不純物濃度は、ボディ領域２３のｐ型不純物濃度を超えていることが好ましい。各ゲートウェル領域７２のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。各ゲートウェル領域７２のｐ型不純物濃度は、各ウェル領域７１のｐ型不純物濃度とほぼ等しいことが好ましい。
複数のゲートウェル領域７２は、複数のトレンチゲート構造３１に対して一対一の対応関係でそれぞれ形成されている。各ゲートウェル領域７２は、平面視において各トレンチゲート構造３１に沿って延びる帯状に形成されている。各ゲートウェル領域７２は、第１トレンチソース構造４１からトレンチゲート構造３１側に間隔を空けて形成されている。各ゲートウェル領域７２は、各トレンチゲート構造３１の側壁および底壁を被覆している。各ゲートウェル領域７２は、各トレンチゲート構造３１の側壁においてボディ領域２３に電気的に接続されている。
各ゲートウェル領域７２は、第２半導体領域１１（第２濃度領域１３）の底部から第１主面３側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。各ゲートウェル領域７２は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
各ゲートウェル領域７２のうち各トレンチゲート構造３１の底壁を被覆する部分の厚さは、各ゲートウェル領域７２のうち各トレンチゲート構造３１の側壁を被覆する部分の厚さを超えていることが好ましい。各ゲートウェル領域７２のうち各トレンチゲート構造３１の側壁を被覆する部分の厚さは、各トレンチゲート構造３１の側壁の法線方向の厚さである。各ゲートウェル領域７２のうち各トレンチゲート構造３１の底壁を被覆する部分の厚さは、トレンチゲート構造３１の底壁の法線方向の厚さである。
複数のゲートウェル領域７２の底部は、複数のウェル領域７１の底部に対してトレンチゲート構造３１の底壁側に位置している。複数のゲートウェル領域７２の底部は、複数のトレンチゲート構造３１の底壁に対して、ほぼ一定の深さで形成されていることが好ましい。複数のゲートウェル領域７２は、第２半導体領域１１（第２濃度領域１３）とｐｎ接合部を形成し、ＳｉＣチップ２の幅方向および深さ方向に空乏層を拡げる。複数のゲートウェル領域７２は、トレンチ絶縁ゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づけ、ＳｉＣチップ２内の電界を緩和する。
図１３～図２１を再度参照して、ＳｉＣ半導体装置１は、第１周縁領域２１の活性面６の表層部に形成された複数のｐ型のダミーコンタクト領域７３（a plurality of dummy contact regions）を含む。複数のダミーコンタクト領域７３（the dummy contact regions）は、第２ダミー構造６０Ｂの複数の第２ダミートレンチソース構造６３に沿う領域にそれぞれ形成され、第１ダミー構造６０Ａの複数の第１ダミートレンチソース構造６１に沿う領域には形成されていない。
複数のダミーコンタクト領域７３は、ボディ領域２３のｐ型不純物濃度を超えるｐ型不純物濃度をそれぞれ有している。複数のダミーコンタクト領域７３のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。複数のダミーコンタクト領域７３のｐ型不純物濃度は、複数のウェル領域７１のｐ型不純物濃度を超えていることが好ましい。複数のダミーコンタクト領域７３のｐ型不純物濃度は、複数のコンタクト領域７０のｐ型不純物濃度とほぼ等しいことが好ましい。
複数のダミーコンタクト領域７３は、平面視において各第２ダミートレンチソース構造６３に対して一対多の対応関係で形成されている。複数のダミーコンタクト領域７３は、平面視において各第２ダミートレンチソース構造６３に沿って間隔を空けて形成され、各第２ダミートレンチソース構造６３を部分的に露出させている。複数のダミーコンタクト領域７３は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のダミーコンタクト領域７３は、第１方向Ｘに隣り合う２つのダミーコンタクト領域７３の間の距離を超える長さを有していることが好ましい。
１つの第２ダミートレンチソース構造６３を被覆する複数のダミーコンタクト領域７３は、近接した別の第２ダミートレンチソース構造６３を被覆する複数のダミーコンタクト領域７３と第２方向Ｙに一対一の対応関係でそれぞれ対向している。つまり、複数のダミーコンタクト領域７３は、この形態では、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数のダミーコンタクト領域７３は、この形態では、平面視において第２方向Ｙに複数のコンタクト領域７０に対向している。
１つの第２ダミートレンチソース構造６３を被覆する複数のダミーコンタクト領域７３は、近接した別の第２ダミートレンチソース構造６３を被覆する複数のダミーコンタクト領域７３に対して第１方向Ｘにハーフピッチ分だけずれて配列されていてもよい。つまり、複数のダミーコンタクト領域７３は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。この場合、複数のダミーコンタクト領域７３は、平面視において第２方向Ｙに複数のコンタクト領域７０に対向していてもよい。
複数のダミーコンタクト領域７３は、この形態では、平面視において活性面６の周縁（第３接続面８Ｃおよび第４接続面８Ｄ）から複数の第２ダミートレンチソース構造６３の内方部に間隔を空けて形成されている。複数のダミーコンタクト領域７３は、具体的には、第２ダミートレンチソース構造６３の端部および最外のダミーコンタクト領域７３の距離が第１方向Ｘに隣り合う２つのダミーコンタクト領域７３の間の距離よりも大きくなるように活性面６の内方部に形成されている。
複数のダミーコンタクト領域７３は、この形態では、複数の第２ダミートレンチソース構造６３において複数の第２トレンチソース構造５１に対向する部分には形成されていない。また、複数のダミーコンタクト領域７３は、複数の第２ダミートレンチソース構造６３において複数のトレンチゲート構造３１の端部に対向する部分には形成されていない。つまり、複数のダミーコンタクト領域７３は、複数のコンタクト領域７０と同様の態様で第２ダミートレンチソース構造６３に沿って形成されている。
複数のダミーコンタクト領域７３は、活性面６から露出している。複数のダミーコンタクト領域７３は、ダミートレンチゲート構造６２から第２ダミートレンチソース構造６３側に間隔を空けて形成されている。各ダミーコンタクト領域７３は、第２半導体領域１１（第２濃度領域１３）の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。各ダミーコンタクト領域７３は、第２半導体領域１１（第２濃度領域１３）において各第２ダミートレンチソース構造６３の側壁および底壁を被覆している。複数のダミーコンタクト領域７３は、各第２ダミートレンチソース構造６３の側壁においてボディ領域２３に電気的に接続されている。
ＳｉＣ半導体装置１は、第１周縁領域２１の活性面６の表層部に形成された複数のｐ型のダミーウェル領域７４（a plurality of dummy well regions）を含む。複数のダミーウェル領域７４（the dummy well regions）は、複数のダミーコンタクト領域７３のｐ型不純物濃度未満のｐ型不純物濃度をそれぞれ有している。複数のダミーウェル領域７４のｐ型不純物濃度は、ボディ領域２３のｐ型不純物濃度を超えていることが好ましい。複数のダミーウェル領域７４のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。複数のダミーウェル領域７４のｐ型不純物濃度は、複数のウェル領域７１のｐ型不純物濃度とほぼ等しいことが好ましい。
複数のダミーウェル領域７４は、第１ダミー構造６０Ａにおいて複数の第１ダミートレンチソース構造６１に沿う領域にそれぞれ形成されている。複数のダミーウェル領域７４は、複数の第１ダミートレンチソース構造６１に対して一対一の対応関係でそれぞれ形成されている。各ダミーウェル領域７４は、具体的には、近接した第１ダミートレンチソース構造６１から間隔を空けて対応する第１ダミートレンチソース構造６１をそれぞれ被覆している。
各ダミーウェル領域７４は、平面視において各第１ダミートレンチソース構造６１に沿って延びる帯状に形成され、第３接続面８Ｃおよび第４接続面８Ｄから露出している。各ダミーウェル領域７４は、各第１ダミートレンチソース構造６１の側壁および底壁を被覆している。各ダミーウェル領域７４は、各第１ダミートレンチソース構造６１を直接被覆している。各ダミーウェル領域７４は、各第１ダミートレンチソース構造６１の側壁においてボディ領域２３に電気的に接続されている。
各ダミーウェル領域７４のうち各第１ダミートレンチソース構造６１の底壁を被覆する部分の厚さは、各ダミーウェル領域７４のうち各第１ダミートレンチソース構造６１の側壁を被覆する部分の厚さを超えていることが好ましい。各ダミーウェル領域７４のうち各第１ダミートレンチソース構造６１の側壁を被覆する部分の厚さは、各第１ダミートレンチソース構造６１の側壁の法線方向の厚さである。各ダミーウェル領域７４のうち各第１ダミートレンチソース構造６１の底壁を被覆する部分の厚さは、各第１ダミートレンチソース構造６１の底壁の法線方向の厚さである。
複数のダミーウェル領域７４は、この形態では、第２ダミー構造６０Ｂにおいて複数の第２ダミートレンチソース構造６３に沿う領域にもそれぞれ形成されている。複数のダミーウェル領域７４は、複数の第２ダミートレンチソース構造６３に対して一対一の対応関係でそれぞれ形成されている。各ダミーウェル領域７４は、ダミートレンチゲート構造６２から第２ダミートレンチソース構造６３側に間隔を空けて対応する第２ダミートレンチソース構造６３をそれぞれ被覆している。
各ダミーウェル領域７４は、平面視において各第２ダミートレンチソース構造６３に沿って延びる帯状に形成され、第３接続面８Ｃおよび第４接続面８Ｄから露出している。各ダミーウェル領域７４は、各第２ダミートレンチソース構造６３の側壁および底壁を被覆している。各ダミーウェル領域７４は、複数のダミーコンタクト領域７３を挟んで各第２ダミートレンチソース構造６３を被覆している。
つまり、各ダミーウェル領域７４は、複数のダミーコンタクト領域７３を挟んで各第２ダミートレンチソース構造６３を直接被覆する部分、および、複数のダミーコンタクト領域７３を挟んで各第２ダミートレンチソース構造６３を被覆する部分を含む。各ダミーウェル領域７４は、各第２ダミートレンチソース構造６３の側壁においてボディ領域２３に電気的に接続されている。
各ダミーウェル領域７４のうち各第２ダミートレンチソース構造６３の底壁を被覆する部分の厚さは、各ダミーウェル領域７４のうち各第２ダミートレンチソース構造６３の側壁を被覆する部分の厚さを超えていることが好ましい。各ダミーウェル領域７４のうち各第２ダミートレンチソース構造６３の側壁を被覆する部分の厚さは、各第２ダミートレンチソース構造６３の側壁の法線方向の厚さである。各ダミーウェル領域７４のうち各第２ダミートレンチソース構造６３の底壁を被覆する部分の厚さは、各第２ダミートレンチソース構造６３の底壁の法線方向の厚さである。
各ダミーウェル領域７４は、第２半導体領域１１（第２濃度領域１３）の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。つまり、各ダミーウェル領域７４は、第２半導体領域１１（第２濃度領域１３）に電気的に接続されている。複数のダミーウェル領域７４の底部は、複数の第１ダミートレンチソース構造６１の底壁および複数の第２ダミートレンチソース構造６３の底壁に対してほぼ一定の深さで形成されていることが好ましい。
複数のダミーウェル領域７４の底部は、複数のウェル領域７１の底部とほぼ等しい深さで形成されていることが好ましい。複数のダミーウェル領域７４は、第２半導体領域１１（第２濃度領域１３）とｐｎ接合部を形成し、ＳｉＣチップ２の幅方向および深さ方向に空乏層を拡げる。複数のダミーウェル領域７４は、トレンチ絶縁ゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づけ、ＳｉＣチップ２内の電界を緩和する。複数のダミーウェル領域７４は、ダミートレンチゲート構造６２の底壁に空乏層がオーバラップするように形成されていることが好ましい。
ＳｉＣ半導体装置１は、活性面６の表層部において複数のダミートレンチゲート構造６２に沿う領域にそれぞれ形成された複数のｐ型のダミーゲートウェル領域７５（a plurality of dummy gate well regions）を含む。複数のダミーゲートウェル領域７５（the dummy gate well regions）は、ボディ領域２３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。各ダミーゲートウェル領域７５のｐ型不純物濃度は、複数のダミーコンタクト領域７３のｐ型不純物濃度未満であることが好ましい。各ダミーゲートウェル領域７５のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。各ダミーゲートウェル領域７５のｐ型不純物濃度は、各ゲートウェル領域７２のｐ型不純物濃度とほぼ等しいことが好ましい。
複数のダミーゲートウェル領域７５は、複数のダミートレンチゲート構造６２に対して一対一の対応関係でそれぞれ形成されている。各ダミーゲートウェル領域７５は、平面視において各ダミートレンチゲート構造６２に沿って延びる帯状に形成されている。各ダミーゲートウェル領域７５は、第２ダミートレンチソース構造６３からダミートレンチゲート構造６２側に間隔を空けて形成されている。各ダミーゲートウェル領域７５は、各ダミートレンチゲート構造６２の側壁および底壁を被覆している。各ダミーゲートウェル領域７５は、各ダミートレンチゲート構造６２の側壁においてボディ領域２３に電気的に接続されている。
各ダミーゲートウェル領域７５は、第２半導体領域１１（第２濃度領域１３）の底部から第１主面３側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。各ダミーゲートウェル領域７５は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
各ダミーゲートウェル領域７５のうち各ダミートレンチゲート構造６２の底壁を被覆する部分の厚さは、各ダミーゲートウェル領域７５のうち各ダミートレンチゲート構造６２の側壁を被覆する部分の厚さを超えていることが好ましい。各ダミーゲートウェル領域７５のうち各ダミートレンチゲート構造６２の側壁を被覆する部分の厚さは、各ダミートレンチゲート構造６２の側壁の法線方向の厚さである。各ダミーゲートウェル領域７５のうち各ダミートレンチゲート構造６２の底壁を被覆する部分の厚さは、ダミートレンチゲート構造６２の底壁の法線方向の厚さである。
複数のダミーゲートウェル領域７５の底部は、複数のダミーウェル領域７４の底部に対してダミートレンチゲート構造６２の底壁側に位置している。複数のダミーゲートウェル領域７５の底部は、複数のダミートレンチゲート構造６２の底壁に対して、ほぼ一定の深さで形成されていることが好ましい。複数のダミーゲートウェル領域７５の底部は、複数のゲートウェル領域７２の底部とほぼ等しい深さに形成されていることが好ましい。
複数のダミーゲートウェル領域７５は、第２半導体領域１１（第２濃度領域１３）とｐｎ接合部を形成し、ＳｉＣチップ２の幅方向および深さ方向に空乏層を拡げる。複数のダミーゲートウェル領域７５は、トレンチ絶縁ゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づけ、ＳｉＣチップ２内の電界を緩和する。
図２２は、図１に示すXXII-XXII線に沿う断面図である。図２３は、図１に示すXXIII-XXIII線に沿う断面図である。図２４は、図１に示すXXIV-XXIV線に沿う断面図である。図２５は、図１に示すXXV-XXV線に沿う断面図である。図２６は、図１に示すXXVI-XXVI線に沿う断面図である。図２７は、第１主面電極１２０の構造を説明するための平面図である。図２８は、第２無機絶縁膜１５０の構造を説明するための平面図である。
ＳｉＣ半導体装置１は、外側面７の表層部に形成されたｐ型のアウターコンタクト領域８０を含む。アウターコンタクト領域８０は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｐ型不純物濃度を有していてもよい。アウターコンタクト領域８０は、ボディ領域２３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。アウターコンタクト領域８０のｐ型不純物濃度は、コンタクト領域７０（ダミーコンタクト領域７３）のｐ型不純物濃度とほぼ等しいことが好ましい。
アウターコンタクト領域８０は、平面視において活性面６の周縁（第１～第４接続面８Ａ～８Ｄ）および外側面７の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けて、活性面６の周縁および外側面７の周縁の間の領域に形成されている。アウターコンタクト領域８０は、平面視において活性面６（第１～第４接続面８Ａ～８Ｄ）に沿って帯状に延びている。アウターコンタクト領域８０は、この形態では、平面視において活性面６を取り囲む環状に形成されている。アウターコンタクト領域８０は、具体的には、平面視において活性面６に平行な４辺を有する四角環状に形成されている。
アウターコンタクト領域８０は、第２半導体領域１１の底部から外側面７に間隔を空けて形成されている。アウターコンタクト領域８０は、具体的には、第２濃度領域１３の底部から外側面７に間隔を空けて形成されている。アウターコンタクト領域８０の全体は、複数のトレンチゲート構造３１の底壁および複数のダミートレンチゲート構造６２の底壁に対して第２半導体領域１１の底部側に位置している。アウターコンタクト領域８０の底部は、複数の第１トレンチソース構造４１の底壁、複数の第２トレンチソース構造５１の底壁、複数の第１ダミートレンチソース構造６１の底壁、および、複数の第２ダミートレンチソース構造６３の底壁に対して第２半導体領域１１の底部側に位置している。
アウターコンタクト領域８０の底部は、複数のコンタクト領域７０の底部および複数のダミーコンタクト領域７３とほぼ等しい深さ位置に形成されていることが好ましい。アウターコンタクト領域８０は、第２半導体領域１１（具体的には第２濃度領域１３）との間でｐｎ接合部を形成する。これにより、アウターコンタクト領域８０をアノードとし、第２半導体領域１１をカソードとするｐｎ接合ダイオードが形成されている。アウターコンタクト領域８０は、アノード領域と称されてもよい。
ＳｉＣ半導体装置１は、外側面７の表層部に形成されたｐ型のアウターウェル領域８１を含む。アウターウェル領域８１のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。アウターウェル領域８１は、アウターコンタクト領域８０のｐ型不純物濃度未満のｐ型不純物濃度を有している。アウターウェル領域８１のｐ型不純物濃度は、ウェル領域７１（ダミーウェル領域７４）のｐ型不純物濃度とほぼ等しいことが好ましい。アウターウェル領域８１のｐ型不純物濃度は、ゲートウェル領域７２（ダミーゲートウェル領域７５）のｐ型不純物濃度とほぼ等しいことが好ましい。
アウターウェル領域８１は、平面視において活性面６の周縁（第１～第４接続面８Ａ～８Ｄ）およびアウターコンタクト領域８０の間の領域に形成されている。アウターウェル領域８１は、平面視において活性面６（第１～第４接続面８Ａ～８Ｄ）に沿って帯状に延びている。アウターウェル領域８１は、この形態では、平面視において活性面６（第１～第４接続面８Ａ～８Ｄ）を取り囲む環状（この形態では四角環状）に形成されている。
アウターウェル領域８１は、この形態では、第１～第４接続面８Ａ～８Ｄおよびアウターコンタクト領域８０の間の領域の全域に形成されている。アウターウェル領域８１は、さらに、外側面７から第１～第４接続面８Ａ～８Ｄに向けて延び、ＳｉＣチップ２内において第１～第４接続面８Ａ～８Ｄを被覆している。アウターウェル領域８１は、第１～第４接続面８Ａ～８Ｄの表層部においてウェル領域７１、ダミーウェル領域７４およびダミーゲートウェル領域７５に電気的に接続されている。アウターウェル領域８１において第１～第４接続面８Ａ～８Ｄを被覆する部分は、ウェル領域７１、ダミーウェル領域７４およびダミーゲートウェル領域７５を一体的に含む一体ウェル領域（integral well region）であるとみなしてもよい。
アウターウェル領域８１は、第１トレンチソース構造４１の底壁が外側面７に連通する部分においてウェル領域７１に連なっている。つまり、アウターウェル領域８１は、ウェル領域７１において第１トレンチソース構造４１の底壁を被覆する部分から外側面７に向けて面方向に連続的に引き出されている。アウターウェル領域８１は、第２トレンチソース構造５１の底壁が外側面７に連通する部分においてウェル領域７１に連なっている。つまり、アウターウェル領域８１は、ウェル領域７１において第２トレンチソース構造５１の底壁を被覆する部分から外側面７に向けて面方向に連続的に引き出されている。
アウターウェル領域８１は、第１ダミートレンチソース構造６１の底壁が外側面７に連通する部分においてダミーウェル領域７４に連なっている。つまり、アウターウェル領域８１は、ダミーウェル領域７４において第１ダミートレンチソース構造６１の底壁を被覆する部分から外側面７に向けて面方向に連続的に引き出されている。アウターウェル領域８１は、第２ダミートレンチソース構造６３の底壁が外側面７に連通する部分においてダミーウェル領域７４に連なっている。つまり、アウターウェル領域８１は、ダミーウェル領域７４において第２ダミートレンチソース構造６３の底壁を被覆する部分から外側面７に向けて面方向に連続的に引き出されている。
アウターウェル領域８１は、第２半導体領域１１の底部から外側面７に間隔を空けて形成されている。アウターウェル領域８１は、具体的には、第２濃度領域１３の底部から外側面７に間隔を空けて形成されている。アウターウェル領域８１の全体は、複数のトレンチゲート構造３１の底壁および複数のダミートレンチゲート構造６２の底壁に対して第２半導体領域１１の底部側に位置している。
アウターウェル領域８１は、外側面７においてアウターコンタクト領域８０に電気的に接続されている。アウターウェル領域８１は、アウターコンタクト領域８０よりも深く形成されている。アウターウェル領域８１の底部は、複数の第１トレンチソース構造４１の底壁、複数の第２トレンチソース構造５１の底壁、複数の第１ダミートレンチソース構造６１の底壁、および、複数の第２ダミートレンチソース構造６３の底壁に対して第２半導体領域１１の底部側に位置している。アウターウェル領域８１の底部は、ウェル領域７１の底部およびダミーウェル領域７４の底部とほぼ等しい深さに形成されていることが好ましい。
アウターウェル領域８１は、アウターコンタクト領域８０と共に第２半導体領域１１（具体的には第２濃度領域１３）との間でｐｎ接合部を形成する。また、アウターウェル領域８１は、第１～第４接続面８Ａ～８Ｄに沿う部分において第２半導体領域１１とｐｎ接合部を形成している。つまり、ＳｉＣチップ２において第１～第４接続面８Ａ～８Ｄに沿う部分にはｐｎ接合部が形成されている。
ＳｉＣ半導体装置１は、外側面７の表層部においてアウターコンタクト領域８０および外側面７の周縁（第１～第４側面５Ａ～５Ｄ）の間の領域に形成された少なくとも１個（好ましくは２個以上２０個以下）のｐ型のフィールド領域８２Ａ～８２Ｅを含む。ＳｉＣ半導体装置１は、この形態では、５個のフィールド領域８２Ａ～８２Ｅを含む。５個のフィールド領域８２Ａ～８２Ｅは、第１フィールド領域８２Ａ、第２フィールド領域８２Ｂ、第３フィールド領域８２Ｃ、第４フィールド領域８２Ｄ、および、第５フィールド領域８２Ｅを含む。第１～第５フィールド領域８２Ａ～８２Ｅは、アウターコンタクト領域８０側から外側面７の周縁側に向けてこの順に間隔を空けて形成されている。
フィールド領域８２Ａ～８２Ｅは、外側面７において電界を緩和する。フィールド領域８２Ａ～８２Ｅの個数、幅、深さ、ｐ型不純物濃度等は、緩和すべき電界に応じて種々の値を取り得る。フィールド領域８２Ａ～８２Ｅのｐ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
各フィールド領域８２Ａ～８２Ｅは、平面視において活性面６に沿って延びる帯状に形成されている。各フィールド領域８２Ａ～８２Ｅは、平面視において活性面６を取り囲む環状に形成されている。各フィールド領域８２Ａ～８２Ｅは、具体的には、平面視において活性面６（第１～第４接続面８Ａ～８Ｄ）に平行な４辺を有する四角環状に形成されている。各フィールド領域８２Ａ～８２Ｅは、ＦＬＲ（Field Limiting Ring）領域と称されてもよい。
最内の第１フィールド領域８２Ａは、この形態では、アウターコンタクト領域８０に接続されている。最内の第１フィールド領域８２Ａは、アウターコンタクト領域８０と共に第２半導体領域１１（具体的には第２濃度領域１３）とｐｎ接合部を形成する。一方、第２～第５フィールド領域８２Ｂ～８２Ｅは、アウターコンタクト領域８０から間隔を空けて電気的浮遊状態に形成されている。各フィールド領域８２Ａ～８２Ｅは、アウターコンタクト領域８０よりも深く形成されている。各フィールド領域８２Ａ～８２Ｅは、第２半導体領域１１の底部から外側面７に間隔を空けて形成されている。各フィールド領域８２Ａ～８２Ｅは、具体的には、第２濃度領域１３の底部から外側面７に間隔を空けて形成されている。
各フィールド領域８２Ａ～８２Ｅの全体は、複数のトレンチゲート構造３１および複数のダミートレンチゲート構造６２の底壁に対して第２半導体領域１１の底部側に位置している。各フィールド領域８２Ａ～８２Ｅの底部は、複数の第１トレンチソース構造４１の底壁、複数の第２トレンチソース構造５１の底壁、複数の第１ダミートレンチソース構造６１の底壁、および、複数の第２ダミートレンチソース構造６３の底壁に対して第２半導体領域１１の底部側に位置している。
図６～図２１のうちの断面図を参照して、ＳｉＣ半導体装置１は、第１主面３を被覆する主面絶縁膜９０を含む。主面絶縁膜９０は、具体的には、活性面６、外側面７および第１～第４接続面８Ａ～８Ｄを膜状に被覆している。主面絶縁膜９０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含む。主面絶縁膜９０は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜９０は、具体的には、ＳｉＣチップ２の酸化物からなる酸化シリコン膜を含む。主面絶縁膜９０の厚さは、５０ｎｍ以上５００ｎｍ以下であってもよい。
主面絶縁膜９０は、複数のトレンチゲート構造３１のゲート絶縁膜３３、複数の第１トレンチソース構造４１のソース絶縁膜４３、複数の第２トレンチソース構造５１のソース絶縁膜４３、複数の第１ダミートレンチソース構造６１のソース絶縁膜４３、複数のダミートレンチゲート構造６２のゲート絶縁膜３３、および、複数の第２ダミートレンチソース構造６３のソース絶縁膜４３に連なるように活性面６を被覆している。
つまり、主面絶縁膜９０は、活性面６において複数のトレンチゲート構造３１のゲート電極３４、複数の第１トレンチソース構造４１のソース電極４４、複数の第２トレンチソース構造５１のソース電極４４、複数の第１ダミートレンチソース構造６１のソース電極４４、複数のダミートレンチゲート構造６２のゲート電極３４、および、複数の第２ダミートレンチソース構造６３のソース電極４４を露出させている。
主面絶縁膜９０は、複数のトレンチゲート構造３１のゲート絶縁膜３３、複数の第１トレンチソース構造４１のソース絶縁膜４３、複数の第２トレンチソース構造５１のソース絶縁膜４３、複数の第１ダミートレンチソース構造６１のソース絶縁膜４３、複数のダミートレンチゲート構造６２のゲート絶縁膜３３、および、複数の第２ダミートレンチソース構造６３のソース絶縁膜４３に連なるように第１～第４接続面８Ａ～８Ｄを被覆している。
つまり、主面絶縁膜９０は、第１～第４接続面８Ａ～８Ｄにおいて複数のトレンチゲート構造３１のゲート電極３４、複数の第１トレンチソース構造４１のソース電極４４、複数の第２トレンチソース構造５１のソース電極４４、複数の第１ダミートレンチソース構造６１のソース電極４４、複数のダミートレンチゲート構造６２のゲート電極３４、および、複数の第２ダミートレンチソース構造６３のソース電極４４を露出させている。主面絶縁膜９０は、外側面７の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、外側面７の周縁部を露出させる周端壁を有している。
図６および図８を参照して、ＳｉＣ半導体装置１は、トランジスタ領域２０において第１主面３（具体的には活性面６）の上（above）でトレンチゲート構造３１のゲート電極３４を被覆する複数のゲートコンタクト電極９１（a plurality of gate contact electrodes）を含む。図６では、複数のゲートコンタクト電極９１が太い破線によって示されている。複数のゲートコンタクト電極９１（the gate contact electrodes）は、この形態では、第１周縁領域２１および第２周縁領域２２には形成されていない。つまり、複数のゲートコンタクト電極９１は、ダミートレンチゲート構造６２のゲート電極３４の上には形成されていない。
複数のゲートコンタクト電極９１は、複数のトレンチゲート構造３１をそれぞれ被覆し、対応するゲート電極３４にそれぞれ電気的に接続されている。複数のゲートコンタクト電極９１は、具体的には、複数のトレンチゲート構造３１の内方部から間隔を空けて複数のトレンチゲート構造３１の両端部にそれぞれ形成されている。つまり、複数のゲートコンタクト電極９１は、トレンチゲート構造３１の内方部に対してトレンチゲート構造３１の両端部に近接する領域で対応するゲート電極３４にそれぞれ電気的に接続されている。
複数のゲートコンタクト電極９１は、複数のトレンチゲート構造３１の上から主面絶縁膜９０の上（on）にそれぞれ引き出されている。複数のゲートコンタクト電極９１は、平面視において複数の第１トレンチソース構造４１から第２方向Ｙに間隔を空けてそれぞれ形成されている。複数のゲートコンタクト電極９１は、平面視において複数の第２トレンチソース構造５１から第１方向Ｘに間隔を空けてそれぞれ形成されている。
複数のゲートコンタクト電極９１は、平面視において１つの第１トレンチソース構造４１を挟み込む態様で、第２方向Ｙに複数の第１トレンチソース構造４１と交互に配列されている。複数のゲートコンタクト電極９１は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のゲートコンタクト電極９１は、平面視において第１方向Ｘに延びるストライプ状に形成されている。複数のゲートコンタクト電極９１は、平面視において第２方向Ｙに複数の第２トレンチソース構造５１に対向していない。
複数のゲートコンタクト電極９１は、第１方向Ｘに関してトレンチゲート構造３１の第１幅Ｗ１を超える電極幅ＷＥ（Ｗ１＜ＷＥ）を有している。電極幅ＷＥは、ゲートコンタクト電極９１が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。複数のゲートコンタクト電極９１は、第２方向Ｙに関してトレンチゲート構造３１の長さ未満の長さを有している。
複数のゲートコンタクト電極９１は、活性面６に沿って延びる電極面９１ａをそれぞれ有している。複数のゲートコンタクト電極９１は、この形態では、活性面６から電極面９１ａに向けて電極幅ＷＥが狭まる先細り形状（四角錐台状）に形成されている。電極面９１ａは、第２方向Ｙに関してゲート電極３４の電極面よりも幅広に形成されていることが好ましい。つまり、電極面９１ａは、法線方向Ｚにゲート電極３４に対向する部分、および、法線方向Ｚにトレンチゲート構造３１外の領域（つまり主面絶縁膜９０）に対向する部分を含むことが好ましい。
各ゲートコンタクト電極９１は、導電性ポリシリコンからそれぞれなることが好ましい。各ゲートコンタクト電極９１は、ｎ型不純物が添加されたｎ型ポリシリコン、および／または、ｐ型不純物が添加されたｐ型ポリシリコンを含んでいてもよい。各ゲートコンタクト電極９１は、各ゲート電極３４と同一の導電材料からそれぞれなることが好ましい。各ゲートコンタクト電極９１は、この形態では、各ゲート電極３４から活性面６の上（above）に引き出された引き出し部からなる。つまり、複数のゲートコンタクト電極９１は、ゲート電極３４からゲート絶縁膜３３の第３部分３３ｃを介して主面絶縁膜９０の上に引き出されている。
図５～図２１のうちの活性面６の周縁を示す平面図および断面図を参照して、ＳｉＣ半導体装置１は、第１～第４接続面８Ａ～８Ｄのうちの少なくとも１つを被覆するように外側面７の上（above）に形成されたサイドウォール配線１００を含む。サイドウォール配線１００は、活性面６および外側面７の間に形成された段差を緩和するサイドウォール構造（段差緩和構造）として形成されている。サイドウォール配線１００は、具体的には、主面絶縁膜９０の上（on）に形成されている。
サイドウォール配線１００は、少なくとも第３接続面８Ｃおよび第４接続面８Ｄのいずれか一方を被覆していることが好ましい。サイドウォール配線１００は、この形態では、平面視において第１～第４接続面８Ａ～８Ｄに沿って延びる帯状に形成されている。サイドウォール配線１００は、具体的には、平面視において活性面６を取り囲む環状（具体的には四角環状）に形成され、第１～第４接続面８Ａ～８Ｄの全域を被覆している。
つまり、サイドウォール配線１００は、第１接続面８Ａ側および第２接続面８Ｂ側において、トレンチゲート構造３１、第１トレンチソース構造４１、第２トレンチソース構造５１、第１ダミートレンチソース構造６１、ダミートレンチゲート構造６２および第２ダミートレンチソース構造６３に沿う方向（第１方向Ｘ）に延びている。サイドウォール配線１００は、第３接続面８Ｃ側および第４接続面８Ｄ側において、トレンチゲート構造３１、第１トレンチソース構造４１、第２トレンチソース構造５１、第１ダミートレンチソース構造６１、ダミートレンチゲート構造６２および第２ダミートレンチソース構造６３に交差するする方向（第２方向Ｙ）に延びている。
サイドウォール配線１００のうち活性面６の四隅（第１～第４接続面８Ａ～８Ｄの角部）を被覆する部分は、外側面７側に向かう湾曲状に形成されている。したがって、サイドウォール配線１００は、この形態では、平面視において全体として四隅が湾曲した四角環状に形成されている。
サイドウォール配線１００は、外側面７に沿って膜状に延びる部分、および、第１～第４接続面８Ａ～８Ｄに沿って膜状に延びる部分を含む。サイドウォール配線１００のうち外側面７の上に位置する部分は、活性面６に対して外側面７側の領域において外側面７を被覆していてもよい。サイドウォール配線１００のうち外側面７の上に位置する部分は、活性台地９の厚さ（第１深さＤ１）未満の厚さを有していてもよい。
サイドウォール配線１００のうち第１～第４接続面８Ａ～８Ｄの上に位置する部分は、第１～第４接続面８Ａ～８Ｄに沿って膜状に形成されている。サイドウォール配線１００のうち第１～第４接続面８Ａ～８Ｄの上に位置する部分は、活性面６から外側面７に向かって斜め下り傾斜した外面を有していてもよい。この場合、サイドウォール配線１００の外面は、第１～第４接続面８Ａ～８Ｄから離れる方向に突出した湾曲状に形成されていてもよいし、第１～第４接続面８Ａ～８Ｄ側に向かって窪んだ湾曲状に形成されていてもよい。
サイドウォール配線１００は、外側面７の上において主面絶縁膜９０を挟んでアウターウェル領域８１の一部に対向している。サイドウォール配線１００は、さらに、外側面７の上において主面絶縁膜９０を挟んでアウターコンタクト領域８０に対向している。サイドウォール配線１００は、この形態では、平面視においてフィールド領域８２Ａ～８２Ｅから活性面６側に間隔を空けて形成され、主面絶縁膜９０を挟んでフィールド領域８２Ａ～８２Ｅに対向していない。
サイドウォール配線１００は、第１～第４接続面８Ａ～８Ｄの上において主面絶縁膜９０を挟んでＳｉＣチップ２に対向している。つまり、サイドウォール配線１００は、第１～第４接続面８Ａ～８Ｄの上において主面絶縁膜９０を挟んで第１～第４接続面８Ａ～８Ｄに沿うｐｎ接合部（アウターウェル領域８１および第２半導体領域１１のｐｎ接合部）に対向している。
サイドウォール配線１００は、さらに、第１～第４接続面８Ａ～８Ｄの上において第１トレンチソース構造４１の露出部、第２トレンチソース構造５１の露出部、第１ダミートレンチソース構造６１の露出部、ダミートレンチゲート構造６２の露出部および第２ダミートレンチソース構造６３の露出部を被覆している。これにより、サイドウォール配線１００は、第１～第４接続面８Ａ～８Ｄの上において、第１トレンチソース構造４１、第２トレンチソース構造５１、第１ダミートレンチソース構造６１、ダミートレンチゲート構造６２および第２ダミートレンチソース構造６３に電気的に接続されている。
サイドウォール配線１００は、具体的には、第１～第４接続面８Ａ～８Ｄの上において、第１トレンチソース構造４１のソース電極４４、第２トレンチソース構造５１のソース電極４４、第１ダミートレンチソース構造６１のソース電極４４、ダミートレンチゲート構造６２のゲート電極３４および第２ダミートレンチソース構造６３のソース電極４４に電気的に接続されている。つまり、サイドウォール配線１００は、ソース電位を付与する配線として外側面７の上に形成されている。
サイドウォール配線１００は、この形態では、第１～第４接続面８Ａ～８Ｄの上において、第１トレンチソース構造４１のソース電極４４、第２トレンチソース構造５１のソース電極４４、第１ダミートレンチソース構造６１のソース電極４４、ダミートレンチゲート構造６２のゲート電極３４および第２ダミートレンチソース構造６３のソース電極４４と一体的に形成されている。
サイドウォール配線１００は、第１～第４接続面８Ａ～８Ｄのうちの少なくとも１つから活性面６の縁部の上に乗り上げたオーバラップ部１０１を有している。オーバラップ部１０１は、平面視において活性面６の縁部に沿って延びる帯状に形成されている。オーバラップ部１０１は、この形態では、第１～第４接続面８Ａ～８Ｄの全てから活性面６の縁部の上に乗り上げている。つまり、オーバラップ部１０１は、平面視において活性面６の縁部に沿って延び、活性面６の内方部を取り囲む環状に形成されている。
オーバラップ部１０１は、一対の第１オーバラップ部１０１Ａ、および、一対の第２オーバラップ部（交差方向部）１０１Ｂを含む。一対の第１オーバラップ部１０１Ａは、オーバラップ部１０１のうち第１接続面８Ａおよび第２接続面８Ｂに沿って延びる部分である。一対の第２オーバラップ部１０１Ｂは、オーバラップ部１０１のうち第３接続面８Ｃおよび第４接続面８Ｄに沿って延びる部分である。一対の第１オーバラップ部１０１Ａは同様の構造を有し、一対の第２オーバラップ部１０１Ｂは同様の構造を有している。以下では、第１接続面８Ａ側の第１オーバラップ部１０１Ａ、および、第３接続面８Ｃ側の第２オーバラップ部１０１Ｂの構造について説明する。
第１オーバラップ部１０１Ａは、主面絶縁膜９０を挟んで活性面６に対向し、少なくとも最外に位置する１つの第１ダミートレンチソース構造６１を被覆している。第１オーバラップ部１０１Ａは、この形態では、最外に位置する１つの第１ダミートレンチソース構造６１の全域を被覆している。第１オーバラップ部１０１Ａは、活性面６の上において最外の第１ダミートレンチソース構造６１のソース電極４４に電気的に接続されている。
第１オーバラップ部１０１Ａは、具体的には、活性面６の上において最外の第１ダミートレンチソース構造６１のソース電極４４と一体的に形成されている。第１オーバラップ部１０１Ａは、複数の第１ダミートレンチソース構造６１を被覆していてもよい。この場合、第１オーバラップ部１０１Ａによって被覆される第１ダミートレンチソース構造６１の個数は、第１オーバラップ部１０１Ａから露出する第１ダミートレンチソース構造６１の個数未満であることが好ましい。
第２オーバラップ部１０１Ｂは、主面絶縁膜９０を挟んで活性面６に対向し、第１トレンチソース構造４１の端部、第２トレンチソース構造５１の端部、第１ダミートレンチソース構造６１の端部、ダミートレンチゲート構造６２の端部、および、第２ダミートレンチソース構造６３の端部を被覆している。第２オーバラップ部１０１Ｂは、活性面６の上において第１トレンチソース構造４１のソース電極４４、第２トレンチソース構造５１のソース電極４４、第１ダミートレンチソース構造６１のソース電極４４、ダミートレンチゲート構造６２のゲート電極３４、および、第２ダミートレンチソース構造６３のソース電極４４に電気的に接続されている。
第２オーバラップ部１０１Ｂは、具体的には、活性面６の上において第１トレンチソース構造４１のソース電極４４、第２トレンチソース構造５１のソース電極４４、第１ダミートレンチソース構造６１のソース電極４４、ダミートレンチゲート構造６２のゲート電極３４、および、第２ダミートレンチソース構造６３のソース電極４４と一体的に形成されている。
オーバラップ部１０１は、オーバラップ幅ＷＯを有している。オーバラップ幅ＷＯは、第１～第４接続面８Ａ～８Ｄを基準として、オーバラップ部１０１が延びる方向に直交する方向の幅である。オーバラップ幅ＷＯは、外側面７の第１深さＤ１未満（ＷＯ＜Ｄ１）であることが好ましい。オーバラップ幅ＷＯは、第１トレンチソース構造４１の第３深さ未満（ＷＯ＜Ｄ３）であることが好ましい。オーバラップ幅ＷＯは、トレンチゲート構造３１の第２深さＤ２以上（ＷＯ≧Ｄ２）であってもよいし、第２深さＤ２未満（ＷＯ＜Ｄ２）であってもよい。
サイドウォール配線１００は、導電性ポリシリコンからなることが好ましい。サイドウォール配線１００は、ｎ型不純物が添加されたｎ型ポリシリコン、および／または、ｐ型不純物が添加されたｐ型ポリシリコンを含んでいてもよい。サイドウォール配線１００は、ゲート電極３４と同一の導電材料からなることが好ましい。また、サイドウォール配線１００は、ソース電極４４と同一の導電材料からなることが好ましい。
ＳｉＣ半導体装置１は、主面絶縁膜９０の上に形成された第１無機絶縁膜１１０を含む。第１無機絶縁膜１１０は、「層間絶縁膜」、「中間絶縁膜」、「上側絶縁膜」または「被覆対象」と称されてもよい。第１無機絶縁膜１１０は、複数の絶縁膜を含む積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。第１無機絶縁膜１１０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含むことが好ましい。第１無機絶縁膜１１０は、複数の酸化シリコン膜を含む積層構造、複数の窒化シリコン膜を含む積層構造、または、複数の酸窒化シリコン膜を含む積層構造を有していてもよい。
第１無機絶縁膜１１０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも２種を任意の順序で積層させた積層構造を有していてもよい。第１無機絶縁膜１１０は、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる単層構造を有していてもよい。第１無機絶縁膜１１０は、この形態では、複数の酸化シリコン膜が積層された積層構造を有している。
第１無機絶縁膜１１０は、具体的には、主面絶縁膜９０側からこの順に積層されたＮＳＧ（Nondoped Silicate Glass）膜およびＰＳＧ（Phosphor Silicate Glass）膜を含む積層構造を有している。ＮＳＧ膜は、不純物無添加の酸化シリコン膜からなる。ＰＳＧ膜は、リンが添加された酸化シリコン膜からなる。ＮＳＧ膜の厚さは、１０ｎｍ以上３００ｎｍ以下であってもよい。ＰＳＧ膜の厚さは、５０ｎｍ以上５００ｎｍ以下であってもよい。第１無機絶縁膜１１０の厚さは、主面絶縁膜９０の厚さを超えていることが好ましい。
第１無機絶縁膜１１０は、活性面６の上においてトランジスタ領域２０、第１周縁領域２１および第２周縁領域２２を膜状に被覆している。第１無機絶縁膜１１０は、トランジスタ領域２０において、複数のトレンチゲート構造３１、複数の第１トレンチソース構造４１および複数の第２トレンチソース構造５１を選択的に被覆している。第１無機絶縁膜１１０は、第１周縁領域２１および第２周縁領域２２において、第１ダミー構造６０Ａの全域および第２ダミー構造６０Ｂの全域を被覆している。つまり、第１無機絶縁膜１１０は、複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３を一括して被覆している。
第１無機絶縁膜１１０は、活性面６および外側面７の間の領域においてサイドウォール配線１００を被覆し、活性面６の上から第１～第４接続面８Ａ～８Ｄを横切って外側面７の上に引き出されている。第１無機絶縁膜１１０は、サイドウォール配線１００を膜状に被覆している。第１無機絶縁膜１１０は、外側面７の上において主面絶縁膜９０を膜状に被覆している。第１無機絶縁膜１１０は、外側面７の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、外側面７の周縁部を露出させる周端壁を有している。第１無機絶縁膜１１０の周端壁は、主面絶縁膜９０の周端壁と共に外側面７の周縁部を露出させる切欠き開口１１１を区画している。
図６および図１４を参照して、第１無機絶縁膜１１０は、活性面６側において複数のゲート開口１１２（a plurality of gate openings）を有している。複数のゲート開口１１２（the gate openings）は、トランジスタ領域２０側に形成され、複数のトレンチゲート構造３１の両端部をそれぞれ露出させている。複数のゲート開口１１２は、第１周縁領域２１側および第２周縁領域２２側には形成されず、複数のダミートレンチゲート構造６２を露出させていない。
複数のゲート開口１１２は、この形態では、複数のゲートコンタクト電極９１を一対一の対応関係でそれぞれ露出させている。むろん、複数のゲート開口１１２は、１つのゲートコンタクト電極９１を一対多の対応関係でそれぞれ露出させていてもよい。複数のゲート開口１１２は、この形態では、平面視において対応するゲートコンタクト電極９１の周縁から間隔を空けて対応するゲートコンタクト電極９１の電極面９１ａをそれぞれ露出させている。
つまり、複数のゲート開口１１２は、対応するゲートコンタクト電極９１の電極面９１ａのみをそれぞれ露出させている。複数のゲート開口１１２は、この形態では、ゲートコンタクト電極９１が延びる方向（第１方向Ｘ）に延びる帯状にそれぞれ形成されている。複数のゲート開口１１２は、平面視において全体としてストライプ状に形成されている。複数のゲート開口１１２の平面形状は任意であり、円形状に形成されていてもよい。
図１１を参照して、第１無機絶縁膜１１０は、活性面６側において複数のソース開口１１３（a plurality of source openings）を有している。複数のソース開口１１３（the source openings）は、トランジスタ領域２０側に形成され、複数の第１トレンチソース構造４１をそれぞれ露出させている。複数のソース開口１１３は、複数の第２トレンチソース構造５１を露出させていない。つまり、複数の第２トレンチソース構造５１は、第１無機絶縁膜１１０によって被覆されている。また、複数のソース開口１１３は、第１周縁領域２１側および第２周縁領域２２側には形成されておらず、複数の第１ダミートレンチソース構造６１および複数の第２ダミートレンチソース構造６３を露出させていない。
複数のソース開口１１３は、この形態では、複数のコンタクト領域７０に対して一対一の対応関係でそれぞれ形成され、対応する第１トレンチソース構造４１を複数箇所からそれぞれ露出させている。つまり、複数のソース開口１１３は、複数のコンタクト領域７０の配列に応じて、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状または千鳥状のパターンで配列されている。
複数のソース開口１１３は、この形態では、複数のコンタクト領域７０の平面形状に対応して、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のソース開口１１３の平面形状は任意であり、円形状に形成されていてもよい。複数のソース開口１１３は、対応する第１トレンチソース構造４１のソース電極４４に加えて、対応するソース領域２４および対応するコンタクト領域７０をそれぞれ露出させている。むろん、複数のソース開口１１３は、複数の第１トレンチソース構造４１を一対一の対応関係でそれぞれ露出させていてもよい。この場合、複数の第１トレンチソース構造４１は、対応する第１トレンチソース構造４１に沿って延びる帯状に形成されていることが好ましい。
図１０、図１３および図１４を参照して、第１無機絶縁膜１１０は、外側面７側において少なくとも１つのサイドウォール開口１１４を有している。第１無機絶縁膜１１０は、この形態では、１つのサイドウォール開口１１４を有している。サイドウォール開口１１４は、平面視においてサイドウォール配線１００に沿って延びる帯状に形成されている。サイドウォール開口１１４は、この形態では、平面視においてサイドウォール配線１００に沿って延びる環状（具体的には四角環状）に形成されている。サイドウォール開口１１４は、サイドウォール配線１００において外側面７を被覆する部分を全周に亘って露出させている。サイドウォール開口１１４は、この形態では、アウターコンタクト領域８０も全周に亘って露出させている。
図２２～図２８を参照して、ＳｉＣ半導体装置１は、第１無機絶縁膜１１０の上に形成された第１主面電極１２０を含む。第１主面電極１２０は、この形態では、活性面６の上のみに配置され、外側面７の上には配置されていない。第１主面電極１２０は、ゲート主面電極１２１を含む。ゲート主面電極１２１は、ゲートパッド電極と称されてもよい。ゲート主面電極１２１は、複数のトレンチゲート構造３１（ゲート電極３４）に電気的に接続され、外部から入力されたゲート電位（ゲート信号）を複数のトレンチゲート構造３１（ゲート電極３４）に付与する。
ゲート主面電極１２１は、平面視において第１～第４接続面８Ａ～８Ｄから間隔を空けて活性面６の周縁部の上に配置されている。ゲート主面電極１２１は、この形態では、活性面６の周縁部において第１接続面８Ａの中央部に対向する領域に配置されている。ゲート主面電極１２１は、少なくとも最外の第１ダミートレンチソース構造６１（サイドウォール配線１００）から活性面６の内方に間隔を空けて配置されている。ゲート主面電極１２１は、平面視において活性面６に平行な４辺を有する四角形状に形成されている。
ゲート主面電極１２１は、第１無機絶縁膜１１０を挟んで第１周縁領域２１の一部（第１ダミー構造６０Ａの一部）に対向している。ゲート主面電極１２１は、第１無機絶縁膜１１０を挟んで少なくとも１つの第１ダミートレンチソース構造６１に対向していることが好ましい。ゲート主面電極１２１は、この形態では、複数の第１ダミートレンチソース構造６１を横切っている。ゲート主面電極１２１は、第１無機絶縁膜１１０によって複数の第１ダミートレンチソース構造６１から電気的に分離されている。
ゲート主面電極１２１は、第１ダミー構造６０Ａ側から第２ダミー構造６０Ｂ側に引き出され、第１無機絶縁膜１１０を挟んで第２ダミー構造６０Ｂの一部に対向している。ゲート主面電極１２１は、第１無機絶縁膜１１０を挟んでダミートレンチゲート構造６２および第２ダミートレンチソース構造６３のいずれか一方または双方に対向している。ゲート主面電極１２１は、この形態では、複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３の全てを横切っている。ゲート主面電極１２１は、第１無機絶縁膜１１０によって複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３から電気的に分離されている。
ゲート主面電極１２１は、第１周縁領域２１側からトランジスタ領域２０側に引き出され、第１無機絶縁膜１１０を挟んでトランジスタ構造３０の一部に対向している。ゲート主面電極１２１は、トレンチゲート構造３１および第１トレンチソース構造４１のいずれか一方または双方に対向している。ゲート主面電極１２１は、この形態では、複数のトレンチゲート構造３１および複数の第１トレンチソース構造４１を横切っている。ゲート主面電極１２１は、第１無機絶縁膜１１０によって複数のトレンチゲート構造３１および複数の第１トレンチソース構造４１から電気的に分離されている。ゲート主面電極１２１は、複数の第２トレンチソース構造５１から間隔を空けて配置され、複数の第２トレンチソース構造５１からも電気的に分離されている。
ゲート主面電極１２１は、第１無機絶縁膜１１０の上に位置するゲート電極側壁１２１ａ（電極側壁）を有している。ゲート電極側壁１２１ａは、ゲート主面電極１２１の主面から斜め下り傾斜したテーパ形状に形成されている。ゲート電極側壁１２１ａは、第１無機絶縁膜１１０に向かって湾曲した湾曲テーパ形状に形成されていてもよい。
第１主面電極１２０は、ソース主面電極１２２を含む。ソース主面電極１２２は、ゲート主面電極１２１から間隔を空けて活性面６の上に配置されている。ソース主面電極１２２は、ソースパッド電極と称されてもよい。ソース主面電極１２２は、複数の第１トレンチソース構造４１（ソース電極４４）に電気的に接続され、外部から入力されたソース電位を複数の第１トレンチソース構造４１（ソース電極４４）に付与する。
ソース主面電極１２２は、平面視において第１～第４接続面８Ａ～８Ｄから間隔を空けて活性面６の上に形成されている。ソース主面電極１２２は、この形態では、平面視において活性面６（第１～第４接続面８Ａ～８Ｄ）に平行な４辺を有する四角形状に形成されている。ソース主面電極１２２は、具体的には、平面視において第１接続面８Ａに沿う辺においてゲート主面電極１２１に整合するように活性面６の内方に向けて窪んだ凹部を有する多角形状に形成されている。
ソース主面電極１２２は、ゲート主面電極１２１の平面積を超える平面積を有している。ソース主面電極１２２は、少なくとも最外の第１ダミートレンチソース構造６１（サイドウォール配線１００）から活性面６の内方に間隔を空けて配置されている。ソース主面電極１２２は、この形態では、平面視において第１ダミー構造６０Ａから活性面６の内方に間隔を空けて配置されている。
ソース主面電極１２２は、本体部１２３、第１引き出し部１２４、第２引き出し部１２５および第３引き出し部１２６を含む。本体部１２３は、トランジスタ領域２０の上に配置され、第２方向Ｙにゲート主面電極１２１に対向している。本体部１２３は、この形態では、複数のトレンチゲート構造３１の全ておよび複数の第１トレンチソース構造４１の全てに対向している。本体部１２３は、第１無機絶縁膜１１０の上から複数のソース開口１１３に入り込み、複数のソース領域２４、複数のソース電極４４および複数のコンタクト領域７０に電気的に接続されている。これにより、ソース主面電極１２２に印加されたソース電位が、複数のソース電極４４、複数のソース領域２４および複数のコンタクト領域７０に付与される。
第１引き出し部１２４は、トランジスタ領域２０の上から第１周縁領域２１の一方側（第３接続面８Ｃ側）の上に引き出され、第１方向Ｘにゲート主面電極１２１に対向している。第２引き出し部１２５は、トランジスタ領域２０の上から第１周縁領域２１の他方側（第４接続面８Ｄ側）の上に引き出され、第１方向Ｘにゲート主面電極１２１を挟んで第１引き出し部１２４に対向している。
第１～第２引き出し部１２４～１２５は、第１無機絶縁膜１１０を挟んで第２ダミー構造６０Ｂの一部にそれぞれ対向している。第１～第２引き出し部１２４～１２５は、ダミートレンチゲート構造６２および第２ダミートレンチソース構造６３のいずれか一方または双方にそれぞれ対向している。第１～第２引き出し部１２４～１２５は、この形態では、ダミートレンチゲート構造６２および第２ダミートレンチソース構造６３の双方にそれぞれ対向している。
第１～第２引き出し部１２４～１２５は、複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３にそれぞれ対向していてもよい。第１～第２引き出し部１２４～１２５は、第１無機絶縁膜１１０によって複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３からそれぞれ電気的に分離されている。
第１～第２引き出し部１２４～１２５は、この形態では、第１ダミー構造６０Ａ側から第２ダミー構造６０Ｂ側に間隔を空けて配置されている。したがって、第１～第２引き出し部１２４～１２５は、第１無機絶縁膜１１０を挟んで複数の第１ダミートレンチソース構造６１には対向していない。第１～第２引き出し部１２４～１２５は、第１無機絶縁膜１１０によって複数の第１ダミートレンチソース構造６１からそれぞれ電気的に分離されている。
むろん、第１～第２引き出し部１２４～１２５は、第２ダミー構造６０Ｂ側から第１ダミー構造６０Ａ側に引き出され、第１無機絶縁膜１１０を挟んで第１ダミー構造６０Ａの一部にそれぞれ対向していてもよい。この場合、第１～第２引き出し部１２４～１２５は、第１無機絶縁膜１１０を挟んで少なくとも１つの第１ダミートレンチソース構造６１にそれぞれ対向していてもよい。
第３引き出し部１２６は、トランジスタ領域２０の上から第２周縁領域２２の上に引き出され、第１無機絶縁膜１１０を挟んで第２ダミー構造６０Ｂの一部に対向している。第３引き出し部１２６は、ダミートレンチゲート構造６２および第２ダミートレンチソース構造６３のいずれか一方または双方に対向している。
第３引き出し部１２６は、この形態では、ダミートレンチゲート構造６２および第２ダミートレンチソース構造６３の双方に対向している。第３引き出し部１２６は、複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３に対向していてもよい。第３引き出し部１２６は、第１無機絶縁膜１１０によって複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３から電気的に分離されている。
第３引き出し部１２６は、第２ダミー構造６０Ｂ側から第１ダミー構造６０Ａ側に引き出され、第１無機絶縁膜１１０を挟んで第１ダミー構造６０Ａの一部にそれぞれ対向している。第３引き出し部１２６は、第１無機絶縁膜１１０を挟んで複数（この形態では全て）の第１ダミートレンチソース構造６１にそれぞれ対向している。第３引き出し部１２６は、第１無機絶縁膜１１０によって複数の第１ダミートレンチソース構造６１から電気的に分離されている。
ソース主面電極１２２は、第１無機絶縁膜１１０の上に位置するソース電極側壁１２２ａ（電極側壁）を有している。ソース電極側壁１２２ａは、ソース主面電極１２２の主面から斜め下り傾斜したテーパ形状に形成されている。ソース電極側壁１２２ａは、第１無機絶縁膜１１０に向かって湾曲した湾曲テーパ形状に形成されていてもよい。
ＳｉＣ半導体装置１は、第１無機絶縁膜１１０の上に形成された配線電極１３０を含む。配線電極１３０は、第１無機絶縁膜１１０の上において活性面６を被覆する領域および外側面７を被覆する領域を含む任意の領域に引き回される。
配線電極１３０は、ゲート配線電極１３１（ゲート配線）を含む。ゲート配線電極１３１は、ゲートフィンガー電極と称されてもよい。ゲート配線電極１３１は、ゲート主面電極１２１から第１無機絶縁膜１１０において活性面６を被覆する部分の上に引き出されている。ゲート配線電極１３１は、活性面６の上に形成され、外側面７の上には形成されていない。ゲート配線電極１３１は、ゲート主面電極１２１に印加されたゲート電位を他の領域に伝達する。
ゲート配線電極１３１は、第１～第４接続面８Ａ～８Ｄおよびソース主面電極１２２から間隔を空けて、ゲート主面電極１２１から第１～第４接続面８Ａ～８Ｄおよびソース主面電極１２２の間の領域に引き出されている。ゲート配線電極１３１は、第１～第４接続面８Ａ～８Ｄに沿って延びる帯状に形成されている。ゲート配線電極１３１は、具体的には、平面視において複数の方向からソース主面電極１２２に対向するように第１～第４接続面８Ａ～８Ｄの少なくとも２つに沿って帯状に延びていることが好ましい。
ゲート配線電極１３１は、この形態では、平面視において４つの方向からソース主面電極１２２に対向している。ゲート配線電極１３１のうち活性面６の四隅に沿って延びる部分は、外側面７側に向かう湾曲状に形成されている。したがって、ゲート配線電極１３１は、この形態では、平面視において全体として四隅が湾曲した帯状に延びている。ゲート配線電極１３１は、第２接続面８Ｂ側に開放部を有している。開放部の位置や大きさは任意である。
ゲート配線電極１３１は、ゲート主面電極１２１から第１周縁領域２１の上に引き出され、第１接続面８Ａおよび第３接続面８Ｃに沿って延びている。ゲート配線電極１３１は、第１周縁領域２１側において第１無機絶縁膜１１０を挟んで第１ダミー構造６０Ａの一部および第２ダミー構造６０Ｂの一部に対向している。
ゲート配線電極１３１は、具体的には、第１無機絶縁膜１１０を挟んで複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３に対向している。ゲート配線電極１３１は、第１無機絶縁膜１１０によって複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３から電気的に分離されている。
ゲート配線電極１３１は、第１周縁領域２１側からトランジスタ領域２０側に引き出され、第３接続面８Ｃおよび第４接続面８Ｄに沿って延びている。ゲート配線電極１３１は、トランジスタ領域２０側において第１無機絶縁膜１１０を挟んでトランジスタ構造３０の一部に対向している。ゲート配線電極１３１は、トランジスタ領域２０では、平面視において複数のトレンチゲート構造３１および複数の第１トレンチソース構造４１に交差（具体的には直交）している。
つまり、ゲート配線電極１３１は、複数のトレンチゲート構造３１および複数の第１トレンチソース構造４１が延びる方向（第１方向Ｘ）に交差（具体的には直交）する方向（第２方向Ｙ）に延びている。換言すると、ゲート配線電極１３１は、複数のトレンチゲート構造３１および複数の第２トレンチソース構造５１の対向方向（第１方向Ｘ）に交差（具体的には直交）する方向（第２方向Ｙ）に延びている。
ゲート配線電極１３１は、平面視においてトレンチゲート構造３１および第２トレンチソース構造５１の間の領域を横切るように延び、複数のトレンチゲート構造３１の端部、複数の第１トレンチソース構造４１の内方部、および、複数の第２トレンチソース構造５１の端部に交差（具体的には直交）している。ゲート配線電極１３１は、第１無機絶縁膜１１０の上から複数のゲート開口１１２に入り込み、複数のゲートコンタクト電極９１に電気的に接続されている。これにより、ゲート主面電極１２１に印加されたゲート電位が、ゲート配線電極１３１を介して複数のトレンチゲート構造３１に付与される。
ゲート配線電極１３１は、トランジスタ領域２０から第２周縁領域２２の上に引き出され、第３接続面８Ｃおよび第２接続面８Ｂに沿って延びている。ゲート配線電極１３１は、第２周縁領域２２側において第１無機絶縁膜１１０を挟んで第１ダミー構造６０Ａの一部および第２ダミー構造６０Ｂの一部に対向している。
ゲート配線電極１３１は、具体的には、第１無機絶縁膜１１０を挟んで複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３に対向している。ゲート配線電極１３１は、第１無機絶縁膜１１０によって複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２および複数の第２ダミートレンチソース構造６３から電気的に分離されている。
ゲート配線電極１３１は、第１無機絶縁膜１１０の上に位置するゲート配線側壁１３１ａ（配線側壁）を有している。ゲート配線側壁１３１ａは、ゲート配線電極１３１の主面から斜め下り傾斜したテーパ形状に形成されている。ゲート配線側壁１３１ａは、第１無機絶縁膜１１０に向かって湾曲した湾曲テーパ形状に形成されていてもよい。
配線電極１３０は、ソース配線電極１３２（ソース配線）を含む。ソース配線電極１３２は、ソースフィンガー電極と称されてもよい。ソース配線電極１３２は、ソース主面電極１２２に印加されたソース電位を他の領域に伝達する。ソース配線電極１３２は、ソース主面電極１２２からゲート配線電極１３１の開放部を通過し、第１無機絶縁膜１１０においてサイドウォール配線１００を被覆する部分の上に引き出されている。ソース配線電極１３２は、平面視においてゲート配線電極１３１から間隔を空けてサイドウォール配線１００に沿って延びる帯状に形成されている。
ソース配線電極１３２は、第１～第４接続面８Ａ～８Ｄに沿って延びる帯状に形成されている。ソース配線電極１３２は、具体的には、平面視において複数の方向からソース主面電極１２２に対向するように第１～第４接続面８Ａ～８Ｄの少なくとも２つに沿って帯状に延びていることが好ましい。ソース配線電極１３２は、この形態では、平面視において４つの方向からソース主面電極１２２に対向するようにサイドウォール配線１００に沿って延びる環状（具体的には四角環状）に形成されている。つまり、ソース配線電極１３２は、平面視においてゲート主面電極１２１、ソース主面電極１２２およびゲート配線電極１３１を一括して取り囲んでいる。
ソース配線電極１３２のうち活性面６の四隅に沿って延びる部分は、外側面７側に向かう湾曲状に形成されている。したがって、ソース配線電極１３２は、この形態では、平面視において全体として四隅が湾曲した環状に形成されている。ソース配線電極１３２は、この形態では、第１無機絶縁膜１１０を挟んでサイドウォール配線１００の全域を被覆している。
ソース配線電極１３２は、さらに、サイドウォール配線１００の上から、第１無機絶縁膜１１０において外側面７を被覆する部分の上に引き出されている。ソース配線電極１３２は、具体的には、アウターコンタクト領域８０の上に引き出され、平面視においてアウターコンタクト領域８０に沿って延びる帯状に形成されている。ソース配線電極１３２は、この形態では、平面視においてアウターコンタクト領域８０に沿って延びる環状（具体的には四角環状）に形成されている。つまり、ソース配線電極１３２は、全周に亘ってアウターコンタクト領域８０およびサイドウォール配線１００を被覆している。
ソース配線電極１３２は、第１無機絶縁膜１１０の上からサイドウォール開口１１４に入り込み、サイドウォール配線１００およびアウターコンタクト領域８０に電気的に接続されている。ソース配線電極１３２は、この形態では、全周に亘ってサイドウォール配線１００およびアウターコンタクト領域８０に電気的に接続されている。これにより、ソース主面電極１２２に印加されたソース電位が、ソース配線電極１３２を介してサイドウォール配線１００およびアウターコンタクト領域８０に付与される。
サイドウォール配線１００に付与されたソース電位は、複数の第１トレンチソース構造４１、複数の第２トレンチソース構造５１、複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２、および、複数の第２ダミートレンチソース構造６３に付与される。つまり、ソース配線電極１３２は、サイドウォール配線１００を介することによって、ソース主面電極１２２とは異なる位置で複数の第１トレンチソース構造４１をソース主面電極１２２に電気的に接続させている。
また、ソース配線電極１３２は、サイドウォール配線１００を介することによって、活性面６においてソース主面電極１２２から電気的に分離された複数の第２トレンチソース構造５１、複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２、および、複数の第２ダミートレンチソース構造６３を第１～第４接続面８Ａ～８Ｄ側からソース主面電極１２２に電気的に接続させている。つまり、サイドウォール配線１００によれば、活性面６において第１主面電極１２０から電気的に分離された任意のトレンチ構造が、活性面６外の領域（第１～第４接続面８Ａ～８Ｄ）において第１主面電極１２０に電気的に接続される。
ソース配線電極１３２は、第１無機絶縁膜１１０の上に位置するソース配線側壁１３２ａ（配線側壁）を有している。ソース配線側壁１３２ａは、ソース主面電極１２２の主面から斜め下り傾斜したテーパ形状に形成されている。ソース配線側壁１３２ａは、第１無機絶縁膜１１０に向かって湾曲した湾曲テーパ形状に形成されていてもよい。
第１主面電極１２０および配線電極１３０は、第１無機絶縁膜１１０側からこの順に積層された第１電極膜１４１および第２電極膜１４２を含む積層構造をそれぞれ有している。第１電極膜１４１は、第１無機絶縁膜１１０に沿って膜状に形成されている。第１電極膜１４１は、金属バリア膜からなる。第１電極膜１４１は、この形態では、Ｔｉ系金属膜からなる。
第１電極膜１４１は、チタン膜および窒化チタン膜のうちの少なくとも１種を含む。第１電極膜１４１は、チタン膜または窒化チタン膜からなる単層構造を有していてもよい。第１電極膜１４１は、この形態では、第１主面３側からこの順に積層されたチタン膜および窒化チタン膜を含む積層構造を有している。第１電極膜１４１の厚さは、１０ｎｍ以上５００ｎｍ以下であってもよい。
第２電極膜１４２は、第１電極膜１４１に沿って膜状に形成されている。第１電極膜１４１は、Ｃｕ系金属膜またはＡｌ系金属膜からなる。第１電極膜１４１は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１種を含んでいてもよい。第１電極膜１４１は、この形態では、ＡｌＣｕ合金膜からなる単層構造を有している。第２電極膜１４２の厚さ、０．５μｍ以上１０μｍ以下であってもよい。第２電極膜１４２の厚さは、２．５μｍ以上７．５μｍ以下であることが好ましい。
ＳｉＣ半導体装置１は、第２無機絶縁膜１５０を含む。第２無機絶縁膜１５０は、比較的高い緻密度を有する無機絶縁体からなり、水分（湿気）に対するバリア性（遮蔽性）を有している。たとえば、第１主面電極１２０の酸化物（この形態では酸化アルミニウム）は、第１主面電極１２０の電気的特性を低下させる。また、第１主面電極１２０の酸化物は、熱膨張によって第１主面電極１２０や他の構造物の部分的な剥離やクラック等を引き起こす一要因となる。
第２無機絶縁膜１５０は、第１無機絶縁膜１１０および第１主面電極１２０のいずれか一方または双方を被覆することによって外部からの水分（湿気）を遮蔽し、ＳｉＣチップ２や第１主面電極１２０を酸化から保護する。第２無機絶縁膜１５０は、パッシベーション膜と称されてもよい。
第２無機絶縁膜１５０は、複数の絶縁膜を含む積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。第２無機絶縁膜１５０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含むことが好ましい。第２無機絶縁膜１５０は、複数の酸化シリコン膜を含む積層構造、複数の窒化シリコン膜を含む積層構造、または、複数の酸窒化シリコン膜を含む積層構造を有していてもよい。
第２無機絶縁膜１５０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも２種を任意の順序で積層させた積層構造を有していてもよい。第２無機絶縁膜１５０は、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる単層構造を有していてもよい。第２無機絶縁膜１５０は、この形態では、窒化シリコン膜からなる単層構造を有している。つまり、第２無機絶縁膜１５０は、第１無機絶縁膜１１０とは異なる絶縁体からなる。
第２無機絶縁膜１５０の厚さは、第１無機絶縁膜１１０の厚さ未満であることが好ましい。第２無機絶縁膜１５０の厚さは、第１無機絶縁膜１１０の厚さ以上であってもよい。第２無機絶縁膜１５０の厚さは、第１電極膜１４１の厚さを超えていることが好ましい。第２無機絶縁膜１５０の厚さは、第２電極膜１４２の厚さ以下であることが好ましい。第２無機絶縁膜１５０の厚さは、第２電極膜１４２の厚さ未満であることが特に好ましい。第２無機絶縁膜１５０の厚さは、０．０５μｍ以上５μｍ以下であってもよい。第２無機絶縁膜１５０の厚さは、０．１μｍ以上２μｍ以下であることが好ましい。
図２３を参照して、第２無機絶縁膜１５０は、この形態では、複数の内被覆部１５１（電極被覆部）、外被覆部１５２（絶縁被覆部）および除去部１５３を含む。複数の内被覆部１５１は、第１主面電極１２０の電極側壁を露出させるように、第１主面電極１２０をそれぞれ被覆している。複数の内被覆部１５１は、具体的には、ゲート主面電極１２１を被覆するゲート内被覆部１５４、および、ソース主面電極１２２を被覆するソース内被覆部１５５を含む。
第２無機絶縁膜１５０は、ゲート内被覆部１５４およびソース内被覆部１５５のうちの少なくとも一方を有していればよく、必ずしもゲート内被覆部１５４およびソース内被覆部１５５の双方を同時に含む必要はない。第２無機絶縁膜１５０は、少なくともゲート主面電極１２１よりも面積の大きいソース主面電極１２２を被覆するソース内被覆部１５５を有していることが好ましい。
第２無機絶縁膜１５０は、ゲート内被覆部１５４およびソース内被覆部１５５の双方を有していることが特に好ましい。また、第２無機絶縁膜１５０は、複数の内被覆部１５１および外被覆部１５２のうちの少なくとも一方を有していればよく、必ずしも複数の内被覆部１５１および外被覆部１５２の双方を含む必要はない。第２無機絶縁膜１５０は、少なくとも複数の内被覆部１５１を有していることが好ましい。複数の内被覆部１５１および外被覆部１５２の双方を含むことが最も好ましい。
第２無機絶縁膜１５０のゲート内被覆部１５４は、活性面６の上においてゲート電極側壁１２１ａを露出させるようにゲート主面電極１２１を被覆している。ゲート内被覆部１５４は、具体的には、ゲート主面電極１２１の周縁部を露出させるようにゲート電極側壁１２１ａから間隔を空けてゲート主面電極１２１を被覆している。ゲート内被覆部１５４は、ゲート主面電極１２１の内方部も露出させている。
ゲート内被覆部１５４は、平面視においてゲート電極側壁１２１ａに沿って延びる帯状に形成されている。ゲート内被覆部１５４は、この形態では、平面視においてゲート主面電極１２１の内方部を取り囲む環状に形成されている。ゲート内被覆部１５４は、具体的には、平面視においてゲート電極側壁１２１ａに平行な４辺を有する環状（具体的には四角環状）に形成されている。
ゲート内被覆部１５４は、ゲート主面電極１２１の内方部側の第１内壁部１５４ａ、および、ゲート電極側壁１２１ａ側の第１外壁部１５４ｂを有している。第１内壁部１５４ａは、この形態では、平面視においてゲート電極側壁１２１ａに平行な４辺を有する四角形状に形成されている。第１内壁部１５４ａは、第２無機絶縁膜１５０の主面からゲート主面電極１２１の内方部に向けて斜め下り傾斜したテーパ形状に形成されている。第１内壁部１５４ａは、ゲート主面電極１２１の内方部を露出させる第１ゲート開口１５６を区画している。
第１外壁部１５４ｂは、ゲート主面電極１２１の周縁部を露出させるようにゲート電極側壁１２１ａから間隔を空けてゲート主面電極１２１の上に形成されている。第１外壁部１５４ｂは、この形態では、平面視においてゲート電極側壁１２１ａに平行な４辺を有する四角形状に形成されている。第１外壁部１５４ｂは、第２無機絶縁膜１５０の主面からゲート主面電極１２１のゲート電極側壁１２１ａに向けて斜め下り傾斜したテーパ形状に形成されている。
第２無機絶縁膜１５０のソース内被覆部１５５は、活性面６の上においてソース電極側壁１２２ａを露出させるようにソース主面電極１２２を被覆している。ソース内被覆部１５５は、具体的には、ソース主面電極１２２の周縁部を露出させるようにソース電極側壁１２２ａから間隔を空けてソース主面電極１２２を被覆している。ソース内被覆部１５５は、ソース主面電極１２２の内方部も露出させている。
ソース内被覆部１５５は、平面視においてソース電極側壁１２２ａに沿って延びる帯状に形成されている。ソース内被覆部１５５は、この形態では、平面視においてソース主面電極１２２の内方部を取り囲む環状に形成されている。ソース内被覆部１５５は、平面視においてソース電極側壁１２２ａの凹部を形成する部分に沿うようにソース主面電極１２２の内方に向かって凹状に窪んだ部分を有している。これにより、ソース内被覆部１５５は、平面視においてソース電極側壁１２２ａに平行な辺を有する環状（具体的には多角環状）に形成されている。
ソース内被覆部１５５は、ソース主面電極１２２の内方部側の第２内壁部１５５ａ、および、ソース主面電極１２２のソース電極側壁１２２ａ側の第２外壁部１５５ｂを有している。第２内壁部１５５ａは、この形態では、平面視においてソース電極側壁１２２ａに平行な辺を有する多角形状に形成されている。第２内壁部１５５ａは、第２無機絶縁膜１５０の主面からソース主面電極１２２の内方部に向けて斜め下り傾斜したテーパ形状に形成されている。第２内壁部１５５ａは、ソース主面電極１２２の内方部を露出させる第１ソース開口１５７を区画している。
第２外壁部１５５ｂは、ソース主面電極１２２の周縁部を露出させるようにソース電極側壁１２２ａから間隔を空けてソース主面電極１２２の上に形成されている。第２外壁部１５５ｂは、この形態では、平面視においてソース電極側壁１２２ａに平行な辺を有する多角形状に形成されている。第２外壁部１５５ｂは、第２無機絶縁膜１５０の主面からソース主面電極１２２のソース電極側壁１２２ａに向けて斜め下り傾斜したテーパ形状に形成されている。
第２無機絶縁膜１５０の外被覆部１５２は、ゲート電極側壁１２１ａおよびソース電極側壁１２２ａを露出させるように、ゲート主面電極１２１およびソース主面電極１２２から第１主面３の周縁側に間隔を空けて第１無機絶縁膜１１０を被覆している。外被覆部１５２は、ゲート配線側壁１３１ａを露出させるようにゲート配線電極１３１から第１主面３の周縁に間隔を空けて形成されている。外被覆部１５２は、ソース配線側壁１３２ａを露出させるようにソース配線電極１３２から第１主面３の周縁に間隔を空けて形成されている。外被覆部１５２は、サイドウォール配線１００から第１主面３の周縁に間隔を空けて形成されている。
外被覆部１５２は、平面視において活性面６（第１～第４接続面８Ａ～８Ｄ）に沿って延びる帯状に形成されている。外被覆部１５２は、平面視において活性面６を取り囲む環状に形成されている。外被覆部１５２は、具体的には、平面視において活性面６に平行な４辺を有する四角環状に形成されている。外被覆部１５２は、平面視においてサイドウォール配線１００、ゲート主面電極１２１、ソース主面電極１２２、ゲート配線電極１３１およびソース配線電極１３２を取り囲んでいる。
外被覆部１５２は、第１無機絶縁膜１１０を挟んで少なくとも１つのフィールド領域８２Ａ～８２Ｅに対向している。外被覆部１５２は、この形態では、平面視において最内の第１フィールド領域８２Ａから第１主面３の周縁側に間隔を空けて形成され、第１無機絶縁膜１１０を挟んで第２～第５フィールド領域８２Ｂ～８２Ｅに対向している。むろん、外被覆部１５２は、第１無機絶縁膜１１０を挟んで第１～第５フィールド領域８２Ａ～８２Ｅの全てに対向していてもよい。
外被覆部１５２は、この形態では、第１無機絶縁膜１１０の上から切欠き開口１１１から露出した外側面７の周縁部の上に引き出されている。第１無機絶縁膜１１０（外被覆部１５２）は、第１主面３の周縁との間で外側面７の周縁部が露出したダイシングストリート１５８を区画している。ダイシングストリート１５８は、第１主面３の周縁に沿って延びる四角環状に区画されている。ダイシングストリート１５８の幅は、５μｍ以上２５μｍ以下であってもよい。ダイシングストリート１５８の幅は、ダイシングストリート１５８が延びる方向に直交する方向の幅である。
外被覆部１５２は、活性面６側の第３内壁部１５２ａ、および、第１主面３の周縁側の第３外壁部１５２ｂを有している。第３内壁部１５２ａは、外側面７の上において第１無機絶縁膜１１０を露出させるようにサイドウォール開口１１４から間隔を空けて第１無機絶縁膜１１０の上に形成されている。第３内壁部１５２ａは、具体的には、第１無機絶縁膜１１０を露出させるようにソース配線電極１３２のソース配線側壁１３２ａから間隔を空けて第１無機絶縁膜１１０の上に形成されている。
第３内壁部１５２ａは、この形態では、平面視においてソース配線電極１３２（ソース配線側壁１３２ａ）に平行な４辺を有する四角形状に形成されている。第３内壁部１５２ａは、サイドウォール配線１００、ゲート主面電極１２１、ソース主面電極１２２、ゲート配線電極１３１およびソース配線電極１３２を一括して取り囲んでいる。第３内壁部１５２ａは、第２無機絶縁膜１５０の主面から第１無機絶縁膜１１０に向けて斜め下り傾斜したテーパ形状に形成されている。
第３外壁部１５２ｂは、平面視において切欠き開口１１１および外側面７の周縁の間の領域に形成され、外側面７の周縁部を露出させている。第３外壁部１５２ｂは、第２無機絶縁膜１５０の主面から外側面７に向けて斜め下り傾斜したテーパ形状に形成されている。第３外壁部１５２ｂは、外側面７の周縁との間でダイシングストリート１５８を区画している。
第２無機絶縁膜１５０の除去部１５３は、ゲート内被覆部１５４（第１外壁部１５４ｂ）および外被覆部１５２（第３内壁部１５２ａ）の間、ソース内被覆部１５５（第２外壁部１５５ｂ）および外被覆部１５２（第３内壁部１５２ａ）の間、ならびに、ゲート内被覆部１５４（第１外壁部１５４ｂ）およびソース内被覆部１５５（第２外壁部１５５ｂ）の間に区画されている。
除去部１５３は、この形態では、平面視において第１～第４接続面８Ａ～８Ｄ、第１外壁部１５４ｂおよび第２外壁部１５５ｂに沿って延びる帯状に形成されている。除去部１５３は、この形態では、平面視において第１外壁部１５４ｂに沿って延びる環状部、および、第２外壁部１５５ｂ（第１～第４接続面８Ａ～８Ｄ）に沿って延びる環状部を一体的に含む。
除去部１５３は、活性面６および外側面７の間の段差部（つまり第１～第４接続面８Ａ～８Ｄ）を全周に亘って露出させると同時に、ゲート電極側壁１２１ａ、ソース電極側壁１２２ａ、ゲート配線側壁１３１ａおよびソース配線側壁１３２ａを全周に亘って露出させている。つまり、除去部１５３は、ゲート配線電極１３１の全域、ソース配線電極１３２の全域、ならびに、ゲート配線電極１３１およびソース配線電極１３２の間に介在するサイドウォール配線１００の全域を露出させている。
第２無機絶縁膜１５０では、ゲート内被覆部１５４が平坦なゲート主面電極１２１の上に形成され、ソース内被覆部１５５が平坦なソース主面電極１２２の上に形成され、外被覆部１５２が平坦な第１無機絶縁膜１１０の上に形成されている。したがって、第２無機絶縁膜１５０では、サイドウォール配線１００、ゲート主面電極１２１、ソース主面電極１２２、ゲート配線電極１３１およびソース配線電極１３２に起因する段差が除去部１５３によって取り除かれている。
ＳｉＣ半導体装置１は、第１無機絶縁膜１１０、第２無機絶縁膜１５０および第１主面電極１２０を選択的に被覆する有機絶縁膜１６０を含む。有機絶縁膜１６０は、第２無機絶縁膜１５０の硬度よりも低い硬度を有している。換言すると、有機絶縁膜１６０は、第２無機絶縁膜１５０の弾性率よりも小さい弾性率を有し、外力に対する緩衝材（保護膜）として機能する。有機絶縁膜１６０は、外力からＳｉＣチップ２、第１主面電極１２０、第２無機絶縁膜１５０等を保護する。
有機絶縁膜１６０は、感光性樹脂を含むことが好ましい。感光性樹脂は、ネガティブタイプまたはポジティブタイプであってもよい。有機絶縁膜１６０は、ポリイミド膜、ポリアミド膜およびポリベンゾオキサゾール膜のうちの少なくとも１つを含んでいてもよい。有機絶縁膜１６０は、この形態では、ポリイミド膜を含む。
有機絶縁膜１６０の厚さは、１μｍ以上５０μｍ以下であってもよい。有機絶縁膜１６０の厚さは、５μｍ以上２０μｍ以下であることが好ましい。有機絶縁膜１６０の厚さは、第２無機絶縁膜１５０の厚さを超えていることが好ましい。有機絶縁膜１６０の厚さは、第１主面電極１２０の厚さを超えていることが特に好ましい。
有機絶縁膜１６０は、活性面６の上においてゲート主面電極１２１のゲート電極側壁１２１ａを被覆している。有機絶縁膜１６０は、具体的には、ゲート主面電極１２１の全周に亘ってゲート電極側壁１２１ａを被覆している。有機絶縁膜１６０は、ゲート電極側壁１２１ａにおいて第１電極膜１４１および第２電極膜１４２を被覆している。有機絶縁膜１６０は、ゲート主面電極１２１の縁部を被覆している。
つまり、有機絶縁膜１６０は、ゲート電極側壁１２１ａからゲート内被覆部１５４に向けて延び、ゲート電極側壁１２１ａおよびゲート内被覆部１５４の間から露出したゲート主面電極１２１の周縁部を被覆している。有機絶縁膜１６０は、さらに、ゲート主面電極１２１の周縁部からゲート内被覆部１５４の上に向けて延び、ゲート内被覆部１５４を被覆している。
有機絶縁膜１６０は、ゲート主面電極１２１の内方部を露出させるようにゲート内被覆部１５４を被覆している。有機絶縁膜１６０は、具体的には、ゲート内被覆部１５４の第１内壁部１５４ａを露出させるようにゲート内被覆部１５４を被覆している。有機絶縁膜１６０は、さらに具体的には、第１内壁部１５４ａから第１外壁部１５４ｂ側に間隔を空けてゲート内被覆部１５４を被覆し、ゲート主面電極１２１の内方部およびゲート内被覆部１５４の縁部を露出させている。
有機絶縁膜１６０は、活性面６の上においてソース主面電極１２２のソース電極側壁１２２ａを被覆している。有機絶縁膜１６０は、具体的には、ソース主面電極１２２の全周に亘ってソース電極側壁１２２ａを被覆している。有機絶縁膜１６０は、ソース電極側壁１２２ａにおいて第１電極膜１４１および第２電極膜１４２を被覆している。有機絶縁膜１６０は、ソース主面電極１２２の縁部を被覆している。
つまり、有機絶縁膜１６０は、ソース電極側壁１２２ａからソース内被覆部１５５側に向けて延び、ソース電極側壁１２２ａおよびソース内被覆部１５５の間から露出したソース主面電極１２２の周縁部を被覆している。有機絶縁膜１６０は、さらに、ソース主面電極１２２の周縁部からソース内被覆部１５５の上に向けて延び、ソース内被覆部１５５を被覆している。
有機絶縁膜１６０は、ソース主面電極１２２の内方部を露出させるようにソース内被覆部１５５を被覆している。有機絶縁膜１６０は、具体的には、ソース内被覆部１５５の第２内壁部１５５ａを露出させるようにソース内被覆部１５５を被覆している。有機絶縁膜１６０は、さらに具体的には、第２内壁部１５５ａから第２外壁部１５５ｂ側に間隔を空けてソース内被覆部１５５を被覆し、ソース主面電極１２２の内方部およびソース内被覆部１５５の縁部を露出させている。
有機絶縁膜１６０は、活性面６の上においてゲート配線電極１３１のゲート配線側壁１３１ａを被覆している。有機絶縁膜１６０は、具体的には、ゲート配線電極１３１の全周に亘ってゲート配線側壁１３１ａを被覆している。有機絶縁膜１６０は、ゲート配線側壁１３１ａにおいて第１電極膜１４１および第２電極膜１４２を被覆している。有機絶縁膜１６０は、ゲート配線側壁１３１ａからゲート配線電極１３１の上に延び、ゲート配線電極１３１の全域を被覆している。
有機絶縁膜１６０は、活性面６および外側面７の間の領域においてソース配線電極１３２および第１無機絶縁膜１１０を挟んでサイドウォール配線１００を被覆している。有機絶縁膜１６０は、ソース配線電極１３２の全周に亘ってソース配線側壁１３２ａを被覆している。有機絶縁膜１６０は、ソース配線側壁１３２ａにおいて第１電極膜１４１および第２電極膜１４２を被覆している。有機絶縁膜１６０は、ソース配線側壁１３２ａからソース配線電極１３２の上に延び、ソース配線電極１３２の全域を被覆している。つまり、有機絶縁膜１６０は、ソース配線電極１３２および第１無機絶縁膜１１０を挟んでサイドウォール配線１００の全域を被覆している。
有機絶縁膜１６０は、ソース配線電極１３２の上から第２無機絶縁膜１５０の外被覆部１５２の上に引き出され、外被覆部１５２を被覆している。有機絶縁膜１６０は、外側面７の周縁部を露出させるように外被覆部１５２を被覆している。有機絶縁膜１６０は、具体的には、外被覆部１５２の第３外壁部１５２ｂを露出させるように外被覆部１５２を被覆している。有機絶縁膜１６０は、さらに具体的には、第３外壁部１５２ｂから第３内壁部１５２ａ側に間隔を空けて外被覆部１５２を被覆し、平面視において外側面７の周縁部および外被覆部１５２の周縁部を露出させている。
有機絶縁膜１６０は、ゲート主面電極１２１側の第４内壁部１６０ａを有している。第４内壁部１６０ａは、ゲート内被覆部１５４の第１内壁部１５４ａ（第１ゲート開口１５６）に沿って延びている。第４内壁部１６０ａは、この形態では、平面視において第１内壁部１５４ａに平行な４辺を有する四角形状に形成されている。
第４内壁部１６０ａは、具体的には、第１内壁部１５４ａから第１外壁部１５４ｂ側に間隔を空けてゲート内被覆部１５４の上に形成され、ゲート主面電極１２１の内方部およびゲート内被覆部１５４の縁部を露出させている。つまり、第２ゲート開口１６１は、ゲート主面電極１２１の内方部およびゲート内被覆部１５４の縁部を露出させている。第４内壁部１６０ａは、ゲート主面電極１２１の内方部を露出させる第２ゲート開口１６１を区画している。
第４内壁部１６０ａ（第２ゲート開口１６１）は、第１内壁部１５４ａ（第１ゲート開口１５６）に連通し、第１内壁部１５４ａ（第１ゲート開口１５６）と１つのゲートパッド開口１６２を形成している。第４内壁部１６０ａ（第２ゲート開口１６１）は、有機絶縁膜１６０の主面から第１内壁部１５４ａに向けて斜め下り傾斜したテーパ形状に形成されている。第４内壁部１６０ａは、この形態では、ゲート内被覆部１５４に向かって湾曲した湾曲テーパ形状に形成されている。
有機絶縁膜１６０は、ソース主面電極１２２側の第５内壁部１６０ｂを有している。第５内壁部１６０ｂは、ソース内被覆部１５５の第２内壁部１５５ａ（第１ソース開口１５７）に沿って延びている。第５内壁部１６０ｂは、この形態では、平面視においてソース内被覆部１５５の第２内壁部１５５ａに平行な辺を有する多角形状に形成されている。
第５内壁部１６０ｂは、具体的には、ソース内被覆部１５５の第２内壁部１５５ａから第２外壁部１５５ｂ側に間隔を空けてソース内被覆部１５５の上に形成され、ソース主面電極１２２の内方部およびソース内被覆部１５５の縁部を露出させている。つまり、第２ソース開口１６３は、ソース主面電極１２２の内方部およびソース内被覆部１５５の縁部を露出させている。第５内壁部１６０ｂは、ソース主面電極１２２の内方部を露出させる第２ソース開口１６３を区画している。
第５内壁部１６０ｂ（第２ソース開口１６３）は、ソース内被覆部１５５の第２内壁部１５５ａ（第１ソース開口１５７）に連通し、第２内壁部１５５ａ（第１ソース開口１５７）と１つのソースパッド開口１６４を形成している。第５内壁部１６０ｂ（第２ソース開口１６３）は、有機絶縁膜１６０の主面から第２内壁部１５５ａに向けて斜め下り傾斜したテーパ形状に形成されている。第５内壁部１６０ｂは、この形態では、ソース内被覆部１５５に向かって湾曲した湾曲テーパ形状に形成されている。
有機絶縁膜１６０は、第４外壁部１６０ｃを有している。第４外壁部１６０ｃは、外側面７の周縁部を露出させるように、外側面７の周縁（第１～第４側面５Ａ～５Ｄ）から外被覆部１５２側に間隔を空けて形成されている。第４外壁部１６０ｃは、具体的には、外被覆部１５２の第３外壁部１５２ｂを露出させるように第３外壁部１５２ｂの上に形成されている。
第４外壁部１６０ｃは、この形態では、平面視において活性面６に平行な４辺を有する四角形状に形成されている。第４外壁部１６０ｃは、有機絶縁膜１６０の主面から外被覆部１５２の第３外壁部１５２ｂに向けて斜め下り傾斜したテーパ形状に形成されている。第４外壁部１６０ｃは、この形態では、外被覆部１５２に向かって湾曲した湾曲テーパ形状に形成されている。第４外壁部１６０ｃは、第３外壁部１５２ｂと共にダイシングストリート１５８を区画している。
このように、有機絶縁膜１６０は、活性面６の上においてゲート主面電極１２１の縁部、ソース主面電極１２２の縁部、ゲート配線電極１３１の全域、および、第２無機絶縁膜１５０の複数の内被覆部１５１を被覆している。有機絶縁膜１６０は、活性面６の上では、第１無機絶縁膜１１０においてゲート主面電極１２１、ゲート配線電極１３１、ソース主面電極１２２およびソース配線電極１３２から露出した部分を被覆している。
有機絶縁膜１６０は、活性面６および外側面７の間においてソース配線電極１３２（サイドウォール配線１００）の全域を被覆している。有機絶縁膜１６０は、第２無機絶縁膜１５０の外被覆部１５２を被覆している。有機絶縁膜１６０は、外側面７の上では、第１無機絶縁膜１１０においてソース配線電極１３２および第２無機絶縁膜１５０から露出した部分を被覆している。
また、有機絶縁膜１６０は、第２無機絶縁膜１５０の複数の内被覆部１５１および外被覆部１５２に跨って形成され、複数の内被覆部１５１および外被覆部１５２の間の除去部１５３内においてソース配線電極１３２（サイドウォール配線１００）の全域、ゲート配線電極１３１の全域、ゲート主面電極１２１の縁部、および、ソース主面電極１２２の縁部を被覆している。
つまり、有機絶縁膜１６０は、除去部１５３内において、第１無機絶縁膜１１０、ソース配線電極１３２（サイドウォール配線１００）、第２無機絶縁膜１５０、ゲート主面電極１２１、ソース主面電極１２２、ゲート配線電極１３１およびソース配線電極１３２によって形成された凹凸を埋めている。有機絶縁膜１６０において除去部１５３内に位置する部分の段差は、サイドウォール配線１００によって緩和されている。
ＳｉＣ半導体装置１は、第２主面４を被覆する第２主面電極１７０を含む。第２主面電極１７０は、ドレイン電極と称されてもよい。第２主面電極１７０は、第２主面４の全域を被覆し、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なっている。第２主面電極１７０は、第１半導体領域１０（第２主面４）に電気的に接続されている。第２主面電極１７０は、具体的には、第１半導体領域１０（第２主面４）とオーミック接触を形成している。
第２主面電極１７０は、この形態では、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜、Ａｕ膜およびＡｇ膜のうちの少なくとも１つを含む。第２主面電極１７０は、少なくともＴｉ膜を含んでいればよく、Ｎｉ膜、Ｐｄ膜、Ａｕ膜およびＡｇ膜の有無や積層順は任意である。第２主面電極１７０は、一例として、第２主面４側からこの順に積層されたＴｉ膜、Ｎｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。第２主面電極１７０は、他の例として、Ｔｉ膜、Ｎｉ膜およびＡｕ膜を含む積層構造を有していてもよい。
図２９Ａ～図２９Ｖは、図１に示すＳｉＣ半導体装置１の製造方法の一例を示す断面図である。図２９Ａを参照して、第１半導体領域１０のベースとなるＳｉＣウエハ２０１（ウエハ／半導体ウエハ）が用意される。次に、エピタキシャル成長法によって、ＳｉＣウエハ２０１の一方面から半導体結晶（この形態ではＳｉＣ）が結晶成長される。これにより、所定のｎ型不純物濃度を有する第３半導体領域１４および所定のｎ型不純物濃度を有する第２半導体領域１１が、ＳｉＣウエハ２０１の上にこの順に形成される。第３半導体領域１４および第２半導体領域１１は、この形態では、ＳｉＣエピタキシャル層からそれぞれなる。
以下では、第１半導体領域１０（ＳｉＣウエハ２０１）、第３半導体領域１４（ＳｉＣエピタキシャル層）および第２半導体領域１１（ＳｉＣエピタキシャル層）を含むウエハ構造物をＳｉＣエピウエハ２０２という。ＳｉＣエピウエハ２０２は、一方側の第１ウエハ主面２０３および他方側の第２ウエハ主面２０４を有している。第１ウエハ主面２０３および第２ウエハ主面２０４は、ＳｉＣチップ２の第１主面３および第２主面４にそれぞれ対応している。
次に、複数のデバイス領域２０５、および、複数のデバイス領域２０５を区画する切断予定ライン２０６が、第１ウエハ主面２０３に設定される。複数のデバイス領域２０５は、たとえば、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に設定される。切断予定ライン２０６は、平面視において複数のデバイス領域２０５の配列に応じた格子状に設定される。図２９Ａでは、１つのデバイス領域２０５の一部分が示され、切断予定ライン２０６が一点鎖線によって示されている（以下、図２９Ｂ～図２９Ｖにおいて同じ。）。
次に、図２９Ｂを参照して、第１ウエハ主面２０３の表層部にｐ型のボディ領域２３およびｎ型のソース領域２４（図示せず）が形成される。ボディ領域２３は、この工程では、第１ウエハ主面２０３の表層部の全域に形成される。ボディ領域２３は、第１ウエハ主面２０３に対するｐ型不純物の導入によって形成される。ソース領域２４は、この工程では、第１ウエハ主面２０３の表層部の全域に形成される。ソース領域２４は、第１ウエハ主面２０３に対するｎ型不純物の導入によって形成される。ソース領域２４は、ボディ領域２３の形成工程後に実施されることが好ましいが、ボディ領域２３の形成工程前に実施されてもよい。
次に、図２９Ｃを参照して、第１ウエハ主面２０３の上に、ハードマスク２０７が形成される。ハードマスク２０７は、酸化シリコンを含んでいてもよい。ハードマスク２０７は、ＣＶＤ（chemical vapor deposition）法または熱酸化処理法によって形成されてもよい。ハードマスク２０７は、この工程では、熱酸化処理法によって形成される。
次に、図２９Ｄを参照して、所定パターンを有する第１レジストマスク２０８が、ハードマスク２０７の上に形成される。第１レジストマスク２０８は、複数のゲートトレンチ２０９、複数のソーストレンチ２１０および外側面７を形成すべき領域を露出させ、それら以外の領域を被覆している。複数のゲートトレンチ２０９には、複数のトレンチゲート構造３１のゲートトレンチ３２、および、複数のダミートレンチゲート構造６２のゲートトレンチ３２が含まれる（以下、同じ）。複数のソーストレンチ２１０には、複数の第１トレンチソース構造４１のソーストレンチ４２、複数の第２トレンチソース構造５１のソーストレンチ４２、複数の第１ダミートレンチソース構造６１のソーストレンチ４２、および、複数の第２ダミートレンチソース構造６３のソーストレンチ４２が含まれる（以下、同じ）。
次に、第１レジストマスク２０８を介するエッチング法（たとえばドライエッチング法）によって、ハードマスク２０７の不要な部分が除去される。これにより、複数のゲートトレンチ２０９、複数のソーストレンチ２１０、および、外側面７に対応した露出パターンがハードマスク２０７に形成される。第１レジストマスク２０８は、その後、除去される。
次に、図２９Ｅを参照して、ハードマスク２０７を介するエッチング法（たとえばドライエッチング法）によって、ＳｉＣエピウエハ２０２の不要な部分が除去される。この工程では、第２半導体領域１１の不要な部分が除去される。これにより、複数のゲートトレンチ２０９、複数のソーストレンチ２１０および外側面７が第１ウエハ主面２０３に形成される。また、活性台地９が第１ウエハ主面２０３に形成される。活性台地９は、活性面６、外側面７および第１～第４接続面８Ａ～８Ｄを含む。
次に、図２９Ｆを参照して、所定パターンを有する第２レジストマスク２１１が、ハードマスク２０７の上に形成される。第２レジストマスク２１１は、複数のゲートトレンチ２０９を埋め込む態様で複数のゲートトレンチ２０９をそれぞれ被覆し、複数のソーストレンチ２１０および外側面７を露出させている。
つまり、第２レジストマスク２１１は、複数の第１ダミートレンチソース構造６１のソーストレンチ４２の全部（つまり第１ダミー構造６０Ａの全域）を露出させ、複数の第２ダミートレンチソース構造６３の全部（つまり第２ダミー構造６０Ｂの一部）を露出させる。第１ダミー構造６０Ａおよび第２ダミー構造６０Ｂ（特に第１ダミー構造６０Ａ）は、活性面６の周縁部において、活性面６および外側面７の間の段差に起因する第２レジストマスク２１１の傾斜を抑制し、当該第２レジストマスク２１１の傾斜に起因する形状不良からトランジスタ構造３０を保護する。
次に、図２９Ｇを参照して、第２レジストマスク２１１を介するエッチング法によって、ＳｉＣエピウエハ２０２の不要な部分が除去される。エッチング法は、異方性のドライエッチング法（たとえばＲＩＥ（Reactive Ion Etching）法）であることが好ましい。この工程では、第２半導体領域１１の不要な部分が除去される。これにより、複数のソーストレンチ２１０、および、外側面７がＳｉＣエピウエハ２０２の厚さ方向（第２ウエハ主面２０４側）にさらに掘り下げられる。第２レジストマスク２１１は、その後、除去される。
次に、図２９Ｈを参照して、ハードマスク２０７が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
次に、図２９Ｉを参照して、所定パターンを有する第３レジストマスク２１２が、第１ウエハ主面２０３の上に形成される。第３レジストマスク２１２は、複数のウェル領域２１３を形成すべき領域を露出させ、それ以外の領域を被覆している。複数のウェル領域２１３は、複数のウェル領域７１、複数のゲートウェル領域７２、複数のダミーウェル領域７４、複数のダミーゲートウェル領域７５、および、アウターウェル領域８１を含む。次に、ｐ型不純物が、第３レジストマスク２１２を介して第１ウエハ主面２０３の表層部に導入される。これにより、複数のウェル領域２１３が、第１ウエハ主面２０３の表層部に形成される。第３レジストマスク２１２は、その後、除去される。
次に、図２９Ｊを参照して、所定パターンを有する第４レジストマスク２１４が、第１ウエハ主面２０３の上に形成される。第４レジストマスク２１４は、複数のフィールド領域８２Ａ～８２Ｅを形成すべき領域を露出させ、それら以外の領域を被覆している。次に、ｐ型不純物が、第４レジストマスク２１４を介して第１ウエハ主面２０３の表層部に導入される。これにより、複数のフィールド領域８２Ａ～８２Ｅが、第１ウエハ主面２０３の表層部に形成される。第４レジストマスク２１４は、その後、除去される。
次に、図２９Ｋを参照して、所定パターンを有する第５レジストマスク２１５が、第１ウエハ主面２０３の上に形成される。第５レジストマスク２１５は、複数のコンタクト領域２１６を形成すべき領域を露出させ、それら以外の領域を被覆している。複数のコンタクト領域２１６は、複数のコンタクト領域７０、複数のダミーコンタクト領域７３、および、アウターコンタクト領域８０を含む。
第５レジストマスク２１５は、具体的には、複数のゲートトレンチ２０９を埋め込む態様で複数のゲートトレンチ２０９をそれぞれ被覆している。また、第５レジストマスク２１５は、複数の第１ダミートレンチソース構造６１のソーストレンチ４２を埋め込む態様で複数の第１ダミートレンチソース構造６１をそれぞれ被覆している。また、第５レジストマスク２１５は、複数の第１トレンチソース構造４１のソーストレンチ４２、複数の第２トレンチソース構造５１のソーストレンチ４２、複数の第２ダミートレンチソース構造６３のソーストレンチ４２、および、外側面７の一部を露出させている。
第５レジストマスク２１５は、複数の第１ダミートレンチソース構造６１の全部（第１ダミー構造６０Ａの全域）を被覆している。第１ダミー構造６０Ａおよび第２ダミー構造６０Ｂ（特に第２ダミー構造６０Ｂ）は、活性面６の周縁部において活性面６および外側面７の間の段差に起因する第５レジストマスク２１５の傾斜を抑制し、当該第５レジストマスク２１５の傾斜に起因するｐ型不純物の導入不良からトランジスタ構造３０を保護する。
次に、ｐ型不純物が、第５レジストマスク２１５を介して第１ウエハ主面２０３の表層部に導入される。これにより、複数のコンタクト領域２１６が、第１ウエハ主面２０３の表層部に形成される。第５レジストマスク２１５は、その後、除去される。
次に、図２９Ｌを参照して、第１ウエハ主面２０３を被覆するベース絶縁膜２１７が形成される。ベース絶縁膜２１７は、ゲート絶縁膜３３、ソース絶縁膜４３および主面絶縁膜９０のベースとなる。ベース絶縁膜２１７は、ＣＶＤ（chemical vapor deposition）法または熱酸化処理法によって形成されてもよい。ベース絶縁膜２１７は、この工程では、熱酸化処理法によって形成される。つまり、ベース絶縁膜２１７は、ＳｉＣエピウエハ２０２の酸化物からなる酸化膜を含む。
この工程では、ベース絶縁膜２１７においてゲートトレンチ２０９の側壁を被覆する部分およびソーストレンチ２１０の側壁を被覆する部分が、他の部分よりも薄く形成される。また、この工程では、ベース絶縁膜２１７においてゲートトレンチ２０９の開口エッジ部を被覆する部分およびソーストレンチ２１０の開口エッジ部を被覆する部分が、他の部分よりも厚く形成される。
次に、図２９Ｍを参照して、第１ベース電極膜２１８が、第１ウエハ主面２０３の上に形成される。第１ベース電極膜２１８は、複数のゲート電極３４、複数のソース電極４４、複数のゲートコンタクト電極９１、および、サイドウォール配線１００のベースとなる。第１ベース電極膜２１８は、複数のゲートトレンチ２０９および複数のソーストレンチ２１０を埋めて第１ウエハ主面２０３（活性面６、外側面７および第１～第４接続面８Ａ～８Ｄ）を被覆する。第１ベース電極膜２１８は、この工程では、ポリシリコン膜を含む。第１ベース電極膜２１８は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ－ＣＶＤ（Low Pressure-CVD）法であることが好ましい。
次に、図２９Ｎを参照して、所定パターンを有する第６レジストマスク２１９が、第１ベース電極膜２１８の上に形成される。第６レジストマスク２１９は、複数のゲートコンタクト電極９１およびサイドウォール配線１００を形成すべき領域を被覆し、それら以外の領域を露出させている。次に、第６レジストマスク２１９を介するエッチング法によって、第１ベース電極膜２１８の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第１ベース電極膜２１８の不要な部分は、ベース絶縁膜２１７が露出するまで除去される。
これにより、複数のゲート電極３４、複数のソース電極４４、複数のゲートコンタクト電極９１、および、サイドウォール配線１００が形成される。また、複数のトレンチゲート構造３１、複数の第１トレンチソース構造４１、複数の第２トレンチソース構造５１、複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２、および、複数の第２ダミートレンチソース構造６３が形成される。第６レジストマスク２１９は、その後、除去される。
次に、図２９Ｏを参照して、第１無機絶縁膜１１０が、第１ウエハ主面２０３の上に形成される。第１無機絶縁膜１１０は、第１ウエハ主面２０３の上において、複数のトレンチゲート構造３１、複数の第１トレンチソース構造４１、複数の第２トレンチソース構造５１、複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２、複数の第２ダミートレンチソース構造６３、および、サイドウォール配線１００を一括して被覆する。第１無機絶縁膜１１０は、この形態では、酸化シリコン膜からなる。第１無機絶縁膜１１０は、ＣＶＤ法によって形成されてもよい。
次に、図２９Ｐを参照して、所定パターンを有する第７レジストマスク２２０が、第１無機絶縁膜１１０の上に形成される。第７レジストマスク２２０は、切欠き開口１１１、複数のゲート開口１１２、複数のソース開口１１３、および、サイドウォール開口１１４を形成すべき領域を露出させ、それら以外の領域を被覆している。
次に、第６レジストマスク２１９を介するエッチング法によって、第１無機絶縁膜１１０の不要な部分、および、ベース絶縁膜２１７の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、切欠き開口１１１、複数のゲート開口１１２、複数のソース開口１１３、および、サイドウォール開口１１４が、第１無機絶縁膜１１０に形成される。
次に、図２９Ｑを参照して、第１主面電極１２０のベースとなる第２ベース電極膜２２１が、第１ウエハ主面２０３の上に形成される。第２ベース電極膜２２１は、第１ウエハ主面２０３の上で第１無機絶縁膜１１０の全域を被覆する。第２ベース電極膜２２１は、第１ウエハ主面２０３側からこの順に積層された第１電極膜１４１および第２電極膜１４２を含む積層構造を有している。
第１電極膜１４１は、この形態では、Ｔｉ系金属膜からなる。第２電極膜１４２は、この形態では、Ａｌ系金属膜からなる。第１電極膜１４１および第２電極膜１４２は、スパッタ法、蒸着法およびめっき法のうちの少なくとも１つの方法によって形成されてもよい。第１電極膜１４１および第２電極膜１４２は、この形態では、スパッタ法によってそれぞれ形成されている。
次に、図２９Ｒを参照して、所定パターンを有する第８レジストマスク２２２が、第２ベース電極膜２２１の上に形成される。第８レジストマスク２２２は、第２ベース電極膜２２１において第１主面電極１２０（ゲート主面電極１２１およびソース主面電極１２２）、および、配線電極１３０（ゲート配線電極１３１およびソース配線電極１３２）を形成すべき領域を被覆し、それら以外の領域を露出させる開口を有している。
次に、第８レジストマスク２２２を介するエッチング法によって第２ベース電極膜２２１の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１主面電極１２０および配線電極１３０が形成される。第８レジストマスク２２２は、その後、除去される。
次に、図２９Ｓを参照して、第２無機絶縁膜１５０が、第１無機絶縁膜１１０および第１主面電極１２０を被覆するように第１ウエハ主面２０３の上に形成される。第２無機絶縁膜１５０は、この形態では、窒化シリコン膜からなる。第２無機絶縁膜１５０は、ＣＶＤ法によって形成されてもよい。
次に、図２９Ｔを参照して、所定パターンを有する第９レジストマスク２２３が、第２無機絶縁膜１５０の上に形成される。第９レジストマスク２２３は、第２無機絶縁膜１５０において複数の内被覆部１５１および外被覆部１５２となる部分を被覆し、第２無機絶縁膜１５０において除去部１５３およびダイシングストリート１５８となる部分を露出させている。
次に、第９レジストマスク２２３を介するエッチング法によって第２無機絶縁膜１５０の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、複数の内被覆部１５１、外被覆部１５２および除去部１５３を有する第２無機絶縁膜１５０が形成される。第２無機絶縁膜１５０の外被覆部１５２は、第１ウエハ主面２０３の上において切断予定ライン２０６を露出させるダイシングストリート１５８を区画する。第９レジストマスク２２３は、その後、除去される。
次に、図２９Ｕを参照して、有機絶縁膜１６０が、第１主面電極１２０、第１無機絶縁膜１１０および第２無機絶縁膜１５０を被覆するように第１ウエハ主面２０３の上に形成される。有機絶縁膜１６０は、感光性樹脂を第１ウエハ主面２０３の上に塗布することによって形成される。有機絶縁膜１６０は、この形態では、ポリイミド膜からなる。
次に、図２９Ｖを参照して、有機絶縁膜１６０が、第２ゲート開口１６１、第２ソース開口１６３およびダイシングストリート１５８に対応したパターンで露光された後、現像される。これにより、第２ゲート開口１６１、第２ソース開口１６３およびダイシングストリート１５８が有機絶縁膜１６０に形成される。
次に、ＳｉＣエピウエハ２０２が、第２ウエハ主面２０４に対する研削によって所望の厚さになるまで薄化される。研削工程は、ＣＭＰ（Chemical Mechanical Polishing）法によって実施されてもよい。これにより、第２ウエハ主面２０４に研削痕が形成される。第２ウエハ主面２０４の研削工程は必ずしも実施される必要はなく、必要に応じて省略されてもよい。
ただし、第１半導体領域１０の薄化は、ＳｉＣチップ２の抵抗値を削減する上で有効である。第２ウエハ主面２０４の研削工程後、第２ウエハ主面２０４に対してアニール処理が実施されてもよい。アニール処理は、レーザ照射法によって実施されてもよい。これにより、第２ウエハ主面２０４（第２主面４）が、研削痕およびレーザ照射痕を有するオーミック面となる。
次に、第２主面電極１７０が、第２ウエハ主面２０４の上に形成される。第２主面電極１７０は、第２ウエハ主面２０４とオーミック接触を形成する。第２主面電極１７０は、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜、Ａｕ膜およびＡｇ膜のうちの少なくとも１つを含んでいてもよい。Ｔｉ膜、Ｎｉ膜、Ｐｄ膜、Ａｕ膜およびＡｇ膜は、スパッタ法、蒸着法およびめっき法のうちの少なくとも１つの方法（この形態ではスパッタ法）によって形成されてもよい。
次に、ＳｉＣエピウエハ２０２が、切断予定ライン２０６に沿って切断される。ＳｉＣエピウエハ２０２の切断工程は、ダイシングブレードによる切削工程を含んでいてもよい。この場合、ＳｉＣエピウエハ２０２は、ダイシングストリート１５８によって区画された切断予定ライン２０６に沿って切断される。ダイシングブレードは、ダイシングストリート１５８の幅未満のブレード幅を有していることが好ましい。第１無機絶縁膜１１０、第２無機絶縁膜１５０および有機絶縁膜１６０は、切断予定ライン２０６上に位置していないので、ダイシングブレードによる切削から免れる。
ＳｉＣエピウエハ２０２の切断工程は、レーザ光照射法を利用した劈開工程を含んでいてもよい。この場合、レーザ光照射装置（図示せず）からダイシングストリート１５８を介してＳｉＣエピウエハ２０２の内部にレーザ光が照射される。レーザ光は、第２主面電極１７０を有さない第１ウエハ主面２０３側からＳｉＣエピウエハ２０２の内部にパルス状に照射されることが好ましい。レーザ光の集光部（焦点）はＳｉＣエピウエハ２０２の内部（厚さ方向途中部）に設定され、レーザ光の照射位置はダイシングストリート１５８（具体的には切断予定ライン２０６）に沿って移動される。
これにより、平面視においてダイシングストリート１５８に沿って格子状に延びる改質層が、ＳｉＣエピウエハ２０２の内部に形成される。改質層は、ＳｉＣエピウエハ２０２の内部において第１ウエハ主面２０３から間隔を空けて形成されることが好ましい。改質層は、ＳｉＣエピウエハ２０２の内部において第１半導体領域１０（ＳｉＣウエハ２０１）からなる部分に形成されることが好ましい。改質層は、第２半導体領域１１（ＳｉＣエピタキシャル層）から間隔を空けて第１半導体領域１０（ＳｉＣウエハ２０１）に形成されることが特に好ましい。改質層は、第２半導体領域１１（ＳｉＣエピタキシャル層）に形成されないことが最も好ましい。
改質層の形成工程後、ＳｉＣエピウエハ２０２に外力が加えられ、改質層を起点にＳｉＣエピウエハ２０２が劈開される。外力は第２ウエハ主面２０４側からＳｉＣエピウエハ２０２に加えられることが好ましい。第２主面電極１７０は、ＳｉＣエピウエハ２０２の劈開と同時に劈開される。第１無機絶縁膜１１０、第２無機絶縁膜１５０および有機絶縁膜１６０は、切断予定ライン２０６上に位置していないので、劈開から免れる。以上を含む工程を経て、ＳｉＣ半導体装置１が製造される。
図３０は、図５に対応し、第１参考実施形態（first reference preferred embodiment）に係るＳｉＣ半導体装置３０１を示す平面図である。図３０を参照して、第１参考実施形態（the first reference embodiment）に係るＳｉＣ半導体装置３０１は、活性面６の全域にトランジスタ構造３０を有し、第１ダミー構造６０Ａおよび第２ダミー構造６０Ｂを有さない。
つまり、ＳｉＣ半導体装置３０１では、活性面６の周縁部（第１周縁領域２１および第２周縁領域２２）にも、複数のトレンチゲート構造３１、複数の第１トレンチソース構造４１および複数の第２トレンチソース構造５１を有するトランジスタ構造３０が形成されている。第１参考実施形態に係るＳｉＣ半導体装置３０１の他の構造は、ＳｉＣ半導体装置１の構造とほぼ同様である。ＳｉＣ半導体装置３０１の他の構造についての説明は省略される。
図３１Ａ～図３１Ｄは、第１参考実施形態に係るＳｉＣ半導体装置３０１の製造方法の一例を示す断面図である。図３１Ａ～図３１Ｄでは、活性面６の周縁部（第１周縁領域２１）の断面が示されている。
図３１Ａを参照して、ＳｉＣ半導体装置３０１の製造方法では、複数のソーストレンチ２１０および外側面７を掘り下げる工程において、所定パターンを有する第２レジストマスク２１１がハードマスク２０７の上に形成される（図２９Ｆも併せて参照）。第２レジストマスク２１１は、複数のゲートトレンチ２０９を埋め込む態様で複数のゲートトレンチ２０９をそれぞれ被覆し、複数のソーストレンチ２１０および外側面７を露出させている。この工程では、第２レジストマスク２１１のうち活性面６の周縁部に形成された複数のゲートトレンチ２０９を埋める部分が、活性面６および外側面７の間の段差に起因して斜めに傾斜することがある。
次に、図３１Ｂを参照して、第２レジストマスク２１１を介するエッチング法によって、ＳｉＣエピウエハ２０２の不要な部分が除去される（図２９Ｇも併せて参照）。エッチング法は、異方性のドライエッチング法（たとえばＲＩＥ法）であることが好ましい。この工程では、第２半導体領域１１の不要な部分が除去される。これにより、複数のソーストレンチ２１０、および、外側面７がＳｉＣエピウエハ２０２の厚さ方向（第２ウエハ主面２０４側）にさらに掘り下げられる。
次に、図３１Ｃを参照して、第２レジストマスク２１１が除去される。この時、活性面６の周縁部では、第２レジストマスク２１１の傾斜に起因して第２レジストマスク２１１の除去が不十分になる。その結果、第２レジストマスク２１１の一部が残渣物としてゲートトレンチ２０９内に残留する。
次に、図３１Ｄを参照して、ハードマスク２０７が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。活性面６の周縁部では、第２レジストマスク２１１の残渣物を介してゲートトレンチ２０９の内壁が部分的に除去される。したがって、ゲートトレンチ２０９の内壁において第２レジストマスク２１１の残渣物から露出した部分が、当該残渣物によって被覆された部分に対してさらに掘り下げられる。その後、ＳｉＣ半導体装置１の製造工程と同様の工程を経て、ＳｉＣ半導体装置３０１が形成される。
第１参考実施形態に係るＳｉＣ半導体装置３０１では、活性面６の周縁部において形状不良が生じた内壁を有するゲートトレンチ３２が形成される。形状不良のゲートトレンチ３２は、ＳｉＣ半導体装置３０１の電気的特性を低下させる。形状不良のゲートトレンチ３２は、一例として、ＳｉＣ半導体装置１の耐圧（ブレークダウン電圧）の低下やゲート閾値電圧の変動の一要因になる。
そこで、第１実施形態では、ＳｉＣチップ２、トランジスタ構造３０および第１ダミー構造６０Ａ（ダミー構造６０）を有するＳｉＣ半導体装置１を採用した。ＳｉＣチップ２は、第１主面３を含む。第１主面３は、活性面６（第１面）、外側面７（第２面）および第１～第４接続面８Ａ～８Ｄを含む。外側面７は、活性面６外で厚さ方向に第１深さＤ１で窪んでいる。第１～第４接続面８Ａ～８Ｄは、活性面６および外側面７を接続している。活性面６、外側面７および第１～第４接続面８Ａ～８Ｄは、第１主面３において活性台地９（台地）を区画している。
トランジスタ構造３０は、活性面６の内方部に形成されている。トランジスタ構造３０は、トレンチゲート構造３１および第１トレンチソース構造４１を含む。トレンチゲート構造３１は、第１深さＤ１未満の第２深さＤ２（Ｄ２＜Ｄ１）を有している。第１トレンチソース構造４１は、第２深さＤ２を超える第３深さＤ３（Ｄ２＜Ｄ３）を有し、トレンチゲート構造３１に一方方向（第２方向Ｙ）に隣り合っている。第１ダミー構造６０Ａは、活性面６の周縁部に形成されている。第１ダミー構造６０Ａは、第３深さＤ３（Ｄ２＜Ｄ３）をそれぞれ有し、一方方向（第２方向Ｙ）に隣り合う複数の第１ダミートレンチソース構造６１を有している。
この構造によれば、トランジスタ構造３０が活性面６の内方部に形成され、トランジスタ構造３０として機能しない第１ダミー構造６０Ａが活性面６の周縁部に形成されている。したがって、活性面６の周縁部における形状不良に起因するトランジスタ構造３０の電気的特性の変動を抑制できる。よって、信頼性を向上できるＳｉＣ半導体装置１を提供できる。
複数の第１ダミートレンチソース構造６１は、具体的には、互いに隣り合うように間隔を空けて連続的に配列されている。また、複数の第１ダミートレンチソース構造６１は、第３深さＤ３未満の深さを有するトレンチ構造を挟まずに互いに間隔を空けて配列されている。トレンチゲート構造３１には、ゲート電位が付与される。第１トレンチソース構造４１には、ソース電位が付与される。第１ダミートレンチソース構造６１には、ソース電位が付与されることが好ましい。
複数の第１トレンチソース構造４１は、第３接続面８Ｃおよび第４接続面８Ｄのうちのいずれか一方または双方から露出していることが好ましい。複数の第１ダミートレンチソース構造６１は、第３接続面８Ｃおよび第４接続面８Ｄのうちのいずれか一方または双方から露出していることが好ましい。
トレンチゲート構造３１は、第３接続面８Ｃおよび第４接続面８Ｄから活性面６の内方に間隔を空けて形成されていることが好ましい。この場合、トランジスタ構造３０は、第３深さＤ３（Ｄ２＜Ｄ３）を有し、トレンチゲート構造３１および第１トレンチソース構造４１の対向方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）にトレンチゲート構造３１に対向する少なくとも１つの第２トレンチソース構造５１を含むことが好ましい。
少なくとも１つの第２トレンチソース構造５１は、活性面６の周縁およびトレンチゲート構造３１の間の領域に形成されていることが好ましい。第２トレンチソース構造５１は、第３接続面８Ｃおよびトレンチゲート構造３１の間の領域に形成されていてもよいし、第４接続面８Ｄおよびトレンチゲート構造３１の間の領域に形成されていてもよい。第２トレンチソース構造５１は、第３接続面８Ｃまたは第４接続面８Ｄから露出していることが好ましい。
ＳｉＣ半導体装置１は、活性面６の周縁部においてトランジスタ構造３０および第１ダミー構造６０Ａの間の領域に形成された第２ダミー構造６０Ｂを含むことが好ましい。第２ダミー構造６０Ｂは、第２深さＤ２（Ｄ２＜Ｄ３）を有するダミートレンチゲート構造６２、および、第３深さＤ３（Ｄ２＜Ｄ３）を有し、ダミートレンチゲート構造６２に一方方向（第２方向Ｙ）に隣り合う第２ダミートレンチソース構造６３を含む。
この構造によれば、トランジスタ構造３０と同様の形態を有する一方でトランジスタ構造３０として機能しない第２ダミー構造６０Ｂが、活性面６の周縁部においてトランジスタ構造３０および第１ダミー構造６０Ａの間の領域に形成されている。つまり、活性面６には、活性面６の周縁から内方に向けて第１ダミー構造６０Ａ、第２ダミー構造６０Ｂおよびトランジスタ構造３０の順に配列されたグラデーション構造が採用されている。
この構造によれば、活性面６の周縁部における形状不良に起因するトランジスタ構造３０の電気的特性の変動を適切に抑制できる。よって、信頼性を向上できるＳｉＣ半導体装置１を提供できる。ダミートレンチゲート構造６２には、ソース電位が付与されことが好ましい。また、第２ダミートレンチソース構造６３には、ソース電位が付与されることが好ましい。
ＳｉＣ半導体装置１は、第１～第４接続面８Ａ～８Ｄのうちの少なくとも１つを被覆するように外側面７の上に形成されたサイドウォール配線１００（サイドウォール構造）を含むことが好ましい。この構造によれば、活性面６および外側面７の間の段差を緩和できる。
ＳｉＣ半導体装置１は、活性面６の上でトランジスタ構造３０および第１ダミー構造６０Ａを被覆する第１無機絶縁膜１１０を含むことが好ましい。ＳｉＣ半導体装置１は、第１無機絶縁膜１１０の上に形成されたゲート主面電極１２１を含むことが好ましい。ＳｉＣ半導体装置１は、ゲート主面電極１２１から第１無機絶縁膜１１０の上に引き出されたゲート配線電極１３１を含むことが好ましい。ゲート配線電極１３１は、第１無機絶縁膜１１０を貫通してトレンチゲート構造３１に電気的に接続され、第１無機絶縁膜１１０を挟んで第１トレンチソース構造４１に対向していることが好ましい。
ＳｉＣ半導体装置１は、ゲート主面電極１２１およびゲート配線電極１３１から離間して第１無機絶縁膜１１０の上に形成されたソース主面電極１２２を含むことが好ましい。ソース主面電極１２２は、第１無機絶縁膜１１０を貫通して第１トレンチソース構造４１に電気的に接続され、第１無機絶縁膜１１０を挟んでトレンチゲート構造３１に対向していることが好ましい。ソース主面電極１２２は、平面視において第１ダミー構造６０Ａから離間して第１無機絶縁膜１１０の上に形成されていることが好ましい。
ＳｉＣ半導体装置１は、ソース主面電極１２２から第１無機絶縁膜１１０の上に引き出されたソース配線電極１３２を含むことが好ましい。ソース配線電極１３２は、ソース主面電極１２２とは異なる位置で第１無機絶縁膜１１０を貫通して第１トレンチソース構造４１に電気的に接続されていることが好ましい。ソース配線電極１３２は、第１無機絶縁膜１１０を貫通して第１ダミートレンチソース構造６１に電気的に接続されていることが好ましい。
図３１Ａ～図３１Ｄに示される課題を解決すべく、ＳｉＣチップ２、トランジスタ構造３０および第２ダミー構造６０Ｂ（ダミー構造６０）を含むＳｉＣ半導体装置１が採用されてもよい。ＳｉＣチップ２は、第１主面３を含む。第１主面３は、活性面６（第１面）、外側面７（第２面）および第１～第４接続面８Ａ～８Ｄを含む。外側面７は、活性面６外で厚さ方向に第１深さＤ１で窪んでいる。第１～第４接続面８Ａ～８Ｄは、活性面６および外側面７を接続している。活性面６、外側面７および第１～第４接続面８Ａ～８Ｄは、第１主面３において活性台地９（台地）を区画している。
トランジスタ構造３０は、活性面６の内方部に形成されている。トランジスタ構造３０は、トレンチゲート構造３１および第１トレンチソース構造４１を含む。トレンチゲート構造３１は、第１深さＤ１未満の第２深さＤ２（Ｄ２＜Ｄ１）を有している。第１トレンチソース構造４１は、第２深さＤ２を超える第３深さＤ３（Ｄ２＜Ｄ３）を有し、トレンチゲート構造３１に一方方向（第２方向Ｙ）に隣り合っている。第１ダミー構造６０Ａは、活性面６の周縁部に形成されている。第２ダミー構造６０Ｂは、第２深さＤ２（Ｄ２＜Ｄ１）を有するダミートレンチゲート構造６２、および、第３深さＤ３（Ｄ２＜Ｄ３）を有し、ダミートレンチゲート構造６２に一方方向（第２方向Ｙ）に隣り合う第２ダミートレンチソース構造６３を含む。
この構造によれば、トランジスタ構造３０が活性面６の内方部に形成され、トランジスタ構造３０として機能しない第２ダミー構造６０Ｂが活性面６の周縁部に形成されている。したがって、活性面６の周縁部における形状不良に起因するトランジスタ構造３０の電気的特性の変動を抑制できる。よって、信頼性を向上できるＳｉＣ半導体装置１を提供できる。
第１実施形態によれば、活性台地９に形成されたトレンチ構造を有する構造において、デザインルールに柔軟性が付与された配線構造を有するＳｉＣ半導体装置１を提供することもできる。すなわち、ＳｉＣ半導体装置１は、ＳｉＣチップ２、第１トレンチソース構造４１（トレンチ構造）およびサイドウォール配線１００を含む。
ＳｉＣチップ２は、第１主面３を含む。第１主面３は、活性面６（第１面）、外側面７（第２面）および第１～第４接続面８Ａ～８Ｄを含む。外側面７は、活性面６外で厚さ方向に第１深さＤ１で窪んでいる。第１～第４接続面８Ａ～８Ｄは、活性面６および外側面７を接続している。活性面６、外側面７および第１～第４接続面８Ａ～８Ｄは、第１主面３において活性台地９（台地）を区画している。
第１トレンチソース構造４１は、第１～第４接続面８Ａ～８Ｄのうちの少なくとも１つから露出するように活性面６に形成されている。サイドウォール配線１００は、第１トレンチソース構造４１に電気的に接続されるように外側面７の上で第１～第４接続面８Ａ～８Ｄのうちの少なくとも１つを被覆している。この構造によれば、第１～第４接続面８Ａ～８Ｄ側において第１トレンチソース構造４１およびサイドウォール配線１００を電気的に接続できる。よって、サイドウォール配線１００によってデザインルールに柔軟性が付与された新規な配線構造を有するＳｉＣ半導体装置１を提供できる。
この構造において、複数の第１トレンチソース構造４１が、活性面６に間隔を空けて形成されていることが好ましい。この場合、サイドウォール配線１００は、第１～第４接続面８Ａ～８Ｄのうちの少なくとも１つにおいて複数の第１トレンチソース構造４１に電気的に接続されていることが好ましい。
第１トレンチソース構造４１は、活性面６に形成されたソーストレンチ４２、ソーストレンチ４２の内壁を被覆するソース絶縁膜４３、および、ソース絶縁膜４３を挟んでソーストレンチ４２に埋設されたソース電極４４を含むことが好ましい。この場合、サイドウォール配線１００は、ソース電極４４に電気的に接続されていることが好ましい。
ＳｉＣ半導体装置１は、外側面７および第１～第４接続面８Ａ～８Ｄを被覆し、ソース絶縁膜４３に連なる主面絶縁膜９０を含むことが好ましい。この場合、サイドウォール配線１００は、主面絶縁膜９０の上に形成されていることが好ましい。
ＳｉＣ半導体装置１は、ＳｉＣチップ２の内部において第１～第４接続面８Ａ～８Ｄに沿う領域に形成されたｐｎ接合部（ウェル領域７１および／またはアウターウェル領域８１）を含むことが好ましい。この場合、サイドウォール配線１００は、第１～第４接続面８Ａ～８Ｄにおいて主面絶縁膜９０を挟んでｐｎ接合部に対向していることが好ましい。
サイドウォール配線１００は、ソース電極４４と一体的に形成されていることが好ましい。ソーストレンチ４２の底壁は、外側面７に連通していることが好ましい。サイドウォール配線１００は、活性面６の周縁部を被覆するオーバラップ部１０１を含むことが好ましい。第１トレンチソース構造４１は、平面視において一方方向（第１方向Ｘ）に延びていることが好ましい。この場合、サイドウォール配線１００は、平面視において一方方向（第１方向Ｘ）に交差する交差方向（第２方向Ｙ）に延びていることが好ましい。
ＳｉＣ半導体装置１は、サイドウォール配線１００を被覆する第１無機絶縁膜１１０を含むことが好ましい。この構造によれば、サイドウォール配線１００を第１無機絶縁膜１１０によって保護できる。この構造において、第１無機絶縁膜１１０は、サイドウォール配線１００を横切って活性面６および外側面７を被覆していることが好ましい。
別の見方をして、ＳｉＣ半導体装置１は、ＳｉＣチップ２、トレンチゲート構造３１、第１トレンチソース構造４１およびサイドウォール配線１００を含む。ＳｉＣチップ２は、第１主面３を含む。第１主面３は、活性面６（第１面）、外側面７（第２面）および第１～第４接続面８Ａ～８Ｄを含む。外側面７は、活性面６外で厚さ方向に第１深さＤ１で窪んでいる。第１～第４接続面８Ａ～８Ｄは、活性面６および外側面７を接続している。活性面６、外側面７および第１～第４接続面８Ａ～８Ｄは、第１主面３において活性台地９（台地）を区画している。
トレンチゲート構造３１は、第１～第４接続面８Ａ～８Ｄから間隔を空けて活性面６に形成されている。第１トレンチソース構造４１は、第１～第４接続面８Ａ～８Ｄのうちの少なくとも１つから露出するように活性面６に形成されている。サイドウォール配線１００は、第１トレンチソース構造４１に電気的に接続されるように第１～第４接続面８Ａ～８Ｄのうちの少なくとも１つを被覆し、外側面７の上に形成されている。
この構造によれば、第１～第４接続面８Ａ～８Ｄ側において第１トレンチソース構造４１およびサイドウォール配線１００を電気的に接続できる。よって、サイドウォール配線１００によってデザインルールに柔軟性が付与された新規な配線構造を有するＳｉＣ半導体装置１を提供できる。
第１トレンチソース構造４１は、トレンチゲート構造３１よりも深く形成されていることが好ましい。複数のトレンチゲート構造３１が、活性面６に形成されていることが好ましい。この場合、複数の第１トレンチソース構造４１が、複数のトレンチゲート構造３１と交互に活性面６に形成されていることが好ましい。また、この場合、サイドウォール配線１００が、複数の第１トレンチソース構造４１に電気的に接続され、複数のトレンチゲート構造３１から電気的に分離されていることが好ましい。
ＳｉＣ半導体装置１は、活性面６において第１～第４接続面８Ａ～８Ｄおよびトレンチゲート構造３１の間の領域に形成された第２トレンチソース構造５１を含むことが好ましい。この構造において、第２トレンチソース構造５１は、第１～第４接続面８Ａ～８Ｄのうちの少なくとも１つから露出していることが好ましい。この構造において、サイドウォール配線１００は、第１トレンチソース構造４１および第２トレンチソース構造５１に電気的に接続されていることが好ましい。
ＳｉＣ半導体装置１は、第１主面３の上でトレンチゲート構造３１、第１トレンチソース構造４１およびサイドウォール配線１００を被覆する第１無機絶縁膜１１０を含むことが好ましい。この構造によれば、第１無機絶縁膜１１０によってトレンチゲート構造３１、第１トレンチソース構造４１およびサイドウォール配線１００を保護できる。
ＳｉＣ半導体装置１は、第１無機絶縁膜１１０の上に形成されたゲート主面電極１２１を含むことが好ましい。ＳｉＣ半導体装置１は、ゲート主面電極１２１から第１無機絶縁膜１１０の上に引き出され、第１無機絶縁膜１１０を貫通してトレンチゲート構造３１に電気的に接続され、第１無機絶縁膜１１０を挟んで第１トレンチソース構造４１に対向するゲート配線電極１３１を含むことが好ましい。
ＳｉＣ半導体装置１は、第１無機絶縁膜１１０の上に形成され、第１無機絶縁膜１１０を貫通して第１トレンチソース構造４１に電気的に接続され、第１無機絶縁膜１１０を挟んでトレンチゲート構造３１に対向するソース主面電極１２２を含むことが好ましい。ＳｉＣ半導体装置１は、ソース主面電極１２２から第１無機絶縁膜１１０の上に引き出され、第１無機絶縁膜１１０を貫通してサイドウォール配線１００に電気的に接続されたソース配線電極１３２を含むことが好ましい。ソース配線電極１３２は、ソース主面電極１２２とは異なる位置で第１無機絶縁膜１１０を貫通して第１トレンチソース構造４１に電気的に接続されていることが好ましい。
図３２は、図６に対応し、第２参考実施形態（second reference preferred embodiment）に係るＳｉＣ半導体装置３１１を示す平面図である。図３３は、図３２に示すXXXIII-XXXIII線に沿う断面図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第２参考実施形態（the second reference embodiment）に係るＳｉＣ半導体装置３１１では、複数の第１トレンチソース構造４１が、平面視において第１～第４接続面８Ａ～８Ｄから間隔を空けて活性面６の内方部に形成されている。複数の第１トレンチソース構造４１は、平面視において各トレンチゲート構造３１の端部を第２方向Ｙ側から第１方向Ｘに横切っていない。複数の第１トレンチソース構造４１は、この形態では、第１方向Ｘに関して複数のトレンチゲート構造３１の長さとほぼ等しい長さを有している。
ＳｉＣ半導体装置３１１に係るトランジスタ構造３０は、活性面６に形成された複数の第２トレンチゲート構造３２１（a plurality of second trench gate structures）を含む。複数の第２トレンチゲート構造３２１（the second trench gate structures）には、ゲート電位が付与される。
複数の第２トレンチゲート構造３２１は、第１方向Ｘに複数の第１トレンチソース構造４１に隣り合い、第２方向Ｙに複数のトレンチゲート構造３１に隣り合うように第１～第４接続面８Ａ～８Ｄから間隔を空けて活性面６にそれぞれ形成されている。複数の第２トレンチゲート構造３２１は、具体的には、活性面６において近接する２つのトレンチゲート構造３１の間の領域に各トレンチゲート構造３１から間隔を空けてそれぞれ形成され、第１方向Ｘに複数の第１トレンチソース構造４１にそれぞれ隣り合っている。
複数の第２トレンチゲート構造３２１は、さらに具体的には、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、１つのトレンチゲート構造３１を挟み込む態様で第２方向Ｙに間隔を空けて形成されている。複数の第２トレンチゲート構造３２１は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
複数の第２トレンチゲート構造３２１は、第３幅Ｗ３をそれぞれ有している。第３幅Ｗ３は、各第２トレンチゲート構造３２１が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。第３幅Ｗ３は、０．１μｍ以上３μｍ以下であってもよい。第３幅Ｗ３は、０．５μｍ以上１．５μｍ以下であることが好ましい。第３幅Ｗ３は、第１幅Ｗ１を超えていてもよいし（Ｗ１＜Ｗ３）、第１幅Ｗ１以下（Ｗ１≧Ｗ３）であってもよい。第３幅Ｗ３は、この形態では、第１幅Ｗ１とほぼ等しい（Ｗ１≒Ｗ３）。第３幅Ｗ３は、第１幅Ｗ１の値の±１０％以内の範囲の値を有していることが好ましい。
各第２トレンチゲート構造３２１は、第４深さＤ４を有している。第４深さＤ４は、トレンチゲート構造３１の第２深さＤ２を超えている（Ｄ２＜Ｄ４）。第４深さＤ４は、第２深さＤ２の１．５倍以上３倍以下であることが好ましい。第４深さＤ４は、この形態では、外側面７の第１深さＤ１とほぼ等しい（Ｄ１≒Ｄ４）。また、第４深さＤ４は、第１トレンチソース構造４１の第３深さＤ３とほぼ等しい（Ｄ３≒Ｄ４）。第４深さＤ４は、第３深さＤ３の値の±１０％以内の範囲の値を有していることが好ましい。
第４深さＤ４は、０．５μｍ以上１０μｍ以下であってもよい。第４深さＤ４は、５μｍ以下であることが好ましい。第４深さＤ４は、２．５μｍ以下であることが特に好ましい。各第２トレンチゲート構造３２１のアスペクト比Ｄ４／Ｗ３は、１以上５以下であることが好ましい。アスペクト比Ｄ４／Ｗ３は、第３幅Ｗ３に対する第４深さＤ４の比である。アスペクト比Ｄ４／Ｗ３は、２以上であることが特に好ましい。
複数の第２トレンチゲート構造３２１は、複数のトレンチゲート構造３１から第２方向Ｙに第５間隔Ｐ５を空けて配列されている。第５間隔Ｐ５は、第２方向Ｙに近接する１つのトレンチゲート構造３１および１つの第２トレンチゲート構造３２１の間の距離である。第５間隔Ｐ５は、複数のトレンチゲート構造３１の第１間隔Ｐ１の４分の１以上かつ第１間隔Ｐ１以下（１／４×Ｐ１≦Ｐ５＜Ｐ１）であることが好ましい。第５間隔Ｐ５は、第１間隔Ｐ１の２分の１以下（Ｐ５≦１／２×Ｐ１）であることが好ましい。
第５間隔Ｐ５は、０．１μｍ以上２．５μｍ以下であってもよい。第５間隔Ｐ５は、０．５μｍ以上１．５μｍ以下であることが好ましい。第５間隔Ｐ５は、トレンチゲート構造３１および第１トレンチソース構造４１の第２間隔Ｐ２とほぼ等しい（Ｐ２≒Ｐ５）ことが好ましい。第５間隔Ｐ５は、第２間隔Ｐ２の値の±１０％以内の範囲の値を有していることが好ましい。
複数の第２トレンチゲート構造３２１は、複数の第１トレンチソース構造４１から第１方向Ｘに第６間隔Ｐ６を空けて配列されている。第６間隔Ｐ６は、第１方向Ｘに近接する１つの第１トレンチソース構造４１および１つの第２トレンチゲート構造３２１の間の距離である。第６間隔Ｐ６は、複数のトレンチゲート構造３１の第１間隔Ｐ１の４分の１以上かつ第１間隔Ｐ１以下（１／４×Ｐ１≦Ｐ６＜Ｐ１）であることが好ましい。第６間隔Ｐ６は、第１間隔Ｐ１の２分の１以下（Ｐ６≦１／２×Ｐ１）であることが好ましい。
第６間隔Ｐ６は、０．１μｍ以上２．５μｍ以下であってもよい。第６間隔Ｐ６は、０．５μｍ以上１．５μｍ以下であることが好ましい。第６間隔Ｐ６は、トレンチゲート構造３１および第１トレンチソース構造４１の第２間隔Ｐ２とほぼ等しい（Ｐ２≒Ｐ６）ことが好ましい。第６間隔Ｐ６は、第２間隔Ｐ２の値の±１０％以内の範囲の値を有していることが好ましい。
各第２トレンチゲート構造３２１は、側壁および底壁を含む。各第２トレンチゲート構造３２１の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各第２トレンチゲート構造３２１の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。各第２トレンチゲート構造３２１の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。
各第２トレンチゲート構造３２１は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。各第２トレンチゲート構造３２１は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。各第２トレンチゲート構造３２１の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、各第２トレンチゲート構造３２１の底壁は、活性面６に平行な平坦面を有していてもよい。
各第２トレンチゲート構造３２１は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。各第２トレンチゲート構造３２１は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。各第２トレンチゲート構造３２１は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
各第２トレンチゲート構造３２１の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。各第２トレンチゲート構造３２１の底壁は、第２半導体領域１１に接している。各第２トレンチゲート構造３２１は、この形態では、各トレンチゲート構造３１よりも深く形成されている。つまり、各第２トレンチゲート構造３２１の底壁は、各トレンチゲート構造３１の底壁に対して第２半導体領域１１（第２濃度領域１３）の底部側に位置している。
複数の第２トレンチゲート構造３２１は、第２ゲートトレンチ３２２、第２ゲート絶縁膜３２３および第２ゲート電極３２４をそれぞれ含む。第２ゲートトレンチ３２２は、第２トレンチゲート構造３２１の側壁および底壁を形成している。側壁および底壁は、第２ゲートトレンチ３２２の壁面（内壁および外壁）を形成している。
第２ゲートトレンチ３２２の開口エッジ部は、活性面６から第２ゲートトレンチ３２２に向かって斜め下り傾斜している。開口エッジ部は、活性面６および第２ゲートトレンチ３２２の側壁の接続部である。開口エッジ部は、この形態では、ＳｉＣチップ２に向かって窪んだ湾曲状に形成されている。開口エッジ部は、第２ゲートトレンチ３２２の内方に向かう湾曲状に形成されていてもよい。
第２ゲート絶縁膜３２３は、第２ゲートトレンチ３２２の内壁に膜状に形成され、第２ゲートトレンチ３２２内においてリセス空間を区画している。第２ゲート絶縁膜３２３は、第２ゲートトレンチ３２２の内壁において第２半導体領域１１、ボディ領域２３およびソース領域２４を被覆している。第２ゲート絶縁膜３２３は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含む。第２ゲート絶縁膜３２３は、この形態では、酸化シリコン膜からなる単層構造を有している。
第２ゲート絶縁膜３２３は、第１部分３２３ａ、第２部分３２３ｂおよび第３部分３２３ｃを含む。第１部分３２３ａは、第２ゲートトレンチ３２２の側壁を被覆している。第１部分３２３ａは、具体的には、活性面６の内方部側では、第２ゲートトレンチ３２２の開口端から底壁側に間隔を空けて第２ゲートトレンチ３２２の側壁を被覆し、第２ゲートトレンチ３２２の開口端から第１主面３の表層部を露出させている。第１部分３２３ａは、活性面６の周縁部側では、第２ゲートトレンチ３２２の側壁の全域を被覆している。
第２部分３２３ｂは、第２ゲートトレンチ３２２の底壁を被覆している。第３部分３２３ｃは、活性面６の内方部から間隔を空けて活性面６の周縁部側に形成され、第２ゲートトレンチ３２２の開口エッジ部を被覆している。第３部分３２３ｃは、この形態では、開口エッジ部において第２ゲートトレンチ３２２の内方に向けて湾曲状に膨出している。
第１部分３２３ａの厚さは、１０ｎｍ以上１００ｎｍ以下であってもよい。第２部分３２３ｂは、第１部分３２３ａの厚さを超える厚さを有していてもよい。第２部分３２３ｂの厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。第３部分３２３ｃは、第１部分３２３ａの厚さを超える厚さを有している。第３部分３２３ｃの厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。むろん、一様な厚さを有する第２ゲート絶縁膜３２３が形成されていてもよい。
第２ゲート電極３２４は、第２ゲート絶縁膜３２３を挟んで第２ゲートトレンチ３２２に埋設されている。第２ゲート電極３２４は、第２ゲート絶縁膜３２３を挟んで、第２半導体領域１１、ボディ領域２３およびソース領域２４に対向している。第２ゲート電極３２４は、第２ゲートトレンチ３２２から露出した電極面を有している。第２ゲート電極３２４の電極面は、第２ゲートトレンチ３２２の底壁に向かって窪んだ湾曲状に形成されている。
第２ゲート電極３２４の電極面は、活性面６の周縁部側において絶縁膜の第３部分３２３ｃによって狭められている。第２ゲート電極３２４には、ゲート電位が印加される。第２ゲート電極３２４は、導電性ポリシリコンからなることが好ましい。第２ゲート電極３２４は、ｎ型不純物が添加されたｎ型ポリシリコン、および／または、ｐ型不純物が添加されたｐ型ポリシリコンを含んでいてもよい。第２ゲート電極３２４は、ゲート電極３４と同一の導電材料を含むことが好ましい。
このように、ＳｉＣ半導体装置３１１では、第１トレンチソース構造４１に対応した構造を有する第２トレンチゲート構造３２１が活性面６に形成されている。第２トレンチゲート構造３２１は、第１トレンチソース構造４１から分離された部分であるとも見なせる。
ＳｉＣ半導体装置３１１では、複数の第２トレンチソース構造５１が、第１方向Ｘに複数のトレンチゲート構造３１および複数の第２トレンチゲート構造３２１に一対一の対応関係でそれぞれ対向するように、第２方向Ｙに第３間隔Ｐ３を空けて形成されている。つまり、複数の第２トレンチソース構造５１は、１つのトレンチゲート構造３１を第１方向Ｘの両サイドから挟み込んでいる。また、複数の第２トレンチソース構造５１は、複数の第１トレンチソース構造４１との間で複数の第２トレンチゲート構造３２１を第１方向Ｘの両サイドから挟み込んでいる。複数の第２トレンチソース構造５１の他の構造は、ＳｉＣ半導体装置１に係る複数の第２トレンチソース構造５１と同様である。
複数のコンタクト領域７０は、第１主面３の表層部において複数の第２トレンチゲート構造３２１に沿う領域には形成されていない。複数のゲートウェル領域７２は、この形態では、複数のトレンチゲート構造３１に加え、複数の第２トレンチゲート構造３２１に沿う領域にもそれぞれ形成されている。複数のゲートウェル領域７２は、複数の第２トレンチゲート構造３２１に対して一対一の対応関係でそれぞれ形成されている。
各ゲートウェル領域７２は、平面視において各第２トレンチゲート構造３２１に沿って延びる帯状に形成される。各ゲートウェル領域７２は、トレンチゲート構造３１および第１トレンチソース構造４１から第２トレンチゲート構造３２１側に間隔を空けて形成され、トレンチゲート構造３１および第１トレンチソース構造４１を露出させている。各ゲートウェル領域７２は、各第２トレンチゲート構造３２１の側壁の全域および底壁を被覆している。各ゲートウェル領域７２は、各第２トレンチゲート構造３２１の側壁においてボディ領域２３に電気的に接続されている。
各第２トレンチゲート構造３２１を被覆する各ゲートウェル領域７２の底部は、各トレンチゲート構造３１を被覆する各ゲートウェル領域７２の底部に対して第２半導体領域１１（第２濃度領域１３）の底部側の領域に位置している。各第２トレンチゲート構造３２１を被覆する各ゲートウェル領域７２の底部は、各第１トレンチソース構造４１を被覆する各ウェル領域７１の底部とほぼ等しい深さに形成されている。
各第２トレンチゲート構造３２１を被覆する各ゲートウェル領域７２は、第２半導体領域１１（第２濃度領域１３）の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。つまり、各第２トレンチゲート構造３２１を被覆する各ゲートウェル領域７２は、第２半導体領域１１（第２濃度領域１３）に電気的に接続されている。
各ゲートウェル領域７２のうち各第２トレンチゲート構造３２１の底壁を被覆する部分の厚さは、各ゲートウェル領域７２のうち各第２トレンチゲート構造３２１の側壁を被覆する部分の厚さを超えていることが好ましい。各ゲートウェル領域７２のうち各第２トレンチゲート構造３２１の側壁を被覆する部分の厚さは、各第２トレンチゲート構造３２１の側壁の法線方向の厚さである。各ゲートウェル領域７２のうち各第２トレンチゲート構造３２１の底壁を被覆する部分の厚さは、各第２トレンチゲート構造３２１の底壁の法線方向の厚さである。
複数のゲートウェル領域７２の底部は、複数の第２トレンチゲート構造３２１の底壁に対してほぼ一定の深さで形成されていることが好ましい。複数のゲートウェル領域７２は、第２半導体領域１１（第２濃度領域１３）とｐｎ接合部を形成し、ＳｉＣチップ２の幅方向および深さ方向に空乏層を拡げる。複数のゲートウェル領域７２は、トレンチ絶縁ゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づけ、ＳｉＣチップ２内の電界を緩和する。
ＳｉＣ半導体装置３１１は、複数のゲートコンタクト電極９１を含む。複数のゲートコンタクト電極９１は、第３接続面８Ｃ側のゲートコンタクト電極９１、および、第４接続面８Ｄ側のゲートコンタクト電極９１を含む。以下、第３接続面８Ｃ側のゲートコンタクト電極９１について説明する。ゲートコンタクト電極９１は、複数の第１トレンチソース構造４１および複数の第２トレンチソース構造５１から間隔を空けて複数のトレンチゲート構造３１および複数の第２トレンチゲート構造３２１を被覆している。
ゲートコンタクト電極９１は、複数のトレンチゲート構造３１のゲート電極３４および複数の第２トレンチゲート構造３２１の第２ゲート電極３２４に接続されている。ゲートコンタクト電極９１は、平面視において複数のトレンチゲート構造３１の端部、および、複数の第２トレンチゲート構造３２１の内方部を横切るように第２方向Ｙに延びる帯状に形成されている。
ゲートコンタクト電極９１は、活性面６に沿って延びる電極面９１ａを有している。ゲートコンタクト電極９１は、この形態では、活性面６から電極面９１ａから向けて幅が狭まる先細り形状（四角錐台状）に形成されている。電極面９１ａは、法線方向Ｚにゲート電極３４に対向する部分、および、法線方向Ｚにトレンチゲート構造３１外の領域（つまり主面絶縁膜９０）に対向する部分を含む。
ゲートコンタクト電極９１は、導電性ポリシリコンからなることが好ましい。ゲートコンタクト電極９１は、ｎ型不純物が添加されたｎ型ポリシリコン、および／または、ｐ型不純物が添加されたｐ型ポリシリコンを含んでいてもよい。ゲートコンタクト電極９１は、各ゲート電極３４と同一の導電材料からそれぞれなることが好ましい。
各ゲートコンタクト電極９１は、この形態では、ゲート電極３４および第２ゲート電極３２４から活性面６の上（above）に引き出された引き出し部からなる。つまり、複数のゲートコンタクト電極９１は、ゲート電極３４からゲート絶縁膜３３の第３部分３３ｃを介して主面絶縁膜９０の上に引き出され、第２ゲート電極３２４から第２ゲート絶縁膜３２３の第３部分３２３ｃを介して主面絶縁膜９０の上に引き出されている。
複数のゲート開口１１２は、この形態では、複数のゲートコンタクト電極９１をそれぞれ露出させるように複数のゲートコンタクト電極９１に沿って延びる帯状に形成されている。ゲート配線電極１３１は、第１無機絶縁膜１１０の上から複数のゲート開口１１２に入り込み、複数のゲートコンタクト電極９１に電気的に接続されている。これにより、ゲート配線電極１３１に印加されたゲート電位が、ゲート配線電極１３１を介して複数のトレンチゲート構造３１および複数の第２トレンチゲート構造３２１に付与される。
第２参考実施形態に係るＳｉＣ半導体装置３１１は、ＳｉＣチップ２、トレンチゲート構造３１、第２トレンチゲート構造３２１、第１無機絶縁膜１１０、ゲート主面電極１２１およびゲート配線電極１３１を含む。トレンチゲート構造３１は、第１主面３に第２深さＤ２で形成されている。第２トレンチゲート構造３２１は、第２深さＤ２を超える第４深さＤ４を有し、トレンチゲート構造３１に隣り合うように第１主面３に形成されている。
第１無機絶縁膜１１０は、第１主面３の上でトレンチゲート構造３１および第２トレンチゲート構造３２１を被覆している。ゲート主面電極１２１は、第１無機絶縁膜１１０の上に形成されている。ゲート配線電極１３１は、ゲート主面電極１２１から第１無機絶縁膜１１０の上に引き出され、第１無機絶縁膜１１０を貫通してトレンチゲート構造３１および第２トレンチゲート構造３２１に電気的に接続されている。この構造によれば、耐圧の低下を抑制しながら、トレンチゲート構造３１にゲート電位を付与できる。
第２参考実施形態に係るＳｉＣ半導体装置３１１は、ＳｉＣチップ２の表層部においてトレンチゲート構造３１に沿う領域に形成されたゲートウェル領域７２を含むことが好ましい。この構造によれば、耐圧（ブレークダウン電圧）の低下を適切に抑制できる。ＳｉＣ半導体装置３１１は、さらに、ＳｉＣチップ２の表層部において第２トレンチゲート構造３２１に沿う領域に形成された第２のゲートウェル領域７２を含むことが好ましい。この構造によれば、耐圧の低下をさらに適切に抑制できる。
第２参考実施形態に係るＳｉＣ半導体装置３１１は、第１主面３の上でゲート電極３４および第２ゲート電極３２４を被覆するゲートコンタクト電極９１をさらに含むことが好ましい。この場合、第１無機絶縁膜１１０はゲートコンタクト電極９１を被覆し、ゲート配線電極１３１は第１無機絶縁膜１１０を貫通してゲートコンタクト電極９１に電気的に接続されていることが好ましい。
この構造によれば、ゲートコンタクト電極９１を介してゲート配線電極１３１をゲート電極３４および第２ゲート電極３２４の双方に同時に電気的に接続させることができる。また、この構造によれば、ゲート電極３４および第２ゲート電極３２４に対するゲート配線電極１３１のアライメントマージンをゲートコンタクト電極９１によって緩和できる。つまり、ゲート電極３４および第２ゲート電極３２４に対するゲート配線電極１３１の位置ずれをゲートコンタクト電極９１によって補うことができる。
これにより、ゲート配線電極１３１をゲート電極３４および第２ゲート電極３２４に適切に電気的に接続させることができる。この構造において、ゲートコンタクト電極９１は、ゲート電極３４および第２ゲート電極３２４を部分的に被覆していることが好ましい。また、ゲート主面電極１２１は、平面視においてゲートコンタクト電極９１から間隔を空けて第１無機絶縁膜１１０の上に形成されていることが好ましい。
第２参考実施形態に係るＳｉＣ半導体装置３１１では、ゲート配線電極１３１の下方の領域においてトレンチゲート構造３１の第２深さＤ２を超える第４深さＤ４を有する第２トレンチゲート構造３２１が形成されている。そのため、プロセス誤差に起因して、第２トレンチゲート構造３２１の第２ゲート絶縁膜３２３の厚さがトレンチゲート構造３１のゲート絶縁膜３３の厚さからずれることがある。この場合、第２トレンチゲート構造３２１にゲート電位が付与された場合、第２トレンチゲート構造３２１に対する電界集中に起因して耐圧が低下する可能性がある。
そこで、第１実施形態では、図１～図２８を参照して、ＳｉＣチップ２、トレンチゲート構造３１、第１トレンチソース構造４１、第１無機絶縁膜１１０、ゲート主面電極１２１およびゲート配線電極１３１を含むＳｉＣ半導体装置１が採用されている。トレンチゲート構造３１は、第１主面３に形成されている。第１トレンチソース構造４１は、トレンチゲート構造３１から一方方向（第２方向Ｙ）に離間して第１主面３に形成されている。
第１無機絶縁膜１１０は、第１主面３の上でトレンチゲート構造３１および第１トレンチソース構造４１を被覆している。ゲート主面電極１２１は、第１無機絶縁膜１１０の上に形成されている。ゲート配線電極１３１は、一方方向（第２方向Ｙ）にトレンチゲート構造３１および第１トレンチソース構造４１を横切るようにゲート主面電極１２１から第１無機絶縁膜１１０の上に引き出され、第１無機絶縁膜１１０を貫通してトレンチゲート構造３１に電気的に接続され、第１無機絶縁膜１１０を挟んで第１トレンチソース構造４１に対向している。
この構造によれば、トレンチゲート構造３１よりも深い第２トレンチゲート構造３２１を形成した場合に生じる耐圧低下を回避できる一方で、ゲート配線電極１３１の下方の領域において第１トレンチソース構造４１による耐圧補強効果を得ることができる。よって、電気的特性を向上できるＳｉＣ半導体装置１を提供できる。
この構造において、トレンチゲート構造３１は第２深さＤ２で第１主面３に形成され、第１トレンチソース構造４１は第２深さＤ２を超える第３深さＤ３（Ｄ２＜Ｄ３）で第１主面３に形成されていることが好ましい。この構造によれば、深い第１トレンチソース構造４１による耐圧補強効果を得ることができる。
ＳｉＣ半導体装置１は、ゲート主面電極１２１およびゲート配線電極１３１から離間して第１無機絶縁膜１１０の上に形成されたソース主面電極１２２を含むことが好ましい。ソース主面電極１２２は、第１無機絶縁膜１１０を貫通して第１トレンチソース構造４１に電気的に接続され、第１無機絶縁膜１１０を挟んでトレンチゲート構造３１に対向していることが好ましい。
ＳｉＣ半導体装置１は、ソース主面電極１２２から第１無機絶縁膜１１０の上に引き出されたソース配線電極１３２を含むことが好ましい。ソース配線電極１３２は、ソース主面電極１２２とは異なる位置で第１無機絶縁膜１１０を貫通して第１トレンチソース構造４１に電気的に接続されていることが好ましい。この場合、ソース配線電極１３２は、平面視においてトレンチゲート構造３１から間隔を空けて形成されていることが好ましい。
ＳｉＣ半導体装置１は、トレンチゲート構造３１から一方方向（第２方向Ｙ）に交差する交差方向（第１方向Ｘ）に間隔を空けて第１主面３に形成された第２トレンチソース構造５１を含むことが好ましい。この構造によれば、第２トレンチソース構造５１による耐圧補強効果を得ることができる。第２トレンチソース構造５１は、一方方向（第１方向Ｘ）にトレンチゲート構造３１に対向し、交差方向（第２方向Ｙ）に第１トレンチソース構造４１に対向していることが好ましい。
この場合、ソース主面電極１２２は、平面視において第２トレンチソース構造５１、ゲート主面電極１２１およびゲート配線電極１３１から離間して第１無機絶縁膜１１０の上に形成されていることが好ましい。また、ソース主面電極１２２は、第１無機絶縁膜１１０を貫通して第１トレンチソース構造４１に電気的に接続され、第１無機絶縁膜１１０を挟んでトレンチゲート構造３１に対向していることが好ましい。
この場合、ソース配線電極１３２は、ソース主面電極１２２から第１無機絶縁膜１１０の上に引き出され、第１無機絶縁膜１１０を貫通して第２トレンチソース構造５１に電気的に接続されていることが好ましい。ソース配線電極１３２は、ソース主面電極１２２とは異なる位置で第１無機絶縁膜１１０を貫通して第１トレンチソース構造４１に電気的に接続されていることが特に好ましい。ソース配線電極１３２は、平面視においてトレンチゲート構造３１から間隔を空けて形成されていることが好ましい。
ＳｉＣ半導体装置１は、ＳｉＣチップ２の内部において第１トレンチソース構造４１に沿う領域に形成されたソース側ｐｎ接合部（ウェル領域７１）を含むことが好ましい。この構造によれば、第１トレンチソース構造４１を利用して、ＳｉＣ半導体装置１の耐圧を向上できる。この構造において、ゲート配線電極１３１は、平面視において第１トレンチソース構造４１側のソース側ｐｎ接合部（ウェル領域７１）に対向していることが好ましい。
ＳｉＣ半導体装置１は、ＳｉＣチップ２の内部において第２トレンチソース構造５１に沿う領域に形成されたソース側ｐｎ接合部（ウェル領域７１）を含むことが好ましい。この構造によれば、第２トレンチソース構造５１を利用して、ＳｉＣ半導体装置１の耐圧を向上できる。この構造において、ゲート配線電極１３１は、平面視において第２トレンチソース構造５１側のソース側ｐｎ接合部（ウェル領域７１）に対向していることが好ましい。
ＳｉＣ半導体装置１は、ＳｉＣチップ２の内部において少なくともトレンチゲート構造３１の端部に沿う領域に形成されたゲート側ｐｎ接合部（ゲートウェル領域７２）を含むことが好ましい。この構造によれば、トレンチゲート構造３１を利用して、ＳｉＣ半導体装置１の耐圧を向上できる。この構造において、ゲート配線電極１３１は、平面視においてゲート側ｐｎ接合部（ゲートウェル領域７２）に対向していることが好ましい。
ＳｉＣ半導体装置１は、第１主面３の上でゲート電極３４を被覆するゲートコンタクト電極９１を含むことが好ましい。この場合、第１無機絶縁膜１１０はゲートコンタクト電極９１を被覆し、ゲート配線電極１３１は第１無機絶縁膜１１０を貫通してゲートコンタクト電極９１に電気的に接続されていることが好ましい。この構造によれば、ゲート電極３４に対するゲート配線電極１３１のアライメントマージンをゲートコンタクト電極９１によって緩和できる。
つまり、ゲート電極３４に対するゲート配線電極１３１の位置ずれをゲートコンタクト電極９１によって補うことができる。これにより、ゲート配線電極１３１をゲート電極３４に適切に電気的に接続させることができる。この構造において、ゲートコンタクト電極９１は、ゲート電極３４を部分的に被覆していることが好ましい。また、ゲート主面電極１２１は、平面視においてゲートコンタクト電極９１から間隔を空けて第１無機絶縁膜１１０の上に形成されていることが好ましい。
ＳｉＣチップ２、トレンチゲート構造３１、第２トレンチソース構造５１、第１無機絶縁膜１１０、ソース配線電極１３２、および、ゲート配線電極１３１を含むＳｉＣ半導体装置１が採用されてもよい。トレンチゲート構造３１は、第１主面３に形成され、平面視において一方方向（第１方向Ｘ）に延びている。第２トレンチソース構造５１は、一方方向（第１方向Ｘ）にトレンチゲート構造３１から間隔を空けて第１主面３に形成され、平面視において一方方向（第１方向Ｘ）に延びている。
第１無機絶縁膜１１０は、トレンチゲート構造３１および第２トレンチソース構造５１を被覆している。ゲート配線電極１３１は、第１無機絶縁膜１１０の上に形成され、第１無機絶縁膜１１０を貫通してトレンチゲート構造３１に電気的に接続されている。ソース配線電極１３２は、ゲート配線電極１３１から間隔を空けて第１無機絶縁膜１１０の上に形成され、第１無機絶縁膜１１０を貫通して第２トレンチソース構造５１に電気的に接続されている。この構造によれば、ゲート配線電極１３１の下方において第２トレンチソース構造５１による耐圧補強効果を得ることができる。
複数のトレンチゲート構造３１が、一方方向（第１方向Ｘ）に交差する交差方向（第２方向Ｙ）に間隔を空けて第１主面３に配列されていることが好ましい。この場合、複数の第２トレンチソース構造５１が、一方方向（第１方向Ｘ）に複数のトレンチゲート構造３１と一対一の対応関係で対向するように交差方向（第２方向Ｙ）に間隔を空けて配列されていることが好ましい。また、この構造において、ソース配線電極１３２は、平面視においてトレンチゲート構造３１から間隔を空けて形成されていることが好ましい。
図３４は、図６に対応し、本発明の第２実施形態に係るＳｉＣ半導体装置３３１を示す平面図である。図３５は、図３４に示すXXXV-XXXV線に沿う断面図である。図３６は、図３４に示すXXXVI-XXXVI線に沿う断面図である。図３７は、図３４に示すXXXVII-XXXVII線に沿う断面図である。
以下、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。また、第４接続面８Ｄ側の構造は第３接続面８Ｃ側の構造とほぼ同様であるので、以下では第３接続面８Ｃ側の構造を例にとって説明する。第４接続面８Ｄ側の具体的な構造は、以下の説明において「第３接続面８Ｃ」を「第４接続面８Ｄ」に置き換えることによって得られる。
図３４～図３７を参照して、ＳｉＣ半導体装置３３１に係る複数の第２トレンチソース構造５１は、この形態では、第１方向Ｘに関して活性面６の内方部側の浅い第１トレンチ部３３２、および、活性面６の周縁部側（第３接続面８Ｃ側）の深い第２トレンチ部３３３をそれぞれ含む。複数の第２トレンチソース構造５１は、第１トレンチ部３３２および第２トレンチ部３３３の間に、第１トレンチ部３３２から第２トレンチ部３３３に向けて窪んだトレンチ段部３３４を有している。以下、１つの第２トレンチソース構造５１について説明する。
第１トレンチ部３３２は、トレンチゲート構造３１側に形成され、平面視において第１方向Ｘに延びる帯状に形成されている。第１トレンチ部３３２は、トレンチゲート構造３１から第１方向Ｘに第３間隔Ｐ３を空けて形成され、第１方向Ｘにトレンチゲート構造３１に対向している。また、第１トレンチ部３３２は、第１トレンチソース構造４１から第２方向Ｙに第２間隔Ｐ２を空けて形成され、第２方向Ｙに第１トレンチソース構造４１に対向している。
第１トレンチ部３３２は、第１トレンチ深さＤＴ１を有している。第１トレンチ深さＤＴ１は、外側面７の第１深さＤ１未満（ＤＴ１＜Ｄ３）である。第１トレンチ深さＤＴ１は、第１トレンチソース構造４１の第３深さＤ３未満（ＤＴ１＜Ｄ３）である。第１トレンチ深さＤＴ１は、トレンチゲート構造３１の第２深さＤ２とほぼ等しい（ＤＴ１≒Ｄ２）ことが好ましい。第１トレンチ深さＤＴ１は、第２深さＤ２の値の±１０％以内の範囲の値を有していることが好ましい。第１トレンチ部３３２は、活性面６との間の段差を緩和している。また、第１トレンチ部３３２は、第２トレンチソース構造５１の内方部側の構造をトレンチゲート構造３１に近づけている。
第１トレンチ深さＤＴ１は、０．１μｍ以上３μｍ以下であってもよい。第１トレンチ深さＤＴ１は、０．５μｍ以上２μｍ以下であることが好ましい。第１トレンチ部３３２のアスペクト比ＤＴ１／Ｗ２は、１以上５以下であることが好ましい。アスペクト比ＤＴ１／Ｗ２は、第２幅Ｗ２に対する第１トレンチ深さＤＴ１の比である。アスペクト比ＤＴ１／Ｗ２は、１．５以上であることが特に好ましい。
第１トレンチ部３３２は、側壁および底壁を含む。第１トレンチ部３３２の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。第１トレンチ部３３２の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。第１トレンチ部３３２の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。
第１トレンチ部３３２は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。第１トレンチ部３３２は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。第１トレンチ部３３２の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、第１トレンチ部３３２の底壁は、活性面６に平行な平坦面を有していてもよい。
第１トレンチ部３３２は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。第１トレンチ部３３２は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。第１トレンチ部３３２は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
第１トレンチ部３３２の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。第１トレンチ部３３２の底壁は、第２半導体領域１１に接している。第１トレンチ部３３２は、この形態では、第１トレンチソース構造４１よりも浅く形成されている。つまり、第１トレンチ部３３２の底壁は、第１トレンチソース構造４１の底壁に対して活性面６側に位置している。
第２トレンチ部３３３は、第１トレンチ部３３２および第３接続面８Ｃの間に形成されている。第２トレンチ部３３３は、第１トレンチ部３３２に連通し、第３接続面８Ｃを貫通するように第１方向Ｘに延びる帯状に形成されている。第２トレンチ部３３３は、第１トレンチソース構造４１から第２方向Ｙに第２間隔Ｐ２を空けて形成され、第２方向Ｙに第１トレンチソース構造４１に対向している。
第２トレンチ部３３３は、第１トレンチ深さＤＴ１を超える第２トレンチ深さＤＴ２（ＤＴ１＜ＤＴ２）を有している。第２トレンチ深さＤＴ２は、トレンチゲート構造３１の第２深さＤ２（Ｄ２＜ＤＴ２）を超えている。第２トレンチ深さＤＴ２は、第１トレンチ深さＤＴ１の１．５倍以上３倍以下であることが好ましい。
第２トレンチ深さＤＴ２は、この形態では、第１トレンチソース構造４１の第３深さＤ３とほぼ等しい（Ｄ３≒ＤＴ２）。また、第２トレンチ深さＤＴ２は、外側面７の第１深さＤ１とほぼ等しい（Ｄ１≒ＤＴ２）。つまり、第２トレンチ部３３３は、外側面７および第３接続面８Ｃに連通している。第２トレンチ深さＤＴ２は、第１深さＤ１（第３深さＤ３）の値の±１０％以内の範囲の値を有していることが好ましい。第２トレンチ部３３３は、第１トレンチ部３３２および外側面７の間の段差を緩和している。
第２トレンチ深さＤＴ２は、０．５μｍ以上１０μｍ以下であってもよい。第２トレンチ深さＤＴ２は、５μｍ以下であることが好ましい。第２トレンチ深さＤＴ２は、２．５μｍ以下であることが特に好ましい。第２トレンチ部３３３のアスペクト比ＤＴ２／Ｗ２は、１以上５以下であることが好ましい。アスペクト比ＤＴ２／Ｗ２は、第２幅Ｗ２に対する第２トレンチ深さＤＴ２の比である。アスペクト比ＤＴ２／Ｗ２は、２以上であることが特に好ましい。
第２トレンチ部３３３は、側壁および底壁を含む。第２トレンチ部３３３の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。第２トレンチ部３３３の長辺を形成する側壁は、第１トレンチ部３３２の側壁および第３接続面８Ｃに連通している。第２トレンチ部３３３の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。第２トレンチ部３３３の短辺を形成する側壁は、第１トレンチ部３３２の底壁に連通している。これにより、第１トレンチ部３３２および第２トレンチ部３３３の間にトレンチ段部３３４が形成されている。第２トレンチ部３３３の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。第２トレンチ部３３３の底壁は、外側面７に連通している。
第２トレンチ部３３３は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。第２トレンチ部３３３は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。第２トレンチ部３３３の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、第２トレンチ部３３３の底壁は、活性面６に平行な平坦面を有していてもよい。
第２トレンチ部３３３は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。第２トレンチ部３３３は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。第２トレンチ部３３３は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
第２トレンチ部３３３の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。第２トレンチ部３３３の底壁は、第２半導体領域１１に接している。第２トレンチ部３３３は、この形態では、第１トレンチ部３３２（トレンチゲート構造３１）よりも深く形成されている。つまり、第２トレンチ部３３３の底壁は、第１トレンチ部３３２の底壁に対して第２半導体領域１１（第２濃度領域１３）の底部側に位置している。
第２トレンチソース構造５１に占める第２トレンチ部３３３の割合（第１方向Ｘの長さ）は任意である。第２トレンチソース構造５１に占める第２トレンチ部３３３の割合は、第２トレンチソース構造５１に占める第１トレンチ部３３２の割合以上であってもよいし、第２トレンチソース構造５１に占める第１トレンチ部３３２の割合未満であってもよい。第２トレンチソース構造５１に起因する耐圧構造を得る上では、第２トレンチソース構造５１に占める第２トレンチ部３３３の割合は、第２トレンチソース構造５１に占める第１トレンチ部３３２の割合を超えていることが好ましい。つまり、第１方向Ｘに関して、第２トレンチ部３３３の第１方向Ｘの長さは第１トレンチ部３３２の第１方向Ｘの長さを超えていることが好ましい。
各第２トレンチソース構造５１は、ソーストレンチ４２、ソース絶縁膜４３およびソース電極４４を含む。ソーストレンチ４２は、第１トレンチ部３３２の側壁および底壁、ならびに、第２トレンチ部３３３の側壁および底壁を形成している。ソース絶縁膜４３の第１部分４３ａは、第１トレンチ部３３２の側壁の全域および第２トレンチ部３３３の側壁の全域を被覆している。
ソース絶縁膜４３の第２部分４３ｂは、第１トレンチ部３３２の底壁、および、第２トレンチ部３３３の底壁を被覆している。ソース絶縁膜４３の第３部分４３ｃは、ソーストレンチ４２の開口エッジ部の全域を被覆している。ソース電極４４は、ソース絶縁膜４３を挟んでソーストレンチ４２において第１トレンチ部３３２を形成する部分および第２トレンチ部３３３を形成する部分に一体的に埋設されている。
各ウェル領域７１は、トレンチ段部３３４を介して第１トレンチ部３３２および第２トレンチ部３３３を被覆している。つまり、各ウェル領域７１は、第１トレンチ部３３２の側壁および底壁、ならびに、第２トレンチ部３３３の側壁および底壁を被覆している。各ウェル領域７１は、第１トレンチ部３３２および第２トレンチ部３３３を直接被覆している。各ウェル領域７１は、第１トレンチ部３３２の側壁および第２トレンチ部３３３の側壁においてボディ領域２３に電気的に接続されている。
各ウェル領域７１のうち各第１トレンチ部３３２の底壁を被覆する部分の厚さは、各ウェル領域７１のうち各第１トレンチ部３３２の側壁を被覆する部分の厚さを超えていることが好ましい。各ウェル領域７１のうち各第１トレンチ部３３２の側壁を被覆する部分の厚さは、各第１トレンチ部３３２の側壁の法線方向の厚さである。各ウェル領域７１のうち各第１トレンチ部３３２の底壁を被覆する部分の厚さは、各第１トレンチ部３３２の底壁の法線方向の厚さである。
各ウェル領域７１のうち各第２トレンチ部３３３の底壁を被覆する部分の厚さは、各ウェル領域７１のうち各第２トレンチ部３３３の側壁（トレンチ段部３３４を含む）を被覆する部分の厚さを超えていることが好ましい。各ウェル領域７１のうち各第２トレンチ部３３３の側壁を被覆する部分の厚さは、各第２トレンチ部３３３の側壁の法線方向の厚さである。各ウェル領域７１のうち各第２トレンチ部３３３の底壁を被覆する部分の厚さは、各第２トレンチ部３３３の底壁の法線方向の厚さである。
各ウェル領域７１のうち各第２トレンチ部３３３の底壁を被覆する部分は、各ウェル領域７１のうち各第１トレンチ部３３２の底壁を被覆する部分に対して第２半導体領域１１（第２濃度領域１３）の底部側に位置している。各ウェル領域７１のうち各第２トレンチ部３３３の底壁を被覆する部分は、各ウェル領域７１のうち各第１トレンチソース構造４１の底壁を被覆する部分とほぼ等しい深さに形成されている。
各ゲートウェル領域７２のうち各トレンチゲート構造３１の底壁を被覆する部分は、この形態では、各ウェル領域７１のうち各第１トレンチ部３３２の底壁を被覆する部分とほぼ等しい深さに形成されている。
図３８は、図１６に対応し、図３４に示すＳｉＣ半導体装置３３１を示す平面図である。図３９は、図３８に示すXXXIX-XXXIX線に沿う断面図である。図４０は、図３８に示すXL-XL線に沿う断面図である。図４１は、図３８に示すXLI-XLI線に沿う断面図である。
図３８～図４１を参照して、ＳｉＣ半導体装置３３１に係る複数のダミートレンチゲート構造６２は、この形態では、第１方向Ｘに関して活性面６の内方部側の浅い第１ダミートレンチ部３３５、および、活性面６の周縁部側（第３接続面８Ｃ側）の深い第２ダミートレンチ部３３６をそれぞれ含む。複数のダミートレンチゲート構造６２は、第１ダミートレンチ部３３５および第２ダミートレンチ部３３６の間に、第１ダミートレンチ部３３５から第２ダミートレンチ部３３６に向けて窪んだダミートレンチ段部３３７を有している。以下、１つのダミートレンチゲート構造６２について説明する。
第１ダミートレンチ部３３５は、活性面６の内方部側に形成され、平面視において第１方向Ｘに延びる帯状に形成されている。第１ダミートレンチ部３３５は、少なくとも第２方向Ｙにトレンチゲート構造３１に対向する部分に形成されている。第１ダミートレンチ部３３５は、この形態では、平面視においてトレンチゲート構造３１の端部を第２方向Ｙ側から第１方向Ｘに横切っている。第１ダミートレンチ部３３５は、第３接続面８Ｃおよび各トレンチゲート構造３１の端部の間の領域に第２方向Ｙに対向する部分を含む。
つまり、第１ダミートレンチ部３３５は、第２方向Ｙにトレンチゲート構造３１、第１トレンチソース構造４１および第２トレンチソース構造５１に対向している。第１ダミートレンチ部３３５は、第３接続面８Ｃおよび各トレンチゲート構造３１の端部の間の領域において、少なくとも第２方向Ｙに第２トレンチソース構造５１の第１トレンチ部３３２に対向している。第１ダミートレンチ部３３５は、第２方向Ｙに第２トレンチソース構造５１の第２トレンチ部３３３に対向していてもよい。
第１ダミートレンチ部３３５は、第１ダミートレンチ深さＤＤ１を有している。第１ダミートレンチ深さＤＤ１は、外側面７の第１深さＤ１未満（ＤＤ１＜Ｄ１）である。第１ダミートレンチ深さＤＤ１は、第１トレンチソース構造４１（第１ダミートレンチソース構造６１）の第３深さＤ３未満（ＤＤ１＜Ｄ３）である。第１ダミートレンチ深さＤＤ１は、トレンチゲート構造３１の第２深さＤ２とほぼ等しい（ＤＤ１≒Ｄ２）ことが好ましい。第１ダミートレンチ深さＤＤ１は、第２深さＤ２の値の±１０％以内の範囲の値を有していることが好ましい。
第１ダミートレンチ深さＤＤ１は、０．１μｍ以上３μｍ以下であってもよい。第１ダミートレンチ深さＤＤ１は、０．５μｍ以上２μｍ以下であることが好ましい。第１ダミートレンチ部３３５のアスペクト比ＤＤ１／Ｗ２は、１以上５以下であることが好ましい。アスペクト比ＤＤ１／Ｗ２は、第２幅Ｗ２に対する第１ダミートレンチ深さＤＤ１の比である。アスペクト比ＤＤ１／Ｗ２は、１．５以上であることが特に好ましい。
第１ダミートレンチ部３３５は、側壁および底壁を含む。第１ダミートレンチ部３３５の側壁は、ＳｉＣ単結晶のａ面によって形成されている。第１ダミートレンチ部３３５の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。
第１ダミートレンチ部３３５は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。第１ダミートレンチ部３３５は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。第１ダミートレンチ部３３５の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、第１ダミートレンチ部３３５の底壁は、活性面６に平行な平坦面を有していてもよい。
第１ダミートレンチ部３３５は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。第１ダミートレンチ部３３５は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。第１ダミートレンチ部３３５は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
第１ダミートレンチ部３３５の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。第１ダミートレンチ部３３５の底壁は、第２半導体領域１１に接している。第１ダミートレンチ部３３５は、この形態では、第１ダミートレンチソース構造６１（第１トレンチソース構造４１）よりも浅く形成されている。つまり、第１ダミートレンチ部３３５の底壁は、第１ダミートレンチソース構造６１の底壁に対して活性面６側に位置している。
第２ダミートレンチ部３３６は、第１ダミートレンチ部３３５および第３接続面８Ｃの間に形成されている。第２ダミートレンチ部３３６は、第１ダミートレンチ部３３５に連通し、第３接続面８Ｃを貫通するように第１方向Ｘに延びる帯状に形成されている。第２ダミートレンチ部３３６は、平面視において第３接続面８Ｃおよび各トレンチゲート構造３１の端部の間の領域において、少なくとも第２方向Ｙに第２トレンチソース構造５１の第２トレンチ部３３３に対向している。第２ダミートレンチ部３３６は、第２方向Ｙに第２トレンチソース構造５１の第１トレンチ部３３２に対向していてもよい。
第２ダミートレンチ部３３６は、第１ダミートレンチ深さＤＤ１を超える第２ダミートレンチ深さＤＤ２（ＤＤ１＜ＤＤ２）を有している。第２ダミートレンチ深さＤＤ２は、トレンチゲート構造３１の第２深さＤ２（Ｄ２＜ＤＤ２）を超えている。第２ダミートレンチ深さＤＤ２は、第２深さＤ２の１．５倍以上３倍以下であることが好ましい。第２ダミートレンチ深さＤＤ２は、この形態では、第１トレンチソース構造４１の第３深さＤ３とほぼ等しい（Ｄ３≒ＤＤ２）。
また、第２ダミートレンチ深さＤＤ２は、外側面７の第１深さＤ１とほぼ等しい（Ｄ１≒ＤＤ２）。つまり、第２ダミートレンチ部３３６は、外側面７および第３接続面８Ｃに連通している。第２ダミートレンチ深さＤＤ２は、第１深さＤ１（第３深さＤ３）の値の±１０％以内の範囲の値を有していることが好ましい。第２ダミートレンチ部３３６は、第１ダミートレンチ部３３５および外側面７の間の段差を緩和している。
第２ダミートレンチ深さＤＤ２は、０．５μｍ以上１０μｍ以下であってもよい。第２ダミートレンチ深さＤＤ２は、５μｍ以下であることが好ましい。第２ダミートレンチ深さＤＤ２は、２．５μｍ以下であることが特に好ましい。第２ダミートレンチ部３３６のアスペクト比ＤＤ２／Ｗ２は、１以上５以下であることが好ましい。アスペクト比ＤＤ２／Ｗ２は、第２幅Ｗ２に対する第２ダミートレンチ深さＤＤ２の比である。アスペクト比ＤＤ２／Ｗ２は、２以上であることが特に好ましい。
第２ダミートレンチ部３３６は、側壁および底壁を含む。第２ダミートレンチ部３３６の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。第２ダミートレンチ部３３６の長辺を形成する側壁は、第１ダミートレンチ部３３５の側壁および第３接続面８Ｃに連通している。第２ダミートレンチ部３３６の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。第２ダミートレンチ部３３６の短辺を形成する側壁は、第１ダミートレンチ部３３５の底壁に連通している。これにより、第１ダミートレンチ部３３５および第２ダミートレンチ部３３６の間にダミートレンチ段部３３７が形成されている。第２ダミートレンチ部３３６の底壁は、ＳｉＣ単結晶のｃ面によって形成されている。第２ダミートレンチ部３３６の底壁は、外側面７に連通している。
第２ダミートレンチ部３３６は、ほぼ一定の開口幅を有する垂直形状に形成されていてもよい。第２ダミートレンチ部３３６は、底壁に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。第２ダミートレンチ部３３６の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。むろん、第２ダミートレンチ部３３６の底壁は、活性面６に平行な平坦面を有していてもよい。
第２ダミートレンチ部３３６は、ボディ領域２３およびソース領域２４を横切って第２半導体領域１１に至るように活性面６に形成されている。第２ダミートレンチ部３３６は、具体的には、第２半導体領域１１の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。第２ダミートレンチ部３３６は、この形態では、第２濃度領域１３に形成され、第２濃度領域１３の一部を挟んで第１濃度領域１２に対向している。
第２ダミートレンチ部３３６の側壁は、第２半導体領域１１、ボディ領域２３およびソース領域２４に接している。第２ダミートレンチ部３３６の底壁は、第２半導体領域１１に接している。第２ダミートレンチ部３３６は、この形態では、第１ダミートレンチ部３３５（トレンチゲート構造３１）よりも深く形成されている。つまり、第２ダミートレンチ部３３６の底壁は、第１ダミートレンチ部３３５の底壁に対して第２半導体領域１１（第２濃度領域１３）の底部側に位置している。
ダミートレンチゲート構造６２に占める第２ダミートレンチ部３３６の割合（第１方向Ｘの長さ）は、ダミートレンチゲート構造６２に占める第１ダミートレンチ部３３５の割合未満である。つまり、第１方向Ｘに関して、第２ダミートレンチ部３３６の第１方向Ｘの長さは第１ダミートレンチ部３３５の第１方向Ｘの長さ未満である。
各ダミートレンチゲート構造６２は、ゲートトレンチ３２、ゲート絶縁膜３３およびゲート電極３４を含む。ゲートトレンチ３２は、第１ダミートレンチ部３３５の側壁および底壁、ならびに、第２ダミートレンチ部３３６の側壁および底壁を形成している。ゲート絶縁膜３３の第１部分３３ａは、第１ダミートレンチ部３３５の側壁の全域および第２ダミートレンチ部３３６の側壁の全域を被覆している。
ゲート絶縁膜３３の第２部分３３ｂは、第１ダミートレンチ部３３５の底壁、および、第２ダミートレンチ部３３６の底壁を被覆している。ゲート絶縁膜３３の第３部分３３ｃは、ゲートトレンチ３２の開口エッジ部の全域を被覆している。ソース電極４４は、ゲート絶縁膜３３を挟んでゲートトレンチ３２において第１ダミートレンチ部３３５を形成する部分および第２ダミートレンチ部３３６を形成する部分に一体的に埋設されている。
各ダミーゲートウェル領域７５は、ダミートレンチ段部３３７を介して第１ダミートレンチ部３３５および第２ダミートレンチ部３３６を被覆している。つまり、各ダミーゲートウェル領域７５は、第１ダミートレンチ部３３５の側壁および底壁、ならびに、第２ダミートレンチ部３３６の側壁および底壁を被覆している。各ダミーゲートウェル領域７５は、第１ダミートレンチ部３３５および第２ダミートレンチ部３３６を直接被覆している。各ダミーゲートウェル領域７５は、第１ダミートレンチ部３３５の側壁および第２ダミートレンチ部３３６の側壁においてボディ領域２３に電気的に接続されている。
各ダミーゲートウェル領域７５のうち各第１ダミートレンチ部３３５の底壁を被覆する部分の厚さは、各ダミーゲートウェル領域７５のうち各第１ダミートレンチ部３３５の側壁を被覆する部分の厚さを超えていることが好ましい。各ダミーゲートウェル領域７５のうち各第１ダミートレンチ部３３５の側壁を被覆する部分の厚さは、各第１ダミートレンチ部３３５の側壁の法線方向の厚さである。各ダミーゲートウェル領域７５のうち各第１ダミートレンチ部３３５の底壁を被覆する部分の厚さは、各第１ダミートレンチ部３３５の底壁の法線方向の厚さである。
各ダミーゲートウェル領域７５のうち各第２ダミートレンチ部３３６の底壁を被覆する部分の厚さは、各ダミーゲートウェル領域７５のうち各第２ダミートレンチ部３３６の側壁（トレンチ段部３３４を含む）を被覆する部分の厚さを超えていることが好ましい。各ダミーゲートウェル領域７５のうち各第２ダミートレンチ部３３６の側壁を被覆する部分の厚さは、各第２ダミートレンチ部３３６の側壁の法線方向の厚さである。各ダミーゲートウェル領域７５のうち各第２ダミートレンチ部３３６の底壁を被覆する部分の厚さは、各第２ダミートレンチ部３３６の底壁の法線方向の厚さである。
各ダミーゲートウェル領域７５のうち各第２ダミートレンチ部３３６の底壁を被覆する部分は、各ダミーゲートウェル領域７５のうち各第１ダミートレンチ部３３５の底壁を被覆する部分に対して第２半導体領域１１（第２濃度領域１３）の底部側に位置している。各ダミーゲートウェル領域７５のうち各第１ダミートレンチ部３３５の底壁を被覆する部分は、各ゲートウェル領域７２のうち各トレンチゲート構造３１の底壁を被覆する部分とほぼ等しい深さに形成されている。
各ダミーゲートウェル領域７５のうち各第２ダミートレンチ部３３６の底壁を被覆する部分は、各ウェル領域７１のうち各第１トレンチソース構造４１の底壁（各第２トレンチソース構造５１の底壁）を被覆する部分、および、各ダミーウェル領域７４のうち各第１ダミートレンチソース構造６１の底壁を被覆する部分とほぼ等しい深さに形成されている。
各ダミーゲートウェル領域７５は、第２半導体領域１１（第２濃度領域１３）の底部から活性面６側に間隔を空けて形成され、第２半導体領域１１の一部を挟んで第１半導体領域１０（第３半導体領域１４）に対向している。つまり、各ダミーゲートウェル領域７５は、第２半導体領域１１（第２濃度領域１３）に電気的に接続されている。
アウターウェル領域８１は、第２トレンチソース構造５１の第２トレンチ部３３３の底壁が外側面７に連通する部分において、ウェル領域７１に連なっている。つまり、アウターウェル領域８１は、ウェル領域７１において第２トレンチ部３３３の底壁を被覆する部分から外側面７に向けて面方向に連続的に引き出されている。
アウターウェル領域８１は、ダミートレンチゲート構造６２の第２ダミートレンチ部３３６の底壁が外側面７に連通する部分において、ダミーゲートウェル領域７５に連なっている。つまり、アウターウェル領域８１は、ダミーゲートウェル領域７５において第２ダミートレンチ部３３６の底壁を被覆する部分から外側面７に向けて面方向に連続的に引き出されている。
サイドウォール配線１００は、この形態では、第１～第４接続面８Ａ～８Ｄの上において、第１トレンチソース構造４１、第２トレンチソース構造５１の第２トレンチ部３３３、第１ダミートレンチソース構造６１、ダミートレンチゲート構造６２の第２ダミートレンチ部３３６および第２ダミートレンチソース構造６３に電気的に接続されている。サイドウォール配線１００は、第２トレンチソース構造５１の第２トレンチ部３３３から露出するソース電極４４、および、ダミートレンチゲート構造６２の第２ダミートレンチ部３３６から露出するゲート電極３４と一体的に形成されている。
サイドウォール配線１００のオーバラップ部１０１は、この形態では、平面視において少なくとも第２トレンチソース構造５１の第２トレンチ部３３３、および、ダミートレンチゲート構造６２の第２ダミートレンチ部３３６に対向している。オーバラップ部１０１は、平面視においてトレンチ段部３３４およびダミートレンチ段部３３７を横切って活性面６の内方側に引き出されていてもよい。この場合、オーバラップ部１０１は、平面視において第２トレンチソース構造５１の第１トレンチ部３３２および第２トレンチ部３３３、ならびに、ダミートレンチゲート構造６２の第１ダミートレンチ部３３５および第２ダミートレンチ部３３６に対向していてもよい。
ゲート配線電極１３１は、この形態では、平面視において少なくとも第２トレンチソース構造５１の第１トレンチ部３３２、および、ダミートレンチゲート構造６２の第１ダミートレンチ部３３５に対向している。ゲート配線電極１３１は、平面視においてトレンチ段部３３４およびダミートレンチ段部３３７を横切って活性面６の周縁側に引き出されていてもよい。この場合、ゲート配線電極１３１は、平面視において第２トレンチソース構造５１の第１トレンチ部３３２および第２トレンチ部３３３、ならびに、ダミートレンチゲート構造６２の第１ダミートレンチ部３３５および第２ダミートレンチ部３３６に対向していてもよい。
ソース配線電極１３２は、この形態では、平面視において少なくとも第２トレンチソース構造５１の第２トレンチ部３３３、および、ダミートレンチゲート構造６２の第２ダミートレンチ部３３６に対向している。ソース配線電極１３２は、ゲート配線電極１３１のレイアウト（引き回し態様）に応じて、平面視においてトレンチ段部３３４およびダミートレンチ段部３３７を横切って活性面６の内方側に引き出されていてもよい。この場合、ソース配線電極１３２は、平面視において第２トレンチソース構造５１の第１トレンチ部３３２および第２トレンチ部３３３、ならびに、ダミートレンチゲート構造６２の第１ダミートレンチ部３３５および第２ダミートレンチ部３３６に対向していてもよい。
以上、ＳｉＣ半導体装置３３１によっても、ＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。ＳｉＣ半導体装置３３１に係る第２トレンチソース構造５１およびダミートレンチゲート構造６２は、ＳｉＣ半導体装置１の製造方法に利用される第２レジストマスク２１１のレイアウト（図２９Ｆ参照）を変更するだけで形成される。ＳｉＣ半導体装置３３１の第２トレンチソース構造５１の構造およびダミートレンチゲート構造６２の構造は、第１参考実施形態および第２参考実施形態にも適用できる。
本発明の実施形態は、さらに他の形態で実施できる。
前述の各実施形態において、ＳｉＣチップ２に代えて、ＳｉＣ以外のＷＢＧ（Wide Band Gap）半導体からなるＷＢＧ半導体チップが採用されてもよい。ＷＢＧ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＷＢＧ半導体としては、ＧａＮ（窒化ガリウム）やダイアモンドが例示される。むろん、前述の各実施形態においてＳｉＣチップ２に代えて、Ｓｉ（シリコン）チップが採用されてもよい。
前述の各実施形態では、複数のダミーコンタクト領域７３が第１ダミー構造６０Ａの複数の第１ダミートレンチソース構造６１に沿う領域には形成されていない形態について説明した。しかし、複数のダミーコンタクト領域７３は、第２ダミー構造６０Ｂ側の配列パターンと同様の配列パターンで、第１ダミー構造６０Ａの複数の第１ダミートレンチソース構造６１の一部または全てに沿う領域に形成されていてもよい。
前述の各実施形態において、ゲート配線電極１３１（ゲート開口１１２）のアライメントマージンが重視されない場合には、複数のゲートコンタクト電極９１を有さない構造が採用されてもよい。つまり、ゲート配線電極１３１がゲート開口１１２を介してゲート電極３４に直接接続されてもよい。この場合、ゲート配線電極１３１はゲート絶縁膜３３および主面絶縁膜９０のうちの少なくとも一方に接していてもよい。
前述の各実施形態において、サイドウォール配線１００が複数のトレンチゲート構造３１に接続された形態が採用されてもよい。この場合、複数の第１トレンチソース構造４１、複数の第２トレンチソース構造５１、複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２、および、複数の第２ダミートレンチソース構造６３が第１～第４接続面８Ａ～８Ｄから活性面６の内方に間隔を空けて形成され、複数のトレンチゲート構造３１が第１～第４接続面８Ａ～８Ｄのうちの少なくとも１つ（たとえば第３接続面８Ｃおよび第４接続面８Ｄ）に連通される。また、この場合、ソース配線電極１３２に代えて、ゲート主面電極１２１および／またはゲート配線電極１３１がサイドウォール配線１００に電気的に接続されてもよい。
このような構造は、第１ダミー構造６０Ａおよび第２ダミー構造６０Ｂを有さないＳｉＣ半導体装置１にも適用できる。また、このような構造は、複数のトレンチゲート構造３１を有する一方で、複数の第１トレンチソース構造４１、複数の第２トレンチソース構造５１、複数の第１ダミートレンチソース構造６１、複数のダミートレンチゲート構造６２、および、複数の第２ダミートレンチソース構造６３のうちの少なくとも１種を有さない構造にも適用できる。
前述の各実施形態では、第１方向ＸがＳｉＣ単結晶のｍ軸方向であり、第２方向ＹがＳｉＣ単結晶のａ軸方向である例について説明したが、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。つまり、第１側面５Ａおよび第２側面５ＢはＳｉＣ単結晶のｍ面によって形成され、第３側面５Ｃおよび第４側面５ＤはＳｉＣ単結晶のａ面によって形成されてもよい。この場合、オフ方向はＳｉＣ単結晶のａ軸方向であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、第１方向Ｘに係るｍ軸方向をａ軸方向に置き換え、第２方向Ｙに係るａ軸方向をｍ軸方向に置き換えることによって得られる。
前述の各実施形態では、第１導電型がｎ型、第２導電型がｐ型の例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
この明細書および図面から抽出される特徴の例を以下に示す。以下の［Ａ１］～［Ａ２２］は、信頼性を向上できる半導体装置を提供する。
［Ａ１］第１面（６）、前記第１面（６）外で厚さ方向に第１深さ（Ｄ１）で窪んだ第２面（７）、ならびに、前記第１面（６）および前記第２面（７）を接続する接続面（８Ａ～８Ｄ）を含み、前記第１面（６）、前記第２面（７）および前記接続面（８Ａ～８Ｄ）によって台地（９）が区画された主面（３）を有する半導体チップ（２）と、前記第１深さ（Ｄ１）未満の第２深さ（Ｄ２）を有するトレンチゲート構造（３１）、および、前記第２深さ（Ｄ２）を超える第３深さ（Ｄ３）を有し、前記トレンチゲート構造（３１）に一方方向（Ｙ）に隣り合うトレンチソース構造（４１）を含み、前記第１面（６）の内方部に形成されたトランジスタ構造（３０）と、前記第３深さ（Ｄ３）をそれぞれ有し、前記一方方向（Ｙ）に隣り合う複数のダミートレンチソース構造（６１）を含み、前記第１面（６）の周縁部に形成されたダミー構造（６０、６０Ａ）と、を含む、半導体装置。
［Ａ２］複数の前記ダミートレンチソース構造（６１）は、互いに隣り合うように間隔を空けて連続的に配列されている、Ａ１に記載の半導体装置。
［Ａ３］複数の前記ダミートレンチソース構造（６１）は、前記第３深さ（Ｄ３）未満の深さを有するトレンチ構造を挟まずに互いに間隔を空けて配列されている、Ａ１またはＡ２に記載の半導体装置。
［Ａ４］前記トレンチゲート構造（３１）には、ゲート電位が付与され、前記トレンチソース構造（４１）には、ソース電位が付与され、前記ダミートレンチソース構造（６１）には、ソース電位が付与される、Ａ１～Ａ３のいずれか一つに記載の半導体装置。
［Ａ５］前記トランジスタ構造（３０）は、前記一方方向（Ｙ）に間隔を空けて配列された複数の前記トレンチゲート構造（３１）、および、前記一方方向（Ｙ）に前記トレンチゲート構造（３１）と交互に間隔を空けて配列された複数の前記トレンチソース構造（４１）を含む、Ａ１～Ａ４のいずれか一つに記載の半導体装置。
［Ａ６］複数の前記ダミートレンチソース構造（６１）は、前記接続面（８Ａ～８Ｄ）から露出している、Ａ１～Ａ５のいずれか一つに記載の半導体装置。
［Ａ７］前記トレンチソース構造（４１）は、前記接続面（８Ａ～８Ｄ）から露出している、Ａ１～Ａ６のいずれか一つに記載の半導体装置。
［Ａ８］前記トレンチゲート構造（３１）は、前記接続面（８Ａ～８Ｄ）から前記第１面（６）の内方に間隔を空けて形成されている、Ａ１～Ａ７のいずれか一つに記載の半導体装置。
［Ａ９］前記トランジスタ構造（３０）は、前記第３深さ（Ｄ３）を有し、前記トレンチゲート構造（３１）に前記一方方向（Ｙ）に交差する交差方向（Ｘ）に隣り合う第２トレンチソース構造（５１）を含む、Ａ８に記載の半導体装置。
［Ａ１０］前記第２トレンチソース構造（５１）は、前記第１面（６）において前記トレンチゲート構造（３１）および前記接続面（８Ａ～８Ｄ）の間の領域に形成されている、Ａ９に記載の半導体装置。
［Ａ１１］前記第２トレンチソース構造（５１）は、前記接続面（８Ａ～８Ｄ）から露出している、Ａ９またはＡ１０に記載の半導体装置。
［Ａ１２］前記第２深さ（Ｄ２）を有するダミートレンチゲート構造（６２）、および、前記第３深さ（Ｄ３）を有し、前記ダミートレンチゲート構造（６２）に前記一方方向（Ｙ）に隣り合う第２ダミートレンチソース構造（６３）を含み、前記第１面（６）の周縁部において前記トランジスタ構造（３０）および前記ダミー構造（６０、６０Ａ）の間の領域に形成された第２ダミー構造（６０、６０Ｂ）をさらに含む、Ａ１～Ａ１１のいずれか一つに記載の半導体装置。
［Ａ１３］前記ダミートレンチゲート構造（６２）には、ソース電位が付与され、前記第２ダミートレンチソース構造（６３）には、ソース電位が付与される、Ａ１２に記載の半導体装置。
［Ａ１４］前記接続面（８Ａ～８Ｄ）を被覆するように前記第２面（７）の上に形成されたサイドウォール構造（１００）をさらに含む、Ａ１～Ａ１３のいずれか一つに記載の半導体装置。
［Ａ１５］前記第１面（６）の上で前記トランジスタ構造（３０）および前記ダミー構造（６０、６０Ａ）を被覆する絶縁膜（１１０）と、前記絶縁膜（１１０）の上に形成されたゲート主面電極（１２１）と、前記ゲート主面電極（１２１）から前記絶縁膜（１１０）の上に引き出され、前記絶縁膜（１１０）を貫通して前記トレンチゲート構造（３１）に電気的に接続され、前記絶縁膜（１１０）を挟んで前記トレンチソース構造（４１）に対向するゲート配線（１３１）と、をさらに含む、Ａ１～Ａ１４のいずれか一つに記載の半導体装置。
［Ａ１６］前記ゲート主面電極（１２１）および前記ゲート配線（１３１）から離間して前記絶縁膜（１１０）の上に形成され、前記絶縁膜（１１０）を貫通して前記トレンチソース構造（４１）に電気的に接続され、前記絶縁膜（１１０）を挟んで前記トレンチゲート構造（３１）に対向するソース主面電極（１２２）をさらに含む、Ａ１５に記載の半導体装置。
［Ａ１７］前記ソース主面電極（１２２）は、平面視において前記ダミー構造（６０、６０Ａ）から離間して前記絶縁膜（１１０）の上に形成されている、Ａ１６に記載の半導体装置。
［Ａ１８］前記ソース主面電極（１２２）から前記絶縁膜（１１０）の上に引き出され、前記ソース主面電極（１２２）とは異なる位置で前記絶縁膜（１１０）を貫通して前記トレンチソース構造（４１）に電気的に接続されたソース配線（１３２）をさらに含む、Ａ１６またはＡ１７に記載の半導体装置。
［Ａ１９］前記ソース配線（１３２）は、前記絶縁膜（１１０）を貫通して前記ダミートレンチソース構造（６１）に電気的に接続されている、Ａ１８に記載の半導体装置。
［Ａ２０］前記半導体チップ（２）は、ワイドバンドギャップ半導体チップからなる、Ａ１～Ａ１９のいずれか一つに記載の半導体装置。
［Ａ２１］第１面（６）、前記第１面（６）外で厚さ方向に第１深さ（Ｄ１）で窪んだ第２面（７）、ならびに、前記第１面（６）および前記第２面（７）を接続する接続面（８Ａ～８Ｄ）を含み、前記第１面（６）、前記第２面（７）および前記接続面（８Ａ～８Ｄ）によって台地（９）が区画された主面（３）を有する半導体チップ（２）と、前記第１深さ（Ｄ１）未満の第２深さ（Ｄ２）を有するトレンチゲート構造（３１）、および、前記第２深さ（Ｄ２）を超える第３深さ（Ｄ３）を有し、前記トレンチゲート構造（３１）に一方方向（Ｙ）に隣り合うトレンチソース構造（４１）を含み、前記第１面（６）の内方部に形成されたトランジスタ構造（３０）と、前記第２深さ（Ｄ２）を有するダミートレンチゲート構造（６２）、および、前記第３深さ（Ｄ３）を有し、前記ダミートレンチゲート構造（６２）に前記一方方向（Ｙ）に隣り合うダミートレンチソース構造（６１）を含み、前記第１面（６）の周縁部に形成されたダミー構造（６０、６０Ａ）と、含む、半導体装置。
［Ａ２２］前記半導体チップ（２）は、ワイドバンドギャップ半導体チップからなる、Ａ２１に記載の半導体装置。
以下の［Ｂ１］～［Ｂ２２］および［Ｃ１］～［Ｃ１０］は、新規な配線構造を有する半導体装置を提供する。以下の［Ｂ１］～［Ｂ２２］および［Ｃ１］～［Ｃ１０］は、特に、デザインルールに柔軟性が付与された配線構造を有する半導体装置を提供する。
［Ｂ１］第１面（６）、前記第１面（６）外で厚さ方向に窪んだ第２面（７）、ならびに、前記第１面（６）および前記第２面（７）を接続する接続面（８Ａ～８Ｄ）を含み、前記第１面（６）、前記第２面（７）および前記接続面（８Ａ～８Ｄ）によって台地（９）が区画された主面を有する半導体チップ（２）と、前記接続面（８Ａ～８Ｄ）から露出するように前記第１面（６）に形成されたトレンチ構造（４１）と、前記接続面（８Ａ～８Ｄ）を被覆するように前記第２面（７）の上に形成され、前記トレンチ構造（４１）に電気的に接続されたサイドウォール配線（１００）と、を含む、半導体装置。
［Ｂ２］複数の前記トレンチ構造（４１）が、前記第１面（６）に間隔を空けて形成され、前記サイドウォール配線（１００）は、前記接続面（８Ａ～８Ｄ）において複数の前記トレンチ構造（４１）に電気的に接続されている、Ｂ１に記載の半導体装置。
［Ｂ３］前記トレンチ構造（４１）は、前記第１面（６）に形成されたトレンチ（４２）、前記トレンチ（４２）の内壁を被覆する絶縁膜（４３）、および、前記絶縁膜（４３）を挟んで前記トレンチ（４２）に埋設された電極（４４）を含み、前記サイドウォール配線（１００）は、前記電極（４４）に電気的に接続されている、Ｂ１またはＢ２に記載の半導体装置。
［Ｂ４］前記第２面（７）および前記接続面（８Ａ～８Ｄ）を被覆し、前記絶縁膜（４３）に連なる主面絶縁膜（９０）をさらに含み、前記サイドウォール配線（１００）は、前記主面絶縁膜（９０）の上に形成されている、Ｂ３に記載の半導体装置。
［Ｂ５］前記半導体チップ（２）の内部において前記接続面（８Ａ～８Ｄ）に沿う領域に形成されたｐｎ接合部をさらに含み、前記サイドウォール配線（１００）は、前記接続面（８Ａ～８Ｄ）において前記主面絶縁膜（９０）を挟んで前記ｐｎ接合部に対向している、Ｂ４に記載の半導体装置。
［Ｂ６］前記サイドウォール配線（１００）は、前記電極（４４）と一体的に形成されている、Ｂ３～Ｂ５のいずれか一つに記載の半導体装置。
［Ｂ７］前記トレンチ構造（４１）の底壁は、前記第２面（７）に連通している、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置。
［Ｂ８］前記サイドウォール配線（１００）は、前記第１面（６）の周縁部を被覆するオーバラップ部（１０１）を含む、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置。
［Ｂ９］前記トレンチ構造（４１）は、平面視において一方方向（Ｘ）に延び、前記サイドウォール配線（１００）は、平面視において前記一方方向（Ｘ）に交差する交差方向（Ｙ）に延びている、Ｂ１～Ｂ８のいずれか一つに記載の半導体装置。
［Ｂ１０］前記サイドウォール配線（１００）を被覆する上側絶縁膜（１１０）をさらに含む、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置。
［Ｂ１１］前記上側絶縁膜（１１０）は、前記サイドウォール配線（１００）を横切って前記第１面（６）および前記第２面（７）を被覆している、Ｂ１０に記載の半導体装置。
［Ｂ１２］前記半導体チップ（２）は、ワイドバンドギャップ半導体チップからなる、Ｂ１～Ｂ１１のいずれか一つに記載の半導体装置。
［Ｂ１３］第１面（６）、前記第１面（６）外で厚さ方向に窪んだ第２面（７）、ならびに、前記第１面（６）および前記第２面（７）を接続する接続面（８Ａ～８Ｄ）を含み、前記第１面（６）、前記第２面（７）および前記接続面（８Ａ～８Ｄ）によって台地（９）が区画された主面を有する半導体チップ（２）と、前記接続面（８Ａ～８Ｄ）から間隔を空けて前記第１面（６）に形成されたトレンチゲート構造（３１）と、前記接続面（８Ａ～８Ｄ）から露出するように前記第１面（６）に形成されたトレンチソース構造（４１）と、前記接続面（８Ａ～８Ｄ）を被覆するように前記第２面（７）の上に形成され、前記トレンチソース構造（４１）に電気的に接続されたサイドウォール配線（１００）と、を含む、半導体装置。
［Ｂ１４］前記トレンチソース構造（４１）は、前記トレンチゲート構造（３１）よりも深く形成されている、Ｂ１２に記載の半導体装置。
［Ｂ１５］複数の前記トレンチゲート構造（３１）が、前記第１面（６）に形成され、複数の前記トレンチソース構造（４１）が、複数の前記トレンチゲート構造（３１）と交互に前記第１面（６）に形成され、前記サイドウォール配線（１００）が、複数の前記トレンチソース構造（４１）に電気的に接続されている、Ｂ１２またはＢ１３に記載の半導体装置。
［Ｂ１６］前記第１面（６）において前記接続面（８Ａ～８Ｄ）および前記トレンチゲート構造（３１）の間の領域に形成された中間トレンチソース構造（５１）をさらに含む、Ｂ１２～Ｂ１４のいずれか一つに記載の半導体装置。
［Ｂ１７］前記中間トレンチソース構造（５１）は、前記接続面（８Ａ～８Ｄ）から露出し、前記サイドウォール配線（１００）は、前記中間トレンチソース構造（５１）および前記トレンチソース構造（４１）に電気的に接続されている、Ｂ１５に記載の半導体装置。
［Ｂ１８］前記主面の上で前記トレンチゲート構造（３１）、前記トレンチソース構造（４１）および前記サイドウォール配線（１００）を被覆する上側絶縁膜（１１０）をさらに含む、Ｂ１２～Ｂ１６のいずれか一つに記載の半導体装置。
［Ｂ１９］前記上側絶縁膜（１１０）の上に形成されたゲート主面電極（１２１）と、前記ゲート主面電極（１２１）から前記上側絶縁膜（１１０）の上に引き出され、前記上側絶縁膜（１１０）を貫通して前記トレンチゲート構造（３１）に電気的に接続され、前記上側絶縁膜（１１０）を挟んで前記トレンチソース構造（４１）に対向するゲート配線（１３１）と、をさらに含む、Ｂ１７に記載の半導体装置。
［Ｂ２０］前記上側絶縁膜（１１０）の上に形成され、前記上側絶縁膜（１１０）を貫通して前記トレンチソース構造（４１）に電気的に接続され、前記上側絶縁膜（１１０）を挟んで前記トレンチゲート構造（３１）に対向するソース主面電極（１２２）と、前記ソース主面電極（１２２）から前記上側絶縁膜（１１０）の上に引き出され、前記上側絶縁膜（１１０）を貫通して前記サイドウォール配線（１００）に電気的に接続されたソース配線（１３２）と、をさらに含む、Ｂ１７またはＢ１８に記載の半導体装置。
［Ｂ２１］前記ソース配線（１３２）は、前記ソース主面電極（１２２）とは異なる位置で前記上側絶縁膜（１１０）を貫通して前記トレンチソース構造（４１）に電気的に接続されている、Ｂ１９に記載の半導体装置。
［Ｂ２２］前記半導体チップ（２）は、ワイドバンドギャップ半導体チップからなる、Ｂ１３～Ｂ２１のいずれか一つに記載の半導体装置。
［Ｃ１］第１面（６）、前記第１面（６）外で厚さ方向に窪んだ第２面（７）、ならびに、前記第１面（６）および前記第２面（７）を接続する接続面（８Ａ～８Ｄ）を含み、前記第１面（６）、前記第２面（７）および前記接続面（８Ａ～８Ｄ）によって台地（９）が区画された主面を有する半導体チップ（２）と、前記接続面（８Ａ～８Ｄ）から露出するように前記第１面（６）に形成されたトレンチゲート構造（３１）と、前記接続面（８Ａ～８Ｄ）を被覆するように前記第２面（７）の上に形成され、前記トレンチゲート構造（３１）に電気的に接続されたサイドウォール配線（１００）と、を含む、半導体装置。
［Ｃ２］複数の前記トレンチゲート構造（３１）が前記第１面（６）に間隔を空けて形成され、前記サイドウォール配線（１００）は、前記接続面（８Ａ～８Ｄ）において複数の前記トレンチゲート構造（３１）に電気的に接続されている、Ｃ１に記載の半導体装置。
［Ｃ３］前記トレンチゲート構造（３１）は、前記第１面（６）に形成されたゲートトレンチ（３２）、前記ゲートトレンチ（３２）の内壁を被覆する絶縁膜（３３）、および、前記絶縁膜（３３）を挟んで前記ゲートトレンチ（３２）に埋設されたゲート電極（３４）を含み、前記サイドウォール配線（１００）は、前記ゲート電極（３４）に電気的に接続されている、Ｃ１またはＣ２に記載の半導体装置。
［Ｃ４］前記第２面（７）および前記接続面（８Ａ～８Ｄ）を被覆し、前記絶縁膜（３３）に連なる主面絶縁膜（９０）をさらに含み、前記サイドウォール配線（１００）は、前記主面絶縁膜（９０）の上に形成されている、Ｃ３に記載の半導体装置。
［Ｃ５］前記サイドウォール配線（１００）は、前記ゲート電極（３４）と一体的に形成されている、Ｃ３またはＣ４に記載の半導体装置。
［Ｃ６］前記トレンチゲート構造（３１）は、平面視において一方方向（Ｘ）に延び、前記サイドウォール配線（１００）は、平面視において前記一方方向（Ｘ）に交差する交差方向（Ｙ）に延びている、Ｃ１～Ｃ５のいずれか一つに記載の半導体装置。
［Ｃ７］前記サイドウォール配線（１００）を被覆する上側絶縁膜（１１０）と、前記上側絶縁膜（１１０）の上に配置され、前記ゲート電極（３４）に電気的に接続されたゲート主面電極（１２１）と、をさらに含む、Ｃ１～Ｃ６のいずれか一つに記載の半導体装置。
［Ｃ８］前記第２面（７）は、平面視において前記第１面（６）を取り囲む環状に形成されている、Ｃ１～Ｃ７のいずれか一つに記載の半導体装置。
［Ｃ９］前記半導体チップ（２）は、ワイドバンドギャップ半導体チップからなる、Ｃ１～Ｃ８のいずれか一つに記載の半導体装置。
［Ｃ１０］前記半導体チップ（２）は、ＳｉＣチップからなる、Ｃ１～Ｃ９のいずれか一つに記載の半導体装置。
以下の［Ｄ１］～［Ｄ２２］は、信頼性を向上できる半導体装置を提供する。
［Ｄ１］主面（３）を有する半導体チップ（２）と、前記主面（３）に形成されたトレンチゲート構造（３１）と、前記トレンチゲート構造（３１）から一方方向（Ｙ）に離間して前記主面（３）に形成されたトレンチソース構造（４１）と、前記主面（３）の上で前記トレンチゲート構造（３１）および前記トレンチソース構造（４１）を被覆する絶縁膜（１１０）と、前記絶縁膜（１１０）の上に形成されたゲート主面電極（１２１）と、前記一方方向（Ｙ）に前記トレンチゲート構造（３１）および前記トレンチソース構造（４１）を横切るように前記ゲート主面電極（１２１）から前記絶縁膜（１１０）の上に引き出され、前記絶縁膜（１１０）を貫通して前記トレンチゲート構造（３１）に電気的に接続され、前記絶縁膜（１１０）を挟んで前記トレンチソース構造（４１）に対向するゲート配線（１３１）と、を含む、半導体装置。
［Ｄ２］前記トレンチソース構造（４１）は、前記トレンチゲート構造（３１）よりも深く形成されている、Ｄ１に記載の半導体装置。
［Ｄ３］前記ゲート主面電極（１２１）および前記ゲート配線（１３１）から離間して前記絶縁膜（１１０）の上に形成され、前記絶縁膜（１１０）を貫通して前記トレンチソース構造（４１）に電気的に接続され、前記絶縁膜（１１０）を挟んで前記トレンチゲート構造（３１）に対向するソース主面電極（１２２）をさらに含む、Ｄ１またはＤ２に記載の半導体装置。
［Ｄ４］前記ソース主面電極（１２２）から前記絶縁膜（１１０）の上に引き出され、前記ソース主面電極（１２２）とは異なる位置で前記絶縁膜（１１０）を貫通して前記トレンチソース構造（４１）に電気的に接続されたソース配線（１３２）をさらに含む、Ｄ３に記載の半導体装置。
［Ｄ５］前記ソース配線（１３２）は、平面視において前記トレンチゲート構造（３１）から間隔を空けて形成されている、Ｄ４に記載の半導体装置。
［Ｄ６］前記トレンチゲート構造（３１）から前記一方方向（Ｙ）に交差する交差方向（Ｘ）に間隔を空けて前記主面（３）に形成された中間トレンチソース構造（５１）と、平面視において前記ゲート主面電極（１２１）および前記ゲート配線（１３１）から離間して前記絶縁膜（１１０）の上に形成され、前記絶縁膜（１１０）を貫通して前記トレンチソース構造（４１）に電気的に接続され、前記絶縁膜（１１０）を挟んで前記トレンチゲート構造（３１）に対向するソース主面電極（１２２）と、をさらに含む、Ｄ１またはＤ２に記載の半導体装置。
［Ｄ７］前記ソース主面電極（１２２）は、平面視において前記中間トレンチソース構造（５１）から離間して前記絶縁膜（１１０）の上に形成されている、Ｄ６に記載の半導体装置。
［Ｄ８］前記中間トレンチソース構造（５１）は、前記交差方向（Ｘ）に前記トレンチゲート構造（３１）に対向し、前記一方方向（Ｙ）に前記トレンチソース構造（４１）に対向している、Ｄ６またはＤ７に記載の半導体装置。
［Ｄ９］前記ソース主面電極（１２２）から前記絶縁膜（１１０）の上に引き出され、前記絶縁膜（１１０）を貫通して前記中間トレンチソース構造（５１）に電気的に接続されたソース配線（１３２）をさらに含む、Ｄ６～Ｄ８のいずれか一つに記載の半導体装置。
［Ｄ１０］前記ソース配線（１３２）は、前記ソース主面電極（１２２）とは異なる位置で前記絶縁膜（１１０）を貫通して前記トレンチソース構造（４１）に電気的に接続されている、Ｄ９に記載の半導体装置。
［Ｄ１１］前記ソース配線（１３２）は、平面視において前記トレンチゲート構造（３１）から間隔を空けて形成されている、Ｄ９またはＤ１０に記載の半導体装置。
［Ｄ１２］前記半導体チップ（２）の内部において前記トレンチソース構造（４１）に沿う領域に形成されたソース側ｐｎ接合部をさらに含み、前記ゲート配線（１３１）は、平面視において前記ソース側ｐｎ接合部に対向している、Ｄ１～Ｄ１１のいずれか一つに記載の半導体装置。
［Ｄ１３］前記半導体チップ（２）の内部において前記トレンチゲート構造（３１）に沿う領域に形成されたゲート側ｐｎ接合部をさらに含み、前記ゲート配線（１３１）は、平面視において前記ゲート側ｐｎ接合部に対向している、Ｄ１～Ｄ１２のいずれか一つに記載の半導体装置。
［Ｄ１４］前記トレンチゲート構造（３１）は、前記主面（３）に形成されたゲートトレンチ（３２）、前記ゲートトレンチ（３２）の内壁を被覆するゲート絶縁膜（３３）、および、前記ゲート絶縁膜（３３）を挟んで前記ゲートトレンチ（３２）に埋設されたゲート電極（３４）を含み、前記トレンチソース構造（４１）は、前記主面（３）に形成されたソーストレンチ（４２）、前記ソーストレンチ（４２）の内壁を被覆するソース絶縁膜（４３）、および、前記ソース絶縁膜（４３）を挟んで前記ソーストレンチ（４２）に埋設されたソース電極（４４）を含む、Ｄ１～Ｄ１３のいずれか一つに記載の半導体装置。
［Ｄ１５］前記主面（３）の上で前記ゲート電極（３４）を被覆するゲートコンタクト電極（９１）をさらに含み、前記絶縁膜（１１０）は、前記ゲートコンタクト電極（９１）を被覆し、前記ゲート配線（１３１）は、前記絶縁膜（１１０）を貫通して前記ゲートコンタクト電極（９１）に電気的に接続されている、Ｄ１４に記載の半導体装置。
［Ｄ１６］前記ゲートコンタクト電極（９１）は、前記ゲート電極（３４）を部分的に被覆しており、前記ゲート主面電極（１２１）は、平面視において前記ゲートコンタクト電極（９１）から間隔を空けて前記絶縁膜（１１０）の上に形成されている、Ｄ１５に記載の半導体装置。
［Ｄ１７］前記半導体チップ（２）は、ワイドバンドギャップ半導体チップからなる、Ｄ１～Ｄ１６のいずれか一つに記載の半導体装置。
［Ｄ１８］主面（３）を有する半導体チップ（２）と、前記主面（３）に形成され、平面視において一方方向（Ｘ）に延びるトレンチゲート構造（３１）と、前記一方方向（Ｘ）に前記トレンチゲート構造（３１）から間隔を空けて前記主面（３）に形成され、平面視において前記一方方向（Ｘ）に延びる中間トレンチソース構造（５１）と、前記トレンチゲート構造（３１）および前記中間トレンチソース構造（５１）を被覆する絶縁膜（１１０）と、前記絶縁膜（１１０）の上に形成され、前記絶縁膜（１１０）を貫通して前記トレンチゲート構造（３１）に電気的に接続されたゲート配線（１３１）と、前記ゲート配線（１３１）から間隔を空けて前記絶縁膜（１１０）の上に形成され、前記絶縁膜（１１０）を貫通して前記中間トレンチソース構造（５１）に電気的に接続されたソース配線（１３２）と、を含む、半導体装置。
［Ｄ１９］複数の前記トレンチゲート構造（３１）が、前記一方方向（Ｘ）に交差する交差方向（Ｙ）に間隔を空けて前記主面（３）に配列され、複数の前記中間トレンチソース構造（５１）が、前記一方方向（Ｘ）に複数の前記トレンチゲート構造（３１）と一対一の対応関係で対向するように前記交差方向（Ｙ）に間隔を空けて配列されている、Ｄ１８に記載の半導体装置。
［Ｄ２０］前記半導体チップ（２）の内部において前記中間トレンチソース構造（５１）に沿う領域に形成されたｐｎ接合部をさらに含み、前記ゲート配線（１３１）は、平面視において前記ｐｎ接合部に対向している、Ｄ１８またはＤ１９に記載の半導体装置。
［Ｄ２１］前記半導体チップ（２）の内部において前記トレンチゲート構造（３１）に沿う領域に形成されたゲート側ｐｎ接合部をさらに含み、前記ゲート配線（１３１）は、平面視において前記ゲート側ｐｎ接合部に対向している、Ｄ１８～Ｄ２０のいずれか一つに記載の半導体装置。
［Ｄ２２］前記半導体チップ（２）は、ワイドバンドギャップ半導体チップからなる、Ｄ１８～Ｄ２１のいずれか一つに記載の半導体装置。
以下の［Ｅ１］～［Ｅ２０］は、新規な配線構造を有する半導体装置を提供する。以下の［Ｅ１］～［Ｅ２０］は、特に、デザインルールに柔軟性が付与された配線構造を有する半導体装置を提供する。
［Ｅ１］第１面（６）、前記第１面（６）外で厚さ方向に窪んだ第２面（７）、ならびに、前記第１面（６）および前記第２面（７）を接続する接続面（８Ａ～８Ｄ）を含み、前記第１面（６）、前記第２面（７）および前記接続面（８Ａ～８Ｄ）によって台地（９）が区画された主面を有する半導体チップ（２）と、前記第１面（６）の内方部側において第１深さ（ＤＴ１、ＤＤ１）で形成された第１トレンチ部（３３２、３３５）、および、前記第１面（６）の周縁部側において前記接続面（８Ａ～８Ｄ）から露出するように前記第１深さ（ＤＴ１、ＤＤ１）を超える第２深さ（ＤＴ２、ＤＤ２）で形成された第２トレンチ部（３３３、３３６）を含むトレンチ構造（５１、６２）と、前記接続面（８Ａ～８Ｄ）を被覆するように前記第２面（７）の上に形成され、前記トレンチ構造（５１、６２）の前記第２トレンチ部（３３３、３３６）に電気的に接続されたサイドウォール配線（１００）と、を含む、半導体装置。
［Ｅ２］前記第１トレンチ部（３３２、３３５）は、前記第２面（７）に対して前記第１面（６）側に間隔を空けて形成されている、Ｅ１に記載の半導体装置。
［Ｅ３］前記トレンチ構造（５１、６２）は、前記第１トレンチ部（３３２、３３５）および前記第２トレンチ部（３３３、３３６）の間に第１トレンチ部（３３２、３３５）の底壁から前記第２トレンチ部（３３３、３３６）の底壁に向かって窪んだトレンチ段部（３３４、３３７）を有している、Ｅ１またはＥ２に記載の半導体装置。
［Ｅ４］複数の前記トレンチ構造（５１、６２）が、前記第１面（６）に間隔を空けて形成され、前記サイドウォール配線（１００）は、前記接続面（８Ａ～８Ｄ）において複数の前記トレンチ構造（５１、６２）の前記第２トレンチ部（３３３、３３６）に電気的に接続されている、Ｅ１～Ｅ３のいずれか一つに記載の半導体装置。
［Ｅ５］前記トレンチ構造（５１、６２）は、前記第１面（６）に形成されたトレンチ（３２、４２）、前記トレンチ（３２、４２）の内壁を被覆する絶縁膜（３３、４３）、および、前記絶縁膜（３３、４３）を挟んで前記トレンチ（３２、４２）に埋設された電極（３４、４４）を含み、前記サイドウォール配線（１００）は、前記電極（３４、４４）に電気的に接続されている、Ｅ１～Ｅ４のいずれか一つに記載の半導体装置。
［Ｅ６］前記第２面（７）および前記接続面（８Ａ～８Ｄ）を被覆し、前記絶縁膜（３３、４３）に連なる主面絶縁膜（９０）をさらに含み、前記サイドウォール配線（１００）は、前記主面絶縁膜（９０）の上に形成されている、Ｅ５に記載の半導体装置。
［Ｅ７］前記半導体チップ（２）の内部において前記接続面（８Ａ～８Ｄ）に沿う領域に形成されたｐｎ接合部をさらに含み、前記サイドウォール配線（１００）は、前記接続面（８Ａ～８Ｄ）において前記主面絶縁膜（９０）を挟んで前記ｐｎ接合部に対向している、Ｅ６に記載の半導体装置。
［Ｅ８］前記サイドウォール配線（１００）は、前記電極（３４、４４）と一体的に形成されている、Ｅ５～Ｅ７のいずれか一つに記載の半導体装置。
［Ｅ９］前記第２トレンチ部（３３３、３３６）は、前記第２面（７）に連通している、Ｅ１～Ｅ８のいずれか一つに記載の半導体装置。
［Ｅ１０］前記サイドウォール配線（１００）は、前記第１面（６）の周縁部を被覆するオーバラップ部（１０１）を含む、Ｅ１～Ｅ９のいずれか一つに記載の半導体装置。
［Ｅ１１］前記オーバラップ部（１０１）は、平面視において少なくとも前記第２トレンチ部（３３３、３３６）に対向している、Ｅ１０に記載の半導体装置。
［Ｅ１２］前記トレンチ構造（５１、６２）は、平面視において一方方向（Ｘ）に延び、前記サイドウォール配線（１００）は、平面視において前記一方方向（Ｘ）に交差する交差方向（Ｙ）に延びている、Ｅ１～Ｅ１１のいずれか一つに記載の半導体装置。
［Ｅ１３］前記サイドウォール配線（１００）を被覆する上側絶縁膜（１１０）をさらに含む、Ｅ１～Ｅ１２のいずれか一つに記載の半導体装置。
［Ｅ１４］前記上側絶縁膜（１１０）は、前記サイドウォール配線（１００）を横切って前記第１面（６）および前記第２面（７）を被覆している、Ｅ１３に記載の半導体装置。
［Ｅ１５］前記上側絶縁膜（１１０）の上に形成され、前記上側絶縁膜（１１０）を挟んで前記サイドウォール配線に対向する配線電極（１３２）をさらに含む、Ｅ１３またはＥ１４に記載の半導体装置。
［Ｅ１６］前記配線電極（１３２）は、平面視において少なくとも前記第２トレンチ部（３３３、３３６）に対向している、Ｅ１５に記載の半導体装置。
［Ｅ１７］前記配線電極（１３２）は、前記上側絶縁膜を貫通して前記サイドウォール配線に電気的に接続されている、Ｅ１５またはＥ１６に記載の半導体装置。
［Ｅ１８］前記配線電極は、金属材料を含む、Ｅ１５～Ｅ１７のいずれか一つに記載の半導体装置。
［Ｅ１９］前記サイドウォール配線は、導電性ポリシリコンを含む、Ｅ１～Ｅ１８のいずれか一つに記載の半導体装置。
［Ｅ２０］前記半導体チップ（２）は、ワイドバンドギャップ半導体チップからなる、Ｅ１～Ｅ１９のいずれか一つに記載の半導体装置。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１ ＳｉＣ半導体装置
２ ＳｉＣチップ
３ 第１主面
６ 活性面
７ 外側面
８Ａ 第１接続面
８Ｂ 第２接続面
８Ｃ 第３接続面
８Ｄ 第４接続面
９ 活性台地
３０ トランジスタ構造
３１ トレンチゲート構造
３２ ゲートトレンチ
３３ ゲート絶縁膜
３４ ゲート電極
４１ 第１トレンチソース構造
４２ ソーストレンチ
４３ ソース絶縁膜
４４ ソース電極
５１ 第２トレンチソース構造
６０Ａ 第１ダミー構造
６０Ｂ 第２ダミー構造
６１ 第１ダミートレンチソース構造
６２ ダミートレンチゲート構造
６３ 第２ダミートレンチソース構造
９０ 主面絶縁膜
１００ サイドウォール配線
１０１ オーバラップ部
１１０ 第１無機絶縁膜
１２１ ゲート主面電極
１２２ ソース主面電極
１３１ ゲート配線電極
１３２ ソース配線電極
３０１ ＳｉＣ半導体装置
３１１ ＳｉＣ半導体装置
３３１ ＳｉＣ半導体装置
Ｄ１ 第１深さ
Ｄ２ 第２深さ
Ｄ３ 第３深さ
Ｘ 第１方向
Ｙ 第２方向

Claims (18)

  1. 第１面、前記第１面外で厚さ方向に窪んだ第２面、ならびに、前記第１面および前記第２面を接続する接続面を含み、前記第１面、前記第２面および前記接続面によって台地が区画された主面を有するＳｉＣチップと、
    前記接続面から露出するように前記第１面に形成されたトレンチ構造と、
    前記ＳｉＣチップの内部において前記接続面に沿う領域に形成されたｐｎ接合部と、
    前記第２面および前記接続面を被覆する主面絶縁膜と、
    前記接続面を被覆するように前記主面絶縁膜の上に形成され、前記トレンチ構造に電気的に接続されたサイドウォール配線と、を含み、
    前記サイドウォール配線は、前記接続面において前記主面絶縁膜を挟んで前記ｐｎ接合部に対向しており、
    前記サイドウォール配線は、前記第１面の周縁部を被覆するオーバラップ部を含む、ＳｉＣ半導体装置。
  2. 前記トレンチ構造は、平面視において一方方向に延び、
    前記オーバラップ部は、平面視において前記一方方向に交差する交差方向に延びる交差方向部を含み、
    前記ｐｎ接合部が、平面視において前記交差方向部に重複している、請求項１に記載のＳｉＣ半導体装置。
  3. 複数の前記トレンチ構造が、前記第１面に間隔を空けて形成され、
    前記サイドウォール配線は、前記接続面において複数の前記トレンチ構造に電気的に接続されている、請求項１または２に記載のＳｉＣ半導体装置。
  4. 前記トレンチ構造は、前記第１面に形成されたトレンチ、前記トレンチの内壁を被覆する絶縁膜、および、前記絶縁膜を挟んで前記トレンチに埋設された電極を含み、
    前記サイドウォール配線は、前記電極に電気的に接続されている、請求項１～３のいずれか一項に記載のＳｉＣ半導体装置。
  5. 前記主面絶縁膜は、前記絶縁膜に連なっている、請求項４に記載のＳｉＣ半導体装置。
  6. 前記サイドウォール配線は、前記電極と一体的に形成されている、請求項４または５に記載のＳｉＣ半導体装置。
  7. 前記トレンチ構造は、前記第２面に連通している、請求項１～６のいずれか一項に記載のＳｉＣ半導体装置。
  8. 前記サイドウォール配線を被覆する上側絶縁膜をさらに含む、請求項１～７のいずれか一項に記載のＳｉＣ半導体装置。
  9. 前記上側絶縁膜は、前記サイドウォール配線を横切って前記第１面および前記第２面を被覆している、請求項８に記載のＳｉＣ半導体装置。
  10. 第１面、前記第１面外で厚さ方向に窪んだ第２面、ならびに、前記第１面および前記第２面を接続する接続面を含み、前記第１面、前記第２面および前記接続面によって台地が区画された主面を有するＳｉＣチップと、
    前記接続面から間隔を空けて前記第１面に形成されたトレンチゲート構造と、
    前記接続面から露出するように前記第１面に形成されたトレンチソース構造と、
    前記接続面を被覆するように前記第２面の上に形成され、前記トレンチソース構造に電気的に接続されたサイドウォール配線と、を含む、ＳｉＣ半導体装置。
  11. 前記トレンチソース構造は、前記トレンチゲート構造よりも深く形成されている、請求項１０に記載のＳｉＣ半導体装置。
  12. 複数の前記トレンチゲート構造が、前記第１面に形成され、
    複数の前記トレンチソース構造が、複数の前記トレンチゲート構造と交互に前記第１面に形成され、
    前記サイドウォール配線が、複数の前記トレンチソース構造に電気的に接続されている、請求項１０または１１に記載のＳｉＣ半導体装置。
  13. 前記第１面において前記接続面および前記トレンチゲート構造の間の領域に形成された中間トレンチソース構造をさらに含む、請求項１０～１２のいずれか一項に記載のＳｉＣ半導体装置。
  14. 前記中間トレンチソース構造は、前記接続面から露出し、
    前記サイドウォール配線は、前記中間トレンチソース構造および前記トレンチソース構造に電気的に接続されている、請求項１３に記載のＳｉＣ半導体装置。
  15. 前記主面の上で前記トレンチゲート構造、前記トレンチソース構造および前記サイドウォール配線を被覆する上側絶縁膜をさらに含む、請求項１０～１４のいずれか一項に記載のＳｉＣ半導体装置。
  16. 前記上側絶縁膜の上に形成されたゲート主面電極と、
    前記ゲート主面電極から前記上側絶縁膜の上に引き出され、前記上側絶縁膜を貫通して前記トレンチゲート構造に電気的に接続され、前記上側絶縁膜を挟んで前記トレンチソース構造に対向するゲート配線と、をさらに含む、請求項１５に記載のＳｉＣ半導体装置。
  17. 前記上側絶縁膜の上に形成され、前記上側絶縁膜を貫通して前記トレンチソース構造に電気的に接続され、前記上側絶縁膜を挟んで前記トレンチゲート構造に対向するソース主面電極と、
    前記ソース主面電極から前記上側絶縁膜の上に引き出され、前記上側絶縁膜を貫通して前記サイドウォール配線に電気的に接続されたソース配線と、をさらに含む、請求項１５または１６に記載のＳｉＣ半導体装置。
  18. 前記ソース配線は、前記ソース主面電極とは異なる位置で前記上側絶縁膜を貫通して前記トレンチソース構造に電気的に接続されている、請求項１７に記載のＳｉＣ半導体装置。
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