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JP7687438B2 - Chip-type electronic components - Google Patents
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Description

本発明は、チップ型電子部品に関し、特に半導体セラミックスを含むチップ型電子部品に関する。 The present invention relates to chip-type electronic components, and in particular to chip-type electronic components containing semiconductor ceramics.

セラミックスには、応力を作用させることで抵抗値が変化する圧抵抗現象を示すものが知られている。例えば、La1-XSrMnO、BaTiOなどのセラミックスは、歪みの大きさおよび応力の大きさに応じて抵抗が変化する性質(ピエゾ抵抗効果)を有する(例えば特許文献1)。ペロブスカイト型マンガン酸化物La1-XSrMnOは、X=0.25において室温で比較的高いピエゾ抵抗効果を示し、150MPaで歪みを与えた場合には抵抗率が7%変化する。また、半導体BaTiOのようなセラミックスにおいては、巨大ピエゾ抵抗効果が発現する。 Some ceramics are known to exhibit a piezoresistance phenomenon in which resistance changes when stress is applied. For example, ceramics such as La1 - xSrxMnO3 and BaTiO3 have a property in which resistance changes depending on the magnitude of strain and stress (piezoresistive effect) (see, for example, Patent Document 1). Perovskite-type manganese oxide La1 - xSrxMnO3 exhibits a relatively high piezoresistance effect at room temperature when X=0.25, and resistivity changes by 7% when strained at 150 MPa. Also, ceramics such as semiconductor BaTiO3 exhibit a giant piezoresistance effect.

特許第4611127号公報Patent No. 4611127

近年、セラミック素体を含むチップ型電子部品の小型化が進行している。しかしながら、チップ型電子部品が小型化することにより、チップ型電子部品の電気的特性がリフロー実装前後で変化することがあった。特に、半導体セラミックスを用いたチップ型電子部品、例えば半導体BaTiOセラミックスを利用した正温度特性(PTC)サーミスタの場合、リフロー実装前後でチップ型電子部品の抵抗が大きく変化することがあった。 In recent years, chip-type electronic components including ceramic bodies have been getting smaller. However, as chip-type electronic components have become smaller, their electrical characteristics have changed before and after reflow mounting. In particular, in the case of chip-type electronic components using semiconductor ceramics, such as positive temperature coefficient (PTC) thermistors using semiconductor BaTiO3 ceramics, the resistance of the chip-type electronic components has changed significantly before and after reflow mounting.

そこで、本発明は、リフロー実装前のチップ型電子部品を対象とするものであって、チップ型電子部品をリフロー実装した後に電気的特性が大きく変化することを抑制できるように構成されたものを提供することを目的とする。Therefore, the present invention is directed to chip-type electronic components before reflow mounting, and aims to provide a chip-type electronic component that is configured to suppress significant changes in electrical characteristics after reflow mounting.

本発明の1つの要旨によれば、
TiとBaとを含む酸化物からなる半導体セラミックスを含むセラミック素体と、
前記セラミック素体の端部に形成されて、該セラミック素体とオーミック接触している固体金属電極と、を含むチップ型電子部品であって、
前記チップ型電子部品は、以下の式(1)を満たし、
前記固体金属電極の膜応力が140MPa以上である、チップ型電子部品が提供される。

A/V≧3.3(mm/mm)・・・(1)

ここで、A(mm)は、前記固体金属電極の表面積、V(mm)は、前記セラミック素体の体積である。
According to one aspect of the present invention,
A ceramic body including a semiconductor ceramic made of an oxide including Ti and Ba;
a solid metal electrode formed on an end portion of the ceramic body and in ohmic contact with the ceramic body,
The chip-type electronic component satisfies the following formula (1):
The solid metal electrode has a film stress of 140 MPa or more.

A/V≧3.3 (mm 2 /mm 3 )...(1)

Here, A (mm 2 ) is the surface area of the solid metal electrode, and V (mm 3 ) is the volume of the ceramic body.

本発明のチップ型電子部品によれば、リフロー実装前後の電気的特性の変化を抑制することができる。 The chip-type electronic components of the present invention can suppress changes in electrical characteristics before and after reflow mounting.

図1は、実施形態1に係るチップ型電子部品の概略断面図である。FIG. 1 is a schematic cross-sectional view of a chip-type electronic component according to a first embodiment. 図2は、実施形態1に係るチップ型電子部品の1つの形態を示す概略部分拡大断面図である。FIG. 2 is a schematic partially enlarged cross-sectional view showing one form of the chip-type electronic component according to the first embodiment. 図3は、実施形態1に係るチップ型電子部品の別の形態を示す概略部分拡大断面図である。FIG. 3 is a schematic partially enlarged cross-sectional view showing another form of the chip-type electronic component according to the first embodiment.

正温度特性(PTC)サーミスタなどの、半導体セラミックスを用いたチップ型電子部品では、小型化に伴って、リフロー実装前後のチップ型電子部品の電気的特性(例えば抵抗)が大きく変化することがあった。
本発明者らは、このような抵抗の変化が生じる原因を鋭意研究した結果、チップ型電子部品のセラミック素体の表面に形成した固体金属電極の膜応力がリフロー実装の前後で変化し、この膜応力の変化によって、チップ型電子部品の抵抗変化を引き起こしていることを初めて見出した。本発明者らは、さらに研究を行うことにより、リフロー実装前の電子部品10において、固体金属電極の膜応力をある程度高くすることにより、リフロー実装前後の電子部品10の抵抗変化率を低く抑えることができる、という驚くべき知見を得て、本発明を完成するに至った。
In chip-type electronic components using semiconductor ceramics, such as positive temperature coefficient (PTC) thermistors, the electrical characteristics (e.g., resistance) of the chip-type electronic components before and after reflow mounting can change significantly as the components become smaller.
As a result of extensive research into the cause of such resistance changes, the inventors discovered for the first time that the film stress of the solid metal electrodes formed on the surface of the ceramic body of a chip-type electronic component changes before and after reflow mounting, and that this change in film stress causes the resistance change of the chip-type electronic component. Through further research, the inventors obtained the surprising discovery that by increasing the film stress of the solid metal electrodes to a certain degree in electronic component 10 before reflow mounting, it is possible to keep the rate of resistance change of electronic component 10 before and after reflow mounting low, and thus completed the present invention.

[実施形態1]
図1は、本発明の実施形態1に係るチップ型電子部品10(以下、単に「電子部品10」と称することがある)の概略断面図である。
電子部品10は、セラミック素体20と、セラミック素体20の端部に形成された固体金属電極31、41を備えている。
[Embodiment 1]
FIG. 1 is a schematic cross-sectional view of a chip-type electronic component 10 (hereinafter, sometimes simply referred to as "electronic component 10") according to a first embodiment of the present invention.
The electronic component 10 comprises a ceramic body 20 and solid metal electrodes 31 , 41 formed on the ends of the ceramic body 20 .

セラミック素体20は、TiとBaとを含む酸化物からなる半導体セラミックスを含んでいる。半導体セラミックスの組成は、主成分としてBa、Ca、SrおよびTiを含むペロブスカイト型化合物を含み、更に、R(RはY、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luから選ばれる少なくとも1種)、MnおよびSiを含むことが好ましい。The ceramic body 20 contains a semiconductor ceramic made of an oxide containing Ti and Ba. The composition of the semiconductor ceramic contains a perovskite type compound containing Ba, Ca, Sr, and Ti as main components, and preferably further contains R (R is at least one selected from Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu), Mn, and Si.

固体金属電極31、41は、セラミック素体20とオーミック接触している。つまり、固体金属電極31、41は、セラミック素体20とオーミック性が得られる固体金属材料から形成され、かつセラミック素体20の表面と直接接触している。セラミック素体20とオーミック性が得られる固体金属材料としては、例えば、Cr、NiCr合金、Al、Zn-Ag(オーミックAg)が好適である。The solid metal electrodes 31, 41 are in ohmic contact with the ceramic body 20. In other words, the solid metal electrodes 31, 41 are formed from a solid metal material that can achieve ohmic contact with the ceramic body 20, and are in direct contact with the surface of the ceramic body 20. Suitable solid metal materials that can achieve ohmic contact with the ceramic body 20 include, for example, Cr, NiCr alloys, Al, and Zn-Ag (ohmic Ag).

電子部品10は、さらに、固体金属電極31、41を覆う保護層を含んでいてもよい。図1に示す例では、保護層は、導電性固体金属層32、42と、導電性樹脂層33、43と、第1めっき層34、44と、第2めっき層35、45の4層から構成されている。導電性固体金属層32、42は、固体金属電極31、41と導電性樹脂層33、43との間に配置されている。導電性樹脂層33、43は、導電性固体金属層32、42とめっき層(第1めっき層34、44と、第2めっき層35、45)との間に配置されている。The electronic component 10 may further include a protective layer covering the solid metal electrodes 31, 41. In the example shown in FIG. 1, the protective layer is composed of four layers: conductive solid metal layers 32, 42, conductive resin layers 33, 43, first plating layers 34, 44, and second plating layers 35, 45. The conductive solid metal layers 32, 42 are disposed between the solid metal electrodes 31, 41 and the conductive resin layers 33, 43. The conductive resin layers 33, 43 are disposed between the conductive solid metal layers 32, 42 and the plating layers (first plating layers 34, 44 and second plating layers 35, 45).

なお、固体金属電極31、導電性固体金属層32、導電性樹脂層33、第1めっき層34、および第2めっき層35は、電子部品10の第1外部電極30を構成していると見なすことができる。同様に、固体金属電極41、導電性固体金属層42、導電性樹脂層43、第1めっき層44、および第2めっき層45は、電子部品10の第2外部電極40を構成していると見なすことができる。The solid metal electrode 31, the conductive solid metal layer 32, the conductive resin layer 33, the first plating layer 34, and the second plating layer 35 can be considered to constitute the first external electrode 30 of the electronic component 10. Similarly, the solid metal electrode 41, the conductive solid metal layer 42, the conductive resin layer 43, the first plating layer 44, and the second plating layer 45 can be considered to constitute the second external electrode 40 of the electronic component 10.

本発明の電子部品10は、以下の式(1)を満たしている。

A/V≧3.3(mm/mm)・・・(1)

ここで、A(mm)は、固体金属電極31、41の表面積、V(mm)は、セラミック素体20の体積である。
The electronic component 10 of the present invention satisfies the following formula (1).

A/V≧3.3 (mm 2 /mm 3 )...(1)

Here, A (mm 2 ) is the surface area of the solid metal electrodes 31 and 41 , and V (mm 3 ) is the volume of the ceramic body 20 .

式(1)は、セラミック素体20の体積V(mm)に対する、固体金属電極31、41の表面積A(mm)の比率を示す。電子部品10が小型であるほど、A/Vの値が大きくなる。固体金属電極31、41の形成範囲によっても異なるが、例えばミリメートルでチップサイズ0603の場合であって、セラミック素体20の両側の端面21、22にのみ固体金属電極31、41を形成すると、A/Vをおおよそ3.3mm/mmとすることができる。
セラミック素体20の体積V(mm)および固体金属電極31、41の表面積A(mm)の詳細については後述する。
Equation (1) shows the ratio of the surface area A ( mm2 ) of the solid metal electrodes 31, 41 to the volume V ( mm3 ) of the ceramic body 20. The smaller the electronic component 10, the larger the value of A/V. Although this varies depending on the area where the solid metal electrodes 31, 41 are formed, for example, in the case of a chip size of 0603 in millimeters, if the solid metal electrodes 31, 41 are formed only on the end faces 21, 22 on both sides of the ceramic body 20, A/V can be approximately 3.3 mm2 / mm3 .
The volume V (mm 3 ) of the ceramic body 20 and the surface area A (mm 2 ) of the solid metal electrodes 31, 41 will be described in detail later.

本発明の電子部品10は、リフロー実装前の状態において、固体金属電極31、41の膜応力が140MPa以上にされている。これにより、リフロー実装前後における電子部品10の抵抗変化率を低く(例えば10%未満)抑制することができる。
固体金属電極31、41の膜応力を高めに制御することによって抵抗変化率を抑制できるメカニズムについて、以下に説明する。
In the electronic component 10 of the present invention, the film stress of the solid metal electrodes 31, 41 is set to 140 MPa or more before reflow mounting, which makes it possible to suppress the rate of resistance change of the electronic component 10 before and after reflow mounting to a low value (e.g., less than 10%).
The mechanism by which the rate of resistance change can be suppressed by controlling the film stress of the solid metal electrodes 31 and 41 to be high will be described below.

セラミック素体20とオーミック接触する固体金属電極31、41は、セラミック素体20の表面と直接接触している。固体金属電極31、41の内部に残留応力(膜応力)があると、セラミック素体20の表層部分は、その膜応力の大きさに比例した応力を受ける。The solid metal electrodes 31, 41, which are in ohmic contact with the ceramic body 20, are in direct contact with the surface of the ceramic body 20. If there is residual stress (film stress) inside the solid metal electrodes 31, 41, the surface portion of the ceramic body 20 is subjected to stress proportional to the magnitude of the film stress.

電子部品10をリフロー実装すると、固体金属電極31、41は、リフロー実装時の熱の影響を受けて、膜応力が変化する。この膜応力の変化によって、セラミック素体20の表層部分が受ける応力が変化し、圧抵抗効果によりセラミック素体20の抵抗が変化する。セラミック素体20の表層部分が受ける応力の変化は微小であるが、電子部品10の小型化によってこの応力変化が顕在化し、セラミック素体20の抵抗変化が顕著になった。When the electronic component 10 is reflow mounted, the solid metal electrodes 31, 41 are affected by the heat generated during reflow mounting, causing a change in film stress. This change in film stress changes the stress experienced by the surface layer of the ceramic body 20, and the resistance of the ceramic body 20 changes due to the piezoresistive effect. Although the change in stress experienced by the surface layer of the ceramic body 20 is minute, this stress change becomes apparent as the electronic component 10 is miniaturized, and the change in resistance of the ceramic body 20 becomes noticeable.

本発明者らの研究により、一般的なリフロー温度(130℃~300℃)であると、固体金属電極31、41の膜応力は、500MPa程度になることが明らかになった。また、リフロー実装前の固体金属電極31、41の膜応力が500MPaに近いと、リフロー実装前後の抵抗変化率が小さくなることが分かった。このことから、発明者らは、リフロー実装前の電子部品10において、固体金属電極31、41の膜応力を高く(より詳細には、リフロー実装後の固体金属電極31、41の膜応力に近くする)ことにより、リフロー実装前後の抵抗変化率を極めて小さくできることを発見した。 The inventors' research has revealed that at typical reflow temperatures (130°C to 300°C), the film stress of the solid metal electrodes 31, 41 is approximately 500 MPa. It has also been found that if the film stress of the solid metal electrodes 31, 41 before reflow mounting is close to 500 MPa, the rate of resistance change before and after reflow mounting is small. From this, the inventors have discovered that by increasing the film stress of the solid metal electrodes 31, 41 in the electronic component 10 before reflow mounting (more specifically, by making it close to the film stress of the solid metal electrodes 31, 41 after reflow mounting), the rate of resistance change before and after reflow mounting can be made extremely small.

しかしながら、固体金属電極31、41の膜応力は、固体金属電極31、41の成膜条件(例えばスパッタ形成の場合は、スパッタ温度、スパッタ時間など)、様々な加工処理(例えば、バレル研磨など)、および予備的な熱処理によっても変化する。そこで発明者らは、電子部品10に許容できる抵抗変化率と、リフロー実装前の固体金属電極31、41の膜応力との関係を詳しく検討した結果、リフロー実装前における固体金属電極31、41の膜応力を140MPa以上に制御すれば、リフロー実装前後の抵抗変化率を、一般的な用途での使用において許容できる範囲(およそ10%未満)に抑制できることを見出した。However, the film stress of the solid metal electrodes 31, 41 also changes depending on the film formation conditions of the solid metal electrodes 31, 41 (for example, in the case of sputtering, the sputtering temperature, sputtering time, etc.), various processing treatments (for example, barrel polishing, etc.), and preliminary heat treatments. Therefore, the inventors have closely examined the relationship between the resistance change rate that is acceptable for the electronic component 10 and the film stress of the solid metal electrodes 31, 41 before reflow mounting, and have found that if the film stress of the solid metal electrodes 31, 41 before reflow mounting is controlled to 140 MPa or more, the resistance change rate before and after reflow mounting can be suppressed to a range that is acceptable for general use (approximately less than 10%).

リフロー実装前の電子部品10における固体金属電極31、41の膜応力は、固体金属電極31、41の成膜条件(例えば、スパッタ形成の場合は、スパッタ温度、スパッタ時間など)、電子部品10の加工処理(例えば、バレル研磨など)、および予備的な熱処理の条件を調整すること等によって制御することができる。The film stress of the solid metal electrodes 31, 41 in the electronic component 10 before reflow mounting can be controlled by adjusting the film formation conditions of the solid metal electrodes 31, 41 (e.g., in the case of sputtering, the sputtering temperature, sputtering time, etc.), the processing of the electronic component 10 (e.g., barrel polishing, etc.), and the conditions of the preliminary heat treatment.

固体金属電極31、41の膜応力は、300MPa以上であることが好ましく、リフロー実装前後の抵抗変化率をさらに低くすることができる。
固体金属電極31、41の膜応力は490MPa以下であることが好ましく、膜応力によって固体金属電極31、41にクラックや剥がれが発生することを抑制できる。
なお、固体金属電極31、41の膜応力を高くするためには、様々な製造条件の制御が必要になり、固体金属電極31、41の製造コストが高くなり得、その結果、電子部品10の製造コストが増加し得る。そこで、膜応力は400MPa以下であることがより好ましく、電子部品10の製造コストの増加を抑制し得る。
The film stress of the solid metal electrodes 31, 41 is preferably 300 MPa or more, which can further reduce the rate of resistance change before and after reflow mounting.
The film stress of the solid metal electrodes 31, 41 is preferably 490 MPa or less, and the occurrence of cracks or peeling in the solid metal electrodes 31, 41 due to the film stress can be suppressed.
In order to increase the film stress of the solid metal electrodes 31, 41, various manufacturing conditions need to be controlled, which may increase the manufacturing costs of the solid metal electrodes 31, 41, and as a result, may increase the manufacturing costs of the electronic component 10. Therefore, it is more preferable that the film stress is 400 MPa or less, which can suppress an increase in the manufacturing costs of the electronic component 10.

固体金属電極31、41の膜応力は、実施例に説明する方法によって測定することができる。
なお、固体金属電極31、41を覆う保護層が存在する場合は、膜応力の測定前に、保護層を除去して、固体金属電極31、41を露出させる。保護層(導電性固体金属層32、42と、導電性樹脂層33、43と、第1めっき層34、44と、第2めっき層35、45)を除去する方法は特に限定されないが、例えば以下に示すような物理的除去および化学的除去がある。物理的除去の方法としては、物理エッチング、バレルなどがある。化学的除去の方法としては、各層を選択的に溶解する溶媒で溶解除去する方法がある。金属材料からなる層(第1めっき層34、44と、第2めっき層35、45)であれば、例えば、塩酸、硝酸、塩化第二鉄、硫酸アンモニウム、過酸化水素、硫酸、ホウ酸、シアン、フッ化水素酸、リン酸などの各種酸で溶解することができる。樹脂材料を含む層(導電性樹脂層32、42)であれば、例えば、芳香族系、ケトン、エーテルなど各種有機溶剤で溶解除去することができる。
The film stress of the solid metal electrodes 31 and 41 can be measured by the method described in the Examples.
In addition, when a protective layer covering the solid metal electrodes 31, 41 exists, the protective layer is removed to expose the solid metal electrodes 31, 41 before measuring the film stress. The method for removing the protective layers (the conductive solid metal layers 32, 42, the conductive resin layers 33, 43, the first plating layers 34, 44, and the second plating layers 35, 45) is not particularly limited, and includes, for example, physical removal and chemical removal as shown below. Physical removal methods include physical etching and barrel etching. Chemical removal methods include a method of dissolving and removing each layer with a solvent that selectively dissolves each layer. Layers made of metal materials (the first plating layers 34, 44 and the second plating layers 35, 45) can be dissolved with various acids such as hydrochloric acid, nitric acid, ferric chloride, ammonium sulfate, hydrogen peroxide, sulfuric acid, boric acid, cyanide, hydrofluoric acid, and phosphoric acid. Layers containing resin materials (the conductive resin layers 32, 42) can be dissolved and removed with various organic solvents such as aromatics, ketones, and ethers.

次に、セラミック素体20の体積V(mm)および固体金属電極31、41の表面積A(mm)について詳述する。 Next, the volume V (mm 3 ) of the ceramic body 20 and the surface area A (mm 2 ) of the solid metal electrodes 31 and 41 will be described in detail.

セラミック素体20の寸法について、W方向の寸法を「幅20W」(mm)、L方向の寸法を「長さ20L」(mm)、T方向の寸法を「厚み20T」(mm)(図示せず)とする。セラミック素体20の各寸法を用いて、セラミック素体20の体積Vは、以下のように求めることができる。

セラミック素体20の体積V(mm):20W×20T×20L
The dimensions of ceramic body 20 are "width 20W" (mm) in the W direction, "length 20L" (mm) in the L direction, and "thickness 20T" (mm) (not shown) in the T direction. Using the dimensions of ceramic body 20, the volume V of ceramic body 20 can be determined as follows.

Volume V of ceramic body 20 (mm 3 ): 20W×20T×20L

セラミック素体20の体積Vは0.001mm以上0.12mm以下であることが好ましい。このような小寸法のセラミック素体20では、固体金属電極31、41の膜応力を制御することによる抵抗変化率の抑制の効果が顕著である。 The volume V of the ceramic body 20 is preferably 0.001 mm 3 or more and 0.12 mm 3 or less. In such a small-sized ceramic body 20, the effect of suppressing the rate of resistance change by controlling the film stress of the solid metal electrodes 31, 41 is remarkable.

また、セラミック素体20の各寸法(幅20W、長さ20Lおよび厚み20T)を用いて、セラミック素体20の端面21、22の各々の面積は以下のように求めることができる。

第1端面21の面積(mm):20W×20T
第2端面22の面積(mm):20W×20T
Using the dimensions of ceramic body 20 (width 20W, length 20L, and thickness 20T), the area of each of end faces 21, 22 of ceramic body 20 can be determined as follows.

Area of first end face 21 (mm 2 ): 20W×20T
Area of second end face 22 (mm 2 ): 20W×20T

固体金属電極31、41の表面積Aは、固体金属電極31、41の全表面の総和を意味する。図2および図3に、異なる形状の固体金属電極31、41を示し、それぞれの固体金属電極31、41における表面積Aについて説明する。The surface area A of the solid metal electrodes 31 and 41 means the sum of the entire surfaces of the solid metal electrodes 31 and 41. Figures 2 and 3 show solid metal electrodes 31 and 41 of different shapes, and the surface area A of each of the solid metal electrodes 31 and 41 is described.

図2は、図1に示す電子部品10について、セラミック素体20の一方の端部(第1端面21側)を拡大した概略部分拡大断面図である。図2では、固体金属電極31は、セラミック素体20の第1端面21を覆っているが、セラミック素体20の側面23は覆っていない。この場合、固体金属電極31の表面積A21は、第1端面21の面積と実質的に等しい。
第1端面21の面積は20W×20Tであるので、固体金属電極31の表面積A21は20W×20Tである。
Fig. 2 is a schematic partial enlarged cross-sectional view of one end (the side of the first end face 21) of the ceramic body 20 of the electronic component 10 shown in Fig. 1. In Fig. 2, the solid metal electrode 31 covers the first end face 21 of the ceramic body 20 but does not cover the side face 23 of the ceramic body 20. In this case, the surface area A21 of the solid metal electrode 31 is substantially equal to the area of the first end face 21.
Since the area of the first end surface 21 is 20W×20T, the surface area A21 of the solid metal electrode 31 is 20W×20T.

セラミック素体20の他方の端部(図1に示す第2端面22側)に形成された固体金属電極41が、図2に示す固体金属電極31と同様である場合(すなわち、セラミック素体20の第2端面22を覆っているが、セラミック素体20の側面23は覆っていない場合)、固体金属電極41の表面積は、第2端面22の面積と実質的に等しい。
第2端面22の面積は20W×20Tであるので、固体金属電極41の表面積は20W×20Tである。
When the solid metal electrode 41 formed at the other end (the side of the second end face 22 shown in Figure 1) of the ceramic body 20 is similar to the solid metal electrode 31 shown in Figure 2 (i.e., when it covers the second end face 22 of the ceramic body 20 but does not cover the side face 23 of the ceramic body 20), the surface area of the solid metal electrode 41 is substantially equal to the area of the second end face 22.
Since the area of the second end surface 22 is 20W×20T, the surface area of the solid metal electrode 41 is 20W×20T.

そして、固体金属電極31、41の表面積Aは、固体金属電極31、41の全表面の総和であるので、表面積Aは、(20W×20T)+(20W×20T)=(20W×20T)×2として求めることができる。 And since the surface area A of the solid metal electrodes 31, 41 is the sum of the entire surfaces of the solid metal electrodes 31, 41, the surface area A can be calculated as (20W x 20T) + (20W x 20T) = (20W x 20T) x 2.

図3は、別の形態の電子部品10におけるセラミック素体20の一方の端部(端面21側)を拡大した概略部分拡大断面図である。図3では、固体金属電極31は、セラミック素体20の第1端面21だけでなく、その第1端面21に隣接するセラミック素体20の側面23の一部まで連続して覆っている点で、図2に示す固体金属電極31とは異なっている。なお、図3では、導電性固体金属層32は図示されていないが、固体金属電極31の端面(セラミック素体20の第1端面21と略平行な面)のみを覆うように、または端面および側面(セラミック素体20の側面23と略平行な面)を覆うように、導電性固体金属層32を形成してもよい。3 is a schematic partial enlarged cross-sectional view of one end (end face 21 side) of the ceramic body 20 in another form of electronic component 10. In FIG. 3, the solid metal electrode 31 is different from the solid metal electrode 31 shown in FIG. 2 in that it covers not only the first end face 21 of the ceramic body 20 but also a part of the side face 23 of the ceramic body 20 adjacent to the first end face 21. Note that the conductive solid metal layer 32 is not shown in FIG. 3, but the conductive solid metal layer 32 may be formed to cover only the end face of the solid metal electrode 31 (a surface approximately parallel to the first end face 21 of the ceramic body 20) or to cover the end face and the side face (a surface approximately parallel to the side face 23 of the ceramic body 20).

図3では、固体金属電極31の表面積について、セラミック素体20の第1端面21と略平行な面の表面積をA31、セラミック素体20の側面23と略平行な面の表面積をA32としている。固体金属電極31の表面積は、表面積A31、A32の総和である。なお、図3には、セラミック素体20の4つある側面23のうちの2面(LT面)に形成された固体金属電極31は図示されているが、残りの2面(LW面)にも固体金属電極31が形成され得る。その場合には、固体金属電極31の表面積を求める際は、LW面に形成された固体金属電極31の表面積も加算する必要がある。3, the surface area of the solid metal electrode 31 is A31, which is the surface area of a surface approximately parallel to the first end face 21 of the ceramic body 20, and A32, which is the surface area of a surface approximately parallel to the side face 23 of the ceramic body 20. The surface area of the solid metal electrode 31 is the sum of the surface areas A31 and A32. Note that while FIG. 3 shows the solid metal electrode 31 formed on two of the four side faces 23 of the ceramic body 20 (LT faces), the solid metal electrode 31 may also be formed on the remaining two faces (LW faces). In that case, when calculating the surface area of the solid metal electrode 31, the surface area of the solid metal electrode 31 formed on the LW faces must also be added.

セラミック素体20の他方の端部(図1に示す第2端面22側)に形成された固体金属電極41が、図3に示す固体金属電極31と同様である場合(すなわち、セラミック素体20の第2端面22だけでなく、その第2端面22に隣接するセラミック素体20の側面23の一部まで連続して覆っている場合)、固体金属電極41の表面積は、第1端面21側の固体金属電極31の表面積と同様に、第2端面22と略平行な面の表面積、セラミック素体20の側面23と略平行な面の表面積の総和である。 When the solid metal electrode 41 formed on the other end of the ceramic body 20 (the side of the second end face 22 shown in Figure 1) is similar to the solid metal electrode 31 shown in Figure 3 (i.e., when it continuously covers not only the second end face 22 of the ceramic body 20 but also a part of the side face 23 of the ceramic body 20 adjacent to the second end face 22), the surface area of the solid metal electrode 41 is the sum of the surface area of the surface approximately parallel to the second end face 22 and the surface area of the surface approximately parallel to the side face 23 of the ceramic body 20, as is the surface area of the solid metal electrode 31 on the first end face 21 side.

そして、固体金属電極31、41の表面積Aは、第1端面21側の固体金属電極31の表面積と、第2端面22の固体金属電極41の表面積との和として求めることができる。 The surface area A of the solid metal electrodes 31, 41 can be calculated as the sum of the surface area of the solid metal electrode 31 on the first end face 21 side and the surface area of the solid metal electrode 41 on the second end face 22.

図3のような形状の固体金属電極31、41では、マイクロスコープ等によって各側面における固体金属電極31、41の寸法を測定して、表面積を算出する。 For solid metal electrodes 31, 41 having the shape shown in Figure 3, the dimensions of the solid metal electrodes 31, 41 on each side are measured using a microscope or the like to calculate the surface area.

[チップ型電子部品10の製造方法]
実施形態1に係る電子部品10の製造方法について、図1に示す構造を有するPTCサーミスタを例として説明する。
[Method of manufacturing chip-type electronic component 10]
A method for manufacturing an electronic component 10 according to the first embodiment will be described using a PTC thermistor having the structure shown in FIG. 1 as an example.

(セラミック素体20の作製)
セラミック素体20は、例えば、BaTiO(チタン酸バリウム)に所定の添加物が加えられたセラミック材料からなる。添加物としては、例えば希土類が挙げられる。添加する希土類は、典型的にはSm、ErおよびYから選択され、その他にもNdおよびLa等から選択されてもよい。
(Fabrication of Ceramic Body 20)
The ceramic body 20 is made of a ceramic material in which a specific additive is added to, for example, barium titanate (BaTiO 3 ). The additive may be, for example, a rare earth. The rare earth to be added is typically selected from Sm, Er, and Y, and may also be selected from Nd, La, etc.

セラミック素体20の作製では、まず、セラミック素体の原料として、BaCO、TiO、PbO、SrCO、CaCO等のセラミック原料と希土類添加物(半導体化剤)とを所定量秤量する。希土類添加物として、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luから選ばれる少なくとも1種の希土類元素の酸化物などを用いてもよい。また、セラミック素体の原料として、上述のセラミック原料および希土類添加物に加えて、Mn等の特性改善剤や、SiO等の焼結助剤を用いてもよい。秤量した各原料を、部分安定化ジルコニア(Partially Stabilized Zirconia:PSZ)等の粉砕媒体(以下、PSZボールともよぶ)および純水と共にボールミルに投入し、湿式混合粉砕する。得られた混合物を、所定温度(例えば、1000~1200℃)で仮焼成して、仮焼粉末を得る。 In the preparation of the ceramic body 20, first, a predetermined amount of ceramic raw materials such as BaCO3 , TiO2 , PbO, SrCO3 , CaCO3 , and a rare earth additive (semiconducting agent) are weighed as the raw materials of the ceramic body. The rare earth additive may be an oxide of at least one rare earth element selected from Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu. In addition to the above-mentioned ceramic raw materials and rare earth additive, a property improver such as Mn2O3 and a sintering aid such as SiO2 may be used as the raw materials of the ceramic body. The weighed raw materials are charged into a ball mill together with grinding media such as partially stabilized zirconia (PSZ) (hereinafter also referred to as PSZ balls) and pure water, and wet mixed and ground. The resulting mixture is calcined at a predetermined temperature (e.g., 1000 to 1200° C.) to obtain a calcined powder.

得られた仮焼粉末に、有機バインダ、分散材および純水を加えて混合後、乾燥することで造粒する。得られた造粒物を成形することにより成形体を得る。成形体に脱脂処理および脱バインダ処理を行い、所定の温度(1200~1400℃)および所定の雰囲気で焼成し、セラミック素体20Aを得る。The resulting calcined powder is mixed with an organic binder, dispersant and pure water, then dried to form granules. The resulting granules are molded to obtain a green body. The green body is then degreased and debindered, and fired at a specified temperature (1200-1400°C) in a specified atmosphere to obtain the ceramic body 20A.

(固体金属電極31、41の形成)
図1~図3に示すように、セラミック素体20の端部(図1および図2に示すように端面21、22のみ、または図3に示すように、端面21、22と側面23の一部)を覆うように、固体金属電極31、41を形成する。
(Formation of Solid Metal Electrodes 31, 41)
As shown in Figures 1 to 3, solid metal electrodes 31, 41 are formed so as to cover the ends of the ceramic body 20 (only the end faces 21, 22 as shown in Figures 1 and 2, or the end faces 21, 22 and parts of the side faces 23 as shown in Figure 3).

固体金属電極31、41は、例えばZn、Ni、Al、Cr、V、Wなどの金属材料、これらの金属とAgとの合金、およびNiCrなどの合金材料など、セラミック素体20とオーミック接触できる金属材料から形成する。特に、Cr、NiCr合金、Al、Zn-Ag(オーミックAg)などの固体金属材料が好適である。The solid metal electrodes 31, 41 are formed from a metal material that can make ohmic contact with the ceramic body 20, such as metal materials such as Zn, Ni, Al, Cr, V, and W, alloys of these metals with Ag, and alloy materials such as NiCr. In particular, solid metal materials such as Cr, NiCr alloys, Al, and Zn-Ag (ohmic Ag) are suitable.

固体金属電極31、41は、公知の成膜方法により形成できる。例えば、スパッタリング法、蒸着法、塗布法(導電ペーストを所定位置に塗布後に焼き付ける)、ディップ法などを用いることができる。
例えば、Cr膜、NiCr合金膜およびAl膜は、スパッタ法が好適であり、Zn-Ag膜(オーミックAg膜)は、塗布後焼き付ける方法が好適である。
The solid metal electrodes 31, 41 can be formed by a known film forming method, such as a sputtering method, a vapor deposition method, a coating method (a conductive paste is applied to a predetermined position and then baked), or a dipping method.
For example, a Cr film, a NiCr alloy film, and an Al film are preferably formed by sputtering, while a Zn--Ag film (ohmic Ag film) is preferably formed by coating and then baking.

(保護層の形成)
固体金属電極31、41を覆うように、保護層を形成してもよい。
実施形態1では、保護層は、導電性固体金属層32、42と、導電性樹脂層33、43と、第1めっき層34、44と、第2めっき層35、45の4層から構成されている。各層の形成方法を説明する。
(Formation of protective layer)
A protective layer may be formed to cover the solid metal electrodes 31 and 41 .
In the first embodiment, the protective layer is composed of four layers: conductive solid metal layers 32, 42, conductive resin layers 33, 43, first plating layers 34, 44, and second plating layers 35, 45. A method for forming each layer will be described.

(導電性固体金属層32、42)
導電性固体金属層32、42は、固体金属電極31、41と密着性が高く、耐候性が高い固体金属材料から形成することが好ましい。固体金属材料としては、例えば、Ni、Cr、Au、Ag、Wなどの金属材料またはNiCr、NiCu、NiVなどの合金材料が挙げられる。導電性固体金属層32、42としては、NiCu合金膜、NiV合金膜、およびAg膜などの固体金属材料膜が特に好ましい。
(Conductive solid metal layer 32, 42)
The conductive solid metal layers 32, 42 are preferably formed from a solid metal material that has high adhesion to the solid metal electrodes 31, 41 and high weather resistance. Examples of the solid metal material include metal materials such as Ni, Cr, Au, Ag, and W, and alloy materials such as NiCr, NiCu, and NiV. As the conductive solid metal layers 32, 42, solid metal material films such as NiCu alloy films, NiV alloy films, and Ag films are particularly preferred.

導電性固体金属層32、42は、固体金属電極31、41と同じ材料から形成されてもよい。例えば、セラミック素体20とオーミック性が得られる固体金属材料が、保護層(導電性固体金属層32、42)を形成する固体金属材料に求められる特性を備えている場合は、導電性固体金属層32、42と固体金属電極31、41とを同一材料から形成してもよい。それらを同一材料から形成した場合は、固体金属電極31、41と導電性固体金属層32、42とが一体となって1つの層として提供され得る。The conductive solid metal layers 32, 42 may be formed from the same material as the solid metal electrodes 31, 41. For example, if the solid metal material that can obtain ohmic properties with the ceramic body 20 has the characteristics required for the solid metal material that forms the protective layer (conductive solid metal layers 32, 42), the conductive solid metal layers 32, 42 and the solid metal electrodes 31, 41 may be formed from the same material. If they are formed from the same material, the solid metal electrodes 31, 41 and the conductive solid metal layers 32, 42 can be provided as a single layer in an integrated manner.

導電性固体金属層32、42は、単層膜または多層膜から構成され、公知の成膜方法により形成できる。例えば、スパッタリング法、蒸着法、塗布法(導電ペーストを所定位置に塗布後に焼き付ける)、ディップ法などを用いることができる。例えば、NiCu合金膜、NiV合金膜、およびAg膜は、スパッタ法が好適である。The conductive solid metal layers 32, 42 are composed of a single layer or a multilayer film, and can be formed by a known film formation method. For example, a sputtering method, a vapor deposition method, a coating method (a conductive paste is applied to a predetermined position and then baked), a dipping method, etc. can be used. For example, a NiCu alloy film, a NiV alloy film, and an Ag film are preferably formed by a sputtering method.

(導電性樹脂層33、43の形成)
導電性樹脂層33、43は、流動性がある樹脂電極用ペーストを硬化することで設けられる。樹脂電極用ペーストは、導電性粉末と樹脂原料とを含む。セラミック素体20の端部に、固体金属電極31、41を覆うように樹脂電極用ペーストを塗布した後、樹脂電極用ペースト中の樹脂原料を硬化する。
樹脂電極用ペーストに含まれる導電性粉末としては、Ag、Au、Ni、Cu、Pt、PdおよびAlなどの金属粉末を用いることができる。
樹脂電極用ペーストに含まれる樹脂原料としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂等の樹脂原料を用いることができる。
(Formation of conductive resin layers 33, 43)
The conductive resin layers 33, 43 are provided by hardening a resin electrode paste having fluidity. The resin electrode paste contains a conductive powder and a resin raw material. The resin electrode paste is applied to the ends of the ceramic body 20 so as to cover the solid metal electrodes 31, 41, and then the resin raw material in the resin electrode paste is hardened.
As the conductive powder contained in the resin electrode paste, metal powders such as Ag, Au, Ni, Cu, Pt, Pd and Al can be used.
Examples of the resin raw material contained in the resin electrode paste that can be used include epoxy resin, phenol resin, urethane resin, silicone resin, and polyimide resin.

(第1めっき層34、44および第2めっき層35、45の形成)
導電性樹脂層33、43の表面を覆うように、めっき層(第1めっき層34および第2めっき層35)を形成する。めっき層は、導電性樹脂層33、43と接触している第1めっき層34、44と、第1めっき層34、44を覆う第2めっき層35、45とを含む多層構造とすることが好ましい。この場合、導電性樹脂層33、43の表面を覆うように第1めっき層34、44を形成した後、第1めっき層34、44を覆うように第2めっき層35、45を形成する。
(Formation of first plating layers 34, 44 and second plating layers 35, 45)
A plating layer (first plating layer 34 and second plating layer 35) is formed so as to cover the surfaces of the conductive resin layers 33, 43. The plating layer preferably has a multi-layer structure including the first plating layer 34, 44 in contact with the conductive resin layers 33, 43 and the second plating layer 35, 45 covering the first plating layer 34, 44. In this case, after the first plating layer 34, 44 is formed so as to cover the surfaces of the conductive resin layers 33, 43, the second plating layer 35, 45 is formed so as to cover the first plating layer 34, 44.

第1めっき層34、44は、例えば、NiおよびCuの少なくとも1つを電解めっきすることにより形成することができる。第2めっき層35、45は、例えばSnを電解めっきすることにより形成することができる。第1めっき層34、44および第2めっき層35、45は、公知のめっき方法で形成することができ、例えば、ボールを用いたバレルめっきを用いることができる。The first plating layers 34, 44 can be formed, for example, by electrolytic plating of at least one of Ni and Cu. The second plating layers 35, 45 can be formed, for example, by electrolytic plating of Sn. The first plating layers 34, 44 and the second plating layers 35, 45 can be formed by a known plating method, for example, barrel plating using a ball.

以上、本発明の実施形態1に係るチップ型電子部品10の製造方法について、PTCサーミスタを例として説明したが、他のチップ型電子部品についても、本明細書の記載に基づいて適宜製造することができる。 Above, the manufacturing method for the chip-type electronic component 10 according to embodiment 1 of the present invention has been explained using a PTC thermistor as an example, but other chip-type electronic components can also be manufactured as appropriate based on the description in this specification.

以下、実施例により本発明を詳細に説明するが、本発明は、かかる実施例に限定されない。The present invention will be described in detail below with reference to examples, but the present invention is not limited to these examples.

以下の手順によって、測定用試料を作製した。なお、1回の作製で、約5000個の測定用試料を形成可能である。
各測定用試料における固体金属電極の膜応力は、固体金属電極の成膜条件、バレル研磨の条件、予備的な熱処理条件を調整すること等によって、表1に示す膜応力となるように調整した。
The measurement samples were prepared according to the following procedure. Approximately 5,000 measurement samples can be formed in one production run.
The film stress of the solid metal electrode in each measurement sample was adjusted to the film stress shown in Table 1 by adjusting the film formation conditions of the solid metal electrode, the barrel polishing conditions, the preliminary heat treatment conditions, etc.

(実施例1~5、比較例2、3)
セラミック素体20は、セラミック素体20の原料の粉砕混合、仮焼、成型、焼成、および切断によって調整した。原料の粉砕混合は、主成分としてBaCO、CaCO、SrCO、PbO、TiO、希土類元素としてSm、特性調整材としてMnO、焼結助剤としてSiOを所定量混合、粉砕、乾燥した。得られた乾燥粉を、空気雰囲気で最高温度1200℃仮焼成した。得られた仮焼粉に、有機バインダ、分散材、純水を加え、混合後、乾燥することで造粒した。得られた造粒物を圧縮成型した。成形体に脱脂処理および脱バインド処理を行い、最高温度1380℃で焼成した。焼成体を所定寸法に切断し、セラミック素体20を得た。
(Examples 1 to 5, Comparative Examples 2 and 3)
The ceramic body 20 was prepared by grinding and mixing the raw materials of the ceramic body 20, calcining, molding, firing, and cutting. The raw materials were ground and mixed by mixing BaCO 3 , CaCO 3 , SrCO 3 , PbO, TiO 2 as main components, Sm 2 O 3 as a rare earth element, MnO 2 as a property adjusting material, and SiO 2 as a sintering aid in a predetermined amount, grinding, and drying. The obtained dried powder was calcined at a maximum temperature of 1200°C in an air atmosphere. The obtained calcined powder was mixed with an organic binder, a dispersing agent, and pure water, mixed, and then dried to be granulated. The obtained granulated material was compression molded. The molded body was subjected to a degreasing process and a debinding process, and then fired at a maximum temperature of 1380°C. The fired body was cut to a predetermined size to obtain the ceramic body 20.

セラミック素体20の両端面21、22のみを覆うように、固体金属電極31、41(Cr膜)、および導電性固体金属層32、42(NiCu合金膜とAg膜の多層膜)を、この順に成膜した。各膜は、スパッタ法により形成した。スパッタ装置として、アルバック製CS-Sを使用し、アルゴンガス流通下、絶対圧力1Pa未満、スパッタ出力200W、膜種に応じてスパッタ時間を調整することで膜厚を調整した。
実施例、比較例の各々で使用した固体金属電極31、41の材料の種類、固体金属電極31、41の膜厚を表1に示す。
Solid metal electrodes 31, 41 (Cr films) and conductive solid metal layers 32, 42 (multilayer films of NiCu alloy film and Ag film) were formed in this order so as to cover only both end faces 21, 22 of the ceramic body 20. Each film was formed by sputtering. CS-S manufactured by ULVAC was used as the sputtering device, and the film thickness was adjusted by flowing argon gas at an absolute pressure of less than 1 Pa, a sputtering output of 200 W, and adjusting the sputtering time depending on the film type.
Table 1 shows the types of materials used for the solid metal electrodes 31 and 41 in the examples and comparative examples, and the film thicknesses of the solid metal electrodes 31 and 41.

(実施例6、比較例1)
実施例1と同様に作成したセラミック素体20の両端面21、22のみを覆うように、固体金属電極31、41をディップ法により形成した。セラミック素体20の端面21をAg-Znを含有するペーストに浸漬することで塗布して180℃で乾燥し、端面22も同様に浸漬、塗布、及び乾燥することで、両端面にAg-Zn膜(オーミックAg膜)が形成された乾燥体を得た。この乾燥体を、最高温度600℃のベルト炉に通すことで、固体金属電極31、41をセラミック素体20に焼き付けした。実施例6および比較例1の各々で使用した固体金属電極31、41の膜厚を表1に示す。
(Example 6, Comparative Example 1)
The solid metal electrodes 31, 41 were formed by a dipping method so as to cover only the end faces 21, 22 of the ceramic body 20 prepared in the same manner as in Example 1. The end face 21 of the ceramic body 20 was immersed in a paste containing Ag-Zn, coated with the paste, and dried at 180°C, and the end face 22 was similarly immersed, coated, and dried to obtain a dried body having an Ag-Zn film (ohmic Ag film) formed on both end faces. The dried body was passed through a belt furnace with a maximum temperature of 600°C to bake the solid metal electrodes 31, 41 onto the ceramic body 20. The film thicknesses of the solid metal electrodes 31, 41 used in each of Example 6 and Comparative Example 1 are shown in Table 1.

実施例1~6および比較例1~3で用いたセラミック基体20は四角柱形状であり、以下の寸法であった(0603チップ相当)。

・長さ20L:0.60mm
・幅 20W:0.28mm
・厚み20T:0.28mm
The ceramic substrate 20 used in Examples 1 to 6 and Comparative Examples 1 to 3 had a square prism shape and the following dimensions (corresponding to a 0603 chip).

Length 20L: 0.60mm
Width 20W: 0.28mm
・Thickness 20T: 0.28 mm

固体金属電極31、41はセラミック素体20の両端面21、22(WT面に相当)にのみ形成したため、固体金属電極31、41の表面積A(mm)は、(20W×20T)×2=(0.28mm×0.28mm)×2=0.1568mmであった。
セラミック素体20の体積V(mm)は、20W×20T×20L=0.28mm×0.28mm×0.60mm=0.04704mmであった。
これらの値から、A/Vを求めて、表1に記載した。
Since the solid metal electrodes 31, 41 were formed only on both end faces 21, 22 (corresponding to the WT faces) of the ceramic body 20, the surface area A ( mm2 ) of the solid metal electrodes 31, 41 was (20W x 20T) x 2 = (0.28 mm x 0.28 mm) x 2 = 0.1568 mm2 .
The volume V (mm 3 ) of the ceramic body 20 was 20W×20T×20L=0.28 mm×0.28 mm×0.60 mm=0.04704 mm 3 .
From these values, A/V was calculated and is shown in Table 1.

(膜応力の測定)
固体金属電極の膜応力は、X線回折法によるsinψ―2θ法を用いて測定した。この測定方法は、再現性が高い点で優れている。
XRD回折装置としては、微小部X線回折装置を用いることができる。実施例では、BRUKER axs製D8 DISCOVERを用いた。X線源にはCuKα線を用いた。
実施例、比較例の各々で、作製した約5000個の測定用試料から、ランダムに3個選定し、測定に供した。
(Measurement of film stress)
The film stress of the solid metal electrode was measured by the sin 2 ψ-2θ method using X-ray diffraction, which is an excellent measurement method in terms of high reproducibility.
As the XRD diffraction device, a micro X-ray diffraction device can be used. In the embodiment, a D8 DISCOVER manufactured by BRUKER axs was used. CuKα rays were used as the X-ray source.
In each of the examples and comparative examples, three samples were randomly selected from the approximately 5,000 measurement samples produced, and were subjected to measurement.

微小部X線回折装置によるsinψ法は、特定の回折ピークを測定して膜応力を決定する方法である。特定の回折ピークの選定方法は以下のように行う。
「ある結晶相」の「いずれかの結晶面」の回折ピーク1本を選定する。測定試料を傾斜させながらひずみ量を確認するため、結晶相のひずみに敏感な高角側の回折ピークが望ましく、他の結晶面の回折ピークと重ならず、面間隔の指標となるピークトップが明瞭な(つまり、強度の強い)回折ピークを選定する。
The sin 2 ψ method using a micro X-ray diffractometer is a method for determining the film stress by measuring a specific diffraction peak. The specific diffraction peak is selected as follows.
Select one diffraction peak from "any crystal plane" of "a certain crystal phase." In order to confirm the amount of strain while tilting the measurement sample, it is desirable to select a diffraction peak on the high-angle side that is sensitive to the strain of the crystal phase, and a diffraction peak that does not overlap with the diffraction peaks of other crystal planes and has a clear peak top that is an index of the interplanar spacing (i.e., has a strong intensity).

実施例および比較例では、Cr膜はCr(220)、NiCr合金膜はNiCr(222)、オーミックAg電極はAg(222)の回折線を測定した。In the examples and comparative examples, the diffraction lines of Cr(220) were measured for the Cr film, NiCr(222) for the NiCr alloy film, and Ag(222) for the ohmic Ag electrode.

固体金属電極の膜応力は、以下の式(2)から求める。

σ=K・∂(2θ)/∂(sinψ)・・・(2)

ここでKは応力定数であり、以下の式(3)で求める。

K=E/ν・・・(3)

ここでEは固体金属電極を構成する材料のヤング率、νは固体金属電極を構成する材料のポアソン比である。
The film stress of the solid metal electrode is calculated from the following formula (2).

σ=K・∂(2θ)/∂(sin 2 ψ)...(2)

Here, K is a stress constant, which is calculated by the following formula (3).

K=E/ν...(3)

Here, E is the Young's modulus of the material constituting the solid metal electrode, and ν is the Poisson's ratio of the material constituting the solid metal electrode.

実施例、比較例の膜応力を求める際には、ヤング率Eとポアソン比νは、以下の値を用いた。これらの値は、理科年表、各種文献等に記載の公知の値である。
NiCr合金 :E/ν=29400MPa/0.21
Cr :E/ν=82700MPa/0.367
オーミックAg:E/ν=214000MPa/0.31
微小部X線回折の結果から、測定用試料の固体金属電極の膜応力を計算した。3個の測定用試料から求めた膜応力の値の平均値を計算して、表1の「固体金属電極の膜応力」に示す。
When determining the membrane stress in the examples and comparative examples, the following values were used for Young's modulus E and Poisson's ratio v. These values are publicly known values described in the Scientific Annals, various literature, etc.
NiCr alloy: E/ν=29400MPa/0.21
Cr:E/ν=82700MPa/0.367
Ohmic Ag: E/ν=214000 MPa/0.31
The film stress of the solid metal electrode of the measurement sample was calculated from the results of the micro X-ray diffraction. The average film stress value obtained from the three measurement samples was calculated and is shown in Table 1 under "Film stress of solid metal electrode."

(抵抗変化率の評価)
リフロー実装を疑似的に再現するために、測定用試料を230℃の恒温槽に30分間投入した。疑似実装前(熱処理前)の測定用試料と、疑似実装後(熱処理後)の測定用試料の抵抗を測定して、加熱前の抵抗値に対する加熱後の抵抗値の変化率(抵抗変化率)を測定した。まず、試料の疑似実装前(熱処理前)の室温抵抗値を測定する。次いで、その試料を、ソルダーペーストを用いて実装基板に実装して、疑似実装(熱処理)を行った。疑似実装後(熱処理後)の試料について、室温抵抗値を測定した。
(Evaluation of Resistance Change Rate)
In order to simulate reflow mounting, the measurement sample was placed in a thermostatic chamber at 230°C for 30 minutes. The resistance of the measurement sample before pseudo mounting (before heat treatment) and after pseudo mounting (after heat treatment) was measured, and the rate of change in resistance after heating relative to the resistance before heating (resistance change rate) was measured. First, the room temperature resistance value of the sample before pseudo mounting (before heat treatment) was measured. Next, the sample was mounted on a mounting board using solder paste, and pseudo mounting (heat treatment) was performed. The room temperature resistance value of the sample after pseudo mounting (after heat treatment) was measured.

実装基板としてガラスエポキシ樹脂製基板(FR-4)を用い、ソルダーペーストとして千住金属工業株式会社製Sn-3.0Ag-0.5Cu M705-GRN360-K2KJ-Vを使用した。抵抗測定機として、市販されているデジタルマルチメータを使用した。実施例では、ADVANTEST製R6451A デジタルマルチメータを使用したが、他のデジタルマルチメータでも同様の測定結果が得られる。抵抗測定では、疑似実装前の試料では、試料の両電極(正極、負極)にデジタルマルチメータを接触させて測定し、疑似実装後の試料では、基板配線にデジタルマルチメータを接触させて測定した。A glass epoxy resin board (FR-4) was used as the mounting board, and Sn-3.0Ag-0.5Cu M705-GRN360-K2KJ-V manufactured by Senju Metal Industry Co., Ltd. was used as the solder paste. A commercially available digital multimeter was used as the resistance measuring device. In the examples, an R6451A digital multimeter manufactured by ADVANTEST was used, but similar measurement results can be obtained with other digital multimeters. For the resistance measurement, the digital multimeter was placed in contact with both electrodes (positive and negative) of the sample before pseudo-mounting, and the digital multimeter was placed in contact with the board wiring for the sample after pseudo-mounting.

作製した約5000個の測定用試料から、ランダムに10個選定し、測定に供した。個々の試料で、実装前抵抗値Riと実装後抵抗値Rfとを測定し、以下の式(4)で抵抗変化率を求めた。

抵抗変化率(%)=(Rf/Ri-1)×100・・・(4)

10個の測定用試料の各々について抵抗変化率を求め、それらの平均値を計算して表1の「抵抗変化率」に示す。
Ten samples were randomly selected from the approximately 5,000 measurement samples produced, and were subjected to measurement. For each sample, the pre-mounting resistance Ri and the post-mounting resistance Rf were measured, and the resistance change rate was calculated using the following formula (4).

Resistance change rate (%)=(Rf/Ri−1)×100 (4)

The resistance change rate was determined for each of the 10 measurement samples, and the average value was calculated and shown in Table 1 under "Resistance change rate."

Figure 0007687438000001
Figure 0007687438000001

熱処理前の固体金属電極の膜応力が140MPa以上の実施例1~6は、熱処理後の抵抗変化率が10%未満になった。一方、熱処理前の固体金属電極の膜応力が140MPa未満の比較例1~3は、熱処理後の抵抗変化率が10%以上であった。In Examples 1 to 6, in which the film stress of the solid metal electrode before heat treatment was 140 MPa or more, the resistance change rate after heat treatment was less than 10%. On the other hand, in Comparative Examples 1 to 3, in which the film stress of the solid metal electrode before heat treatment was less than 140 MPa, the resistance change rate after heat treatment was 10% or more.

本願は、2021年12月3日付けで日本国にて出願された特願2021-197184に基づく優先権を主張し、その記載内容の全てが、参照することにより本明細書に援用される。 This application claims priority to Patent Application No. 2021-197184, filed in Japan on December 3, 2021, the entire contents of which are incorporated herein by reference.

10 チップ型電子部品
20 セラミック素体
21、22 セラミック素体の端面
23 セラミック素体の側面
30、40 外部電極
31、41 固体金属電極
32、33 導電性固体金属層
33、43 導電性樹脂層
34、44 第1めっき層
35、45 第2めっき層
REFERENCE SIGNS LIST 10 Chip-type electronic component 20 Ceramic body 21, 22 End face of ceramic body 23 Side face of ceramic body 30, 40 External electrode 31, 41 Solid metal electrode 32, 33 Conductive solid metal layer 33, 43 Conductive resin layer 34, 44 First plating layer 35, 45 Second plating layer

Claims (6)

TiとBaとを含む酸化物からなる半導体セラミックスを含むセラミック素体と、
前記セラミック素体の端部に形成されて、該セラミック素体とオーミック接触している固体金属電極と、を含むチップ型電子部品であって、
前記チップ型電子部品は、以下の式(1)を満たし、
前記固体金属電極の膜応力が140MPa以上である、チップ型電子部品。

A/V≧3.3(mm/mm)・・・(1)

ここで、A(mm)は、前記固体金属電極の表面積、V(mm)は、前記セラミック素体の体積である。
A ceramic body including a semiconductor ceramic made of an oxide including Ti and Ba;
a solid metal electrode formed on an end portion of the ceramic body and in ohmic contact with the ceramic body,
The chip-type electronic component satisfies the following formula (1):
A chip-type electronic component, wherein the solid metal electrode has a film stress of 140 MPa or more.

A/V≧3.3 (mm 2 /mm 3 )...(1)

Here, A (mm 2 ) is the surface area of the solid metal electrode, and V (mm 3 ) is the volume of the ceramic body.
前記固体金属電極の膜応力は490MPa以下である、請求項1に記載のチップ型電子部品。 The chip-type electronic component according to claim 1, wherein the film stress of the solid metal electrode is 490 MPa or less. 前記セラミック素体の体積Vは0.001mm以上0.12mm以下である、請求項1または2に記載のチップ型電子部品。 3. The chip-type electronic component according to claim 1, wherein the ceramic body has a volume V of 0.001 mm3 or more and 0.12 mm3 or less. 前記固体金属電極は、前記セラミック素体の端面を覆う、請求項1または2に記載のチップ型電子部品。 3. The chip-type electronic component according to claim 1 , wherein the solid metal electrodes cover end faces of the ceramic body. 前記固体金属電極は、前記セラミック素体の端面から、該端面に隣接する前記セラミック素体の側面の一部まで連続して覆う、請求項4に記載のチップ型電子部品。 The chip-type electronic component according to claim 4, wherein the solid metal electrode continuously covers the end face of the ceramic body to a portion of the side face of the ceramic body adjacent to the end face. 前記半導体セラミックスの組成が、主成分としてBa、Ca、SrおよびTiを含むペロブスカイト型化合物を含み、更に、R(RはY、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luから選ばれる少なくとも1種)、MnおよびSiを含む、請求項1または2に記載のチップ型電子部品。 3. The chip-type electronic component according to claim 1 or 2, wherein the composition of the semiconductor ceramic contains a perovskite compound containing Ba, Ca, Sr, and Ti as main components, and further contains R (R is at least one selected from Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu), Mn, and Si.
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