Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7700006B2 - 半導体装置 - Google Patents
[go: Go Back, main page]

JP7700006B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7700006B2
JP7700006B2 JP2021150262A JP2021150262A JP7700006B2 JP 7700006 B2 JP7700006 B2 JP 7700006B2 JP 2021150262 A JP2021150262 A JP 2021150262A JP 2021150262 A JP2021150262 A JP 2021150262A JP 7700006 B2 JP7700006 B2 JP 7700006B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor
electrode
conductivity type
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021150262A
Other languages
English (en)
Other versions
JP2023042866A (ja
Inventor
貴子 もたい
知子 末代
陽子 岩鍜治
裕子 糸数
香織 布施
圭子 河村
浩平 大麻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2021150262A priority Critical patent/JP7700006B2/ja
Priority to CN202111611306.7A priority patent/CN115810662A/zh
Priority to US17/582,990 priority patent/US12183782B2/en
Publication of JP2023042866A publication Critical patent/JP2023042866A/ja
Application granted granted Critical
Publication of JP7700006B2 publication Critical patent/JP7700006B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/108—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having localised breakdown regions, e.g. built-in avalanching regions 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

実施形態は、半導体装置に関する。
電力変換器等に用いられる半導体装置には、高い信頼性が要求される。例えば、高電圧、高電流に対する破壊耐量が大きいことが重要である。
特開２０１５－１２６１９２号公報
実施形態は、信頼性を向上させた半導体装置を提供する。
実施形態に係る半導体装置は、半導体部と、第１電極と、第２電極と、制御電極と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、前記第２導電形の第５半導体層と、を含む。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記半導体部の表面上に設けられる。前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられる。前記第３半導体層は、前記第２半導体層と前記第２電極との間に部分的に設けられる。前記第４半導体層は、前記第１半導体層と前記第１電極との間に設けられる。前記制御電極は、前記半導体部に設けられたトレンチの内部に配置され、前記半導体部と前記第２電極との間に位置し、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁される。また、前記制御電極は、前記半導体部の前記表面側から前記第１半導体層中に延び、前記第２半導体層は、前記第１絶縁膜を介し、前記制御電極に向き合い、前記第３半導体層は、前記第１絶縁膜に接するように構成される。さらに、前記半導体部は、前記制御電極、前記第２半導体層および前記第３半導体層と、を含む活性領域と、前記活性領域を囲む終端領域と、を含む。前記第５半導体層は、前記終端領域において、前記第１半導体層中に設けられ、前記第１半導体層と前記第４半導体層との境界に沿った第１方向に延在する。前記第１電極から前記第２電極に向かう第２方向において、前記第５半導体層から前記半導体部の前記表面に至る第１距離は、前記第５半導体層から前記半導体部の前記裏面に至る第２距離よりも長い。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す別の模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置の構造を示す模式図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 実施形態に係る半導体装置の特性を示す模式図である。 実施形態に係る半導体装置の特性を示す模式断面図である。 実施形態に係る半導体装置の特性を示す別の模式断面図である。 実施形態に係る半導体装置の特性を示すグラフである。 実施形態に係る半導体装置の別の特性を示すグラフである。 実施形態に係る半導体装置のさらなる別の特性を示すグラフである。 実施形態に係る半導体装置の他の特性を示すグラフである。 実施形態の変形例に係る半導体装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向（第１方向）、Ｙ方向、Ｚ方向（第２方向）を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
実施形態中に記載の半導体層の不純物濃度は、例えば、ＴＯＦ－ＳＩＭＳ（Time of Flight-Secondary Ion Mass Spectrometry）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Scanning Capacitance Microscopy）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＴＯＦ－ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像と、ＡＦＭ像（Atomic Force Microscope image）と、の合成画像から求めることが可能である。
図１および図２は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。半導体装置１は、活性領域ＡＲと、終端領域ＴＲと、を含む。図１は、活性領域ＡＲの構造を示す断面図である。図２は、終端領域ＴＲの構造を示す断面図である。
図１に示すように、半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、制御電極４０と、を含む。第１電極２０は、半導体部１０の裏面１０Ｂ上に設けられる。第２電極３０は、半導体部１０の表面１０Ｆの上に設けられる。半導体部１０は、例えば、シリコンである。第１電極２０は、例えば、コレクタ電極である。第２電極３０は、例えば、エミッタ電極である。
制御電極４０は、半導体部１０の表面側に設けられたトレンチＴＧ１の内部に配置される。制御電極４０は、半導体部１０と第２電極３０との間に設けられる。制御電極４０は、第１絶縁膜４３により半導体部１０から電気的に絶縁される。また、制御電極４０は、第２絶縁膜４５により第２電極３０から電気的に絶縁される。第１絶縁膜４３は、例えば、ゲート絶縁膜である。第２絶縁膜４５は、例えば、層間絶縁膜である。第１絶縁膜４３および第２絶縁膜４５は、例えば、シリコン酸化膜である。
図１に示すように、半導体部１０は、例えば、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層１７と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。
第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。第１半導体層１１は、例えば、ｎ形ベース層である。制御電極４０は、半導体部１０の表面側から第１半導体層１１中に延在する。
第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。第２半導体層１３は、例えば、ｐ形ベース層である。第２半導体層１３は、第１絶縁膜４３を介して、制御電極４０に向き合うように設けられる。
第３半導体層１５は、第２半導体層１３と第２電極３０との間に部分的に設けられる。第３半導体層１５は、例えば、ｎ形エミッタ層である。第３半導体層１５は、第１絶縁膜４３に接するように設けられる。第２電極３０は、第２半導体層１３および第３半導体層１５に電気的に接続される。
第４半導体層１７は、第１半導体層１１と第１電極２０との間に設けられる。第４半導体層１７は、例えば、ｐ形コレクタ層である。第１電極２０は、第４半導体層１７に電気的に接続される。
図２に示すように、半導体部１０は、第２導電形の第５半導体層１９と、第２導電形の第６半導体層２１と、第１導電形の第７半導体層２３と、第１導電形の第８半導体層２５と、第２導電形の第９半導体層２７ａおよび２７ｂと、をさらに含む。
第６半導体層２１は、半導体部１０の表面側に設けられ、活性領域ＡＲと終端領域ＴＲとの境界に位置する。第６半導体層２１は、第１電極２０から第２電極３０に向かう方向、例えば、Ｚ方向において、第１半導体層１１と第２電極３０との間に設けられる。第６半導体層２１は、例えば、ｐ形ガードリングである。第６半導体層２１は、第２半導体層１３につながるように設けられる。
第５半導体層１９は、終端領域ＴＲにおいて、第１半導体層１１中に設けられる。第５半導体層１９は、半導体部１０の裏面１０Ｂに沿った方向、例えば、Ｘ方向に延在するプレート状に設けられる。ここで、「プレート状」とは、例えば、Ｘ方向およびＹ方向に延在し、Ｚ方向の厚さがＸ方向およびＹ方向の長さよりも薄い形状を言う。
第５半導体層１９は、例えば、Ｚ方向において、第５半導体層１９から半導体部１０の表面１０Ｆまでの第１距離Ｄ１が第５半導体層１９から半導体部１０の裏面１０Ｂまでの第２距離Ｄ２よりも長くなるように設けられる。また、第５半導体層１９は、第２導電形の第４半導体層１７から離間した位置に設けられ、第１導電形の第１半導体層１１中において、浮遊電位となるように設けられる。
第７半導体層２３は、第１半導体層１１と第４半導体層１７との間に設けられる。第７半導体層２３は、例えば、ｎ形バッファ層である。第７半導体層２３は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含み、第１半導体層１１に電気的に接続される。第５半導体層１９は、第７半導体層２３から離間した位置に設けられる。
なお、上記の例では、第４半導体層１７は、活性領域ＡＲから終端領域ＴＲに延在するように設けられるが、実施形態はこれに限定される訳ではない。例えば、第４半導体層１７は、終端領域ＴＲ中に延在せず、第７半導体層２３が、終端領域ＴＲにおいて、第１電極２０に接続される構造であっても良い。
第８半導体層２５は、半導体部１０の表面側において、第６半導体層２１から離間した位置に設けられる。第８半導体層２５は、所謂、ＥＱＰＲ（Equivalent Potential Ring）層である。第８半導体層２５は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含み、第１半導体層１１に電気的に接続される。
第９半導体層２７ａおよび２７ｂは、半導体部１０の表面側において、第６半導体層２１と第８半導体層２５との間に設けられる。第９半導体層２７ａおよび２７ｂは、例えば、ｐ形ガードリングである。第９半導体層２７ａおよび２７ｂは、相互に離間し、第６半導体層２１および第８半導体層２５から離間した位置に設けられる。第９半導体層２７ａは、第６半導体層２１と第９半導体層２７ｂとの間に設けられる。第９半導体層２７ａおよび２７ｂは、この例に限定される訳ではない。例えば、３つ以上の第９半導体層が設けられた構成でも良い。
第１半導体層１１は、第５半導体層１９と第９半導体層２７ａとの間、および、第５半導体層１９と第９半導体層２７ｂとの間に位置する部分を含む。また、第１半導体層１１は、第９半導体層２７ａおよび２７ｂの間、第６半導体層２１と第９半導体層２７ａとの間、第８半導体層２５と第９半導体層２７ｂとの間にそれぞれ位置する部分を含む。
半導体装置１は、第３電極３５と、第４電極３７ａと、第４電極３７ｂと、第５電極５０と、をさらに備える。第３電極３５、第４電極３７ａおよび３７ｂは、終端領域ＴＲにおいて、例えば、第２絶縁膜４５を介して、半導体部１０上に設けられる。第２絶縁膜４５は、半導体部１０の表面１０Ｆに沿って、活性領域ＡＲから終端領域ＴＲに延在する。実施形態は、この例に限定される訳ではなく、例えば、終端領域ＴＲの表面は、第２絶縁膜４５とは別の層間絶縁膜に覆われても良い。また、第２絶縁膜４５の上に、別の層間絶縁膜が設けられても良い。さらに、第９半導体層２７の数に合わせて、３つ以上の第４電極３７が設けられても良い。
第３電極３５は、第８半導体層２５の上に設けられる。第３電極３５は、例えば、ＥＱＰＲ電極である。第３電極３５は、第８半導体層２５に電気的に接続される。
第４電極３７ａおよび３７ｂは、第２電極３０と第３電極３５との間に設けられる。第４電極３７ａおよび３７ｂは、相互に離間し、第２電極３０および第３電極３５から離間して設けられる。第４電極３７ａおよび３７ｂは、例えば、フィールドプレート電極である。
第４電極３７ａは、第９半導体層２７ａの上に設けられる。第４電極３７ｂは、第９半導体層２７ｂの上に設けられる。第４電極３７ａおよび３７ｂは、例えば、第２絶縁膜４５に設けられたコンタクトホールを介して、第９半導体層２７ａおよび２７ｂにそれぞれ電気的に接続される。
第５電極５０は、半導体部１０と第２電極３０との間に設けられる。第５電極５０は、半導体部１０の表面側に設けられたトレンチＴＧ２の内部に配置され、半導体部１０から第３絶縁膜５３により電気的に絶縁される。第３絶縁膜５３は、例えば、シリコン酸化膜である。第５電極５０は、例えば、第６半導体層２１中に延在し、第２電極３０に電気的に接続される。なお、第５電極５０は、第９半導体層２７ａおよび２７ｂの中に延在するように設けられても良い。
図３は、実施形態に係る半導体装置１を示す模式平面図である。図３は、半導体部１０の表面１０Ｆを表す平面図である。
図３に示すように、終端領域ＴＲは、活性領域ＡＲを囲むように設けられる。活性領域ＡＲは、第２半導体層１３と、第３半導体層１５と、制御電極４０とを含む。終端領域ＴＲは、第５半導体層１９と、第６半導体層２１と、第８半導体層２５と、第９半導体層２７ａおよび２７ｂ（図２参照）とを含む。図３に示すように、第５半導体層１９、第６半導体層２１、第８半導体層２５、第９半導体層２７ａおよび２７ｂは、Ｘ方向またはＹ方向に延在する。
第６半導体層２１は、活性領域ＡＲと終端領域ＴＲとの境界に沿って、活性領域ＡＲを囲むように設けられる。第９半導体層２７ａおよび２７ｂは、それぞれ、第６半導体層２１を囲むように設けられ、第６半導体層２１の外側において、活性領域ＡＲを囲む。
第５半導体層１９は、第６半導体層２１と第８半導体層２５との間において、活性領域ＡＲを囲むように設けられる。第５半導体層１９は、半導体部１０の表面１０Ｆに平行な平面視において、第６半導体層２１および第８半導体層２５から離間するように設けられる。半導体部１０の平面視において、第５半導体層１９は、第８半導体層２５から、例えば、５マイクロメートル（μｍ）離れるように設けられる。
なお、図３は例示であり、第５半導体層１９は、上記の形態に限定される訳ではない。第５半導体層１９は、例えば、活性領域ＡＲを囲む一つの環状のパターンである必要はなく、複数の部分に分割されていても良い。また、第５半導体層１９の幅は均一である必要もなく、活性領域ＡＲのコーナー部において、他の部分よりも広く形成されても良い。
図４は、実施形態に係る半導体装置の構造を示す模式図である。図４は、半導体部１０のＺ方向における不純物濃度プロファイルの一例を表している。図４は、第１半導体層１１および第７半導体層２３の第１導電形不純物の濃度分布を表している。また、図４は、第４半導体層１７および第５半導体層１９の第２導電形不純物の濃度分布を表している。
図４に示すように、第５半導体層１９の第２導電形不純物のピーク濃度は、第１半導体層１１の第１導電形不純物の濃度よりも高い。また、第５半導体層１９の第２導電形不純物のピーク濃度は、第４半導体層１７の第２導電形不純物の濃度よりも低い。
第１半導体層１１の第１導電形不純物の濃度は、例えば、１×１０１２～１×１０１４ｃｍ－３の濃度範囲にある。第４半導体層１７の第２導電形不純物の濃度は、例えば、１×１０１９ｃｍ－３である。第５半導体層１９の第２導電形不純物の濃度は、例えば、１×１０１６ｃｍ－３である。第７半導体層２３の第１導電形不純物の濃度は、例えば、１×１０１７～１×１０１８ｃｍ－３である。
また、第５半導体層１９の第２導電形不純物のピーク濃度は、第９半導体層２７ａおよび２７ｂの第２導電形不純物の濃度（図示しない）よりも低い。第９半導体層２７ａおよび２７ｂの第２導電形不純物の濃度は、例えば、１×１０１９ｃｍ－３である。第５半導体層１９の第２導電形不純物のピーク濃度が、第４半導体層１７の第２導電形不純物の濃度及び第９半導体層２７ａおよび２７ｂの第２導電形不純物の濃度よりも低い理由は、後述する半導体装置１がオン状態からオフ状態に移行する際に、第５半導体層１９は空乏化し、第４半導体層１７及び第９半導体層２７ａおよび２７ｂは空乏化しないようにするためである。
第５半導体層１９から半導体部１０の表面１０Ｆに至るＺ方向の第１距離Ｄ１は、第５半導体層１９における第２導電形不純物の濃度ピークの位置から半導体部１０の表面１０Ｆに至る距離である。また、第５半導体層１９から半導体部１０の裏面１０Ｂに至るＺ方向の第２距離Ｄ２は、第５半導体層１９における第２導電形不純物の濃度ピークの位置から半導体部１０の裏面１０Ｂに至る距離である。
半導体部１０のＺ方向における厚さ、すなわち半導体部１０の裏面１０Ｂから表面１０Ｆまでの距離は、例えば、５０μｍ以上、５００μｍ以下である。第４半導体層１７のＺ方向の厚さは、例えば、０．２μｍである。第７半導体層２３のＺ方向の厚さは、例えば、１μｍである。第５半導体層１９と第７半導体層２３との間のＺ方向の距離は、例えば、７μｍである。また、第５半導体層１９のＺ方向の厚さは、例えば、４μｍである。すなわち、第２距離Ｄ２は、例えば、１０μｍである。
次に、図５（ａ）～（ｄ）を参照して、半導体装置１の製造方法を説明する。図５（ａ）～（ｄ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。
図５（ａ）に示すように、半導体部１０の表面側に、第２半導体層１３と、第６半導体層２１と、第８半導体層２５と、第９半導体層２７ａと、第９半導体層２７ｂと、制御電極４０と、第５電極５０と、を形成する。半導体部１０は、例えば、ｎ形シリコンウェーハである。
半導体部１０の表面側にトレンチＴＧ１およびＴＧ２を形成した後、その内面を覆う第１絶縁膜４３（図１参照）および第３絶縁膜５３を形成する。第１絶縁膜４３および第３絶縁膜５３は、例えば、半導体部１０を熱酸化することにより形成されるシリコン酸化膜である。続いて、トレンチＴＧ１およびＴＧ２の内部に制御電極４０および第５電極５０を形成する。制御電極４０および第５電極５０は、例えば、導電性を有するポリシリコンである。
さらに、半導体部１０の表面側に第２導電形不純物、例えば、ボロン（Ｂ）をイオン注入することにより、第２半導体層１３、第６半導体層２１、第９半導体層２７ａおよび２７ｂを形成する。第２半導体層１３、第６半導体層２１、第９半導体層２７ａおよび２７ｂは、イオン注入された第１導電形不純物を熱処理により活性化および拡散させることにより形成される。
続いて、半導体部１０の表面側に第１導電形不純物、例えば、リン（Ｐ）をイオン注入することにより、第３半導体層１５（図１参照）および第８半導体層２５を形成する。第３半導体層１５および第８半導体層２５は、イオン注入された第１導電形不純物を熱処理により活性化させることにより形成される。
さらに、第２絶縁膜４５を半導体部１０の表面１０Ｆ上に形成する。第２絶縁膜４５は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるシリコン酸化膜である。第２絶縁膜４５には、第５電極５０、第９半導体層２７ａおよび２７ｂにそれぞれ連通するコンタクトホールが形成される。続いて、半導体部１０を、例えば、エッチングもしくは研磨により所定の厚さまで薄くする。
図５（ｂ）に示すように、半導体部１０の裏面側において、第１導電形の不純物、例えば、ボロン（Ｂ）を部分的にイオン注入する。第１導電形不純物は、終端領域ＴＲにおいて、所定の深さにイオン注入される。例えば、ボロンイオンＢ２＋が５ＭｅＶの加速エネルギーでイオン注入される。
さらに、第４半導体層１７および第７半導体層２３となる第２導電形不純物、例えば、ボロン（Ｂ）および第１導電形不純物、例えば、リン（Ｐ）を、半導体部１０の裏面側にイオン注入する。続いて、イオン注入された不純物は、例えば、１０００℃以下の熱処理により活性化され、図５（ｃ）に示すように、第４半導体層１７、第５半導体層１９および第７半導体層２３が形成される。
図５（ｄ）に示すように、半導体部１０の裏面上に、第１電極２０を形成する。第１電極２０は、例えば、チタニウム（Ｔｉ）およびアルミニウム（Ａｌ）を含む金属層である。また、半導体部１０の表面側に、第２電極３０、第３電極３５、第４電極３７ａおよび３７ｂを形成する。第２電極３０、第３電極３５、第４電極３７ａおよび３７ｂは、例えば、窒化チタニウム（ＴｉＮ）、タングステン（Ｗ）およびアルミニウム（Ａｌ）を含む金属層である。さらに、半導体部１０の終端領域ＴＲの表面側に、樹脂層３９を形成する。樹脂層３９は、第４電極３７ａおよび３７ｂを覆うように設けられる。樹脂層３９は、例えば、ポリイミド樹脂である。
半導体装置１は、第１電極２０と第２電極３０との間に、所定の電圧（コレクタ電圧）を印加し、第２電極３０と制御電極４０との間に制御電圧（ゲート電圧）を印加することにより動作する。
例えば、制御電圧が制御電極４０の閾値よりも高い時、第２半導体層１３と第１絶縁膜４３との界面に第１導電形の反転層が誘起される。これにより、第２電極３０から第３半導体層１５および反転層を介して第１半導体層１１へ第１導電形キャリア（電子）が注入される。これに対応して、第４半導体層１７から第７半導体層２３を介して第１半導体層１１へ第２導電形キャリア（正孔）が注入される。
第１導電形キャリアは、第１半導体層１１から第７半導体層２３および第４半導体層１７を介して第１電極２０へ排出される。また、第２導電形キャリアは、第１半導体層１１から第２半導体層１３を介して第２電極３０へ排出される。これにより、第１電極２０と第２電極３０との間に電流（コレクタ電流）が流れるオン状態となる。
一方、制御電圧が制御電極４０の閾値よりも低くなると、第２半導体層１３と第１絶縁膜４３との間に誘起された反転層が消える。このため、第２電極３０から第１半導体層１１への第１導電形キャリアの注入が止まり、第１電極２０から第１半導体層１１への第２導電形キャリアの注入も止まる。その後、第１導電形キャリアの第１半導体層１１から第１電極２０への排出、および、第２導電形キャリアの第１半導体層１１から第２電極３０への排出は継続され、第１半導体層１１が空乏化される。これにより、半導体装置１はオフ状態に至る。以下、半導体装置１がオン状態からオフ状態に移行（ターンオフ）した後の特性について説明する。
図６は、実施形態に係る半導体装置１の特性を示す模式図である。図６は、半導体装置１のターンオフ時における終端領域ＴＲの表面１０Ｆ側近傍の電界分布を表している。
図６に示すように、終端領域ＴＲの電界分布は、例えば、第６半導体層２１の外縁２１ｅ、第９半導体層２７ａの外縁２７ａｅ、および、第９半導体層２７ｂの外縁２７ｂｅにおいて、それぞれピークを有する。
このように、活性領域ＡＲを囲むように、第９半導体層２７ａおよび２７ｂを設けることにより、終端領域ＴＲの電界を横方向に伸長させることができる。これにより、活性領域ＡＲにつながる第６半導体層２１の外縁２１ｅにおける電界集中を緩和し、終端領域ＴＲの耐圧を高くすることができる。
さらに、第１半導体層１１中に第５半導体層１９を設けることにより、第９半導体層２７ａの外縁２７ａｅの電界強度を、第６半導体層２１の外縁２１ｅの電界強度および第９半導体層２７ｂの外縁２７ｂｅの電界強度よりも高くする。
図７（ａ）および（ｂ）は、実施形態に係る半導体装置１の特性を示す模式断面図である。図７（ａ）は、比較例に係る半導体装置２のアバランシェ降伏時における電子電流Ｉｅの経路を表している。半導体装置２の終端領域には、第５半導体層１９が設けられていない。図７（ｂ）は、半導体装置１のアバランシェ降伏時における電子電流Ｉｅの経路を表している。
半導体装置１および２のターンオフ時に、第１電極２０と第２電極３０との間に加えられる電圧Ｖｃｅを上昇させると、例えば、終端領域ＴＲにおいてアバランシェ降伏が生じる。アバランシェ降伏は、終端領域ＴＲにおける電界強度が高い部分において生じる。図６示すように、第９半導体層２７ａの外縁２７ａｅの電界強度が他の部分よりも高ければ、アバランシェ降伏は、第９半導体層２７ａの外縁２７ａｅにおいて生じる。言い換えれば、第９半導体層２７ａの外縁２７ａｅが降伏点となる。
図７（ａ）に示す半導体装置２では、アバランシェ降伏により発生した電子電流Ｉｅは、第９半導体層２７ａの外縁２７ａｅから第７半導体層２３および第４半導体層１７を通って、第１電極２０に流れる。
図７（ｂ）に示す半導体装置１では、電子電流Ｉｅは、第５半導体層１９を避けて、第８半導体層２５の方向に流れる。このため、電子電流Ｉｅの経路が長くなり、電気抵抗が大きくなる。
図８（ａ）および（ｂ）は、実施形態に係る半導体装置１の特性を示す別の模式断面図である。図８（ａ）は、比較例に係る半導体装置２のアバランシェ降伏時における電子電流Ｉｅの経路を表している。図８（ｂ）は、半導体装置１のアバランシェ降伏時における電子電流Ｉｅの経路を表している。
図８（ａ）および（ｂ）では、第１半導体層１１中の電流密度を表している。表示中の色の濃淡が電流密度の大小関係を示している。同図中の矢印で示すように、電子電流Ｉｅは、電流密度の高い領域に沿って流れる。
図９は、実施形態に係る半導体装置１および２の特性を示す模式断面図である。図９は、ターンオフ時における電圧・電流特性を表すグラフである。横軸は、第１電極２０と第２電極３０との間に印加される電圧Ｖｃｅである。縦軸は、第１電極２０と第２電極３０との間に流れる電流Ｉｃｅである。図９中の「ＥＢ」は、半導体装置１の特性を表しており、「ＣＥ」は、半導体装置２の特性を表している。
図９に示すように、半導体装置２では、電圧Ｖｃｅを上昇させ、降伏電圧ＶＢ１に達するとアバランシェ降伏が生じる。この時、電流Ｉｃｅが流れると共に、第１半導体層１１中の空間電荷（電子および正孔）の密度が上昇する。このため、第１半導体層１１中の電流経路の抵抗が小さくなり、電圧Ｖｃｅが低下する、所謂、スナップバックが生じる。スナップバックが生じると、電流Ｉｃｅの上昇が加速され、過電流による素子破壊に至る場合がある。
半導体装置１では、電圧Ｖｃｅが降伏電圧ＶＢ２に達するとアバランシェ降伏が生じる。さらに、電圧Ｖｃｅの上昇と共に、電流Ｉｃｅも徐々に上昇する。電流ＩｃｅがＩｓｎａｐに達すると、電圧Ｖｃｅの低下が始まり、スナップバックが生じる。
半導体装置１では、電子電流Ｉｅの経路が長くなり、その電気抵抗が大きくなっている。このため、アバランシェ降伏が開始された直後に電圧Ｖｃｅが低下することはなく、電流ＩｃｅがＩｓｎａｐのレベルに達した後、スナップバックが生じる。すなわち、電子電流Ｉｅの経路における電気抵抗が、所謂、バラスト抵抗として働き、電流Ｉｃｅの加速的な上昇を抑制することができる。このように、半導体装置１では、半導体装置２に比べて降伏電圧ＶＢは低下するが、スナップバックを抑制できる。言い換えれば、半導体装置１では、ブレークオーバー耐量を向上させることができる。
図１０は、実施形態に係る半導体装置１の別の特性を示すグラフである。図１０は、第５半導体層１９の第２導電形不純物の濃度と降伏電圧ＶＢとの関係を表すグラフである。横軸は、第５半導体層１９の不純物濃度である。縦軸は、降伏電圧ＶＢである。
図１０中の３つのグラフは、半導体部１０の裏面１０Ｂから第５半導体層１９までの第２距離Ｄ２をパラメータとして示されている。例えば、第２距離Ｄ２が５μｍおよび１０μｍである場合、第５半導体層１９の不純物濃度が５×１０１５ｃｍ－３以下の領域において、降伏電圧ＶＢは、ほぼ一定である。第５半導体層１９の不純物濃度が、５×１０１５ｃｍ－３を超えると、降伏電圧ＶＢは低下する。言い換えると、第５半導体層１９の不純物濃度が５×１０１５ｃｍ－３を超えると、電子電流Ｉｅは、第５半導体層１９を回避して流れるようになり、ブレークオーバー耐量を向上させることが可能になる。
一方、Ｄ２が３０μｍの場合、降伏電圧ＶＢは、第５半導体層１９の不純物濃度の上昇と共に高くなり、第５半導体層１９の不純物濃度が７×１０１５ｃｍ－３を超えると、降伏電圧ＶＢは低下する。
図１１（ａ）および（ｂ）は、実施形態に係る半導体装置１のさらなる別の特性を示すグラフである。図１１（ａ）は、半導体部１０の裏面１０Ｂから第５半導体層１９までの第２距離Ｄ２と降伏電圧ＶＢとの関係を示すグラフである。図１１（ａ）の縦軸は降伏電圧ＶＢである。図１１（ｂ）は、第２距離Ｄ２とＩｓｎａｐとの関係を示すグラフである。図１１（ｂ）の縦軸は、第５半導体層１９を設けない場合のＩｓｎａｐ０とＩｓｎａｐとの比である。
図１１（ａ）に示すように、降伏電圧ＶＢは、第２距離Ｄ２が長くなるにつれて高くなる。一方、図１１（ｂ）に示すように、Ｉｓｎａｐは、第２距離Ｄ２が１０μｍよりも大きくなると急激に低下する。Ｉｓｎａｐが小さくなると、スナップバックが生じ易くなり、ブレークオーバー耐量が低下する（図９参照）。すなわち、第２距離Ｄ２が１０μｍを超えると、ブレークオーバー耐量を向上させる効果が失われる。したがって、第２距離Ｄ２は、１０μｍ以下であることが好ましい。また、第２距離Ｄ２は、所望の降伏電圧ＶＢが得られるように設けられる。
図１２は、実施形態に係る半導体装置１の他の特性を示すグラフである。図１２は、終端領域ＴＲに蓄積される外部電荷と降伏電圧ＶＢとの関係を表すグラフである。横軸は、電荷量、縦軸は、降伏電圧ＶＢである。
終端領域ＴＲを覆う樹脂層３９（図２参照）には、例えば、外部から侵入する金属イオンが蓄積され易い。このような金属イオンによりもたらされる外部電荷は、終端領域ＴＲにおける電界分布に影響を与える。例えば、第３電極３５と第４電極３７ｂとの間に正電荷が蓄積されると、終端領域ＴＲにおける電界の横方向の伸長が抑制される。このため、第９半導体層２７ｂの外縁２７ｂｅ（図６参照）における電界強度が上昇し、降伏電圧ＶＢが低下する場合がある。
図１２中に示す「ＥＢ」は、半導体装置１の特性を表している。また「ＣＥ」は、比較例に係る半導体装置２（図７（ａ）参照）の特性を表している。
図１２に示すように、半導体装置２では、正電荷の量が多くなると、降伏電圧ＶＢが低下する。これに対し、半導体装置１では、正電荷の量が多くなっても、降伏電圧ＶＢは低下しない。すなわち、半導体装置１では、第５半導体層１９を設けることにより、第９半導体層２７ｂの外縁２７ｂｅにおける電界の上昇を抑制することができる。
このように、半導体装置１では、チャージロバスト性を向上させ、終端領域ＴＲにおける耐圧の低下を防ぐことができる。
図１３（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置３を示す模式図である。図１３（ａ）は、半導体装置３の終端領域ＴＲの構造を示す断面図である。図１３（ｂ）は、半導体部１０の不純物濃度プロファイルを表している。横軸は、半導体部１０の裏面１０Ｂからの深さである。縦軸は、不純物濃度である。
図１３（ａ）に示すように、第１半導体層１１は、第１領域１１ａと、第２領域１１ｂと、を含む。第１領域１１ａは、例えば、ｎ形ベース領域である。第２領域１１ｂは、例えば、ｎ形バッファ領域である。第２領域１１ｂは、第１領域１１ａと第４半導体層１７との間に設けられる。第５半導体層１９は、第２領域１１ｂ中に設けられる。第２領域１１ａは、例えば、半導体部１０の裏面側にプロトン照射を行うことにより形成される（図５（ｂ）参照）。
図１３（ｂ）に示すように、第２領域１１ｂは、第１領域１１ａの第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第２領域１１ｂは、例えば、半導体部１０の裏面１０Ｂから、例えば、２０μｍの深さまで形成される。第２領域１１ｂにおける第２導電形不純物の分布は、例えば、複数の濃度ピーク２４ａ、２４ｂ、および２４ｃを有する。第５半導体層１９は、第２領域１１ｂにおける第２導電形不純物の濃度ピーク２４ａおよび２４ｂの間に設けられる。
また、第２領域１１ｂは、第２導電形不純物の分布が１つの濃度ピークを有するように形成されても良い。その場合には、第５半導体層１９は、第２導電形不純物の濃度ピークと、第４半導体層１７との間に設けられる。
この例でも、終端領域ＴＲに第５半導体層１９を設けることにより、ブレークオーバー耐量を向上させ、チャージロバスト性を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３…半導体装置、 １０…半導体部、 １０Ｂ…裏面、 １０Ｆ…表面、 １１…第１半導体層、 １１ａ…第１領域、 １１ｂ…第２領域、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 １９…第５半導体層、 ２１ｅ、２７ａｅ、２７ｂｅ…外縁、 ２０…第１電極、 ２１…第６半導体層、 ２３…第７半導体層、 ２５…第８半導体層、 ２７ａ、２７ｂ…第９半導体層、 ３０…第２電極、 ３５…第３電極、 ３７ａ、３７ｂ…第４電極、 ３９…樹脂層、 ４０…制御電極、 ４３…第１絶縁膜、 ４５…第２絶縁膜、 ５０…第５電極、 ５３…第３絶縁膜、 ＡＲ…活性領域、 Ｄ１…第１距離、 Ｄ２…第２距離、 Ｉｅ…電子電流、 ＴＧ１、ＴＧ２…トレンチ、 ＴＲ…終端領域

Claims (9)

  1. 第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、前記第２導電形の第５半導体層と、を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極であって、前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第３半導体層は、前記第２半導体層と前記第２電極との間に部分的に設けられ、前記第４半導体層は、前記第１半導体層と前記第１電極との間に設けられるように構成された、第２電極と、
    前記半導体部に設けられたトレンチの内部に配置され、前記半導体部と前記第２電極との間に位置し、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁され、前記半導体部の前記表面側から前記第１半導体層中に延びる制御電極であって、前記第２半導体層は、前記第１絶縁膜を介し、前記制御電極に向き合うように構成される、制御電極と、
    を備え、
    前記半導体部は、前記制御電極、前記第２半導体層および前記第３半導体層を含む活性領域と、前記活性領域を囲む終端領域と、を含み、
    前記第５半導体層は、前記終端領域において、前記第１半導体層中に設けられ、前記第１半導体層と前記第４半導体層との境界に沿う第１方向に延在し、
    前記第１電極から前記第２電極に向かう第２方向において、前記第５半導体層から前記半導体部の前記表面に至る第１距離は、前記第５半導体層から前記半導体部の前記裏面に至る第２距離よりも長く、
    前記第２距離は、１０マイクロメートル以下であり、
    前記第５半導体層における不純物濃度は５×１０ １５ ｃｍ －３ よりも大きい、半導体装置。
  2. 前記半導体部は、第２導電形の第６半導体層をさらに含み、
    前記第６半導体層は、前記半導体部の前記表面側に設けられ、前記活性領域と前記終端領域との境界に沿って延在し、
    前記第５半導体層は、前記第６半導体層から離間し、前記第６半導体層よりも終端領域側に設けられる請求項１記載の半導体装置。
  3. 前記半導体部の前記表面に平行な平面視において、前記第５半導体層は、前記第６半導体層の外側に位置する請求項２記載の半導体装置。
  4. 前記半導体部は、前記第１導電形の第７半導体層をさらに含み、
    前記第７半導体層は、前記第１半導体層と前記第４半導体層との間に設けられ、前記第１半導体層における第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む請求項１乃至３のいずれか１つに記載の半導体装置。
  5. 前記半導体部は、前記第１導電形の第８半導体層をさらに備え、
    前記第８半導体層は、前記半導体部の前記表面側に設けられ、前記第６半導体層から離間し、前記第６半導体層よりも終端領域側に設けられ、前記第１半導体層における第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含み、
    前記半導体部の前記表面に平行な平面視において、前記第５半導体層は、前記第６半導体層と前記第８半導体層との間に設けられる請求項２または３に記載の半導体装置。
  6. 前記第５半導体層は、前記第１方向に延在するプレート状に設けられる請求項５記載の半導体装置。
  7. 前記半導体部は、前記第２導電形の第９半導体層をさらに含み、
    前記第９半導体層は、前記半導体部の前記表面側において、前記第６半導体層と前記第８半導体層との間に設けられ、
    前記第５半導体層は、前記第２方向において、前記第４半導体層と前記第９半導体層との間に位置する請求項５または６に記載の半導体装置。
  8. 前記第８半導体層上に設けられた第３電極と、
    前記第９半導体層上に設けられた第４電極と、をさらに備え、
    前記第２電極、前記第３電極および前記第４電極は、相互に離間し、
    前記第３電極は、前記第８半導体層に電気的に接続され、
    前記第４電極は、前記第９半導体層に電気的に接続される請求項７記載の半導体装置。
  9. 前記半導体部の前記表面側に設けられ、前記終端領域を覆う樹脂層をさらに備えた請求項１乃至８のいずれか１つに記載の半導体装置。
JP2021150262A 2021-09-15 2021-09-15 半導体装置 Active JP7700006B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021150262A JP7700006B2 (ja) 2021-09-15 2021-09-15 半導体装置
CN202111611306.7A CN115810662A (zh) 2021-09-15 2021-12-27 半导体装置
US17/582,990 US12183782B2 (en) 2021-09-15 2022-01-24 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021150262A JP7700006B2 (ja) 2021-09-15 2021-09-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2023042866A JP2023042866A (ja) 2023-03-28
JP7700006B2 true JP7700006B2 (ja) 2025-06-30

Family

ID=85479045

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021150262A Active JP7700006B2 (ja) 2021-09-15 2021-09-15 半導体装置

Country Status (3)

Country Link
US (1) US12183782B2 (ja)
JP (1) JP7700006B2 (ja)
CN (1) CN115810662A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7721465B2 (ja) * 2022-03-11 2025-08-13 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002503401A (ja) 1998-04-08 2002-01-29 シーメンス アクチエンゲゼルシヤフト プレーナ構造用の高耐圧コーナー部シール体
JP2002343967A (ja) 2001-05-14 2002-11-29 Toyota Central Res & Dev Lab Inc 半導体装置
US20140312382A1 (en) 2012-04-24 2014-10-23 Fairchild Korea Semiconductor Ltd. Power device and method of manufacturing the same
WO2015087507A1 (ja) 2013-12-10 2015-06-18 株式会社アルバック 絶縁ゲートバイポーラトランジスタおよびその製造方法
JP2015179774A (ja) 2014-03-19 2015-10-08 株式会社東芝 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4357753B2 (ja) * 2001-01-26 2009-11-04 株式会社東芝 高耐圧半導体装置
JP2011086710A (ja) 2009-10-14 2011-04-28 Toyota Motor Corp 半導体装置
JP5537996B2 (ja) * 2010-03-03 2014-07-02 株式会社東芝 半導体装置
WO2014156849A1 (ja) 2013-03-25 2014-10-02 富士電機株式会社 半導体装置
EP2942816B1 (en) * 2013-08-15 2020-10-28 Fuji Electric Co., Ltd. Semiconductor device
JP6224454B2 (ja) 2013-12-27 2017-11-01 株式会社豊田中央研究所 縦型半導体装置
JP6304878B2 (ja) * 2014-04-25 2018-04-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7070303B2 (ja) 2018-10-04 2022-05-18 三菱電機株式会社 半導体装置
JP7230434B2 (ja) * 2018-10-30 2023-03-01 富士電機株式会社 半導体装置の製造方法
US11101375B2 (en) * 2019-03-19 2021-08-24 Kabushiki Kaisha Toshiba Semiconductor device and method of controlling same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002503401A (ja) 1998-04-08 2002-01-29 シーメンス アクチエンゲゼルシヤフト プレーナ構造用の高耐圧コーナー部シール体
JP2002343967A (ja) 2001-05-14 2002-11-29 Toyota Central Res & Dev Lab Inc 半導体装置
US20140312382A1 (en) 2012-04-24 2014-10-23 Fairchild Korea Semiconductor Ltd. Power device and method of manufacturing the same
WO2015087507A1 (ja) 2013-12-10 2015-06-18 株式会社アルバック 絶縁ゲートバイポーラトランジスタおよびその製造方法
JP2015179774A (ja) 2014-03-19 2015-10-08 株式会社東芝 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2023042866A (ja) 2023-03-28
CN115810662A (zh) 2023-03-17
US20230078785A1 (en) 2023-03-16
US12183782B2 (en) 2024-12-31

Similar Documents

Publication Publication Date Title
CN110785852B (zh) 半导体装置
JP6801324B2 (ja) 半導体装置
US6870200B2 (en) Insulated gate type semiconductor device having a diffusion region contacting bottom and side portions of trenches
US12342607B2 (en) Semiconductor device
JP7456520B2 (ja) 半導体装置
JPWO2014061619A1 (ja) 半導体装置
US20200287005A1 (en) Method of manufacturing semiconductor device and semiconductor device
KR20110094066A (ko) 바이폴러 펀치-스루 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법
JP7608729B2 (ja) 半導体装置
CN111223856B (zh) 半导体装置
US10164043B2 (en) Semiconductor diode and method for forming a semiconductor diode
JP2018049908A (ja) 半導体装置及びその製造方法
US11810913B2 (en) Semiconductor device
US20110233607A1 (en) Semiconductor device and method for manufacturing same
WO2021145080A1 (ja) 半導体装置
JP2010147065A (ja) 縦型半導体装置及びその製造方法
US10886389B2 (en) Semiconductor device
JP7334407B2 (ja) 半導体装置および半導体装置の製造方法
JP7700006B2 (ja) 半導体装置
JP2022161688A (ja) 半導体装置
JP7231064B2 (ja) 半導体装置
JP7821079B2 (ja) 半導体装置およびその製造方法
JP7756607B2 (ja) 半導体装置及びその製造方法
JP7396513B2 (ja) 半導体装置
US20240072110A1 (en) Semiconductor device and manufacturing method of semiconductor device

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20241126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250324

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250520

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250618

R150 Certificate of patent or registration of utility model

Ref document number: 7700006

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150