JP7708259B2 - Silicon carbide semiconductor device - Google Patents
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Description
本発明は、炭化珪素（以下では、単にＳｉＣという）単結晶基板上にエピタキシャル層が形成されたＳｉＣ半導体装置に関するものである。 The present invention relates to a silicon carbide (hereinafter simply referred to as SiC) semiconductor device in which an epitaxial layer is formed on a single crystal substrate.
従来より、ＳｉＣ単結晶基板は、優れた半導体特性を有するため、車両用パワーデバイスを含む各種半導体装置を構成する材料として注目されている。しからながら、現状のＳｉＣ単結晶基板中には、基底面転位と呼ばれる（０００１）面上に転位線を有する波状転位が含まれている。 Since its excellent semiconductor properties, SiC single crystal substrates have been attracting attention as a material for constructing various semiconductor devices, including power devices for vehicles. However, current SiC single crystal substrates contain wavy dislocations with dislocation lines on the (0001) plane, known as basal plane dislocations.
そして、このようなＳｉＣ単結晶基板上にエピタキシャル層を成長させてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）等のスイッチング素子が形成されたＳｉＣ半導体装置を構成した場合、寄生ダイオードが構成される。この場合、寄生ダイオードがバイポーラ動作すると、基底面転位の近傍を通過する正孔により、基底面転位が積層欠陥へ拡張する可能性があることが知られている。そして、積層欠陥は、基底面転位よりもＳｉＣ半導体装置の電気特性を低下させ易い欠陥である。このため、基底面転位が積層欠陥へ拡張することを抑制できるＳｉＣ半導体装置が望まれている。 When an epitaxial layer is grown on such a SiC single crystal substrate to form a switching element such as a MOSFET (short for Metal Oxide Semiconductor Field Effect Transistor), a parasitic diode is formed. In this case, it is known that when the parasitic diode operates in a bipolar manner, the basal plane dislocation may expand into a stacking fault due to holes passing near the basal plane dislocation. Stacking faults are defects that are more likely to degrade the electrical characteristics of a SiC semiconductor device than basal plane dislocations. For this reason, there is a demand for a SiC semiconductor device that can suppress the expansion of basal plane dislocations into stacking faults.
例えば、特許文献１には、ＳｉＣ単結晶上にエピタキシャル層を形成した後、エピタキシャル層にライフタイムキラーを形成し、基底面転位の近傍を通過するホールを低減させたＳｉＣ半導体装置が提案されている。 For example, Patent Document 1 proposes a SiC semiconductor device in which an epitaxial layer is formed on a SiC single crystal, and then a lifetime killer is formed in the epitaxial layer to reduce holes passing near basal plane dislocations.
しかしながら、基底面転位は、ＳｉＣ単結晶基板中に含まれるものであるため、上記ＳｉＣ半導体装置の構成では、基底面転位が積層欠陥へ拡張することを十分に抑制できない可能性がある。 However, because basal plane dislocations are contained in the SiC single crystal substrate, the configuration of the SiC semiconductor device described above may not be able to sufficiently prevent the basal plane dislocations from expanding into stacking faults.
本発明は上記点に鑑み、ＳｉＣ単結晶基板に含まれる基底面転位が積層欠陥へ拡張することを抑制できるＳｉＣ半導体装置を提供することを目的とする。 In view of the above, the present invention aims to provide a SiC semiconductor device that can suppress the expansion of basal plane dislocations contained in a SiC single crystal substrate into stacking faults.
上記目的を達成するための請求項１では、ＳｉＣ単結晶基板（１０）を有するＳｉＣ半導体装置であって、一面（１０ａ）および一面と反対側の他面（１０ｂ）を有するＳｉＣ単結晶基板と、一面上に配置されたＳｉＣで構成されるエピタキシャル層（１２）と、を備え、ＳｉＣ単結晶基板は、一面側に不純物元素（１１ａ）が配置されており、不純物元素は、一面側に存在する基底面転位（１０ｃ）の周囲に、周囲と異なる部分よりも多く配置されている。 In claim 1 to achieve the above object, a SiC semiconductor device having a SiC single crystal substrate (10) is provided, which includes a SiC single crystal substrate having one surface (10a) and another surface (10b) opposite the one surface, and an epitaxial layer (12) made of SiC arranged on the one surface, and the SiC single crystal substrate has an impurity element (11a) arranged on the one surface side, and the impurity element is arranged around a basal plane dislocation (10c) present on the one surface side in a larger amount than in a portion different from the surrounding area.
これによれば、不純物元素が基底面転位を構成する炭素空孔欠損を終端させた場合、ＳｉＣ単結晶基板の結晶性が向上する。したがって、基底面転位が積層欠陥へ拡張するのに必要なエネルギーを大きくでき、基底面転位が積層欠陥へ拡張することを抑制できる。また、不純物元素がライフタイムキラーとして機能する場合、基底面転位の近傍を通過するホールを低減できる。したがって、基底面転位が積層欠陥へ拡張するのに必要なエネルギーが供給されることを抑制でき、基底面転位が積層欠陥へ拡張することを抑制できる。 According to this, when the impurity element terminates the carbon vacancy defects that constitute the basal plane dislocation, the crystallinity of the SiC single crystal substrate is improved. Therefore, the energy required for the basal plane dislocation to expand into a stacking fault can be increased, and the expansion of the basal plane dislocation into a stacking fault can be suppressed. Furthermore, when the impurity element functions as a lifetime killer, the number of holes passing near the basal plane dislocation can be reduced. Therefore, the supply of the energy required for the basal plane dislocation to expand into a stacking fault can be suppressed, and the expansion of the basal plane dislocation into a stacking fault can be suppressed.
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference symbols in parentheses attached to each component indicate an example of the correspondence between the component and the specific components described in the embodiments described below.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 The following describes embodiments of the present invention with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are denoted by the same reference numerals.
（第１実施形態）
第１実施形態のＳｉＣ半導体装置について、図面を参照しつつ説明する。本実施形態では、ＳｉＣ単結晶基板１０を用いてＭＯＳＦＥＴが形成された半導体装置について説明する。つまり、ＳｉＣ単結晶基板１０を用いて寄生ダイオードが構成されるスイッチング素子が形成された半導体装置について説明する。なお、図１では、ＭＯＳＦＥＴを構成する１セル分しか記載されていないが、実際には、図１に示すＭＯＳＦＥＴが複数セル隣合うように配置されてＳｉＣ半導体装置が構成されている。
First Embodiment
A SiC semiconductor device according to a first embodiment will be described with reference to the drawings. In this embodiment, a semiconductor device in which a MOSFET is formed using a SiC single crystal substrate 10 will be described. That is, a semiconductor device in which a switching element in which a parasitic diode is formed using a SiC single crystal substrate 10 will be described. Note that, although only one cell constituting a MOSFET is shown in FIG. 1, in reality, a SiC semiconductor device is constituted by arranging a plurality of MOSFET cells shown in FIG. 1 adjacent to each other.
図１に示されるように、半導体装置は、一面１０ａおよび一面１０ａと反対側の他面１０ｂを有するＳｉＣ単結晶基板１０を有している。本実施形態では、ＳｉＣ単結晶基板１０は、ｎ型不純物（例えば、リンもしくは窒素等）が高濃度、例えば１×１０１９～１×１０２０ｃｍ－３の不純物濃度でドープされた厚さが３００μｍ程度である４Ｈ型のＳｉＣ単結晶で構成されている。なお、ＳｉＣ単結晶基板１０には、図２に示されるように、基底面転位１０ｃが導入されている。 As shown in Fig. 1, the semiconductor device has a SiC single crystal substrate 10 having one surface 10a and another surface 10b opposite to the one surface 10a. In this embodiment, the SiC single crystal substrate 10 is made of 4H type SiC single crystal doped with a high concentration of n-type impurities (e.g., phosphorus or nitrogen) at an impurity concentration of, for example, 1 x 1019 to 1 x 1020 cm -3 and having a thickness of about 300 µm. Note that, as shown in Fig. 2, basal plane dislocations 10c are introduced into the SiC single crystal substrate 10.
ＳｉＣ単結晶基板１０の一面１０ａ上には、ｎ型不純物が、例えば、１×１０１５～１×１０１６ｃｍ－３の不純物濃度でドープされた厚さが５～１５μｍ程度のＳｉＣからなるｎ型のドリフト層１２が形成されている。つまり、ＳｉＣ単結晶基板１０の一面１０ａ上には、ＳｉＣ単結晶基板１０よりも低不純物濃度とされたドリフト層１２が配置されている。なお、ドリフト層１２は、ＳｉＣ単結晶基板１０上にエピタキシャル層を成長させることで構成される。そして、本実施形態では、ドリフト層１２がエピタキシャル層に相当している。 An n-type drift layer 12 made of SiC with a thickness of about 5 to 15 μm and doped with n-type impurities at an impurity concentration of, for example, 1×10 15 to 1×10 16 cm −3 is formed on one surface 10a of the SiC single crystal substrate 10. That is, a drift layer 12 having a lower impurity concentration than the SiC single crystal substrate 10 is disposed on one surface 10a of the SiC single crystal substrate 10. The drift layer 12 is formed by growing an epitaxial layer on the SiC single crystal substrate 10. In this embodiment, the drift layer 12 corresponds to the epitaxial layer.
ドリフト層１２上には、ｐ型のベース層１３が形成されている。このベース層１３は、ＭＯＳＦＥＴのチャネルを構成する層であり、後述するトレンチゲート構造を構成するトレンチ１５の両側において、トレンチ１５の側面に接するように形成されている。 A p-type base layer 13 is formed on the drift layer 12. This base layer 13 is a layer that constitutes the channel of the MOSFET, and is formed so as to contact the side surfaces of the trench 15 on both sides of the trench 15 that constitutes the trench gate structure described below.
ベース層１３の表層部には、トレンチゲート構造に接するように、ｎ型不純物が高濃度にドープされたｎ＋型のソース領域１４が形成されている。本実施形態では、ソース領域１４は、例えば、不純物濃度が１×１０２１ｃｍ－３程度、厚さが０．３μｍ程度とされている。 An n + type source region 14 doped with a high concentration of n-type impurities is formed in a surface layer portion of the base layer 13 so as to contact the trench gate structure. In this embodiment, the source region 14 has an impurity concentration of about 1× 10 cm and a thickness of about 0.3 μm, for example.
そして、ベース層１３およびソース領域１４を貫通してドリフト層１２に達するように、トレンチ１５が形成されている。これにより、トレンチ１５の側面と接するように、ベース層１３およびソース領域１４が配置された構成となる。 Then, a trench 15 is formed so as to penetrate the base layer 13 and the source region 14 and reach the drift layer 12. This results in a configuration in which the base layer 13 and the source region 14 are arranged so as to contact the side surface of the trench 15.
トレンチ１５の内壁面は、酸化膜等によって構成されたゲート絶縁膜１６で覆われており、ゲート絶縁膜１６の表面には、トレンチ１５内が埋め尽くされるように、ドープトＰｏｌｙ－Ｓｉにて構成されたゲート電極１７が形成されている。このように、トレンチ１５内にゲート絶縁膜１６およびゲート電極１７が形成されることにより、トレンチゲート構造が構成されている。 The inner wall surface of the trench 15 is covered with a gate insulating film 16 made of an oxide film or the like, and a gate electrode 17 made of doped Poly-Si is formed on the surface of the gate insulating film 16 so as to completely fill the trench 15. In this way, a trench gate structure is formed by forming the gate insulating film 16 and the gate electrode 17 in the trench 15.
なお、トレンチゲート構造は、例えば紙面垂直方向を長手方向とした短冊状となるように形成され、複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられた構造とされている。 The trench gate structure is formed, for example, in a rectangular shape with its longitudinal direction perpendicular to the page, and multiple trench gate structures are arranged in stripes at equal intervals in the left-right direction of the page, resulting in a structure with multiple cells.
ソース領域１４およびベース層１３の表面には、ソース電極１８が形成されている。ソース電極１８は、複数の金属（例えば、Ｎｉ／Ａｌ等）にて構成されている。具体的には、ソース領域１４に接続される部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成され、ベース層１３に接続される部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１８は、層間絶縁膜１９により、ゲート電極１７に電気的に接続される図示しないゲート配線と電気的に分離されている。そして、ソース電極１８は、層間絶縁膜１９に形成されたコンタクトホール１９ａを通じて、ソース領域１４およびベース層１３と電気的に接触させられている。 A source electrode 18 is formed on the surfaces of the source region 14 and the base layer 13. The source electrode 18 is made of multiple metals (e.g., Ni/Al, etc.). Specifically, the portion connected to the source region 14 is made of a metal that can make ohmic contact with n-type SiC, and the portion connected to the base layer 13 is made of a metal that can make ohmic contact with p-type SiC. The source electrode 18 is electrically isolated from the gate wiring (not shown) that is electrically connected to the gate electrode 17 by the interlayer insulating film 19. The source electrode 18 is in electrical contact with the source region 14 and the base layer 13 through a contact hole 19a formed in the interlayer insulating film 19.
ＳｉＣ単結晶基板１０の他面１０ｂ側には、ＳｉＣ単結晶基板１０と電気的に接続されたドレイン電極２０が形成されている。つまり、本実施形態では、ＳｉＣ単結晶基板１０によってドレイン層が構成されている。このような構造によってＭＯＳＦＥＴが構成されている。 A drain electrode 20 electrically connected to the SiC single crystal substrate 10 is formed on the other surface 10b of the SiC single crystal substrate 10. In other words, in this embodiment, the drain layer is formed by the SiC single crystal substrate 10. A MOSFET is formed with this structure.
そして、本実施形態では、ＳｉＣ単結晶基板１０には、一面１０ａ側に、ＳｉＣを構成する元素と異なる不純物元素１１ａが配置されている。具体的には、ＳｉＣ単結晶基板１０には、ホウ素、水素、ヘリウム、チタン、バナジウム、およびアルミニウムのうちの少なくとも１種類の不純物元素１１ａがイオン注入されることで配置されている。言い換えると、ＳｉＣ単結晶基板１０には、一面１０ａ側に、不純物元素１１ａが注入されたイオン注入部１１ｂが形成されている。そして、ＳｉＣ単結晶基板１０は、一面１０ａ側に、他面１０ｂ側よりも多い不純物元素１１ａが配置された状態となっている。例えば、本実施形態では、ＳｉＣ単結晶基板１０には、１×１０１６～１×１０１８ｃｍ－３の程度のホウ素が不純物元素１１ａとしてイオン注入されている。 In this embodiment, the SiC single crystal substrate 10 has an impurity element 11a different from the elements constituting SiC disposed on the one surface 10a side. Specifically, at least one type of impurity element 11a selected from boron, hydrogen, helium, titanium, vanadium, and aluminum is disposed on the SiC single crystal substrate 10 by ion implantation. In other words, the SiC single crystal substrate 10 has an ion implanted portion 11b on the one surface 10a side into which the impurity element 11a is implanted. The SiC single crystal substrate 10 has more impurity elements 11a disposed on the one surface 10a side than on the other surface 10b side. For example, in this embodiment, the SiC single crystal substrate 10 has boron ion implanted as the impurity element 11a at a concentration of about 1×10 16 to 1×10 18 cm −3 .
以上が本実施形態におけるＳｉＣ半導体装置の構成である。このようなＳｉＣ半導体装置では、ソース電極１８とドレイン電極２０との間において、ｎ型半導体層であるドリフト層１２とｐ型半導体層であるベース層１３とが接続されていることにより、寄生ダイオードが形成されている。そして、ＳｉＣ半導体装置では、寄生ダイオードが動作した場合には、この寄生ダイオードはバイポーラ動作であるため、電子だけではなくホールも湧き出し、ホール電流密度が増加する。そして、ホールが電子と再結合することにより、基底面転位１０ｃが積層欠陥へと拡張することがある。 The above is the configuration of the SiC semiconductor device in this embodiment. In such a SiC semiconductor device, a parasitic diode is formed between the source electrode 18 and the drain electrode 20 by connecting the drift layer 12, which is an n-type semiconductor layer, and the base layer 13, which is a p-type semiconductor layer. In the SiC semiconductor device, when the parasitic diode operates, not only electrons but also holes flow out because the parasitic diode operates in a bipolar manner, and the hole current density increases. When the holes recombine with the electrons, the basal plane dislocations 10c may expand into stacking faults.
しかしながら、本実施形態では、ＳｉＣ単結晶基板１０には、一面１０ａ側に、他面１０ｂ側よりも多い不純物元素１１ａが配置されている。 However, in this embodiment, the SiC single crystal substrate 10 has more impurity elements 11a on one surface 10a than on the other surface 10b.
このため、ＳｉＣ単結晶基板１０の一面１０ａ側では、不純物元素１１ａが一面１０ａ側に存在する基底面転位１０ｃを構成する炭素空孔欠損を終端させた場合、ＳｉＣ単結晶基板１０の結晶性が向上する。したがって、基底面転位１０ｃが積層欠陥へ拡張するのに必要なエネルギーを大きくでき、基底面転位１０ｃが積層欠陥へ拡張することを抑制できる。 Therefore, when the impurity element 11a terminates the carbon vacancy defects that constitute the basal plane dislocations 10c present on the one surface 10a side of the SiC single crystal substrate 10, the crystallinity of the SiC single crystal substrate 10 is improved. Therefore, the energy required for the basal plane dislocations 10c to expand into stacking faults can be increased, and the expansion of the basal plane dislocations 10c into stacking faults can be suppressed.
また、ＳｉＣ単結晶基板１０の一面１０ａ側では、不純物元素１１ａがライフタイムキラーとして機能する場合、バイポーラ動作中にホールを補足するため、一面１０ａ側の基底面転位１０ｃの近傍を通過するホールを低減できる。したがって、基底面転位１０ｃが積層欠陥へ拡張するのに必要なエネルギーが供給されることを抑制でき、基底面転位１０ｃが積層欠陥へ拡張することを抑制できる。 In addition, on the one surface 10a side of the SiC single crystal substrate 10, when the impurity element 11a functions as a lifetime killer, it captures holes during bipolar operation, thereby reducing the number of holes passing near the basal plane dislocations 10c on the one surface 10a side. Therefore, it is possible to suppress the supply of energy required for the basal plane dislocations 10c to expand into stacking faults, and to suppress the expansion of the basal plane dislocations 10c into stacking faults.
次に、上記ＳｉＣ半導体装置の製造方法について説明する。まず、一面１０ａおよび他面１０ｂを有するＳｉＣ単結晶基板１０を用意する。なお、このようなＳｉＣ単結晶基板１０は、ＳｉＣインゴットをスライスした後に必要に応じて研磨等することで用意される。 Next, a method for manufacturing the SiC semiconductor device will be described. First, a SiC single crystal substrate 10 having one surface 10a and the other surface 10b is prepared. Such a SiC single crystal substrate 10 is prepared by slicing a SiC ingot and then polishing it as necessary.
そして、ＳｉＣ単結晶基板１０の一面１０ａ上にエピタキシャル層を成長させる前に、ＳｉＣ単結晶基板１０の一面１０ａ側から上記不純物元素１１ａをイオン注入する。これにより、一面１０ａ側に、他面１０ｂ側よりも多い不純物元素１１ａが配置されたＳｉＣ単結晶基板１０が構成される。 Then, before growing an epitaxial layer on the first surface 10a of the SiC single crystal substrate 10, the impurity element 11a is ion-implanted from the first surface 10a of the SiC single crystal substrate 10. This results in a SiC single crystal substrate 10 in which more impurity element 11a is disposed on the first surface 10a than on the other surface 10b.
次に、ＳｉＣ単結晶基板１０の一面１０ａ上に、ドリフト層１２を構成するエピタキシャル層を成長させる。その後、所定の半導体製造プロセスを行い、トレンチゲート構造やソース領域等を形成することにより、上記図１に示す半導体装置が製造される。 Next, an epitaxial layer that constitutes the drift layer 12 is grown on one surface 10a of the SiC single crystal substrate 10. After that, a predetermined semiconductor manufacturing process is performed to form a trench gate structure, a source region, etc., thereby manufacturing the semiconductor device shown in FIG. 1 above.
以上説明したように、本実施形態のＳｉＣ半導体装置では、ＳｉＣ単結晶基板１０は、一面１０ａ側に、他面１０ｂ側よりも多い不純物元素１１ａが配置されている。 As described above, in the SiC semiconductor device of this embodiment, the SiC single crystal substrate 10 has more impurity elements 11a arranged on one surface 10a than on the other surface 10b.
このため、ＳｉＣ単結晶基板１０の一面１０ａ側では、不純物元素１１ａが一面１０ａ側に存在する基底面転位１０ｃを構成する炭素空孔欠損を終端させた場合、ＳｉＣ単結晶基板１０の結晶性が向上する。したがって、基底面転位１０ｃが積層欠陥へ拡張するのに必要なエネルギーを大きくでき、基底面転位１０ｃが積層欠陥へ拡張することを抑制できる。 Therefore, when the impurity element 11a terminates the carbon vacancy defects that constitute the basal plane dislocations 10c present on the one surface 10a side of the SiC single crystal substrate 10, the crystallinity of the SiC single crystal substrate 10 is improved. Therefore, the energy required for the basal plane dislocations 10c to expand into stacking faults can be increased, and the expansion of the basal plane dislocations 10c into stacking faults can be suppressed.
また、ＳｉＣ単結晶基板１０の一面１０ａ側では、不純物元素１１ａがライフタイムキラーとして機能する場合、バイポーラ動作中にホールを補足するため、一面１０ａ側の基底面転位１０ｃの近傍を通過するホールを低減できる。したがって、基底面転位１０ｃが積層欠陥へ拡張するのに必要なエネルギーが供給されることを抑制でき、基底面転位１０ｃが積層欠陥へ拡張することを抑制できる。したがって、ＭＯＳＦＥＴ等のスイッチング素子が形成された場合、電気特性が低下することを抑制できる。 In addition, when the impurity element 11a functions as a lifetime killer on the one surface 10a side of the SiC single crystal substrate 10, it captures holes during bipolar operation, thereby reducing the number of holes passing near the basal plane dislocations 10c on the one surface 10a side. Therefore, it is possible to suppress the supply of energy required for the basal plane dislocations 10c to expand into stacking faults, and it is possible to suppress the expansion of the basal plane dislocations 10c into stacking faults. Therefore, when a switching element such as a MOSFET is formed, it is possible to suppress the deterioration of electrical characteristics.
そして、本実施形態では、ＳｉＣ単結晶基板１０を用意した後、一面１０ａ側から不純物元素１１ａをイオン注入することで一面１０ａ側に不純物元素１１ａを配置している。このため、例えば、ＳｉＣ単結晶基板１０上にエピタキシャル層を成長させた後にエピタキシャル層側からＳｉＣ単結晶基板１０に達するように不純物元素１１ａをイオン注入する場合と比較して、大掛かりな装置を必要とせず、製造工程が大掛かりになることを抑制できる。 In this embodiment, after preparing the SiC single crystal substrate 10, the impurity element 11a is ion-implanted from the side of the first surface 10a, thereby disposing the impurity element 11a on the side of the first surface 10a. Therefore, compared to, for example, a case in which an epitaxial layer is grown on the SiC single crystal substrate 10 and then the impurity element 11a is ion-implanted from the epitaxial layer side so as to reach the SiC single crystal substrate 10, no large-scale equipment is required, and the manufacturing process can be prevented from becoming large-scale.
さらに、ＳｉＣ単結晶基板１０にイオン注入によって不純物元素１１ａを配置するため、不純物元素１１ａの濃度等の設定を容易に変更できる。 Furthermore, since the impurity element 11a is placed in the SiC single crystal substrate 10 by ion implantation, the settings of the concentration of the impurity element 11a, etc. can be easily changed.
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ドリフト層１２にも不純物元素１１ａが配置されるようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
Second Embodiment
A second embodiment will be described. In this embodiment, unlike the first embodiment, the impurity element 11a is also disposed in the drift layer 12. As the rest is similar to the first embodiment, a description thereof will be omitted here.
本実施形態のＳｉＣ半導体装置では、図３に示されるように、ドリフト層１２のうちのＳｉＣ単結晶基板１０側の部分にも不純物元素１１ａが配置されている。このため、ＳｉＣ単結晶基板１０の一面１０ａ側に存在する基底面転位１０ｃを囲むように、不純物元素１１ａが配置されることが期待される。 In the SiC semiconductor device of this embodiment, as shown in FIG. 3, impurity elements 11a are also arranged in the portion of the drift layer 12 on the SiC single crystal substrate 10 side. Therefore, it is expected that the impurity elements 11a are arranged so as to surround the basal plane dislocations 10c present on the one surface 10a side of the SiC single crystal substrate 10.
このようなＳｉＣ半導体装置は、ＳｉＣ単結晶基板１０に配置する不純物元素１１ａとして、ＳｉＣ中での拡散係数が大きいＴｉやＶ等が多く含まれるようにすればよい。これにより、ＳｉＣ単結晶基板１０上にドリフト層１２を成長させる等の高温状態の際、不純物元素１１ａがドリフト層１２側にも拡散することで製造される。 In such a SiC semiconductor device, the impurity element 11a placed in the SiC single crystal substrate 10 may contain a large amount of Ti, V, or the like, which have a large diffusion coefficient in SiC. In this way, the impurity element 11a is also diffused to the drift layer 12 side during high temperature conditions such as when the drift layer 12 is grown on the SiC single crystal substrate 10, thereby manufacturing the device.
以上説明したように、本実施形態では、ドリフト層１２のうちのＳｉＣ単結晶基板１０側の部分にも不純物元素１１ａが配置されており、基底面転位１０ｃを囲むように不純物元素１１ａが配置されることが期待される。このため、基底面転位１０ｃが積層欠陥へ拡張することをさらに抑制できる。 As described above, in this embodiment, impurity elements 11a are also arranged in the portion of drift layer 12 on the SiC single crystal substrate 10 side, and it is expected that impurity elements 11a are arranged so as to surround basal plane dislocations 10c. This further suppresses the expansion of basal plane dislocations 10c into stacking faults.
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、ＳｉＣ単結晶基板１０に存在する基底面転位１０ｃの周囲にのみ不純物元素１１ａを配置するようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
Third Embodiment
A third embodiment will be described. In this embodiment, unlike the first embodiment, impurity elements 11a are arranged only around basal plane dislocations 10c present in a SiC single crystal substrate 10. As the rest is similar to the first embodiment, a description thereof will be omitted here.
本実施形態のＳｉＣ半導体装置では、図４に示されるように、ＳｉＣ単結晶基板１０には、一面１０ａ側における全体に不純物元素１１ａが配置されておらず、基底面転位１０ｃの周囲のみに不純物元素１１ａが配置されている。 In the SiC semiconductor device of this embodiment, as shown in FIG. 4, impurity elements 11a are not arranged over the entire surface 10a of the SiC single crystal substrate 10, but are arranged only around the basal plane dislocations 10c.
このようなＳｉＣ単結晶基板１０は、次のように用意される。すなわち、まず、フォトルミネッセンスイメージング法等により、ＳｉＣ単結晶基板１０に存在する基底面転位１０ｃの位置を特定する。そして、ＳｉＣ単結晶基板１０の一面１０ａ上に、特定した基底面転位１０ｃを含む所定領域が開口したマスクを配置する。続いて、ＳｉＣ単結晶基板１０の一面１０ａ側から不純物元素１１ａをイオン注入する。これにより、基底面転位１０ｃの周囲のみに不純物元素１１ａが配置されたＳｉＣ単結晶基板１０が用意される。 Such a SiC single crystal substrate 10 is prepared as follows. That is, first, the position of the basal plane dislocation 10c present in the SiC single crystal substrate 10 is identified by a photoluminescence imaging method or the like. Then, a mask having an opening in a predetermined area including the identified basal plane dislocation 10c is placed on one surface 10a of the SiC single crystal substrate 10. Next, an impurity element 11a is ion-implanted from the one surface 10a side of the SiC single crystal substrate 10. This results in a SiC single crystal substrate 10 in which the impurity element 11a is located only around the basal plane dislocation 10c.
以上説明したように、基底面転位１０ｃの周囲のみに不純物元素１１ａを配置するようにしても、上記第１実施形態と同様の効果を得ることができる。また、基底面転位１０ｃの周囲のみに不純物元素１１ａを配置するため、不純物元素１１ａにより、ＭＯＳＦＥＴを動作させた際のオン抵抗が高くなることを抑制できる。 As described above, even if the impurity element 11a is arranged only around the basal plane dislocation 10c, the same effect as in the first embodiment can be obtained. In addition, since the impurity element 11a is arranged only around the basal plane dislocation 10c, it is possible to suppress an increase in the on-resistance caused by the impurity element 11a when the MOSFET is operated.
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、ＳｉＣ単結晶基板１０の全体に不純物を配置するようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
Fourth Embodiment
A fourth embodiment will be described. In contrast to the first embodiment, this embodiment is configured such that impurities are disposed over the entire SiC single crystal substrate 10. As the rest of the configuration is similar to the first embodiment, a description thereof will be omitted here.
本実施形態のＳｉＣ半導体装置では、図５に示されるように、ＳｉＣ単結晶基板１０には、全体的に不純物元素１１ａが配置されている。つまり、ＳｉＣ単結晶基板１０には、一面１０ａと他面１０ｂとの間において、不純物元素１１ａが均等に配置されている。すなわち、ＳｉＣ単結晶基板１０は、一面１０ａ側の不純物元素１１ａの量と他面１０ｂ側の不純物元素１１ａの量とがほぼ等しくされている。 In the SiC semiconductor device of this embodiment, as shown in FIG. 5, impurity elements 11a are disposed throughout the SiC single crystal substrate 10. In other words, impurity elements 11a are evenly disposed between one surface 10a and the other surface 10b of the SiC single crystal substrate 10. In other words, the amount of impurity elements 11a on the one surface 10a side of the SiC single crystal substrate 10 is approximately equal to the amount of impurity elements 11a on the other surface 10b side.
このようなＳｉＣ単結晶基板１０は、次のように用意される。例えば、ＳｉＣ単結晶基板１０を構成するＳｉＣインゴットを昇華再結晶法により用意する際、昇華炉内をホウ素等の不純物元素１１ａが含まれる雰囲気とする。そして、この状態で昇華再結晶法を行ってＳｉＣを結晶成長させることにより、不純物元素１１ａが全体的に含まれるＳｉＣインゴットを製造する。その後、このＳｉＣインゴットを切断することにより、全体的に不純物元素１１ａが配置されたＳｉＣ単結晶基板１０が用意される。 Such a SiC single crystal substrate 10 is prepared as follows. For example, when preparing a SiC ingot that constitutes the SiC single crystal substrate 10 by sublimation recrystallization, the inside of a sublimation furnace is set to an atmosphere containing impurity elements 11a such as boron. Then, by performing sublimation recrystallization in this state to grow SiC crystals, a SiC ingot containing the impurity elements 11a throughout is manufactured. After that, by cutting this SiC ingot, a SiC single crystal substrate 10 in which the impurity elements 11a are distributed throughout is prepared.
以上説明したように、ＳｉＣ単結晶基板１０の全体に不純物元素１１ａを配置するようにしても、上記第１実施形態と同様の効果を得ることができる。また、本実施形態では、ＳｉＣインゴットを用意する際に不純物元素１１ａを混入させるため、ＳｉＣインゴットを用意した後に特別な処理を行う必要がない。このため、不純物元素１１ａを含むＳｉＣ単結晶基板１０を容易に用意することができ、製造工程が増加することを抑制できる。 As described above, even if the impurity element 11a is disposed over the entire SiC single crystal substrate 10, the same effect as in the first embodiment can be obtained. Furthermore, in this embodiment, the impurity element 11a is mixed in when the SiC ingot is prepared, so there is no need to perform any special processing after the SiC ingot is prepared. Therefore, the SiC single crystal substrate 10 containing the impurity element 11a can be easily prepared, and an increase in the number of manufacturing steps can be suppressed.
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
Other Embodiments
The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the claims.
例えば、上記各実施形態では、ＳｉＣ単結晶基板１０は、４Ｈ型とされている例について説明したが、３Ｃ型、６Ｈ型、１５Ｒ型等とされていてもよい。 For example, in each of the above embodiments, the SiC single crystal substrate 10 is described as being 4H type, but it may be 3C type, 6H type, 15R type, etc.
また、上記各実施形態において、ＳｉＣ半導体装置は、トレンチゲート型のＭＯＳＦＥＴではなく、プレーナゲート型のＭＯＳＦＥＴや、スーパージャンクションＭＯＳＦＥＴ等が形成されていてもよい。また、ＳｉＣ半導体装置は、ＭＯＳＦＥＴではなく、ショットキーバリアダイオードやＩＧＢＴ（Insulated Gate Bipolar Transistorの略）等が形成されていてもよい。なお、ＳｉＣ半導体装置は、ＩＧＢＴが形成される場合には、ＳｉＣ単結晶基板１０がｐ型とされる。 In addition, in each of the above embodiments, the SiC semiconductor device may be formed with a planar gate MOSFET or a superjunction MOSFET instead of a trench gate MOSFET. In addition, the SiC semiconductor device may be formed with a Schottky barrier diode or an IGBT (short for Insulated Gate Bipolar Transistor) instead of a MOSFET. In the case where an IGBT is formed in the SiC semiconductor device, the SiC single crystal substrate 10 is of p-type.
さらに、上記第１～第３実施形態において、イオン注入ではなく、熱拡散によってＳｉＣ単結晶基板１０に不純物元素１１ａを配置するようにしてもよい。すなわち、一面１０ａ上に不純物元素１１ａを含む溶液を塗布した後、加熱炉で熱処理することで不純物元素１１ａをＳｉＣ単結晶基板１０に配置するようにしてもよい。 Furthermore, in the first to third embodiments, the impurity elements 11a may be arranged in the SiC single crystal substrate 10 by thermal diffusion rather than ion implantation. That is, the impurity elements 11a may be arranged in the SiC single crystal substrate 10 by applying a solution containing the impurity elements 11a to one surface 10a and then performing a heat treatment in a heating furnace.
また、上記第４実施形態において、不純物元素１１ａを全体的に含むＳｉＣインゴットを製造する方法は、昇華再結晶法ではなく、溶液成長法やガスソース成長法等であってもよい。なお、溶液成長法によって不純物元素１１ａを全体的に含むＳｉＣインゴットを製造する場合には、原料溶液中に不純物元素１１ａを混入させればよい。また、ガスソース成長法によって不純物元素１１ａを全体的に含むＳｉＣインゴットを製造する場合には、原料ガス中に不純物元素１１ａを混入させればよい。 In the fourth embodiment, the method for producing a SiC ingot containing the impurity element 11a throughout may be a solution growth method, a gas source growth method, or the like, instead of a sublimation recrystallization method. When producing a SiC ingot containing the impurity element 11a throughout by a solution growth method, the impurity element 11a may be mixed into the raw material solution. When producing a SiC ingot containing the impurity element 11a throughout by a gas source growth method, the impurity element 11a may be mixed into the raw material gas.
さらに、上記各実施形態を組み合わせてもよい。例えば、上記第２実施形態に第４実施形態を組み合わせ、ＳｉＣ単結晶基板１０の全体、およびドリフト層１２のうちのＳｉＣ単結晶基板１０側の部分に不純物元素１１ａが配置されるようにしてもよい。 Furthermore, the above embodiments may be combined. For example, the above second embodiment may be combined with the fourth embodiment, so that the impurity element 11a is disposed in the entire SiC single crystal substrate 10 and in the portion of the drift layer 12 that is on the SiC single crystal substrate 10 side.
１０ ＳｉＣ単結晶基板
１０ａ 一面
１０ｂ 他面
１０ｃ 基底面転位
１１ａ 不純物元素
１２ ドリフト層（エピタキシャル層）
10 SiC single crystal substrate 10a one surface 10b other surface 10c basal plane dislocation 11a impurity element 12 drift layer (epitaxial layer)
Claims (4)
一面（１０ａ）および前記一面と反対側の他面（１０ｂ）を有する前記炭化珪素単結晶基板と、
前記一面上に配置された炭化珪素で構成されるエピタキシャル層（１２）と、を備え、
前記炭化珪素単結晶基板は、前記一面側に不純物元素（１１ａ）が配置されており、
前記不純物元素は、前記一面側に存在する基底面転位（１０ｃ）の周囲に、前記周囲と異なる部分よりも多く配置されている炭化珪素半導体装置。 A silicon carbide semiconductor device having a silicon carbide single crystal substrate (10),
The silicon carbide single crystal substrate has one surface (10a) and another surface (10b) opposite to the one surface;
and an epitaxial layer (12) made of silicon carbide disposed on the one surface,
The silicon carbide single crystal substrate has an impurity element (11a) disposed on the one surface side,
The impurity element is disposed in a larger amount around a basal plane dislocation (10c) present on the one surface side than in a portion different from the periphery.
前記不純物元素は、前記一面側に存在する前記基底面転位の周囲に、前記周囲と異なる部分よりも多く配置されている請求項１に記載の炭化珪素半導体装置。 the epitaxial layer has the impurity element disposed on a side of the silicon carbide single crystal substrate;
The silicon carbide semiconductor device according to claim 1 , wherein the impurity element is disposed in a larger amount around the basal plane dislocation present on the one surface side than in a portion different from the basal plane dislocation.
4. The silicon carbide semiconductor device according to claim 1, wherein the impurity element around the basal plane dislocation has a concentration of 1×10 16 to 1×10 18 cm −3 .
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